universidade federal de itajubá instituto de engenharia de sistemas e tecnologias da informação
DESCRIPTION
Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação Engenharia da Computação. ELT403 – Eletrônica Aplicada II Conversores de Dados (Amostragem de Sinais e Conversores A/D) Prof. Paulo C. CrepaldiProf. Leonardo B. Zoccal Itajubá, Agosto de 2010. - PowerPoint PPT PresentationTRANSCRIPT
![Page 1: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/1.jpg)
1
Universidade Federal de ItajubáInstituto de Engenharia de Sistemas e Tecnologias da Informação
Engenharia da Computação
ELT403 – Eletrônica Aplicada II
Conversores de Dados
(Amostragem de Sinais e Conversores A/D)
Prof. Paulo C. Crepaldi Prof. Leonardo B. Zoccal
Itajubá, Agosto de 2010
![Page 2: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/2.jpg)
2
Considerações GeraisOs conversores Analógico-Digital normalmente especificam uma uma faixa
de tensão de entrada para a qual será efetuada a transformação em uma grandeza do tipo digital. Além disto, é muito importante que, durante o
processo de conversão, a tensão de entrada específica a ser convertida seja mantida constante. Isto requer um processamento adicional do sinal analógico
que é conhecido como amostragem. Ao se realizar a amostragem, veremos que existe, também, a necessidade de se filtrar o sinal analógico para se evitar
um fenômeno denominado de Alias. A conversão A/D pode ser resumida, então, no diagrama de blocos a seguir:
O quantizador transforma um sinal analógico contínuo em um conjunto de estados discretos. O codificador digital associa um código digital a cada um destes estados.
![Page 3: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/3.jpg)
3
Amostragem de Sinais: Domínio do Tempo
A amostragem de um sinal analógico é uma idéia bastante simples. Consiste em se avaliar a amplitude deste sinal com uma certa periodicidade, em um
instante de tempo determinado como ilustrado na figura abaixo:
T0 2T 3T 4T 5T ... t
f *(t)
0
* )()()(n
nTttftf
Observe que o sinal analógico f(t) (linha tracejada) foi multiplicado por
uma função do tipo impulso ((t-nT)), com período T, produzindo uma
seqüência de amostras. A freqüência associada ao período T é chamada de
freqüência de amostragem (fa).Entretanto, na prática, o que se deseja é a possibilidade de poder recuperar o sinal analógico original a partir de suas amostras, ou seja, a partir do sinal f*(t)
(sinal amostrado).
![Page 4: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/4.jpg)
4
Amostragem de Sinais: Freqüência de Nyquist
O teorema da amostragem de Shannon estabelece que se um sinal não contém
componentes (raias de espectro) acima de uma dada freqüência conhecida (fO), então o
sinal pode ser determinado (recuperado) unicamente pela freqüência de amostragem
(fa) de 2fO ou maior.
O limite inferior de 2fO é chamado de freqüência de Nyquist.
Um dado importante deste teorema indica a necessidade de se limitar a banda de freqüências
do sinal de entrada.Na prática, isto é realizado através de um filtro do tipo passa-baixa colocado antes dos circuitos
de amostragem. Este filtro é conhecido como Anti-aliasing.
Claude Elwood Shannon (1916 – 2001)
Harry Nyquist (1889-1976)
![Page 5: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/5.jpg)
5
Amostragem de Sinais: Domínio da Freqüência
n T
jnjFT
jF )2
(1
)(*
0
* )()()(n
nTttftf Transformada
deFourier
|F(j)|
s
Observar que se o sinal original (no caso, limitado em banda – S) for amostrado com uma freqüência inferior à freqüência de Nyquist existe o
problema do aliasing. Ao modificar o espectro do sinal original erros estarão presentes na sua recuperação.
![Page 6: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/6.jpg)
6
Amostragem de Sinais: Filtro Anti-Aliasing
Na prática, é introduzido um filtro passa-baixa para se forçar uma limitação em banda do sinal original. Este filtro pode ser
implementado com qualquer uma das topologias clássicas como Chebyshev, Butterworth, Cauer, etc.
Pode-se usar uma configuração de filtro mais simples (menor ordem ou até um simples circuito RC) mas, neste caso, é
aconselhável subir a taxa de amostragem para 5x ou 10x o limite da banda
(fa = 10fc).
Também é comum usar uma taxa de amostragem em potência de 2. Isto facilita a posterior análise dos dados uma vez que algoritmos
que usam a Transformada Rápida de Fourier ficariam mais simples de serem implementados.
![Page 7: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/7.jpg)
7
Amostragem de Sinais: Sample and Hold (S/H)
O ADC requer que o sinal analógico de entrada seja mantido constante por um intervalo de tempo que corresponde à conversão dos dados. Como
mostrado anteriormente, somente a amostragem do sinal não realiza esta função. É necessário um circuito do tipo Sample and Hold (Amostra e
Retém). A configuração básica deste circuito é ilustrada abaixo:
Durante a fase de amostragem, a chave está fechada e o capacitor está
sendo continuamente carregado com a tensão de
entrada. Na fase de retenção, a chave é aberta e
o valor de tensão fica, idealmente, constante uma vez que está armazenado
em CH.
Na fase de retenção, tanto a chave quanto o amplificador de saída deverão apresentar uma alta impedância para garantir que a descarga de CH seja a menor possível.
![Page 8: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/8.jpg)
8
Amostragem de Sinais: Sample and Hold
Durante o tempo tS, o sinal de comando fecha a chave permitindo que o
capacitor se carregue com o valor de tensão do sinal de entrada do S/H.
Durante tH a chave permanece aberta e o valor de tensão fica constante para ser
processado pelo ADC. Algumas literaturas referem-se a fase de
amostragem com sendo tracking e, desta forma, o circuito é dito ser um
Track and Hold (T/H).
Entrada do S/H
Saída do S/H
tS
tH Sinal de comando
Exemplo de S/H em CI (LF198).
![Page 9: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/9.jpg)
9
Amostragem de Sinais: Sample and HoldExemplo de um sinal de 1MHz amostrado com um intervalo de tempo de 90nS
(freqüência de amostragem aproximadamente 10 vezes maior).
![Page 10: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/10.jpg)
10
Conversor Analógico - Digital (A/D ou ADC)
Um ADC converte um sinal analógico, geralmente expresso por uma tensão, em um sinal digital representado por um número binário de
n bits (que pode assumir 2n valores distintos).
Normalmente, o ADC é representado como ilustrado na Figura ao lado.
Existem conversores que trabalham com freqüências de amostragem na ordem de 3 a 20 vezes maior que a banda do sinal analógico de entrada. São denominados de Nyquist-Rate Converters. Outros
utilizam freqüências de amostragem bem superiores (por exemplo 512 vezes) e são denominados de Oversampling Converters.
![Page 11: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/11.jpg)
11
ADC – Função de Transferência
É importante verificar a ação do conversor através de sua função de transferência (FT). A seguir, um exemplo para um ADC de 3 bits:
A tensão de entrada está normalizada em relação a VREF. Observar que existe uma faixa de valores de tensão de entrada (entre os pontos de decisão) que produzem a
mesma palavra digital de saída. Esta faixa de valores corresponde ao que se denomina de 1LSB, ou VLSB. Em relação ao ponto central pode-se dizer que os
pontos de decisão representam ± 1/2LSB.
0/8 1/8 3/8 5/8 6/8000
001
2/8 4/8 8/8
010
011
100
101
110
111
(1000)
7/8
1 LSB = ⅛
Entrada Analógica Vi / Vref
Cód
igo
Dig
ital
de
Saí
da
Pontos de Decisão
Ponto Central
VLSB = (1/2n)VREF
![Page 12: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/12.jpg)
12
ADC – Erro de Quantização
O erro de quantização pode ser minimizado, em valor absoluto, se
aumentarmos o número de bits.
Observar, também, que o erro de quantização sempre existirá mesmo para
um conversor A/D ideal.
![Page 13: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/13.jpg)
13
ADC – Função de Transferência
Matematicamente, podemos interpretar alguns pontos importantes da FT:
Na equação acima, VQ representa o erro de quantização, ou seja:
Qin
n2
21
1REF VV)2b2b2(bV
Exemplo: Um ADC de 4 bits tem uma VREF de 8V. Qual é a palavra digital quando Vi = 1,1V, 2,4V,
5,9V, 7,8V e 8,0V. Qual é o valor de VLSB?
LSBQLSB V2
1VV
2
1
b1 b2 b3 b4 Vi Vi-Vq Vi+Vq
0 0 0 0 0,00000 0,00000 0,25000
0 0 0 1 0,50000 0,25000 0,75000
0 0 1 0 1,00000 0,75000 1,25000
0 0 1 1 1,50000 1,25000 1,75000
0 1 0 0 2,00000 1,75000 2,25000
0 1 0 1 2,50000 2,25000 2,75000
0 1 1 0 3,00000 2,75000 3,25000
0 1 1 1 3,50000 3,25000 3,75000
1 0 0 0 4,00000 3,75000 4,25000
1 0 0 1 4,50000 4,25000 4,75000
1 0 1 0 5,00000 4,75000 5,25000
1 0 1 1 5,50000 5,25000 5,75000
1 1 0 0 6,00000 5,75000 6,25000
1 1 0 1 6,50000 6,25000 6,75000
1 1 1 0 7,00000 6,75000 7,25000
1 1 1 1 7,50000 7,25000 8,00000
1,1V
2,4V
5,9V
7,8V e 8,0V
V0,52
V8,0
2
V8,0V
4nLSB
Ponto Central
![Page 14: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/14.jpg)
14
ADC – Características Estáticas e Dinâmicas
Todas as características estáticas (Resolução, Fundo de Escala e exatidão) e dinâmicas (Tempo de Acomodação, Taxa de
Amostragem e Faixa Dinâmica) apresentadas e discutidas para o DAC são válidas para o ADC.
No quesito exatidão, também é possível, no ADC, minimizar os erros de Offset e Ganho ficando apenas o erro de linearidade (cuja
avaliação é dada por INL e DNL).
Se um ADC apresentar DNL ≤ 1LSB e INL ≤ 1/2LSB diz que ele não apresenta códigos ausentes (No Missing Codes). Esta definição
representa algo similar à monotonicidade do DAC.
Lembrar que para as avaliações de INL e DNL considera-se que os erros de Ganho e Offset foram compensados.
![Page 15: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/15.jpg)
15
ADC – INL e DNL
DNL – Diferença entre a “largura” real da tensão quantizada e o valor ideal de 1LSB. Observar que se a DNL exceder
1LSB, existe a possibilidade de um código digital de saída estar ausente
(Missing Code).
INL – Diferença entre o ponto de transição real e ideal da função de transferência
(FT). Normalmente é traçada uma linha reta que une os dois pontos extremos da FT (end-point linearity) para servir de base de marcação dos pontos de transição ideais.
![Page 16: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/16.jpg)
16
ADC – Interfaceamento
O ADC é um dispositivo de E/S e deverá ter um endereço alocado no mapa de memória do processador. Possui linhas que permitem a habilitação do CI e, em alguns casos, linhas de
habilitação de latch’s de saída que retém a palavra digital convertida. Encerrada a conversão, o ADC a indica para o processador através de uma linha do tipo EOC (End of Conversion). O processador pode, então, rodar uma rotina para tratar os dados que foram
aquisitados. Para iniciar a conversão alguns ADC apresentam uma linha de START.
VIN
VREF
Barramento de Dados
b0 ~ bn
Barramento de Endereços
Decodificador de
Endereços
ADCn bitsCEa0 ~ am
P
INT EOC START
R/W
(TRI-STATE)
![Page 17: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/17.jpg)
17
ADC – Topologias Básicas
Quatro topologias de ADC que são mais comuns em CIs comerciais:
Flash (Conversor Imediato);
Successive Approximation (Aproximações Sucessivas);
Dual Slope (Rampa Dupla);
Sigma-Delta.
Existem vantagens e desvantagens para cada uma delas e somente uma análise do sistema onde será empregado o ADC deve abalizar o projetista para a melhor
escolha. Uma primeira comparação pode ser feita em termos de resolução, velocidade e custo:
![Page 18: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/18.jpg)
18
ADC – Flash
A partir de uma fonte de tensão estável VREF, um divisor resistivo com 2N resistores iguais
produz 2N-1 níveis de tensão. Estes níveis são enviados aos comparadores que fazem a sua comparação com o sinal de entrada VIN. As saídas dos comparadores serão alteradas do estado baixo para o estado alto se VIN for maior que o respectivo nível de comparação.
Os sinais de saída dos comparadores são entregues a uma lógica combinacional (no
caso ilustrado, um codificador de prioridade de 8 linhas para 3 linhas) gerando um
número binário equivalente.
O ADC Flash é muito rápido pois o tempo de conversão está limitado pela velocidade de operação dos comparadores (settling time) e a demora de propagação
da lógica combinacional.
![Page 19: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/19.jpg)
19
ADC – Flash (Exemplo: HI5701)
![Page 20: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/20.jpg)
20
ADC – Flash (Exemplo: HI5701)
![Page 21: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/21.jpg)
21
ADC – Successive Approximation
Este conversor utiliza um algoritmo para fazer a conversão analógica – digital. Este algoritmo ajusta o MSB para 1 e todos os
outros bits para 0. O comparador compara a saída do DAC com o sinal analógico de
entrada (VIN). Se o sinal do DAC é maior que VIN, o 1 é removido do MSB e enviado para o próximo bit mais significativo. Se a
saída do DAC é menor que VIN o MSB permanece em 1 e um 1 também é enviado
para o próximo bit mais significativo.Desta forma, o 1 é testado e deslocado para cada bit do DAC até o final do processo.
Observar a presença de um Registro de Aproximações Sucessivas (SAR – Successive Approximation Register) que, na prática, é basicamente um circuito
registrador de deslocamento e responsável pelo deslocamento dos bits entregues ao DAC do MSB em direção ao LSB. Existe um sinal de clock que comanda a
execução dos deslocamentos.
![Page 22: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/22.jpg)
22
ADC – Successive ApproximationExemplo de um algoritmo de aproximações sucessivas para um conversor de 3 bits.
O DAC está com uma VREF de 8V e o sinal analógico (VS) a ser convertido é 3,2V.
1) 4V > 3,2V bit vai para 0
2) 2V < 3,2V bit fica em 1
3) 3V < 3,2V bit fica em 1
3,2V convertido em 011
![Page 23: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/23.jpg)
23
ADC – Successive Approximation (Exemplo: ADC0808)
![Page 24: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/24.jpg)
24
ADC – Successive Approximation (Exemplo: ADC0808)
![Page 25: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/25.jpg)
25
ADC – Dual Slope
Este conversor integra, inicialmente, a tensão de entrada VIN (desconhecida)
durante um tempo fixo (TINT). Depois, “De-Integra” (de-integrates) uma tensão de referência (VREF conhecida) durante um
tempo variável.
Observa-se, então, que o tempo TDE-INT é proporcional a relação entre VIN e VREF uma vez que se trata da carga acumulada no capacitor C. Este tempo é “contado” por um
contador que ao final do processo entrega uma número binário equivalente. Uma grande vantagem deste conversor é a imunidade a ruídos que porventura estejam
presentes no sinal de entrada VIN (o valor médio do ruído acumulado em C será zero).
![Page 26: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/26.jpg)
26
ADC – Dual Slope (Exemplo: ICL7109)
![Page 27: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/27.jpg)
27
ADC – Dual Slope (Exemplo: ICL7109)
![Page 28: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/28.jpg)
28
ADC – Sigma Delta
Este conversor baseia-se em uma modulação do sinal transportando a
informação para o domínio da freqüência.
O hardware é simplificado porém o conversor é mais lento uma vez que ele
trabalha com um trem de pulsos.
![Page 29: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/29.jpg)
29
ADC – Sigma Delta: Sinais em Diferentes pontos do Sistema
![Page 30: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/30.jpg)
30
ADC – Sigma Delta (Exemplo: AD7719)
![Page 31: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/31.jpg)
31
Exemplo de Tratamento de Sinal para um Sensor de Pressão(VOUT será entregue para um ADC)
![Page 32: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/32.jpg)
32
Exemplo de Tratamento de Sinal para um Sensor de Pressão
![Page 33: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/33.jpg)
33
Exemplo de Tratamento de Sinal para um Sensor de Pressão
![Page 34: Universidade Federal de Itajubá Instituto de Engenharia de Sistemas e Tecnologias da Informação](https://reader035.vdocuments.mx/reader035/viewer/2022062321/56813ac8550346895da2e0a8/html5/thumbnails/34.jpg)
34
Exemplo de Tratamento de Sinal para um Sensor de Pressão