دیجیتال الکترونیکترکیبی مدارات

شیری سعید دکترکتاب هفتم Rabaeyفصل

Amirkabir University of TechnologyComputer Engineering & Information Technology Department

مقدمه

و ورودیها از تابعی مدار خروجی ترتیبی مدارات درذخیره حافظه عناصر در که است فعلی حالت

. اند شده انواع از مدارات این نیاز مورد حافظه ساختن برای

. میشود استفاده ها فالپ فلیپ مختلف

مقدمه دو دارای که ها لچ و فالپها فلیپ مثل مداراتی

هستند پایدار .BiStableحالت میشوند نامیده نیاز ویژگی دو به مدارات این ساختن برای

مثبت: فیدبک و یک از بزرگتر گین داریم استفاده با میتوان را ممکن مدار ترین ساده

بصورت که ساخت کننده معکوس دو از. اند شده وصل هم به ضربدری

است پایدار حالت دو دارای مدار تا این کهدر است وصل تغذیه منبع به مدار که وقتی

: ماند خواهد باقی حاالت از یکی 0حالت :Q=0 , Q’=1 1حالت :Q=1 , Q’=0

زیرا نیست مفیدی کاربرد دارای مدار این. نیست آن خروجی تعیین برای راهی

The Bistability Principle مقابل شکل رسم VTCدر کننده معکوس دو

. به توجه با را ها منحنی این اگر است شدهمعکوس خروجی و ورودی شدن وصل نحوهحاصله منحنی در کنیم، رسم هم به ها کننده

: 3فقط داشت خواهند وجود کاری A,B,Cنقطه نقطه و Cاما نیست پایدار نقطه یک

وجود بعلت گیرد قرار نقطه این در اگرخروجیبه خروجی بالفاصله یک از بزگتر گین و نویز

مقادیر از یا Aیکی . Bو نقاط شد خواهد منتقلکمتر نقاط این در گین زیرا هستند پایدار اخیر

. است یک از

مثال مقابل مدار در پایدار حالت مقدار

چیست؟ . برای است پایدار حالت دو دارای مدار

بصورت MN0ترانزیستور 0حالت و . MN1خطی در بنابراین است قطع. VQ’= 5اینحالت پیدا برای است

بار VQکردن مقاومت جریان با جریان. میشود داده قرار برابر چپ سمت

حالت برای تقارن خروجی 1بعلت نیز. آمد خواهند بدست مشابهی های

RS Latch حالت تعیین برای ورودی دارای که هستند ای حالته دو مدارات ها لچ

. دارای فالپ فلیپ که است این در فالپ فلیپ با لچ فرق هستند آنها. است کالک

شده اضافه خروجی وضعیت تغییر برای ترانزیستور دو مدار این درترانزیستور. حالت MNIAاند به را . 0خروجی این گیت اگر میبردبه قرار VDDترانزیستور خطی حالت در ترانزیستور شود وصل

خروجی و ترانزیستور VQگرفته و نموده صفر خاموش MNOBرا . امر این شد و VQ خواهد کرده صفر .’VQرا کرد خواهد یک را

ورودی این اینرو . resetاز میشود نامیده

RS Latch اگر مشابه روش شود VDDبه وصل راست سمت ترانزیستور VQبه

و شده . ’VQیک ورودی این بنابراین میشود . setصفر میشود نامیده نامعین را خروجی زیرا کرد اعمال یک ورودی دو هر به نباید مدار این در

. کرد خواهد یک مدار گاها RS Latchاین . NOR Latchو میشود نامیده نیز های گیت با مدار این ورودی NANDاگر دو هر که حالتی از شود ساخته

0. نمود پرهیز باید شوند های تکنولوژی داده NORمدار TTL, CMOS, BiCMOSدر ترجیح

میشود.

RS Flip Flop

یک از میتوان ها لچ در نامعین حالت از پرهیز برای. کرد استفاده کالک

های ورودی کالک شامل مدار شدن R,Sدر یک تا . زمانیکه تا میماند باقی غیرفعال قبل Sو Rکالک

لبه از بعد آنها تغییرات و شوند یک باالرونده لبه ازمهم آنها دقیق زمانبندی باشد، کالک رونده پائین

نیست. از میتوان کالک با ورودیها کردن همزمان با

. شد رها نامعین وضعیت

CMOS clocked SR flip-flop مدار از نوعی مقابل شکل نشان RS-FFدر دار کالک

کالک مثبت سطح به حساس مداری که است شده دادهاست.

بصورت که است کننده معکوس دو دارای مدار این . استفاده با آن بر عالوه اند شده وصل هم به ضربدری

تغییر 4از را فالپ فلیپ حالت میتوان دیگر ترانزیستورداد.

تعداد با مدار این ترانزیستورهای تعداد ظاهراگیت دو با مدار ساختن برای الزم NORترانزیستورهای

قیمت RS Latchیک به جوئی صرفه این اما است برابر . است شده تمام ترانزیستورها بزرگ اندازه

که به Q=1وقتی پالسی و ترکیب Rبوده شود، اعمالکننده M4,M7,M8ترانزیستورهای معکوس یک تشکیل

. اینکه برای میدهند بدهد، Latchرا خروجی تغییر بتواندمقدار مقدار Qباید از که شود داده کاهش ای باندازه

. M1-M2آستانه افتد، می اتفاق امر این وقتی شود کمتر. کند تغییر فالپ فلیپ حالت تا میشود باعث مثبت فیدبک

ترانزیستورهای اندازه باید امر این به رسیدن ,M5برایM6, M7, and M8. شوند بزرگ

. نمیکند مصرف استاتیکی توان هیچ فوق مدار

Transistor Sizing ofمثال: Clocked SR Latch

اینکه از 1به 0از Latchبرای متشکل کننده معکوس پائین حد باید دهد، حالت (-M5-M6)تغییرM2 آستانه از M3-M4از . VDD/2یعنی که زمانی تا که است این منطقی فرض یک باشد کمتر

VQ’ > VM مقدار VQ شود فرض گیت صفر . M2و بدانیم زمین به متصل را بازای ها کننده معکوس جریان دادن قرار مساوی اثر ) VQ = VDD / 2با نگرفتن نظر در با

) کانال . مدوالسیون از جریان برای نمود محاسبه را ترانزیستورها اندازه مرزی شرایط میتوان : زیرا میشود استفاده اشباع VSET = VDD = 2.5V and VM = 1.25Vرابطه

که میشود و M5,M6فرض باشند داشته مساوی ترانزیستورهای W/L5-6اندازه موثر نسبت . شبکه شرایط این تحت باشد دو pull-downسری طول با ترانزیستور یک مشابه میتوان را

: نتیجه در گرفت نظر در برابر

تکنولوژی های داده از معادله این حل برای : 0.25اگر داشت خواهیم شود، استفاده میکرون ترانزیستورهای تک از یک هر برای اینکه یعنی .4.5باید W/Lنسبت M5,M6این باشد

-

Transistor Sizing ofمثال: Clocked SR Latch

مقدار زیر شکل اندازه ’VQدر از تابعی . M5,M6بعنوان است شده داده نشانبازای که میشود از W/Lمالحظه در 3بزرگتر حالیکه در میشود صفر خروجی

مقدار این دستی . 4.5محاسبات نگرفتن نظر در اختالف این دلیل بود آمده بدست. هاست سازی ساده سایر و کانال مدوالسیون اثر

نشان مدار گذرای پاسخ برای شده انجام سازی شبیه نتیجه راست سمت شکل در . که میشود مشاهده دوباره است شده از W/Lداده تا 3باید باشد latchبزرگتر

. دهد حالت تغییر

Propagation delay انتشار تاخیر مقدار دستی محاسبه تا میشود باعث فیدبک وجود

. مدار در که میشود فرض مسئله کردن تر ساده برای شود مشکل. Q=0 , Q’=1فوق به پالس یک اعمال تا Sباشد میشود باعث

. کند تغییر خروجی خروجی تغییر اولیه فاز وصل M5,M6توسط ’Qدر زمین به

آنجائیکه. از است، 0قبل Qمیشود قطع M1و روشن M2بودهشبه. کننده معکوس توسط گذرا پاسخ اینرو از NMOSاست

از . and M2( M5-M6 )متشکل که هنگامی میشود به ’Qتعیینکننده معکوس کردن سوئیچ معکوس M3-M4آستانه این میرسد،

تا میشود عمل وارد مثبت فیدبک و داده نشان واکنش را M2کنندهو . M1 خاموش کردن صفر به اینکار کند روشن . ’Qرا میدهد شتاب

خروجی تاخیر که میدهد نشان بررسی تاخیر ’Q این با برابر تقریباشبه کننده از NMOSمعکوس .and M2( M5-M6 )متشکل میباشد

انتشار تاخیر آوردن بدست معکوس Qبرای تاخیر که است کافی.M3-M4کننده شود اضافه قبل مقدار به

Propagation Delay of Static SR Flip-Flop

)تاخیر ساز شبیه از استفاده با مثالدر و آمده بدست قبلی مدار انتشار

. اندزه است شده رسم زیر شکلتعیین قبلی مثال مطابق ها ترانزیستور

. خروجی بار است نیز Latchشدهگرفته نظر در کننده معکوس یک معادل

. است شده یک و بوده ست ری ابتدا فالپ فلیپ

به . Sپالس ابتدا امر این میشود اعمالخروجی تا میشود شود ’Qباعث دشارژ

حالیکه . Qدر است صفر همچنانآستانه ولتاژ که فراهم M3-M4هنگامی

خروجی افزایش Qمیشود، به شروععهده. بر تنها انتشار این تاخیر میکند

. میباشد کننده معکوس تاخیر مقدار سازی شبیه اساس بر

با است برابر انتشار

Multiplexer-Based LatchesLatch . روش یک میشوند ساخته متفاوتی های روش به ها

انتقال های گیت از شده ساخته پلسکر مالتی از استفاده متداولاست.

یک مشابه مدار تفاوت RS Latchاین این با میکند کار معمولیفقط و ندارد مدار عملکرد در تاثیری ترانزیستورها اندازه که

. میسازد متاثر آنرا کارائی کالک که هنگامی مقابل شکل ورودی 1در شده Dاست انتخاب

. میگردد صفر کالک که هنگامی میشود منتقل خروجی به و. میشود نگهداری وضعیت همان در موجود فیدبک توسط خروجی

ک کال که تغییر 1وقتی برای لذا و است قطع فیدبک حلقه است، . تغییر مسئله اینرو از نیست آن بر غلبه به نیازی خروجی

. داشت نخواهد وجود نیز ترانزیستورها مقیاس به کالک که است این مدار این ایرادات از ترانزیستور 4یکی

یک به باید آل ایده حالت در که حالی در میشود اعمال . مداری از میتوان مشکل این رفع برای شود اعمال ترانزیستور

. نظر به ساده مدار این چه اگر نمود استفاده عبور ترانزیستور بانمیتواند خروجی که است مشکل این دارای خود ولی میرسد

از . VDD-VTn بیتشر استاتیک توان مدار این آن بر عالوه شود . نمود خواهد مصرف هم

JK Flip Flop مدار حاالت JK Flip Flopدر مشکل بر بک فید یک برقرای با تا میشود سعی

. شود غلبه نامعین وقتی مدار این . J باشد (CLK,Q(=)’1,1)در میشود فعال وقتی مدار این . K باشد (CLK,Q(=)’1,1)در میشود فعال اگر(J,K(=)1,1) . اما شد خواهد عوض پالسکالک هر با خروجی مقدار شود

. باشد نداشته وجود نامشخص عمل امکان تا باشد محدود باید کالک طول

JK Flip Flop ورودی دو هر به زیر شکل . 1در میشود مشاهده است شده اعمال

از بعد . 2tpکه باید کالک طول حداقل لذا میکند تغییر 2tpخروجیباندازه. کالک طول اگر اما خروجی 4tpباشد دو هر بکشد، طول

. خروجی زیرا نیست مطلوب امر این که شد خواهند عوض مجددا . عملکرد برای نتیجه در داشت خواهد بستگی کالک طول به نهائی

.JKFFمطلوب باشد محدوده این در کالک طول باید

آن رفع برای دارد عملی مشکالت کالک طول محدودیت آنجائیکه ازطراحی .master slaveاز میشود استفاده

Master–slave JK flip-flop طراحیMaster-Slave دو از استفاده . JKFFبا میشود ساخته

) کالک ) که است فعال وقتی فقط چپ سمت اصلی فالپ فلیپ ) ( . که است فعال وقتی اسلیو چپ سمت فالپ فلیپ باشد یک

. باشد صفر کالک مقدار به توجه با میشود، یک کالک که خروجی J,Kوقتی و

. صفر کالک که وقتی میشود تعیین ماستر خروجی مقدار اسلیو . میگردد تعیین ماستر خروجی اساس بر اسلیو مقدار میشود،

حتی ماستر ورودی و اسلیو خروجی بین فیدبک وجود نتیجه در . آمد نخواهد بوجود خروجی نوسان نیز تر طوالنی های کالک در

Edge-triggered JK flip-flop مسیرهای بین انتشار تاخیر تفاوت از لبه به حساس فالپ فلیپ

. از انتقال با میکند استفاده مدار سیگنال 0به 1مختلف کالکCLK’ گیت انتشار تاخیر از . 3بعد اما شد خواهد فقط ’Rو ’ Sیک

. 2باندازه سه این اینرو از مانند می باقی فعال انتشار تاخیر . بود خواهند فعال همزمان بطور زیر مدت برای فقط سیگنال

لبه از بعد کوتاهی مدت برای فقط فیلپ فلیپ اینکه 0به 1بعلت. میگویند لبه به حساس مدار این به است، فعال کالک

. ایده عمل در ساخت هم باالرونده لبه به حساس مدار میتوانو لبه به حساس .master-slaveمدار میشوند ترکیب هم با

Master-slave positive edge- triggered register

. است شده ساخته انتقال گیت از استفاده با پلکسر مالتی زیر مدار دراست، صفر کالک که و T1وقتی شده . T2روشن ورودی لذا است خاموش

D به . QMمیتواند زمان این در و T3برسد نتیجه T4قطع در است روشنضربدری کننده . I5,I6معکوس میدارد نگه پایدار وضعیت در را خروجی

کالک که قسمت 1وقتی نمونه Masterمیشود، و شده جدا ورودی از . شدن روشن با عوض در نمیدهد انجام آنرا خاموششدن T2 برداری T1و

ضربدری کننده . QMمقدار I2,I3معکوس همچنین میکند ذخیره خود در راشدن روشن خاموششدن T3با .QMمقدار T4و میشود کپی خروجی در

Dynamic Transmission-Gate Edge-triggered Registers

مفهوم با که لبه به حساس رجیستر یک زیر شکل -MasterدرSlave. است شده داده نشان میکند عمل پویا بصورت اما

که گره CLK=0وقتی در و شده برداری نمونه ورودی 1است،گیت ورودی خازن . I1یعنی گره مدت این در میشود در 2ذخیره

. دارد قرار باال امپدانس شرایط انتقال گیت کالک، مثبت لبه ذخیره T2در مقدار و شده روشن

گره در خروجی 1شده . Qبه گیت حالت این در میشود T1منتقلگره مقدار نتیجه در و میشود خواهد 1قطع مقداری آخرین برابر

. است شده نوشته آن در کالک بودن صفر انتهای در که بود به فقط زیرا کاراست بسیار سازی پیاده نحوه ترانزیستور 8این

. دارد نیاز

Schmitt Triggers هیسترزیس دارای که هستند ای حالته دو مدارات تریگر اشمیت مدارات

مقدار. یعنی . VIL ,VIHهستند در خاصیت این دارند بستگی خروجی مقدار به . بخوبی مدارات این آن بر عالوه دارد کاربرد سیگنال به دهی شکل مصارف

. هستند نویز حذف به قادر ترانزیستورهای با هم و قطبی دو ترانزیستورهای با هم تریگر اشمیت مدارات

CMOS . مثبت فیدبک و یک از بزرگتر بهره نیازمند حالت دو هر میشوند ساختههستند.

ورودی بازای هیسترزیس با مدار یک . VOHخروجی 0در ورودی اگر استدر خروجی مقدار یابد، صفر VUافزایش حالت در و داد خواهد حالت تغییر

مقدار . VOLدارای از مجددا ورودی اگر حالت این در شد تغییر 0به 1خواهدنامیده تریپ ولتاژ که داد خواهد حالت تغییر تری پائین ولتاژ در خروجی کند،

. (VL)میشود

Schmitt Triggers

. میشود نامیده هیسترزیس ولتاژ تریپ های ولتاژ بین اختالف

داده نمایش خاص عالمت یک با تریگر اشمیت مداراتمیشوند.

مدارات از بیشتر مدارات این نویز امنیت حاشیه مقدار . شود بیشتر هم تغذیه منبع ولتاژ از میتواند و است معمولی

: از است عبارت مدارات این برای نویز حاشیه مقدار: با اس برابر مقادیر این مجموع بصورت که مداری :rail-to-railبرای خواهمیداشت میکند عمل

Schmitt Triggers آهستگی به که نویزی سیگنالهای به نسبت تریگر اشمیت مدارات

. یک عمکلرد زیر شکل در دارند بهتری عملکرد نیز میکنند تغییر. اند شده مقایسه تریگر اشمیت گیت یک و معمولی گیت

. کنند تیز را آهسته سیگنالهای تا قادرند تریگر اشمیت مدارات

CMOS Schmitt Trigger ترانزیستورهای زیر مدار اثر MNFو MPFدر برای الزم فیدبک

. آورند می بوجود را هیسترزیس. است شده داده نشان زیر شکل در مدار این مشخصه منحنی بازایVIN=0 ترانزیستورهایMNO,MNI همچنین و

MPF ,MNF و بوده :MPO,MPIقطع . لذا هستند خطی ناحیه در

CMOS Schmitt Trigger

از بیشتر ورودی اشباع MNI,MNFگردد، VTاگر بهیک. کنار در و هم با ترانزیستورها این میروند

عمل pull-upترانزیستور کننده معکوس بصورتمیکنند.

زمانیکه درین MNOتا جریان بماند، باقی قطعMNI,MNF: با بود خواهد برابر

ولتاژ مقدار معادله این حل ترانزیستور VGSبا: با بود خواهد برابر فیدبک

CMOS Schmitt Trigger ولتاژ این :MNIترانزیستور VDSبنابر با بود خواهد برابر

تا میشود باعث که است ولتاژی باالئی تریپ . MNOولتاژ شود روشن: با است برابر آن مقدار

: داشت خواهیم معادله این حل با

از ورودی ولتاژ که کنید فرض پائینی تریپ ولتاژ تعیین کاهش VDDبرای . که وقتی شود ترانزیستورهای VIN=VDDداده است

MPO,MPI,MPF,MNF و : MNO,MNIقطع . لذا هستند VOL=0خطی اگرVIN مقدار شود، VDD-VT از . MPI,MPFکمتر شد خواهند اشباع

کنارترانزیستور در و هم با ترانزیستور دو یک pull-upاین بصورت . میکنند عمل کننده معکوس

زمانیکه درین MPOتا جریان است مساوی MPI,MPFقطع میتوان را: گرفت نظر در

: داریم معادله این حل با

CMOS Schmitt Trigger

سورس ولتاژ برابر MPOبنابراین زمین به نسبت: با است

که است ورودی ولتاژ مقدار پائینی تریپ ولتاژتا میشود . MPOباعث در دیگر بعبارت شود روشن

: داریم پائینی تریپ ولتاژ

زیر بصوت پائینی تریپ ولتاژ معادله این حل با : بود خواهد

Timing Metrics for Sequential Circuits

: میشود مطرح رجیستر یک با رابطه در مهم زمان سهset-up time )tsu( از تغییر از قبل باید معتبر داده که است ورودی 1به 0زمانی در کالک

D. باشد آمادهhold time )thold(. بماند باقی معتبر کالک لبه دادن رخ از بعد باید داده که است زمانی کند پیروی فوق زمان دو از داده طول )propagation delay )t tc-qاگر که است زمانی

داده خروجی Dمیکشد .Qبه شود منتقل ترکیب مدارات انتشار تاخیر بیشترین در رابطه tplogicاگر از باید کالک طول آنگاه باشد

: کند تبعیت زیر

زمانthold: میکند اعمل را دیگری محدودیت

مدارات باید نتیجه در است کوتاه منطق به مربوط مدار عمق امروزی مدارات در. شوند ساخته سریعتر االمکان حتی رجیستری

The C2MOS Register