Vivado Design Suite ユーザー ガイド

I/O およびクロック プランニング

UG899 (v2014.3) 2014 年 10 月 10 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

該当するソフトウェア バージョン : Vivado Design Suite 2014.3 ～ 2014.4

I/O およびクロック プランニング japan.xilinx.com 2UG899 (v2014.3) 2014 年 10 月 10 日

改訂履歴

次の表に、 この文書の改訂履歴を示します。

日付 バージョ ン 改訂内容

2014 年 10 月 10 日 2014.3 第 1 章 「はじめに」 : 「I/O およびクロ ッ ク プランニングの段階」 に リ ンクを追加

第 2 章 「I/O ピン プランニング デザイン フロー」 : 「概要」 にイーサネッ ト IP、 PCIe®テク ノ ロジ IP、 および MIG IP に関する情報を追加

第 3 章「I/O ピン プランニング」 : 「シングルエンドまたは差動 I/O ポートの作成」に [I/OPorts] ウ ィンド ウでの差動ペアのグループ化に関する注記を追加、「差動ペアを分割するTcl コマンド」 をアップデート、 「I/O ポートの設定」 のオプシ ョ ンをアップデート、 「I/Oポート インターフェイスを処理する Tcl コマンド」 をアップデート、 「I/O ポート インターフェイスの自動推論」 をアップデート、 「I/O ピンを使用禁止にする Tcl コマンド」を追加、 「I/O ポートおよびク ロ ッ ク ロジッ ク関連の DRC の実行」 に eco_checks オプシ ョ ンの追加、 「SSN 解析」 に出力と入力信号の解析に関する注記を追加、 「SSN 解析への温度情報の追加」に温度グレードは 7 シ リーズ デバイスおよび Zynq®-7000 AP SoC のみで指定可能である という注記を追加

図 3-5、図 3-6、図 3-7、図 3-8、図 3-12、図 3-14、図 3-18、図 3-19、図 3-20、図 3-22、図 3-28、図 3-29、 図 3-30、 図 3-32、 図 3-33、 図 3-36、 および図 3-37をアップデート

2014 年 6 月 4 日 2014.2 技術的情報のアップデート なし、 再リ リースのみ

2014 年 4 月 2 日 2014.1 『UltraFast 設計手法ガイ ド (Vivado Design Suite 用)』 (UG949) への参照を追加、UltraScale™デバイスへの参照を追加

第 2 章 「I/O ピン プランニング デザイン フロー」 : 「I/O およびクロ ッ ク プランニングの段階」 に Vivado Design Suite ビデオ チュート リ アル 「I/O 配置の概要」 へのリ ンクを追加、 「RTL 前の I/O ピン プランニングとデバイス探索」 および 「RTL ベースの I/O ピンプランニング」 にボード フローに関する情報を追加

第 3 章 「I/O ピン プランニング」 : 「[I/O Planning] レイアウ トの使用」 に、 [I/O Planning]レイアウ ト を使用する前にプロジェク ト を開く必要がある という情報を追加、 「代替の互換性のあるパーツを定義する Tcl コマンド」 に 『Vivado Design Suite プロパティ リ ファレンス ガイ ド』 (UG912)へのリ ンクを追加、 「デバイス コンフ ィギュレーシ ョ ン モードの設定」 に JTAG コンフ ィギュレーシ ョ ン モードに関する注記を追加、 「DCI カスケード制約の変更と削除」 の Tcl コマンドの例をアップデート、 「I/O ポート方向の設定」 にI/O プランニング プロジェク トの方向プロパティの設定に関する注記を追加、 「I/O ポート インターフェイスの自動推論」 を追加、 「DRC エラーの表示」 をアップデート

図 3-1、 図 3-8、 および図 3-30 をアップデート

I/O およびクロック プランニング japan.xilinx.com 3UG899 (v2014.3) 2014 年 10 月 10 日

目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1 章 : はじめに概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

I/O およびクロ ッ ク プランニングの段階 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

[I/O Planning] レイアウ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

第 2 章 : I/O ピン プランニング デザイン フロー概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

RTL 前の I/O ピン プランニングとデバイス探索 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

RTL ベースの I/O ピン プランニング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

ネッ ト リ ス ト ベースの I/O ピン プランニング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

第 3 章 : I/O ピン プランニング[I/O Planning] レイアウ トの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

デバイス リ ソースの表示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

互換性のある代替デバイスの指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

デバイス コンフ ィギュレーシ ョ ン モードの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

[Device Constraints] ウ ィンド ウの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

コンフ ィギュレーシ ョ ン バンク電圧セレク ト (CFGBVS) ピンの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

I/O ポートの定義と設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

ク ロ ッ ク プランニング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

I/O ポートの配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

DRC の実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

RTL デザインへの変換 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

SSN 解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

I/O ピンとパッケージ データのエクスポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

IBIS モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

PCB デザインとのインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

SSI テク ノ ロジ デバイスを使用した I/O ピン プランニングおよびクロ ッ ク プランニング . . . . . . . . . . . . . . . . . . . 60

付録 A : CSV ファイル形式の I/O ポート リス トCSV ファ イル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

CSV ファ イルでの差動ペア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

付録 B : その他のリソースおよび法的通知ザイ リ ンクス リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

ソ リ ューシ ョ ン センター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

ト レーニング リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

第 1 章

はじめに

概要I/O およびクロッ ク プランニングは、 プリ ン ト回路基板 (PCB) 設計、 FPGA 設計、 およびシステム設計にかかわるプロセスであ り、 それぞれに考慮事項および要件があ り ます。 ピン配置が 適化されていないと遅延が増加し、 タイ ミングおよびシグナル インテグ リティ要件を満たす障害とな り ます。 PCB から FPGA ダイへのデータ フローを考慮する と、 適なピン配置を短期間で定義でき、 内部および外部の ト レース長を削減し、 配線の密集を緩和できます。 この章では、Vivado® 統合設計環境 (IDE) という グラフ ィカル ユーザー インターフェイス (GUI) を使用した I/O およびクロッ ク プランニングのプロセスの概要を説明します。

I/O およびクロック プランニングの段階Vivado IDE では、 デザイン プロセスのさまざまな段階で I/O およびクロ ッ ク プランニングを実行できます。 設計が進行するにつれ、 よ り多くの情報が使用可能になるので、 デザインの合成後およびインプリ メン ト後には、 よ り複雑なルール チェッ クを実行できます。 デザイン プロセスの各段階で実行できる作業は異な り ます。 たとえば、 プロセスの初期段階では、 一部のデータが存在せず、 解析は予測値に基づいたものになり ます。 プロセスの後の方の段階では、 データが追加され、 解析はよ り正確なものになり ます。

Vivado Design Suite では、 I/O およびクロ ッ ク プランニングを空のプロジェク トで開始し、 RTL ソース ファ イルおよび合成済みネッ ト リ ス トに移行して、 後にインプリ メン ト済みデザインで作業できます。 I/O ピンと クロ ッ ク コンフ ィギュレーシ ョ ンの 終的な検証は、インプ リ メン ト済みデザインで実行します。クロ ッ ク リ ソースが適切に配置されているかを検証するには、 すべてのクロ ッ クが完全にインプリ メン ト されているこ とが必要です。

適な I/O 割り当ては I/O FPGA とデザインの構造および関係によって異なり ます。 I/O およびクロ ッ ク ロジッ クはよ く一緒に割り当てられます。たとえば、一部のピンはクロ ッ ク ピンに適しており、ほかのピンはデジタル制御インピーダンス (DCI) カスケード と内部電圧基準 (VREF) に適しています。UltraFast™ 設計手法を使用したボードおよびデバイス プランニングについては、『UltraFast 設計手法ガイ ド (Vivado Design Suite 用) (UG949) [参照 1] を参照してください。

重要 : I/O の割り当ては、 できるだけ合成済みデザインで実行して ください。 たとえば、 I/O 配置の DRC でよ り複雑なチェッ クが実行されるよ うにするには、 合成済みデザインが必要です。

I/O およびクロック プランニング japan.xilinx.com 4UG899 (v2014.3) 2014 年 10 月 10 日

第 1 章 : はじめに

次に、 各 I/O およびクロ ッ ク プランニングの段階の概要を示します。

1. I/O プランニング プロジェク トの作成

空のプロジェク ト を作成して、 初期段階のデバイス チェッ ク と I/O ポート コンフ ィギュレーシ ョ ンを実行できます。 これによ り、 ピン配置を設計の初期段階で定義でき、 設計サイクルの後の方でピン配置に関連する変更が発生するのを回避できます。 プロジェク ト を作成する際は、 I/O ポート を手動で作成するか、 CSV ファ イルやザイ リ ンクス デザイン制約 (XDC) ファ イルからインポートできます。 プロジェク ト を作成する と、 次を実行できます。

° デバイスおよび I/O ポート割り当てをエクスポート し、 デザイン プロセスの後半で使用

° ポート定義とピン割り当てが解決した後、 I/O プランニング プロジェク ト を RTL プロジェク トに変換

詳細は、 第 2 章の 「RTL 前の I/O ピン プランニングとデバイス探索」 を参照して ください。

2. RTL ソース ファ イルのエラボレーシ ョ ンとチェッ ク

I/O プランニングを RTL プロジェク ト で実行できます。 エラボレート済みデザインでは、 基本的な DRC を実行できます。 詳細は、 第 2 章の 「RTL ベースの I/O ピン プランニング」 を参照して ください。

推奨 : クロ ッ ク ロジッ クのチェッ クは、 合成済みデザインで実行するこ とをお勧めします。

3. デザインの合成

合成済みデザインで I/O プランニングを実行できます。 この段階ではすべてのクロ ッ クが定義されており、 ツールですべてのクロ ッ クを認識できるので、 よ り詳細な検証を実行できます。 I/O 割り当ては、 可能な限り合成済みデザインで実行して ください。 詳細は、 第 2 章の 「ネッ ト リ ス ト ベースの I/O ピン プランニング」 を参照して ください。

4. デザインのインプリ メンテーシ ョ ンと I/O の 終検証

I/O ピン配置が有効であるこ とを確認するには、 デザインを完全にインプリ メ ン トする必要があ り ます。 インプリ メンテーシ ョ ン レポートで I/O およびクロ ッ ク関連のメ ッセージを確認して ください。

ビデオ : デザイン プロセスのさまざまな段階での I/O プランニングの実行に関する詳細は、Vivado ビデオ チュート リアル : I/O 配置の概要を参照して ください。

I/O およびクロック プランニング japan.xilinx.com 5UG899 (v2014.3) 2014 年 10 月 10 日

第 1 章 : はじめに

表 1-1 に、 各 I/O プランニング段階でサポート される機能を示します。

これらの段階の詳細は、第 2 章 「I/O ピン プランニング デザイン フロー」 を参照してください。空の I/O プランニング プロジェク トの作成や RTL デザインのエラボレート など、プロジェク トでの作業に関する詳細は、 『Vivado DesignSuite ユーザー ガイ ド : システム レベル デザイン入力』 (UG895) [参照 2] を参照してください。

注記 : Vivado Design Suite は非プロジェク ト モードでも実行できますが、初期の I/O 作成および割り当てには、 I/O プランニング プロジェク ト を使用するこ とをお勧めします。 プロジェク ト モードおよび非プロジェク ト モードの詳細は、 『Vivado Design Suite ユーザー ガイ ド : デザイン フローの概要』 (UG892) [参照 3] を参照して ください。

[I/O Planning] レイアウトVivado IDE では、 [I/O Planning] レイアウ ト を使用して次を実行できます。

• デザイン フローの初期段階で I/O ポートの初期リ ス ト を作成、 インポート、 および設定

• デザイン フローの 後にピン配置の 終的な検証を実行

• 関連ポート をインターフェイスにま とめ、 パッケージ ピンに割り当て

• 全自動または半自動インタラ クティブ モードを使用して I/O ポートの割り当てを制御

• 物理パッケージ ピンおよびバンク と、 それに対応するチップ上の I/O パッ ド間の関係を表示

• PCB と FPGA 間の接続を 適化

• デザインおよびデバイスの I/O 要件を解析

• I/O ピン配置のコンフ ィギュレーシ ョ ンまたは PCB と FPGA デザインの両方の要件を満たすピン配置を定義

[I/O Planning] レイアウ トの詳細は、 第 3 章 「I/O ピン プランニング」 を参照して ください。

表 1-1 : I/O プランニング段階と機能

機能I/O プランニングプロジェク ト

RTL デザイン 合成済みデザインインプリ メン ト済み

デザイン

CSV および XDC ファイルからのポートの読み込み

サポート なし なし なし

ポートの作成または削除 サポート なし なし なし

RTL プロジェク トへの変換 サポート なし なし なし

XDC ファイルからの I/O 規格および配置の読み込み

サポート サポート サポート サポート

互換デバイスの設定 サポート サポート サポート サポート

コンフ ィギュレーシ ョ ン モードの設定

サポート サポート サポート サポート

I/O の基本的な DRC サポート サポート サポート サポート

同時スイッチ ノ イズ (SSN) 解析 サポート サポート サポート サポート

クロックを考慮した配置および DRC

なし なし サポート サポート

終的な DRC なし なし なし サポート

I/O およびクロック プランニング japan.xilinx.com 6UG899 (v2014.3) 2014 年 10 月 10 日

第 2 章

I/O ピン プランニング デザイン フロー

概要Vivado® IDE では、デザイン フローの任意の段階で I/O ピン プランニングを実行できます。 もよ く使用される方法は、 次のとおりです。

• RTL 前の I/O ピン プランニングとデバイス探索 : ネッ ト リ ス トはな く、 初期の I/O 配置およびボード プランニングを実行します。 I/O の探索および割り当ては、 デザインのソース ファ イルが使用可能になる前でも、 I/O プランニング プロジェク ト を使用して実行できます。 CSV ファ イルは、 I/O プランニング用にインポート した り、PCB 回路図シンボル生成または HDL ヘッダーの生成用にエクスポート した りできます。

• RTL ベースの I/O ピン プランニング : このフローでは、 RTL デザインを使用します。 Vivado IP カタログも使用できます。 IP カタログを使用する と、 コネクティ ビティ IP の生成、 Clocking Wizard を使用したクロ ッキング コンポーネン トのカスタマイズ、 SelectIO Interface Wizard を使用した SelectIO™ インターフェイス リ ソースのコンフ ィギュレーシ ョ ンが可能です。 この段階では、 エラボレート済みデザインを使用して初期プランニングを実行し、 CSV ファ イルをエクスポート して PCB 回路図シンボル生成に使用できます。 この段階は、 新規 FPGA デザインのプラニングにも有益です。

• ネッ ト リ ス ト ベースの I/O ピン プランニング : このフローでは、 デザインを合成またはインプ リ メン ト してから、 そのネッ ト リ ス ト を使用して I/O およびボードのプランニングを実行します。 この段階ではデザインに関するよ り詳細な情報を使用できるので、 自動配置コマン ドや半自動のインタ ラ クテ ィブ モードを使用して、 I/Oポート の割り当てを制御できます。 [I/O Planning] レイアウ ト を使用する と、 物理パッケージ ピンおよびバンクと、それに対応する I/O ダイ パッ ド間の関係を表示できます。 これによ り、 PCB と FPGA 間の接続を 適化できます。

イーサネッ ト IP や PCI Express® (PCIe) テク ノ ロジ IP などの一部の IP には、 特別なピン配置要件があ り ます。 また、高速メモリ インターフェイス MIG IP にも ク ロ ッキングおよびスキューの要件に基づく ピン配置要件があ り ます。 デバイスのピン配置を定義する際は、PCIe IP および高速メモリ インターフェイス MIG IP の I/O の物理ピン割り当てをIP カスタマイズの一部と して実行する必要があ り ます。 そのよ うにする と、デザインで I/O ポートが配置される際にIP ピン配置が固定されます。 I/O 割り当てを変更するには、 ツールで IP を設定し直す必要があ り ます。

ビデオ : MIG フローの詳細は、 Vivado Design Suite ビデオ チュート リ アル : UltraScale™ メモ リ コン ト ローラー IP の使用を参照して ください。

ヒン ト : 一部のザイ リ ンクス 7 シ リーズ ボードおよび Avnet ボードを使用している場合は、 Vivado IP インテグレーターでボード フローを使用する とピンを簡単に配置できます。 詳細は、 『Vivado Design Suite ユーザー ガイ ド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 4] を参照してください。

I/O およびクロック プランニング japan.xilinx.com 7UG899 (v2014.3) 2014 年 10 月 10 日

第 2 章 : I/O ピン プランニング デザイン フロー

RTL 前の I/O ピン プランニングとデバイス探索1. New Project ウ ィザードで I/O プランニング プロジェク ト を作成します。

I/O ピンプランニング プロジェク トの作成方法は、 『Vivado Design Suite ユーザー ガイ ド : システム レベル デザイン入力』 (UG895) [参照 2] を参照して ください。

2. CSV または XDC ファ イルをインポート します。

詳細は、 第 3 章の 「I/O ポートの定義と設定」 を参照してください。

3. パーツまたはボードを選択します。

パーツを選択する際に、 必要な リ ソースに基づいてデバイスのサイズを決定します。 パッケージは、 メモ リへのク リ ティカル配線など、PCB 要件に基づいて選択します。スタ ッ ク ド シ リ コン インターコネク ト (SSI) テク ノ ロジを使用するデザインについては、 『UltraFast 設計手法ガイ ド (Vivado Design Suite 用) (UG949) [参照 1] を参照して ください。 サポー ト される評価ボード を選択する こ と もできます。 ボード フローの詳細は、 『Vivado DesignSuite ユーザー ガイ ド : IP を使用した設計』 (UG896) [参照 5] および 『Vivado Design Suite ユーザー ガイ ド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 4] を参照してください。

注記 : 互換性のある代替パーツを指定するこ と もできます。 詳細は、 第 3 章の 「互換性のある代替デバイスの指定」 を参照して ください。

4. コンフ ィギュレーシ ョ ン、 デジタル制御インピーダンス (DCI) カスケード、 および内部電圧基準 (VREF) を選択します。

詳細は、 「デバイス コンフ ィギュレーシ ョ ン モードの設定」 および第 3 章の 「[Device Constraints] ウ ィンド ウの設定」 を参照して ください。

5. I/O ポート を設定します。

詳細は、 第 3 章の 「I/O ポートの設定」 を参照して ください。 パッケージおよびピン配置仕様については、 該当するデバイスのパッケージおよびピン配置ユーザー ガイ ド [参照 6] を参照して ください。 バンク規則の詳細は、該当するデバイスの SelectIO リ ソース ユーザー ガイ ド [参照 7] を参照してください。たとえば、1 つのバンクに含めるこ とができる I/O 規格とできない I/O 規格があ り ます。

6. I/O ポート を手動配置します (オプシ ョ ン)。

詳細は、 第 3 章の 「I/O ポートの配置」 を参照してください。

7. RTL プロジェク トに変換します (オプシ ョ ン)。

I/O プランニング プロジェク トで作成した I/O ポートの割り当てを、RTL プロジェク トに変換できます。詳細は、第 3 章の 「RTL デザインへの変換」 を参照して ください。

a. MIG、 GT、 およびコネクティビティ IP を定義します。

Vivado IP カタログを使用して、 MIG、 ギガビッ ト ト ランシーバー (GT)、およびコネクティビティ IP を定義できます。 IP の使用の詳細は、 『Vivado Design Suite ユーザー ガイ ド : IP を使用した設計』 (UG896) [参照 5]を参照して ください。 ク ロ ッ ク、 ト ランシーバー、 I/O 配置規則の詳細は、 該当するデバイスのクロ ッキング リ ソース ユーザー ガイ ド [参照 8]、 GTX/GTH ト ランシーバー ユーザー ガイ ド [参照 9]、および SelectIOリ ソース ユーザー ガイ ド [参照 7] を参照して ください。

注記 : イーサネッ ト IP、PCIe テク ノ ロジ IP、MIG IP などの一部の IP には、特別なピン配置要件があ り ます。

I/O およびクロック プランニング japan.xilinx.com 8UG899 (v2014.3) 2014 年 10 月 10 日

第 2 章 : I/O ピン プランニング デザイン フロー

b. 主なクロッ ク構造を定義します。

詳細は、 第 3 章の 「ク ロ ッ ク プランニング」 を参照して ください。 タイ ミ ング ク ロージャを達成する方法については、『Vivado Design Suite ユーザー ガイ ド : デザイン解析およびクロージャ テクニッ ク』 (UG906) [参照 10] を参照してください。

推奨 : Vivado IP カタログの Clocking Wizard を使用して、混合モード クロ ッ ク マネージャー (MMCM) または位相ロック ループ (PLL) モジュールを生成してク ロ ッ ク接続を定義する こ と をお勧めし ます。 詳細は、 『LogiCORE™ IPClocking Wizard 製品ガイ ド』 (PG065) [参照 11] を参照して ください。

c. I/O ポート を手動配置します。

詳細は、 第 3 章の 「I/O ポートの配置」 を参照してください。

d. 合成およびインプリ メンテーシ ョ ンを実行します。

詳細は、『Vivado Design Suite ユーザー ガイ ド : 合成』 (UG901) [参照 12] および『Vivado Design Suite ユーザーガイ ド : インプリ メンテーシ ョ ン』 (UG904) [参照 13] を参照して ください。

推奨 : インプ リ メンテーシ ョ ン後だけではなく、 合成後のインプ リ メンテーシ ョ ン前に DRC および SSN 解析を実行するこ とをお勧めします。 そ うする と、 デザイン サイクルの早期に問題を検出できます。

8. DRC を実行します。

詳細は、 第 3 章の 「DRC の実行」 を参照して ください。

9. SSN 解析を実行します。

詳細は、 第 3 章の 「SSN 解析」 を参照して ください。

10. ボード プランニングを開始します。

ボード プランニングの際は、 次の点を考慮する必要があ り ます。

° ボード レベルの検証には、 IBIS (I/O Buffer Information Specification) または HSPICE モデルを使用したシグナル インテグ リティ解析を実行します。詳細は、第 3 章の 「IBIS モデルのエクスポート 」 を参照して ください。

° ボード全体の環境でピン配置を 適化するには、 Cadence 社の Allegro FPGA System Planner や MentorGraphics 社の I/O Designer などのサードパーティ ツールに FPGA をインポート します。

I/O およびクロック プランニング japan.xilinx.com 9UG899 (v2014.3) 2014 年 10 月 10 日

第 2 章 : I/O ピン プランニング デザイン フロー

図 2-1 に、 I/O プランニング プロジェク ト を使用した RTL 前の I/O ピン プランニング フローを示します。

X-Ref Target - Figure 2-1

図 2-1 : RTL 前の I/O ピン プランニングとデバイス探索

I/O およびクロック プランニング japan.xilinx.com 10UG899 (v2014.3) 2014 年 10 月 10 日

第 2 章 : I/O ピン プランニング デザイン フロー

RTL ベースの I/O ピン プランニング1. New Project ウ ィザードで RTL プロジェク ト を作成します。

RTL プロジェク トの作成方法は、『Vivado Design Suite ユーザー ガイ ド : システム レベル デザイン入力』 (UG895)[参照 2] を参照して ください。

2. パーツまたはボードを選択します。

パーツを選択する際に、 必要な リ ソースに基づいてデバイスのサイズを決定します。 パッケージは、 メモ リへのク リ ティカル配線など、PCB 要件に基づいて選択します。スタ ッ ク ド シ リ コン インターコネク ト (SSI) テク ノ ロジを使用するデザインについては、 『UltraFast 設計手法ガイ ド (Vivado Design Suite 用) (UG949) [参照 1] を参照して ください。 サポー ト される評価ボード を選択する こ と もできます。 ボード フローの詳細は、 『Vivado DesignSuite ユーザー ガイ ド : IP を使用した設計』 (UG896) [参照 5] および 『Vivado Design Suite ユーザー ガイ ド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 4] を参照してください。

注記 : 互換性のある代替パーツを指定するこ と もできます。 詳細は、 第 3 章の 「互換性のある代替デバイスの指定」 を参照して ください。

3. コンフ ィギュレーシ ョ ン、 DCI カスケードおよび内部 VREF を選択します。

詳細は、 「デバイス コンフ ィギュレーシ ョ ン モードの設定」 および第 3 章の 「[Device Constraints] ウ ィンド ウの設定」 を参照して ください。

4. I/O ポート を設定します。

詳細は、 第 3 章の 「I/O ポートの設定」 を参照して ください。 パッケージおよびピン配置仕様については、 該当するデバイスのパッケージおよびピン配置ユーザー ガイ ド [参照 6] を参照して ください。 バンク規則の詳細は、該当するデバイスの SelectIO リ ソース ユーザー ガイ ド [参照 7] を参照してください。たとえば、1 つのバンクに含めるこ とができる I/O 規格とできない I/O 規格があ り ます。

5. MIG、 GT、 およびコネクティビティ IP を定義します。

Vivado IP カタログを使用して、 Memory Interface Generator (MIG)、 GT、 およびコネクテ ィ ビティ IP を定義できます。 IP の使用の詳細は、 『Vivado Design Suite ユーザー ガイ ド : IP を使用した設計』 (UG896) [参照 5] を参照して ください。 ク ロ ッ ク、 ト ランシーバー、 I/O 配置規則の詳細は、 該当するデバイスのク ロ ッキング リ ソースユーザー ガイ ド [参照 8]、 GTX/GTH ト ランシーバー ユーザー ガイ ド [参照 9]、 および SelectIO リ ソース ユーザー ガイ ド [参照 7] を参照してください。

注記 : イーサネッ ト IP、 PCIe テク ノ ロジ IP、 MIG IP などの一部の IP には、 特別なピン配置要件があ り ます。

6. 主なクロッ ク構造を定義します。

詳細は、 第 3 章の 「ク ロ ッ ク プランニング」 を参照して ください。 タイ ミ ング ク ロージャを達成する方法については、『Vivado Design Suite ユーザー ガイ ド : デザイン解析およびクロージャ テクニッ ク』 (UG906) [参照 10] を参照して ください。

推奨 : Vivado IP カタログの Clocking Wizard を使用して、混合モード クロ ッ ク マネージャー (MMCM) または位相ロック ループ (PLL) モジュールを生成してク ロ ッ ク接続を定義するのをお勧めします。 詳細は、 『LogiCORE IP ClockingWizard 製品ガイ ド』 (PG065) [参照 11] を参照してください。

I/O およびクロック プランニング japan.xilinx.com 11UG899 (v2014.3) 2014 年 10 月 10 日

第 2 章 : I/O ピン プランニング デザイン フロー

7. I/O ポート を配置します。

I/O ポートは、 次のいずれかの方法で配置できます。

° 合成および I/O ポートの自動配置を実行します。

詳細は、 『Vivado Design Suite ユーザー ガイ ド : 合成』 (UG901) [参照 12] および第 3 章の 「I/O ポートの自動配置」 を参照して ください。

° I/O ポート を手動配置します。

詳細は、 第 3 章の 「I/O ポートの配置」 を参照してください。

8. DRC を実行します。

詳細は、 第 3 章の 「DRC の実行」 を参照して ください。

9. SSN 解析を実行します。

詳細は、 第 3 章の 「SSN 解析」 を参照して ください。

10. ボード プランニングを開始します。

ボード プランニングの際は、 次の点を考慮する必要があ り ます。

° ボード レベルの検証には、 IBIS (I/O Buffer Information Specification) または HSPICE モデルを使用したシグナル インテグ リティ解析を実行します。詳細は、第 3 章の 「IBIS モデルのエクスポート 」 を参照して ください。

° ボード全体の環境でピン配置を 適化するには、 Cadence 社の Allegro FPGA System Planner や MentorGraphics 社の I/O Designer などのサードパーティ ツールに FPGA をインポート します。

I/O およびクロック プランニング japan.xilinx.com 12UG899 (v2014.3) 2014 年 10 月 10 日

第 2 章 : I/O ピン プランニング デザイン フロー

図 2-2 に、 RTL プロジェク ト を使用した RTL ベースの I/O ピン プランニング フローを示します。

X-Ref Target - Figure 2-2

図 2-2 : RTL ベースの I/O ピン プランニング

I/O およびクロック プランニング japan.xilinx.com 13UG899 (v2014.3) 2014 年 10 月 10 日

第 2 章 : I/O ピン プランニング デザイン フロー

ネッ ト リス ト ベースの I/O ピン プランニング 1. New Project ウ ィザードでプロジェク ト を作成します。

合成後プロジェク トの作成方法については、 『Vivado Design Suite ユーザー ガイ ド : システム レベル デザイン入力』 (UG895) [参照 2] を参照して ください。

2. I/O ポート を配置します。

合成済みまたはインプリ メン ト済みデザインを開き、 次のいずれかの方法で I/O ポート を配置します。

° I/O ポート を自動配置します。

詳細は、 第 3 章の 「I/O ポートの自動配置」 を参照してください。

° I/O ポート を手動配置します。

詳細は、 第 3 章の 「I/O ポートの配置」 を参照してください。

3. DRC を実行します。

詳細は、 第 3 章の 「DRC の実行」 を参照して ください。

4. SSN 解析を実行します。

詳細は、 第 3 章の 「SSN 解析」 を参照して ください。

5. ボード プランニングを開始します。

ボード プランニングの際は、 次の点を考慮する必要があ り ます。

° ボード レベルの検証には、 IBIS (I/O Buffer Information Specification) または HSPICE モデルを使用したシグナル インテグ リティ解析を実行します。詳細は、第 3 章の 「IBIS モデルのエクスポート 」 を参照して ください。

° ボード全体の環境でピン配置を 適化するには、 Cadence 社の Allegro FPGA System Planner や MentorGraphics 社の I/O Designer などのサードパーティ ツールに FPGA をインポート します。

I/O およびクロック プランニング japan.xilinx.com 14UG899 (v2014.3) 2014 年 10 月 10 日

第 2 章 : I/O ピン プランニング デザイン フロー

図 2-3 に、合成済みまたはインプ リ メン ト済みネッ ト リ ス ト を使用したネッ ト リ ス ト ベースの I/O ピン プランニングフローを示します。

X-Ref Target - Figure 2-3

図 2-3 : ネッ ト リスト ベースの I/O ピン プランニング

I/O およびクロック プランニング japan.xilinx.com 15UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章

I/O ピン プランニング

[I/O Planning] レイアウトの使用Vivado® IDE では、 エラボレート済みデザイン、合成済みデザイン、 インプリ メン ト済みデザインで [I/O Planning] レイアウ ト を使用できます。 このレイアウ トには、 [Package] ウ ィンド ウ と [Device] ウ ィンド ウが含まれます。 I/O の情報は、 [Clock Resources]、 [Clock Regions]、 [Package Pins]、 [I/O Ports]、 [Device Constraints] および [Properties] ウ ィンドウにも表示されます。

注記 : Vivado IDE のウ ィンド ウの詳細は、『Vivado Design Suite ユーザー ガイ ド : Vivado IDE の使用』 (UG893) [参照 14]を参照して ください。

ヒン ト : I/O プランニング プロジェク トの場合は、 [I/O Planning] レイアウ トがデフォルトのレイアウ ト と して使用されます。

[I/O Planning] レイアウ ト を開くには、 エラボレート済み、 合成済み、 またはインプ リ メ ン ト済みのデザインを開いて、 次のいずれかを実行します。

• [Layout] → [I/O Planning] をク リ ッ ク します。

• レイアウ ト セレクターから [I/O Planning] を選択します。

• New Project ウ ィザードを使用して新しい I/O プランニング プロジェク ト を作成します。

注記 : I/O ピン プランニング プロジェク トの作成方法は、『Vivado Design Suite ユーザー ガイ ド : システム レベルデザイン入力』 (UG895) [参照 2] を参照して ください。

I/O およびクロック プランニング japan.xilinx.com 16UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

図 3-1 に、 [I/O Planning] レイアウ ト を示します。

X-Ref Target - Figure 3-1

図 3-1 : [I/O Planning] レイアウト

I/O およびクロック プランニング japan.xilinx.com 17UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

デバイス リソースの表示[Device] ウ ィンド ウおよび [Package] ウ ィンド ウは、 デバイスおよび配置されたロジッ ク リ ソースをグラフ ィカルに表示します。 ウ ィンド ウでロジッ ク オブジェク ト またはデバイス サイ ト を選択する と、 その情報が [Properties] ウ ィンド ウに表示されます。 次に、 これらのウ ィンド ウについて詳細に説明します。

ヒン ト : 特定のオブジェク ト またはデバイス サイ ト を検索するには、 [Edit] → [Find] コマンドを使用します。 [Find] ダイアログ ボッ クスでは、 さまざまなオブジェク ト タイプを検索でき、デバイスまたはデザインで特定のオブジェク トを検索する優れたフ ィルター機能も含まれています。 [Find Results] ウ ィンド ウからオブジェク ト を直接選択できます。

プロパティ

[Properties] ウ ィン ド ウには、 選択したオブジェク トのプロパティが表示されます。 選択したオブジェク トによって、ウ ィ ンド ウのタイ トル バーは変化します。多くの場合、 [Properties] ウ ィンド ウにはオブジェク トに関する異なる情報を表示する複数のビューがあ り ます。たとえば図 3-2 は、 I/O ポートのプロパティを表示する [I/O Port Properties] ウ ィンド ウで、[General]、[Properties]、および [Configure] ビューが含まれます。[Properties] ウ ィンド ウを開くには、[Window]→ [Properties] をク リ ッ ク します。

ヒン ト : パッケージ ピンのプロパティ情報を取得するには、 Tcl コマンドを使用します。 たとえば、次のコマンドを使用すると、 指定したパッケージ ピンに関するすべてのプロパティが表示されます。report_property [get_package_pins <pin_number>]

次のコマンドを使用すると、 指定したパッケージ ピンの 大ト レース遅延が表示されます。get_property MAX_DELAY [get_package_pins <pin_number>]

Tcl コマンドの詳細は、『Vivado Design Suite Tcl コマンド リ ファレンス ガイ ド』 (UG835) [参照 15] を参照してください。

X-Ref Target - Figure 3-2

図 3-2 : [I/O Port Properties] ウィンドウ

I/O およびクロック プランニング japan.xilinx.com 18UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

クロック領域のリソースおよび統計

[Clock Regions] ウ ィンド ウでは、 ク ロ ッ ク領域を簡単に選択できます。 [Clock Regions] ウ ィンド ウでク ロ ッ ク領域を選択する と、 [Package] および [Device] ウ ィンド ウでそのリージ ョナル クロ ッ ク領域がハイライ ト されます (図 3-3)。

ク ロ ッ ク領域をハイ ラ イ ト したら、 [Properties] ウ ィ ン ド ウで選択したク ロ ッ ク領域のプロパテ ィ を確認できます。[Clock Region Properties] ウ ィンド ウでは、 次を実行できます。

• [Statistics] ビューをク リ ッ ク して、 選択したクロ ッ ク領域のリ ソース統計および内容を表示します。

• [Resources] ビューをク リ ッ ク して、 ロジッ クを割り当てるデバイス ク ロ ッ ク リ ソースを見つけます (図 3-4)。

注記 : [Clock Regions Properties] ウ ィンド ウでオブジェク ト を選択する と、 [Device] ウ ィンド ウなど、 開いているほかのウ ィンド ウでも選択されます。

[Clock Resources] ウ ィンド ウには、 使用可能なクロ ッ ク リ ソースが表示されるので、 グローバルおよびリージ ョナルクロッ ク ツ リーのエレ メン トのプランニングおよびに役立ちます。詳細は、「[Clock Resources] ウ ィンド ウの使用」 を参照して ください。

X-Ref Target - Figure 3-3

図 3-3 : [Clock Regions] ウィンドウ

X-Ref Target - Figure 3-4

図 3-4 : [Clock Region Properties] ウィンドウの [Resources] ビュー

I/O およびクロック プランニング japan.xilinx.com 19UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

I/O バンク リソース

I/O リ ソースは、 [I/O Planning] レイアウ トのどのウ ィンド ウでも選択でき、 図 3-3 に示したよ うに選択したデータはほかのすべてのウ ィンドウでハイライ ト表示されるため、 物理パッケージと内部チップの関係を簡単に確認できます。

特定の I/O バンクに関する情報を表示するには、 次の手順に従います。

1. [Package Pins] ウ ィンド ウで I/O バンクの 1 つを選択します。

2. [I/O Bank Properties] ウ ィンド ウ (図 3-5) のビューをク リ ッ ク し、 情報を確認します。

多機能ピン

[Package Pins] ウ ィンド ウ (図 3-6) には、 数種類のデータが表形式で表示されます。 このウ ィンド ウでは、 次を実行できます。

• データの展開表示、 フ ィルター処理、 並べ替え

• 列を移動、 非表示、 設定変更して、 さまざまな多機能ピンを表示および比較

• テキス ト を入力するか、 ド ロ ップダウン リ ス トから値を選択し、 一部のセルを直接編集

[Package Pins] ウ ィンド ウには、 次の情報が含まれます。

• [Type] : 多機能ピンのタイプを示します。

• [Config] : デバイス コンフ ィギュレーシ ョ ン モードを設定した後の多機能ピンのピン定義を示します。

注記 : 多くのデバイス コンフ ィギュレーシ ョ ン モードで多機能ピンが使用されます。 詳細は、 「デバイス コンフ ィギュレーシ ョ ン モードの設定」 を参照して ください。

• その他の列 : 多機能ピンに関するロジッ クまたはコンフ ィギュレーシ ョ ン モードなどの情報を示します。

• GT、 メモ リ コン ト ローラー、 または PCI™ ロジッ クを含むデザインで競合する多機能ピンを示します。

[Package] ウ ィンド ウでは、 多機能ピンの機能が次のシンボルで示されます。

• ク ロ ッ ク兼用ピンは、 青い六角形のアイコンで表示されます。

• VREF ピンには、 電源マークが表示されます。

X-Ref Target - Figure 3-5

図 3-5 : [I/O Bank Properties] ウィンドウ

I/O およびクロック プランニング japan.xilinx.com 20UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

重要 : 専用 I/O ピンは、 バンクではなく ターゲッ ト デバイス専用です。 たとえば、 VCCO や GND のよ うな専用 I/O ピは、 バンク特定ではなくデバイス特定です。

互換性のある代替デバイスの指定デザインに互換性のある代替デバイスを選択でき、 必要に応じてターゲッ ト デバイスを変更できます。 I/O ピン割り当てが選択された代替デバイスすべてに対して有効かど うかがチェッ ク されます。現在選択されているターゲッ ト デバイス と同じパッケージの代替デバイスが選択され、 できるだけ多くの I/O 割り当てが保持されます。

互換性のある代替デバイスを定義するには、 次の手順に従います。

1. [Tools] → [I/O Planning] → [Set Part Compatibility] をク リ ッ ク します。

2. [Set Part Compatibility] ダイアログ ボッ クス (図 3-7) で代替デバイスを選択し、 [OK] をク リ ッ ク します。

選択されたすべての代替デバイ ス間で共通のピンが特定され、 すべてのデバイ スに共通でないピンに対してはPROHIBIT 制約が設定されます。 選択するデバイスの数が増える と、 配置可能なパッケージ ピンの数が減り ます。

また、 選択した代替デバイスのボンディングされていないピンに信号が割り当てられないよ うに、 PROHIBIT 制約が自動的に設定されます。 使用禁止のパッケージ ピン数を示すダイアログ ボッ クスが表示されます。 使用禁止のピンは、 [Package]、 [Package Pins]、 [Device] ウ ィンド ウで確認できます。 禁止ピンは、 斜め線の入った丸いアイコン で表示されます。

X-Ref Target - Figure 3-6

図 3-6 : [Package Pins] ウィンドウ

X-Ref Target - Figure 3-7

図 3-7 : [Set Part Compatibility] ダイアログ ボックス

I/O およびクロック プランニング japan.xilinx.com 21UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

代替の互換性のあるパーツを定義する Tcl コマンド

関連する Tcl コマンドは次のとおりです。

• Tcl コマンド : set_property KEEP_COMPATIBLE

• Tcl コマンドの例 : set_property KEEP_COMPATIBLE xc7k160tfbg676-1 [current_design]

注記 : Tcl コマンドの詳細は、 『Vivado Design Suite プロパティ リ ファレンス ガイ ド』 (UG912) [参照 16] を参照してください。

デバイス コンフ ィギュレーシ ョ ン モードの設定デバイス コンフ ィギュレーシ ョ ン モードを設定し、 モードに関する情報を表示するには、 次の手順に従います。

1. [Tools] → [Edit Device Properties] をク リ ッ ク します。

2. [Edit Device Properties] ダイアログ ボッ クス (図 3-8) で [Configuration Modes] カテゴ リ をク リ ッ ク し、 次を実行したら [OK] をク リ ッ ク してダイアログ ボッ クスを閉じます。

° コンフ ィギュレーシ ョ ン モードのチェッ クボッ クスをオンにして、 コンフ ィギュレーシ ョ ン モードを設定します。 コンフ ィギュレーシ ョ ン モードを設定する と、 次のよ うにな り ます。

- 関連する I/O ピンが [Package Pins] ウ ィンド ウの [Config] 列に表示されます。

- デザインを保存する と、 次の制約が作成されます。

set_property BITSTREAM.CONFIG.PERSIST NO [current_design]

set_property CONFIG_MODE <configuration_mode> [current_design]

° コンフ ィギュレーシ ョ ン モードをク リ ッ ク してダイアログ ボッ クスを開く と、説明、コンフ ィギュレーシ ョン図、 詳細情報へのリ ンクなどの情報が表示されます。 コンフ ィギュレーシ ョ ン図を印刷するには、 [Print]をク リ ッ ク します。

° [Prohibit usage of the configuration pins as user I/O and persist after configuration] をオンにして、 ピンがコンフ ィギュレーシ ョ ン ピンと して使用され、コンフ ィギュレーシ ョ ン後に汎用 I/O と しては使用されないよ うにします。 .このオプシ ョ ンをオンにする と、 デザインを保存したと きに次の制約が作成されます。

set_property BITSTREAM.CONFIG.PERSIST YES [current_design]

注記 : コンフ ィギュレーシ ョ ン ビッ ト ス ト リームの設定に関する詳細は、『Vivado Design Suite ユーザー ガイド : プログラムおよびデバッグ』 (UG908) [参照 17] を参照して ください。

重要 : JTAG コンフ ィギュレーシ ョ ン モードが常に選択されています。 JTAG コンフ ィギュレーシ ョ ン モードに加えて、 も う 1 つコンフ ィギュレーシ ョ ンを選択できます。

I/O およびクロック プランニング japan.xilinx.com 22UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

3. [File] → [Save Constraints] をク リ ッ ク し、 制約をターゲッ ト XDC ファ イルに保存します。

注記 : コンフ ィギュレーシ ョ ン モード とその他の多機能ピンとに競合があるかど うかを解析する場合は、 「多機能ピン」 を参照して ください。

ヒン ト : コンフ ィギュレーシ ョ ン モードを設定する場合は、 [Edit] → [Undo] をク リ ッ ク して 後のアクシ ョ ンを取り消すこ とができます。 または、 Tcl コンソールに undo を入力します。

デバイス コンフ ィギュレーシ ョ ン モードを設定する Tcl コマンド

次は、 コンフ ィギュレーシ ョ ン モードの設定に関する Ｔ ｃ ｌ コマンドです。

• Tcl コマンド : set_property CONFIG_MODE

• Tcl コマンドの例 : set_property CONFIG_MODE SPIx2 [current_design]

注記 : デフォルトでは、コンフ ィギュレーシ ョ ン ピンはコンフ ィギュレーシ ョ ン後にもコンフ ィギュレーシ ョ ン ピンと して保持される (persist) よ うには設定されていません。 ピンがコンフ ィギュレーシ ョ ン ピンと して使用され、 コンフ ィギュレーシ ョ ン後に汎用 I/O に使用されないよ うにするには、 次の Tcl コマンドを使用します。

set_property BITSTREAM.CONFIG.PERSIST YES [current_design]

X-Ref Target - Figure 3-8

図 3-8 : [Edit Device Properties] ダイアログ ボックス

I/O およびクロック プランニング japan.xilinx.com 23UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

[Device Constraints] ウィンドウの設定[Device Constraints] ウ ィンド ウ (図 3-9) では、 DCI_ CASCADE および INTERNAL_VREF などの制約を設定できます。FPGA には、 さまざまな規格のインターフェイスをサポートするコンフ ィギュレーシ ョ ン可能な SelectIO™ インターフェイス ド ラ イバーおよびレシーバーが含まれます。 この機能には、 出力駆動電流およびスルー レートのプログラマブル制御、デジタル制御インピーダンス (DCI) を使用したオンチップ終端、基準電圧 (INTERNAL_VREF) を内部生成する機能などが含まれます。 詳細は、 該当するデバイスの SelectIO リ ソース ユーザー ガイ ド [参照 7] を参照してください。

DCI_CASCADE 制約の作成

DCI_CASCADE 制約は、 DCI 基準電圧用に近接する複数の I/O バンクを リ ンクするために使用します。 DCI 基準電圧を含む I/O バンクは 「マスター」 と呼ばれ、 カスケード内のそれ以外の I/O バンクは 「スレーブ」 と呼ばれます。 カスケードのすべてのバンクは、 デバイスの同じ I/O 列に配置されている必要があ り ます。

注記 : DCI_CASCADE 制約は、 7 シ リーズ デバイス、Zynq®-7000 AP SoC、および UltraScale™ デバイスに対して設定できます。この制約の詳細は、『Vivado Design Suite プロパティ リ ファレンス ガイ ド』 (UG912) [参照 16] を参照してください。

DCI_CASCADE 制約を作成するには、 次の手順に従います。

1. [Device Constraints] ウ ィンド ウの上部にある ド ロ ップダウン リ ス トから [DCI Cascade] を選択します (図 3-10)。

2. カスケード接続する I/O バンクを右ク リ ッ ク し、 [Add DCI Cascade] をク リ ッ ク します。

X-Ref Target - Figure 3-9

図 3-9 : [Device Constraints] ウィンドウ

X-Ref Target - Figure 3-10

図 3-10 : [DCI Cascade] ドロップダウン リスト

I/O およびクロック プランニング japan.xilinx.com 24UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

3. [Add DCI Cascade] ダイアログ ボッ クスで新しい DCI カスケードのマスター I/O バンクを選択したら、 [OK] をクリ ッ ク します。

マスター バンクが [Device Constraints] ウ ィンド ウに表示されます (図 3-11)。

注記 : DCI カスケードには、 マスター 1 つと少なく と も 1 つのスレーブ I/O バンクが必要です。

ヒン ト : または、 [Package] ウ ィ ン ド ウまたは [Package Pins] ウ ィ ン ド ウで DCI_CASCADE 制約を作成します。 カスケード接続するバンクを右ク リ ッ ク し、 [Create a DCI Cascade] をク リ ッ ク します。

DCI_CASCADE 制約を作成する Tcl コマンド

関連する Tcl コマンドは次のとおりです。

• Tcl コマンド : set_property DCI_CASCADE

• Tcl コマンドの例 : set_property DCI_CASCADE {31 32} [get_iobanks 36]

DCI カスケード制約の変更と削除

DCI カスケードを変更するには、 [Device Constraints] ウ ィンド ウで次を実行します。

• マスターを変更するには、 DCI カスケードを右ク リ ッ ク し、 [Add DCI Cascade] をク リ ッ ク します。 [Add DCICascade] ダイアログ ボッ クスでマスターにする別のバンクを選択します。

• DCI カスケードに I/O バンクを追加するには、 その I/O バンクを DCI カスケードにド ラ ッグ アンド ド ロ ップします。

• DCI カスケードから I/O バンクを削除するには、その I/O バンクを [Unused] フォルダーにド ラ ッグ アンド ド ロ ップします。

• DCI カスケード全体を削除するには、 その DCI カスケードを右ク リ ッ ク して、 [Remove DCI Cascade Banks] をクリ ッ ク します (図 3-12)。

注記 : これを実行する Tcl コマンドは次のとおりです。

set_property DCI_CASCADE {} [get_iobanks 36]

X-Ref Target - Figure 3-11

図 3-11 : DCI カスケードのマスター バンク

I/O およびクロック プランニング japan.xilinx.com 25UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

X-Ref Target - Figure 3-12

図 3-12 : DCI カスケード バンクの削除

I/O およびクロック プランニング japan.xilinx.com 26UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

INTERNAL_VREF 制約の作成

FPGA では、 INTERNAL_VREF 制約をイネーブルにする と、 オプシ ョ ンで内部生成された基準電圧を使用できます。内部生成する と PCB 上の特定の VREF 電源レールを提供する必要がなくな り、I/O バンク内の多目的 VREF ピンを通常の I/O ピンと して使用できるよ うになり ます。

ヒン ト : INTERNAL_VREF 制約が設定されていない I/O バンクは、 [Device Constraints] ウ ィン ド ウの [NONE] フォルダーの下に表示されます。

INTERNAL_VREF 制約を作成するには、 [Device Constraints] ウ ィンド ウ (図 3-13) で該当する電圧フォルダー ([0.75V]など) に I/O バンクをド ラ ッグ アンド ド ロ ップします。

INTERNAL_VREF 制約を作成する Tcl コマンド

関連する Tcl コマンドは次のとおりです。

• Tcl コマンド : set_property INTERNAL_VREF

• Tcl コマンドの例 : set_property INTERNAL_VREF 0.750 [get_iobanks 17]

X-Ref Target - Figure 3-13

図 3-13 : 内部 VREF 制約の作成

I/O およびクロック プランニング japan.xilinx.com 27UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

コンフ ィギュレーシ ョ ン バンク電圧セレク ト (CFGBVS) ピンの設定コンフ ィギュレーシ ョ ン バンク電圧セレク ト (CFGBVS) ロジッ ク入力ピンは VCCO_0 および GND 間で参照されます。CFGBVS ピンは、High または Low に設定して、バンク 0 のピンの I/O 電圧サポート を決定する必要があ り ます。Vivadoツールでは、 Tcl コマンドを使用して CFGBVS の接続を VCCO または GND に設定します。 コンフ ィギュレーシ ョ ン電圧 (VCCO_0 電圧) は 1.5、 1.8、 2.5、 または 3.3 に設定できます。 これらの設定に基づいて、 DRC チェッ クがバンク0、 14、 15 で実行されます。 これらの値は、 IBIS モデルをエクスポートする際にも使用されます。

次に例を示します。

set_property CFGBVS VCCO [current_design]

set_property CONFIG_VOLTAGE 3.3 [current_design]

デフォルトでは、CFGBVS プロパティは空です。Vivado ツールで CFGBVS プロパティが VCCO または GND に設定されているかがチェ ッ ク されます。 CFGBVS プロパティに値が設定されている場合は、 CONFIG_MODE プロパティがチェッ ク されます。 バンクの IOSTANDARD および CONFIG_VOLTAGE 設定に基づいて、 DRC メ ッセージが表示されます。

CSV ファ イルをエクスポートする と、 CONFIG_MODE プロパティの設定に基づいて、 バンク 0、 14、 15 の VCCO 接続情報が供給されます。たとえば、JTAG/バウンダ リ スキャンを使用する場合、CFGBVS が GND、CONFIG_VOLTAGEが 3.3 に設定されている と、 ク リ ティカル警告 DRC CFGBVS-4 が表示されます。 これは、 CONFIG_VOLTAGE が 3.3に設定されていますが、 1.8 である VCCO に設定する必要があるこ とを示しています。

注記 : CFGBVS ピンの詳細は、該当するデバイスの コンフ ィギュレーシ ョ ン ユーザー ガイ ド [参照 18] を参照してください。

I/O およびクロック プランニング japan.xilinx.com 28UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

I/O ポートの定義と設定Vivado IDE を使用して、 I/O ポート をインポート、 作成、 および設定できます。

I/O ポートのインポート

プロジェク トのタイプによって、 次の方法で I/O ポート をインポートできます。

• I/O プランニング プロジェク ト : プロジェク ト作成時、 またはファイルのインポート機能を使用して、 空の I/Oピン プランニング プロジェク トに XDC または CSV ファ イルをインポートできます。詳細は、「CSV ファ イルのインポート 」 および 「XDC ファ イルのインポート 」 を参照して ください。

• RTL プロジェク ト : RTL ファ イルまたはヘッダーを使用して I/O ピン プランニング用に RTL プロジェク ト を作成し、 設計プロセスが進行してからよ り完全な RTL ソース ファ イルを追加します。 RTL ベースまたは合成済みネッ ト リ ス ト ベースのプロジェク ト を作成する と、 [I/O Ports] ウ ィンド ウにデザインで定義された I/O ポートが自動的に表示されます。

• I/O プランニング プロジェク ト を RTL プロジェク トに変換 : I/O ピン プランニング プロジェク ト を RTL プロジェク トに変換し、 I/O ポート をデザインの 上位 Verilog または VHDL モジュール定義に変換できます。 詳細は、 「RTL デザインへの変換」 を参照して ください。

CSV ファイルのインポート

CSV ファ イルをインポート して、 [I/O Planning] レイアウ トの [I/O Ports] ウ ィンド ウに表示できます。これらの I/O ポート を物理パッケージ ピンに割り当てて、 デバイス ピンの設定を定義できます。

CSV ファ イルから I/O ポートの リ ス ト をインポートするには、 次の手順に従います。

1. [File] → [Import] → [Import I/O Ports] をク リ ッ ク します。

2. [Import I/O Ports] ダイアログ ボッ クス (図 3-14) で [CSV File] をオンにし、参照ボタンをク リ ッ ク してインポートするファ イルを選択します。

図 3-15 に、 CSV ファ イル形式を示します。 CSV は、 FPGA やボード設計で、 デバイス ピンおよびピン配置のデータを交換するために使用される標準ファイル形式です。 Vivado IDE で I/O ピン関連のデータをインポートするには、 特定の CSV ファ イル形式が必要です。詳細は、付録 A 「CSV ファ イル形式の I/O ポート リ ス ト 」 を参照して ください。

X-Ref Target - Figure 3-14

図 3-14 : [Import I/O Ports] ダイアログ ボックス

I/O およびクロック プランニング japan.xilinx.com 29UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

CSV ファ イルでは、差動ペアを複数の方法で定義できます。たとえば、DiffPair Signal および DiffPair Type プロパティを定義する と差動ペアが認識されます。 また、 CSV ファ イルでペアの 1 つのポートのみを定義した場合、 または 2 つのネッ トに適切な名前が使用されている場合、 差動ペアが推論されます。 詳細は、 付録 A の 「CSV ファ イルでの差動ペア」 を参照して ください。 差動ペアが推論される と、 ペアの割り当てを確認する メ ッセージが表示されます (図 3-16)。

CSV ファ イルには、 Vivado IDE では認識されない追加情報を含めるこ と もできます。 インポート された CSV ファ イルに認識できない情報が含まれる場合、[Package Pins] ウ ィンド ウのユーザー列に表示されます。ユーザー CSV フ ィールドの値を変更または定義するには、 [Package Pins] ウ ィンド ウで右ク リ ッ ク し、 [Set User Column Values] をク リ ッ クします。

注記 : CSV ファ イルのエクスポートの詳細は、 「I/O ピンとパッケージ データのエクスポート 」 を参照して ください。

XDC ファイルのインポート

XDC ファ イルから I/O ポートの定義をインポートするには、 次の手順に従います。

1. [File] → [Import] → [Import I/O Ports] をク リ ッ ク します。

2. [Import I/O Ports] ダイアログ ボッ クス (図 3-14) で [XDC File] をオンにし、参照ボタンをク リ ッ ク してインポートするファ イルを選択します。

XDC ではポートの方向は定義されていないので、 方向は未定義になり ます。 I/O ポートの方向を定義するには、 [I/OPorts] ウ ィンド ウで右ク リ ッ ク し、 [Set Direction] をク リ ッ ク します。 [I/O Ports] ウ ィンド ウで特定の I/O ポートの方向を直接変更するこ と もできます。 詳細は、 「I/O ポート方向の設定」 を参照して ください。

X-Ref Target - Figure 3-15

図 3-15 : CSV ファイル形式の I/O ポート リス ト

X-Ref Target - Figure 3-16

図 3-16 : [Infer differential pairs] ダイアログ ボックス

I/O およびクロック プランニング japan.xilinx.com 30UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

シングルエンドまたは差動 I/O ポートの作成

I/O ピン プランニング プロジェク トでは、新しいポート を手動で定義できます。デバイスの電圧に関する情報は、 ザイ リ ンクス デバイスの資料を参照して ください。

注記 : [I/O Ports] ウ ィンド ウでは、各差動ペアが 1 行に表示されます。 1 つの行に 2 つのポートが含まれるので、 かっこ内に示されるポートの合計数は行数よ り も大き くな り ます。 [I/O Ports] ウ ィンド ウでのポートの合計数に一致する信号のリ ス ト を取得するには、 次の Tcl コマンドを使用します。get_ports * -filter {BUS_WIDTH == "" }

I/O ポート を作成するには、 次の手順に従います。

1. [I/O Ports] ウ ィンド ウで右ク リ ッ ク し、 [Create I/O Ports] をク リ ッ ク します。

2. [Create I/O Ports] ダイアログ ボッ クス (図 3-17) で次のオプシ ョ ンを指定し、 [OK] をク リ ッ ク します。

° [Name] : 作成するポート またはバスの名前を指定します。

° [Direction] : ポートの方向を選択します。

° [Diff Pair] : 差動ペア信号を定義する場合にオンにします。

注記 : 差動 I/O ポート を作成するには、 このオプシ ョ ンをオンにします。 これによ り 2 つのポートが作成され、 指定した名前に _P と _N がそれぞれ付きます。

° [Create Bus] : バスを作成する場合にバスの範囲を指定します。

° [I/O standard] : I/O 規格を選択します。

° [Drive strength] : 駆動電流の値を選択します。

° [Slew type] : スルー レートのタイプを選択します。

° [Pull type] : 抵抗のタイプを選択します。

° [In Term type] : 入力信号の並列終端プロパティを定義します。

シングルエンドまたは差動 I/O ポート を作成する Tcl コマンド

関連する Tcl コマンドは次のとおりです。

• Tcl コマンド : create_port

• Tcl コマンドの例 (シングルエンド I/O ポート ) : create_port port_1 -direction in

• Tcl コマンドの例 (差動 I/O ポート ) : create_port port_2 -direction in -diff_pair

X-Ref Target - Figure 3-17

図 3-17 : [Create I/O Ports] ダイアログ ボックス

I/O およびクロック プランニング japan.xilinx.com 31UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

差動ペアの作成と分割

I/O ピン プランニング プロジェク トで差動ペアを定義するには、 次の手順に従います。

1. [I/O Ports] ウ ィンド ウで 2 つの I/O ポート を選択し、 右ク リ ッ ク して [Make Diff Pair] を選択します。

重要 : [Make Diff Pair] オプシ ョ ンは RTL プロジェク トでは使用できません。 RTL プロジェク トでは、適切な I/O バッファーのインスタンシエーシ ョ ンを使用して、 ソース コードで差動ペアを定義する必要があ り ます。

[Make I/O Diff Pair] ダイアログ ボッ クス (図 3-18) では、ツールによ り 2 つの I/O ポートが P 側と N 側に割り当てられています。

2. P 側と N 側の信号を入れ替える場合は [Swap] をク リ ッ ク し、 [OK] をク リ ッ ク します。

ヒン ト : 差動ペアを 2 つのポートに分割するには、 右ク リ ッ ク して [Split Diff Pair] をク リ ッ ク します。

差動ペアを分割する Tcl コマンド

関連する Tcl コマンドは次のとおりです。

• Tcl コマンド : make_diff_pair_ports

• Tcl コマンドの例 : make_diff_pair_ports txp_out txn_out

I/O ポートの設定

1 つまたは複数の I/O ポートの I/O 規格、 駆動電流、 スルー レートのタイプ、 抵抗のタイプ、 および入力信号の並列終端を設定できます。この方法は、適切な特性が指定されていない CSV または XDC ファイルからインポート されたポート を設定する場合に便利です。 デバイスの電圧に関する情報は、 ザイ リ ンクス デバイスの資料を参照してください。

ポート またはポートのグループを設定するには、 次の手順に従います。

1. [I/O Ports] ウ ィンド ウで、 ポート を選択します。

2. 右ク リ ッ ク して [Configure I/O Ports] をク リ ッ ク します。

X-Ref Target - Figure 3-18

図 3-18 : [Make I/O Diff Pair] ダイアログ ボックス

I/O およびクロック プランニング japan.xilinx.com 32UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

3. [Configure Ports] ダイアログ ボッ クス (図 3-19) で次のオプシ ョ ンを指定し、 [OK] をク リ ッ ク します。

注記 : [Configure Ports] ダイアログ ボッ クスのオプシ ョ ンは、 ターゲッ ト デバイスによって異なり ます。

° [I/O standard] : I/O 規格を選択します。 I/O 規格は指定したと きにはチェッ ク されません。ポートにはどの I/O規格でも割り当てるこ とができますが、 DRC を実行したと きにエラーとなる可能性があ り ます。

° [Drive strength] : 駆動電流の値を選択します。

° [Slew type] : スルー レートのタイプを選択します。

° [Pull type] : 抵抗のタイプを選択します。

- [PULLUP] : ト ラ イステート出力または双方向ポートにウ ィーク High を適用し、 駆動されていない場合に未接続にならないよ うにします。

- [PULLDOWN] : ト ラ イステート出力または双方向ポートにウ ィーク Low を適用し、 駆動されていない場合に未接続にならないよ うにします。

- [KEEPER] : ト ラ イステート出力または双方向ポートにウ ィーク ド ライバーを適用し、 駆動されていない場合に値を保持します。

- [NONE] : ド ラ イバーは適用されません。

注記 : 抵抗のタイプは、 [I/O Ports] ウ ィンド ウの [Pull Type] 列をク リ ッ ク しても設定できます。

° [In Term type] (7 シ リーズ デバイスのみ) : 入力信号の並列終端プロパティを定義します。 詳細は、 『7 シ リーズ FPGA SelectIO リ ソース ユーザー ガイ ド』 (UG471) [参照 7] を参照してください。

° ODT (UltraScale デバイスのみ) : サポート されている I/O 規格の DCI および非 DCI バージ ョ ンの入力に対し、オンダイ終端 (ODT) の値を定義します。詳細は、『UltraScale アーキテクチャ SelectIO リ ソース Advance 仕様ユーザー ガイ ド』 (UG571) [参照 7] を参照して ください。

° [Fixed] : 論理ポートがユーザーの割り当てたものであるこ とを示します。 ビッ ト ス ト リームがエラーなく生成されるよ うにするため、 ポート を固定する必要があ り ます。

注記 : [Configure Ports] ダイアログ ボッ クスでは [Fixed] オプシ ョ ンはは表示のみで、 設定できません。 ポート を固定するには、[I/O Ports] ウ ィンド ウでポート を選択して [Fix Ports] ツールバー ボタン をク リ ッ クするか、 Tcl コンソールに次の Tcl コマンドを入力します。

set_property IS_LOC_FIXED true [get_selected_objects]

または、 次の Tcl コマンドを使用します。

set_property IS_LOC_FIXED true [get_ports <list_of_ports>]

X-Ref Target - Figure 3-19

図 3-19 : [Configure Ports] ダイアログ ボックス

I/O およびクロック プランニング japan.xilinx.com 33UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

注意 : 7 シ リーズ デバイス、 Zynq-7000 AP SoC、 および UltraScale デバイスの場合、 ビッ ト ス ト リーム ファ イルを生成するには、すべての I/O ポートの PACKAGE_PIN および IOSTANDARD 制約の値が明確に指定されている必要があり ます。 [I/O Ports] ウ ィンド ウに赤で 「default」 と表示されている場合は、 これらの値を手動で指定する必要があり ます。 これは、 これらのデバイスに低電圧および高電圧の I/O バンクが含まれるからです。 I/O 規格を割り当てる際には注意して ください。

I/O ポート方向の設定

I/O ポートの方向を指定するには、 次のいずれかの方法を使用します。

• (I/O プランニング プロジェク トのみ) [I/O Ports] ウ ィンド ウで [Direction] 列をク リ ッ ク し、 ド ロ ップ ダウン メニューから方向を選択します。

• (I/O プランニング プロジェク トのみ) [I/O Ports] ウ ィンド ウでポート をク リ ッ ク し、 [I/O Port Properties] ウ ィンドウでその方向を変更します。

• (I/O プランニング プロジェク トのみ) [I/O Ports] ウ ィンド ウで I/O ポート、バス、 またはインターフェイスを右クリ ッ ク し、 [Set Direction] をク リ ッ ク します。

• (RTL プロジェク トのみ) RTL ソースでポートの方向を定義します。

重要 : ポート方向プロパティは、 I/O ピン プランニング プロジェク ト内でのみ設定できます。 このプロパティを I/Oピン プランニング プロジェク ト外で変更しよ う とする と、 ク リ ティカル警告が表示されます。

I/O ポート インターフェイスの作成

複数のポート またはバスをま とめてグループ化するには、インターフェイスを作成します。インターフェイス ポートが 1 つのグループと して処理されるので、 ピンの割り当てに有益です。 ピンをすべて同時に割り当てる と、 ク ロ ッ ク領域または PCB 配線関連のインターフェイスをま とめたり分離しやすくな り ます。 特定のロジッ ク インターフェイスに関連付けられた信号の表示および管理も容易になり ます。

インターフェイスを作成するには、 次の手順に従います。

1. [I/O Ports] ウ ィンド ウで、 1 つのグループにま とめる信号を選択します。

2. 右ク リ ッ ク して [Create I/O Port Interface] をク リ ッ ク します。

3. [Create I/O Port Interface] ダイアログ ボッ クス (図 3-20) で、 インターフェイスの名前を指定し、 [Assign] チェッ クボッ クスをオン/オフに設定して、 [OK] をク リ ッ ク します。

X-Ref Target - Figure 3-20

図 3-20 : [Create I/O Port Interface] ダイアログ ボックス

I/O およびクロック プランニング japan.xilinx.com 34UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

インターフェイスが [I/O Ports] ウ ィンド ウに展開可能なフォルダーと して表示されます (図 3-21)。

ヒン ト : インターフェイスを削除するには、 削除するインターフェイスを右ク リ ッ ク し、 [Delete] をク リ ッ クするかDelete キーを押します。

インターフェイスへの I/O ポートの追加

インターフェイスに I/O ポート を追加するには、 [I/O Ports] ウ ィンド ウで次のいずれかを実行します。

• I/O ポート を選択し、 インターフェイス フォルダーにド ラ ッグします。

• ポート またはバスを右ク リ ッ ク し、 [Assign to Interface] をク リ ッ ク します。 [Select I/O Port Interface] ダイアログボッ クスで、 インターフェイスを選択します。

インターフェイスからの I/O ポートの削除

I/O ポート を削除するには、[I/O Ports] ウ ィンド ウでポート を右ク リ ッ ク し、[Unassign from Interface] をク リ ッ ク します。

I/O ポート インターフェイスを処理する Tcl コマンド

I/O ポート インターフェイスの作成に関連する Tcl コマンドは、 次のとおりです。

• Tcl コマンド : create_interface

• Tcl コマンドの例 :

create_interface interface_1

set_property interface interface_1 [get_ports [list {test_1[3]} {test_1[2]}{test_1[1]} {test_1[0]} {test_1_n[3]} {test_1_n[2]} {test_1_n[1]} {test_1_n[0]}]]

set_property interface interface_1 [get_ports [list port_2 port_2_N port_1 port_4]]

I/O ポートのインターフェイスからの削除に関連する Tcl コマンドは、 次のとおりです。

• Tcl コマンド : set_property INTERFACE

• Tcl コマンドの例 : set_property INTERFACE "" [get_ports [list port_2 port_2_N]]

X-Ref Target - Figure 3-21

図 3-21 : [I/O Ports] ウィンドウの I/O ポート インターフェイス

I/O およびクロック プランニング japan.xilinx.com 35UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

I/O ポート インターフェイスの自動推論

推奨 : プロジェク ト でパーツではなくボードをターゲッ トにしている場合は、 [Customize IP] ダイアログ ボッ クスの[Board] タブまたは Vivado IP インテグレーターの [Board] ウ ィンド ウを使用して、 ボード ピン配置制約を設定および適用するこ とをお勧めします。 詳細は、 『Vivado Design Suite ユーザー ガイ ド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 4] を参照して ください。

IP からデザインの 上位ポートに接続されるインターフェイスを表示できます。 これらの IP インターフェイスに対しては、 Vivado ツールで自動的にピン プランニング インターフェイスが推論され、 関連する 上位 I/O ポートがグループ化されます。 これによ り、 上位デザインのコンテキス ト内でインターフェイスが象徴的に参照されるよ うにな り ます。 たとえば 図 3-22 では、 LCD_8bits_tri_o バスは汎用 I/O (GPIO) インターフェイスで、 GPIO_9847 ピンプランニング インターフェイスの下にまとめられています。

I/O ポートに関連するボード パーツ ピンは、[I/O Ports] ウ ィンド ウの [Board Part Pin] 列で確認できます。図 3-22 では、ピン プランニング インターフェイスの GPIO_9847 がボード パーツ ピンの leds_8bits_tri_o[7:0] に制約されています。

注記 : GPIO_9847 の番号 9847 は、 デザインに複数の GPIO インターフェイスがある場合に、 GPIO インターフェイスを識別するために使用されています。 番号自体には、 意味はあ り ません。

I/O ピンおよび I/O バンクの使用禁止

[I/O Planning] レイアウ トでは、I/O ピン、I/O ピンのグループ、または I/O バンクを使用禁止に設定できます。[Device]、[Package]、 [Package Pins] ウ ィンド ウでピンを選択し、 禁止にします。

I/O ピンまたは I/O バンクを使用禁止にするには、 次の手順に従います。

1. [Device]、 [Package]、 または [Package Pins] ウ ィンド ウで、 I/O ピンまたは I/O バンクを選択します。

2. 右ク リ ッ ク して [Set Prohibit] をク リ ッ ク します。

使用禁止に設定されたピンは、 次のよ うに表示されます。

• [Device] ウ ィンド ウおよび [Package] ウ ィンド ウでは、 斜線の入った赤丸が表示されます (図 3-23)。

• [Package Pins] ウ ィンド ウの [Prohibit] 列にチェッ ク マークが表示されます。

X-Ref Target - Figure 3-22

図 3-22 : I/O ポート インターフェイスの自動推論

I/O およびクロック プランニング japan.xilinx.com 36UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

ヒン ト : 禁止設定は、 [Package Pins] ウ ィ ン ド ウの [Prohibit] 列で削除できます。 個々の禁止を選択するか、 Ctrl + Aキーを押してすべてのピンを選択し、 右ク リ ッ ク して [Clear Prohibit] をク リ ッ ク します。 または、 次のよ う な Tcl コマンドを使用して、 禁止設定を削除するこ と も可能です。

set_property prohibit 0 [get_sites U17]

I/O ピンを使用禁止にする Tcl コマンド

I/O ピンを使用禁止にする Ｔ ｃ ｌ コマンドは、 次のとおりです。

• Tcl コマンド : set_property prohibit

• Tcl コマンドの例 : set_property prohibit 1 [get_sites U17]

X-Ref Target - Figure 3-23

図 3-23 : 使用禁止に設定されたパッケージ ピン

I/O およびクロック プランニング japan.xilinx.com 37UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

クロック プランニング合成済みまたはイ ンプ リ メ ン ト 済みデザイ ンでは、 「[Clock Resources] ウ ィ ン ド ウの使用」 で説明する よ う に、BUFGCTRL、MMCM、BUFR、IDELAYCTRL などのグローバルおよびリージ ョナル クロ ッ ク関連のロジッ クを [ClockResources] ウ ィンド ウを使用して手動で配置できます。 ク ロ ッ ク ロジッ クは、 [Device] ウ ィンド ウでも手動で配置できます。 [Device] ウ ィンド ウには、 デバイス特有のリ ソースに対して適切なロジッ ク サイ トが表示されます。

注記 : クロ ッ ク プランニングの詳細は、該当するデバイスの クロ ッキング リ ソース ユーザー ガイ ド [参照 8] を参照して ください。

推奨 : クロ ッ ク リ ソースはピン配置を選択する前に選択しておく こ とをお勧めします。 これは、 ク ロ ッ クの選択により、 特定のピン配置が決定し、 そのロジッ クの配置を指定できるからです。 ク ロ ッ クを適切に選択するこ とによ り、優れた結果を得るこ とができます。

ロジック セルの検索

配置するロジッ ク セルを検索するには、 次の手順に従います。

1. [Edit] → [Find] をク リ ッ ク します。

2. [Find] ダイアログ ボッ クスで、 [Find] フ ィールドに [Cells] を選択し、 セルの検索条件を定義します。

3. [Find Results] ウ ィンド ウからロジッ ク セルを [Clock Resources] または [Device] ウ ィンド ウにド ラ ッグし、適切なデバイス リ ソースに割り当てます。

注記 : 詳細は、 『Vivado Design Suite ユーザー ガイ ド : Vivado IDE の使用』 (UG893) [参照 14] を参照してください。

ヒン ト : グローバル ク ロ ッ ク バッファー (BUFGCTRL) など、 ロジッ ク セルを配置するデバイス上の物理リ ソースも検索できます。 [Find] フ ィールドで [Sites] を選択し、 検索条件を定義します。 [Find Results] ウ ィンド ウの検索結果を選択する と、 [Clock Resources] または [Device] ウ ィンド ウでデバイス リ ソースがハイライ ト されます。

[Clock Resources] ウィ ンドウの使用

[Clock Resources] ウ ィ ン ド ウには、 BUFR、 BUFIO、 BUFG、 MMCM、 GT などの リージ ョナルおよびグローバル クロ ッ ク リ ソース間の関係が表示されます。[Clock Resources] ウ ィンド ウに表示されるデバイス リ ソースは簡略化されていますが、 これらのリ ソース間の相対的な位置関係は正し く保持されています。

推奨 : Vivado IP カタログの Clocking Wizard を使用して、混合モード クロ ッ ク マネージャー (MMCM) または位相ロック ループ (PLL) モジュールを生成してク ロ ッ ク接続を定義するこ とをお勧めします。詳細は、『LogiCORE IP ClockingWizard 製品ガイ ド』 (PG065) [参照 11] を参照してください。

注記 : [Device] ウ ィンド ウに表示される FPGA の詳細のほとんどは、 [Clock Resources] ウ ィンド ウには表示されません。

図 3-24 に、 Kintex®-7 K70T デバイスの [Clock Resources] ウ ィンド ウを示します。

• デバイスには 8 つのクロ ッ ク領域が 4x2 の行列で配置され、デバイスの左下 X0Y0 から右上 X1Y3 に向かって番号が付けられています。

• 各クロッ ク領域には、 CCIO (クロ ッ ク兼用 I/O)、 BUFIO、 BUFR を含む I/O バンク もあ り、 これらも [ClockResources] ウ ィンド ウに表示されます。

• デバイスは、 4 つのクロ ッ ク領域を含む上半分と、 4 つのクロ ッ ク領域を含む下半分に分割されています。

• デバイスのグローバル クロ ッ クを制御する BUFG は、 デバイスの中央列にあ り ます。

I/O およびクロック プランニング japan.xilinx.com 38UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

レベルの展開/非展開

レベルを展開または非展開にして必要な情報のみを表示するには、 次を実行します。

• プラス記号 (+) およびマイナス記号 (-) をク リ ッ ク して、 ツ リーの該当する部分を展開または非展開にします。

• ツールバーの [Expand All] および [Collapse All] ボタンをク リ ッ ク して、 すべてのツ リーを展開または非展開にします。

オブジェク ト選択の連動

ウ ィンド ウ間でのオブジェク トの選択を連動させるには、[Clock Resources] ウ ィンド ウで次のいずれかを実行します。

• ク ロ ッ ク領域または I/O バンクの名前をク リ ッ ク します。

この方法を使用して、 デバイス、 パッケージ、 またはネッ ト リ ス トで特定のオブジェク ト をすばやく見つけることができます。

• ツールバーの [Automatically scroll to selected object] ボタン をク リ ッ ク して、別のウ ィンド ウで選択したオブジェク トが表示されるよ うにします。

この方法を使用して、 デバイスの特定リ ソースを [Clock Resources] ウ ィ ン ド ウですばやく見つける こ とができます。

ヒン ト : この機能をオフにして、 ほかのウ ィンド ウでオブジェク ト選択されるたびに、 表示される リ ソースが変わるのを避けるこ とができます。

X-Ref Target - Figure 3-24

図 3-24 : [Clock Regions] ウィ ンドウ

I/O およびクロック プランニング japan.xilinx.com 39UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

デザイン セルの配置

[Clock Resources] ウ ィンド ウには [Site] と [Cell] の 2 つの列があ り、 デバイス リ ソース とそれに割り当てられているデザイン セルが示されます。

デザイン セルを配置するには、 次の手順に従います。

1. [Find Results]、 [Schematic]、 [Netlist]、 または [I/O Ports] ウ ィンド ウで、デバイス リ ソースに配置するロジッ ク セルを選択します。

2. セルを [Clock Resources] ウ ィンド ウの適切なデバイス リ ソースの [Cell] 列にド ラ ッグします。

[Clock Resources] ウ ィ ン ド ウにセルを ド ラ ッグする と、 そのセルを配置できないサイ ト ではカーソルがスラ ッシュの入った円に変わり、 配置できるサイ トでは長方形になり ます。

重要 : セルを配置する際は、グローバルおよびリージ ョナル ク ロ ッ ク モジュールの構造に関する規則および制限が適用されます。 これらの規則および制限に関する情報は、 該当するデバイスのクロ ッキング リ ソース ユーザー ガイ ド[参照 8] を参照して ください。

[Device] ウィ ンドウでのクロック ロジックの配置

ク ロ ッ ク ロジッ クを手動で配置するには、 次の手順に従います。

1. [Device] ウ ィンド ウを拡大表示し、 ロジッ クを配置するデバイス サイ ト を表示します。

2. ツールバーの [Cell Drag & Drop Modes] ボタンをク リ ッ ク し、 [Create Site Constraint Mode] をオンにします。

3. [Find Results]、 [Schematic]、 [Netlist]、 または [I/O Ports] ウ ィンド ウで配置するロジッ ク セルを選択し、 [Device]ウ ィンド ウの適切なデバイス リ ソースにド ラ ッグします。

I/O ポートの配置[I/O Planning] レイアウ ト では、 複数の方法で I/O ポート をパッケージ ピンに割り当てるこ とができます。 [I/O Ports]ウ ィンド ウで個別の I/O ポート、 I/O ポートのグループ、 またはインターフェイスを選択し、 [Package] ウ ィンド ウでパッケージ ピンに、 または [Device] ウ ィンド ウで I/O パッ ドに割り当てるこ とができます。

[Package] ウ ィンド ウでは、 次の操作を実行できます。

• ポート をパッケージ ピンにド ラ ッグ アンド ド ロ ップします。

• ポートの配置と制約を確認します。

• ピン上にカーソルを移動し、 ウ ィ ンド ウの上と左に I/O ピンの座標を表示します。

• ピン上にカーソルを置き、 ピン情報を含むツール ヒ ン ト を表示します。

• 差動ペアは、 [Show Differential Pairs] ツールバー ボタン を使用する と表示できます。

注記 : I/O ピンおよびバンクのその他の情報は、 Vivado IDE の下部にあるステータス バーに表示されます。

I/O およびクロック プランニング japan.xilinx.com 40UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

I/O ポートの順次配置

I/O ポート を順次に配置するには、 次の手順に従います。

1. [I/O Ports] ウ ィンド ウで、 個別の I/O ポート、 I/O ポートのグループ、 またはインターフェイスを選択します。

2. 次のいずれかを実行します。

° [I/O Ports] ウ ィンド ウで右ク リ ッ ク し、 [Place I/O Ports Sequentially] をク リ ッ ク します。

° [Package] または [Device] ウ ィンド ウで、 ツールバーの [Place Ports] ボタンをク リ ッ ク し、 [Place I/O PortsSequentially] をオンにします。

カーソルをパッケージ ピンまたは I/O パッ ド上に移動する と、 グループの 初の I/O ポートがカーソルと共に移動します。 ツール ヒ ン トには、 I/O ポート名およびパッケージ ピン名が表示されます。

3. ピンまたはパッ ドをク リ ッ クする と、 I/O ポートが割り当てられます。

配置されていない I/O ポートが残っている場合は、 コマンドは継続されます。 I/O ポートがすべて配置されるまでこの操作を繰り返すか、 または Esc キーを押してモードを解除します。

ヒン ト : ポートは、 [I/O Ports] ウ ィンド ウに表示されている順序で割り当てられます。割り当ての前に [I/O Ports] ウ ィンド ウでポート を並べ替えておく と、 並べ替えられた順序で割り当てるこ とができます。

図 3-25 に I/O ポート を順次に配置している と ころを示します。

X-Ref Target - Figure 3-25

図 3-25 : I/O ポート を順次に配置

I/O およびクロック プランニング japan.xilinx.com 41UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

I/O ポートの I/O バンクへの配置

I/O ポート を I/O バンクに配置するには、 次の手順に従います。

1. [I/O Ports] ウ ィンド ウで、 個別の I/O ポート、 I/O ポートのグループ、 またはインターフェイスを選択します。

2. 次のいずれかを実行します。

° [I/O Ports] ウ ィンド ウで右ク リ ッ ク し、 [Place I/O Ports in an I/O Bank] をク リ ッ ク します。

° [Package] または [Device] ウ ィンド ウで、 ツールバーの [Place Ports] ボタンをク リ ッ ク し、 [Place I/O Ports inan I/O Bank] をオンにします。

カーソルをパッケージ ピンまたは I/O パッ ド上に移動する と、 I/O ポートのグループがカーソルと共に移動します。 ツール ヒ ン トには、 カーソルの置かれた I/O バンクに配置可能なピン数が表示されます。

3. ピンまたはパッ ドをク リ ッ クする と、 選択された I/O ポートが割り当てられます。

I/O バンクに収まらない数の I/O ポートが選択されている場合、選択された I/O バンクにできるだけ多くのポートが配置され、 残りのポート を配置する別の I/O バンクを選択できます。 I/O ポートがすべて配置されるまでこの操作を繰り返すか、 または Esc キーを押してモードを解除します。

ヒン ト : ポートは、 [I/O Ports] ウ ィンド ウに表示されている順序で割り当てられます。割り当ての前に [I/O Ports] ウ ィンド ウでポート を並べ替えておく と、 並べ替えられた順序で割り当てるこ とができます。

デバイス リ ソースへのポートの割り当ても、 I/O バンクの 初の選択から実行されます。 I/O バンクの一端にあるピンを選択する と、 バスが I/O バンク全体に割り当てられます。

バスに関連する PCB 配線も考慮されます。 ピンは、 割り当て領域内でバス ビッ トのベクターが保持されるよ う な順序で割り当てられます。 割り当てパターンは、 その他のバス配線の考慮事項に対応するよ う カスタマイズできます。

図 3-26 に、 I/O バンクに I/O ポート を配置する と ころを示します。

X-Ref Target - Figure 3-26

図 3-26 : I/O ポートの I/O バンクへの配置

I/O およびクロック プランニング japan.xilinx.com 42UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

ポート を I/O バンクに配置する Tcl コマンド

関連する Tcl コマンドは次のとおりです。

• Tcl コマンド : place_ports -iobank

• Tcl コマンドの例 : place_ports -iobank [get_iobanks {12 13 14 15}] [all_inputs]

ヒ ン ト : ポー ト をすべてのバン クに配置するには、 次の Tcl コマン ド を使用し ます。 place_ports -iobanks[lrange [get_iobanks] 1 end] <port list>place_ports コマンドはバンク 0 に対してはサポート されません。

I/O ポートの定義された領域への配置

I/O ポート を定義された領域に配置するには、 次の手順に従います。

1. [I/O Ports] ウ ィンド ウで、 個別の I/O ポート、 I/O ポートのグループ、 またはインターフェイスを選択します。

2. 次のいずれかを実行します。

° [I/O Ports] ウ ィンド ウで右ク リ ッ ク し、 [Place I/O Ports in Area] をク リ ッ ク します。

° [Package] または [Device] ウ ィンド ウで、 ツールバーの [Place Ports] ボタンをク リ ッ ク し、 [Place I/O Ports inArea] をオンにします。

カーソルが十字型に変化し、 ポート を配置する長方形を定義できるよ うにな り ます。

3. [Package] ウ ィンド ウまたは [Device] ウ ィンド ウのいずれかで長方形を描画し、 割り当て領域を定義します。

定義した領域に選択された I/O ポートすべてを配置できない場合は、 コマンドが継続します。 カーソルは十字型のままで、 残りの I/O ポート がすべて配置されるまで、 長方形を続けて描画できます。 Esc キーを押すと、 I/Oポート を配置し終える前にコマンドを終了できす。

ヒン ト : ポートは、 [I/O Ports] ウ ィンド ウに表示されている順序で割り当てられます。割り当ての前に [I/O Ports] ウ ィンド ウでポート を並べ替えておく と、 並べ替えられた順序で割り当てるこ とができます。

長方形の描画方向によって割り当て順序が変わり ます。 I/O ポートは 初に選択された長方形の座標の内側のピンから順に割り当てられます。領域の長方形の定義を工夫するこ とによ り、PCB 配線の観点から有益なピン配置が得られます。

I/O およびクロック プランニング japan.xilinx.com 43UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

図 3-27 に、 I/O ポート を領域に配置する と ころを示します。

配置済み I/O ポートの入れ替え

配置済みの 2 つの I/O ポートの配置を入れ替えるには、 次の手順に従います。

1. 使用可能なウ ィンド ウで 2 つの I/O ポート を選択します。

2. 右ク リ ッ ク して [Swap Locations] をク リ ッ ク します。

重要 : インプ リ メン ト済みデザインで固定されていない 2 つのポートの配置を入れ替える と、 入れ替えるこ とによ りポートの配置が固定され、 制約が XDC ファ イルに記述されます。

配置済み I/O ポートの移動

既に割り当てられているポート またはポート のグループを移動するには、 選択して別の場所にド ラ ッグします。 ある I/O バンクのポート グループを別の I/O バンクに移動する場合、 選択したポート に 適な場所が自動的に検出されます。

注記 : これは、 [Place I/O Ports in an I/O Bank] コマンドを使用するのと同様です。

X-Ref Target - Figure 3-27

図 3-27 : I/O ポートの領域への配置

I/O およびクロック プランニング japan.xilinx.com 44UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

I/O ポートの自動配置

I/O ポートはパッケージ ピンに自動的に割り当てるこ とができます。 自動配置では、 I/O 規格および差動ペアの規則すべてに従い、 グローバル クロ ッ ク ピンが正し く配置されます。

I/O ポート を自動配置するには、 次の手順に従います。

1. [I/O Ports] ウ ィンド ウで、 自動配置する I/O ポート を選択します。

2. [Tools] → [I/O Planning] → [Autoplace I/O Ports] をク リ ッ ク します。

注記 : または、 [I/O Ports] ウ ィンド ウで右ク リ ッ ク して[Auto-place I/O Ports] をク リ ッ ク します。

3. Autoplace I/O Ports ウ ィザード (図 3-28) で、 配置する I/O ポート を選択し、 [Next] をク リ ッ ク します。

X-Ref Target - Figure 3-28

図 3-28 : Autoplace I/O Ports ウィザード

I/O およびクロック プランニング japan.xilinx.com 45UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

4. 既にパッケージ ピンに割り当てられている I/O ポート を選択している場合、 [Placed I/O Ports] ページ (図 3-29) でオプシ ョ ンを選択し、 [Next] をク リ ッ ク します。

5. [Place I/O Ports Summary] で [Finish] をク リ ッ ク します。

ギガビッ ト ト ランシーバーの I/O ポートの配置

GT をよ り適切に管理するため、 [I/O Planning] レイアウ トのウ ィンド ウでは、関連する 2 つの I/O 差動ペアと GTX ロジッ ク オブジェク トが、 選択、 配置、 移動の際に自動的にグループ化されます。 GT の複数のオブジェク トは 1 つのオブジェク ト と して選択され、 ま とめて移動されるので、 GT リ ソースの無効な配置は実行されません。

インタラ クティブ DRC がオンの場合、 ポート配置中に、 GTX の周囲のノ イズの影響を受けやすい I/O ピンが自動的に配置禁止になり ます。 詳細は、 「インタラ クティブ DRC のディ スエーブル/イネーブル」 を参照して ください。

I/O 配置制約の削除

配置制約を削除するには、 配置されたロジッ クを右ク リ ッ ク し、 [Unplace] をク リ ッ ク します。

X-Ref Target - Figure 3-29

図 3-29 : Autoplace I/O Ports ウィザードの [Placed I/O Ports] ページ

I/O およびクロック プランニング japan.xilinx.com 46UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

DRC の実行DRC の実行は、 ピン プランニングで も重要な手順です。 DRC では指定したデザイン ルール チェッ クのセッ トに対して現在のデザインがチェッ ク され、 エラーや違反がレポート されます。 このセクシ ョ ンでは、 I/O ポートおよびクロッ クに関する DRC の実行と、 DRC 違反の表示について説明します。

注記 : アドバンスな DRC 制御については、『Vivado Design Suite Tcl コマンド リ ファレンス ガイ ド』 (UG835) [参照 15]を参照して ください。

I/O ポートおよびクロック ロジック関連の DRC の実行

実行する DRC ルールを選択するには、 次の手順に従います。

1. [Tools] → [Report] → [Report DRC] をク リ ッ ク します。

注記 : または、 Flow Navigator の [Report DRC] を ク リ ッ クするか、 Tcl コ ン ソールに 「report_drc -name<results_name>」 と入力します。

2. [Report DRC] ダイアログ ボッ クス (図 3-30) で次のオプシ ョ ンを設定し、 [OK] をク リ ッ ク します。

° [Results name] : DRC 結果の名前を指定します。 こ こで指定した名前が [DRC] ウ ィンド ウのビューに表示されます。わかりやすい名前にしておく と、デバッグ中に [DRC] ウ ィンド ウで特定の run が識別しやすくなります。 デフォルトでは、 入力した名前が出力ファイル名になり ます。

° [Output file] : DRC 結果をファイルに保存する際のファイルの名前を入力できます (オプシ ョ ン)。 デフォルト以外のパスを選択する場合は、 参照ボタンを使用して ください。

° [Rule deck] : デザインで実行するルール デッ クを指定します。 ルール デッ クは、 一部のデザイン ルールチェッ クをま とめたコレクシ ョ ンで、合成後やインプ リ メンテーシ ョ ンなど、 FPGA デザイン フローのさまざまな段階で実行されます。

- [bitstream_checks] : ビッ ト ス ト リーム生成に関するチェッ クを実行します。

- [default] : ザイ リ ンクスの推奨するチェッ クのデフォルト セッ ト を実行します。

- [eco_checks] : ネッ ト リ ス ト を変更するエンジニア リ ング チェンジ オーダー (ECO) が完了した後に、接続および配置のチェッ クを実行します。たとえば、 connect_net Tcl コマンドを使用してネッ ト リ ス トを変更した場合に、 インプリ メン ト済みデザインに対して実行されます。

- [methodology_checks] : エラボレート済みデザインを開いたと きに XDC ファ イルと RTL ファ イルのチェッ クを実行します。

- [opt_checks] : ロジッ ク 適化に関するチェッ クを実行します。

- [placer_checks] : 配置に関するチェッ クを実行します。

- [router_checks] : 配線に関するチェッ クを実行します。

- [timing_checks] : タイ ミ ング制約に関するチェッ クを実行します。

° [Rules to Check] : ルール デッ クを指定したら、 必要に応じて実行するルールを変更します。

I/O およびクロック プランニング japan.xilinx.com 47UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

DRC を実行する Tcl コマンド

関連する Tcl コマンドは次のとおりです。

• Tcl コマンド : report_drc

• Tcl コマンドの例 : report_drc -ruledeck placer_checks -file C:/Data/DRC_Rpt1.txt

X-Ref Target - Figure 3-30

図 3-30 : [Report DRC] ダイアログ ボックス

I/O およびクロック プランニング japan.xilinx.com 48UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

インタラクテ ィブ DRC のディスエーブル/イネーブル

Vivado IDE では、 I/O プランニング中、 ピン配置が有効であるかど うかが確認されますが、 終的な DRC は Vivadoインプリ メンテーシ ョ ンでのみ実行可能です。 そのため、 終的なピン配置が有効かど うか確認するには、 インプ リメンテーシ ョ ンまで実行する必要があ り ます。

ピン配置中は、 インタラ クティブな I/O 配置ルーチンによ り、 よ く発生するエラーがチェッ ク されます。 この機能は、次のいずれかを実行してオン/オフを切り替えるこ とができます。

• [Device] または [Package] ウ ィンド ウで、 ツールバーの [Autocheck I/O Placement] ボタン をク リ ッ ク します。

• [Tools] → [Options] をク リ ッ ク し、 [Vivado Options] ダイアログ ボッ クスの [General] ページで [Automaticallyenforce legal I/O placement] をオン/オフにします。

この自動チェッ ク機能をオンにする と、問題を引き起こすピンに I/O ポート を配置できな くな り ます。 [Place I/O PortsSequentially] をオンして I/O ポート を順次に割り当てる場合、問題のあるピンに I/O ポート を配置しよ う とする と、I/Oポート を配置できない理由がツール ヒ ン トに表示されます。 インタラ クティブ DRC は、 デフォルトでオンになっています。

重要 : これらの DRC の多くは、 合成済みまたはインプリ メン ト済みデザインに対してのみ実行されます。

インタラ クティブ I/O 配置ルールには、 次のものが含まれます。

• 禁止 :

° GT に関連する ノ イズの影響を受けやすいピンまたはノ イズの影響を受けやすくなる可能性のある I/O パッケージ ピンへの配置

° I/O 規格に違反する配置

• 確認 :

° バンクでサポート されていない I/O 規格が使用されていない

° バンクに互換性のない VCC ポートが割り当てられていない

° VREF ポートが必要なバンクに使用可能な VREF ピンある

° グローバル ク ロ ッ クおよびリージ ョナル ク ロ ッ クが適切に割り当てられている (ネッ ト リ ス トおよび XDCファ イルがインポート されている場合のみ)

° 差動 I/O ポートが正しい極性ピンに割り当てられている

° 出力ピンが入力のみのピンに配置されていない

推奨 : I/O ポートの配置は、 インタラ クティブ DRC をオンにして実行するこ とをお勧めします。 I/O ポートおよびクロッ ク領域の仕様については、 該当するデバイスの資料を参照して ください。

I/O およびクロック プランニング japan.xilinx.com 49UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

DRC エラーの表示

DRC で違反が検出された場合、 図 3-31 に示す [DRC] ウ ィンド ウが表示されます。 [DRC] ウ ィンド ウには、 検出されたルール違反が [Report DRC] ダイアログ ボッ クスで定義されたカテゴ リ別に表示されます。 ルール違反はその重要度によっても分類されており、 次のよ うに色分け表示されます。

• アドバイザリ : デザイン プロセスに関する一般的なステータスおよびフ ィードバッ クを示します。

• 警告 : 制約または仕様が意図したとおりに適用されていないために、 適なデザイン結果にならない可能性を示します。

• ク リ ティカル警告 : ユーザー入力または制約に適用されないものがあったり、 適切な方法に従っていないものがあるこ とを示します。 これらの問題は、 確認して変更するこ とをお勧めします。

注記 : ク リ ティカル警告は、 ビッ ト ス ト リーム生成時にはエラーになり ます。

• エラー : デザイン結果が使用できない状態になり、 ユーザーが対処しないと回避されない問題を示します。 デザイン フローは停止します。

ヒン ト : 警告および情報メ ッセージを非表示にし、 エラーのみを表示するには、 ツールバーの [Hide Warnings andInformational Messages] ボタン をク リ ッ ク します。

DRC 違反の並べ替え

DRC 違反を重要度で並べ替えるには、 次のよ うに [Severity] 列の見出しをク リ ッ ク します。

• 列ヘッダーをク リ ッ クする と重要度の低い方から並べられます。

• 列ヘッダーをも う一度ク リ ッ クする と、 重要度の高い方から並べられます。

注記 : 詳細は、 『Vivado Design Suite ユーザー ガイ ド : Vivado IDE の使用』 (UG893) [参照 14] を参照してください。

DRC 違反プロパティの表示

[DRC] ウ ィンド ウで違反メ ッセージを右ク リ ッ ク し、[Violations Properties] をク リ ッ クする と、DRC 違反のプロパティが表示されます。 [Violation Properties] ウ ィンド ウで次のビューをク リ ッ ク します。

• [General] : DRC ルール違反のタイプ、 重要度、 説明など、 全体的な情報を示します。

• [Details] : ルールに違反するデザイン エレ メン トに関する情報を示します。DRC に違反するデザイン オブジェクトへのリ ンクが含まれる場合もあ り ます。 リ ンクをク リ ッ クする と、 そのデザイン オブジェク トが [RTL Netlist]ウ ィンド ウ、 [Device] ウ ィンド ウ、 [Schematic] ウ ィンド ウ、 およびソース RTL ファ イルで表示されます。

X-Ref Target - Figure 3-31

図 3-31 : DRC 違反

I/O およびクロック プランニング japan.xilinx.com 50UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

カスタム DRC の作成

カスタム DRC を作成するには、create_drc_check、create_drc_ruledeck、および create_drc_violationなどの Tcl コマンドを使用します。詳細は、『Vivado Design Suite Tcl コマンド リ ファレンス ガイ ド』 (UG835) [参照 15]および 『Vivado Design Suite ユーザー ガイ ド : Tcl スク リプ ト機能の使用』 (UG894) [参照 19] を参照してください。

DRC リス トの取得

現在定義されている DRC のリ ス ト を取得するには、Tcl コマンドの get_drc_checks を使用します。詳細は、『VivadoDesign Suite Tcl コマンド リ ファレンス ガイ ド』 (UG835) [参照 15] および『Vivado Design Suite ユーザー ガイ ド : Tcl スク リプ ト機能の使用』 (UG894) [参照 19] を参照して ください。

RTL デザインへの変換I/O ポート を定義してパッケージ ピンに配置しら、I/O ピン プランニング プロジェク ト を RTL プロジェク トに変換できます。 ポート定義は、 RTL デザインの 上位モジュールを指定に応じて Verilog または VHDL のいずれかで作成するために使用されます。 差動ペア バッファーは 上位モジュールに追加されます。 バス定義も RTL に含まれます。プロジェク ト プロパティは、 RTL プロジェク ト タイプに適合するよ う変更されます。

重要 : RTL プロジェク トに変換した後、 I/O ピン プランニング プロジェク トに戻すこ とはできません。

プロジェク ト変換するには、 次の手順に従います。

1. [File] → [Migrate to RTL] をク リ ッ ク します。

注記 : または、 Flow Navigator で [Migrate to RTL] をク リ ッ ク します。

2. [Migrate to RTL] ダイアログ ボッ クス (図 3-32) で次のオプシ ョ ンを指定し、 [OK] をク リ ッ ク します。

° [Top RTL file] : デザインの 上位モジュールを作成するための Verilog (.v) または VHDL (.vhd) ファ イルを指定します。 この HDL ファ イルには、 モジュール定義、 ポート定義、 方向、 バス ピンの幅が含まれます。

° [Netlist format] : 上位モジュールのフォーマッ ト を [Verilog] または [VHDL] から選択します。

° [Write diff buffers] : 上位モジュール定義の一部と して差動ペア バッファーを記述します。 これによ り、 I/Oピン プランニング プロジェク トで定義した差動ペアがすべて保持されます。

I/O ピン プランニング プロジェク ト を RTL プロジェク トに変換したら、 プロジェク トにソースを追加し、 デザインで作業を開始できます。 詳細は、 『Vivado Design Suite ユーザー ガイ ド : システム レベル デザイン入力』 (UG895) [参照 2] を参照して ください。

X-Ref Target - Figure 3-32

図 3-32 : [Migrate to RTL] ダイアログ ボックス

I/O およびクロック プランニング japan.xilinx.com 51UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

SSN 解析Vivado IDE には、 異なるデバイスの I/O に関連するスイ ッチ ノ イズ レベルを解析する機能があ り ます。 SSN 解析では、 同時に切り替わる出力が I/O バンク内のほかの出力ポートに与える影響を予測します。 I/O バンク特定の電気特性も考慮され、 SSN でのパッケージの影響が正確に予測されます。

I/O は I/O バンクにグループ化され、各バンクに固有の電源分配ネッ ト ワークがあ り、それぞれスイ ッチング アクティビティに対する応答は異なり ます。パッケージに実装された FPGA 内の電源分配ネッ ト ワークのノ イズに対する応答はそれぞれ異なるため、 デザインで使用される I/O 規格や I/O 数だけでなく、 デバイスの電源システムのスイ ッチング アクティビティに対する応答も理解するこ とが重要です。

ザイ リ ンクスでは、すべてのバンクを 3 次元抽出およびシ ミ ュレーシ ョ ンを使用して特性化しています。 この情報がSSN 解析で使用されます。SSN 解析では、デバイスのスイ ッチング プロファイルを使用して、スイ ッチング アクティビティによるシステムの電源ネッ ト ワークへの影響と I/O バンク内のほかの出力への影響が予測されます。

注記 : SSN 解析では、双方向ポートの出力を含む出力信号のみが解析され、計算では入力信号は無視されます。 I/O バンクに十分なマージンがあれば、 入力および出力のレベルは影響を受けません。

重要 : 出力スイ ッチがインターフェイス ノ イズ マージンにどのよ うに影響するかを予測するには、 SSN 解析が も正確です。 その計算と結果は、 さまざまなパターンを網羅しています。 これらの予測値は、 デザインで発生する可能性のある ノ イズに関連した問題を特定するためのもので、 終デザインを確定するための検証方法と しては使用しないでください。

SSN 解析の実行

SSN 解析を実行するには、 次の手順に従います。

1. [Tool] → [Report] → [Report Noise] をク リ ッ ク します。

注記 : または、 Flow Navigator で [Report Noise] をク リ ッ ク します。

2. [Report Noise] ダイアログ ボッ クス (図 3-33) で次のオプシ ョ ンを指定し、 [OK] をク リ ッ ク します。

° [Results Name] : [Noise] ウ ィンド ウに表示する解析結果の名前を入力します。

° [Export to File] : 解析をレポート ファ イルにエクスポート します。出力ファイル名を入力するか、参照ボタンをク リ ッ ク して選択します。 出力ファイルのフォーマッ ト を [CSV] または [HTML] に指定します。

° [Phase] : デザインのクロッ ク情報が考慮され、 よ り正確な SSN ノ イズがレポート されます。 ク ロ ッ クは、create_clock および create_generated_clock コマンドを使用して定義されている必要があ り ます。生成クロ ッ クの周期、 位相シフ ト、 デューティ サイクルは、 SSN 解析に大き く影響します。 詳細は、 「SSN解析への位相情報の追加」 を参照して ください。

° [Open in a new tab] : 解析結果を [Noise] ウ ィンド ウの新しいビューに表示します。このオプシ ョ ンをオフにする と、 [Noise] ウ ィンド ウに現在表示されている結果が新しい解析結果で上書きされます。

I/O およびクロック プランニング japan.xilinx.com 52UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

SSN 解析結果の表示

SSN 解析が完了する と、 [Noise] ウ ィンド ウ (図 3-34) が表示されます。

左側のペインで各アイテムをク リ ッ ク し、 SSN 解析に関する情報を確認します。 たとえば [I/O Bank Details] をク リ ックする と、 次の情報が表示されます。

• [Name] : デバイスで使用可能な I/O バンクを示します。 各 I/O バンクにはピン アイコンが表示され、 バンクがどれく らい使用されているかが示されます。チェッ ク マークは問題がないこ とを示し、赤い丸は問題があるこ とを示します。

• [Port] : FPGA デザインのユーザー I/O 名を表示します。

• [I/O Std]、 [VCCO]、 [Slew]、 [Drive Strength] : ポート またはバンクの I/O 規格、 Vcco、 スルー レート、 および駆動電流を示します。

• [Off-Chip Termination] : 各 I/O 規格にデフォルト終端がある場合は、それを示します。 [None] またはオフチップ終端スタイルが表示されます。 たとえば [FP_VTT_50] は、 VTT への遠端並列 50Ω 終端を示します。 すべての終端スタイルのリ ス トは、 該当するデバイスの SelectIO リ ソース ユーザー ガイ ド [参照 7] を参照して ください。

LVTTL (2mA、4mA、6mA、および 8mA) では終端はなし とな り、LVTTL (12mA および 16mA) では VTT への 50Ωの遠端並列終端とな り ます。 この終端が使用される と、駆動電流が 12mA 以上の信号のノ イズ マージンが、 2mA～ 8mA よ り も小さ くな り ます。 この前提は、 7 シ リーズ デバイス、 Zynq-7000 AP SoC、および UltraScale デバイスで使用されます。

X-Ref Target - Figure 3-33

図 3-33 : [Run SSN Analysis] ダイアログ ボックス

X-Ref Target - Figure 3-34

図 3-34 : [Noise] ウィンドウ

I/O およびクロック プランニング japan.xilinx.com 53UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

設定を変更するには、 次のいずれかの方法を使用します。

° 「CSV ファ イルのインポート 」 に示す CSV ファ イルのインポート機能を使用します。

° [I/O Ports] ウ ィンド ウで、 ド ロ ップダウン リ ス トから選択します。

• [Remaining Margin %] : バンクの SSN をすべて考慮した後のノ イズ マージン値の残り を示します。

• [Notes] : I/O バンクまたはグループに関する情報を示します。

重要 : SSN 結果には SSN 解析が実行されたと きのデザインの状態が反映されており、ダイナミ ッ クなレポートではあり ません。

SSN 結果の I/O バンク プロパティの表示

[Noise] ウ ィンド ウで I/O バンクを選択する と、 そのバンクに割り当てられている I/O ポート、 ピン、 およびグループの情報が [I/O Bank Properties] ウ ィンド ウに表示されます。 [I/O Bank Properties] ウ ィンド ウには、次の情報が表示されます。

• [General] ビュー : I/O バンクに割り当てられているポートの数と タイプ

• [Package Pins] または [I/O Ports] ビュー : バンク内のピンまたはポートの詳細情報 (図 3-35)

SSN 結果の改善

違反が発生した場合に SSN 結果を改善するには、 次を実行します。

• 違反が発生しているグループに SSN の影響をあま り受けない I/O 規格を使用します。低い駆動電流に変更、並列終端の DCI I/O 規格を変更、または低いクラスのド ラ イバーに変更 (SSTL Class II から SSTL Class I に変更するなど) します。

• 違反が発生しているピンを複数のバンクに分散させます。 このよ うにする と、 1 つのバンクの電源システムで問題のある出力数を低減できます。

• 違反が発生しているグループを複数の同期位相に分散させます。

• 位相情報を追加します。

X-Ref Target - Figure 3-35

図 3-35 : [I/O Bank Properties] ウィンドウの [Package Pins] ビュー

I/O およびクロック プランニング japan.xilinx.com 54UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

SSN 解析への位相情報の追加

位相情報を追加する と、 SSN 解析の精度を高めるこ とができます。デフォルトでは、 SSN 解析ですべての出力ポートが同時に ト グルする と想定されます。 この想定はワース ト ケースの状況であ り、 不必要に見積も りの悪い SSN 解析レポートが生成される可能性があ り ます。デザインのクロ ッ ク情報が使用可能であれば、SSN 解析でよ り正確な SSNノ イズがレポート されます。

この機能を使用するには、 次の Tcl コマンドを使用して SSN 位相解析をイネーブルにします。

report_ssn -phase

create_clock および create_generated_clock コマンドを使用してク ロ ッ ク情報を入力します。 これらのコマンドによ り、 SSN 解析に次の必要な入力が提供されます。

• 位相グループ

注記 : 1 つの MMCM または PLL に属する生成されたクロ ッ クがグループになり ます。

• 周期

• デューティ サイクル

• 位相シフ ト

注記 : 0 度からの絶対位相シフ トが含まれます。

詳細は、 『Vivado Design Suite Tcl コマンド リ ファレンス ガイ ド』 (UG835) [参照 15] および 『Vivado Design Suite ユーザー ガイ ド : Tcl スク リプ ト機能の使用』 (UG894) [参照 19] を参照して ください。

ヒン ト : SSN 位相解析をオンにする と、 SSN 解析レポートに [Phase] 列が表示されるよ うにな り ます。

次の点に注意して ください。

• マスター クロ ッ クが複数ある と、 SSN 結果は改善しません。 SSN 結果を削減するため、 各マスター ク ロ ッ ク内に複数の位相が必要です。

• 1 つの位相グループ内のポートが 1 つである と、 SSN 結果は改善しません。 各クロ ッ ク グループまたは位相グループに、 ポートは少なく と も 2 つ必要です。

• SSN ノ イズを 小限にするには、 1 つのクロ ッ クのク ロ ッ ク遷移を別のク ロ ッ クから 700 ピコ秒 (ps) シフ ト します。

• SSN 結果を改善するには、 1 つの位相グループ内の位相シフ ト を 200ps よ り大き くする必要があ り ます。

また、 次の点にも注意して ください。

• 高集積デザインの場合、 位相を含む SSN 解析に数十分かかるこ とがあ り ます。

• 180 度のシフ トでは SSN 結果は改善されません。ク ロ ッ ク情報に立ち上がりおよび立ち下がり遷移情報は含まれていますが、 SSN 解析ではそのポートの実際の出力ロジッ クは含まれません。 ク ロ ッ クが Low から High に遷移する場合、 ポート出力はいずれかの方向になり ます。 保守的な SSN レポート を生成するため、 アルゴ リ ズムでは 180 度が位相シフ ト 0 と同じ と認識されます。出力ポートに関する情報がないので、解析では 180 度シフ トのポートの SSN ノ イズが多く見積もられます。 実際には、 SSN は 180 度シフ トで削減されていますが、 アルゴ リズムではその削減が認識されません。

• 50% のデューティ サイクルのみがサポート され、 それ以外のクロ ッ クは非同期信号と認識されます。

I/O およびクロック プランニング japan.xilinx.com 55UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

SSN 解析への温度情報の追加

ターゲッ ト パーツの温度グレードを指定する と、 SSN 解析の精度が上がり ます。 温度グレード情報を追加するには、次のいずれかの Tcl コマンドを使用してから、 SSN 解析を実行します。

set_operating_conditions -grade Commercial

set_operating_conditions -grade Industrial

set_operating_conditions -grade Military

set_operating_conditions -grade Q-Grade

set_operating_conditions -grade Extended

ヒン ト : 動作条件を確認するには、report_operating_conditions -grade コマンドを使用します。温度グレードをデフォルトに リセッ トするには、 reset_operating_conditions -grade コマンドを使用します。

また、 次の点にも注意して ください。

• デフォルトでは、 温度グレードはプロジェク トで使用されるデバイスに基づきます。

• エラボレート済みデザインで SSN 解析を実行する際は、 ターゲッ ト パーツのデフォルト温度グレードを変更できません。

• 動作条件は、消費電力解析にも使用されます。消費電力解析に影響する動作条件については、『Vivado Design Suiteユーザー ガイ ド : 消費電力解析と 適化』 (UG907) [参照 20] を参照して ください。

重要 : SSN 解析の精度を上げるには、 正しい温度グレードを使用する必要があ り ます。 温度グレードは、 7 シ リーズデバイスおよび Zynq-7000 AP SoC に対してのみ設定可能で、 UltraScale デバイスでは設定できません。

I/O およびクロック プランニング japan.xilinx.com 56UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

I/O ピンとパッケージ データのエクスポートI/O ピンおよびパッケージ ピンの情報を、 次に目的でエクスポートできます。

• I/O ピン情報 : I/O ポート リ ス ト をファ イルにエクスポート し、 RTL のコード記述や PCB 回路図シンボルの作成に使用できます。

• パッケージ ピン情報 : エラボレート済みデザイン、合成済みデザイン、 またはインプ リ メン ト済みデザインで作業している場合、 デバイス パッケージ ピンの情報を CSV ファ イルにエクスポートできます。 エクスポート された リ ス トのパッケージ ピン セクシ ョ ンを基に、 I/O ポート をスプレッ ドシートで定義できます。エクスポート される情報には、 デバイスに含まれるすべてのパッケージ ピン、 デザイン特定の I/O ポート割り当てとそのコンフ ィギュレーシ ョ ンが含まれます。 追加された列およびユーザー定義の値が保持され、 出力ファ イルにエクスポート されます。 エクスポート された CSV ファ イルの詳細は、 「I/O ポートの定義と設定」 を参照して ください。

I/O ポート リ ス ト情報をエクスポートするには、 次の手順に従います。

1. [File] → [Export] → [Export I/O Ports] をク リ ッ ク します。

2. [Export I/O Ports] ダイアログ ボッ クス (図 3-36) で、生成する I/O ポートのタイプとパスを指定し、[OK] をク リ ック します。

X-Ref Target - Figure 3-36

図 3-36 : [Export I/O Ports] ダイアログ ボックス

I/O およびクロック プランニング japan.xilinx.com 57UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

IBIS モデルIBIS (Input/Output Buffer Information Specification) は、デバイス モデリ ング規格で、デバイス インターコネク トの信号ビヘイビアーを記述したビヘイビアー モデルの開発に使用できます。 これらのモデルは、 SPICE (Simulation Programwith Integrated Circuit Emphasis) シ ミ ュレーシ ョ ンで生成されるよ うな構造型モデルとは異なり、 企業独自の機密回路図情報を保持します。 IBIS バッファー モデルは、 測定または回路シ ミ ュレーシ ョ ンのいずれかによって生成されたV/I 曲線データに基づいています。

IBIS モデルは、 各 IOB 規格に対して構築されます。 IBIS ファ イルはデバイスに含まれるすべての I/O 規格の IBIS モデルのコレクシ ョ ンです。 IBIS ファ イルには、 デバイスで使用される、 特定の I/O 規格をサポートするためにコンフ ィギュレーシ ョ ンされた IOB にボンディングされているピンのリ ス ト も含まれます。 この リ ス トは、ピンと特定のIBIS バッファー モデルを関連付けます。

IBIS 規格では出力情報ファイルの形式が指定されます。 これには、 ファ イル ヘッダー セクシ ョ ン と コンポーネン ト詳細セクシ ョ ンが含まれます。結果の IBIS モデル ファ イルの構文が IBIS データ形式に準拠しているかど うかを検証するため、 IBIS オープン フォーラム グループ [参照 21] によ り Golden Parser が開発されています。

Vivado IDE で IBIS モデルをエクスポートする と、 .ibs ファ イルが出力されます。 このファイルには、デザインで使用されるピンのリ ス ト、 それらのピンに接続されるデバイス内部の信号、 ピンに接続された IOB の IBIS バッファー モデルなどが含まれます。

IBIS モデルのエクスポート

PCB 設計では、 システム レベルのシグナル インテグ リティの理解を深めるため、 IBIS モデルを使用したデザインのシ ミ ュレーシ ョ ンが必要な場合がよ く あ り ます。 ク ロス トーク、 グラン ド バウンス、 SSN などのシグナル インテグリティの問題について考慮する必要があ り ます。 IBIS モデルを使用する と、パッケージ デバイスの I/V カーブおよび寄生情報などの特性化に役立ちます。

ヒン ト : 汎用 IBIS モデルは、ザイ リ ンクス ウェブサイ トのダウンロード ページ [参照 22] からダウンロードできます。

Vivado IDE からは、 デザインおよびピンごとのパッケージ データから IBIS モデルを生成できます。 Vivado IDE は、デザインのネッ ト リ ス トおよびインプリ メンテーシ ョ ンの詳細を使用し、その情報とピンごとの寄生パッケージ情報を統合して、 そのデザイン専用のカスタム IBIS モデルを作成します。

デザイン解析に使用する IBIS ファ イルをエクスポートするには、エラボレート済みデザイン、合成済みデザイン、またはインプリ メン ト済みデザインが開いている状態で次を実行します。

1. [File] → [Export] → [Export IBIS Model] をク リ ッ ク します。

2. [Export IBIS Model] ダイアログ ボッ クス (図 3-37) で次のオプシ ョ ンを指定し、 [OK] をク リ ッ ク します。

° [Output File] : 出力される IBIS ファ イルのファイル名とパスを指定します。

° [Include all models] : デバイスで使用可能な I/O バッファー モデルをすべて含みます。 デフォルトでは、 デザインで使用されるバッファー モデルのみが含まれます。

° [Disable per pin modeling] : パッケージのピンごとのモデル記述を含めないよ うにします。 これは、 デバイスのダイ パッ ドからパッケージ ピンまでのパスです。 オフにする と、 パッケージは、 すべてのピンに適用される 1 つの RLC 伝送ライン モデルに削減され、 IBIS ファ イルの [Package] セクシ ョ ンで定義されます。

° [Maximum length of signal names] : 信号名の長さを指定した文字数に制限し、 それよ り長い場合は切り捨てます。

- [40] : 信号名の長さが IBIS バージ ョ ン 4.2 でサポート される 40 文字までに制限されます (デフォルト )。

- [20] : 信号名の長さが 40 文字までに制限されます。

- [Unlimited] : 信号名の長さに制限はあ り ません。

I/O およびクロック プランニング japan.xilinx.com 58UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

° [Updated generic IBIS model file] : デバイス用の IBIS モデル ファ イルを指定します (オプシ ョ ン)。このファ イルが、 インス トール ディ レク ト リの parts ディ レク ト リに含まれる IBIS モデルの代わりに使用されます。

重要 : インス トールに IBIS モデルが含まれないデバイスを使用する場合は、 こ こで IBIS モデル ファ イルを指定する必要があ り ます。

° [Updated parasitic package data file] :ピンごとの抽出に使用する寄生パッケージ ファ イル (.pkg) を指定します (オプシ ョ ン)。 このファ イルが、 インス トール ディ レク ト リの parts ディ レク ト リに含まれる寄生パッケージ ファ イルの代わりに使用されます。

重要 : インス トールに IBIS モデルが含まれないデバイスを使用する場合は、 こ こで寄生パッケージ ファ イルを指定する必要があ り ます。

PCB デザインとのインターフェイスVivado ピン プランナー ツールを使用する と、 効率的にピン割り当てを選択できます。 正しいリ ソースを選択することで、 デザイン プロセスがよ り高速で簡潔なものとな り ます。 次の推奨事項に従う と、 ボード レイアウ ト 、 ピン割り当て、 FPGA リ ソースの競合を回避できます。

ボード フローの詳細は、『Vivado Design Suite ユーザー ガイ ド : システム レベル デザイン入力』 (UG895) [参照 2] を参照してください。 PCB およびピン プランニングの詳細は、 該当するデバイスの PCB デザイン ガイ ド [参照 23] を参照して ください。

デバイスの互換性

「互換性のある代替デバイスの指定」 に説明されているよ うに、 互換性のある代替デバイスを設定します。 選択されたすべての代替デバイス間で共通のピンが特定され、すべてのデバイスに共通でないピンに対しては PROHIBIT 制約が設定されるので、 これらのピンが使用される可能性はあ り ません。詳細は、 ターゲッ ト デバイスの製品表を参照して ください。

X-Ref Target - Figure 3-37

図 3-37 : [Export IBIS Model] ダイアログ ボックス

I/O およびクロック プランニング japan.xilinx.com 59UG899 (v2014.3) 2014 年 10 月 10 日

第 3 章 : I/O ピン プランニング

DRCI/O 割り当ての全体的な整合性をチェッ クするには、 「DRC の実行」 で説明するよ うに DRC を実行します。ボード プランニングの前に、 DRC でレポート されるすべての警告およびエラーを修正しておく こ とが重要です。

SSN 解析

発生する可能性のある ノ イズを予測するには、 「SSN 解析」 で説明するよ うに SSN 解析を実行します。 ノ イズ関連の問題は、ボード プランニングの前に解決しておく こ とをお勧めします。詳細は、該当するデバイスの SelectIO リ ソース ユーザー ガイ ド [参照 7] およびメモリ リ ソース ユーザー ガイ ド [参照 24] を参照してください。

IBIS シミ ュレーシ ョ ン

IBIS シ ミ ュレーシ ョ ンを実行するには、「IBIS モデル」 で説明するよ うに、 Vivado IDE で生成された IBIS ファ イルを使用します。

CSV のエクスポート

DRC および SSN 解析を実行したら、 「I/O ピンとパッケージ データのエクスポート 」 で説明するよ うに CSV ファ イルをエクスポート し、 ボード プランニングに使用します。

サポート されるサードパーティの PCB ツール

ザイ リ ンクスでは、 Cadence 社の Allegro FPGA System Planner および Mentor Graphics 社の I/O Designer がサポート されます。 これらのツールでは、 ボード全体のコンテキス トでピン割り当てを 適化できます。 詳細は、 該当するサードパーティ ツールの資料を参照して ください。

SSI テク ノロジ デバイスを使用した I/O ピン プランニングおよびクロック プランニングスタッ ク ド シ リ コン インターコネク ト (SSI) テク ノ ロジを使用する場合、I/O ピン プランニングと クロ ッ ク プランニングが重要になり ます。 SSI テク ノ ロジ デバイスは高集積のダイに含まれるので、 配置に問題がある と、 配線時間が長くな り、 消費電力が増加し、 パフォーマンスが低下する可能性があ り ます。 ピン配置の選択およびクロ ッ クに関する情報は、 『UltraFast 設計手法ガイ ド (Vivado Design Suite 用) (UG949) [参照 1] を参照して ください。

I/O およびクロック プランニング japan.xilinx.com 60UG899 (v2014.3) 2014 年 10 月 10 日

付録 A

CSV ファイル形式の I/O ポート リス ト

CSV ファイルCSV ファ イルは、 FPGA やボード設計で、 デバイス ピンおよびピン配置のデータを交換するために使用される標準ファイル形式です。 詳細は、 「CSV ファ イルのインポート 」 および第 3 章の 「I/O ピンとパッケージ データのエクスポート 」 を参照して ください。

CSV には、 次の列が含まれます。

• [I/O Bank] : ピンが配置される I/O バンク。デバイスのすべてのピンに対して、 ツールによ りデータが自動挿入されます。 値は数値または空白です。 入力 CSV ファ イルでは必須のフ ィールドではあ り ません。

• [Pin Number] : パッケージ ピンの名前またはロケーシ ョ ン。デバイスのすべてのピンに対して、ツールによ りデータが自動挿入されます。 入力ファイルで必須のフ ィールドではあ り ません。 入力で使用される場合は、 配置を定義するために使用されます。 値はデバイスの有効なピンです。

• [IOB Alias] : パッケージ ピンの代替デバイス名。ツールによ り指定され、入力 CSV ファ イルで指定されている場合は使用されません。

• [Site Type] : デバイス データシートからのピン名。 ツールによ り指定され、 入力 CSV ファ イルで指定されている場合は使用されません。

• [Min Trace Delay (ps)]/[Max Trace Delay (ps)] : デバイスのパッ ド サイ ト とパッケージのボール間の距離で、単位はピコ秒 (ps) です。 ツールによ り指定され、 ボード設計時に ト レース遅延を一致させるために使用します。 また、これらのフ ィールドは出力ファイルのみに含まれており、 入力ファイルには含まれていません。

• [Trace Length (um)] : パッケージ ピンとダイ パッ ド間の内部ト レース長を指定します。

• [Prohibit] : ユーザー I/O がサイ トに追加されないよ う指定します。 さまざまな理由で特定のサイ ト を使用禁止にできます。 次に例を示します。

° ボード レイアウ トの問題を緩和するため

° 信号間のクロス トークを削減するため

° 同じパッケージの複数の FPGA 間でピン配置を有効にするため

注記 : XDC ファ イルでは、 これは PROHIBIT プロパティ と して記述されます。

• [Interface] : ユーザー I/O のセッ ト をユーザーが指定してグループ化します。たとえば、 メモ リ インターフェイスのデータ、 アドレス、 およびイネーブル信号の関係を指定できます。 値は文字列または空白です。

• [Signal Name] : FPGA デザインのユーザー I/O 名。 値は文字列、 または割り当てられていないパッケージ ピンの場合は空白です。

• [Direction] : 信号の方向。 値は IN、 OUT、 INOUT、 またはユーザー I/O がサイ トに割り当てられていない場合は空白です。

• [DiffPair Type] : 差動ペアのピンが N 側または P 側のどちらかを指定します。これは差動信号に対してのみ使用されます。 ツールでは、 ピン名からではなく、 この列の情報を使用してどのピンが N 側でどのピンが P 側かを判断します。 値は P、 N、 またはユーザー I/O がサイ トに割り当てられていない場合は空白です。

• [DiffPair Signal] : 差動ペアのも う 1 つのピン名を指定します。 値はユーザー I/O 名、 または未使用の場合は空白です。

I/O およびクロック プランニング japan.xilinx.com 61UG899 (v2014.3) 2014 年 10 月 10 日

付録 A : CSV ファイル形式の I/O ポート リスト

• [I/O Standard] : 特定ユーザー I/O の I/O 規格。 このフ ィールドがユーザー I/O に対して空白の場合、 該当するデバイスのデフォルト値が使用されます。 値は有効な I/O 規格、 または空白です。

• [Drive] : ユーザー I/O の I/O 規格の駆動電流。すべての I/O 規格で駆動電流が指定できるわけではあ り ません。 このフ ィールドが空白の場合、 デフォルト値が使用されます。 値は数値または空白です。

• [Slew Rate] : ユーザー I/O の I/O 規格のスルー レート。 すべての I/O 規格でスルー レートが指定できるわけではあ り ません。 このフ ィールドが空白の場合、 デフォルト値が使用されます。 値は FAST および SLOW です。

• [Pull Type] : 選択されているポートの抵抗のタイプを指定します。 ト ライステート出力バッファー (OBUFT) または双方向バッファー (IOBUF) を使用する場合、 出力に弱いプルアップ抵抗、 弱いプルダウン抵抗、 またはウ ィーク キーパー回路を付けるこ とができます。 入力バッファー (IBUF) を使用する場合は、 入力に弱いプルアップ抵抗または弱いプルダウン抵抗を付けるこ とができます。

• [Phase] : 同期位相オフセッ トの場合に、 バンク内のほかの I/O の位相に対する I/O の位相を指定します。

• [Board Signal] : ボード レベル デザインから I/O に入力される信号の名前を指定します。

• [Board Voltage] : ボード レベル デザインから I/O に入力される信号の電圧レベルを定義します。

• [BUFIO2_REGION] : ポートが関連付けられる BUFIO2 クロ ッ ク領域を定義します。

• [IN_TERM]/[OUT_TERM] : オプシ ョ ンの IN_TERM または OUT_TERM ド ラ イバーのインピーダンス プロパティを定義します。 ほとんどの場合、 このフ ィールドは空白のままにします。 製品デバイスではまだサポート されていません。 この終端定義を使用する と、 SLEW および DRIVE STRENGTH プロパティが上書きされます。 SSN の計算ではサポート されません。

• [OFFCHIP_TERM] : I/O の外部ボード レベルの終端を指定します。 SSN の計算ではサポート されません。 このフ ィールドを空白のままにする と、 SSN の計算に予測される終端が使用され、 この終端がデフォル ト で SSN レポートおよび [I/O Ports] ウ ィンド ウに表示されます。

注記 : 予測される終端とそのツールでの表示名は、 該当するデバイスの Select IO リ ソース ユーザー ガイ ド [参照 7] を参照して ください。

重要 : Vivado® ツールでは、 CSV ファ イルを読み込む際、 定認識されない列はユーザー定義列と して保持され、 [I/OPorts] ウ ィンド ウに表示されます。

I/O およびクロック プランニング japan.xilinx.com 62UG899 (v2014.3) 2014 年 10 月 10 日

付録 A : CSV ファイル形式の I/O ポート リスト

CSV ファイルでの差動ペアCSV ファ イルで差動ペアを定義するプロパティは複数あ り ます。

• [Signal Name]

• [DiffPair Signal]

• [DiffPair Type]

• [I/O Standard]

CSV ファ イルのそれ以外の値は、差動ペアを検証するために使用され、互換性のあるものであるこ とが確認されますが、 ペアを定義するためには使用されません。 CSV ファ イルでは、 差動ペアを次の方法で定義します。

• 2 つのポートで差動ペアを定義 : 差動ペアを構成する 2 つの信号を直接定義します。 2 つのポート エン ト リで、[DiffPair Signal] にお互いの [Signal Name] の値を指定し、 [DiffPair Type] で一方に N、 も う一方に P を指定します。ツールで差動ペアを作成する際、 [I/O Standard] などのほかのプロパティに互換性があるかど うかがチェッ ク されます。

• 1 つのポートのみで差動ペアを リ ンク : 2 つのポート エン ト リの [DiffPair Type] で一方に N、 も う一方に P を指定していますが、 1 つのポートでのみ [DiffPair Signal] にも う一方の [Signal Name] の値を指定します。 この場合、 ほかのすべてのプロパティに互換性があれば、 差動ペアが作成されます。

• 差動ペアの 1 つのポートのみを指定 : 1 つのポート エン ト リで、 [I/O Standard] に差動規格、 [DiffPair Type] に値を指定し、 [DiffPair Signal] には CSV ファ イルに含まれない信号を指定します。 この場合、 このポート エン ト リのプロパティに一致する差動ペアのも う一方がツールによ り作成されます。

• 差動ペアを推論 : 2 つのポート エン ト リで、DIFF_HSTL、DIFF_SSTL などの差動 I/O 規格を指定し、[Signal Names]に N 側と P 側が推論されるよ うな名前を指定します。 この場合、すべてのプロパティに互換性があれば、差動ペアが推論されます。

I/O およびクロック プランニング japan.xilinx.com 63UG899 (v2014.3) 2014 年 10 月 10 日

付録 B

その他のリソースおよび法的通知

ザイリンクス リソースアンサー、 資料、 ダウンロード、 フォーラムなどのサポート リ ソースは、 ザイ リ ンクス サポート サイ ト を参照してください。

ソリューシ ョ ン センターデバイス、 ツール、 IP のサポートについては、 ザイ リ ンクス ソ リ ューシ ョ ン センターを参照して ください。 デザイン アシスタン ト、 アドバイザリ、 ト ラブルシュート ヒ ン ト などが含まれます。

参考資料注記 : 日本語版のバージ ョ ンは、 英語版よ り古い場合があ り ます。

1. 『UltraFast™ 設計手法ガイ ド (Vivado® Design Suite 用)』 (UG949)

2. 『Vivado Design Suite ユーザー ガイ ド : システム レベル デザイン入力』 (UG895)

3. 『Vivado Design Suite ユーザー ガイ ド : デザイン フローの概要』 (UG892)

4. 『Vivado Design Suite ユーザー ガイ ド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994)

5. 『Vivado Design Suite ユーザー ガイ ド : IP を使用した設計』 (UG896)

6. 『7 シ リーズ FPGA パッケージおよびピン配置 : 製品仕様』 (UG475 : 英語版、 日本語版)

『UltraScale™ アーキテクチャのパッケージおよびピン配置 : 製品仕様ユーザー ガイ ド』 (UG575 : 英語版、日本語版)

『Zynq®-7000 All Programmable SoC パッケージおよびピン配置 : 製品仕様』 (UG865 : 英語版、 日本語版)

7. 『7 シ リーズ FPGA SelectIO™ リ ソース ユーザー ガイ ド』 (UG471 : 英語版、 日本語版)

『UltraScale アーキテクチャ SelectIO リ ソース Advance 仕様ユーザー ガイ ド』 (UG571 : 英語版、 日本語版)

8. 『7 シ リーズ FPGA クロ ッキング リ ソース ユーザー ガイ ド』 (UG472 : 英語版、 日本語版)

『UltraScale アーキテクチャ ク ロ ッキング リ ソース Advance 仕様ユーザー ガイ ド』 (UG572 : 英語版、 日本語版)

9. 『7 シ リーズ FPGA GTX/GTH ト ランシーバー ユーザー ガイ ド』 (UG476 : 英語版、 日本語版)

『UltraScale アーキテクチャ GTH ト ランシーバー Advance 仕様ユーザー ガイ ド』 (UG576 : 英語版、 日本語版)

10. 『Vivado Design Suite ユーザー ガイ ド : デザイン解析およびクロージャ テクニッ ク』 (UG906)

I/O およびクロック プランニング japan.xilinx.com 64UG899 (v2014.3) 2014 年 10 月 10 日

付録 B : その他のリソースおよび法的通知

11. 『LogiCORE™ IP Clocking Wizard 製品ガイ ド (PG065)

12. 『Vivado Design Suite ユーザー ガイ ド : 合成』 (UG901)

13. 『Vivado Design Suite ユーザー ガイ ド : インプリ メンテーシ ョ ン』 (UG904)

14. 『Vivado Design Suite ユーザー ガイ ド : Vivado IDE の使用』 (UG893)

15. 『Vivado Design Suite Tcl コマンド リ ファレンス ガイ ド』 (UG835)

16. 『Vivado Design Suite プロパティ リ ファレンス ガイ ド』 (UG912)

17. 『Vivado Design Suite ユーザー ガイ ド : プログラムおよびデバッグ』 (UG908)

18. 『7 シ リーズ FPGA コンフ ィギュレーシ ョ ン ユーザー ガイ ド』 (UG470 : 英語版、 日本語版)

『UltraScale アーキテクチャ コンフ ィギュレーシ ョ ン Advance 仕様ユーザー ガイ ド』 (UG570 : 英語版、 日本語版)

19. 『Vivado Design Suite ユーザー ガイ ド : Tcl スク リプ ト機能の使用』 (UG894)

20. 『Vivado Design Suite ユーザー ガイ ド : 消費電力解析および 適化』 (UG907)

21. IBIS オープン フォーラム グループ (www.eda.org/ibis)

22. ザイ リ ンクス ダウンロード

23. 『7 シ リーズ FPGA PCB デザイン ガイ ド』 (UG483 : 英語版、 日本語版)

『UltraScale アーキテクチャ PCB デザイン Advance 仕様ユーザー ガイ ド』 (UG583 : 英語版、 日本語版)

『Zynq-7000 All Programmable SoC PCB デザイン ガイ ド』 (UG933 : 英語版、 日本語版)

24. 『UltraScale アーキテクチャ メモ リ リ ソース Advance 仕様ユーザー ガイ ド』 (UG573 : 英語版、 日本語版)

『Zynq-7000 All Programmable SoC および 7 シ リーズ デバイス メモ リ インターフェイス ソ リ ューシ ョ ン ユーザーガイ ド』 (UG586)

25. Vivado Design Suite の資料

ト レーニング リソースザイ リ ンクスでは、本書に含まれるコンセプ ト を説明するさまざまな ト レーニング コースおよびオンライン ビデオを提供しています。 次のリ ンクから関連する ト レーニング リ ソースを参照して ください。

1. Vivado での FPGA 設計導入ト レーニング コース

2. Vivado での FPGA 設計実践ト レーニング コース

3. Vivado でのアドバンス ド FPGA 設計ト レーニング コース

4. Vivado Design Suite ビデオ チュート リ アル : I/O 配置の概要

5. Vivado Design Suite ビデオ チュート リ アル : UltraScale メモ リ コン ト ローラー IP の使用

6. Vivado Design Suite ビデオ チュート リ アル

I/O およびクロック プランニング japan.xilinx.com 65UG899 (v2014.3) 2014 年 10 月 10 日

付録 B : その他のリソースおよび法的通知

法的通知The information disclosed to you hereunder (the “Materials”) is provided solely for the selection and use of Xilinx products.To the maximum extentpermitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES ANDCONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY,NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort,including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connectionwith, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage(including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if suchdamage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.Xilinx assumes no obligation to correct anyerrors contained in the Materials or to notify you of updates to the Materials or to product specifications.You may not reproduce, modify, distribute,or publicly display the Materials without prior written consent.Certain products are subject to the terms and conditions of Xilinx’s limited warranty,please refer to Xilinx’s Terms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos; IP cores may be subject to warranty and supportterms contained in a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any applicationrequiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in such critical applications, please refer to Xilinx’sTerms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos.

© Copyright 2012-2014 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Vivado, Zynq, and other designated brandsincluded herein are trademarks of Xilinx in the United States and other countries.PCI, PCI Express, PCIe, and PCI-X are trademarks of PCI-SIG. Allother trademarks are the property of their respective owners.

この資料に関するフ ィードバッ クおよびリ ンクなどの問題につきましては、 jpn_trans_feedback@xilinx.com まで、 または各ページの

右下にある [フ ィードバッ ク送信] ボタンをク リ ッ クする と表示されるフォームからお知らせください。 フ ィードバッ クは日本語で

入力可能です。 いただきましたご意見を参考に早急に対応させていただきます。 なお、 このメール アド レスへのお問い合わせは受

け付けており ません。 あらかじめご了承ください。

I/O およびクロック プランニング japan.xilinx.com 66UG899 (v2014.3) 2014 年 10 月 10 日