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AXI4-Stream Verification IP v1.0

LogiCORE IP 製品ガイド

Vivado Design Suite

PG277 2017 年 6 月 7 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

AXI4‐Stream VIP v1.0 2

PG277 2017 年 6 月 7 日 japan.xilinx.com

目次

IP の概要

第 1章: 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

ライセンスおよび注文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 2章: 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

パフォーマンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

ユーザーパラメーター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

AXI プロトコルチェックと説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

第 3章: コアを使用するデザイン一般的なデザインガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

クロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

第 4章: デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

Vivado IP インテグレーター内の AXI4-Stream VIP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

第 5章: サンプルデザイン概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

第 6章: テストベンチAXI4-Stream VIP のサンプルテストベンチとテスト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

便利なコーディングのガイドラインおよび例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

付録 A: アップグレード

付録 B: AXI4‐Stream VIP エージェントおよびフロー手法AXI4-Stream マスターエージェント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

AXI4-Stream スレーブエージェント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

AXI4-Stream パススルーエージェント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

READY の生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

付録 C: デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG277&Title=AXI4-Stream%20Verification%20IP%20v1.0%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.0&docPage=2



付録 D: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52




PG277 2017 年 6 月 7 日 japan.xilinx.com Production 製品仕様

はじめに

ザイリンクス LogiCORE™ IP AXI4-Stream Verification IP (VIP) コアは、ユーザーが設計した AXI ベースの IP のシミュレーションをサポートするために開発されました。 AXI4-Stream VIP コアは AXI4-Stream プロトコルをサポートします。

AXI4-Stream VIP は、SystemVerilog クラスのライブラリと合成可能な RTL で構成される、非暗号化 SystemVerilog ソースです。

内蔵 RTL インターフェイスは、仮想インターフェイスを介して AXI4-Stream VIP が制御します。 AXI4-Stream トランザクションは、ユーザーの検証環境内で構築され、AXI4-Stream ドライバークラスに渡されます。 AXI4-Stream ドライバークラスはインターフェイス上の信号のタイミングと駆動を管理します。

機能

• 次のサイズをサポート

° 大 512 バイトのデータ幅

° 大 32 ビットの ID 幅

° 大 32 ビットの DEST 幅

• アサーションプロパティをサポートするツールでの ARM ベースのトランザクションレベルのプロトコルチェック

• SystemVerilog ビヘイビアー構文

• SystemVerilog クラスベースの API

IP の概要

この LogiCORE™ IP について

コアの概要

サポートされる

デバイスファミリ (1)

UltraScale+™、 UltraScale™、

Zynq®-7000 All Programmable SoC、7 シリーズ FPGA

サポートされる

ユーザーインターフェイス

AXI4-Stream

リソース N/A

コアに含まれるもの

デザインファイル N/A

サンプルデザイン SystemVerilog

テストベンチ N/A

制約ファイル N/A

シミュレーションモデル

非暗号化 SystemVerilog

サポートされるソフトウェアドライバー

N/A

テスト済みデザインフロー (2)(3)

デザイン入力 Vivado® Design Suite

シミュレーション(4)

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド :リリースノートガイド、インストール

およびライセンス』を参照

合成 N/A

サポート

ザイリンクスサポートウェブページで提供

注記:1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

2. サポートされているツールのバージョンは、『Vivado Design Suite ユーザーガイド : リリースノートガイド、インストールおよび

ライセンス』を参照してください。

3. この IP は Zynq PS 用の VIP は提供しません。 AXI4-Stream イン

ターフェイス用の VIP コアのみを提供します。

4. この IP コアの機能をフルに活用するには、高度なシミュレー

ション機能をサポートするシミュレータが必要です。

5. AXI4-Stream VIP は、 VHDL 階層に組み込まれた場合はプロトコ

ルチェッカーとしてのみ動作します。

6. 2 つの異なるリビジョン/バージョンの axi4stream_vip パッ

ケージをインポートしないでください。エラボレーションが失

敗することがあります。

7. すべての AXI4-Stream VIP コアと AXI4-Stream VIP の親コアは、

新バージョンにアップグレードされている必要があります。

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+notes



https://japan.xilinx.com/support










第 1章

概要ザイリンクス LogiCORE™ AXI4-Stream Verification IP (VIP) コアでは、次が可能です。

• マスター AXI4-Stream コマンドおよび書き込みペイロードの生成

• スレーブ AXI4-Stream 読み出しペイロードおよび書き込み応答の生成

• AXI4-Stream トランザクションのプロトコル準拠チェック

AXI4-Stream VIP は、次の 3 つのモードのいずれかとして構成可能です。

• AXI4-Stream マスター VIP

• AXI4-Stream スレーブ VIP

• AXI4-Stream パススルー VIP

図 1-1 に、 AXI4-Stream ペイロードを生成して AXI4-Stream システムに送信する AXI4-Stream マスター VIP を示します。

図 1-2 に、 AXI4-Stream に応答して Ready 信号を生成する AXI4-Stream スレーブ VIP を示します。

X-Ref Target - Figure 1-1

図 1‐1: AXI4‐Stream マスター VIP


図 1‐2: AXI4‐Stream スレーブ VIP

SystemVerilog InterfaceM_AXI4STREAM

AXI4-Stream Protocol Checker

X18774-030617

SystemVerilog InterfaceS_AXI4STREAM


X18775-030617





第 1 章:概要

図 1-3 に、 VIP を通過するすべての AXI4-Stream トランザクションのプロトコルチェックを実行する AXI4-Stream パススルー VIP を示します。パススルー VIP は、次のモードで動作するように設定できます。

• モニターのみ

• マスター

• スレーブ

機能概要

• AXI4-Stream インターフェイスをサポート

• AXI4-Stream マスター、 AXI4-Stream スレーブ、およびパススルーモードに設定可能

• 設定可能なシミュレーションメッセージング

• シミュレーションによる AXI4-Stream プロトコルチェック機能を提供

• この VIP の使用例を示したリファレンスデザイン

アプリケーション

AXI4-Stream VIP は検証用の IP であり、次が実行できます。

• 2 つの AXI4-Stream 接続間のトランザクションのモニター

• AXI4-Stream トランザクションの生成

• AXI4-Stream のプロトコル準拠チェック


図 1‐3: AXI4‐Stream パススルー VIP

SystemVerilog InterfaceM_AXI4STREAMS_AXI4STREAM


X18776-030617





第 1 章:概要

ライセンスおよび注文情報

このザイリンクス LogiCORE™ IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクス Vivado Design Suite を使用して追加コストなしで提供されています。

その他のザイリンクス LogiCORE IP モジュールに関する情報は、ザイリンクス IP コアのページから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格や提供状況については、お近くのザイリンクス販売代理店にお問い合わせください。


https://japan.xilinx.com/cgi-bin/docs/rdoc?t=eula

https://japan.xilinx.com/products/intellectual-property.html

https://japan.xilinx.com/about/contact.html

https://japan.xilinx.com/about/contact.html




第 2章

製品仕様

規格

AXI4-Stream インターフェイスは、ARM® Advanced Microcontroller Bus Architecture (AMBA®) AXI4-Stream バージョン 4 仕様 [参照 1] に準拠しています。

性能

AXI4-Stream VIP コアはワイヤとして合成され、性能に影響を与えません。

ユーザーパラメーター

表 2-1 に、 AXI4-Stream VIP コアのユーザーパラメーターを示します。

表 2‐1: AXI4‐Stream VIP のユーザーパラメーター

パラメーター名フォーマット /範囲デフォルト値説明

INTERFACE_MODE

タイプ: string

値の範囲: PASS_THROUGH、MASTER、 SLAVE

PASS_THROUGH プロトコルのモードをマスター、スレーブ、またはパススルーとして設定します。

HAS_TREADYタイプ: long

値の範囲: 0、 10 TREADY ポートの有効化を制御します。

TDATA_WIDTHタイプ: long

値の範囲: 0 ～ 5121 *_AXI4STREAM_tdata の幅

HAS_TUSER_BITS_PER_BYTEタイプ: long

値の範囲: {0, 1}0

バイトごとのユーザービットが ON か OFF かを制御します。

1: バイトごとのユーザービット。 tuser のサイズはバイトベースで決まります。

0: 転送ごとのユーザービット。 tuser のサイズは転送ベースで決まります。

TUSER_BITS_PER_BYTEタイプ: long

値の範囲: {0, 32}0

HAS_TUSER_BITS_PER_BYTE が 1 の場合、TUSER の値を次のように計算します。

TUSER_WIDTH = (TUSER_BITS_PER_BYTE × TDATA_WIDTH)





第 2 章:製品仕様

ポートの説明

表 2-2 に、 AXI4-Stream VIP の独立したポートの説明を示します。

HAS_TSTRBタイプ: long

値の範囲: 0、 10 TSTRB ポートの有効化を制御します。

HAS_TKEEPタイプ: long

値の範囲: 0、 10 TKEEP ポートの有効化を制御します。

HAS_TLASTタイプ: long

値の範囲: 0、 10 TLAST ポートの有効化を制御します。

TID_WIDTHタイプ: long

値の範囲: 0 ～ 320 *_AXI4STREAM_tid の幅

TDEST_WIDTHタイプ: long

値の範囲: 0 ～ 320 *_AXI4STREAM_tdest の幅

TUSER_WIDTHタイプ: long

値の範囲: 0 ～ 40960 *_AXI4STREAM_tuser の幅

HAS_ACLKENタイプ: long

値の範囲: {0, 1}0

ACLKEN ポートの有効化を制御します。

ユーザーパラメーターのみ (対応するモデルパラメーターなし )。

HAS_ARESETNタイプ: long

値の範囲: {0, 1}0

ARESETN ポートの有効化を制御します。

ユーザーパラメーターのみ (対応するモデルパラメーターなし )。

表 2‐1: AXI4‐Stream VIP のユーザーパラメーター (続き)

パラメーター名フォーマット /範囲デフォルト値説明

表 2‐2: AXI4‐Stream VIP の独立したポートの説明

信号名 I/O デフォルト幅説明有効化

aclk I 必須 1 インターフェイスクロック入力常に ON

aresetn I オプション 1 インターフェイスリセット入力 (アクティブ Low)

HAS_ARESETN == 1

aclken I オプション 1 インターフェイスクロックイネーブル信号 (アクティブ High)

HAS_ACLKEN == 1






表 2-3 に、マスターモードまたはマスターパススルーモードの AXI4-Stream VIP コアのインターフェイス信号を示します。

表 2-4 に、スレーブモードまたはスレーブパススルーモードに設定された AXI4-Stream VIP コアのインターフェイス信号を示します。

表 2‐3: AXI4‐Stream マスターまたはパススルー VIP のポートの説明


m_axi4stream_tdata O TDATA_WIDTH × 8 ストリーミングデータ TDATA_WIDTH > 0

m_axi4stream_tdest O TDEST_WIDTH データストリーム用のルーティング情報

TDEST_WIDTH > 0

m_axi4stream_tid O 0 TID_WIDTH ストリームデータ識別子 TID_WIDTH > 0

m_axi4stream_tkeep I TDATA_WIDTH バイト修飾子 (データバイトまたは NULL バイト )

HAS_KEEP

m_axi4stream_tlast O 0b1 1 ストリーミングパケットの終データビート

HAS_LAST

m_axi4stream_tready I 1 スレーブ Ready 信号 (ストリームデータ受信可能)

HAS_TREADY

m_axi4stream_tstrb O TDATA_WIDTH ストリーミングデータ用のバイト修飾子

HAS_STRB

m_axi4stream_tuser O TUSER_WIDTH ストリーム用のユーザー定義の側帯波信号

TUSER_WIDTH > 0

m_axi4stream_tvalid O 必須 1 ストリーミングデータの Valid 信号 Always

表 2‐4: AXI4‐Stream スレーブまたはパススルー VIP のポートの説明


s_axi4stream_tdata O TDATA_WIDTH × 8 ストリーミングデータ TDATA_WIDTH > 0

s_axi4stream_tdest O TDEST_WIDTH データストリーム用のルーティング情報

TDEST_WIDTH > 0

s_axi4stream_tid O 0 TID_WIDTH ストリームデータ識別子 TID_WIDTH > 0

s_axi4stream_tkeep I TDATA_WIDTH バイト修飾子 (データバイトまたは NULL バイト )

HAS_KEEP

s_axi4stream_tlast O 0b1 1 ストリーミングパケットの終データビート

HAS_LAST

s_axi4stream_tready I 1 スレーブ Ready 信号 (ストリームデータ受信可能)

HAS_TREADY

s_axi4stream_tstrb O TDATA_WIDTH ストリーミングデータ用のバイト修飾子

HAS_STRB

s_axi4stream_tuser O TUSER_WIDTH ストリーム用のユーザー定義の側帯波信号

TUSER_WIDTH > 0

s_axi4stream_tvalid O 1 ストリーミングデータの Valid 信号 Always






AXI プロトコルチェックと説明

表 2-5 に、 AXI プロトコルチェックとその説明を示します。基本的に『AXI Protocol Checker LogiCORE IP 製品ガイド』 (PG101) [参照 2] で説明しているアサーションと同じ内容です。

表 2‐5: AXI プロトコルチェックと説明

プロトコルチェックの名前説明

AXI4STREAM_ERRM_TVALID_RESETaresetn が High に移行してから 1 サイクルの間、TVALID は Low になります。system_resetn ポートが有効になっていない場合、このアサーションは利用できません。

AXI4STREAM_ERRM_TID_STABLETVALID がアサートされて TREADY が Low のとき、 TID は安定した状態を維持します。 TREADY と TID がいずれもインターフェイス上で有効になっている場合にのみ、このアサーションは有効です。

AXI4STREAM_ERRM_TDEST_STABLETVALID がアサートされて TREADY が Low のとき、TDEST は安定した状態を維持します。TREADY と TDEST がいずれもインターフェイス上で有効になっている場合にのみ、このアサーションは有効です。

AXI4STREAM_ERRM_TKEEP_STABLETVALID がアサートされて TREADY が Low のとき、TKEEP は安定した状態を維持します。 TDATA、 TREADY、および TKEEP がインターフェイス上で有効になっている場合にのみ、このアサーションは有効です。

AXI4STREAM_ERRM_TDATA_STABLETVALID がアサートされて TREADY が Low のとき、 TDATA は安定した状態を維持します。 TREADY と TDATA がいずれもインターフェイス上で有効になっている場合にのみ、このアサーションは有効です。

AXI4STREAM_ERRM_TLAST_STABLETVALID がアサートされて TREADY が Low のとき、TLAST は安定した状態を維持します。TREADY と TLAST がいずれもインターフェイス上で有効になっている場合にのみ、このアサーションは有効です。

AXI4STREAM_ERRM_TSTRB_STABLETVALID がアサートされて TREADY が Low のとき、TSTRB は安定した状態を維持します。 TDATA、 TREADY、および TSTRB がインターフェイス上で有効になっている場合にのみ、このアサーションは有効です。

AXI4STREAM_ERRM_TVALID_STABLEいったんアサートされた TVALID は、TREADY が High になるまでアサートされている必要があります。 TREADY がインターフェイス上で有効になっている場合にのみ、このアサーションは有効です。

AXI4STREAM_ERRM_TREADY_MAX_WAITTVALID がアサートされてから MAXWAITS サイクル以内に TREADY をアサートすることを推奨します。 TREADY がインターフェイス上で有効になっている場合にのみ、このアサーションは有効です。

AXI4STREAM_ERRM_TUSER_STABLETVALID がアサートされて TREADY が Low のとき、 TUSER は安定した状態を維持します。 TREADY と TUSER がいずれもインターフェイス上で有効になっている場合にのみ、このアサーションは有効です。

AXI4STREAM_ERRM_TKEEP_STABLETKEEP をディアサートした場合は、 TSTRB もディアサートする必要があります。 TDATA、 TSTRB、および TKEEP がインターフェイス上で有効になっている場合にのみ、このアサーションは有効です。





第 3章

コアを使用するデザインこの章では、コアを使用した設計をより容易にするためのガイドラインおよび追加情報を紹介します。

一般的なデザインガイドライン

AXI4-Stream VIP コアは、 AXI4-Stream マスター VIP の場合は図 3-1、 AXI4-Stream スレーブ VIP の場合は図 3-2、AXI4-Stream パススルー VIP の場合は図 3-3 に示すようにシステムに挿入する必要があります。


図 3‐1: AXI4‐Stream マスター VIP のトポロジ例

AXI4-Stream Master VIP

AXI4-Stream Slave System

aresetn

Stream Data

aclk

X18777-021317





第 3 章: コアを使用するデザイン

クロッキング

このセクションは、この IP コアには適用されません。

リセット

AXI4-Stream VIP には、1 つのアクティブ Low リセット (aresetn) が必要です。このリセットは aclk に同期します。


図 3‐2: AXI4‐Stream スレーブ VIP のトポロジ例

AXI4-Stream Slave VIP

AXI4-Stream Master System

aresetn

Stream Data

aclk

X18778-021317


図 3‐3: AXI4‐Stream パススルー VIP のトポロジ例

AXI4-Stream Master System

AXI4-Stream Slave System

AXI4-Stream Pass-Through VIP

aresetn

Stream Data

aclk

aresetn

Stream Data

aclk

X18779-021317





第 4章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な Vivado® デザインフローおよび IP インテグレーターの詳細は、次の Vivado Design Suite ユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 3]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 4]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 5]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 6]

コアのカスタマイズおよび生成

ここでは、ザイリンクスツールを使用し、 Vivado Design Suite でコアをカスタマイズおよび生成する方法について説明します。

Vivado IP インテグレーターでコアをカスタマイズおよび生成する場合は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 3] を参照してください。 IP インテグレーターは、デザインの検証または生成時に一部のコンフィギュレーション値を自動的に計算する場合があります。値が変わるかどうかを確認するには、この章のパラメーターの説明を参照してください。パラメーター値を確認するには、Tcl コンソールから validate_bd_design コマンドを実行してください。

IP はユーザーデザインに合わせてカスタマイズできます。それには、 IP コアに関連する各種パラメーターの値を次の手順に従って指定します。

1. Vivado IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーまたは右クリックメニューから [Customize IP] コマンドをクリックします。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 4] および『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 5] を参照してください。

注記: この章の図には Vivado 統合設計環境 (IDE) のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。





第 4 章:デザインフローの手順

図 4-1 に、 Vivado IDE で AXI4-Stream VIP を開いたときの [Component Name] 設定画面を示します。

注記: ランタイムパラメーターは、表 2-1 を参照してください。

• [Component Name] – このコアに対して生成される出力ファイルのベース名です。初の 1 文字は必ず小文字アルファベットとし、 2 文字目以降は a ～ z、 0 ～ 9、アンダースコア (_) を自由に組み合わせることができます。

• [INTERFACE MODE] – プロトコルのモードをマスター、スレーブ、またはパススルーに設定します。

• [Signal Properties] – 特定の信号プロパティを選択します。

ユーザーパラメーター

Vivado IDE のフィールドとユーザーパラメーターの対応関係は、表 2-1 を参照してください。ユーザーパラメーターは Tcl コンソールで確認できます。


図 4‐1: AXI4‐Stream VIP の [Customize IP] – [Component Name]






出力の生成

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 4] を参照してください。

AXI4-Stream VIP プロジェクトの出力ファイルは <project_name>/<project_name>.srcs/sources_1/ip/<component_name> にディレクトリに生成され、プロジェクトおよび IP ソースは <ip_source_dir> の下に置かれます。関連するファイルまたはディレクトリについて次に説明します。

Vivado デザインツールのプロジェクトファイル

Vivado デザインツールのプロジェクトファイルは、 <ip_source_dir> のルートに格納されます。

IP ソース

IP ソースは、 <ip_source_dir> のサブディレクトリに格納されます。

表 4‐1: Vivado デザインツールのプロジェクトファイル

名称説明

<component_name>.xciVivado ツールの IP コンフィギュレーションオプションファイル。このファイルは、 Vivado ツールの任意のデザインにインポートでき、その他すべての IP ソースファイルの生成に使用できます。

<component_name>.{veo|vho} AXI4-Stream VIP インスタンシエーションテンプレート。

表 4‐2: IP ソース

名称説明

hdl/*.sv AXI4-Stream VIP ソースファイル。

synth/<component_name>.sv AXI4-Stream VIP によって生成された合成用上位ファイル。合成ターゲットが選択されている場合に生成されます。

sim/<component_name>.sv AXI4-Stream VIP によって生成されたシミュレーション用上位ファイル。シミュレーションターゲットが選択されている場合に生成されます。






Vivado IP インテグレーター内の AXI4‐Stream VIP

このセクションでは、設計環境およびテストベンチ環境での AXI4-Stream VIP の使用方法について説明します。図 4-2 に、 AXI4-Stream VIP を使用したデザイン例を示します。

AXI4-Stream VIP は、コアデザインの Universal Verification Methodology (UVM) と類似の名称および構造を使用します。これは SystemVerilog でコーディングされます。 AXI4-Stream VIP は 2 つの部分で構成されます。 1 つは従来の IP (静的/物理的世界のモジュール) 同様にインスタンシエートされ、もう 1 つは検証環境の動的な世界で使用されます。AXI4-Stream VIP は、仮想インターフェイスを使用して静的な世界を動的な世界に接続する IP コアです。仮想インターフェイスは、オブジェクトの動的な世界とモジュールおよびインターフェイスの静的な世界をつなぐメカニズムです。

AXI4‐Stream マスター VIP

図 4-3 に、 AXI4-Stream マスター VIP とテストベンチを示します。テストベンチは次の 3 つの部分で構成されます。

• ユーザー環境

• マスターエージェント

• AXI4-Stream マスター VIP

ユーザー環境とマスターエージェントは動的な世界にあり、 AXI4-Stream マスター VIP は静的な世界にあります。ユーザー環境はマスターエージェントと通信し、マスターエージェントは仮想インターフェイスを介して AXI4-Stream VIP インターフェイスと通信します。


図 4‐2: AXI4‐Stream VIP を使用したデザイン



AXI4-Stream System


AXI4-Stream Slave IP


AXI4-Stream Master IP

X18780-021417






マスターエージェントには次の 3 つのクラスメンバーがあります。

• マスタードライバー

• モニター

• 仮想インターフェイス

図 4-4 は、ストリームデータがどのように構築され、 AXI4-Stream VIP インターフェイスに送信されるかを示しています。初に、ユーザー環境でストリームトランザクションの変数が宣言されます。マスタードライバーは、new() 関数を使用してトランザクションを構築します。次に、ストリームトランザクションメンバーをユーザー環境で指定またはランダム化してセットアップします。マスター書き込みは、仮想インターフェイスを介して AXI4-Stream VIP インターフェイスにトランザクションを送信します。これを受けて AXI4-Stream VIP インターフェイスピンが受信を開始します。


図 4‐3: AXI4‐Stream VIP マスターのテストベンチ

Test Bench

AXI4-Stream System

Interface

Master Agent

Master Driver

Monitor

Virtual Interface

User Environment

Dynamic World

Static World


X18781-021417


図 4‐4: ストリームトランザクションフロー

Master Agent

Wiggling Pins of Interface

User Environment

Declare Stream Transaction

Fill In/Randomize Transaction

Master Driver

create_transaction

send

X18782-021417






AXI4‐Stream スレーブ VIP

図 4-5 に、 AXI4-Stream スレーブ VIP とテストベンチを示します。テストベンチは次の 3 つの部分で構成されます。

• ユーザー環境

• スレーブエージェント

• AXI4-Stream スレーブ VIP

ユーザー環境とスレーブエージェントは動的な世界にあり、 AXI4-Stream スレーブ VIP は静的な世界にあります。ユーザー環境はスレーブエージェントと通信し、スレーブエージェントは仮想インターフェイスを介して AXI4-Stream VIP インターフェイスと通信します。スレーブエージェントには次の 3 つのクラスメンバーがあります。

• スレーブドライバー

• モニター

• 仮想インターフェイス


図 4‐5: AXI4‐Stream VIP スレーブのテストベンチ

Test Bench

AXI4-Stream System

Interface

Slave Agent

Slave Driver

Monitor

Virtual Interface

User Environment

Dynamic World

Static World


X18783-021417






図 4-6 は、 ready 信号生成がどのように構築され、 AXI4-Stream VIP インターフェイスに送信されるかを示しています。初に、ユーザー環境で ready の変数を宣言されます。次に、ユーザー環境はランダム化または直接の値で ready 信号を指定します。

スレーブドライバーは、仮想インターフェイスを介して AXI4-Stream VIP インターフェイスに ready 信号を送信します。これを受けて AXI4-Stream VIP インターフェイスと関連するピンが受信を開始します。ユーザー環境内で ready 信号が作成/生成されない場合は、デフォルトのランダム化された ready パターンが生成され、インターフェイスに送信されます。

複数の AXI4‐Stream VIP

図 4-7 に、 1 つのデザインに複数の AXI4-Stream VIP を備えた構成とそのテストベンチを示します。 1 つの AXI4-Stream VIP の場合と同様に、動的な世界と静的な世界が仮想インターフェイスを介して接続されます。


図 4‐6: ready 生成フロー

Slave Agent

Wiggling Ready Pins of Interface

User Environment

Declare Stream Ready Generation

Fill In/Randomize Ready Generation

Slave Driver

create_ready

send

X18784-021417


図 4‐7:複数の AXI4‐Stream VIP のテストベンチ

Test Bench

AXI4-Stream System


Inte

rface

Pass-Through Agent

User Stimulus

Dynamic World

Static World

User Stimulus User Stimulus User Stimulus

DUT




AXI4-Stream Master IP

AXI4-Stream Slave IP

Inte

rface

Slave AgentMaster AgentPass-Through Agent

X18785-021417






IP インテグレーターでの AXI4‐Stream VIP 階層パスの確認

既に説明したように、ユーザー環境で AXI4-Stream VIP 用のエージェントを宣言する必要があります。また、ユーザー環境が AXI4-Stream VIP インターフェイスを構築し、仮想インターフェイスとして設定する際は、そのインターフェイスをエージェントに渡す必要があります。次のガイドラインは、 IP インテグレーターで AXI4-Stream VIP の階層パスを確認する手順を示します。

1. bd デザインを右クリックして、 [Generate Output Products] をクリックします (図 4-8)。

2. [General Output Products] が表示されたら、 bd デザインをもう一度右クリックして、 [Create HDL Wrapper] をクリックします。

注記: AXI4-Stream VIP コアは SystemVerilog 言語のみをサポートします。


図 4‐8: [Generate Output Products]






3. 図 4-9 に、ラッパー生成後の完成したインスタンスの階層を示します。

4. 生成されたラッパーをテストベンチ内の DUT モジュールとして使用します。3 つの AXI4-Stream VIP の階層パスは、 DUT.design_1.axi4stream_vip_0.inst、 DUT.design_1.axi4stream_vip_1.inst、および DUT.design_1.axi4stream_vip_2.inst です。

5. 階層内の VIP インスタンスの確認は、すべての IP の接続と検証チェックの完了後に行うことを推奨します。[Simulation Settings] をクリックして、シミュレーションツールをセットアップし、 [Run Simulation] をクリックします。図 4-10 に、 Mentor Graphics 社の Questa Advanced Simulator の結果を示します。階層を確認した後、SystemVerilog テストベンチ内でこの階層を使用して AXI4-Stream VIP API を駆動します。


図 4‐9:完成したデザイン階層






IP インテグレーターデザインで AXI4-Stream VIP をインスタンシエートし、階層パスを確認したら、次の手順としてテストベンチで AXI4-Stream VIP を使用します。第 5 章「サンプルデザイン」を参照してください。

コアへの制約

ここでは、 Vivado Design Suite でコアに制約を指定する方法について説明します。

必須の制約


デバイス、パッケージ、スピードグレードの選択


クロック周波数


クロック管理


クロック配置



図 4‐10: IP インテグレーターのデザイン階層内の AXI4‐Stream VIP インスタンス






バンク設定


トランシーバーの配置


I/O 規格と配置


シミュレーション

Vivado シミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 6] を参照してください。

重要: 7 シリーズまたは Zynq-7000 デバイスをターゲットにしたコアでは、 UNIFAST ライブラリはサポートされません。ザイリンクスの IP は UNISIM ライブラリでのみテストと認定が行われています。

合成およびインプリメンテーション

AXI4-Stream VIP コアは、ワイヤとして合成されるように設定された検証用 IP です。 AXI4-Stream VIP 用のインプリメンテーションはありません。





第 5章

サンプルデザインこの章では、 Vivado® Design Suite で提供されているサンプルデザインについて説明します。

重要: この IP のサンプルデザインは、 IP のコンフィギュレーションに合わせてカスタマイズされています。このサンプルデザインの目的は、 AXI4-Stream VIP の使用方法の実例を示すことです。 AXI4-Stream VIP は、 VHDL 階層に組み込まれた場合はプロトコルチェッカーとしてのみ動作します。 2 つの異なるリビジョン/バージョンの axi4stream_vip パッケージをインポートしないでください。すべての AXI4-Stream VIP と AXI4-Stream VIP の親コアは、新バージョンにアップグレードされている必要があります。

概要

図 5-1 に、 AXI4-Stream VIP のサンプルデザインを示します。

このセクションでは、 AXI4-Stream VIP コアがいかに機能するかの実例を示すサンプルテストについて説明します。サンプルテストは SystemVerilog で提供されます。サンプルデザインは、 Tcl コンソールフォルダーの AXI4-Stream VIP インストール領域に暗号化されたフォーマットで含まれています。

コアのサンプルデザインを開くと、サンプルファイルがテストベンチの標準パスで提供され、 bd デザインはインポートディレクトリの下に置かれます。サンプルデザインパッケージは、ディレクトリ example.srcs/sources_1/bd/ex_sim/ipshared の下に置かれます。

サンプルデザインは、次の 3 つのコンポーネントで構成されています。

• マスターモードの AXI4-Stream VIP

• パススルーモードの AXI4-Stream VIP

• スレーブモードの AXI4-Stream VIP


図 5‐1: AXI4‐Stream VIP のサンプルデザイン





第 5 章:サンプルデザイン

AXI4-Stream マスター VIP は、ストリームトランザクションを作成して、 AXI4-Stream パススルー VIP に送信します。 AXI4-Stream パススルー VIP は、 AXI4-Stream マスター VIP からストリームトランザクションを受信して、AXI4-Stream スレーブ VIP に送信します。 AXI4-Stream スレーブ VIP は、 ready 信号を生成して AXI4-Stream パススルー VIP に応答を返信し、 AXI4-Stream マスター VIP が ready に設定されるとこの VIP に応答を返信します。

AXI4-Stream VIP (マスター、パススルー、およびスレーブ) のモニターは常に有効であり、各インターフェイスからすべての情報を収集します。これらのモニターは、インターフェイスの情報をトランザクションレベルに変換し、スコアボードに送信します。テストベンチには 2 つのスコアボードが内蔵されています。テストベンチは、AXI4-Stream パススルー VIP を基準にして AXI4-Stream マスター VIP のセルフチェックを実行し、 AXI4-Stream パススルー VIP を基準にして AXI4-Stream スレーブ VIP のセルフチェックを実行します。

AXI4-Stream VIP コアは完全な自律型ではありません。テストが API を使用して作成されている場合、ユーザー環境からトランザクションをセットアップするにはさまざまな方法があります。 AXI4-Stream プロトコルに誤って違反することがあるため、メンバーに直接アクセスするのではなく、すべてのメンバーへのアクセスに API を介することを推奨します。

AXI4-Stream VIP がパススルーモードに設定されている場合、必要に応じてこれをランタイムマスターモードまたはランタイムスレーブモードに切り替え、その後パススルーモードに戻すことが可能です。

パススルーモードの AXI4-Stream VIP は、ランタイムマスターモードに切り替わると、 AXI4-Stream マスター VIP とまったく同じ動作をします。パススルーモードの AXI4-Stream VIP は、ランタイムスレーブモードに切り替わると、 AXI4-Stream スレーブ VIP と同じ動作をします。

重要: AXI4-Stream VIP がパススルーモードに設定されている場合、必ずすべてのトランザクションが終了してからモードを切り替えてください。トランザクションの終了を待機する方法の例は、サンプルデザインを参照してください。





第 6章

テストベンチこの章では、 Vivado® Design Suite で提供されているサンプルデザインのテストベンチについて説明します。

Vivado IP カタログまたは Vivado IP インテグレーターデザインからサンプルデザインを開くには、次の手順に従います。

1. Vivado IP カタログからサンプルデザインを開きます。

2. 新規プロジェクトを開き、 [IP Catalog] をクリックします。

3. [AXI4-Stream Verification IP] を検索します。 [AXI-4 Stream Verification IP] をダブルクリックして、 IP 設定と生成を実行します。

4. IP を右クリックして、 [Open IP Example Design] をクリックします。

注記: AXI4-Stream VIP が IP インテグレーターデザインのコンポーネントになっている場合は、AXI4-Stream VIP を右クリックして、 [Open IP Example Design] をクリックします。

いずれのシナリオでも、サンプルデザインを使用した新規プロジェクトが作成されます。サンプルデザインには、図 5-1 に示すように相互に直接接続されたマスター VIP、パススルー VIP、およびスレーブ VIP が含まれます。サンプルデザインのコンフィギュレーションは、元の VIP のコンフィギュレーションと同じです。

AXI4‐Stream VIP のサンプルテストベンチとテスト

サンプルデザインは VIP のコンフィギュレーションに合わせて生成されるため、テストベンチも AXI4-Stream VIP のコンフィギュレーションと一致するよう設定されます。このサンプルデザインは次のシナリオを実行できます。

• パススルーモードの AXI4-Stream パススルー VIP。 AXI4-Stream マスター VIP は、簡単な順次ランダムストリーム転送を生成し、 AXI4-Stream スレーブ VIP に渡します。

• AXI4-Stream パススルー VIP をランタイムマスターモードに切り替えて、簡単な順次ランダムストリーム転送を生成し、 AXI4-Stream スレーブ VIP に渡します。

• AXI4-Stream パススルー VIP をランタイムスレーブモードに切り替えます。 AXI4-Stream マスター VIP が簡単な順次ランダムストリーム転送を生成します。





第 6 章: テストベンチ

便利なコーディングのガイドラインおよび例

テストベンチの必須条件

AXI4-Stream VIP 用テストベンチのコーディングは、次の要件を満たしている必要があります。これらを満たさない場合、 AXI4-Stream VIP は機能しません。

1. 2 つの必須パッケージ axi4stream_vip_v1_0_0_pkg と <component_name>_pkg をインポートします。axi4stream_vip_v1_0_0_pkg には、 AXI4-Stream VIP 用のエージェントクラスとそのサブクラスが含まれます。各 VIP インスタンスに、出力の作成時に自動的に生成されるコンポーネントパッケージがあります。このコンポーネントパッケージには、パラメーターで指定されるエージェントの typedef クラスが含まれます。 VIP をリコンフィギュレーションしてもテストベンチには影響を与えないため、このパッケージをインポートすることを推奨します。図 6-1 に、 AXI4-Stream VIP と、テストベンチにコピーされる特定のパッケージを示します。

2. コードスニペットをテストベンチにコピーします (図 6-1 参照)。 X-Ref Target - Figure 6-1

図 6‐1: テストベンチパッケージのコード






サンプルデザインには 3 つの AXI4-Stream VIP がインスタンシエートされているため、テストベンチ全体では次に示す 4 つのパッケージをインポートする必要があります。

import axi4stream_vip_v1_0_0_pkg::*;import ex_sim_axi4stream_vip_mst_0_pkg::*;import ex_sim_axi4stream_vip_slv_0_pkg::*;import ex_sim_axi4stream_vip_passthrough_0_pkg::*;

サンプルデザイン内の各 AXI4-Stream VIP のコンポーネント名は次のとおりです。

° AXI4-Stream マスター VIP: ex_sim_axi4stream_vip_mst_0

° AXI4-Stream スレーブ VIP: ex_sim_axi4stream_vip_slv_0

° AXI4-Stream パススルー VIP: ex_sim_axi4stream_vip_passthrough_0

それぞれに対応するパッケージは次のとおりです。

° ex_sim_axi4stream_vip_mst_0_pkg

° ex_sim_axi4stream_vip_slv_0_pkg

° ex_sim_axi4stream_vip_passthrough_0_pkg

3. 標準的な SystemVerilog テストベンチと同じ方法で、モジュールのテストベンチを作成します。

module testbench(); … endmodule

4. (tready が High のときに) 使用するトランザクションクラスハンドルと ready クラスハンドルを宣言します。

// write transaction created by master VIP axi4stream_transaction wr_transaction; // Ready signal created by slave VIP when TREADY is High axi4stream_ready_gen ready_gen;

5. エージェントを宣言します。通常は、 1 つの AXI4-Stream VIP につき 1 つのエージェントを宣言する必要があります。 AXI4-Stream VIP がパススルーモードに設定され、モニターが不要な場合でも、この IP はランタイムマスターモードまたはランタイムスレーブモードに切り替わる可能性があるため、 ready クラスを宣言しておくことを推奨します。

つまり、 6 つの AXI4-Stream VIP を使用するデザインでは、 6 つのコンポーネントパッケージをインポートし、6 つのエージェントを宣言して (ここで新たに) 構築し、適切なインターフェイスを割り当てる必要があります。マスター VIP の場合は component_name_mst_t を宣言し、スレーブ VIP の場合は component_name_slv_t を、パススルー VIP の場合は component_name_passthrough_t を宣言する必要があります。エージェントを構築する際は、そのエージェントにインスタンスのインターフェイスを割り当てるように特に注意する必要があります。階層パスの確認については、第 4 章「デザインフローの手順」を参照してください。

ex_sim_axi4stream_vip_mst_0_mst_t mst_agent; ex_sim_axi4stream_vip_slv_0_slv_t slv_agent; ex_sim_axi4stream_vip_passthrough_0_passthrough_t passthrough_agent; //After declaration, new has to be done mst_agent = new("master vip agent",DUT.ex_design.axi4stream_vip_mst.inst.IF); slv_agent = new("slave vip agent",DUT.ex_design.axi4stream_vip_slv.inst.IF); passthrough_agent = new("passthrough vip agent",DUT. ex_design.axi4stream_vip_passthrough.inst.IF);






6. エージェントの構築した後にこれを起動するには、 AXI4-Stream マスター VIP またはランタイムマスターモードの AXI4-Stream パススルー VIP の場合は start_master を呼び出す必要があります。 AXI4-Stream スレーブ VIP またはランタイムスレーブモードの AXI4-Stream パススルー VIP の場合は start_slave を呼び出す必要があります。

エージェントを停止するには、 AXI4-Stream マスター VIP またはランタイムマスターモードの AXI4-Stream パススルー VIP の場合は stop_master を呼び出す必要があります。AXI4-Stream スレーブ VIP またはランタイムスレーブモードの AXI4-Stream パススルー VIP の場合は stop_slave を呼び出す必要があります。パススルー VIP の動作モードは、ランタイムマスターモード、ランタイムスレーブモード、またはパススルーモードのいずれかです。

したがって、パススルー VIP エージェントの start_master と start_slave を同時に呼び出すことはできません。パススルー VIP をランタイムマスターモードからランタイムスレーブモードに切り替えるときは、stop_master を呼び出す必要があります。パススルー VIP をランタイムスレーブモードからランタイムマスターモードに切り替えるときは、 stop_slave を呼び出す必要があります。

// start master/slave VIP agentmst_agent.start_master();slv_agent.start_slave();…// stop master/slave VIP agentmst_agent.stop_master();slv_agent.stop_slave();… // passthrough VIP switch to run time master mode passthrough_agent.start_master(); …. // passthrough VIP switch to run time slave mode passthrough_agent.stop_master(); passthrough_agent.start_slave();…// passthrough VIP switch to run time master mode passthrough_agent.stop_slave(); passthrough_agent.start_master();

7. アイドル状態にあるバスは、すべての信号を 0 に駆動します。これは、 AXI4-Stream VIP 内で AXI4-Stream プロトコルチェッカーが使用されているためです。 AXI4-Stream プロトコルチェッカーは合成可能であるため、間違ったアサーションのトリガーとなる case 等価性はありません。これが設定されていない場合、間違ったアサーションが発生します。 AXI4-Stream プロトコルチェッカーの詳細については、『ARM® Advanced Microcontroller Bus Architecture (AMBA®) AXI バージョン 4 仕様』 [参照 1] を参照してください。

mst_agent.vif_proxy.set_dummy_drive_type(XIL_AXI_VIF_DRIVE_NONE); slv_agent.vif_proxy.set_dummy_drive_type(XIL_AXI_VIF_DRIVE_NONE); passthrough_agent.vif_proxy.set_dummy_drive_type(XIL_AXI_VIF_DRIVE_NONE);

8. トランザクションを作成します。 AXI4-Stream マスター VIP またはランタイムマスターモードの AXI4-Stream パススルー VIP の場合は、トランザクションを作成し、ランダム化し、 VIP インターフェイスに送信する必要があります。次のコードは、どのように 1 つのトランザクションを作成し、 VIP インターフェイスに送信するかを示しています。

// Master agent create write transaction wr_transaction = mst_agent.wr_driver.create_transaction("write transaction"); // set_transaction_depth is used to setup maximum outstanding write transactions // for master VIP,if not set, default is 16 (optional) mst_agent.wr_driver.set_transaction_depth(2); // randomize the transaction WR_TRANSACTION_FAIL_1a: assert(wr_transaction.randomize()); // send the transaction to VIP interface mst_agent.wr_driver.send(wr_transaction);






テストベンチのオプションの条件

1. ready 信号を作成するには、 AXI4-Stream スレーブ VIP またはランタイムスレーブモードの AXI4-Stream パススルー VIP を使用します。 tready が有効になるように設定する際に、特定の ready 信号を作成する場合は、create ready を使用して、 Low および High パターンを設定して VIP インターフェイスに送信します。特定の ready 信号を作成しない場合は、 AXI4-Stream VIP によってデフォルトの ready 信号が生成されます。次のコードは、 XIL_AXI4STREAM_READY_GEN_OSC と XIL_AXI4STREAM_READY_GEN_SINGLE という異なるポリシーを使用して 2 つの ready 信号を生成する方法を示しています。また、set_use_variable_range() を呼び出すことで、 ready の Low 時間と High 時間をランダムに生成できます。

// slave agent driver create ready and set it up ready_gen = slv_agent.driver.create_ready("ready_gen"); ready_gen.set_ready_policy(XIL_AXI4STREAM_READY_GEN_OSC);

ready_gen.set_low(1); ready_gen.set_high(2); slv_agent.driver.send_tready(ready_gen);

ready_gen = slv_agent.driver.create_ready("ready_gen 2"); ready_gen.set_ready_policy(XIL_AXI4STREAM_READY_GEN_SINGLE); ready_gen.set_low_time(1); slv_agent.driver.send_tready(ready_gen);

2. AXI4-Stream VIP 用のテストベンチをコーディングする際に、オプションでモニターを有効にできます。コードはモニターおよびスコアボード用に表示されます。

3. モニタートランザクションを宣言し、スコアボード用に構築します。次に示すのは、パススルー VIP を基準にしてマスター VIP をチェックするスコアボードのコードスニペットです。

//monitor transaction from master VIP axi4stream_monitor_transaction mst_monitor_transaction; //monitor transaction queue for master VIP axi4stream_monitor_transaction master_moniter_transaction_queue[$]; // size of master_moniter_transaction_queue xil_axi4stream_uint master_moniter_transaction_queue_size =0; //scoreboard transaction from master monitor transaction queue axi4stream_monitor_transaction mst_scb_transaction; //monitor transaction from passthrough VIP axi4stream_monitor_transaction passthrough_monitor_transaction; //monitor transaction queue for passthrough VIP for scoreboard 1 axi4stream_monitor_transaction passthrough_master_moniter_transaction_queue[$]; //size of passthrough_master_moniter_transaction_queue; xil_axi4stream_uint passthrough_master_moniter_transaction_queue_size =0; //scoreboard transaction from passthrough VIP monitor transaction queue axi4stream_monitor_transaction passthrough_mst_scb_transaction;

// Master VIP monitor collect its interface information and put it into transaction queue initial begin forever begin mst_agent.monitor.item_collected_port.get(mst_monitor_transaction); master_moniter_transaction_queue.push_back(mst_monitor_transaction); master_moniter_transaction_queue_size++; end end

// passthrough vip monitors all the transaction from interface and put then into transaction queue initial begin






forever begin passthrough_agent.monitor.item_collected_port. get(passthrough_monitor_transaction); if (exdes_state != EXDES_PASSTHROUGH_SLAVE) begin passthrough_master_moniter_transaction_queue.push_back(passthrough_monitor_transaction); passthrough_master_moniter_transaction_queue_size++; end if (exdes_state != EXDES_PASSTHROUGH_MASTER) begin passthrough_slave_moniter_transaction_queue.push_back(passthrough_monitor_transaction); passthrough_slave_moniter_transaction_queue_size++; end end end

//simple scoreboard doing self checking //comparing transaction from master VIP monitor with transaction from passsthrough VIP in slave side // if they are match, SUCCESS. else, ERROR initial begin forever begin wait (master_moniter_transaction_queue_size>0 ) begin mst_scb_transaction = master_moniter_transaction_queue.pop_front; master_moniter_transaction_queue_size--; wait( passthrough_slave_moniter_transaction_queue_size>0) begin passthrough_slv_scb_transaction = passthrough_slave_moniter_transaction_queue.pop_front; passthrough_slave_moniter_transaction_queue_size--; if (passthrough_slv_scb_transaction.do_compare(mst_scb_transaction) == 0) begin $display("Master VIP against passthrough VIP scoreboard : ERROR: Compare failed"); error_cnt++; end else begin $display("Master VIP against passthrough VIP scoreboard : SUCCESS: Compare passed"); end comparison_cnt++; end end end end

4. API を使用して、デバッグ目的でエージェントのタグと冗長性を設定します。

//set tag for agents for easy debugmst_agent.set_agent_tag("Master VIP");slv_agent.set_agent_tag("Slave VIP");passthrough_agent.set_agent_tag("Passthrough VIP");//verbosity level which specifies how much debug information to produce// 0 - No information will be shown.// 400 - All information will be shown.mst_agent.set_verbosity(mst_agent_verbosity);slv_agent.set_verbosity(slv_agent_verbosity);passthrough_agent.set_verbosity(passthrough_agent_verbosity);






簡単な Loop 構文の例

ダイレクトテストをコーディングする際は、通常は for ループを使用して、マスター VIP またはスレーブ VIP、あるいはその両方に対して大量のスティミュラスを効率的に生成します。次に例を示します。

wr_transaction = mst_agent.driver. create_transaction("write transaction");mst_agent.driver.set_transaction_depth(2);for(int i = 0; i < 16; i++) begin WR_TRANSACTION_FAIL_1a: assert(wr_transaction.randomize()); mst_agent.driver.send(wr_transaction);end

この for ループ内で、マスター VIP エージェントは 16 のトランザクションを生成し、 VIP インターフェイスに送信します。ランダム化エラーのデバッグ用に、ここには WR_TRANSACTION_FAIL_1a が追加されています。

トランザクションの例

トランザクションの作成後、異なる手法でトランザクションを設定できます。サンプルデザインでは、書き込みトランザクションおよび読み出しトランザクション用の 3 つの手法を示しています。手法 1 は、トランザクションの作成後、トランザクションを完全にランダム化します。手法 2 は、 API を使用したトランザクションの設定方法を示しています。

手法 1 (書き込みトランザクション)

wr_transaction = mst_agent.driver.create_transaction("write transaction");WR_TRANSACTION_FAIL_1b: assert(wr_transaction.randomize());mst_agent.driver.send(wr_transaction);

手法 2 (書き込みトランザクション)

wr_transaction = mst_agent.driver.create_transaction("write transaction");wr_transaction.set_id(mtest_id);wr_transaction.set_data(mtest_data);wr_transaction.set_dest(mtest_dest);wr_transaction.set_last(mtest_last);wr_transaction.set_strb(mtest_strb);….mst_agent.wr_driver.send(wr_transaction);





付録 A

アップグレードこの付録は、コアの初のリリースには適用されません。





付録 B

AXI4‐Stream VIP エージェント設計手法およびフロー

この付録では、 AXI4-Stream VIP エージェントの設計手法およびフローについて説明します。 AXI4-Stream VIP には、次の 3 つのエージェントがあります。

• AXI4-Stream マスターエージェント

• AXI4-Stream スレーブエージェント

• AXI4-Stream パススルーエージェント

AXI4‐Stream マスターエージェント

AXI マスター VIP をインスタンシエートする際は、マスターエージェントを宣言して構築する必要があります。クラス axi4stream_mst_agent には、マスター Verification IP 全体を構成するほかのコンポーネントも含まれます。該当するコンポーネントは、モニター、ドライバー、および vif_proxy です。

X-Ref Target - Figure B-1

図 B‐1: AXI4‐Stream マスター VIP エージェント

AXI4-Stream Interface

Master DriverAXI4-Stream Monitor

Virtual Interface

User Environment

AXI4-Stream Agent

X18844-031517





付録 B: AXI4‐Stream VIP エージェント設計手法およびフロー

AXI4‐Stream マスタードライバー

• ユーザー環境からトランザクションを受信し、ストリームインターフェイスを駆動します。

• トランザクションが受理された場合、完了したトランザクションを返します。

AXI4‐Stream モニター

• AXI4-Stream インターフェイスをモニターします。

• 分析ポートにトランザクションを収集します。

書き込みトランザクションフロー

AXI4-Stream マスター書き込みトランザクションは、次の手順でマスターエージェントを通って処理されます。

1. ドライバーが try_next_item によって次のトランザクションを要求します。これは get_next_item をブロックするバリアントです。

2. ユーザー環境で 1 つのトランザクションが作成されます。このトランザクションには次が含まれます。

° コマンド情報 – TID、 TDEST、 TSTRB、 TKEEP、 TUSER、 TLAST、および TDATA (利用可能な場合)

° マスターによって制御されるタイミング – 2 つの転送間の遅延

3. ユーザー環境でドライバーに対してトランザクションがプッシュされます。

4. ドライバーは REQUEST ポートからトランザクションをポップし、処理してインターフェイスへ駆動するためにキューに入れます。

5. インターフェイスがスレーブから TREADY を受信すると、マスタードライバーは (同じ transaction_id を持つ) トランザクションのコピーをユーザー環境に返します。

6. ユーザー環境が完了したトランザクションを受信します。トランザクションの ID が更新されるため、このシーケンスでトランザクションが完了したことが認識されます。


図 B‐2:書き込みトランザクションフロー

Master Driver

User Environment

4

1

2

3

5

6

X18845-031517






AXI4‐Stream スレーブエージェント

AXI4-Stream スレーブ VIP をインスタンシエートする際は、スレーブエージェントを宣言して構築する必要があります。クラス slv_agent には、スレーブ Verification IP 全体を構成するほかのコンポーネントも含まれます。該当するコンポーネントは、モニターとドライバーです。

AXI4‐Stream スレーブドライバー

• ユーザー環境から TREADY トランザクションを受信し、 HAS_TREADY が有効の場合は TREADY 信号を駆動します。

• HAS_TREADY が無効の場合は、 TREADY は常時 High に設定されます。


• AXI4-Stream インターフェイスをモニターします。

• 完了したトランザクションを分析ポートに収集します。

TREADY のタイミングフロー

• TREADY はストリームトランザクションから独立して生成されます。

• TREADY のコンフィギュレーションは、同じトランザクションから得られたものではありません。

• さまざまなタイミングオプションについては、「設定可能な Ready の遅延」を参照してください。


図 B‐3: AXI4‐Stream スレーブ VIP エージェント


Slave DriverAXI4-Stream Monitor

Virtual Interface

User Environment

RDATABRESPCMD

AXI4-Stream Slave Agent

CMD

X18847-031517







図 B‐4: TREADY のタイミングフロー

Initialize Current TREADY

Configuration

GET

Initial TREADY Configuration

TREADY Configuration

Process Current TREADY Configuration

Assert TREADY

Data Accepted

TREADY Configuration Queue If not empty, replace

current TREADY configuration.

data_accepted_eventwrite_address_phase_end

X18848-031517






AXI4‐Stream パススルーエージェント

AXI4-Stream パススルー VIP をインスタンシエートする際は、パススルーエージェントを宣言して構築する必要があります。クラス axi4stream_passthrough_agent には、パススルー Verification IP 全体を構成するほかのコンポーネントも含まれます。パススルー VIP は、ランタイムマスターモードまたはランタイムスレーブモードに切り替わるオプションを備えています。パススルーエージェントには、モニター、マスタードライバー、およびスレーブドライバーが含まれます。

AXI4‐Stream マスタードライバー

mst_agent 内の AXI4-Stream マスタードライバーと同じ機能です。

AXI4‐Stream スレーブドライバー

slv_agent 内の AXI4-Stream スレーブドライバーと同じ機能です。


マスター /スレーブエージェントモニターと同じ機能です。


図 B‐5: AXI4‐Stream パススルー VIP エージェント


Master Driver Slave DriverAXI4-Stream Monitor

Virtual Interface

User Environment

AXI4-Stream Pass-Through Agent

X18849-031617






READY の生成

READY 信号は、ほかの属性から独立して生成されます。 axi4stream_ready_gen は、 READY の生成に使用されるクラスです。

設定可能な Ready の遅延

READY 信号の動作は、さまざまな条件の影響を受けます。いつ READY をアサートするかやどれだけの時間 READY をアサートしたままにするかについての要件はありません。電源投入後、どのような状態になったときに READY をアサートしなければならないかも規定されていません。

READY 信号の制御は、スレーブエージェントのドライバーで設定されます。READY 信号の生成を制御するために、2 つの主なコンフィギュレーションがあります。ただし、プログラミングモデルを簡略化するために、これらは異なるコンフィギュレーションとして示されることがあります。

表 B-1 に、設定可能な READY の遅延の説明を示します。

表 B‐1:設定可能な Ready の遅延

メンバー名デフォルト範囲説明

use_variable_ranges FALSE 0 ～ 1

TRUE に設定されている場合、このプロパティは、小/ 大範囲に基づいて high_time、 low_time、および event_count のランダムな値を生成するように ready_gen クラスに指示します。

FALSE に設定されている場合、 ready_gen は、 high_time、 low_time、および event_count のプログラムされた値を使用します。

max_low_time 5 0 ～ 232 - 1 low_time 値の制約に使用されます。 low_time 制約の大範囲を指定します。

min_low_time 0 0 ～ 232 - 1 low_time 値の制約に使用されます。 low_time 制約の小範囲を指定します。

low_time 2 0 ～ 232 - 1 使用される場合、 *READY が Low で駆動されるサイクル数を指定します。

max_high_time 5 0 ～ 232 - 1 high_time 値の制約に使用されます。 high_time 制約の大範囲を指定します。

min_high_time 0 0 ～ 232 - 1 high_time 値の制約に使用されます。 high_time 制約の小範囲を指定します。

high_time 5 0 ～ 232 - 1 使用される場合、 *READY が High で駆動されるサイクル数を指定します。

max_event_count 1 1 ～ .232 - 1event_count 値の制約に使用されます。 event_count 制約の大範囲を指定します。

min_event_count 1 1 ～ .232 - 1event_count 値の制約に使用されます。 event_count 制約の小範囲を指定します。

event_count 1 0 ～ 232 - 1使用される場合、ポリシーの終了までにサンプリングされるハンドシェイクの数を指定します。

event_count_reset 2000 0 ～ 232 - 1 ウォッチドッグの待機時間を指定します。






GEN_SINGLE/RAND_SINGLE (デフォルトポリシー )

このポリシーがアクティブの場合、 low_time サイクルの間 *READY 信号を 0 に駆動した後、このチャネル上で 1 つのハンドシェイク (ready 生成ポリシーでイベントと呼ばれる ) が発生するまで 1 に駆動します。このポリシーは、チャネルにほかのポリシーが適用されるまで繰り返されます。


図 B‐6: GEN_SINGLE/RAND_SINGLE

low_time

*READY

A B

high_time

*VALID

X18603-031517






GEN_OSC/RAND_OSC – アサートされ、指定されたサイクル数の間アサートされたままになる

このポリシーがアクティブの場合、 low_time サイクルの間 *READY 信号を 0 に駆動した後、 high_time サイクルの間 1 に駆動します。

注記:指定したサイクル数が経過するまで、 *READY はアサートされたままになります。このポリシーは、チャネルにほかのポリシーが適用されるまで繰り返されます。

図 B-7 に、イベント A の後、 low_time ACLK の遅延に続いて READY がアサートされているポリシーの図を示します。 high_time サイクルの ACLK が経過すると、 READY はディアサートされ、カウンターは A から再開されます。


図 B‐7: GEN_OSC/RAND_OSC

low_time

*READY

A B

high_time

X18601-031517






GEN_EVENTS/RAND_EVENTS – アサートされ、指定されたイベント数の間アサートされたままになる

このポリシーがアクティブの場合、low_time サイクルの間 *READY 信号を 0 に駆動した後、 event_count 回のハンドシェイクが発生するまで 1 に駆動します。

注記:内蔵のウォッチドッグがあり、 event_cycle_count_reset サイクルが経過しても、指定した回数のイベントが発生しない場合にトリガーします。これにより、ポリシーのその部分は終了します。このポリシーは、チャネルにほかのポリシーが適用されるまで繰り返されます。

low_time の値の範囲は 0 ～ 256 サイクルです。 N 回のチャネル受理イベントが発生するまで、 READY はアサートされたままになります。ここで、 N は 1 ～ N ビートです。これにより、指定したサイクル数が経過した時点で READY をアサートし、その後無制限に、または指定した数のイベントが発生するまで、アサートしたままにすることができます。

セルフドレイン FIFO をモデル化する際は、イベントサイクルカウントタイムのリセット機能を利用できます。これにより、指定した数のイベントが発生した時点で (イベントサイクルカウントタイムが期限切れになっていない限り ) READY をディアサートするように設定できます。イベントサイクルカウントタイムが期限切れになると、イベントカウントはリセットされ、次の N 個のイベントが発生するまで READY はアサートされたままになります。

図 B-8 に、イベント A の後、 low_time ACLK の遅延に続いて READY がアサートされるポリシーの図を示します。READY はイベント E1 ～ E4 の間アサートされたままになり、指定した数のイベントが発生したため、そこでディアサートされます。アルゴリズムは A から再開されます。


図 B‐8: GEN_EVENTS/RAND_EVENTS

low_time

Event Counter

*READY

A E1 E2 E3 E4

X18600-031517






GEN_AFTER_VALID_SINGLE/RAND_AFTER_VALID_SINGLE

このポリシーは、 *VALID のアサートが検出されたときにアクティブになります。このポリシーが有効にされている場合、 low_time の間 *READY を Low に駆動した後、 1 つのハンドシェイクが検出されるまで *READY をアサートします。このポリシーは、チャネルにほかのポリシーが適用されるまで繰り返されます。


図 B‐9: GEN_AFTER_VALID_SINGLE/RAND_AFTER_VALID_SINGLE

low_time

*READY

A B

high_time

*VALID

X18603-031517






GEN_AFTER_VALID_EVENTS/RAND_AFTER_VALID_EVENTS

このポリシーは、 *VALID のアサートが検出されたときにアクティブになります。このポリシーが有効にされている場合、 low_time の間 *READY を Low に駆動した後、 event_count 回のハンドシェイクを受信するか、または event_count_reset サイクルが経過するまで、 *READY を High に駆動します。このポリシーは、チャネルにほかのポリシーが適用されるまで繰り返されます。


図 B‐10: GEN_AFTER_VALID_EVENTS/RAND_AFTER_VALID_EVENTS

delta1

Event Counter

*READY

A E1 E2 E3 E4

*VALID

X18602-121316






GEN_AFTER_VALID_OSC/RAND_AFTER_VALID_OSC

このポリシーは、 *VALID のアサートが検出されたときにアクティブになります。このポリシーが有効にされている場合、 low_time の間 *READY を Low に駆動した後、 high_time の間 *READY を High に駆動します。このポリシーは、チャネルにほかのポリシーが適用されるまで繰り返されます。

GEN_AFTER_RANDOM

このポリシーを使用して、 low_time、 high_time、 event_count を含むさまざまなポリシーをランダムに生成できます。このポリシーが使用される場合は、前のポリシーが完了した時点で新しいポリシーをランダムに選択します。

このポリシーは、小/ 大のペア数を使用して low_time、 high_time、および event_count の値を生成します。


図 B‐11: GEN_AFTER_VALID_OSC/RAND_AFTER_VALID_OSC

low_time

*READY

A B

high_time

*VALID

X18603-031517





付録 C

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ザイリンクスウェブサイト

AXI4-Stream VIP を使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでサービスリクエストを作成してください。

資料

この製品ガイドは AXI4-Stream VIP に関する主要資料です。このガイド、並びに設計プロセスで使用する各製品の関連資料はすべて、ザイリンクスサポートウェブページ (https://japan.xilinx.com/support) または Xilinx Documentation Navigator から入手できます。

Xilinx Documentation Navigator は、ダウンロードページからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

アンサー

アンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の新情報にアクセスできるよう作成および管理されています。

このコアに関するアンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。

AXI4‐Stream VIP に関するマスターアンサー

AR: 68726




https://japan.xilinx.com/support/download.html


https://japan.xilinx.com/support/answers/68726.html




付録 C:デバッグ

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートを japan.xilinx.com/support で提供しています。ただし、次のいずれかに該当する場合、タイミング、機能、サポートは保証されません。

• 資料で定義されていないデバイスにソリューションをインプリメントした場合。

• 資料で定義されている許容範囲を超えてカスタマイズした場合。

• 「DO NOT MODIFY」とされているデザインセクションに変更を加えた場合。

ザイリンクステクニカルサポートへのお問い合わせは、ザイリンクスサポートウェブページを参照してください。







付録 D

その他のリソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

Xilinx Documentation Navigator およびデザインハブ

Xilinx Documentation Navigator (DocNav) では、ザイリンクスの資料、ビデオ、サポートリソースへアクセスでき、特

定の情報を取得するためにフィルター機能や検索機能を利用できます。Xilinx Documentation Navigator を開くには、次

のいずれかを実行します。

• Vivado® IDE で [Help] → [Documentation and Tutorials] をクリックします。

• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をクリックします。

• Linux コマンドプロンプトに「docnav」と入力します。

ザイリンクスのデザインハブでは、資料へのリンクがデザインタスクおよびトピックごとにまとめられており、こ

れらを参照することで重要なコンセプトに関する知識を得たり、よくある質問 (FAQ) を参考に問題を解決できます。

デザインハブにアクセスするには、次のいずれかを実行します。

• Xilinx Documentation Navigator で [Design Hubs View] タブをクリックします。

• ザイリンクスウェブサイトでデザインハブのページを参照します。

注記: Xilinx Documentation Navigator の詳細は、ザイリンクスウェブサイトの Documentation Navigator ページを参照してください。 Xilinx Documentation Navigator から日本語版は参照できません。ウェブサイトのデザインハブページの一部は翻訳されており、日本語版が提供されている場合はそのリンクも追加されています。



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav




付録 D: その他のリソースおよび法的通知

参考資料

次の資料は、この製品ガイドの補足資料として役立ちます。日本語版のバージョンは、英語版より古い場合があります。

注記:日本語版のバージョンは、英語版より古い場合があります。

1. ARM® AMBA® AXI 仕様のダウンロード手順は、 ARM AMBA 仕様に記載されています。次の仕様書を参照してください。

° 『AMBA AXI4-Stream Protocol Specification』

° 『AMBA AXI Protocol v2.0 Specification』

2. 『AXI Protocol Checker LogiCORE™ IP 製品ガイド』 (PG101)

3. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994: 英語版、日本語版)

4. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896: 英語版、日本語版)

5. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910: 英語版、日本語版)

6. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900: 英語版、日本語版)

7. 『ISE から Vivado Design Suite への移行ガイド』 (UG911: 英語版、日本語版)

8. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904: 英語版、日本語版)

9. 『LogiCORE IP AXI Interconnect 製品ガイド』 (PG059)

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2017 年 6 月 7 日 1.0 • 「IP の概要」の表に注記 #5 ～ #7 を追加。

• 「AXI プロトコルチェックと説明」の表を更新。

• 「サンプルデザイン」の章の注記を更新。

2017 年 4 月 5 日 1.0 初版


http://infocenter.arm.com/help/index.jsp

https://www.xilinx.com/cgi-bin/docs/ipdoc?c=axi_protocol_checker;v=latest;d=pg101-axi-protocol-checker.pdf https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_protocol_checker;v=latest;d=pg101-axi-protocol-checker.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

https://www.xilinx.com/cgi-bin/docs/ipdoc?c=axi_interconnect;v=latest;d=pg059-axi-interconnect.pdf https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_interconnect;v=latest;d=pg059-axi-interconnect.pdf




付録 D: その他のリソースおよび法的通知

お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供

され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれ

らに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または

貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わな

い (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害に

は、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の

損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能で

あったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に

含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いま

せん。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一

定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件

に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケー

ションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を

使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性

の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セー

フティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用

前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品

を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

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その他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。すべてのその他の商標は、それぞれの保有

者に帰属します。

この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] まで、または各ページの

右下にある [フィードバック送信] ボタンをクリックすると表示されるフォームからお知らせください。フィードバックは日本語で

入力可能です。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受

け付けておりません。あらかじめご了承ください。


https://japan.xilinx.com/legal.htm#tos

https://japan.xilinx.com/legal.htm#tos

mailto:[email protected]


axi4-stream verification ip v1 - xilinx...axi4‐stream vip v1.0 4 pg277 2017 年 6 月 7 日...

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