sistemas combinacionales y secuenciales

5/27/2018 Sistemas Combinacionales y Secuenciales

CONVERTIDORANALGICO/

DIGITAL

CONVERTIDORDIGITAL/

ANALGICO

AMPLIFICADORLINEAL

TRATAMIENTOseal analgica

sealdigital

sealdigital

sealanalgica

ALTAVOZ


LOW

HIGH Nivel 1

Nivel 0

Zona deincertidumbre

VH(mx)

VL(mx)

VH(min)

VL(min)

t t

C C

sealanalgica

se almuestreadadigitalmente

10 10

20 20

30 30

40 40

50 50

60 60

1 12 23 34 45 56 6grfica A grfica B

perdemos

valoresimportantes


90% 90%

10%

50% 50%

10%

t tr f

10%

t w

PULSO POSITIVO

PULSO NEGATIVO

flancode subida

flanco de bajada

flanco de bajada

flanco de subida

t w

T

a e a per ca

(b) Seal no peridica


0 6x2,

0 6x8,

0 2x2,

0 8x8,

0 4x2,

0 4x8,

0 8x2,

0 2x8,

12,

48,

04,

64,

08,

32,

16,

16,

MSB

MSB

LSB

LSB

Parte fraccionaria de decimal a binario2 6 = 1101 ,1001...6, 0(10 (2

Parte fraccionaria de decimal a octal2 6 = 3 ,4631...6, 2(10 (8

0 6x16

, 0 6x16

, 0 6x16

, 0 6x16

,

96, 96, 96, 96,

Parte fraccionaria de decimal a hexadecimal2 6 = 1A,9999...(10 (166,

...

...

...

MSB LSB

26 26 260 2 10

10

1

2 8 162

22

13 3 16

31

MSB

LSB

26 = 11010

Decimal Binario

(10 (2 26 = 32

Decimal Octal

(10 (8 26 = 1A

Decimal Hexadecimal

(10 (16

A

MSB MSB

LSB LSB


>

275(8

BD(16

010 111 101(2

17F(16

0577(8

0001 0111 1111(2

166(16

(2

17F(16

0001 0111 1111(2

127(8

001 010 111(2

274(8

010 111 100(2


1 0 0 1

0 0 1 1

NNegativo

NPositivo

0001 0111 0010 (172)0010 0111 0001 (271)

0100 00111110 (443)-10100100

+

1

No es BCD, se le resta 10(se genera acarreo)

0 1 0 (2)0 1 0 (2)

1 0 0 (4)

+

1 acarreo

1 0 1 (5)1 0 1 (5)

1 1 0 0 1 (25)

1 0 10 0 0

x

1 0 1

+

1 0 0 (4)0 1 0 (2)

0 1 0 (2)

--

acarreo


(-2) Con 3 bits110

(-2) Con 5 bits11110

Bit de signo

Bits de signo

010(2)

101

1110(-2)

+

(2) (-2)0010 1101

(5) (-5)0101 1010

C1

C1


0

0

0

0

1

1

1

1

0

0

1

1

0

0

1

1

0

1

0

1

0

1

0

1

F

0

1

0

1

0

1

1

1

a+b+c

a+ +cb

a+b+c

semultiplican

a b c

F= ( ) ( ) ( )a+ b+c a+ + c + b+ c b a

a

0

0

0

0

1

1

1

1

b

0

0

1

1

0

0

1

1

c

0

1

0

1

0

1

0

1

F

0

0

0

1

0

1

1

1

a c b

a b c

a b c

a b c

F= ( )+( )+( )+( )a b c b c a c a b a b c sesuman


Estndar IEC

X X

Z ZY Y1

Smbolo lgico

Tabla de verdad Cronograma

Expresin booleana

Y = X+Z

X

0

1

0

1

Z Y

0 1

0 0

1 0

1 0

X

Z

Y

>

Estndar IEC

X X

Z ZY Y&

Smbolo lgico


Expresin booleana

Y = XZ

X

0

1

0

1

Z Y

0 1

0 1

1 1

1 0

X

Z

Y

Estndar IEC

X X

Z ZY Y1

Smbolo lgico


Expresin booleana

Y = X+Z

X

0

1

0

1

Z Y

0 0

0 1

1 1

1 1

X

Z

Y

>

Estndar IEC

X X

Z ZY Y&

Smbolo lgico


Expresin booleana

Y = XZ

X

0

1

0

1

Z Y

0 0

0 0

1 0

1 1

X

Z

Y

Estndar IEC

X Y X Y1

Smbolo lgico


Expresin booleana

Y = X

X

0

1

Y

1

0

X

Y


X

ENABLE

Y

X Y

FUNCIN IMPLEMENTACINCON NANDIMPLEMENTACIN

CON NOR

Estndar IEC

X X

Z ZY Y=

Smbolo lgico


Expresin booleana

Y = X + Z

X

0

1

0

1

Z Y

0 1

0 0

1 0

1 1

X

Z

Y

Estndar IEC

X X

Z ZY Y=1

Smbolo lgico


Expresin booleana

Y = X + Z

X

0

1

0

1

Z Y

0 0

0 1

1 1

1 0

X

Z

Y


00

0

1

0

0

01

0

1

0

0

11

0

1

1

0

10

0

0

0

0

00

01

11

10

abcd

F= ( d)+( b d)+(a b d)+(a b c d)a b c a c c

F= +( d) (a b d)a c Funcin

simplificada

a

0

0

1

1

b

0

1

0

1

F

0

1

0

1

0

0

1

1

0

1

0

1

a

b

a b

a b

F= b Funcin

simplificada

F=( )+( )a b a b

0 0

00 01 11 10

1 1

0 00

00

01

01

11

11

10

10

1

a a

ab

b bc

cd

2 VARIABLES 3 VARIABLES

4 VARIABLES

ab abc

abcd

abcd

abcd

abcd

abcd

abcd

abcd

abcd

abcd

abcd

abcd

abcd

abcd

abcd

abcd

abcd

abc

abc

abc

abc

abc

abc

abc

ab

ab

ab


00

0

1

11

01

0

1

10

11

1

1

11

10

0

1

11

00

01

1110

abcd

F=(a+b+c+d) (a+ +c+d) ( +b+c+d) (a+ + +d)b a b c

F=(b+c+d) (a+ +d)bFuncinsimplificada


Tipo de chip

Tecnologa

Serie

TTL pMOS

ECL nMOS

I L2

CMOS

Familias lgicas

Bipolar MOS BiCMOS


VIL VIHVOH VOL

IL IHOH OL

ENTRADA A NIVEL BAJO ENTRADA A NIVEL A LTO

Vcc

tiempo depropagacin (ns)

potenciadisipada ( )mW

0,1

1

10

100

4 6 8 102

LVT

LV

3,3 V5 V

-5,2 V

ALS

AS

S

AC

LVC

ABT

F LS

TTL

ECL


YX

X

Y

Cronograma

INVERSORIDEAL

CRONOGRAMA DEUN INVERSOR REAL

X

Y

50% 50%

50% 50%

tPHL tPLH

VOL VOH

IOL IOH IIH

IIH

IIH

IIL

IIL

IIL

FAN-OUT A NIVEL BAJO FAN-OUT A NIVEL ALTO

LOW

LOW

LOW

LOW

HIGH

HIGH

HIGH

HIGH

V = 5VOHmx

V = 5VOHmx

V = 5VIHmx

V = 5VIHmx

V = 0,4VOLmx

V = 0,1VOLmx

V = 0,8VILmx

V = 1,5VILmx

V = 2,4VOHmn

V = 4,9VOHmn

V = 2VIHmn

V = 3,5VIHmn

V = 0VILmn

V = 0VILmn

V = 0VILmn

V = 0VILmn

V = V - V = 2,4V - 2V= 0,4VN(H) OHmn IHmn

V = V - V = 4,9V - 3,5V= 1,4VN(H) OHmn IHmn

V = V - V = 0,8V - 0,4V= 0,4VN(L) ILmx OLmx

V = V - V = 1,5V - 0,1V= 1,4VN(L) ILmx OLmx

TTL

CMOS

SALIDA

SALIDA

ENTRADA

ENTRADA

margen de ruidoa nivel alto

margen de ruidoa nivel alto

margen de ruidoa nivel bajo

margen de ruidoa nivel bajo


3

9

19

13

1813

12

11

10

14

42

1

3

4

5

149

8

86

7

MuescaMuescaPin 1 Pin 1

vcc

gnd

pads pineschip hilos


H

H

L

L

A

B R LED

S

ENTRENADOR ENTRENADOR

A

B

S

H

H

L

L

A

B R LED

F2


H

H

L

L

A

B R LED

F1


H

H

H

L

L

L

A

B

C

R LED

S



A

B

C

S

A

B

C

D

E

S


I0

I1Z

I2

I3

Salida

E S S0 1

MUX 4:1

Seleccin Validacin Entradas Salida

S S E I I I I Z

X X 0 X X X X L

0 0 1 X X X I I

0 1 1 X X I X I

1 0 1 X I X X I

1 1 1 I X X X I

3 2 1 01 0

0

1

2

3

0

1

2

3

Z

0

0

0

0

1

1

1

1

S

S

S

S

S

S

S

S

E

I

I

I

I

0

1

2

3

Z= E (S S I + S S I + S S I + S S I )0 1 0 0 1 1 0 1 2 0 1 3

Tabla de verdad

Circu

ito

Combinacional

E0

E1

S0

E2

S1

E3

Salida activa

a nivel bajo

Salida activa

a nivel alto

Entrada activa

a nivel bajo

Entrada activa

a nivel alto


I I

I

I

I

I

I

I

I I

I

I

I

I

I

I

I I

I

I

I

I

I

I

I I

I

I

I

I

I

I

I I

I

I

I

I

I

I

I I

I

I

I

I

I

I

I I

I

I

I

I

I

I

I I

I

I

I

I

I

I

0 0

0

0

0

8

16

24

1 1

1

1

1

9

17

25

2 2

2

2

2

10

18

26

3 3

3

3

3

11

19

27

4 4

4

4

4

12

20

28

5 5

5

5

5

13

21

29

6 6

6

6

6

14

22

30

7 7

7

7

7

15

23

31

Z

I

I

I

I

I

I

I

I

0

1

2

3

4

5

6

7

S S S

S S S

S S S

S S S

0

0

0

0

1

1

1

1

2

2

2

2

S S S0 1 2

Vcc

I I

I

I

I

I

I

I

I I

I

I

I

I

I

I

I I

I

I

I

I

I

I

I I

I

I

I

I

I

I

I I

I

I

I

I

I

I

I I

I

I

I

I

I

I

I I

I

I

I

I

I

I

I I

I

I

I

I

I

I

MUX8:1

MUX8:1

MUX8:1

MUX8:1

0 0

0

0

0

8

16

24

1 1

1

1

1

9

17

25

2 2

2

2

2

10

18

26

3 3

3

3

3

11

19

27

4 4

4

4

4

12

20

28

5 5

5

5

5

13

21

29

6 6

6

6

6

14

22

30

7 7

7

7

7

15

23

31

Salida

MUX8:1

S S S S S0 1 2 43

I

I

I

I

I

I

I

I

0

1

2

3

4

5

6

7

Z

Z

Z

Z

Z

S S S

S S S

S S S

S S S

0

0

0

0

1

1

1

1

2

2

2

2

S S S0 1 2


Salidas

I

I

I

I

I

I

I

I E

0

1

2

3

4

5

6

7

Z 1

Z 0

Z 1Vcc

Vcc

1

0

2

Salida

I

I

I

I

I

I

II

0

1

2

3

4

5

6

7

Z

S S S0 1 2

a b c

Vcc

d

Z

I

I

I

I

0

1

2

3

S S0 1

Vcc

a b

Z F


Validacin Entradas Salidas

E I I I Z Z Z Z Z Z Z Z

0

1

1

1

1

1

1

1

1

X

0

0

0

0

1

1

1

1

X

0

0

1

1

0

0

1

1

X

0

1

0

1

0

1

0

1

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

2 7 6 5 4 3 2 1 01 0

a a e ver a

Salidas

en decimal

Z

Z

Z

Z

Z

Z

Z

ZE

0

1

2

3

4

5

6

7

I

I

I

0

0

0

0

0

0

1

0

Vcc

1

0

2

0

1

1

Entradas

en binario


E I I I I Z Z

0

1

1

1

1

X

0

0

0

1

X

0

0

1

X

X

0

1

X

X

0

0

0

1

1

X

1

X

X

X

0

0

1

0

1

3 11 02 0

a a e ver a

Salidas

I

I

I

I

E

0

1

2

3

Z 0

Z 1

Vcc

Vcc

0

1


E I I I I I I I I Z Z Z

0

1

1

1

1

1

1

1

1

X

0

0

0

0

0

0

0

1

X

0

0

0

0

0

0

1

0

X

0

0

0

0

0

1

0

0

X

0

0

0

0

1

0

0

0

X

0

0

0

1

0

0

0

0

X

0

0

1

0

0

0

0

0

X

0

1

0

0

0

0

0

0

X

1

0

0

0

0

0

0

0

0

0

0

0

0

1

1

1

1

0

0

0

1

1

0

0

1

1

0

0

1

0

1

0

1

0

1

7 26 15 04 3 2 1 0 1

a a e ver a


a b c d e f g puntodecimal

cc = a mentac n

a b c d e f g puntodecimal

a

g

d

f

e

b

c

punto decimal

vistadelantera

vistaposterior

puntodecimal c d e

alimentacin

gb

fa

decodificador

excitadorentradas

en

binario

salidas

display

Vcc

R


0 1 2 3 4 5 6 7 8 9 A B C D E F

A

A

A

A

a

b

c

d

e

fg

1

0

2

3

RBI LT BI/RBO

XX47


Z

Z

Z

Z

0

1

2

3

I

I

1

0

a

b

F

A A A A A A A A A A A A A A A A

a a a ab b b bc c c cd d d de e e ef f f f g g g g

1 1 1 1 0 0 0 02 2 2 2 3 3 3 3RBI LT RBI LT RBI LT RBI LT

RI/RBO RI/RBO RI/RBO RI/RBO

Vcc Vcc Vcc Vcc5 7 0 0

A A A A A A A A A A A A A A A A

a a a ab b b bc c c cd d d de e e ef f f f g g g g

1 1 1 1 0 0 0 02 2 2 2 3 3 3 3RBI LT RBI LT RBI LT RBI LT

RI/RBO RI/RBO RI/RBO RI/RBO

Vcc Vcc Vcc Vcc0 0 3 5

aln

ovis

ualiz

ar

s

e

se

pon

eacer

o

aln

ovis

ualiz

ar

se

se

pon

eacer

o

alvis

ualiz

ar

se

se

pon

eaun

o

cuando aparezca el d gito cero no se visualizar


trans

mis

or

rece

ptor

se pueden

producir ruidos


E I I I Z Z Z Z Z Z Z Z

0

0

00

0

0

0

0

1

1

1

1

1

1

11

0

0

00

1

1

1

1

0

0

0

0

1

1

11

0

0

11

0

0

1

1

0

0

1

1

0

0

11

0

1

01

0

1

0

1

0

1

0

1

0

1

01

1

1

11

1

1

1

0

1

1

1

1

1

1

11

1

1

11

1

1

0

1

1

1

1

1

1

1

11

1

1

11

1

0

1

1

1

1

1

1

1

1

11

1

1

11

0

1

1

1

1

1

1

1

1

1

11

1

1

10

1

1

1

1

1

1

1

1

1

1

11

1

1

01

1

1

1

1

1

1

1

1

1

1

11

1

0

11

1

1

1

1

1

1

1

1

1

1

11

0

1

11

1

1

1

1

1

1

1

1

1

1

11

2 7 6 5 4 3 2 1 01 0

Tabla de verdad

Salidas

Z

Z

Z

Z

Z

Z

Z

Z

E

0

1

2

3

4

5

6

7

I

I

I

Entrada de

datos

1

0

2

Entradas

de

seleccin


A>B A>B GI I

A AA AA AA AA AA AA AA A

I I

I I

B BB BB BB BB BB BB BB B

A=B A=B E

A


FUNCIONES: S = (A B ) C

C = (A B ) + (C (A B ))

A

B

C

S

C

n

n

n-1 n

n

n n n n-1

n n n n-1 n n

S

C

A

B

C FULL

-ADDER

n

n

n-1

n

n

FUNCIONES: S = (AB) + (AB)= A B

C = AB

A

BS

C

A S

B C

HALF

-ADDER


BB

BB

AA

AA

BB

BB

AA

AA

BB

BB

AA

AA

BB

BB

AA

AA

BB

BB

AA

AA

BB

BB

AA

AA

BB

BB

AA

AA

BB

BB

AA

AA

CC

CC

CC

CC

33

33

00

00

37

37

37

37

33

33

33

33

26

26

26

26

22

22

22

22

15

15

15

15

11

11

11

11

04

04

04

04

00

00

00

00

SS

SS

SS

SS

SS

SS

SS

SS

33

37

22

26

11

15

00

04

s u m a d o r t o t a l

4 b i t s

(acarreo serie)


4 b i t s

(acarreo serie)

g e n e r a d o r -

p r o p a g a d o r del acarreo

g e n e r a d o r -

p r o p a g a d o r del acarreo

CC 37

C-1

A A AB B Bn 1 0n 1 0

S S Sn 1 0

C

SUMADOR

SUMADOR

SUMADOR

CC C Cn

1n-1 0 -1


B A

A

Y

B A

A

Y

B A

A

Y

B A

A

Y

C C3 0

3 3

3

3

2 2

2

2

1 1

1

1

0 0

0

0

S S S S3 2 1 0


4 b i t s

0 1 1 0 0 0 1 0

0 1 0 0

EI M

Vcc

M=0 (resta)

1 1 0 1

operando B=6 operando A=2

-120 - 18 = (-120) + (-18)

(-120) 1 1 0 0 0 1 0 0 0+ (-18) 1 1 1 1 0 1 1 1 0

(-138) 1 1 0 1 1 1 0 1 1 0(2

C o n 9 b i t s

-120 - 18 = (-120) + (-18)

(-120) 1 0 0 0 1 0 0 0+ (-18) 1 1 1 0 1 1 1 0

(+118) 1 0 1 1 1 0 1 1 0 (2

C o n 8 b i t s

+7 - 3 = 7 + (-3 )

+7 = 0000 0111+3 = 0000 0011-3 = 1111 1101

(10 (10 (10 (10

(10

(10

(10

(2

(2

(2

(+7) 0 0 0 0 0 1 1 1+ ( -3) 1 1 1 1 1 1 0 1

(+4) 1 0 0 0 0 0 1 0 0 (2

+18 - 10 = 18 + (-10 )

+18 = 010010+10 = 001010-10 = 110101

(10 (10 (10 (10

(10

(10

(10

(2

(2

(2

(+18) 0 1 0 0 1 0+ ( -10) 1 1 0 1 0 1

(2 (10

1 0 0 0 1 1 11

0 0 1 0 0 0 = 8


B A

A

Y

B A

A

Y

B A

A

Y

B A

A

Y

C C3 0

3 3

3

3

2 2

2

2

1 1

1

1

0 0

0

0

S S S S3 2 1 0

s u m a d o r t o t al

4 b i t s

0 1 1 0 0 0 1 0

1 0 0 0

EI M

Vcc

M=1 (suma)

0 0 1 0

operando B=6 operando A=2


b

bit de paridad

a

F

b

c

a

F

Z

Z

Z

ZZ

Z

Z

Z

Z

Z

0

1

2

3

4

5

6

7

8

9

I

I

I

I

1

0

2

3

XX42

a

b

c

d

F

S

1

0

2

3

E

E

E

E


C CD DB BA A

a ab bc cd de ef fg g

XX47 XX47

BLOQUE A

A A A A0 1 2 3

en ra as en

binario natural


VISU

ALIZACIN

9 4

9 4

9 4

9 4

A ...A a ...a

B ...B b ...b

C ...C c ...c

D ...D d ...d

1 1

1 1

1 1

1 1

9 4

9 4

9 4

9 4

depsito1

depsito2

depsito3

depsito4

BLOQUE1

BLOQUE2

S S1 0seleccin

a ab b

b a b ab a b a

x

P P P P

0 01

1

1

0

0

0

1 11 0

+

3 2 01

acarreo

A

B

PX4

2

2


CIRCUITOCOMBINACIONAL

CIRCUITO DEREALIMENTACIN

(MEMORIA)

SalidaEntradas

SISTEMA

COMBINACIONAL

(multiplexores,sumadores, ...)

salidas

entradas

E st r uc t u ra d e u n s i st em a c o m b in ac i on al E st r uc t u ra d e u n s i st em a s ec u en c i al


SS

QQ

RR

QQ

Circuito Smbolo lgico

SR

QQ

RS

QQ



D QQ

E QQ


D

E

DE

QCronograma

D QQ

D QQ


latch S-R

S Q

R Q

cc

R

+Vcc

0paso de

posicin 2 a 1paso de

posicin 1 a 2

conmutadormecnico

S

S

cc

R1 R2

Circuito eliminador derebotes

S

E

QQ

R QQ


S

E

R


Q

Q

Circuito

S

CLK

R

detector detransicinde pulso

CLK (reloj)

cada uno de los inversoresintroduce un retardo (3td)

(3td)

S S

CLK CLK

Q Q

R RQ Q

activo con el

flanco de subida

activo con el

flanco de bajada

Smbolo lgico

tren de impulsos o seal de reloj

flancode subida flanco de bajada

E

D

Q

QSISTEMA

COMBINACIONAL

Carrerapor el lazo de realimentacin

Vcc

LATCHD


Smbolo lgico

J

CLK

Q

K Q

T

CLK

T

CLK

Q

Q

Q

Q

Circuito

J

CLK

K

Circuito detransicinde pulso

S

CLK

Q

R Q

J

K

CLK

J

CLK

Q

K Q

Smbolo lgico

S

S

CLK

CLK

Q

Q

R

R

Q

Q

D

D

CLK

CLK

D

D

CLK

CLK

Q

Q

Q

Q

activo por flancode subida

activo por flanco de bajada


t

t

t

t

PLH

PLH

PHL

PHL

50%

50%

50%

50%

50%

50%

50%

50%

(a)

(c)

(b)

(d)

CLK

SET

CLK

RESET

Q

Q

Q

Q

J

CLK

Q

K Q

m o o g co ronograma

PRE

CLR

preset cambio clear cambio

CLK

J

K

PRE

CLR

Q


T = T + T + Tmin PLH CIR1 S

T = TPLH pff

D

D

CLK

CLK

Q

Q

Q

Q

CIR 1

CIR 2

lgica

combinacional

lgicacombinacional

T > TCIR1 CIR2

CLK

t h

50%

50%D

CLK

t S

50%

50%CLK

D


1 52 3 4CLK

D

D

D

D

0

1

2

3

salidade datos

1

0

1

1

1 0 1 1

shift/load

se cargan estos datos

D D D D

CLK CLK CLK CLK

Q Q Q Q

Q Q Q Q

salidadedatosserie

CLK

D D D D0 1 2 3

entra a e atos parae o

Shift/load

P4 P1 P2 P3P5 P6

1 52 63 74CLK

Q

Q

Q

Q

entradade datos

0

1

2

3

salidade datos

transcurridos cuatro ciclos de relojobtenemos a la salida el contenidode la entrada en paralelo

0 1 1 0

0

1

1

0

D D D D

CLK CLK CLK CLK

Q Q Q Q

Q Q Q Q

entradade datosserie

CLK

Q Q Q Q0 1 2 3

salida de datos paralelo

1 52 63 74CLK

Q

QQ

Q

entradade datos

0

12

3

salidade datos

transcurridos cuatro ciclos dereloj obtenemos a la salida elcontenido de la entrada

D D D D

CLK CLK CLK CLK

Q Q Q Q

Q Q Q Q

entrada dedatos serie

CLK

Q Q Q Q0 1 2 3 salida dedatos serie


1 2 3 4CLK

Q

Q

Q

0

0

1

0

0

1

0

0

1

1

1

0

0

reseteado cuenta ascendente repeticin

J

K K

J

CLK CLK

Q Q

Q Q

CLK

Q Q0 1

Vcc

D D D D

CLK CLK CLK CLK

Q Q Q Q

Q Q Q Q

CLK

Q Q Q Q0 1 2 3

salida de datos paralelo

D D D D0 1 2 3

entrada de datos paralelo


LGICACOMBINACIONAL

BIESTABLES

( )FLIP-FLOPSestado de

cuenta actual

Q

CLK

1 2 3 4 65 7CLK

Q

Q

CLR

Q

0

1

2

0

0

0

1

0

0

0

1

0

1

1

0

0 1 10

0 0 00

1 1 00

t P 2 t P 3 t P 3 t Pt P t P t P

Detecta el y se resetea. El proceso

es tan rpido que no se percibe dicha secuencia.

110(2

J

K K K

J J

CLK CLK CLK

Q Q Q

Q Q Q

CLK

Q Q Q0 1 2

Vcc

CLR CLR CLR

Detecta el 110(2

1 2 3 4CLK

Q

Q

0

1

0

0

1

0

0

1

1

1

0

0

t

(CLK a Q0)PLH t

(CLK a Q0)PHL t

(CLK a Q0)PHLt

(CLK a Q0)PLH

t

( a Q1)PLH

Q0

t

( a Q1)PHL

Q0


transicin

estado


D

D

D

CLK

CLK

CLK

Q

Q

Q

Q

Q

Q

CLK

Q

Q

Q

0

1

2

Memoria

rcu tocombinacional

salidas

Q Q1 0

Q Q1 0

Q Q1 0

Q2

Q2

Q2

0 0 1

1 0 1

0 1 0

1 1 0

1 0 0

0 0 0

0 1 1

1 1 1

00 00 0001 01 0111 11 1110 10 10

0 0 0

1 1 1

D2 D1 D0D =0 Q0

D = ( Q )+(Q )=1 Q Q1 0 1 0

Q Q1 0

D = (2 Q2 Q Q )+(Q )+(Q )= [ ( Q Q )]+[Q ( + )]= Q ( Q Q )1 0 2 1 2 0 2 1 0 2 1 0 2 1 0 Q Q Q Q Q


A/0 B/0 D/0C/0 F/0E/0

G/1

11 1 0 0

00

0

00

1

1

1 1

Estado

Salida

Circuito

combinacional

de entrada

Circuito

combinacional

de salida

Elemento de

memoria

(Flip-Flops)

Salida

f(estado

interno

y entradas)

Entrada

CLK

Circuito

combinacional

de entrada

Circuito

combinacional

de salida

Elemento de

memoria

(Flip-Flops)

Salida

f(estado

interno)

Entrada

CLK


A B DC FE

1/0

1/0 1/0 0/0 0/0

0/0

0/0

0/0

0/1

1/0

1/0 1/0

Entrada/Salida


D

D

D

CLK

CLK

CLK

Q

Q

Q

Q

Q

Q

CLK

memoria

circuito

combinacional

salida

entrada

D0 Q0

Q0

D1 Q1

Q1

D2 Q2

Q2

FF0

FF1

FF2

CLR

CLR

CLR

RST

Q Q2 1

Q Entrada0

0

1

0

0

0

1

1

0

0

0

0

0

1

1

1

0

00 01 11 10

D = ( Q E)+( Q E)1 2 1 2 0

Q Q

00

01

11

10

Q Q2 1

Q Entrada0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

1

00 01 11 10

00

01

11

10

Q Q2 1

Q Entrada0

0

00

0

0

00

1

0

0

0

0

1

00

0

00 01 11 10

00

01

11

10

Q Q2 1

Q Entrada0

0

01

0

0

11

0

0

0

0

0

0

00

0

00 01 11 10

00

01

11

10

D = (Q )+( Q Q )2 2 1 0 2 1 0

Q Q E Q E

D = ( Q E)+( E)+(Q )+(Q E)0 2 1 2 0 2 1 0 2 1

Q Q Q Q Q Q Salida= (Q Q )2 1 0

Q E


A

Q

A

Q

A

Q

A

Q

a b c d e f g

1

B

0

A

2

C

3

D

RBILT

CLK

BI/RBO

Vcc

XX47

XX190

RBO MAX/

MIN

Vcc carga

Up/Downreloj

A B C D CTEN

D/U

LOAD

sistemas combinacionales y secuenciales

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