revista alejandria edicion no 1

8/11/2019 Revista Alejandria Edicion No 1

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REVISTA INSTITUCIONAL

ALEJANDRIA

Alejandra es la revista de divulgacincientfica y tecnolgica de todos losproyectos y actividades de ciencia ytecnologa del Instituto Tecnolgico de

Soledad Atlntico ITSAISSN: 2011- 3005

VOLUMEN:1 / NMERO:1DICIEMBRE DE 2008 - SOLEDAD

RECTOR

Carlos Javier Prasca Muoz

VICERRECTOR ACADMICOEmilio Armando Zapata

DIRECTOR CIENTFICO

Yazmn Jimnez Celin

COMIT EDITORIAL

Emilio Armando ZapataHussein Jaafar Orfale

Yazmn Jimnez CelinJaime Juvinao NoriegaLuis Fernando CortzarHeiner Castro Gutierrez

FOTOGRAFIA

Autores

DISEO Y DIAGRAMACIN

Kely Suescun Aldana

Jess Ponton Gonzlez

EDITOR

Instituto Tecnolgico de Soledad Atlntico ITSACalle 18 Km 2 Va SoledadTel. 3750915Soledad-Atlntico-Colombiawww.itsa.edu.co

DERECHOS RESERVADOS

Prohibida su reproduccin parcial o totalsin autorizacin expresa del Comit Edito-rial. La publicacin no es responsable legaldel contenido de la publicidad de cadaedicin. Los conceptos expresados en losartculos no reflejan necesariamente laopinin de los editores.

APARTADO AREOAA. No. 2-1-21512 Soledad

IDIOMA

Espaol - Ingles

PERIODICIDAD

Semestral

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POLTICAS PUBLICACINARTCULOS CIENTFICOSPara realizar la publicacin de los artculoscientficos en la revista, se deben cumplircon los siguientes criterios:

1. PARTES DE ARTCULO TITULO AUTOR(ES)

INSTITUCIN(ES) ABSTRACT PALABRAS CLAVES RESUMEN INTRODUCCIN MATERIALES Y MTODOS RESULTADOS (TABLAS Y FIGURAS) DISCUSIN AGRADECIMIENTOS REFERENCIAS BIBLIOGRFICAS

2. TEMASCualquier tema relacionados a las lneas deinvestigacin del Grupo de Investigacinen Innovacin y Tecnologa- GIIT, delInstituto Tecnolgico de Soledad Atlntico ITSA.

3. TIPOS DE ARTCULOSa) Artculo de investigacin cientfica

y tecnolgicab) Artculo de reflexinc) Artculo de revisind) Editorial.e) Artculo de reflexin no derivado

de investigacin.f) Varios.

5. EXTENSINMximo 10 pginas tamao carta en letra

Arial 12, a doble espacio (excluyendo ilus-traciones y cuadros).

6. FORMATOTexto impreso y copia magntica, preferi-blemente en formato Word. El formatoser a doble columna o texto simple enprosa.

7. IDIOMA

ESPAOL INGLES

8. MATERIAL GRFICOEs importante anexar el mayor nmeroposible de ilustraciones, fotografas ydiapositivas, acompaadas de notas ex-plicativas (pie de fotos) y sugerencias deubicacin dentro del texto. Este materialpuede incluir:

Fotografas en versin digital de altaresolucin (300 DPI) en formato .tif, .jpg o.eps.

Esquemas grficos explicativos (versinimpresa o digital)

Tablas o recuadros sin demasiadascolumnas.

El material fotogrfico no debe ser to-mado de libros, revistas o Internet y debeindicarse su autora o fuente, si es necesa-rio.

Del material recibido se seleccionarel de mayor calidad para su publicacin yuna vez editada la revista el material serdevuelto al autor.

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RESEA

La Revista ALEJANDRA es de publicacin del Instituto Tecnolgico de Soledad Atlntico-

ITSA, Institucin de Educacin Superior creada con la Ley 391 de Julio 23 de 1.997.

ALEJANDRA es una revista cientfica de carcter semestral, que difunde

artculos, productos de investigaciones de docentes, estudiantes y miembros en

general de la comunidad educativa del ITSA.

La revista cientfica del Centro de Investigaciones y Proyectos-CIP, del ITSA tom su nom-

bre de la mtica ciudad egipcia, mxima exponente del saber cientfico del mundo antiguo

e impulsadota de grandes desarrollos en el mundo moderno.

ALEJANDRA pretende estimular la produccin de textos de inters acadmico, con el

propsito de difundir el trabajo de nuestros investigadores.

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Indice

A Basic Novel Hybrid RISC-CISCMicroprocessor Design 11

Anlisis Comparativo entre las tecnologas

Wi-Fi (802.11), WiMAX (802.16) y MBWA(802.20) 45

Controlador Proporcional Integral -Derivativo Basado en Herramientas Virtuales. 16

Desarrollo de un Software para la Seleccinde Bombas Rotodinamicas Pump Hunter 39

Diseo en VHDL e Implementacin en FPGAde un Filtro Digital Pasa-Bajo. 25

Diseo En VHDL e Implementacin En FPGADe Un Sistema De Control De Vivienda Domotica 6

Diseo y Construccin de un Monitor Porttilde Frecuencia Respiratoria Utilizandoel Mtodo de Impedancia Transtorcica 31

Editoral 5

ESCUELA DE EXTENSIN & ACADEMIAS 70

La Evaluacin Modelo ITSA, Un Proceso Integral,Permanente, Continuo Y Sistemtico 58

La Flexibilidad en la Educacin SuperiorUn Mecanismo de Calidad Educativa 50

Procedimiento para la Correcta Seleccinde Motores, Aplicado a una Maquina Rectificadora. 20

Sociedad Del Conocimiento. 65

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Al cumplir el Instituto Tecnolgico de Soledad Atlntico, ITSA ocho (8) aos de vida acadmi-ca nace su primera revista acadmica, Alejandra, su primer nmero se presenta a la comu-nidad acadmica luego de un largo proceso, lleno de muchas dificultades y retos, pero, conla seguridad de mejorarlo y consolidarlo para que Alejandra sea un espacio vital en ITSApara promover la investigacin, el escribir para publicar, la lectura y el debate argumentado.Debemos reconocer que en el mundo acadmico, las revistas y los libros que una Institucinde Educacin Superior Pblica como el ITSA, crea y difunde, son la mayor carta de present-

acin de la produccin acadmica y tecnolgica y de la actividad intelectual de su comuni-dad acadmica. Las revistas cientficas, principalmente, se han convertido en referentes in-defectibles de la produccin de conocimiento, del desarrollo de proyectos tecnolgicos y enindicadores de la calidad de una IES.El nacimiento de la Revista Alejandra es el mayor indicador del crecimiento y con-solidacin de nuestra comunidad acadmica y surge por el convencimiento de que esnecesario fortalecer los espacios de intercambio de ideas y experiencias, desde loscuales se promueva los proyectos de investigacin y de desarrollo tecnolgico y sepromueva el debate, especialmente entre los jvenes investigadores, muy talentoso

y apasionados, formados en la institucin y quienes han asumido el reto de hacer vis-ible la investigacin en el ITSA como institucin de educacin superior tecnolgica.

Adems, Alejandra aspira a convertirse en un espacio para la divulgacin de proyec-tos de investigacin de aquellos que se inician en la investigacin acadmica a travsdel Programa Semilleros de Investigacin de ITSA, para que en el 2010 sea reconocidocomo un programa lder en la formacin de talento investigativo en la regin y el Pas.Tambin Alejandra es muy importante, en la tarea que hemos emprendido en ITSA deacreditar con alta calidad tres (3) programas por ciclos antes del 2010; el Consejo Na-cional de Acreditacin en sus Lineamientos para la acreditacin de alta calidad de in-stituciones en los aspectos que se pueden considerar en la caracterstica investigacin,

hace referencia a los tipos de publicaciones especializadas segn su carcter nacionalo internacional y si estn o no indexadas y en los Lineamientos para la acreditacin dealta calidad de Programas en la caracterstica compromiso con la investigacin resaltaen los aspectos a considerar y en los indicadores el nmero de publicaciones en revis-tas indexadas y especializadas, innovaciones, creacin artstica, patentes obtenidas porprofesores del programa, entre otros; lo cual muestra la importancia de tener una revistacomo Alejandra que se convierta en el principal medio para la presentacin de los re-sultados de la investigacin cientfica o tecnolgica y en el referente de la produccinacadmica institucional.Sea bienvenida Alejandra a la comunidad acadmica de ITSA y todos y to-das debemos acompaar este proceso para fortalecerlo y engrandecerlo.

Editoral

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Diseo En VHDL e Implementacin En FPGADe Un Sistema De Control De Vivienda Domotica

Jaime Juvinao NoriegaTecnlogo en Telecomunicaciones

Docente Investigador, Instituto Tecnologico de Soledad Atlntico [email protected]

Lus VzquezInvestigador Asociado, Devices & Technology E.U.

Jess Ponton, Henry JineteEstudiantes de Telecomunicaciones, Instituto Tecnologico de Soledad Atlntico ITSA

[email protected], [email protected]

Abstract

The interest of the present project is to de-sign a Demotic Control System, using pro-grammable logic devices. The system canbe adapted, according with the user re-quirement, making simple variation in theCPU, which is describe using VHDL. TheCPU design include the integrate controlof: Phase detection to control the powersupply; proximity and presence sensors,to control the turn on/off the lights of therooms and other areas; fire detectors; cablesensors, for the security control outside thehouse; temperature sensors, for the accli-matization control. A Visual Basic interfaceis implemented to the monitoring and con-trol of the system variables by the user. Theproject was a conjoint research with De-vices & Technology, company to develop-ment electronic solutions for industry and

home.

Keywords:VHDL, FPGA, Domotica

ResumenEl inters del presente proyecto es disearun sistema Domotico mediante el uso dedispositivos lgicos programable, el sistemadiseado posee la capacidad de adaptarsea las necesidades de control requeridas

por el usuario adems de poder controlarun gran nmero de variables. El diseo

inicial incluye el control de algunas pocasvariables, pero con capacidad hardware in-stalada para el control de muchas ms, re-quiriendo solo variacin de la descripcinde la CPU en VHDL, lo que lo convierte enuna opcin Full Custom. El diseo incluyeentre otros: Deteccin de Fase, activandoen su defecto las luces de emergencia (eneste punto se trabaja con la UPS del com-putador), Sensores de Prximad y Presen-cia, los cuales controlan el encendido y apa-gado de las luces de pasillo y habitaciones,detectores de humo, cable sensores, parael control de la seguridad en la zona exteri-or de la vivienda, sensores de temperaturapara el control de la climatizacin y sen-sores de humedad. Como complemento sedesarrolla una interfaz de Visual Basic, quele permite al usuario el monitoreo y control

de las variables del sistema, as como la pro-gramacin horaria de eventos.Con el objeto de desarrollar un prototipoaplicable al mercado, se estableci unaalianza Universidad-Empresa, con la com-paa Device & Technology, especializadaen la fabricacin y venta de solucioneselectrnicas para la industria y el hogar.

1. Introduccin

El concepto Domtica [1] se refiere a la Au-tomatizacin y Control (apagar / encender,

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abrir / cerrar y regular) de los sistemasdomsticos como la iluminacin, ventanas

y persianas, puertas y cerraduras, riegode jardines, electrodomsticos, suministrode agua, suministro de gas, suministro deelectricidad, entre otros. Tradicionalmente,la convergencia del control de todas es-

tas variables, se conocen como SistemasDomticos, los cuales tienen su base defuncionamiento, generalmente en un dis-positivo usualmente costoso. En el presenteproyecto se disea un sistema cuya CPU esuna FPGA (Field Programable Gate Array)que por su bajo costo y alta capacidad, im-plica el desarrollo de un sistema Domoticomenos costoso y de superior eficiencia al serfcilmente reconfigurable para adaptarse a

las necesidades del usuario.

A nivel de mercado Segn el estudio In-vestigacin del Mercado Domotico Colom-biano [2] desarrollado por la UniversidadPontificia Bolivariana a principio de 2007,el 82% de lo poblacin de los estratos 4, 5

y 6 (niveles socioeconmicos superiores),de las ciudades de Barranquilla, Bogota yMedelln (principales ciudades de Colom-bia), no poseen ningn tipo de acercami-ento con sistemas Domoticos instaladosen sus hogares, sin embargo, el 61% deese porcentaje, esta altamente interesadoen adquirirlo. El hecho de que la encuestase dirija solo a los estratos 4, 5 y 6, denotael hecho de que en Colombia, estos siste-mas son suntuosos y de difcil acceso. Eneste panorama, el desarrollo de un sistemaDomotico integrador de soluciones parael control electrodomstico de la casa con

aplicacin extendida a la industria, de bajocoste y alta eficiencia, representa un pro-ducto de un mercado potencial muy alto.2. Diseo del SistemaEl sistema domtico que se desarrolla seimplementa en una FPGA Spartan 3, de

XilinX, la descripcin del sistema se realizaen VHDL e incluye adems una interfaz deusuario lograda a travs de Visual Basic,

la cual permite la programacin y/o moni-toreo de cualquier variable del sistema.

2.1 Unidad de ControlEl diseo del circuito de control es mod-elado y descrito utilizando VHDL y lametodologa de diseo jerrquico Top-Down, que consiste en el hecho de cap-turar una idea en un alto nivel de abstrac-cin y despus descender en la jerarquade diseo incrementando el nivel de de-

talle segn sea necesario [3]. La imple-mentacin de maquinas de estado facilitael proceso de monitoreo de las variables

y optimiza la descripipcion generandomenor cantidad de lneas de cdigo. Eldiseo inicial cuenta con una maquina deestado por cada variable del sistema (sis-tema de censores de proximidad, sistemadetector de fase, sistema de los detectoresde humo, sistema de los sensores de hu-

medad, etc), mas los estados de control einicializacin del sistema. A continuacinse muestra como ejemplo el diagrama deflujo de la maquina de estado del detectorde humo, inicialmente se programa paramonitorear 6 sensores y activar igual nu-mero de vlvulas(extintores) permitiendoimplementar un control sectorizado, lossensores son evaluados constantemente,sincronizados con el reloj de la FPGA (verfigura2).

Figura 1. Diagrama de Bloques del Sistema.

El diagrama del sistema se presenta en laFigura 1.

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La descripcin del CPU del sistema de con-trol se realiza mediante una descripcinestructural, en la que se asocia cada com-

ponente del mismo.

La FPGA Spartan 3E (ver figura 3), brindasuperiores niveles sobre dispositivos decontrol similares, por su alta velocidad deprocesamiento y la capacidad del paralel-ismo, brindando adems la posibilidad deextender el sistema a aplicaciones muchomas robustas que soporten el control in-teligente de edificaciones de mayor nivel,

como centros de negocios y/o edificioshabitacionales.

2.2 Control de VariablesLas variables que conforman las sealesde entradas para el sistema se dividen endos grupos, seales anlogas (procedentesde los sensores de las variables fsicas) yseales discretas (procedentes de interrup-tores, pulsadores, finales de carrera y dis-positivos cuyas salidas se vean reflejadasen cambios de niveles lgicos).En la figura 4 se muestra el diagrama es-quemtico del circuito Conversor AnlogoDigital de 10 Bits y 8 Canales implementa-do para la lectura de los sensores de Tem-peratura, Humedad, Presin e Iluminacin.

Figura 2. Diagrama de Flujo de Maquina

de Estados Sensores de Humo (1=activo)

Figura 3. Tarjeta de Control FPGA Spartan3.

Figura 4. Circuito para Entradas Anlogas.

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Las seales discretas de los Sensores dePresencia, Detectores de Humo, Cable Sen-sor, Interruptores y dems sensores cuyassalidas representan cambios de niveles lg-icos son detectadas a travs de circuitos op-toacoplados como los de la figura 4. Estossoportan voltajes de entrada de 5 hasta los24 Vdc y un diseo especial para la detec-cin de fase a 120Vac.

Figura 5. Circuito para Deteccin de

Entradas Activas para Niveles DCPara la activacin de las salidas se imple-mentaron tres tipos de circuitos: con SalidasTransistorizadas a Colector Abierto, Salidasa Rel Electromecnico y Salidas a Rels deEstado Slido, estas ultimas cuentan con undiseo especial para el sincronismo con lared elctrica, un Circuito Detector de Crucepor Cero (ver figura 6).

Figura 6. Circuito Detector de Cruce por Cero.

El diseo del buffer para las salidas a Colec-tor Abierto se basa en el uso del ULN2003Ade Texas Instrument, el cual soporta cam-bios de Nivel hasta los 50Vdc y permiten elsuministro de corrientes mximas hasta de600mA.

En la figura 7 se muestran los circuitos parala activacin de las cargas monofsicas Re-sistivas e Inductivas, tiles para el manejode los sistemas de iluminacin, sistemas derefrigeracin y calefaccin elctrica, electro-domsticos, motores de puertas automti-cas, entre otros. Los rels electromecnicos

soportan cargas hasta de 10A mximo y losrels de estado Slido cargas Resistivas dehasta 5A

Figura 7. Buffer con Salidas a

Colector Abierto 600mA

Para comunicacin al computador, el siste-ma cuenta con una interfaz RS-232, esta semuestra en la figura 9

Figura 8. Salidas para Activacin de

Cargas Monofsicas a 120Vac.

Figura 9. Circuito Interfaz RS-232.

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3. ResultadosLas seales adquiridas de los diferentessensores son procesadas por la FPGA, ygeneran la activacin de la correspondi-ente salida. As mismo la generacin de unpulso activo de cualquiera de los sensorespuede ser monitoreado a travs del PC,

permitiendo su control. En la grafica 10, semuestra la interfaz de monitoreo del mod-ulo de control de incendios, al activarselos Detectores (sensores 1 y 2), se muestrainmediatemnte activo el sistema de extin-cin, los detectores inactivos, no generanaccin de los extintores correspondientes.

zando una buena reconstruccin de sealy entrega de datos confiables. La imple-mentacin de una interfaz de usuario atravs de visual Basic, representa una granayuda que permite al cliente estar siempreal tanto del sistema.

A futuro se vislumbran mejoras en la in-

terfaz de usuario, pues si bien a travs delentorno grafico de visual Basic es posiblerealizar una aplicacin muy til para el cli-ente, el objeto final es desarrollar un dis-positivo independiente del PC (para el casode aplicaciones de mayor nivel), para locual se trabaja en el diseo de un sistemacon interfaz en pantalla LCD con controla travs de teclado matricial, que cuentecon alimentacin propia mediante el uso

de bateras, aunque no se descarta el dis-eo final empleando pantallas tctiles. Elcuanto al hardware, el FPGA es muy til enla fase de desarrollo y permite realizar undiseo fcilmente adaptable a las necesi-dades del usuario, pero se trabaja ademsen el diseo de una lnea controlada medi-ante ASICs lo que reducira el tamao delequipo.5. Referencias[1]. Direccin General de Industria, Energa

y Minas de la Comunidad de Madrid. La Do-motica Como Solucin de Futuro. Madrid2007, Pg. 5-15.[2]. Amn, Ivn y Correa, Carlos. Investi-gacin del Mercado Domotico Colombi-ano. Universidad Pontificia Bolivariana,Medelln 2007.[3]. Teres, L., VHDL, Lenguaje Estndar deDiseo Electrnico, McGraw-Hill, Madrid-

Espaa, 1998.

Por otra parte, el circuito de deteccin decruce por cero (hay o no energa elctrica),permite al sistema (conectado a la UPS) pre-pararse rpidamente para el estado off opasar al sistema de emergencia si el clientedispone del mismo, activando a travs delos Reles de estado solid los circuitos a losque haya lugar.

4. Conclusiones y Trabajo FuturoEl uso del FPGA como unidad de control,facilita y optimiza el procesamiento de lasvariables de un sistema y permite ademsla fcil reconfiguracion de las caracters-ticas del dispositivo diseado. El uso delPIC18F4455, para la conversin de seales

Anlogas Digital, posibilitando ademsconexin a PC por puerto USB, brindando

8 canales de conversin, a 10 bits, garanti-

Figura 10. Interfaz Modulo deControl de Incendios

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A Basic Novel Hybrid RISC-CISCMicroprocessor Design

Heiner Castro Gutierrez

Teaching fellow at Instituto Tecnolgico de Soledad Atlntico [email protected]

Abstract

A novel hybrid RISC-CISC microprocessordesign is presented. The processor includesadvantages of both CISC and RISC architec-

tures. The layout of the processor was en-gineered in Magic Layout Editor. In addi-tion, other CAD tools were applied in thedesign i.e. Cadence Synthesis Tool andNC Verilog Simulator. It will be shown thatthe design phase was completed includingsimulation of each part separately as wellas the whole final arrangement. Resultswill demonstrate that the processor is func-tional and suitable for fabrication.

Key Words- VLSI Design, microprocessor,RISC, CISC, layout, bit-slice, pseudo instruc-tions, and Scan test.

1. IntroductionThis paper intends to describe briefly allthe developed process in the design of abasic novel microprocessor. The design isarranged in order to include advantagesof both CISC and RISC architectures. Archi-tecture and layout implementation are ex-plained. First, the instruction set and the dif-ferent addressing modes are characterised.Secondly, the datapath design is presentedincluding details of the layout approach.Next, the control unit and the final placeand route process are briefly described. Se-quentially, the results of the testing process

are presented. Finally, some conclusionsand suggestions for future work are given.

2. Instruction set description

Every instruction of this processor consistsof 16-bit location. The four most signifi-cant bits are utilised as the operand, which

contains the code of the instruction to beexecuted. Therefore, there are 16 differ-ent instructions used in this processor asshown in Table 1 . The codes were chosento ease the synthesis process of the con-trol unit.

00 A DD S UB A ND O R

01 A DDSI S UBSI X OR X NOR

11 J C JNC JE J NE10 J MP L D ST S RR

00 0 1 11 1 0

Table 1 Instruction operands

Operand [1:0]Operand[3:2]

RISC philosophy states that instructionsmust be executed in a single machine cycle(four clock cycles for this case). However,this processor allows some instructions tobe performed in two machine cycles, espe-

cially those that interchange informationwith memory as in a CISC architecture. Thebit 11 is called Bit Mode and determineshow many cycles are required to executeinstructions. If this bit is set, the instructionwill take two clock cycles (Mode 1). Other-wise, it will take only one clock cycle (Mode0). For Control

1.Indexed Addressing Mode is used to load

(LD) and store (ST) contents of internal

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registers with a value from memory. Thememory location is addressed by the addi-tion of one register and an offset value (bits4-0 from the instruction code). Instructionswith this type of addressing are alwaysMode 1.

2.Register-Register Addressing mode isadopted to calculate arithmetic and logicoperations between internal registers. Theresults of the ALU operations are alwayssaved in any internal register. Instructionswith this type of addressing are alwaysMode 0.

3.Register Short Immediate Addressingmode is applied to either add or subtractthe content of an internal register and aunsigned constant number (bits 4-0 fromthe instruction code). Instructions with thiskind of addressing are Mode 0.

4.Register-Long Immediate Addressingmode is utilised to either add or subtractthe content of an internal register and aconstant number (bits 15 0 of the secondword of the instruction). Instructions withthis kind of addressing are Mode 1.

5.PC relative addressing mode is used inthe control transfer instructions. If thecondition of a jump instruction is met thecontent of the program counter (PC) willbe updated with the addition between cur-rent PC and an offset value (bits 11-0 of theinstruction code). Otherwise, the PC will

just be incremented. These types of instruc-tions take one clock cycle to be completed.No Mode is associated with this addressingmode.

3. Datapath design

Figure 1 shows a simplification of the de-signed datapath for this processor. Thecontrol signals have been suppressed for

simplicity.

The datapath has an ALU (dashed box 1)

to compute the arithmetic and logic opera-tions. One ALU input is always one of the8 internal registers (dashed box 2) andthe other can be data from either memory(Mode=1 instructions) or a field in the sameinstruction code (bits 4-0). The contentof every register can be saved in memorythrough the tri-state buffer 3 in Figure 1.The register 0 is a dummy register alwaysconnected to GND. This register was imple-

mented as a direct connection to GND in thefinal layout. The importance of this registeris based on the fact that many instructionsuse the operand zero as input. The programcounter is actually an addressable register,therefore can be applied in any operationas any other register. The increment of thePC is either 1 (for normal control execu-tion) or the signed content of the bits 11-0in the instruction code (for Control Transfer

instructions). The memory addressing proc-ess is performed through the multiplexer 4(see Figure 1). The next addressed locationin memory will be either the addition of thecontent of one register and the bits 4-0 ofthe instruction code (Indexed AddressingMode) or the content of PC (for the rest ofthe addressing modes).

Thanks to the datapath architecture ap-proach, some common instructions can beachieved without adding more complexity

R0

R1

R2

R3

R4

R5

R6

PC

0

1

ALU

Z C

1

0

1

01

0

1

SIGN

EXTEND

Data_in Data_out

Opcode[13:0] (= IR [15:2])

System Bus

0

1

UNSIGN

EXTEND

5

12

IR

14

TOCONTROLUNIT

FROM MEMORY TO MEMORY

Figure 1 Simplified Datapath

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to the design. These kinds of instructionsare called pseudo instructions and can beused by any assembler program for thisprocessor. The most important achievedpseudo instructions for this design are list-ed in Table 2. It can be seen in Table 2 thatthe operand zero is widely utilised.

Every register in the processor is designedaccording to Figure 3. In normal operation(Test = 0) the input Load permits synchro-nous loading for a new value, otherwisethe output Q is fed back to the input. Thisapproach allows Scan-Test mode to beachieved over all registers in the processor.If the input Test is asserted, the Input Scanwill be transmitted to the output Q. Everycell in the cell library has the following in-puts: Scan, Scan-Return, Test, Clock and Re-set at the right side of the cell. In addition,

the same signals are available as outputson the left side of the cells as the datapathis built in rows (see Figure 5). This is done inorder to spread these control signals overall the cells, although not all cells make useof them. This scheme permits testing all theregisters when the processor is fabricated.If the input Test is set, all registers insidethe processor work as a big shift registerwith input (SDI) and output (SDO) available

to the tester (Test, SDI and SDO are pins inthe final microprocessor packet).

Semantic Common

Syntax

Processor Syntax

Rd

M OV Rd, Rs ADD Rd, Rs, R0

L DI R, imm ADDSI R, R0, imm

0 C LR R A DD Rd, R0, R0

I NC Rd, Rs ADDSI Rd, Rs, 1

- 1 DEC Rd, Rs S UBSI Rd, Rs, 1NOT Rd, Rs XNOR Rd, Rs, R0

- Rs N EG Rd, Rs SUB Rd, R0, Rs

R1 R2 CMP R1, R2 S UB R0, R1, R2

Rd


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It can be seen that the control inputs Clock,Reset and Test have long path over all theprocessor area. It is known that long signaltransmission line might cause signal speedand clock skew problems. Due to this, threebuffers were made to deal with these prob-lems. The Buffers are developed by connect-ing several inverters together. The numberof inverters should be even to produce anun-inverted output signal. The size of tran-sistor for each stage should be increased,since the propagation delay is reduced [2].The width of the cell can be reduced by us-ing a zigzag transistor shape, thus the areaof each buffer can be optimized. The finallayout for the three buffers is illustrated inFigure 4.

4. Control unit design

The control unit was designed by using theHDL Hardware Description Language-Verilog. After successful simulations the de-scription was synthesised in the CadenceSynthesis Tool and the result is shown in

Figure 6 with his actual dimensions. Thecontrol unit is responsible for the flow ofdata through the datapath, generating allrequired control signals such as: the Loadsignal of every register in the datapath,signals whereby the function of the ALU ischosen, control signal of every multiplexerand tri-state buffer in the datapath, etc.

Figure 4 Buffer layout

In Figure 5 the complete layout of the data-path is shown. Here, it is evident the use ofthe bit-slice technique and the connectionof the buffers at the right hand.

Figure 5 Datapath layout (1113.5m x 1215.2m)

Figure 6 Control unit synthesis (1037.4m x 222m)

This control unit was implemented as a Fi-nite State Machine (FSM). The FSM has onlytwo states Fetch and Execute and bothtake one machine cycle to be executed. Inthe first state (Fetch), the next instructionis addressed, saved and decoded. Few in-structions require the second state Execute

(Mode 1 instructions only) in order to finishtheir tasks. In the Execute state, the memoryis addressed again to save data into it (STinstruction), to load data from memory toany internal register (LD instruction), or toperforme an ALU operation with a long im-mediate data (either ADDI or SUBI instruc-tions). After the Execute state the FSM al-ways starts a new cycle. If the second state(Execute) is not needed, the instruction isexecuted in the Fetch state. Afterwards, theFSM starts a new cycle. Both Fetch and Ex-ecute states are divided into four sub-statesi.e. Address Setup, Address Hold, Data Setupand Data Hold. These sub-states are neededto read/write data from/in memory, sincethe data and the address bus of this micro-processor are shared owing to fabricationcost. Furthermore, an external 16-bit latch isrequired to split the memory address fromdata in the memory-microprocessor commu-

nication. In each state/sub-state pair differ-ent control signals are asserted to control

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the data flow through the datapath and ex-ecute the decoded instruction properly.

5. Final place and routeThe datapath and the control unit were con-nected using the automatic Magic placeand route tool. Afterwards, the CPU-core

(interconnection between datapath andcontrol unit) was connected to an standardpad ring suitable for this processor by usingthe same tool as above. The final intercon-nection of the CPU-core and the pad ring isillustrated in Figure 7 with the final micro-processor dimensions.6. Testing and results

stack, jumps and returns for themselves. Par-ticularly, the factorial program explores thecapability of the microprocessor by usingrecursive subroutines, that is to say a sub-routine able to call itself. The performanceaccomplished in these tests is summarised inTable 3. A final test program was performed

to test every instruction. In this particularprogram all instructions and their respectiveaddressing modes were checked. Although,this program had no particular function, thedata flow through it was followed and thesimulation produced the expected results.

Each part of the entire design was simulat-ed separately to verify its functioning. Thelogic behaviour of the final microprocessor

arrangement was tested using a digital sim-ulation with NC-Verilog tool. The externalmemory and the 16-bit latch were also simu-lated. Three programs were written in orderto test the design namely, a multiplicationprogram, a factorial program and a pseudorandom number generator program. Themultiplication program computes a multi-plication of two 8-bit numbers. The factorialprogram calculates the factorial operationof an 8-bit number. This processor has noinstruction for calling subroutines. Instead,programmers have to prepare the needed

Figure 7 Final pad ring connections(1410m x 1681.9m)

Program Clock Cycles O bservations

Multiplication 238 Inputs: 7 and 6

Factorial 1678 Input: 7

Random generator 1090

First random

number

Table 3 Processor performance

7. Conclusions and future work

A novel approach of a hybrid RISC-CISC mi-croprocessor was presented. The architec-ture design and the layout implementationwere briefly described. Some VLSI designtechniques such as: bit-slice, buffer designand scan test were introduced. The simula-tion results showed that the processor op-erates properly, and the design is ready forfabrication.

The next step in this design is the fabricationof the microprocessor in a 0.5m standardprocess. Sequentially, a hardware test by us-ing the scan test path is needed in order tocheck the correct behaviour of all registers inthe processor. In addition, other hardwaretests are required to examine the combina-

tional logic in the processor. Furthermore,some testing vectors have to be customisedto check this combinational logic.

8. References

[1] H. Castro, F. A. Djidjeli, L. H. Chan, M. T.Yusof, and S. Qayyum Cell Library DesignofSouthampton, unpublished, United King-dom, 2006.

[2] Weste NHE, Harris D, CMOS VLSI Design:A Circuits and Systems Perspective, Addison-Wesley, 2004.

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17/72

Controlador Proporcional Integral -Derivativo Basado en Herramientas Virtuales.*Ruben Dario Guerra, Ing. Electrnico.Docente Tiempo Completo, Instituto Tecnolgico de Soledad Atlntico ITSA.Director de Proyecto

[email protected]**Jovanny Rafael Duque, Ing. Mecnico.Docente Tiempo Completo, Instituto Tecnolgico de Soledad Atlntico ITSA.

[email protected]

**Evert De Los Ros, Ing. Electrnico.Docente Catedrtico, Instituto Tecnolgico de Soledad Atlntico ITSA.Investigador.

ABSTRACT.

The virtual instrumentation is flourishingeach day because of the advantages thatthis offers on the traditional instrumenta-tion. This involves the development andmanagement of various applications basedon virtual tools and applied in the indus-trial instrumentation. Inside this industrialinstrumentation it can see applied the PIDcontrollers in large scale. It is looking forthe development of virtual controller for

further implementation, within a processof controlling a variable.

Keywords:Control, PID, Instrumentacin,herramienta virtual, software, hardware.

1. INSTRUMENTACIN VIRTUAL.La instrumentacin actual requiere el usode herramientas y elementos fsicos o virtu-ales, para determinar la magnitud de unavariable. Los instrumentos constituyen unaextensin de las facultades humanas, per-mitiendo determinar el valor de una canti-dad desconocida la cual no podra medirseutilizando solamente las facultades sen-soriales [1]. Por lo tanto, un instrumentose puede definir como un dispositivo paradeterminar el valor o la magnitud de unacantidad o variable. Un instrumento elec-trnico como lo indica su nombre se basaen principios elctricos o electrnicos para

efectuar una medicin.

Un instrumento electrnico puede ser unaparato relativamente sencillo o complejo,el desarrollo de la tecnologa exige la elab-oracin de instrumentos ms exactos. Estoconlleva al diseo y construccin de her-ramientas virtuales para as controlar unproceso particular.

La instrumentacin virtual se basa en la uti-lizacin de un mdulo software que simula

el panel frontal de un elemento y apoyn-dose en elementos de hardware accesi-bles por el ordenador tales como: tarjetasde adquisicin, tarjetas DSP, instrumentosaccesibles va RS232 o GPIB; realizan unaserie de medidas como si se tratase de uninstrumento real. Por lo tanto, se buscadisear un controlador PID basado en unaherramienta virtual, para el control de vari-ables fsicas como: temperatura, presin,volumen, etc.

Las ventajas de utilizar la instrumentacinvirtual con relacin a la instrumentacintradicional radican en:

1. Reduccin del hardware (elementos fsi-cos y conexiones).2. Reduccin de costos.3. Facilidad para desarrollar diferentes apli-caciones o dispositivos de medida.

4. Tiempos de desarrollos de aplicacionesms cortos.

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El control es el elemento encargado de proc-esar la seal de error y generar una seal quesea capaz de disminuir el valor de la seal deerror[2], con el objetivo de lograr la mximaprecisin posible del sistema de control. Loscontroladores tpicos en los sistemas de con-trol en tiempo continuo son:1. Control Proporcional (P).2. Control Proporcional Derivativo (PD).3. Control Proporcional Integral (PI).4. Control Proporcional Integral Derivativo (PID).

3. LAB VIEW

Dentro de la instrumentacin virtual sepueden encontrar mltiples herramientaspara el desarrollo de aplicaciones, una de es-tas es LabView [3]. A travs de esta herrami-enta se busca desarrollar instrumentos virtu-ales para los diferentes tipos de control sobreun proceso. Con base en lo anterior se pudollegar al diseo del controlador PID para unavariable como lo es latemperatura:

1. Control Proporcional (P).

Esta es el diagrama del panel frontal, quesera el instrumento manejado por un op-erador del sistema. Adems, de estos ele-mentos se utiliza un graficador, cuya sealresultante se muestra ms adelante.Este es el primero de los pasos para llegar alcontrolador final como lo es el controladorPID. A continuacin se muestra el diagramade bloques y el panel frontal de dicha apli-cacin.

Figura 1. Sistema de control en lazo cerrado

Figura 2. Diagrama de bloques para un

control (P).

Figura 3. Panel frontal control (P).

Figura 4. Diagrama de bloques para un

control (PID).

2. CONTROL EN LAZO CERRADOLa estructura bsica de un sistema de controlcon realimentacin est definida por la sigu-iente figura:

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El diagrama de bloques muestra la inter-

accin de los diferentes elementos queforman parte del controlador. El funcion-amiento de la aplicacin est basado en lacorrecta escogencia de los elementos, suconfiguracin y conexin [ 4].

Por otra parte el panel frontal brinda la ca-pacidad de variar los diferentes parmet-ros del sistema, tales como son: las con-stantes del controlador (Kp: Constante deproporcionalidad, Kd: Constante derivati-va, Ki: Constante integral) y el set point delsistema. Adems, se muestran los valoresde las variables sensadas, y se muestra elcomportamiento de estas.

A partir del controlador PID se puedeobtener cualquiera de los tipos de contro-ladores antes mencionados. Por ejemplo: sise desea trabajar con un controlador PI, seajustan los valores de las constantes pro-porcional e integral, mientras que la con-stante derivativa se ajusta a un valor decero. [4]. De igual forma se puede obtenercualquier combinacin de controlador apartir de este.

4. CONCLUSIONES Se lograron obtener las grficas querevelan el comportamiento de cada uno

de los controladores antes mencionados,tal como se muestra a continuacin:

Comportamiento para el controlador propor-cional. Se observan variaciones cada vez que sepresenta un cambio en la seal sensada.Figura 5. Panel frontal control (PID).

Figura 6. Comportamiento del Controlador (P)

Figura 7. Comportamiento del Controlador (PID)

Seal correspondiente al controlador PID. La re-spuesta de dicho controlador depender de losvalores de las constantes del controlador (Kp, Kd,Ki).

Cabe resaltar que el desarrollo actual es el deun controlador PID virtual. Capaz de brindar unarespuesta fiel a sus principios de manejo.De acuerdo con los resultados obtenidos se

pueden utilizar los instrumentos virtuales parael diseo y la construccin de controladoresaplicados en procesos industriales para contro-lar variables fsicas como: temperatura, presin,volmenes, etc. Se puede concluir que la instrumentacin vir-tual est llamada a su generalizacin dentro delos procesos industriales dado su alto grado deexactitud y confiabilidad. El uso de la instrumentacin virtual reduce los

tiempos, costos y el hardware implementadopara un aplicacin.

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Diversificacin de aplicaciones dentro de los procesos industriales se facilitan mediante la utiliza-cin de las herramientas virtuales.

BIBLIOGRFIA.[1]. HELFRICK, Albert y COOPER William. Instrumentacin Electrnica Moderna y Tcni-cas de Medicin. Mxico; Prentice-Hall, 1990. p 450.

[2]. KUO, Benjamn. Sistemas de control automtico. Mxico; Prentice-Hall, 1996. p905.

[3]. LZARO, Antonio M. LabView, Programacin grfica para el control de instrument-acin. Espaa; Editorial Paraninfo, 1996. p384.

[4].NATIONAL INSTRUMENTS. Adquisicin de datos DAQ con LabView.

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Procedimiento para la Correcta Seleccinde Motores, Aplicado a una MaquinaRectificadora.

* Liesle Yail Caballero Tovar, Ing. Electrnica.

Especialista en Electrnica [email protected]

AbstractElectrical motors have a preponderant roleinside the industrial applications. Theyconvert the electric power into rotacionalor translacional mechanical energy (linearmotors). His use is sure, reliable and theypresent better efficiency in comparison

with other sources of mechanical energy.Due to the great diversity of electrical mo-tors, selection of the suitable one consti-tutes a demanding task. This involves tech-nical and economic constrains based onthe analysis of particular characteristics ofeach process, in such a way that the bestrelation achieves cost - benefits.

Keywords: Seleccin de Motores, CadenaCinemtica, Torque.

1. Descripcin De La Mquina Donde SeAplic El ProcedimentoEl procedimiento para la correcta seleccinde un motor fue aplicado a una mquinarectificadora de ejes, la cual sostiene al eje

y a travs de una piedra giratoria, realizaun movimiento circular y perpendicular a

la superficie de ste hasta rectificarlo. Den-tro de la mquina hay un motor de corri-ente directa que se encarga del vaivn dela mesa, (movimiento horizontal) sobre lacual se aloja la pieza.

Esta mquina presentaba los siguientes in-convenientes:

El motor que se encargaba del movimiento

horizontal de la mesa, se encontraba por

fuera de la estructura de la mquina y en elsitio de trnsito del operador representandoun gran peligro para el operador, la pieza ypara la propia mquina. Adems la calidadde la rectificacin no era la deseada.

Por lo tanto se requera seleccionar un mo-tor con otras dimensiones que permitieraubicarlo dentro de la carcaza de la mquina

y que brindara mejores prestaciones que elque se encontraba, ofreciendo una rectifi-cacin de mayor calidad.

2. Procedimiento Seguido ParaLa Seleccin Del Motor

2.1 Reconocimiento Y Estudio De LaMquina Y Del ProcesoDespus de revisar la hoja de datos disponi-ble por el fabricante de la mquina y reali-zar las mediciones pertinentes se obtuvo lasiguiente informacin:*Por cada vuelta de la manivela giratoria, lamesa avanza 5mm.*La manivela giratoria sigue en movimien-

to cuando la mquina est en estado au-tomtico.*Hay una manija para seleccionar el mov-imiento manual o automtico de la mesa.(manual-operador o automtico-motorelctrico).*La velocidad de salida en la mesa para unarectificacin ptima es de 7 in/min (datodel fabricante).* El dimetro del eje del motor es de 22,5

mm, con chavetero para cua de 5mm.

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2.2 CLCULO DE INERCIAS DE LOSENGRANAJES, POLEAS Y EJES DELA MQUINA.Datos conocidos de la mquina:La mquina consta de 5 ruedas dentadas y2 poleas.

d1= Dimetro de la rueda dentadaNo.1 = 2





d6= Dimetro de la poleaNo.6 = 5 d7= Dimetro de la polea

No.7 = 2

Conociendo estos datos se realiza la con-versin de unidades a metros y se calcula elradio de las ruedas dentadas, poleas y ejes.

Adems teniendo en cuenta que la inerciade un disco circular es:

J= . m. r2 y que la masa es:m= r2. tn donde tn es el espesor de lapieza n, r es el radio y es la densidad delmaterial, se pudo calcular la inercia de cadauna de las ruedas dentadas, poleas y ejesde la estructura mecnica. [1]Para las ruedas dentadas 1, 2, 3, 4 y 5 lascuales estn construidas en acero, = 7800Kg/m3 y para las poleas 6 y 7,= 2698 Kg/m3.

Para calcular la inercia de los ejes se tuvo encuenta que:

J = . m. r2 y que la masa es:m = r2. L donde L es la longitud deleje, r es el radio y es la densidad del mate-rial, ( = 7800 Kg/m3 ). [1]

Ruedas Dentadas y poleas

Espesor(m)

Radio(m)

Momento polarde inercia(Kg . m^2)

t10 ,01905 r10 ,0254 J19 ,7148E-05

t20 ,0127 r20 ,073025 J20 ,004424802

t30 ,01905 r30 ,0127 J36 ,07175E-06

t40 ,0127 r40 ,073025 J40 ,004424802

t50 ,01905 r50 ,0127 J56 ,07175E-06

t60 ,03247 r60 ,0635 J60 ,002237653

t70 ,01905 r70 ,0254 J73 ,3608E-05Tabla 1. Momento Polar de Inercia de ruedas

dentadas y poleas.

Ejes

Longitud(m)

Radio(m)

Momento polarde inercia(Kg . m^2)

L10 ,0762 re1 0,0112 Je1 1,4954E-05

L30 ,0698 re3 0,0112 Je3 1,3708E-05

L50 ,1778 re5 0,0112 Je5 3,4893E-05

Tabla 2. Momento Polar de Inercia de Ejes

2.3 CLCULO DE LAS VELOCIDADESDespus de haber medido los radios decada una de las ruedas dentadas y poleas yconsiderado que:w1 . r1 = v1 = 7 in/min (dato proporcio-nado por el fabricante)w1 = v1 / r1 = (7 in/min)/1 = 7 rad /minw1 = 0,117 rad/seg

Se calcul las velocidades angulares (w) ylas velocidades en RPM (n).

Relacin de Velocidades (rad / seg)

w1 = w2 (carga) 0,117

w3 = w2*r2/r3 = w2*z3 0 ,671

w3 = w40 ,671

w5 = w4*r4/r5 = w4*z2 3 ,857

w5 = w63 ,857

w7 = w6*r6/r7 = w6*z1 9 ,642 Tabla 3. Velocidades angulares

Velocidad (rpm)

n1 = n2 (carga) 1 ,114

n36 ,4041

n3 = n46 ,4041

n53 6

n5= n 63 6

n7 92.08Tabla 4. Velocidades en RPM

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W = peso = m.g = masa . gravedad =1000 Kg . 9.8 m/s = 9.800 NW = Nf = Fuerza de friccin = k . N =0.2 * (9800 N) = 1960 N = FMC = F * r1 = 1960 N * 1 =1960 N * 0.0254 m = 49,784 N . m

Mcm = ( MC . nc) / ( . nm)

Mcm = 2,28794568 N.mAhora se debe calcular MACELERACIONpara finalmente obtener el Mtotal ya que:

Mtotal = M Cm + MACELERACIN. [2]

3.5 Clculo De La Cadena CinemticaCuando un motor elctrico acciona unadeterminada carga a travs de un sistemade transmisin constituido por engranajes,poleas, correas o similares, la formulacinde las ecuaciones que expresan el com-portamiento del sistema, necesita que losconjuntos requeridos en cada uno de loscomponentes del sistema sean referidos aun nico eje, el cual es usualmente el ejedel propio motor. Para referirnos a losmomentos de inercia en el eje del motor serecurre al Principio de invariabilidad de en-erga cintica de una transmisin. [3]

Energa cintica = m . v 2 = J w2, deesta ecuacin podemos deducir que:

Jtotal = Momento polar de inercia total

Jtotal = [ ( m . v2 ) / wm 2 ] + [ JMOTOR] + [J7 ] + [J6 / (z1) 2 ] + [ ( J5 + Je5 ) /(z1) 2 ] + [ J4 / (z1) 2 ( z2)2 ] + [ ( J3 + Je3) / (z1) 2 ( z2)2 ] + [ J2 / (z1) 2 ( z2)2 ( z3)2 ] + [ ( J1 + Je1 ) / (z1) 2 ( z2)2 ( z3 )2 ]

Jtotal = 0,15051 Kg . m2

JMOTOR = Inercia en el rotor del motor =0.15 Kg . m2

2.4 Clculo Del Torque De La Carga

Referido Al Eje Del Motor

Para realizar este clculo, se debe inicial-

mente calcular MCm considerando lo sigu-

iente:

Mcm= Torque de la carga referido al eje delmotor

MC = Torque de la carga

Mtotal = Torque ofrecido por el motor

nc = velocidad lineal en la carga en rpm =

n1 = 1,114 rpm

nm = velocidad lineal en el motor en rpm =

92.08 rpm

1 = Eficiencia pin / cremallera = 0.78

2 = Eficiencia entre engranaje 2 y 3 =0.75

3 = Eficiencia entre engranaje 4 y 5 =

0.75

4 = Eficiencia entre engranaje 6 y 7 =

0.60

= eficiencia total = 1 . 2 . 3 . 4 =

0.26325

Esta es la eficiencia del mecanismo, por tal

razn se recomienda cambiar la polea del

motor y la polea No. 6 por una de rueda

dentada, con el objetivo de mejorar la efi-

ciencia.

Haciendo el diagrama de cuerpo libre para

la carga obtenemos lo siguiente:

f

W

N

F

Figura 1. Diagrama de cuerpo libre

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wm = velocidad angular del motor = w 7 =9,642 rad/seg

v = 7 in/min = 0,003 m/s

Je1 = Inercia en el eje 1



z1 = n7 / n6z2 = n5 / n4

z3 = n3 / n2 = n3 / n1

Reemplazando

MACELERACIN = 0.0042959 N.mFinalmente para obtener Mtotal, se suma:

Mtotal = M Cm + MACELERACIN =Torque ofrecido por el motor = 2,29 N * m

Mmx = 4 * M total = 9,17 N * m

Potencia a velocidad menor= 88,41 Wa 92,1 rpm.

Potencia a velocidad mayor= 707,27 Wa 736,6 rpm.

3. ResultadosDespus de realizar todos los clculos ante-riores se realiza una bsqueda exhaustivaentre los diversos fabricantes tales como,WEG, A.O.Smith, Siemes, Leroy Somer, en-tre otros.

Para la seleccin del motor se tuvo en cuen-ta que debe arrancarse a plena carga y vari-ar su sentido de giro permanentemente. Esde anotar que la mayor parte del tiempo elmotor gira a velocidad baja (92.1 rpm), porlo tanto se recomienda la seleccin de unmotor con muy alta eficiencia.

Teniendo en cuenta todas las anterioresconsideraciones se debe buscar un motorcon las siguientes siguientes caractersti-

cas:

Voltaje: 220 VAC trifsico. Torque nominal: 2,29 N*m Torque mx: 9,17 N*m Potencia: 1 HP. Rango de velocidad de trabajo: 80 - 1200rpm (la mayor parte del tiempotrabaja a 90 rpm). Grado de proteccin: IP55. Tipo de servicio: Contnuo, arranca con

Relaciones de transmisin

z1 2 ,5z2 5 ,75

z3 5 ,75

Tabla 5. Relaciones de transmisin

Despus de reemplazar estos datos en laecuacin de conservacin de la energa yhallar Jtotal se determina:

MACELERACIN = Jtotal . dw / dt = J to-tal. wm / t, con aceleracin constante.

wm = velocidad angular del motor = w 7 =9,642 rad/seg

t = Tiempo que tarda la carga en despla-zarse del punto inicial al final. Este se cal-

cula de la siguiente manera:

v = Velocidad lineal

v = d/t, entonces, t = d / v

v = ( (7 in/min).(0,0254 m / 1 in).(1 min) ) /60 s = 0,00296 m/s

t = 1m / 0.00296 m/s = 337.83 s

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carga, cambio en el sentido de giro cada 3min. aprox. Temperatura ambiente 40 C, a nivel delmar. Tipo de encoder: absoluto Clase de servicio: continuo Dimetro del eje debe ser de 22.5 mm yno superar una longitud de 13.05 pulga-das. Factor de sobrecarga: 15%

4. ConclusionesPara seleccionar correctamente un motor esnecesario tener amplios conocimientos delproceso, mecanismos y movimientos querealiza la mquina en cuestin. Se requiere

adems realizar mediciones en campo ycumplir con todos los requerimientos exigi-dos por el proceso.

El motor es quien ofrece al sistema la fuerzanecesaria para poder ejecutar todas las tar-eas que se le encomiendan, por tal razndebe estar correctamente dimensionado.

El sobredimensionamiento de un motorconlleva a altos costos de operacin. Apesar de una inversin inicial mayor en unmotor de muy alta eficiencia, queda dem-ostrado que la relacin costo-beneficio dedichos motores permiten lograr un ahorroenergtico sustancial, que redunda en ben-eficios econmicos al disminuir los costosde operacin y mantenimiento, as como,reduccin en el impacto ecolgico al req-

uerir menos energa para llevar a cabo elmismo trabajo.

Es muy importante lograr la implement-acin de proyectos de automatizacin endonde se apliquen los criterios adecuadosde seleccin de los actuadores para lograrcumplir con los requerimientos exigidos y alos menores costos posibles.

Otro aspecto a tener en cuenta para lograruna seleccin adecuada, lo constituye elrespaldo en servicios y repuestos, garanta,tiempos de entrega y costos.

Bibliografa[1]Norton Robert L. Diseo de Maquinaria.Sntesis y anlisis de mquinas y mecanis-mos. Mc Graw Hill. Mxico, 2004.

[2]Beer, F.P. Vector Mechanics for Engi-neers, Static and Dynamics. Mc Graw Hill.New York, 1984.[3]Molian S. Mechanism Design: An Intro-ductory Text. Cambridge University,1982.

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Diseo en VHDL e Implementacin en FPGAde un Filtro Digital Pasa-Bajo.

* Heiner Castro Gutirrez, Ing. Electrnico.Director de Proyecto

[email protected]

** Jaime Juvinao Noriega, Tecnlogo en Telecomunicaciones,Instituto Tecnolgico de Soledad Atlntico ITSA. Investigador.

[email protected]

** Diana Castao Bustos, Tecnlogo en Telecomunicaciones,Instituto Tecnolgico de Soledad Atlntico ITSA. Investigador.

ABSTRACT

The present project is intended to design a

low-pass FIR filter, which is described usingVHDL and implemented on a FPGA. Thedesign process includes the use of a DSPtool, Filter Design & Analysis Tool of MAT-LAB to obtain the filter coefficients neces-sary to calculate the transfer function andthe ideal parameters of the filter. The char-acteristics and the behavior of the designare described by using a Hardware Descrip-tion Language tool as VHDL. The designedalgorithm includes process and states ma-

chines. A D2E Spartan FPGA performs theprocessing tasks determined in the VHDLcode. An analog to digital and a digital toanalog converter are considered in the sig-nal acquisition stage in order to transformthe analog input signal into an appropri-ate format for the FPGA and to convert thefiltered digital data into a analog signalagain after the filtering process. An inputsine signal is applied to the system and theresponse of the real filter is compared with

the parameters obtained in the ideal case,in order to determine the proper function-ality of the design.

Keywords: Filtro Digital, Filtro FIR, FiltroIIR, VHDL, DSP, FDA Tool, MATLAB, FPGA.

1. FILTRO DIGITALLos filtros digitales son sistemas LTI, quemodifican el espectro en frecuencia de laseal de entrada al sistema, segn la re-spuesta en frecuencia que tenga el mismo.Los filtros digitales se dividen en dos gru-pos bsicos, tipo IIR y tipo FIR [1].

1.1 Filtros IIRIIR Infinite Impulse Response- son filtrosdigitales de respuesta infinita al impulso,es decir; a la salida del sistema habr unnmero infinito de trminos no nulos comorespuesta a un impulso en la entrada [1],como se muestra en la Figura 1.

Este tipo de filtro se caracterza por requerirun menor orden, para cumplir con las mis-mas funciones que un filtro FIR, pero por sutipo de respuesta, pueden resultar en siste-mas inestables, y su diseo es un poco mscomplejo, ya que trabajan con realiment-acin. En la Figura 2 se muestra la estruc-tura de un Filtro IIR.

Figura 1. Respuesta al Impulso Filtro IIR

.

Figura 2. Estructura General de un Filtro IIR

.

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1.2 Filtros FIRFIR Finite Impulse Response- son filtrosdigitales de respuesta finita al impulso,es decir; el valor del impulso es cero fuerade un rango finito determinado como re-spuesta al impulso [1]. La Figura 3 muestrala respuesta al impulso de un filtro FIR.

En estos tipos de filtros, cada valor de lasecuencia de salida, slo depende de unnmero finito de valores de la secuenciade entrada, es decir; la salida slo dependede las entradas actuales y anteriores. La ec-uacin general es:

Figura 3 Respuesta al Impulso Filtro FIR

Los filtros FIR se caracterizan por ser siem-pre estables, adems tienen la ventaja deque el desfase sufrido por la seal en elproceso de filtrado es proporcional a lafrecuencia, lo cual no es as en los filtrosIIR. El diseo es ms sencillo que los sis-temas IIR, pues no tienen realimentacin.Sin embargo como desventaja principal

tienen que para cumplir con las mismasfunciones de un IIR requieren un mayororden de filtro. Esto implica un mayorgasto de recursos computacionales y/ode hardware en el caso de una imple-mentacin fsica. La estructura generalde un filtro FIR, se describe en la Figura4.

Figura 4. Estructura de un Filtro FIR.

)1(

1

1

10

1

0...)(

=

+++== N

N

N

k

k

k zhzhhzhzH

Donde N, representa el orden del filtro, y h,los coeficientes del sistema por los cuales semultiplica la seal de entrada.

2. VHDLVHDL (Very High Speed Integrated Circuit,Hardware Description Language) es comosu nombre lo indica, un lenguaje de de-

scripcin de Hardware que ha evoluciona-do vertiginosamente, y es hoy da acepta-do como un estndar para descripcin decircuitos digitales[2]. La principal ventajaque ofrece VHDL, es que permite describirlos sistemas en base a su comportamiento,no a su composicin. Adems, el diseoen descripcin de hardware se basa en elconcepto de paralelismo, a menos que seindique lo contrario, mediante la inclusinde procesos secuenciales.

VHDL divide la descripcin en dos vistas.Una primera vista llamada entidad, en lacual se describen los componentes del cir-cuito a describir, es decir los puertos de en-trada y salida. Una segunda vista llamadaarquitectura, es donde se describe el com-portamiento del sistema, es decir el procesoque se lleva a cabo con las entradas del cir-cuito y su correspondiente asignacin a las

salidas.

3. PROCESAMIENTO DIGITAL DE SEALES(DSP)El DSP es una tecnologa desarrollada por laciencia e ingeniera, que permite procesarseales, una vez que estas han sido conver-tidas a formato digital. Bsicamente el DSPes el conjunto de la matemtica, el algorit-mo y la tcnica, empleados para procesar

seales digitales o anlogas previa conver-sin[3]. Una de las aplicaciones del DSP, es el

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diseo de filtros digitales, los cuales medianteel uso de software como MATLAB, permitendisear y simular los sistemas en su totalidad.Estas herramientas se pueden utilizar tambinpara obtener los parmetros de diseo nica-mente, y que estos se utilicen para desarrollarlas estructuras en otras aplicaciones, como por

ejemplo VHDL, luego de lo cual se pueden im-plementar fsicamente.

4. FPGALa FPGA es un dispositivo lgico program-able, es decir un dispositivo cuyas caracters-ticas de funcionamiento pueden ser variadaso almacenadas mediante programacin. Estaprogramacin es realizada por medio de len-guajes descriptores de hardware como VHDL

[4]. Las FPGAs tienen gran capacidad de proc-esamiento de datos gracias a la gran cantidadde macroceldas que poseen. Cada macroceldafunciona como un generador de funciones, lascuales permiten implementar un gran nme-ro de ecuaciones booeleanas precalculandoel resultado, a diferencia de otros dispositivoslgicos programables, que est desarrolladosen conexin de compuertas.

5. DISEO DE UN FILTRO FIREl diagrama general del proceso de diseo deun filtro FIR se muestra en la Figura 5En el proceso se distinguen las siguientes eta-pas:

5.1 Interfaz de ConversinEsta interfaz est compuesta por los conver-sores ADC 7805, y el DAC 715, ambos dela Burr-Brown. Los cuales trabajan con unaresolucin de 16 Bits, y una frecuencia demuestreo de 100 KHz, para el caso del ADC.Esta interfaz se encarga de convertir a dig-

ital la seal de entrada y, posteriormenteal proceso de filtrado digital, convierte laseal de salida a anloga, para que puedaser observada en el osciloscopio. La interfazde conversin se muestra en la Figura 6.

Figura 5 Diagrama Proceso de diseo Filtro FIR.

1.Interfaz de conversin A/D

2.Procesado de la seal (implementacin

de la funcin de transferencia)3.Interfaz de conversin D/A

5.2 Clculo de la Funcin deTransferenciaEl proceso de diseo de un filtro FIR puedeser optimizado mediante el uso de una her-

ramienta DSP. En este proyecto se empleel FDA Tool (Filter Design and AnalysisTool) de MATLAB, el cual permite obtenerla funcin de transferencia del sistema, esdecir permite el clculo de los coeficientes,adems de parmetros como la respuestaen frecuencia, la respuesta en fase, diagra-ma de polos y ceros, la respuesta al impulso,entre otros. El diseo se implement utili-zando las especificaciones de la Tabla 1.

Figura 6. Interfaz de Conversin.

RESPUESTA AL IMPULSO FIR

Banda de paso P asa-baja

Orden del filtro 1 0

Frecuencia de Corte 1000 hz

Frecuencia de Muestreo 10000 hz

Tabla 1 Especificaciones del Filtro.

Despus de calcular los prarmetros del fil-tro utilizando la herramienta de MATLAB

los resultados obtenidos se muestran en laFigura 7 y Figura 8.

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5.3 Descripcin del Filtro en VHDLEl sistema se dise mediante una estruc-tura comportamental algortmica, esdecir; el comportamiento del circuito sedescribi mediante procesos secuencial-es, e incluy el uso de maquinas de esta-dos. Para la descripcin de las multiplica-

ciones, fue necesaria la conversin de loscoeficientes obtenidos por la herramien-ta, a formato digital, para lo cual se sigueel siguiente procedimiento:1.Se realiza el escalado de los coeficientesa travs del mtodo de escalonamientode ventana. Donde coeficiente = coefi-ciente x 2N, siendo N, el orden del filtro.2.Se aproxima el resultado al entero mscercano.3.Se convierte a binario.

Los resultados obtenidos se presentan en laTabla 2.

Figura 7. Respuesta en Magnitud y Fase.

Figura 8. Respuesta al Impulso.

C oeficientes 2 P roducto

Coef * 16

Binario

1 0.00000 16 0 0 000

2 0.00785

16 0,125 0 0000

3 0.04015 16 0,642 1 0001 4 0.10325

16

1,652

2 0010

5 0.17066

16

2,731

3

0011

6 0.20000

16

3.2 3 0011

7 0.17066

16

2,731 3

0011

8 0.10325

16

1,6521

2

0010

9 0.04015

16

0,6424

1

0001

10

0.00785

16

0,126 0

0000

11

0.00000

16 0 0 000

Tabla 2 Clculo de los coeficientes digitales

Con los coeficientes anteriores, se obtuvola funcin de transferencia mostrada en laEcuacin 2.

987654321110

0

=

++++++++= azbzczdzezdzczbzazzh

k

k

k

donde a=0.0785, b=0.004015, c=0.10325, d=0.17066,e=0.2000

Ecuacin 2 Funcin de Transferencia delFiltro

El filtro fue desarrollado en varios procesos,cuyo esquema se muestra en la Figura 9

5.4 Implementacin HardwareLa implementacin fsica se hace en laFPGA Spartan D2E de Xilinx, la cual trabajacon una frecuencia de reloj de 50 Mhz. Estereloj es dividido para obtener los retardosequivalentes al periodo de muestreo del

sistema.

Figura 9 Esquema del Proceso de descripcin.

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6. RESULTADOSPara las especificaciones dadas, se obtu-vieron los resultados que se muestran enla Figura 10, teniendo en cuenta que laseal es analizada a nivel espectral. La Tab-la 3 muestra la atenuacin del filtro paralas pruebas realizadas desde 1KHz hasta

2.5KHz.

7. CONCLUSIONES El procedimiento de diseo de los filtrosFIR, incluye el clculo de una funcin detransferencia, que es la base del proceso.Este paso, puede ser facilitado y optimiza-do, mediante el uso de herramientas DSPcomo MATLAB.

VHDL, es una herramienta de descripcinde circuitos muy verstil, que incluye todaslas ventajas de los HDL, como la modifi-cacin de estructuras y rediseo de circui-tos de forma rpida, lo cual permite la real-izacin de mltiples pruebas y variaciones,hasta conseguir el diseo ideal. En estepunto, la descripcin del filtro digital, seoptimiz mediante el uso de estructuras se-

cuenciales como los process y las maquinasde estado, adems de estructuras loop, loque permiti describir el comportamientodel circuito en forma abreviada, lo cual nofuese posible mediante el uso de estructu-ras combinacionales.

El uso de una FPGA, para la implement-acin fsica de circuitos digitales, facilita laetapa de pruebas del circuito, ya que puedeser reprogramada mltiples veces, lo cualevita sobre costos en la misma.La implementacin slo requiere el diseode una interfaz de conversin, para pasarlos datos a formato digital, y luego con-vertir los datos ya procesados al formatoanlogo, para su verificacin. El tiempo derespuesta de este dispositivo es excelente,

ya que realiza sus operaciones con un fre-cuencia de reloj de 50 Mhz, y tiene un re-

tardo en sus operaciones de aproximada-mente 6 nanosegundos, lo cual garantizael procesamiento y visualizacin de la sealen tiempo real, afectado primordialmentepor los retardos equivalentes al periodo demuestreo.

8. TRABAJO FUTUROA futuro se vislumbran mejoras tanto ladescripcin de hardware como en el hard-

ware fsico. Se puede implementar una rep-resentacin numrica diferente a la utiliza-

Frecuencia (KHz) A tenuacin (dB)

1 -3

1.5 -8.73

2 -10.7

2.5 -12.7

Tabla 3 Atenuacin resultante en laspruebas del filtro.

En la Figura 10 se muestra la respuesta enfrecuencia del filtro con los datos obtenidosde la Tabla 3.Puede observarse que esta respuesta espe-ctral no corresponde a la atenuacin teri-ca del filtro mostrada en la Figura 7 parafrecuencias alejadas de la frecuencia decorte (1KHz), ya que para una frecuenciade 2.5KHz se esperaba una atenuacin dealrededor de -40dB. Esto puede deberse ala poca cantidad de coeficientes implemen-tados y al redondeo hacia el entero mscercano de estos coeficientes. Sin embargoen las frecuencias cercanas a la frecuenciade corte la atenuacin es alrededor -3 dB, loque se corresponde con el comportamiento

esperado del filtro.

Figura 10 Respuesta en frecuencia delFiltro Implementado.

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da, representacin solo de enteros. Aplicando una representacin de nmeros en comaflotante de simple precisin se mejorara la exactitud de los coeficientes del filtro y deesta forma los productos internos pueden ser ms precisos mejorando el desempeodel filtro. Pueden implementarse otros filtros ms robustos y de mayor aplicabilidad yaque solo se utiliza una pequea rea de la FPGA. En tanto al hardware se piensa cam-biar las interfaces A/D y D/A ya que estas no soportan una frecuencia muy alta solohasta 10 KHz- con nuevos conversores con mayor nmero de bits para la conversin

y con comunicacin serial la interfaz de conversin fsica sera ms conveniente y seaprovechara mucho ms los datos en coma flotante. Se piensa tambin incluir en lainterfaz fsica un filtro Leasing para evitar sobresaltos en la seal de salida.

REFERENCIAS[1] MANOLAKIS, Dimitris G y PROAKIS, Jhon G. Tratamiento Digital de Seales Prin-cipios, Algoritmos y aplicaciones. Tercera Edicin. Madrid: Prentice Hall, 1998. p976.

[2] BOLUDA, Jos y PARDO, Fernando. VHDL Lenguaje para Sntesis y Modelado deCircuitos. Segunda Edicin Actualizada. Espaa: Alfaomega, 2004. p251.

[3] NAWAB, S. Hamid, OPPENHEIM, Alan V. y WILLSKY, Alan S. Seales y Sistemas. Seg-unda Edicin. Mxico: Prentice Hall, 1998. p956.

[4]http://www.uag.mx/214/ii_dispositivos_logicos_programables.pdf

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Diseo y Construccin de un Monitor Porttilde Frecuencia Respiratoria Utilizandoel Mtodo de Impedancia Transtorcica

Alejandro Romero santiago ,Ing. Electronico.Director de [email protected] Vsquez Rodrguez,Tecnologo en Electronica.Instituto Tecnolgico de Soledad Atlntico ITSA. [email protected]

Jairo Barros, Tecnologo en Electronica.Instituto Tecnolgico de Soledad Atlntico ITSA. Investigador.

Abstract

The interest of the present project is todesign a Portable Breathing Rate Monitorusing the Method of Transthoraxic Imped-ance. The unit of control is conformed by aLogic Programmable Device such as a FPGA,which commands the physiologic variableacquisition stage, the visualization of thesignal waveform and the correspondingnumeric value of the breathing rate on a

dot-matrix liquid crystal display. The equip-ment is able to warn some of the possibleabnormalities constituting a useful tool forthe detection of certain breathing patholo-gies. In this way, the project integrates theuse of the Programmable Logic in the de-sign and construction of equipment in theBiomedical Instrumentation field, with thepurpose of working later in the develop-ment of biomedical ASICS.

Keywords:VHDL, FPGA, Inpedanciatrastoraxica

1. IntroduccinLa frecuencia respiratoria (FR) constituyeuno de los parmetros fisiolgicos ms im-portantes a ser considerados en la determi-nacin primaria del estado patolgico delpaciente y a su vez es un indicador primor-

dial del funcionamiento del aparato respi-ratorio. La frecuencia respiratoria represen-

ta los ciclos de inhalacin y exhalacin queuna persona realiza por minuto, se suelemedir en estado de reposo y presenta unagran dependencia con la edad del paciente[1], [2].La monitorizacin de la frecuencia respira-toria puede ser llevada a cabo utilizandotcnicas de auscultacin por parte del per-sonal asistencial o por medio de equipami-

ento biomdico destinado para tal fin. Enel primer caso se pueden presentar impre-cisiones en el registro de la variable de in-ters dado que este mtodo no permite es-tablecer con certeza el inicio o el final de unciclo respiratorio y su relacin con el tiem-po. Por su parte, la tecnologa biomdicaexistente no slo se limita a proporcionarinformacin con respecto a la actividad res-piratoria del paciente sino tambin provee

otro tipo de signos vitales, cuya monitoriza-cin cobra importancia en unidades de cui-dados intensivos y salas de emergencia. Encasos en donde se requiera exclusivamentemonitorear la frecuencia respiratoria o ll-evar a cabo este procedimiento de formaremota y personal por parte del pacientemismo y fuera del ambiente hospitalario, lautilizacin de los equipos convencionalestendera a ser imprctica e inconveniente,

y generara adems costos elevados para elusuario.

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En este caso particular, una seal senoi-dal de 50 KHz y bajo voltaje es aplicadaal trax del paciente utilizando electrodos

superficiales. El cambio de la ImpedanciaTranstorcica en las fases de inspiracin yespiracin se refleja por variaciones en laamplitud de la seal alterna sensada por loselectrodos de medicin, la cual es convert-ida a valores tolerables por un Amplificadorde Instrumentacin. La componente DC dela seal, correspondiente a la biompedan-cia constante presente en los tejidos, eseliminada por medio de un Acoplador ACpara luego nuevamente amplificar el poten-cial de inters. Un Detector de Envolventerecupera la seal propia de la variacin dela impedancia y un Filtro Pasa-bajos eliminala portadora introducida, la interferenciade la red domiciliaria y otros componentesde alta frecuencia no deseados. Una ltimaetapa de amplificacin posibilita las vari-aciones de sensibilidad del sistema.

El diseo, implementacin y construccindel dispositivo biomdico contempl unaprimera etapa destinada a la adquisicin

y acondicionamiento de seales, mientrasque el mdulo de conversin anlogo-dig-ital, la visualizacin de la forma de ondade la seal respiratoria y su correspondi-

ente frecuencia en una LCD, la interfaz decomunicacin por puerto paralelo en modoSPP, indicadores y sistemas de alarma, y unmdulo de control conformado por unaFPGA, conforman el segundo gran bloquedel sistema. Adicionalmente se desarrolluna aplicacin software desarrollada enVisual Basic que permite la visualizacinde la seal en el computador por medio deuna interfaz grfica de usuario.

3.1. Etapa de Adquisicin y Acondicion-amiento de Seal

Las tcnicas de bioimpedancia se basanen la aplicacin de corrientes alternas conamplitudes pequeas y de valor pico con-stante a la muestra biolgica bajo estudio.El mtodo ms utilizado para la aplicacinde estas corrientes en sistemas biolgicos

y la correspondiente monitorizacin de las

variaciones en la impedancia elctrica de lamuestra lo constituye el Mtodo Tetrapo-lar. Tal como se indica en la Fig. 3, este m-todo consiste en la utilizacin de un par deelectrodos para la inyeccin de la corriente,mientras que la cada de tensin sobre lazona de inters es sensada por medio deotra pareja de electrodos de forma inde-pendiente [5].

Figura 4. Adquisicin yAcondicionamiento de Seal

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El aislamiento elctrico es un requisito im-prescindible para todo equipo dedicadoa la adquisicin y medicin de seales bi-omdicas en humanos. Dado que los efec-tos que pueden conllevar una descargaelctrica sobre el cuerpo pueden ser fa-tales, desde contracciones involuntariasen los msculos respiratorios provocandosituaciones de asfixia, hasta prdida de sin-cronismo de las diferentes fibras que con-stituyen el msculo cardaco, es importantetomar medidas que se incorporen en eldiseo de sistemas de amplificacin, de talforma que se minimice al mximo el riesgoelctrico en los pacientes [6]. Por consigu-iente, como elemento intermedio entre laetapa de adquisicin y el segundo bloquedel dispositivo se dispuso de un sistema de

Aislamiento Galvnico, introducido con el

objetivo de proporcionar seguridad elc-trica al paciente.

La Fig. 5 revela la organizacin de la pan-talla de cristal lquido, la cual est divididaen dos secciones con un rea de 100 x 54pixeles por seccin y comandadas cada una

de forma independiente por un circuito in-tegrado controlador para LCD de matriz depunto. Los dos chips controladores vienenacoplados de fbrica a la estructura fsicade la pantalla, comparten el mismo bus dedatos de 8-bits pero poseen pines de habil-itacin separados [7].

Tabla 2. Listado de Componentes

Etapa Descripcin

Pre-amplificador I NA121, AV= 50

Acoplador AC OPA602, fL= 0.07 Hz

Amplificador INA118, AV= 2

Demodulador D iodo de Germanio 1N60

Filtro Pasa-bajas Bessel 4 Orden, fH= 1Hz

Ajuste de Sensibilidad LF353

Aislamiento Elctrico ISO175

Conversin A/D ADC0804

Mdulo de Control S partan2E PQ208

Visualizacin Dot-matrix LCD: 100 x 108

Interfaz Grfica de Usuario M icrosoft Visual Basic 6.0

Indicadores Buzzer, LEDs

3.3. Mdulo LCD de Matriz de PuntosEl prototipo posee una interfaz de visual-izacin propia tanto para caracteres alfa-numricos como para formas de onda, loque facilita la presentacin de la informa-cin biomdica del paciente de una for-ma verstil y de fcil entendimiento parael personal mdico asistencial. Para ellose utiliz una pantalla de cristal lquido

monocromtica constituida por 100 colum-nas y 108 filas.

Tabla 3. Especificaciones de la LCD

Marca Hyundai Electronics

Modelo H B10601NY-EWP-01

Resolucin 100 x 108 dots

Color Monocromtico

Modo de Visualizacin STN-Yellow/Green Mode

LCD Driver Controller 2 x SED1532 de EPSON

Voltaje Typ. 3 V

Corriente Typ. 1 mA

Potencia Disipada Typ. 3 mW

Las dos secciones de la LCD se subdividena su vez en siete pginas de ocho filas cadauna, a excepcin de la ltima pgina queslo presenta seis filas. Por lo tanto, las ochofilas presentes por pgina en cada una delas 100 columnas que contiene la pantallacorresponden a un dato de 8-bits (Ver Fig.6). Este dato de 8-bits es almacenado enuna memoria RAM incorporada a cada unode los chips controladores, que junto con

los dems datos almacenados conforman elcarcter o la figura a visualizar en la LCD.

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En este sentido, los bits introducidos en elbus de datos de la pantalla (D7-D0) corre-sponden a la presentacin de la palabra enuna columna en particular de la pgina pre-viamente seleccionada de la LCD y al mismo

tiempo a una posicin especfica de la RAM.Por lo tanto existe una correspondencia di-recta entre los pixeles del panel de la LCD ylos bits almacenados en la RAM.

por el Dispositivo Lgico Programable.El diseo del circuito de control fue mod-elado y descrito utilizando VHDL y la me-todologa de diseo jerrquico Top-Down,la cual consiste en el hecho de capturaruna idea en un alto nivel de abstraccin ydespus descender en la jerarqua de dis-

eo incrementando el nivel de detalle seg-n sea necesario [8]. Siguiendo por lo tantoesta metodologa, el sistema de controlimplementado en la FPGA fue particiona-do en cuatro grandes bloques principales,como se explica a continuacin.

3.4.1. Componente de InicializacinEn primera instancia, el dispositivo de con-trol enva los comandos de configuracin a

los chips controladores de la LCD necesariospara su correcto funcionamiento, entre loscuales se encuentran el ajuste de parmet-ros tales como potencia y contraste. Unavez los chips han sido

Figura 6. Distribucin de Filas por Pgina

Figura 7. Correspondencia entre la RAM

y la LCD

3.4. Sistema de ControlLa seal anloga debidamente amplifi-cada y acondicionada es convertida a for-mato digital y proporcionada a una Red de

Compuertas Lgicas Programables FPGA,la cual se encarga de transformarla al for-mato adecuado para que pueda ser final-mente visualizada en la LCD graficadora.La configuracin inicial de la pantalla, elcontrol de la frecuencia de muestreo y delConversor Anlogo-Digital, la medicin dela frecuencia respiratoria, la activacin dealarmas, y la visualizacin de mensajes alfa-numricos y de la forma de onda de la seal

captada por el sistema de registro, confor-man las tareas fundamentales adelantadas Figura 8. Diagrama de Flujo de Operacinde la FPGA

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=============================================== * Final Report*===============================================Device Utilization Summary:

---------------------------Selected Device: 2s200epq208-6Number of Slices: 1238 outof 2352 52%Number of Slice Flip Flops: 432 o u tof 4704 9%Number of 4 input LUTs: 2202 o u tof 4704 46%Number of bonded IOBs: 31 o u tof 146 21%

Number of GCLKs: 1 o u tof 4 25%===============================================configurados, la pantalla presenta en am-bas secciones y durante un lapso de diezsegundos el mensaje de bienvenida ilustra-do en la Fig. 9, al final del cual una sealde Ready activa un LED indicador con elpropsito de especificar que el dispositivoest listo para la adquisicin de la seal fisi-olgica. Dado que los dos chips de controlcomparten el mismo bus de datos, el envode los comandos por parte de la FPGA debehacerse multiplexado en el tiempo.

caso de presentarse una situacin anmalaen la actividad respiratoria del paciente ypermite establecer si la batera del equiporequiere ser recargada o no.

Figura 9. Mensaje de Bienvenid

a

3.4.2. Componente Escritura de Carac-teresLa seccin superior de la pantalla de cristallquido se encarga de visualizar el valor cor-

respondiente de la frecuencia respirato-ria, proporciona mensajes de alarma en el

Figura 10. FR y Mensajes de Informacin

Dado que una alteracin en el ciclo respi-ratorio del paciente no se lleva a cabo deforma inmediata, la informacin presenta-da por esta seccin es actualizada cada diezsegundos y la FPGA requiere un tiempo de448s para escribir los mensajes a visuali-zar en esta parte de la pantalla. El tiemporestante es asignado al control de la sec-cin inferior de la LCD, la cual permite larepresentacin grfica de la forma de ondade la actividad respiratoria.

3.4.3. Componente GraficacinCon una frecuencia de muestreo de 8 Hz,la FPGA proporciona al ADC el pulso nec-esario para iniciar el proceso de conver-sin, y la magnitud de los datos de 8-bitsdigitalizados es representada activando unpxel especfico de la LCD. Dependiendo dela magnitud del dato digitalizado, se selec-ciona la fila que va a ocupar en la pginacorrespondiente, y por cada nuevo datoingresado a la LCD, la columna se incre-menta automticamente. De esta forma ypor cada pulso de muestreo se activa unnuevo pxel, conformando en este sentidola seal respiratoria. Una vez visualizadaslas 100 muestras disponibles en el rea dela LCD, se inicia rpidamente un proceso deblanqueo para la pantalla y la graficacin

empieza nuevamente.

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3.4.4. Componente Medicin de la Fre-cuencia RespiratoriaPor cada ciclo respiratorio la FPGA recibeun pulso de reloj proporcionado por un cir-cuito monoestable, y a partir del nmerode pulsos de reloj recibidos, el dispositivode control calcula el valor de la rata respi-ratoria por minuto. Este mdulo evalaadems el rango en que se encuentre lafrecuencia del paciente y considerando lainformacin establecida en la Tabla 5, de-termina los mensajes de alarma a presentaren lo que respecta al ciclo respiratorio. Encondiciones crticas como el estado apnei-co o cesacin temporal de la actividad res-piratoria, el equipo biomdico est provisto

adems de una alarma acstica.

Figura 11. Graficacin de la Forma de Onda

El presente componente est activo todoel tiempo y funciona de forma paralela alos Componentes Escritura de Caracteres yGraficacin, aprovechando en este sentidola filosofa concurrente de la Lgica Pro-gramable.

4. RESULTADOSUna seal alterna con cambios proporcion-ales a la actividad respiratoria del pacientees presentada de forma visual en una LCDgraficadora. As mismo, el valor numricocorrespondiente a la frecuencia respiratoriaes visualizado y el equipo cuenta ademscon la capacidad de detectar ciertas con-diciones anmalas en el ciclo respiratoriocomo la apnea, taquipnea y la bradipnea.

Figura 12. Mensaje de Advertencia deEvento Apneic

o

Tabla 5. Condiciones de Alarma en la FR para

Condicin Frecuencia Respiratoria

Normal 1 0


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Un indicador de batera baja y una conex-in por puerto paralelo a un PC, que per-mita la visualizacin de la seal respiratoriaen una interfaz grfica de usuario desarrol-lada en Visual Basic, constituyen valoresagregados del sistema.

5. DISCUSINLa introduccin de una FPGA como elemen-to de control digital proporcion gran ver-satilidad al equipo propuesto. La inclusinde Dispositivos Lgicos Programables enel diseo de equipos biomdicos facilitaconsiderablemente las labores de control

y procesamiento digital de las seales bi-omdicas.

6. CONCLUSINEl Mtodo de Impedancia Transtorcica esuna forma sencilla, confiable y cmoda paramonitorear la frecuencia respiratoria en unpaciente. La visualizacin de la forma deonda de la seal junto con el valor numri-co del parmetro fisiolgico constituye unaherramienta diagnstica til para la detec-cin de determinadas patologas respirato-rias, lo cual facilita la labor de especialistasdentro y fuera del entorno hospitalario. Asu vez la Lgica Programable brinda nue-vas alternativas y ventajas tecnolgicasen el desarrollo de la Instrumentacin Bi-omdica.

7. REFERENCIAS

1] Carr, J., Introduction to BiomedicalEquipment Technology, Prentice-Hall, New

Jersey-USA, 1998.

[2] R. Keddington, Emergency CardiacCare, New Pediatric Guidelines, USA, pp.44-51, 1994.

[3] Tompkins, W.J., and J.G. Webster,Design of Microcomputer Based MedicalInstrumentation, Prentice-Hall, USA, 1981.

[4] Patterson, R., and J. Bronzino, The Bio-

medical Engineering Handbook, IEEE Press,USA, 1993.

[5] Garca, M., Potenciales Bioelctricos:Origen y Registro, Universidad AutnomaMetropolitana, Mxico D.F., 1998.

[6] F. Bez, A. Romero, y D. Urrea, Siste-ma Porttil de Adquisicin, Tratamiento y

Transmisin de Seales Electroencefalogr-ficas EEG, Tesis Universidad Distrital Fran-cisco Jos de Caldas, Bogot, D.C., 2001.

[7] EPSON, SED1530 Series, ApplicationNotes, EPSON, USA, pp. 1-10, 2000.

[8] Teres, L., VHDL, Lenguaje Estndar deDiseo Electrnico, McGraw-Hill, Madrid-Espaa, 1998.

Pag.

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Desarrollo de un Software para la Seleccinde Bombas RotodinamicasPump HunterMSc. ME. Cristian Noriega Saltarin

[email protected]

ME. Selwins Maturana de la [email protected]

ME. (E). Jose de la Hoz [email protected]

Abstract

Hunter Pump 1.0 is a software developedin Visual Basic 6.0 coupled to a databasedeveloped in Microsoft Access containingthe main bomb curves in terms of head (M)vs. Flow (Q), in addition to the properties offluids chosen as a common drive by bombsbroken dynamic. The database has beendeveloped taking advantage of the bene-fits of the laws of similarity to parameterizethe behavior of the bombs depending onthe speed of rotation which is reflected ina smaller size of the database. The programinterface allows data feed head, flow rateand fluid service pump. A distinctive fea-ture of this software is the ability to makecorrections head, wealth, power and effi-ciency as a result of the viscosity accordingto the methodology of Hydraulic Institute.

Keywords: Rotodynamics Bombs, VisualBasic, Microsoft Access

ResumenPump Hunter 1.0 es un software desarrol-lado en visual Basic 6.0 acoplado a unabase de datos desarrollada en Microsoft

Access que contiene las curvas principalesde bomba en trminos de cabeza (H) vs.Caudal (Q), adems de las propiedades delos fluidos escogidos como comunes para

la impulsin por parte de las bombas rotodinmicas. La base de datos se ha desarrol-lado aprovechando las bondades de lasleyes de similitud para parametrizar el com-portamiento de las bombas en funcin develocidad de rotacin lo cual se ve reflejadoen un menor tamao de la base de datos.La interfaz del programa permite alimentarlos datos de cabeza, caudal, tipo de fluido

y servicio de la bomba. Una caracterstica

distintiva de este software es la posibilidadde realizar correcciones de cabeza, caudal,eficiencia y potencia por efecto de la vis-cosidad segn la metodologa de HydraulicInstitute.

1. IntroduccinLas bombas se emplean para aumentarla altura de toda clase de lquidos, (agua,

aceites de lubricacin, combustibles ci-dos, lquidos alimenticios, cerveza, leche,etc.). Para realizar el proceso de bombeo serequiere la adicin de energa a un fluidopara moverse o trasladarse de un punto aotro. Para esto el equipo cuenta con unaserie de elementos tales como labes rota-torios montados en un rodete que se en-cargan de entregar energa cintica y

revista alejandria edicion no 1

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