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お客様各位

資料中の「ラピスセミコンダクタ」等名称の

ラピステクノロジー株式会社への変更

2020 年 10 月 1 日をもって、ラピスセミコンダクタ株式会社の LSI 事業部門は、

ラピステクノロジー株式会社に分割承継されました。従いまして、本資料中にあります

｢ラピスセミコンダクタ株式会社｣、｢ラピスセミ｣、「ラピス」といった表記に関しましては、

全て「ラピステクノロジー株式会社」に読み替えて適用するものとさせていただきます。

なお、会社名、会社商標、ロゴ等以外の製品に関する内容については、変更はありま

せん。以上、ご理解の程よろしくお願いいたします。

２０２０年１０月１日

ラピステクノロジー株式会社

Dear customer LAPIS Semiconductor Co., Ltd. ("LAPIS Semiconductor"), on the 1st day of October, 2020, implemented the incorporation-type company split (shinsetsu-bunkatsu) in which LAPIS established a new company, LAPIS Technology Co., Ltd. (“LAPIS Technology”) and LAPIS Technology succeeded LAPIS Semiconductor’s LSI business. Therefore, all references to "LAPIS Semiconductor Co., Ltd.", "LAPIS Semiconductor" and/or "LAPIS" in this document shall be replaced with "LAPIS Technology Co., Ltd." Furthermore, there are no changes to the documents relating to our products other than the company name, the company trademark, logo, etc. Thank you for your understanding.

LAPIS Technology Co., Ltd. October 1, 2020

FJDL7074-003-02発行日： 2007 年 10 月 31 日ML7074-003 VoIP CODEC

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■ 概要 ML7074-003 は VoIP 向け音声コーデックです。本 LSI は Speech CODEC として G.729.A/G.726/G.711 を選択可能で、32msec の遅延に対応するエコーキャンセラ、DTMF 検出、トーン検出、トーン発生機能などを備えており TA、Router 等に VoIP 機能を付加する場合に最適な LSI です。

■ 特長 ●単一 3.3V 電源動作（DVDD0,1,2,AVDD: 3.0～3.6 V） ●Speech CODEC: G.729.A(8kbps) / G.726(32kbps) / G.711(64kbps)-law,A-law 選択可能

G.729.A(8kbps)⇔G.726(32kbps)相互変換機能 ●32msec の遅延に対応するエコーキャンセラ ●DTMF 検出機能 ●トーン検出機能 2 系統（1650Hz,2100Hz ＊検出周波数変更可能） ●トーン発生機能 ●FSK 発生機能 ●ダイヤルパルス検出機能 ●ダイヤルパルス送出機能 ●16bit タイマ 1ch 内蔵 ●送信・受信データ転送用 FIFO バッファ(640byte)内蔵 Frame/DMA（スレーブ）インタフェース選択可能 ●マスタークロック周波数:

4.096 MHz(水晶振動子/外部入力) ●ハードウェア、ソフトウェアパワーダウン可能 ●アナログ入出力形式：

入力アンプ２系統内蔵 10k駆動出力アンプ２系統内蔵 10k駆動

●パッケージ： 64 ピンプラスチック QFP（QFP64-P-1414-0.80-BK）

FJDL7074-003-02

ML7074-003

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■ ブロック図

Echo Canceller

DTMF_REC

+

-

AFF

D/A

LPF

G.729.A

G.726

TONE_GEN

(TONEA/B)

TX

Buffer0

RX

Buffer0

Frame/DMA

Controller

INTB

A0-A7

Control

Register

8b

D0-D15

16b

VREF

CSB

RDB

WRB

FR0B

FR1B

ACK0B

ACK1B

AIN1N

GSX1

VFRO0

AVREF

OSC

Power

PLL

Speech Codec

10kΩ

10kΩ

DVDD2

DGND2

AVDD

AGND

PDNB

TST1

XI

XO

G.711

TXGAIN

RXGAIN

DVDD1

DGND1

DVDD0

DGND0

TST2

TST3

CKGN

MCK

SYNC(8kHz)

LPAD

GPAD

ATTs

ATTr

Bus Control Unit

Center

Clip

Encoder

G.729.A

G.726

G.711

Decoder

DTMF_DET

INT

DTMF_DET

TX

Buffer1

RX

Buffer1

AIN0N

GSX0

10kΩ

AIN0P

Linear PCM Codec

VFRO1

10kΩ

STGAIN

SYNC

BCLK

PCMI

PCMO

TONE_DET1

TONE1_DET

S/P

P/S

Serial I/F

TONE0_DET

TONE1_DET

GPI0

GPI1

GPO0

GPO1

TONE_DET0

TONE0_DET

FSK_GEN

TST0

CLKSEL

AMP0

AMP1

AMP2

AMP3

Sin

Rout

Sout

Rin

A/D

BPF

G.729.A

G.729.A

G.711

G.711

G.726

G.726

Codec

Encoder

Decoder

DPGEN

DPDET

CR16-B0(GPI0)

CR17-B0(GPO0)

DP_DET

DP_DET

TIMER

DTMF_CODE[3:0]

DTMF_CODE[3:0]

FJDL7074-003-02

ML7074-003

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■ 端子接続（上面図）

64 ピンプラスチック QFP

49

AVREF

VFRO0

VFRO1

AVDD

50

51

52

53

54

55

56

57

58

59

60

61

62

63

64

32

31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

D15

D14

D13

D12

D11

D10

D9

D8

D7

D6

D5

D4

D3

D2

D1

D0

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

33

DGND0

DGND1

TST3

TST2

TST1

TST0

PCMO

PCMI

BCLK

SYNC

DVDD1

RDB

WRB

CSB

FR0B

FR1B

DVDD0

A0A1A2A3A4A5A6A7

DGND2

XI

XO

DVDD2

GPI0

GPI1

GPO0

GPO1

PDNB

INTB

ACK0B

ACK1B

CLKSEL

AIN1N

GSX1

AIN0P

AIN0N

GSX0

AGND

1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

16L7074-003

FJDL7074-003-02

ML7074-003

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■ 端子説明ピン

番号端子名 I/O PDNB

= “0”

説明

1 TST1 I “0” テスト制御入力 1 通常”0”を入力してください。


3 PCMO O “Hi-z” PCM データ出力

4 PCMI I I PCM データ入力

I CLKSEL=”0”

PCM シフトクロック入力

5 BCLK

I/O

“L” CLKSEL=”1”

PCM シフトクロック出力

I CLKSEL=”0”

PCM 同期信号 8kHz 入力

6 SYNC

I/O

“L” CLKSEL=”1”

PCM 同期信号 8kHz 出力

7 DVDD0 — — ディジタル電源

8 ACK0B I I 送信バッファ DMA アクセスアクノリッジ信号入力

9 ACK1B I I 受信バッファ DMA アクセスアクノリッジ信号入力

10 FR0B

(DMARQ0B)

O ”H” FR0B:(CR11-B7=”0”)

送信バッファフレーム信号出力

DMARQ0B: (CR11-B7=”1”)

送信バッファ DMA アクセスリクエスト信号出力

11 FR1B

(DMARQ1B)

O “H” FR1B: (CR11-B7=”0”)

受信バッファフレーム信号出力

DMARQ1B: (CR11-B7=”1”)

受信バッファ DMA アクセスリクエスト信号出力

12 INTB O “H” 割り込み要求出力

割り込み発生時に約 1.0 sec 間 “L”を出力します

13 CSB I I チップセレクト制御入力

14 RDB I I リード制御入力

15 WRB I I ライト制御入力

16 DGND0 — I ディジタルグランド（0.0 V）

17 D0 I/O I データ入出力









8bit バスアクセス(CR11-B5=”1”)で使用する場合には入力を固定してください。

FJDL7074-003-02

ML7074-003

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33 DVDD1 — — ディジタル電源

34 A0 I I アドレス入力








42 PDNB I “0” パワーダウン入力

“0” パワーダウンリセット

”1” 通常動作

43 CLKSEL I I SYNC、BCLK 入出力制御入力

“0” SYNC、BCLK は入力

“1” SYNC、BCLK は出力

44 DGND1 — — ディジタルグランド（0.0 V）

45 GPI0 I I 汎用入力端子 0 （5V トレラント入力）

／２次機能ダイヤルパルス検出入力端子

46 GPI1 I I 汎用入力端子 1 （5V トレラント入力）

47 GPO0 O “L” 汎用出力端子 0 （5V トレラント出力、外部プルアップ可能）

／２次機能ダイヤルパルス送出端子

48 GPO1 O “L” 汎用出力端子 1 （5V トレラント出力、外部プルアップ可能）

49 AVDD — — アナログ電源

50 AIN0P I I AMP0 非反転入力

51 AIN0N I I AMP0 反転入力

52 GSX0 O “Hi-z” AMP0 出力(10kΩ駆動)

53 GSX1 O “Hi-z” AMP1 出力(10kΩ駆動)

54 AIN1N I I AMP1 反転入力

55 AVREF O “L” アナログ信号グランド（1.4 V）

FJDL7074-003-02

ML7074-003

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56 VFRO0 O “Hi-z” AMP2 出力(10kΩ駆動)

57 VFRO1 O “Hi-z” AMP3 出力(10kΩ駆動)

58 AGND — アナロググランド（0.0V）

59 DGND2 — ディジタルグランド（0.0V）

60 XI I I 4.096MHz 水晶振動子 I/F、4.096MHz クロック入力

61 XO O “H” 4.096MHz 水晶振動子 I/F

62 DVDD2 — ディジタル電源



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ML7074-003

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■ 絶対最大定格

項目記号条件定格単位

アナログ電源電圧 VDA － -0.3 ～ 5.0 V

ディジタル電源電圧 VDD － -0.3 ～ 5.0 V

アナログ入力電圧 VAIN アナログ端子 -0.3 ～ VDD + 0.3 V

VDIN1 ノーマルディジタル端子 -0.3 ～ VDD + 0.3 V ディジタル入力電圧

VDIN2 5V トレラント端子 -0.3 ～ 6.0 V

保存温度 Tstg － -55 ～ +150 ℃

■ 推奨動作条件 (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)

項目記号条件 Min. Typ. Max. 単位

アナログ電源電圧 VDA － 3.0 3.3 3.6 V

ディジタル電源電圧 VDD － 3.0 3.3 3.6 V

動作温度範囲 Ta － -20 － 60 ℃

VIH1 ディジタル入力端子 2.0 － VDD+

0.3

V ディジタル高レベル入力電圧

VIH2 GPI0,GPI1 端子 2.0 － 5.5 V

ディジタル低レベル入力電圧 VIL ディジタル端子 -0.3 － 0.8 V

ディジタル入力立ち上がり時間 tIR ディジタル端子－ 2 20 ns

ディジタル入力立ち下がり時間 tIF ディジタル端子－ 2 20 ns

ディジタル出力負荷容量 CDL ディジタル端子－－ 50 pF

AVREF 用バイパスコンデンサ容量 Cvref AVREF-AGND 間 2.2+0.1 － 4.7+0.1 F

マスタークロック周波数 Fmck MCK -0.01% 4.096 +0.01% MHz

PCM シフトクロック周波数 Fbclk BCLK（入力時） 64

(±0.1%)

－ 2048

(±0.1%)

kHz

PCM 同期信号周波数 Fsync SYNC（入力時） -0.1% 8.0 +0.1% kHz

クロックデューティ比 DRCLK MCK、BCLK(入力時) 40 50 60 %

tBS BCLK to SYNC(入力時) 100 －－ ns PCM 同期タイミング

tSB SYNC to BCLK(入力時) 100 －－ ns

PCM 同期信号幅 tWS SYNC(入力時) 1BCLK － 100 s

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ML7074-003

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■ 電気的特性

● 直流特性 (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


ISS スタンバイ状態

(PDNB=”0”,VDD=3.3V,Ta=25℃)

－ 5.0 20.0 A

IDD1 動作状態 1

PCM I/F モード使用時

(SC_EN=”1”,PCMIF_EN=”1”,

AFE_EN=”1”,TRANS_EN=”1”)

XI,XO 4.096MHz 水晶振動子を接続

－ 45.0 55.0 mA

電源電流

IDD2 動作状態 2

全系動作時

(SC_EN=”1”,PCMIF_EN=”0”,

TRANS_EN=”0”,AFE_EN=”0”)

XI,XO 4.096MHz 水晶振動子を接続

－ 50.0 65.0 mA

IIH Vin=DVDD － 0.01 1.0 A ディジタル入力端子

入力リーク電流 IIL Vin=DGND -1.0 -0.01 － A

IOZH Vout=DVDD － 0.01 1.0 A ディジタル I/O 端子

出力リーク電流 IOZL Vout=DGND -1.0 -0.01 － A

高レベル出力電圧 VOH ディジタル出力端子、入出力端子

IOH=4.0mA

IOH=1.0mA(XO 端子)

2.2 －－ V

低レベル出力電圧 VOL ディジタル出力端子、入出力端子

IOL=-4.0mA

IOL=-1.0mA(XO 端子)

－－ 0.4 V

入力容量 *1 CIN 入力端子－ 8 12 pF

注記 : *1 設計保証値

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ML7074-003

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● アナログインタフェース (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


入力抵抗 *1 RIN AIN0N,AIN0P,AIN1N 10 －－ MΩ

出力負荷抵抗 RL GSX0,GSX1,VFRO0,VFRO1 10 －－ kΩ

出力負荷容量 CL アナログ出力端子－－ 50 pF

オフセット電圧 VOF VFRO0,VFRO1 -40 － 40 mV

出力電圧レベル *2 VO GSX0,GSX1,VFRO0,VFRO1

RL=10kΩ

－－ 1.3 Vpp

注記 : *1 設計保証値 *2 –7.7dBm(600Ω)=0dBm0、+3.17dBm0=1.3Vpp

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ML7074-003

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● 交流特性 Speech CODEC = G.711(-law)モード時 (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)

条件項目記号

周波数(Hz) レベル(dBm0) Min. Typ. Max. 単位

LT1 0～60 25 －－ dB

LT2 300～3000 -0.15 － 0.20 dB

LT3 1020 基準－

LT4 3300 -0.15 － 0.80 dB

LT5 3400 0 － 0.80 dB

送信周波数特性

LT6 3968.75

0

13 －－ dB

LR2 0～3000 -0.15 － 0.20 dB

LR3 1020 基準－

LR4 3300 -0.15 － 0.80 dB

LR5 3400 0 － 0.80 dB

受信周波数特性

LR6 3968.75

0

13 －－ dB

SDT1 3 35 －－ dBp

SDT2 0 35 －－ dBp

SDT3 -30 35 －－ dBp

SDT4 -40 28 －－ dBp

送信信号対雑音比

[*1]

SDT5

1020

-45 23 －－ dBp

SDR1 3 35 －－ dBp

SDR2 0 35 －－ dBp

SDR3 -30 35 －－ dBp

SDR4 -40 28 －－ dBp

受信信号対雑音比

[*1]

SDR5

1020

-45 23 －－ dBp

GTT1 3 -0.2 － 0.2 dB

GTT2 -10 基準－

GTT3 -40 -0.2 － 0.2 dB

GTT4 -50 -0.6 － 0.6 dB

送信レベル間損失誤差

GTT5

1020

-55 -1.2 － 1.2 dB

GTR1 3 -0.2 － 0.2 dB

GTR2 -10 基準－

GTR3 -40 -0.2 － 0.2 dB

GTR4 -50 -0.6 － 0.6 dB

受信レベル間損失誤差

GTR5

1020

-55 -1.2 － 1.2 dB

NIDLT －アナログ入力

=AVREF －－ -68 dBm0p無通話時雑音

[*1] NIDLR － PCMI=”1” －－ -72 dBm0p

送信絶対レベル [*2] AVT 1020 0 0.285 0.320 0.359 Vrms

受信絶対レベル [*2] AVR 1020 0 0.285 0.320 0.359 Vrms

PSRRT － 30 －－ dB 電源雑音除去比

PSRRR

雑音周波数:0～50kHz

雑音レベル:50mVpp － 30 －－ dB

注記：*1 P-メッセージフィルタ使用 *2 0.320Vrms=0dBm0=-7.7dBm(600Ω)

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ML7074-003

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● 交流特性(ゲイン設定) Speech CODEC = G.711(-law)モード時 (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


送受ゲイン設定精度 GAC ― -1.0 － 1.0 dB

● 交流特性(トーン出力) Speech CODEC = G.711(-law)モード時

(特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃) 項目記号条件 Min. Typ. Max. 単位

周波数偏差 fDFT 設定周波数に対して -1.5 － 1.5 %

出力レベル oLEV 設定ゲインに対して -2.0 － 2.0 dB

● 交流特性(DTMF 検出器、その他検出器) Speech CODEC = G.711(-law)モード時


検出レベル精度 dLAC 設定検出レベルに対して -2.5 － 2.5 dB

● 交流特性(エコーキャンセラ)


・アナログ I/F モード使用時

・PCM I/F モード(16bit リニア)使用時 35

エコー減衰量 eRES

・PCM I/F モード(G.711)使用時

－

30

－ dB

消去可能エコー遅延時間 tECT －－－ 32 ms

測定方法

Sin Sout

Delay

White noise generator

Rout Rin

ATT

E.R.L(echo return loss)

Echo delay time

Echo Canceller

LPF5kHz

LevelMeter

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● PDNB,XO,AVREF タイミング


パワーダウン信号パルス幅 tPDNB PDNB 端子 1 －－ s

発振起動時間 txtal －－ 2+α 100 ms

AVREF 立ち上がり時間 tAVREF AVREF=1.4(90%)

C5=4.7F,C6=0.1F

(図 9を参照してください)

－－ 600 ms

イニシャルモード開始時間 tINIT －－ 1 － s

*αは使用する水晶振動子による発振安定時間に依存する値です。

図 1 PDNB,XO,AVREF タイミング

PDNB

AVREF

約1.4V

0V

VDD

XO

0V

VDD

txtal

0V

tAVREF

DVDD,AVDD0V

VDD

tPDNB

"1"

"0"

CR5-B7(READY)

イニシャルモード

tINIT

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ML7074-003

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● PCM I/F モード (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


ビットクロック周波数 fBCLK CDL=20pF（出力時） -0.1% 64 +0.1% kHz

ビットクロック・デューティー比 dBCLK CDL=20pF（出力時） 45 50 55 %

同期信号周波数 fSYNC CDL=20pF（出力時） -0.1% 8 +0.1% kHz

dSYNC1 CDL=20pF（出力時）

64kHz 出力時

12.4 12.5 12.6 % 同期信号・デューティー比

dSYNC2 CDL=20pF（出力時）

128kHz 出力時

6.24 6.25 6.26 %

tBS BCLK to SYNC（出力時） 100 －－ ns

送受信同期タイミング tSB SYNC to BCLK(出力時) 100 －－ ns

入力セットアップ時間 tDS － 100 －－ ns

入力ホールド時間 tDH － 100 －－ ns

tSDX －－ 100 ns ディジタル出力遅延時間

tXD1 －－ 100 ns

tXD2 －－ 100 ns ディジタル出力ホールド時間

tXD3

PCMO 端子

プルアップ、プルダウン抵抗

RDL=1kΩ、CDL=50pF

－－ 100 ns

0 1

MSB LSB

tWS

tDS tDH

BCLK

SYNC

PCMI

tBS tSB

2 3 4 5 6 7 8 - 16

G.711

LSB

G.726

LSB

16bitリニア

図 2 PCM I/F モード入力タイミング(ロングフレーム)

0 1

tWS

tDS tDH

BCLK

SYNC

PCMI

tBS tSB

2 3 4 5 6 7 8 9 -

MSB LSB

G.726

LSB

G.711

17

LSB

16bitリニア

図 3 PCM I/F モード入力タイミング(ショートフレーム)

FJDL7074-003-02

ML7074-003

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0 1

LSB

tWS

BCLK

SYNC

PCMO

tBS tSB

2 3 4 5 6 7 8 9 -

MSBHi-z

tSDX tXD1 tXD2 tXD3

G.711

LSB

G.726

17

LSB

tXD3

16bitリニア

図 4 PCM I/F モード出力タイミング(ロングフレーム)

0 1

LSB

tWS

BCLK

SYNC

PCMO

tBS tSB

2 3 4 5 6 7 8 9 10

MSBHi-z

tXD1 tXD2 tXD3

G.711

LSB

G.726

- 18

LSB

16bitリニア

tXD3

図 5 PCM I/F モード出力タイミング(ショートフレーム)

FJDL7074-003-02

ML7074-003

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● コントロールレジスタインタフェース (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


アドレス・セットアップ時間 tAS 10 －－ ns

アドレス・ホールド時間 tAH 10 －－ ns

ライトデータ・セットアップ時間 tWDS 10 －－ ns

ライトデータ・ホールド時間 tWDH 10 －－ ns

CSB セットアップ時間 tCS 10 －－ ns

CSB ホールド時間 tCH 10 －－ ns

WRB パルス幅 tWW 10 －－ ns

リードデータ出力遅延時間 tRDD －－ 20 ns

リードデータ出力ホールド時間 tRDH 3 －－ ns

RDB パルス幅 tRW 25 －－ ns

CSB ディスエーブル時間 tCD

CL=50pF

10 －－ ns

図 6 コントロールレジスタインタフェース

A7-A0入力

D7-D0入出力

CSB入力

WRB入力

RDB入力

ライトタイミングリードタイミング

tAS tAH

tWDS tWDH

tCH

tRDD

tCS

tRDH

tWW tRW

A1

D1入力

A2

D2出力

tCS tCH

tAS tAH

tCD

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ML7074-003

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● 送信、受信バッファインタフェース(フレームモード時) (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


FR1B セットアップ時間 tF1S 3 －－ ns

FR1B 出力遅延時間 tF1D －－ 20 ns





CSB セットアップ時間 tCS 10 －－ ns

CSB ホールド時間 tCH 10 －－ ns


FR0B セットアップ時間 tF0S 3 －－ ns

FR0B 出力遅延時間 tF0D －－ 20 ns




CSB ディスエーブル時間 tCD

CL=50pF

10 －－ ns

図 7 送信、受信バッファインタフェース(フレームモード時)

A7-A0入力

D15-D0入出力

CSB入力

WRB入力

RDB入力


tAS tAH

tWDS tWDH

tCH

tRDD

tCS

tRDH

tWW tRW

A1

D1入力

A2

D2出力

tCS tCH

tAS tAH

FR1B出力

FR0B出力

tF1S tF1D

tF0S tF0D

tCD

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ML7074-003

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● 送信、受信バッファインタフェース(DMA モード時) (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


DMARQ1B セットアップ時間 tDR1S 3 －－ ns

tDR1RD －－ 25 ns DMARQ1B 出力遅延時間

tDR1FD －－ 25 ns





ACK セットアップ時間 tAKS 10 －－ ns

ACK ホールド時間 tAKH 10 －－ ns


DMARQ0B セットアップ時間 tDR0S 3 －－ ns

tDR0RD －－ 25 ns DMARQ0B 出力遅延時間

tDR0FD －－ 25 ns




ACKB ディスエーブル時間 tAD

CL=50pF

10 －－ ns

図 8 送信、受信バッファインタフェース(DMA モード時)

A7-A0入力

D15-D0入出力

ACK0B入力

WRB入力

RDB入力


tAS tAH

tWDS tWDH tRDD

tAKS

tRDH

tWW tRW

A1

D1入力

A2

D2出力

tAKH

tAS tAH

DMARQ1B出力

DMARQ0B出力

tDR1S

tDR1RD

tDR0S

tDR0RD

ACK1B入力

tAKHtAKS tAD

tDR1FD

tDR0FD

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■ 端子機能説明

● AIN0N、AIN0P、GSX0、AIN1N、GSX1 送信アナログ入力及び送信レベル調整用端子です。AIN0N,AIN1N は内部送信アンプ AMP0,AMP1の反転入力端子、AIN0P は AMP0 の非反転入力端子に接続されています。また GSX0,GSX1 はAMP0,AMP1 の出力端子に接続されています。AMP0,AMP1 の選択は CR10-B0 で行います。レベル調整は図 9を参照してください。パワーダウン時(PDNB=”0”または CR0-B7=”1”)には GSX0 ,GSX1 の出力はハイインピーダンス状態になります。アプリケーションにおいて、AMP0 を使用しない場合にはGSX0 と AIN0N を短絡し、AIN0P と AVREF を接続してください。AMP1 を使用しない場合には GSX1と AIN1N を短絡してください。

（注意）通話中に、アンプ選択を変更した場合には微小ノイズが発生しますので、通話を開始する前に使用す

るアンプを選択することを推奨します。

● VFRO0、VFRO1 受信アナログ出力端子です。VFRO0 ,VFRO1 は内部受信アンプ AMP2,AMP3 の出力端子に接続されています。VFRO0 ,VFRO1 の各出力信号はそれぞれ CR10-B1,B2 で選択可能です。選択時(”1”)の場合には受信信号を出力し、非選択時(“0”)には AVREF(約 1.4V)を出力します。パワーダウン時にはこれらの出力端子はハイインピーダンス状態になります。出力信号は DC カップリング用のコンデンサを通して使用することを推奨します。

（注意）通話中に、出力選択を変更した場合には微小ノイズが発生しますので、通話を開始する前に使用する

アンプを選択後に通話を開始することを推奨します。リセット解除時、リセット時には VFRO0,VFRO1 の出力を AVREF 出力側に選択した状態で行うことを推奨します。

図 9 アナログインタフェース

R1

R2

A/D

D/A

VREF

AIN1N

GSX1

AVREF

10kΩ

AIN0N

GSX0

10kΩ

AIN0P

R3

R4

C6　0.1μF

C1

C2

C3

C4

VFRO010kΩ

VFRO110kΩ

C52.2～4.7μF

CR10-B0

CR10-B1

CR10-B2

Gain = R2/R1

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ML7074-003

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● AVREF アナログ信号グランド電位の出力端子です。出力電位は約 1.4V で GND 端子との間にバイパスコンデンサ 2.2～4.7F（アルミ電解タイプ）と 0.1F（セラミックタイプ）を並列に入れてください。AVREF はパワーダウン時 0.0V 出力となります。パワーダウン解除後(PDNB=”1”かつ CR0-B7=”0”)から立ち上がり始めます。立ち上がり時間は約 0.6sec となります。

● XI、XO

マスタークロック用水晶振動子接続、マスタークロック用クロック入力端子です。 PDNB によるパワーダウン、CR0-B7(SPDN)によるソフトパワーダウン時には発振は停止します。パワーダウン解除後に発振起動し、発振安定待ち時間(約 16msec)をカウント後、LSI 内部にクロックが供給されます。水晶振動子、マスタークロックの入力例を図 10に示します。

図 10 発振回路、クロック入力例

● PDNB パワーダウン制御入力端子です。”0”でパワーダウン状態になります。また、この端子は LSI のリセット端子としての機能もかねています。LSI の誤動作を防ぐため電源投入後の最初のパワーダウンリセットはPDNB で行ってください。またパワーダウン状態にする場合は 1s 以上、PDNB を”0”に固定してください。また、電源起動中にはコントロールレジスタ CR0-B7(SPDN)を”0”→”1”→”0”と制御することで LSI のパワーダウンリセットを行うことが可能です。パワーダウンが解除され約 1.0 秒後に READY(CR5-B7)が”1”となり、各種機能設定のモード（イニシャルモード）に入ります。PDNB と AVREF、XO、イニシャルモードのタイミングは図 1を参照してください。

（注意）電源投入時には PDNB によるパワーダウン状態で起動してください。

● DVDD0、DVDD1、DVDD2、AVDD

電源端子です。DVDD0、1、2 はデジタル回路、AVDD はアナログ回路の電源に接続されています。これらの端子は LSI 近傍で接続し DGND、AGND との間にバイパスコンデンサ 10F（電解コンデンサ）と0.1F（セラミックタイプ）を並列に入れてください。

● DGND0、DGND1、DGND2、 AGND

グランド端子です。DGND0,1,2 はデジタル回路、AGND はアナログ回路のグランドに接続されています。これらの端子は LSI 近傍で接続してください。

● TST0、TST1、TST2、TST3

テスト用入力端子です。通常使用時には”0”を入力して使用してください。

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● INTB 割り込み要求出力端子です。割り込み要因が変化した場合には約 1.0sec 間”L”を出力します。割り込み要因が変化していない状態では”H”を出力します。割り込み要因は CR3,CR4 を読み出すことによって確認することができます。以下に割り込み要因を示します。

・アンダーフローエラー(CR3-B0) MCU 側から受信バッファへの書き込みが完了する前に、受信バッファからの内部読み出しが発生した場合に割り込みが発生します。 MCU 側から受信バッファに正常に書き込みが行われアンダーフローエラーが解除された場合に割り込みが発生します。

・オーバーランエラー(CR3-B1)

MCU 側から送信バッファのデータ読み出しが完了する前に、送信バッファに次のデータの内部書き込みが発生した場合に割り込みが発生します。 MCU 側から送信バッファを正常に読み出しが行われオーバーランエラーが解除された場合に割り込みが発生します。

・ダイヤルパルスを検出(CR4-B6) ・DTMF を検出(CR4-B4) ・DTMF_CODE0,1,2,3 を検出(CR4-B0,B1,B2,B3)

DTMF 信号を検出した場合に割り込みが発生します。 DTMF 信号を検出している状態から非検出状態になった場合に割り込みが発生します。 DTMF 信号を検出している状態で、検出コード(CR4-B0,B1,B2,B3)が変化した場合に割り込みが発生します。

・TONE0 を検出(CR3-B3)

1650Hz のトーン信号を検出した場合に割り込みが発生します。トーン信号の検出している状態で、非検出となった場合に割り込みが発生します。

・TONE1 を検出(CR3-B4)

2100Hz のトーン信号を検出した場合に割り込みが発生します。トーン信号の検出している状態で、非検出となった場合に割り込みが発生します。

・FGEN_RQ が発生(CR3-B6)

FSK 生成器が次に送出するデータを要求する場合に割り込みが発生します。 FSK 生成器が送出データを要求している状態で、次に送出するデータを内部に取り込み非要求となった場合に割り込みが発生します。

・DSP_ERR を検出(CR3-B7)

LSI 内部の DSP にエラーが発生した場合に割り込みが発生します。

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● A0-A7 フレーム/DMA/コントロールレジスタのアクセス用アドレス入力端子です。各アドレスは以下のようになります。

送信バッファ(TX Buffer) A7-A0 = 10xxxxxxb (下位 6bit は無効です)

受信バッファ(RX Buffer) A7-A0 = 01xxxxxxb(下位 6bit は無効です)

コントロールレジスタ(CR) A7-A0 = 00xxxxxxb

● D0-D15

フレーム/DMA /コントロールレジスタのアクセス用データ入出力端子です。入出力端子ですのでプルアップ抵抗を接続してください。CR11-B5 で 8bit バスアクセスを選択した場合には、D0-D7 が有効となります。8bit バスアクセス(CR11-B5=”1”)で使用する場合には上位 D8-D15 は常時入力状態となりますので”0”もしくは”1”で入力を固定してください。

● CSB

フレーム / コントロールレジスタアクセス用のチップセレクト入力端子です。

● RDB フレーム / DMA / コントロールレジスタアクセス用のリードイネーブル入力端子です。

● WRB

フレーム / DMA / コントロールレジスタアクセス用のライトイネーブル入力端子です。

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● FR0B（DMARQ0B）・FR0B（フレームモード時 CR11-B7=”0”）

フレームアクセス用の送信バッファフル時に出力する送信フレーム出力端子です。送信バッファがフ

ルになった場合に”L”を出力し、規定ワード数が MCU 側から読み出されるまで”L”を保持します。・DMARQ0B(DMA モード時 CR11-B7=”1”)

DMA アクセス用の送信バッファフル時に出力する DMA リクエスト出力端子です。送信バッファがフルになった場合に”L”を出力し、MCU 側からアクノリッジ信号(ACK0B=”0”)かつリードイネーブル信号の立下り(RDB=”1”→”0”)を受けると自動的に”H”に復帰します。この関係を規定ワード数が MCU 側から読み出されるまで繰り返します。

● FR1B(DMARQ1B)

・FR1B(フレームモード時 CR11-B7=”0”) フレームアクセス用の受信バッファエンプティー時に出力する受信フレーム出力端子です。受信バッ

ファがエンプティーになった場合に”L”を出力し、規定ワード数が MCU 側から書き込まれるまで”L”を保持します。

・DMARQ1B(DMA モード時 CR11-B7=”1”) DMA アクセス用の受信バッファエンプティ－時に出力する DMA リクエスト出力端子です。受信バッファがエンプティーになった場合に”L”を出力し、MCU 側からアクノリッジ信号(ACK1B=”0”) かつライトイネーブル信号の立下り(WRB=”1”→”0”)を受けると自動的に”H”に復帰します。この関係を規定ワード数が MCU 側から書き込まれるまで繰り返します。

● ACK0B

DMA モード時（CR11-B7=”1”）に有効となる、送信バッファ DMA アクセス用の DMARQ0B に対するDMA アクノリッジ入力端子です。フレームモード（CR11-B7=”0”）で使用する場合には本端子を”1”で固定してください。

● ACK1B

DMA モード時（CR11-B7=”1”）に有効となる、受信バッファ DMA アクセス用の DMARQ1B に対するDMA アクノリッジ入力端子です。フレームモード（CR11-B7=”0”）で使用する場合には本端子を”1”で固定してください。

● GPI0,GPI1

汎用入力端子です。各 GPI0、GPI1 の状態(”1”,”0”)を CR16-B0、B1 から読み出すことができます。また GPI0 は２次機能としてダイヤルパルス検出器(DPDET)の入力端子となります。

● GPO0,GPO1

汎用出力端子です。各 GPO0、GPO1 には CR17-B0、B1 で設定された値が出力されます。また GPO0 は２次機能としてダイヤルパルス送出器(DPGEN)の出力端子となります。

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● CLKSEL SYNC、BCLK の入出力制御入力端子です。”0”で入力、”1”で出力となります。

● SYNC

PCM 信号の 8kHz 同期信号入出力端子です。CLKSEL が”0”の場合には BCLK と同期した 8ｋHz のクロックを常時入力してください。また、CLKSEL が”1”の場合には BCLK と同期した 8kHz のクロックを出力します。CR0-B1(LONG/SHORT)が”0”でロングフレーム同期、”1”でショートフレーム同期となります。

● BCLK

PCM 信号のシフトクロック入出力端子です。CLKSEL が”0”の場合には SYNC と同期したクロック入力が必要です。G.711、G.726 を選択している場合には 64～2048kHz を入力し、16bit リニアを選択している場合には 128～2048kHz を入力してください。CLKSEL が”1”の場合には SYNC と同期したクロックを出力します。G.711、G.726 を選択している場合には 64kHz のクロックを出力し、16bit リニア、G.729.A を選択している場合には 128kHz のクロックを出力します。

（備考）上記、SYNC、BCLK の入出力制御、周波数は下記、表 1のようになります。

表 1 SYNC、BCLK 入出力制御表

CLKSEL SYNC BCLK 備考

“0” 入力

(8kHz)

入力

(64kHz～2048kHz)

電源起動後から常時クロックを入力してください。

G.711,G.726 選択時には 64～2048kHz を入力、

16bit リニア選択時には 128～2048kHz を入力してください。

“1” 出力

（8kHz）

出力

(64kHz,128kHz)

パワーダウン時は”L”出力となります。

G.711,G.726 選択時には 64kHz 出力、

G.729.A、16bit リニア選択時には 128kHz 出力となります。

● PCMO

送信側 PCM 信号出力端子です。BCLK、 SYNC の立ち上がりと同期して PCM 信号が出力されます。 PCMO からの出力は選択された符号形式の有効データ区間のみデータを出力し、それ以外の区間はハイ・インピーダンス状態となります。図 11に PCM I/F モードの基本タイミングチャートを示します。相互変換機能を使用しない場合(CR11-B0=”0”)、PCM I/F モードを使用しない場合には (CR12-B0=”0”) PCMO はハイ・インピーダンス状態となります。

● PCMI

受信側 PCM 信号入力端子です。BCLK の立ち下がりでシフトされ MSB から入力されます。図 11の PCM I/F モードの基本タイミングチャートを示します。相互変換機能を使用しない場合(CR11-B0=”0”)、PCM I/F モードを使用しない(CR12-B0=”0”)場合には入力を”0”もしくは”1”で固定してください。

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図 11 PCM I/F モードタイミング

BCLK(IN/OUT))

PCMI

SYNC(IN/OUT)

・16bitリニア・ロングフレーム同期モード(CR0-B1="0")

D7

D6

D5

D4

D3

D2

D1

D0

D7

D6

D5

D4

D3

D2

D1

D0

BCLK(IN/OUT)

PCMO

SYNC(IN/OUT))

・G.711(μ-law,A-law)・ショートフレーム同期モード(CR0-B1="1")

D7

D6

D5

D4

D3

D2

D1

D0

D7

D6

D5

D4

D3

D2

D1

D0

BCLK(IN/OUT)

PCMO

SYNC(IN/OUT)

・G.726(32kbps)・ロングフレーム同期モード(CR0-B1="0")

D3

D2

D1

D0

BCLK(IN/OUT)

PCMO

SYNC(IN/OUT)

・G.726(32kbps)・ショートフレーム同期モード(CR0-B1="1")

D3

D2

D1

D0

D3

D2

D1

D0

D3

D2

D1

D0

Hi-zHi-z Hi-z

Hi-zHi-z Hi-z

Hi-zHi-z Hi-z

PCMO D7

D6

D5

D4

D3

D2

D1

D0

D7

D6

D5

D4

D3

D2

D1

D0Hi-zHi-z Hi-z

PCMI D7

D6

D5

D4

D3

D2

D1

D0

D7

D6

D5

D4

D3

D2

D1

D0

PCMI D3

D2

D1

D0

D3

D2

D1

D0

PCMI D3

D2

D1

D0

D3

D2

D1

D0

BCLK(IN/OUT))

PCMI

SYNC(IN/OUT)

D15

D14

D13

D12

D11

D10

D9

D8

BCLK(IN/OUT)

PCMO

SYNC(IN/OUT))

・16bitリニア・ショートフレーム同期モード(CR0-B1="1")

Hi-z

PCMOHi-zHi-z

PCMID7

D6

D5

D4

D3

D2

D1

D0

D7

D6

D5

D4

D3

D2

D1

D0

D15

D14

D13

D12

D11

D10

D9

D8

D15

D14

D13

D12

D11

D10

D9

D8

D7

D6

D5

D7

D6

D5

D15

D14

D13

D12

D11

D10

D9

D8

：：

D15

D14

D13

D12

D11

D10

D9

D8

Hi-z

D7

D6

D5

D4

D3

D2

D1

D0

D7

D6

D5

D4

D3

D2

D1

D0

D15

D14

D13

D12

D11

D10

D9

D8

D15

D14

D13

D12

D11

D10

D9

D8

D7

D6

D7

D6

D15

D14

D13

D12

D11

D10

D9

D8

：：

・G.711(μ-law,A-law)・ロングフレーム同期モード(CR0-B1="0")

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■ 機能説明

● 送信、受信バッファについて送信、受信バッファの制御可能なパラメータを表 2に示します。

表 2 送信受信バッファの制御可能なパラメータ

内容変更可能なパラメータ初期値備考

Speech CODEC G.729.A / G.726(32kbps)

/ G.711(-law,A-law)

G.729.A Speech CODEC の形式によって FIFO のバッファリングサイズが自動的に変更されます

バッファリング時間 10ms/20ms 10ms バッファリング時間によって自動的にワード数が変更されます。

アクセス方式フレーム/DMA フレーム ―

FIFO データ幅 16bit / 8bit 16bit データ幅によって自動的にワード数が変更されます

● 送信、受信バッファサイズ

送信、受信バッファは FIFO(First In First Out)形式のダブルバッファで構成されており、1 つのバッファで10msec もしくは 20msec 分のデータをバッファリングします。送信バッファフルあるいは受信バッファエンプティ―時に MCU 側に要求するフレーム信号(FR0B、FR1B)、DMA 要求信号(DMARQ0B、DMARQ1B)の発生タイミングは、バッファリング時間に依存します。また、FIFO のワード数は選択する Speech CODEC、FIFO のデータ幅によってワード数が自動的に変更されます。各 Speech CODEC、データ幅のバッファサイズ、ワード数を表 3に示します。

表 3 送信受信バッファのバッファサイズ、ワード数

10ms モード 20ms モード

Speech CODEC バッファサイズ 16bit 8bit バッファサイズ 16bit 8bit

G.729.A(8kbps) 10 byte 5 ワード 10 ワード 20byte 10 ワード 20 ワード

G.726(32kbps) 40 byte 20 ワード 40 ワード 80byte 40 ワード 80 ワード

G.711(64kbps) 80 byte 40 ワード 80 ワード 160byte 80 ワード 160 ワード

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● 送信、受信バッファ構成送信、受信バッファへのアクセスタイミングを図 12に示します。送信、受信ともにダブルバッファ構成と

なっていますが、MCU 側からアクセスする場合には 1 つのバッファとしてアクセスすることができます。

図 12 送信、受信バッファアクセスタイミング

送信バッファ TX Buffer0

10m/20msec

受信バッファ RX Buffer0

MCUからの書き込み

MCUからの読み出し

TX Buffer1 TX Buffer0

RX Buffer1 RX Buffer0

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● データ幅選択(16bit モード、8bit モード) 送信、受信バッファのアクセス方法にはデータ幅として 16bit、8bit をコントロールレジスタ CR11-B5 で選択可能です。 16bit モード時には D15-D0 のデータ幅 16bit でアクセスとなり、8bit モード時には D7-D0 に送信、受信データが入出力されます。8bit アクセスモード時には D15-D8 は常に入力状態となります。

● データ格納フォーマット

各パラメータにおける送信、受信時の格納フォーマットを図 13、図 14、図 15に示します。

A. G729.A

図 13 G.729.A データフォーマット

G.729.A(8kbps)　・1フレーム80bit/10msec　・2フレーム160bit/20msec

bit15 ・・・・・・・・・・・・・bit0

bit31 ・・・・・・・・・・・・bit16

bit63 ・・・・・・・・・・・・bit48

bit79 ・・・・・・・・・・・・bit64

(a)10ms/16bitモード (b)20ms/16bitモード

1フレー

ム目

bit7・・・・・bit0

・・

(c)10ms/8bitモード

1フレー

ム目 bit15・・・・・bit8

bit71・・・・bit64


・・

(d)20ms/8bitモード

D15 D0

・・

D15 D0

D7 D0 D7 D0

ワード数

1

2

4

5

bit47 ・・・・・・・・・・・・bit323

ワード数

1

2

・

9

・

10













bit15 ・・・・・・・・・・・・・bit0

bit31 ・・・・・・・・・・・・bit16

bit63 ・・・・・・・・・・・・bit48

bit79 ・・・・・・・・・・・・bit64

bit47 ・・・・・・・・・・・・bit32

bit15 ・・・・・・・・・・・・・bit0

bit31 ・・・・・・・・・・・・bit16

bit63 ・・・・・・・・・・・・bit48

bit79 ・・・・・・・・・・・・bit64

bit47 ・・・・・・・・・・・・bit32

1フレー

ム目

2フレー

ム目

ワード数

1

2

・

9

・

10

11

・

・

12

19

20

1フレー

ム目

ワード数

1

2

4

5

3

6

7

9

10

8

2フレ

ーム目

GB20

GB21

GB22

GB23

GA20

GA21

GA22

S20

S21

S22

S23

C20

C21

C22

C23

C24

C25

C26

C27

C28

C29

C210

C211

C212

P20

P21

P22

P23

P24

GB10

GB11

GB12

GB13

GA10

GA11

GA12

S10

S11

S12

S13

C10

C11

C12

C13

C14

C15

C16

C17

C18

C19

C110

C111

C112

P0P10

P11

P12

P13

P14

P15

P16

P17

L30

L31

L32

L33

L34

L20

L21

L22

L23

L24

L0

ワード数

1

2

4

5

3

L10

L11

L12

L13

L14

L15

L16

B15 B14 B13 B12 B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0

G.729.A 符号、ワード構成

ワード構成

シンボル名bit No

FJDL7074-003-02

ML7074-003

28/93

B. G.726(32kbps)

図 14 G.726(32kbps)データフォーマット

G.726(32kbps)　・4bit/125μsecバッファー構成　・80サンプル/10msec　・160サンプル/20msec

(a)10ms/16bitモード

(b)20ms/16bitモード

bit3 bit2 bit1 bit0

ADPCM符号構成

・・


・・・・・・・・・・・


10

32

D15 D0 D15 D0

D7 D0 D7 D0

ワード構成

1

2

・・

19

20

ワード数

1

2

・・

39

40

ワード数

1

2

・・

39

40

ワード数

1

2

・・・・・・・・・・・

79

80

ワード数

75

210

79

654

3

747372

7

787776

・・

b3・b0

b3・b0 b3・b0

10

32

7776

7978

155

210

159

654

3

154153152

7

158157156

・・・・・・・・・・

b3・b0

157156

159158

FJDL7074-003-02

ML7074-003

29/93

C. G.711(64kbps)

図 15 G.711 データフォーマット

G.711(64kbps,μ-law/A-law)　・8bit/125μsecバッファー構成　・80サンプル/10msec　・160サンプル/20msec

・・

(a)10ms/16bitモード

(b)20ms/16bitモード

bit7 bit6 bit5 bit4

PCM符号構成

・・・・・・・・・・

bit3 bit2 bit1 bit0

10

3

157156

159158

0

・・


78

79


ワード構成

1

2

39

40

.

.

1

2

79

80

.

.

1

2

79

80

.

.

0

・・

158

159

1

2

159

160

.

.

ワード数ワード数

ワード数ワード数

10

3

7776

7978

bit7・・・bit0 bit7・・・bit0

2 2

bit7・・・bit0 2

11

bit7・・・bit0

D15 D0

D7 D0

D15 D0

D7 D0

FJDL7074-003-02

ML7074-003

30/93

● 送信、受信バッファ制御方法各パラメータにおける送信、受信バッファへの制御方法を図 16、図 17、図 18、図 19に示します。

A. G729.A (10msec / フレームモード)

図 16 G.729.A 制御タイミング(10msec / フレームモード)

10 msec

MCU 書き

込み

FR0B

(出

力)

FR1B

(出

力)

SC_EN

(CR2-B7)

MCU 読み

出し

①起動

SC

_EN "0"

->"1

"SC_E

Nが"1"に

設定

され

てから

最大

250μse

c以内に

SpeechCO

DECが

起動し

ます

。最初

の１

０ｍ

sec間(フ

レー

ムNo1)で

初期化

、無音

デー

タの

出力

を行い

、フ

レー

ムNo2か

らエ

ンコ

ード、

デコ

ード

を開

始しま

す。

SpeechCO

DEC起

動後

に受信

デー

タの要

求を

行い

ます

。

②動作

中フレ

ーム

No1で書

き込

まれ

たデー

タは

次の

フレ

ームNo

2でデコ

ード

(R1)さ

れま

す。

この

動作

を停

止ま

で繰

り返し

ます

。フレ

ーム

No2でエ

ンコ

ード

(T1)さ

れた

デー

タは次

のフ

レー

ムNo3で

読み

出さ

れま

す。こ

の動

作を

停止

まで繰

り返

しま

す。

③停止

SC

_EN "1"

->"0

"停止

が設

定さ

れた

フレー

ム(フレ

ーム

No10)の

デー

タは

無効に

なり

ます

。SC_E

Nが"0"に

設定

され

てから

最大

250μse

c以内に

エン

コー

ダは

デー

タの書

き込

みを

停止

し、

デコー

ダは

停止

後、無

音デ

ータ

を出

力しま

す。

④エラ

ー処理受

信エラ

ー：

フレ

ーム

No4がエ

ラー

時の

例とな

りま

す。

ライ

ト有

効区

間内に

デー

タの

書き

込みが

終了

しな

い場

合、RX

_ERR

が"1

"となり

割り

込み

が発

生しま

す。

RX_E

RRは

次フ

レー

ム以降

、正

常に

受信

バッ

ファに

書き

込み

され

たフレ

ーム

が終

了す

るま

で保持

され

ます。

フレ

ーム

No4でエ

ラー

が発

生した

場合

には

、フ

レー

ムNo5の

デコ

ード処

理は

G.72

9.Aで

規定さ

れた

フレ

ーム消

失補

償処

理（

BFI：

Bad Frame

Indicat

or)を行

いま

す。

送信

エラ

ー：

フレ

ーム

No6がエ

ラー

時の

例とな

りま

す。

リー

ド有

効区

間内に

デー

タ読

み出

しが終

了し

ない

場合

、TX_E

RRが

"1"と

なり

割り込

みが

発生

します

。TX_E

RRは

次フ

レー

ム以降

、正

常に

送信

バッ

ファか

ら読

み出

され

るフレ

ーム

が終

了す

るま

で保持

され

ます。

デー

タ読

み出

しが終

了し

ない

場合

でも

、送信

バッ

ファ

のデ

ータ

は通常

通り

更新

されま

す。

⑤起動

間隔

SpeechCO

DEC停

止後

から次

の起

動ま

での

間隔は

10.0mse

c以上

必要で

す。

この

間に

SpeechC

ODEC

の変

更が

可能

です。

ライト

有効区

間： F

R1Bの

立ち

下がり

から

9.0msec以内

にRX

バッ

ファへ

の書

き込

みを

終了

して

くださ

い。

リード

有効区

間： F

R0Bの

立ち

下がり

から

9.0msec以内

にTX

バッ

ファか

らの

読み

出し

を終

了して

くだ

さい

。

ENC

Init

Speech

CODEC

DEC

無音

出力 / Ini

t

T1

R1

T2

R2

T3

R3

T4

R4(BFI

処理)

T5

R5

T6

R6

R9

書き込

み有効

区間

読み出

し有効

区間

12

34

56

7フレ

ーム No

10

T9

T7

R78

T8

R89

TX_ERR

(CR3-B1)

RX_ERR

(CR3-B0)

④エラ

ー

INTB

（出力）

④エラ

ー

無音

出力

停止

無音

出力

停止－

③停

止最

大250μ

sec

①起

動

最大250

μsec

Init

無音出力 /

Init

⑤起動

間隔 10.0msec以上

-1

②動

作中

FJDL7074-003-02

ML7074-003

31/93

B. G729.A (20msec / フレームモード)

図 17 G.729.A 制御タイミング(20msec / フレームモード)

10 msec

MCU

書き

込み

FR0B

(出

力)

FR1B

(出

力)

SC_EN

(CR2-B7)

MCU

読み

出し

①起

動

SC_EN

"0"->"1

"SC

_ENが

"1"に

設定さ

れて

から約

250μ

sec以

内に

Speech

CODECが起

動し

ます。

エン

コー

ダは

最初の

１０

ｍsec間

(フ

レー

ムNo1)で初

期化

を行い

、フ

レー

ムNo2か

らエ

ンコ

ード

を開始

しま

す。

デコ

ーダ

は最

初の20msec間(フ

レー

ムNo1,2)で

初期

化、無

音デ

ータ

の出

力を行

い、

フレー

ムNo3か

らデ

コー

ドを

開始し

ます

。Sp

eechCODEC起

動後

に受

信デ

ータ

の要

求を行

いま

す。

②動

作中

フレ

ーム

No1,2で

書き

込ま

れた

データ

はフ

レー

ムNo3,4で

デコー

ド(R1,R2)さ

れま

す。

この動

作を

停止

まで

繰り返

しま

す。

フレ

ーム

No2,3で

エン

コー

ド(T1,T2)さ

れた

デー

タは

フレ

ームNo4,5で読

み出

され

ます

。この

動作

を停止

まで

繰り返

しま

す。

③停

止

SC_EN

"1"->"0

"停

止が設

定さ

れたフ

レー

ム(フ

レー

ムNo10)の

データ

は無

効にな

りま

す。

SC_E

Nが"0

"に設

定さ

れて

から約

250μ

sec以

内にエ

ンコ

ーダは

デー

タの

書き

込み

を停

止し

、デコ

ーダ

は停止

後、

無音デ

ータ

を出力

しま

す。

④エ

ラー

処理受

信エラ

ー：

フレ

ーム

No3、

No4が

エラ

ー時の

例と

なり

ます

。ラ

イト有

効区

間内に

デー

タの書

き込

みが終

了し

ない

場合

、RX_ER

Rが"1"と

なり

割り

込みが

発生

します

。RX

_ERRは

次フ

レー

ム以

降、正

常に

受信バ

ッフ

ァに書

き込

みされ

たフ

レーム

が終

了する

まで

保持さ

れま

す。

フレ

ーム

No3,4で

エラ

ーが

発生

した場

合に

は、

フレ

ームNo5,6の

デコ

ード処

理は

G.729.Aで

規定

された

フレ

ーム消

失補

償処理

（B

FI：

Bad

Fra

me

Indi

cato

r)を行

いま

す。

送信

エラ

ー：

フレ

ーム

No6、

No7が

エラ

ー時の

例と

なり

ます

。リ

ード有

効区

間内に

デー

タ読み

出し

が終

了し

ない場

合、

TX_ERRが

"1"と

なり

割り

込み

が発生

しま

す。

TX_E

RRは

次フ

レー

ム以

降、正

常に

送信バ

ッフ

ァから

読み

出され

るフ

レーム

が終

了する

まで

保持さ

れま

す。

デー

タ読

み出

しが終

了し

ない場

合で

も、

送信

バッフ

ァの

データ

は通

常通り

更新

されま

す。

⑤起

動間

隔Sp

eechCODEC停

止後

から

次の

起動ま

での

間隔

は10.0msec以

上必要

です

。こ

の間

にSpeechC

ODECの

変更が

可能

です。

ライ

ト有

効区

間：

FR1Bの

立ち下

がり

から18.0msec以

内に

RXバ

ッフ

ァへ

の書

き込

みを終

了し

てくだ

さい

。リ

ード

有効区

間：

FR0Bの

立ち下

がり

から18.0msec以

内に

TXバッ

ファ

からの

読み

出しを

終了

してく

ださ

い。

ENC

Init

Speech

CODEC

DEC

無音出

力 / I

nit

T1

R1

T2

R2

T3

R3(BFI

処理)

T4

R4(BFI

処理

)

T5

R5

T6

R6

書き込

み有効

区間

読み出

し有効

区間

12

34

56

7フ

レー

ム No

10

T9

T7

R7

8

T8

R8

9

TX_ERR

(CR3-B1)

RX_ERR

(CR3-B0)

④エ

ラー

INTB

（出

力）

④エラ

ー

無音出

力

停止

無音出

力

停止

－

③停

止最

大250

μsec

①起

動最

大250μ

sec

Init

無音出

力 /

Init

⑤起動

間隔

10.0msec以

上

-1

無音

出力

/ Ini

t

②動

作

FJDL7074-003-02

ML7074-003

32/93

C. G.711(μ-law, A-law), G.726 (10msec / フレームモード)

図 18 G.711(μ-law,A-law), G.726 制御タイミング(10msec / フレームモード)

10 msec

MCU 書

き込み

FR0B

(出力

)

FR1B

(出力

)

SC_EN

(CR2-B7)

MCU 読

み出し

①起動

SC_EN "0"->"1"

SC_ENが"1"に設

定されてか

ら約250

μsec

以内に

SpeechCODE

Cが起動しま

す。

エンコ

ーダは初期

化された

状態で起動

し、フレー

ムNo1

からエ

ンコードを

開始します

。デコー

ダは最初の

10mse

c間(フ

レームNo1

)まで初期化

、無音デ

ータ

の出

力を行い、

フレーム

No2か

らデコード

を開始し

ます。

Spe

echCO

DEC

起動後に

受信デー

タの要求

を行います

。

②動作中

フレー

ムNo

1で書き込

まれたデー

タは次の

フレームNo2で

デコード

(R1)されま

す。この動

作を停止ま

で繰り返

します。

フレー

ムNo

1でエンコ

ード(T1)さ

れたデータ

は次のフ

レームNo2で読

み出されま

す。この

動作を停止

まで繰り

返します。

③停止

SC_EN "1"->"0"

停止が

設定された

フレーム

(フレ

ームNo1

0)の

データは無効

になりま

す。

SC_ENが"0"に設

定されてか

ら約250

μsec

以内に

エンコー

ダはデータ

の書き込み

を停止し

、デコー

ダは停止後

、無音デー

タを出力

します。

④エラー

処理受

信エ

ラー

：フレー

ムNo

4がエラー

時の例と

なります。

ライト

有効区間内にデータ

の書き込み

が終了し

ない

場合、

RX_E

RRが

"1"と

なり割り

込みが発生

します。

RX_ERRは次フレ

ーム以降、

正常に受

信バッファ

に書き

込みされたフ

レームが

終了するま

で保持さ

れます。

フレー

ムNo

4でエラー

が発生した

場合には

、フレーム

No5のデコード

処理は行わ

ずに無音

データを出

力します

。また、

G.72

6のデコー

ダは

同時

に初期化さ

れます。

送信エ

ラー

：フレー

ムNo

6がエラー

時の例と

なります。

リード

有効区間内にデータ

読み出しが

終了しない

場合

、TX_ERRが"1"と

なり割り込

みが発生し

ます。

TX_ERRは次フレ

ーム以降、

正常に送

信バッファ

から読

み出されるフ

レームが

終了するま

で保持さ

れます。

データ

読み出し

が終了しな

い場合でも

、送信

バッファの

データは通

常通り更

新されます

。

⑤起動間

隔Spe

echCO

DEC

停止後か

ら次の起

動までの間

隔は10.

0msec以上必

要です。

この間に

SpeechCODE

Cの変更が可

能です。

ライト有

効区間： FR

1Bの立

ち下がりか

ら9.

0msec以

内にRXバ

ッファへの書

き込みを

終了してく

ださい。

リード有

効区間： FR

0Bの立

ち下がりか

ら9.

0msec以

内にTX

バッ

ファからの

読み出し

を終了して

ください。

ENC

Speech

CODEC

DEC

T1

R1T2

R2T3

R3T4

R4 / 無音

出力

T5

R5T6

R6R9

書き込

み有

効区間

読み出

し有

効区間

12

34

56

7フ

レーム No

10

T9T7

R78 T8

R89

TX_ERR

(CR3-B1)

RX_ERR

(CR3-B0)

④エ

ラー

INTB

（出力

）

④エラー

無音

出力 / In

it

停止 / Init

無音出力 /Init

停止

/ In

it

－

③停止最大

250μ

sec

①起動最大

250μ

sec

T1

⑤起動間隔 10.0ms

ec以

上

-1

T10

②動作

FJDL7074-003-02

ML7074-003

33/93

D. G.711(μ-law, A-law), G.726 (20msec / フレームモード)

図 19 G.711(μ-law,A-law), G.726 制御タイミング(20msec / フレームモード)

10 msec

MCU 書

き込

み

FR0B

(出力

)

FR1B

(出力

)

SC_EN

(CR2-B7)

MCU 読

み出

し

①起動 SC_EN "0"->"1"

SC_ENが"1"に設

定され

てから

約250μsec以

内にSpee

chCODECが起

動しま

す。

エンコーダは初

期化さ

れた状

態で起

動し、

フレー

ムNo1から

エンコ

ード(T1)を開

始しま

す。

デコーダは最初

の10msec

間(フレ

ームNo1)まで

初期化

、無音

デー

タの出力

を行

い、フ

レームNo2からデ

コード(R1)を

開始し

ます。

Spee

chCODEC起動

後に受

信デー

タの要

求を行

います

。

②動作中

フレームNo

1,2で書

き込ま

れたデ

ータは

次のフ

レームNo

3,4でデ

コード(R

1,R2)さ

れます。この

動作を

停止ま

で繰り

返しま

す。

フレームNo1,2でエ

ンコード(T1,T2)された

データ

はフレ

ームNo3,4で読み

出され

ます。

この動

作を停

止まで

繰り返

します

。

③停止 SC_EN "1"->"0"

停止が設

定され

たフレ

ーム(フレ

ームNo10)のデー

タは無

効にな

ります

。SC_ENが"0"に設

定され

てから

約250μsec以

内にエ

ンコーダはデ

ータの

書き込

みを停

止し、

デコ

ーダは停

止後、

無音

データ

を出力

します

。

④エラー

処理受

信エラ

ー：

フレームNo3,4がエ

ラー時

の例と

なります。

ライト有

効区間内にデ

ータの

書き込

みが終

了しな

い場合

、RX_ERRが

"1"となり

割り込

みが発

生しま

す。

RX_ERRは

次フレ

ーム以

降、正

常に受

信バッ

ファに

書き込

みされ

たフレ

ームが

終了す

るまで保持さ

れます。

フレームNo3,4でエ

ラーが

発生し

た場合

には、

フレー

ムNo5,6の

デコー

ド処理

は行わ

ずに無

音デー

タを出

力しま

す。

また、G.726のデコ

ーダは

同時に

初期化

されま

す。

送信エラ

ー：

フレームNo5,6がエ

ラー時

の例と

なります。

リード有

効区間内にデ

ータ読

み出し

が終了

しない

場合、

TX_ERRが"1"と

なり割

り込み

が発生

します

。TX_ERRは

次フレ

ーム以

降、正

常に送

信バッ

ファか

ら読み

出され

るフレ

ームが

終了す

るまで保持さ

れます。

データ読

み出し

が終了

しない

場合で

も、

送信バッ

ファの

データ

は通常

通り

更新さ

れます。

⑤起動間

隔Spee

chCODEC停止

後から

次の起

動まで

の間隔

は10.0msec以

上必要です。

この間

にSpeechCODE

Cの変更

が可能

です。

ライト有

効区間： FR1Bの

立ち下

がりか

ら18.0msec以

内にRXバッフ

ァへの

書き込

みを終

了して

くださ

い。

リード有

効区間： FR0Bの

立ち下

がりか

ら18.0msec以

内にTXバッフ

ァから

の読み

出しを

終了し

てください。

ENC

Speech

CODEC

DEC

T1

R1

T2

R2

T3T4

R3 / 無

音出

力

T5

R4 / 無

音出

力

T6

R5R8

書き込

み有

効区

間

読み出

し有

効区

間

12

34

56

7フ

レー

ム No

10

T9T7

R68 T8

R79

TX_ERR

(CR3-B1)

RX_ERR

(CR3-B0)

④エラ

ー

INTB

（出力

）

④エ

ラー

無音出

力 / Init

停止

/

Init

無音

出力

/In

it

停止 / In

it

－

③停止

最

大25

0μse

c①起

動最

大250μ

sec

⑤再

起動

10

.0ms

ec以

上

-1

T10

T1

②動作

FJDL7074-003-02

ML7074-003

34/93

● コントロールレジスタ制御方法コントロールレジスタの制御方法を図 20に示します。本 LSI には制御用のコントロールレジスタをCR0-CR20 まで内蔵しています。また、そのコントロールレジスタ内に割り当てられた制御ビット(CR1-B7)、アドレス(CR6,CR7)、データ(CR8,CR9)を使用して本 LSI に内臓している DSP 内部のデータメモリを変更し制御を行います。 DSP 内部のデータメモリのアクセス方法に関しては、内部データメモリアクセス、制御方法を参照してください。コントロールレジスタのアドレスは上位 2 ビットが”0”となります。CR11-B5(16b/8b)で選択された 16bit、8bit のデータ幅に関係なくコントロールレジスタの制御は D7-D0 の 8bit 幅で行います。16bit アクセスモードでデータバスを使用している場合には、D15-D8 の入出力はコントロールレジスタへのライト、リード制御に依存します。ライト時には”1”か”0”を D15-D8 に入力し、リード時には”1”が読み出されます。

図 20 コントロールレジスタ制御方法

A7-A0

D7-D0

CSB

WRB

RDB

ライトリード

アドレス

データ

アドレス

データ

アドレス = 00xxxxxxb

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● 送信、受信バッファアクセス方法 A・フレームモード時（CR11-B7=”0”）

フレームモード時の送信バッファ(TX Buffer)制御タイミング、アクセス方法を図 21に示します。送信側（音声圧縮側）の音声圧縮データを格納している送信バッファがフルになった場合に、FR0B は”H”から”L”となることによって MCU 側に読み出しの要求を行います。下記タイミングにて送信バッファ内のデータを読み出してください。送信バッファの読み出しアドレスは”10xxxxxxb”で下位 6bit は無視されます。また FR0B は、送信バッファ内にあるデータがすべて読み出されるまで”L”を保持します。

図 21 送信バッファ制御タイミング

フレームモード時の受信バッファ(RX Buffer)制御タイミングを図 22に示します。受信側（音声伸長側）の音声圧縮データを格納する受信バッファがエンプティ－になった場合に、FR1B は”H”から”L”となることによって MCU 側に書き込みの要求を行います。下記タイミングにて受信バッファ内にデータの書き込みを行ってください。受信バッファの書き込みアドレスは”01xxxxxxb”で下位 6bit は無視されます。FR1B は、受信バッファがフルに書き込まれるまで”L”を保持します。

図 22 受信バッファ制御タイミング

A7-A0

D15-D0

CSB

WRB

RDB

アドレス

データ0

アドレス

FR0B

データn-1

アドレス = 10xxxxxxb(固定)データ数 = n word

（送信バッファフル）（送信バッファエンプティ－）

A7-A0

D15-D0

CSB

WRB

RDB

アドレス

データ 0

アドレス

FR1B

データn-1


（受信バッファエンプティ－）（受信バッファフル）

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B・DMA モード時（CR11-B7=”1”） DMA モード時の送信バッファ制御タイミングを図 23に示します。送信側（音声圧縮側）の音声圧縮データを格納する送信バッファがフルになった場合に、DMARQ0B は”H”から”L”となることによって MCU側に DMA 要求を行います。DMA 要求後に DMAACK0B が”1”から”0”となることによってアクノリッジが入力され、かつリードイネーブル信号の立下り(RDB=”1”→”0”)を受け付けると、DMARQ0B は自動的にクリアー(”L”→”H”)されます。アクノリッジ入力と同時に下記タイミングにて送信バッファ内のデータを読み出してください。DMARQ0B は、送信バッファ内にあるデータがすべて読み出されるまで DMA要求を繰り返します。

図 23 DMA モード時の送信バッファ制御タイミング

DMA モード時の受信バッファ制御タイミングを図 24に示します。受信側（音声伸長側）の音声圧縮データを格納する受信バッファがエンプティ－になった場合に、DMARQ1B は”H”から”L”となることによって MCU 側に DMA 要求を行います。DMA 要求後に DMAACK1B が”1”から”0”となることによってアクノリッジが入力され、かつリードイネーブル信号の立下り(RDB=”1”→”0”)を受け付けると、DMARQ1Bは自動的にクリアー(”L”→”H”)されます。アクノリッジ入力と同時に下記タイミングにて受信バッファ内にデータの書き込みを行ってください。DMARQ1Bは、受信バッファがフルに書き込まれるまでDMA要求を繰り返します。

図 24 DMA モード時の受信バッファ制御タイミング

A7-A0

D15-D0

アドレス

データ 0

アドレス

DMARQ0B

データn-1


（送信バッファーフル）（送信バッファーエンプティ－）

DMAACK0B

WRB

RDB

A7-A0

D15-D0

WRB

RDB

アドレス

データ 0

アドレス

DMARQ1B

データn-1


（受信バッファーエンプティ－）（受信バッファーフル）

DMAACK1B

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● コントロールレジスタコントロールレジスタのマップを表 4に示します。CR6-CR9 は DSP 内部のデータメモリアクセス用に使用します。また、各レジスタ名の下に変更可能な動作モードを示しています。

表 4 コントロールレジスタマップ

Address Contents Reg

Name A7-A0 B7 B6 B5 B4 B3 B2 B1 B0 R/W

SPDN # AFE

_EN # # #

LONG/

SHORT

OPE

_STAT CR0 00h

/E - I/ - - - I/ I/

R/W

XDMWR XDMRD # # # # # # CR1 01h

I/E I/E - - - - - - R/W

SC_EN FGEN

_EN #

TDET１

_EN

TDET0

_EN

DTMF

_EN EC_EN #

CR2 02h

I/E I/E - I/E I/E I/E I/E -

R/W

DSP

_ERR

FGEN

_RQ #

TONE1

_DET

TONE0

_DET #

TX

_ERR

RX

_ERR CR3 03h

- - - - - - - -

R/

INT DP_DET # DTMF

_DET

DTMF_

CODE3

DTMF_

CODE2

DTMF_

CODE1

DTMF_

CODE0 CR4 04h

- - - - - - - -

R/

READY # # # # # # # CR5 05h

- - - - - - - - R/

内部データメモリアクセス（上位アドレス）

A15 A14 A13 A12 A11 A10 A9 A8 CR6 06h

I/E

/W

内部データメモリアクセス(下位アドレス)

A7 A6 A5 A4 A3 A2 A1 A0 CR7 07h

I/E

/W

内部データメモリアクセス(上位データ)

D15 D14 D13 D12 D11 D10 D9 D8 CR8 08h

I/E

R/W

内部データメモリアクセス(下位データ)

D7 D6 D5 D4 D3 D2 D1 D0 CR9 09h

I/E

R/W

# DPDET

_EN #

TDET1

_SEL

TDET0

_SEL

VFRO1

_SEL

VFRO0

_SEL

AIN

_SEL CR10 0Ah

- I/E - I/ I/ I/E I/E I/E

R/W

FRAME/

DMA

10ms

/20ms

16B

/8B # #

SC

_SEL1

SC

_SEL0

TRANS

_EN CR11 0Bh

I/ I/ I/ - - I/E I/E I/

R/W

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# # # # # PSC

_SEL1

PSC

_SEL0

PCMIF

_EN CR12 0Ch

- - - - - I/E I/E I/

/W

CR13 0Dh $ $ $ $ $ $ $ $ /

CR14 0Eh $ $ $ $ $ $ $ $ /

TA2 TA1 TA0 # # # # # CR15 0Fh

I/ I/ I/ - - - - - R/W

# # # # # # GPI1 GPI0 CR16 10h

- - - - - - - - R/

# # # # # # GPO1 GPO0 CR17 11h

- - - - - - I/E I/E R/W

FSK

_D7

FSK

_D6

FSK

_D5

FSK

_D4

FSK

_D3

FSK

_D2

FSK

_D1

FSK

_D0 CR18 12h

I/E

R/W

# # # # # # FSK

_D9

FSK

_D8 CR19 13h

- I/E R/W

TGEN

_RX

TGEN

_TX

TGEN

_CNT5

TGEN

_CNT4

TGEN

_CNT3

TGEN

_CNT2

TGEN

_CNT1

TGEN

_CNT0 CR20 14h

I/E

R/W

- 15h-3Fh $ $ $ $ $ $ $ $ /

注記；レジスタ名 # :予約ビットです。初期値("0")を変更しないでください。 $ :アクセス禁止ビットです。R/W を行わないでください。変更可能動作モード I/E :イニシャルモード中、動作モード中に変更可能 I/ :イニシャルモード中のみ変更可能 /E :動作中のみ変更可能 R/W R/W :読み出し、書き込み可能 /W :書き込み専用

R/ :読み出し専用 / :アクセス禁止

(注意) 動作中に下記コントロールレジスタを設定した場合には SYNC 信号(8kHz)に同期して読み取りを行いますので、250s 以上の間状態を保持してください。

CR1,CR2 ,CR10,CR12,CR11,CR20 下記コントロールレジスタの設定方法に関しては内部データメモリアクセス、制御方法を参照してくださ

い。 CR6,CR7,CR8,CR9

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(1) CR0 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR0 SPDN # AFE

_EN # # #

LONG/

SHORT

OPE

_STAT

変更可能モード /E - I/ - - - I/ I/

初期値 0 0 0 0 １※ 0 0 0

R/W

B7 : ソフトパワーダウンリセット制御

0 : 通常動作モード 1 : パワーダウンリセット

本ビットを 200nsec 以上”1”に設定することでパワーダウンリセット状態にすることができます。パワーダウンリセット

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