i

國立中山大學電機工程學系

碩士論文

Department of Electrical Engineering

National Sun Yat-Sen University

Master Thesis

應用於攜帶式生醫系統之低功率半回合 RC5 加解密

演算法之電路與適用於 FPW-based 生醫感測器之頻

移讀取電路

Low Power Half-Run RC5 Cipher Circuit for Portable

Biomedical Device and A Frequency-Shift Readout Circuit for

FPW-Based Biosensors

研究生林晏如

Yain-Reu Lin

指導教授王朝欽 博士

Dr Chua-Chin Wang

中華民國 100 年 6 月

June 2011

國

立

中

山

大

學

電

機

工

程

學

系

碩士論文

研究生林晏如

99學年度

應用於攜帶式生醫系統之低功率半回合R

C5

加解密演算法

之電路與適用於FPW

-based

生醫感測器之頻移讀取電路

ii

國立中山大學電機工程學系

碩士論文

Department of Electrical Engineering

National Sun Yat-Sen University

Master Thesis

應用於攜帶式生醫系統之低功率半回合 RC5 加解密演

算法之電路與適用於 FPW-based 生醫感測器之頻移讀

取電路

Low Power Half-Run RC5 Cipher Circuit for Portable

Biomedical Device and A Frequency-Shift Readout Circuit for

FPW-Based Biosensors

研究生林晏如

Yain-Reu Lin

指導教授王朝欽 博士

Dr Chua-Chin Wang

中華民國 100 年 6 月

June 2011

iii

iv

i

致謝

在這裡要感謝我的家人首先要感謝的是我的父母在求學過程中總是

不斷給我鼓勵媽媽是最了解我的人是我精神上最大的支柱而爸爸很喜歡

跟我聊各種知識及學問培養我對各種事物的好奇心及企圖心再來要感謝我

的外婆以及已過世的外公從小帶我長大讓我在一個充滿愛的環境下成長

使我有著圓融的處事態度也謝謝在我爸爸生病之後時常在旁邊鼓勵我的奶

奶阿公小嬸嬸林大祺二嬸嬸二叔叔小薇姊姊大祐哥哥舅舅

舅媽和好多好多的親戚

接著特別感謝的是我的指導教授－王朝欽教授他可說是我的啟蒙老師

能給這位教授教導非常幸運除了知識上的收穫老師還會分享他個人經驗以

及教導我們對待人事物應有的態度再來感謝在實驗室朝夕相處一起奮鬥兩年

的同學筱涵紹賓岱灝以及上賢還有帶領我們生醫小組超級照顧學弟妹的

博班學長家豪也謝謝之前畢業指導過我的祺峻以及現在帶我的宗哲學長還

有幫助過我的致霖及容齊另外謝謝生醫小組學弟岳達和韻琦還有學弟聖

智時偉瑋志和信遠當然最後要謝謝實驗室美麗的助理們芳頡凱涵淑

芬以及依潔和助理傑俊有你們在實驗室就像一個大家庭讓我可以每

天在一個輕鬆愉快的環境下做事真的謝謝大家

晏如

於西灣 201106

ii

摘要 此篇論文包含兩個主題第一個主題是應用於攜帶式生醫系統之低功率半回

合(Half-Run) RC5 加解密演算法第二個主題是適用於 FPW-based 生醫感測器之

頻移讀取電路

在第一個研究主題中使用了半回合(Half-Run)硬體實現低功耗 RC5 加解密晶

片並且為了縮小面積利用四個多工器以使加密與解密之硬體共用其中只

需一個 32 位元寬度之加減法器(addersubtractor)一個 32 位元寬度之雙向位移器

(Bidirectional barrel shifter)以及 32 個互斥或閘(XOR)除此之外本設計鑰匙擴展

運算與加解密運算之時脈可分開運作當鑰匙計算完存放於暫存器後便可將鑰匙

計算之時脈關掉以節省功率消耗故適用於需要低功耗低成本之可攜式生醫無線

通訊系統

在第二個研究主題中本論文提出一頻移讀取電路主要目的為偵測彎曲平

板波(FPW Flexural Plate-Wave)感測晶片上蛋白質濃度之差異由於FPW會因乘載

不同濃度的蛋白質而改變其中心頻率故本論文提出之系統係利用一個計數器

數位類比轉換器(DAC)電壓頻率轉換器(VFC)兩個峰值偵測器兩個暫存器及

一個減法器最後經由查表即可讀取中心頻率移動之量比起目前醫療機構所

使用之傳統檢測方法本論文實現之電路不但節省功率消耗及成本並大幅降低

檢測時間

關鍵詞 RC5低功率ZigBee生醫系統彎曲平板波頻移讀取電路

iii

Abstract

This thesis consists of two topics We proposed a low power half-run RC5 cipher

for portable biomedical devices in the first part of this thesis The second topic is to

realize a frequency-shift readout system for FPW-based biosensors

In the first topic a half-round low-power RC5 encryption structure is proposed To

reduce hardware cost as well as power consumption the proposed RC5 cipher adopts a

resource-sharing approach where only one addersubtractor one bi-directional barrel

shifter and one XOR with 32-bit bus width are used to carry out the entire design Two

data paths are switched through the combination of four multiplexers in the

encryptiondecryption procedure For the sake of power reduction the clock in the key

expansion can be turned off when all subkeys are generated

In the second topic an IgE antigen concentration measurement system using a

frequency-shift readout method for a two-port FPW (flexural plate-wave) allergy

biosensor is presented The proposed frequency-shift readout method adopts a peak

detecting scheme to detect the resonant frequency A linear frequency generator a pair

of peak detectors two registers and an subtractor are only needed in our system

According to the characteristics of the FPW allergy biosensor the frequency sweep

range is limited in a range of 2 MHz to 4 MHz The precision of the measured

frequency is proved to the 42 kHzmV which is for better than that of existing designs

Keywords RC5 low power ZigBee biomedical system flexural plate wave

frequency-shift readout system

iv

目錄 致謝 i

摘要 ii

Abstract iii

圖次 vii

表次 x

第一章 概論 1

11 研究動機 1

111 生醫無線通訊之加解密演算法 1

112 彎曲平板波 IgE 過敏原偵測器讀取電路系統 4

12 相關技術與文獻探討 6

121 RC5 加解密演算法 6

122 適用於 IgE 抗體濃度偵測之系統 8

13 論文架構 10

第二章 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路 11

21 簡介 11

211 RC5 加解密之演算法分析 12

212 RC5 鑰匙擴展演算法分析 16

22 電路架構 17

23 電路設計 19

v

231 半回合 RC5 加解密演算法電路 19

232 RC5 鑰匙擴展電路 21

233 雙向循環位移器 22

24 電路模擬與晶片實作 23

241 電路模擬與分析 23

242 電路佈局圖 25

243 晶片實作 26

25 晶片量測 26

251 晶片量測與結果 26

252 效能比較 30

253 討論與檢討 31

第三章 適用於 FPW-based 生醫感測器之頻移讀取電路 33

31 簡介 33

311 FPW 頻移特性 33

32 電路架構 35

33 系統驗證 37

331 驗證波形 39

34 電路設計 41

341 數位類比轉換器 42

342 電壓頻率轉換器 43

343 峰值偵測器 45

vi

344 數位控制電路 47

35 電路模擬與晶片實作 48

351 電路模擬與分析 48

352 晶片實作 53

36 晶片量測結果與討論 53

361 晶片量測結果與分析 53

362 預計規格與實測結果 57

363 討論與檢討 58

第四章 結論與未來工作 59

參考文獻 60

vii

圖次

圖 111 無線近身區域網路系統 2

圖 112 對稱式加解密演算法 3

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖 5

圖 114 生醫感測微系統晶片整合系統剖面示意圖 6

圖 121 傳統 RC5 加解密演算法架構圖 6

圖 122 RC5 管線式架構[11] 7

圖 123 RC5 半回合硬體架構[12] 8

圖 124 簡易的頻移讀取電路示意圖 10

圖 211 系統方塊圖 11

圖 212 RC5 加密虛擬程式碼 13

圖 213 RC5 加密流程圖 13

圖 214 RC5 解密虛擬程式碼 14

圖 215 傳統解密演算法 14

圖 216 半回合加密虛擬碼 15

圖 217 半回合硬體 RC5 加密流程圖 15

圖 218 鑰匙擴展混合運算 16

圖 221 RC5 加解密演算法整體架構圖 18

圖 222 RC5 控制電路 (Control circuit) 18

圖 231 RC5 加解密演算法電路 20

圖 232 加解密電路之前端電路 20

圖 233 加解密電路之後端電路 21

圖 234 S_reg 初始化虛擬程式碼 21

viii

圖 235 鑰匙擴展電路 22

圖 236 雙向循環位移器 23

圖 241 RTL 波形模擬圖 24

圖 242 Gate-level 波形模擬圖 25

圖 243 NanoSim 波形模擬圖 25

圖 244 RC5 晶片佈局圖 25

圖 245 晶片照相圖 26

圖 251 Agilent 93000 SOC Test System 27

圖 252 加密數筆資料量測結果 27

圖 253 加密一筆資料 28

圖 254 解密一筆資料 28

圖 255 加密時的 Shmoo 圖 29

圖 256 解密時的 Shmoo 圖 30

圖 311 FPW 感測器照相圖 33

圖 312 結構剖面圖 34

圖 313 IgE 抗原附著前之 FPW 頻率響應 34

圖 314 IgE 抗原附著後之 FPW 頻率響應 35

圖 321 頻移讀取電路整體架構圖 37

圖 331 頻移讀取電路系統驗證雛型 38

圖 332 頻移讀取電路驗證系統波形 39

圖 333 兩組感測器之輸出波形比較 40

圖 334 兩組感測器個別之中心頻率 40

圖 335 兩組中心頻率相減後的飄移量 40

圖 341 離散元件系統與積體電路系統之比較 41

ix

圖 342 8 位元之二進位權重電流源數位類比轉換器 43

圖 343 單位電流源 43

圖 344 偏壓電路 43

圖 345 VFC 之電路架構 44

圖 346 視窗比較器[28] 45

圖 347 峰值偵測器 46

圖 348 3 位元除頻器 47

圖 349 9 位元計數器 47

圖 3410 8 位元計數器 48

圖 3411 Reset1 Reset2 Reset3 產生器 48

圖 351 頻移讀取電路系統模擬圖 49

圖 352 實驗組與對照組之交流掃頻模擬 49

圖 353 對照組之中心頻率 50

圖 354 實驗組之中心頻率 50

圖 355 DAC 模擬之 INL 51

圖 356 DAC 模擬之 DNL 51

圖 357 VFC 電壓對頻率之關係 52

圖 358 峰值偵測器模擬圖 52

圖 359 頻移讀取電路之晶片照相圖 53

圖 361 DAC 與 VFC 量測結果 54

圖 362 峰值偵測器之量測結果 55

x

表次

表 251 規格比較表 31

表 361 預計規格與實測結果 57

1

第一章 概論

11 研究動機

111 生醫無線通訊之加解密演算法

近年來由於無線通訊網路快速的成長在資料傳送的過程中最重要的是

其完整性及安全性所以為了防止第三者竊取或改變資料內容必須在傳送端與

接收端加入加解密演算法之電路由於現代人越來越重視自身隱私權用於生醫

系統之加密演算法也越來越受到重視雖然加密演算法之複雜度越高越好然而

生醫系統尤其是無線通訊或是移動式生醫系統有幾項必須達到的條件

1 低功率消耗減少能源的浪費延長電池壽命

2 小面積尤其是縮小晶片面積可以減少其成本

3 可靠度高因為關係到生命與健康所以生醫系統需要非常精密且準確無誤之

判斷在資料的傳送與接收過程必須確保其接收端接收到的資訊為正確

一個無線近身區域網路系統(Wireless Body Area Network WBAN)[1]如圖

111 所示其中之可攜式生醫裝置(portable biomedical device)係可由如 ZigBee

之短距離無線傳接模組[2][3]與 RC5 加解密晶片組成第一生醫裝置(biomedical

device 1)及第二生醫裝置(biomedical device 2)係可用以偵測來自人體各部位活動

訊息之感測器例如心電圖感測器膀胱壓力感測器hellip而 ZigBee 無線傳接模

組可接收來自於不同生醫裝置所輸出的數位訊號進行資料處理在做完資料處理

及暫存之後利用 ZigBee 無線傳接模組訊號加密過後傳送至家用伺服器(home

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

ii

國立中山大學電機工程學系

碩士論文

Department of Electrical Engineering

National Sun Yat-Sen University

Master Thesis

應用於攜帶式生醫系統之低功率半回合 RC5 加解密演

算法之電路與適用於 FPW-based 生醫感測器之頻移讀

取電路

Low Power Half-Run RC5 Cipher Circuit for Portable

Biomedical Device and A Frequency-Shift Readout Circuit for

FPW-Based Biosensors

研究生林晏如

Yain-Reu Lin

指導教授王朝欽 博士

Dr Chua-Chin Wang

中華民國 100 年 6 月

June 2011

iii

iv

i

致謝

在這裡要感謝我的家人首先要感謝的是我的父母在求學過程中總是

不斷給我鼓勵媽媽是最了解我的人是我精神上最大的支柱而爸爸很喜歡

跟我聊各種知識及學問培養我對各種事物的好奇心及企圖心再來要感謝我

的外婆以及已過世的外公從小帶我長大讓我在一個充滿愛的環境下成長

使我有著圓融的處事態度也謝謝在我爸爸生病之後時常在旁邊鼓勵我的奶

奶阿公小嬸嬸林大祺二嬸嬸二叔叔小薇姊姊大祐哥哥舅舅

舅媽和好多好多的親戚

接著特別感謝的是我的指導教授－王朝欽教授他可說是我的啟蒙老師

能給這位教授教導非常幸運除了知識上的收穫老師還會分享他個人經驗以

及教導我們對待人事物應有的態度再來感謝在實驗室朝夕相處一起奮鬥兩年

的同學筱涵紹賓岱灝以及上賢還有帶領我們生醫小組超級照顧學弟妹的

博班學長家豪也謝謝之前畢業指導過我的祺峻以及現在帶我的宗哲學長還

有幫助過我的致霖及容齊另外謝謝生醫小組學弟岳達和韻琦還有學弟聖

智時偉瑋志和信遠當然最後要謝謝實驗室美麗的助理們芳頡凱涵淑

芬以及依潔和助理傑俊有你們在實驗室就像一個大家庭讓我可以每

天在一個輕鬆愉快的環境下做事真的謝謝大家

晏如

於西灣 201106

ii

摘要 此篇論文包含兩個主題第一個主題是應用於攜帶式生醫系統之低功率半回

合(Half-Run) RC5 加解密演算法第二個主題是適用於 FPW-based 生醫感測器之

頻移讀取電路

在第一個研究主題中使用了半回合(Half-Run)硬體實現低功耗 RC5 加解密晶

片並且為了縮小面積利用四個多工器以使加密與解密之硬體共用其中只

需一個 32 位元寬度之加減法器(addersubtractor)一個 32 位元寬度之雙向位移器

(Bidirectional barrel shifter)以及 32 個互斥或閘(XOR)除此之外本設計鑰匙擴展

運算與加解密運算之時脈可分開運作當鑰匙計算完存放於暫存器後便可將鑰匙

計算之時脈關掉以節省功率消耗故適用於需要低功耗低成本之可攜式生醫無線

通訊系統

在第二個研究主題中本論文提出一頻移讀取電路主要目的為偵測彎曲平

板波(FPW Flexural Plate-Wave)感測晶片上蛋白質濃度之差異由於FPW會因乘載

不同濃度的蛋白質而改變其中心頻率故本論文提出之系統係利用一個計數器

數位類比轉換器(DAC)電壓頻率轉換器(VFC)兩個峰值偵測器兩個暫存器及

一個減法器最後經由查表即可讀取中心頻率移動之量比起目前醫療機構所

使用之傳統檢測方法本論文實現之電路不但節省功率消耗及成本並大幅降低

檢測時間

關鍵詞 RC5低功率ZigBee生醫系統彎曲平板波頻移讀取電路

iii

Abstract

This thesis consists of two topics We proposed a low power half-run RC5 cipher

for portable biomedical devices in the first part of this thesis The second topic is to

realize a frequency-shift readout system for FPW-based biosensors

In the first topic a half-round low-power RC5 encryption structure is proposed To

reduce hardware cost as well as power consumption the proposed RC5 cipher adopts a

resource-sharing approach where only one addersubtractor one bi-directional barrel

shifter and one XOR with 32-bit bus width are used to carry out the entire design Two

data paths are switched through the combination of four multiplexers in the

encryptiondecryption procedure For the sake of power reduction the clock in the key

expansion can be turned off when all subkeys are generated

In the second topic an IgE antigen concentration measurement system using a

frequency-shift readout method for a two-port FPW (flexural plate-wave) allergy

biosensor is presented The proposed frequency-shift readout method adopts a peak

detecting scheme to detect the resonant frequency A linear frequency generator a pair

of peak detectors two registers and an subtractor are only needed in our system

According to the characteristics of the FPW allergy biosensor the frequency sweep

range is limited in a range of 2 MHz to 4 MHz The precision of the measured

frequency is proved to the 42 kHzmV which is for better than that of existing designs

Keywords RC5 low power ZigBee biomedical system flexural plate wave

frequency-shift readout system

iv

目錄 致謝 i

摘要 ii

Abstract iii

圖次 vii

表次 x

第一章 概論 1

11 研究動機 1

111 生醫無線通訊之加解密演算法 1

112 彎曲平板波 IgE 過敏原偵測器讀取電路系統 4

12 相關技術與文獻探討 6

121 RC5 加解密演算法 6

122 適用於 IgE 抗體濃度偵測之系統 8

13 論文架構 10

第二章 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路 11

21 簡介 11

211 RC5 加解密之演算法分析 12

212 RC5 鑰匙擴展演算法分析 16

22 電路架構 17

23 電路設計 19

v

231 半回合 RC5 加解密演算法電路 19

232 RC5 鑰匙擴展電路 21

233 雙向循環位移器 22

24 電路模擬與晶片實作 23

241 電路模擬與分析 23

242 電路佈局圖 25

243 晶片實作 26

25 晶片量測 26

251 晶片量測與結果 26

252 效能比較 30

253 討論與檢討 31

第三章 適用於 FPW-based 生醫感測器之頻移讀取電路 33

31 簡介 33

311 FPW 頻移特性 33

32 電路架構 35

33 系統驗證 37

331 驗證波形 39

34 電路設計 41

341 數位類比轉換器 42

342 電壓頻率轉換器 43

343 峰值偵測器 45

vi

344 數位控制電路 47

35 電路模擬與晶片實作 48

351 電路模擬與分析 48

352 晶片實作 53

36 晶片量測結果與討論 53

361 晶片量測結果與分析 53

362 預計規格與實測結果 57

363 討論與檢討 58

第四章 結論與未來工作 59

參考文獻 60

vii

圖次

圖 111 無線近身區域網路系統 2

圖 112 對稱式加解密演算法 3

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖 5

圖 114 生醫感測微系統晶片整合系統剖面示意圖 6

圖 121 傳統 RC5 加解密演算法架構圖 6

圖 122 RC5 管線式架構[11] 7

圖 123 RC5 半回合硬體架構[12] 8

圖 124 簡易的頻移讀取電路示意圖 10

圖 211 系統方塊圖 11

圖 212 RC5 加密虛擬程式碼 13

圖 213 RC5 加密流程圖 13

圖 214 RC5 解密虛擬程式碼 14

圖 215 傳統解密演算法 14

圖 216 半回合加密虛擬碼 15

圖 217 半回合硬體 RC5 加密流程圖 15

圖 218 鑰匙擴展混合運算 16

圖 221 RC5 加解密演算法整體架構圖 18

圖 222 RC5 控制電路 (Control circuit) 18

圖 231 RC5 加解密演算法電路 20

圖 232 加解密電路之前端電路 20

圖 233 加解密電路之後端電路 21

圖 234 S_reg 初始化虛擬程式碼 21

viii

圖 235 鑰匙擴展電路 22

圖 236 雙向循環位移器 23

圖 241 RTL 波形模擬圖 24

圖 242 Gate-level 波形模擬圖 25

圖 243 NanoSim 波形模擬圖 25

圖 244 RC5 晶片佈局圖 25

圖 245 晶片照相圖 26

圖 251 Agilent 93000 SOC Test System 27

圖 252 加密數筆資料量測結果 27

圖 253 加密一筆資料 28

圖 254 解密一筆資料 28

圖 255 加密時的 Shmoo 圖 29

圖 256 解密時的 Shmoo 圖 30

圖 311 FPW 感測器照相圖 33

圖 312 結構剖面圖 34

圖 313 IgE 抗原附著前之 FPW 頻率響應 34

圖 314 IgE 抗原附著後之 FPW 頻率響應 35

圖 321 頻移讀取電路整體架構圖 37

圖 331 頻移讀取電路系統驗證雛型 38

圖 332 頻移讀取電路驗證系統波形 39

圖 333 兩組感測器之輸出波形比較 40

圖 334 兩組感測器個別之中心頻率 40

圖 335 兩組中心頻率相減後的飄移量 40

圖 341 離散元件系統與積體電路系統之比較 41

ix

圖 342 8 位元之二進位權重電流源數位類比轉換器 43

圖 343 單位電流源 43

圖 344 偏壓電路 43

圖 345 VFC 之電路架構 44

圖 346 視窗比較器[28] 45

圖 347 峰值偵測器 46

圖 348 3 位元除頻器 47

圖 349 9 位元計數器 47

圖 3410 8 位元計數器 48

圖 3411 Reset1 Reset2 Reset3 產生器 48

圖 351 頻移讀取電路系統模擬圖 49

圖 352 實驗組與對照組之交流掃頻模擬 49

圖 353 對照組之中心頻率 50

圖 354 實驗組之中心頻率 50

圖 355 DAC 模擬之 INL 51

圖 356 DAC 模擬之 DNL 51

圖 357 VFC 電壓對頻率之關係 52

圖 358 峰值偵測器模擬圖 52

圖 359 頻移讀取電路之晶片照相圖 53

圖 361 DAC 與 VFC 量測結果 54

圖 362 峰值偵測器之量測結果 55

x

表次

表 251 規格比較表 31

表 361 預計規格與實測結果 57

1

第一章 概論

11 研究動機

111 生醫無線通訊之加解密演算法

近年來由於無線通訊網路快速的成長在資料傳送的過程中最重要的是

其完整性及安全性所以為了防止第三者竊取或改變資料內容必須在傳送端與

接收端加入加解密演算法之電路由於現代人越來越重視自身隱私權用於生醫

系統之加密演算法也越來越受到重視雖然加密演算法之複雜度越高越好然而

生醫系統尤其是無線通訊或是移動式生醫系統有幾項必須達到的條件

1 低功率消耗減少能源的浪費延長電池壽命

2 小面積尤其是縮小晶片面積可以減少其成本

3 可靠度高因為關係到生命與健康所以生醫系統需要非常精密且準確無誤之

判斷在資料的傳送與接收過程必須確保其接收端接收到的資訊為正確

一個無線近身區域網路系統(Wireless Body Area Network WBAN)[1]如圖

111 所示其中之可攜式生醫裝置(portable biomedical device)係可由如 ZigBee

之短距離無線傳接模組[2][3]與 RC5 加解密晶片組成第一生醫裝置(biomedical

device 1)及第二生醫裝置(biomedical device 2)係可用以偵測來自人體各部位活動

訊息之感測器例如心電圖感測器膀胱壓力感測器hellip而 ZigBee 無線傳接模

組可接收來自於不同生醫裝置所輸出的數位訊號進行資料處理在做完資料處理

及暫存之後利用 ZigBee 無線傳接模組訊號加密過後傳送至家用伺服器(home

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

iii

iv

i

致謝

在這裡要感謝我的家人首先要感謝的是我的父母在求學過程中總是

不斷給我鼓勵媽媽是最了解我的人是我精神上最大的支柱而爸爸很喜歡

跟我聊各種知識及學問培養我對各種事物的好奇心及企圖心再來要感謝我

的外婆以及已過世的外公從小帶我長大讓我在一個充滿愛的環境下成長

使我有著圓融的處事態度也謝謝在我爸爸生病之後時常在旁邊鼓勵我的奶

奶阿公小嬸嬸林大祺二嬸嬸二叔叔小薇姊姊大祐哥哥舅舅

舅媽和好多好多的親戚

接著特別感謝的是我的指導教授－王朝欽教授他可說是我的啟蒙老師

能給這位教授教導非常幸運除了知識上的收穫老師還會分享他個人經驗以

及教導我們對待人事物應有的態度再來感謝在實驗室朝夕相處一起奮鬥兩年

的同學筱涵紹賓岱灝以及上賢還有帶領我們生醫小組超級照顧學弟妹的

博班學長家豪也謝謝之前畢業指導過我的祺峻以及現在帶我的宗哲學長還

有幫助過我的致霖及容齊另外謝謝生醫小組學弟岳達和韻琦還有學弟聖

智時偉瑋志和信遠當然最後要謝謝實驗室美麗的助理們芳頡凱涵淑

芬以及依潔和助理傑俊有你們在實驗室就像一個大家庭讓我可以每

天在一個輕鬆愉快的環境下做事真的謝謝大家

晏如

於西灣 201106

ii

摘要 此篇論文包含兩個主題第一個主題是應用於攜帶式生醫系統之低功率半回

合(Half-Run) RC5 加解密演算法第二個主題是適用於 FPW-based 生醫感測器之

頻移讀取電路

在第一個研究主題中使用了半回合(Half-Run)硬體實現低功耗 RC5 加解密晶

片並且為了縮小面積利用四個多工器以使加密與解密之硬體共用其中只

需一個 32 位元寬度之加減法器(addersubtractor)一個 32 位元寬度之雙向位移器

(Bidirectional barrel shifter)以及 32 個互斥或閘(XOR)除此之外本設計鑰匙擴展

運算與加解密運算之時脈可分開運作當鑰匙計算完存放於暫存器後便可將鑰匙

計算之時脈關掉以節省功率消耗故適用於需要低功耗低成本之可攜式生醫無線

通訊系統

在第二個研究主題中本論文提出一頻移讀取電路主要目的為偵測彎曲平

板波(FPW Flexural Plate-Wave)感測晶片上蛋白質濃度之差異由於FPW會因乘載

不同濃度的蛋白質而改變其中心頻率故本論文提出之系統係利用一個計數器

數位類比轉換器(DAC)電壓頻率轉換器(VFC)兩個峰值偵測器兩個暫存器及

一個減法器最後經由查表即可讀取中心頻率移動之量比起目前醫療機構所

使用之傳統檢測方法本論文實現之電路不但節省功率消耗及成本並大幅降低

檢測時間

關鍵詞 RC5低功率ZigBee生醫系統彎曲平板波頻移讀取電路

iii

Abstract

This thesis consists of two topics We proposed a low power half-run RC5 cipher

for portable biomedical devices in the first part of this thesis The second topic is to

realize a frequency-shift readout system for FPW-based biosensors

In the first topic a half-round low-power RC5 encryption structure is proposed To

reduce hardware cost as well as power consumption the proposed RC5 cipher adopts a

resource-sharing approach where only one addersubtractor one bi-directional barrel

shifter and one XOR with 32-bit bus width are used to carry out the entire design Two

data paths are switched through the combination of four multiplexers in the

encryptiondecryption procedure For the sake of power reduction the clock in the key

expansion can be turned off when all subkeys are generated

In the second topic an IgE antigen concentration measurement system using a

frequency-shift readout method for a two-port FPW (flexural plate-wave) allergy

biosensor is presented The proposed frequency-shift readout method adopts a peak

detecting scheme to detect the resonant frequency A linear frequency generator a pair

of peak detectors two registers and an subtractor are only needed in our system

According to the characteristics of the FPW allergy biosensor the frequency sweep

range is limited in a range of 2 MHz to 4 MHz The precision of the measured

frequency is proved to the 42 kHzmV which is for better than that of existing designs

Keywords RC5 low power ZigBee biomedical system flexural plate wave

frequency-shift readout system

iv

目錄 致謝 i

摘要 ii

Abstract iii

圖次 vii

表次 x

第一章 概論 1

11 研究動機 1

111 生醫無線通訊之加解密演算法 1

112 彎曲平板波 IgE 過敏原偵測器讀取電路系統 4

12 相關技術與文獻探討 6

121 RC5 加解密演算法 6

122 適用於 IgE 抗體濃度偵測之系統 8

13 論文架構 10

第二章 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路 11

21 簡介 11

211 RC5 加解密之演算法分析 12

212 RC5 鑰匙擴展演算法分析 16

22 電路架構 17

23 電路設計 19

v

231 半回合 RC5 加解密演算法電路 19

232 RC5 鑰匙擴展電路 21

233 雙向循環位移器 22

24 電路模擬與晶片實作 23

241 電路模擬與分析 23

242 電路佈局圖 25

243 晶片實作 26

25 晶片量測 26

251 晶片量測與結果 26

252 效能比較 30

253 討論與檢討 31

第三章 適用於 FPW-based 生醫感測器之頻移讀取電路 33

31 簡介 33

311 FPW 頻移特性 33

32 電路架構 35

33 系統驗證 37

331 驗證波形 39

34 電路設計 41

341 數位類比轉換器 42

342 電壓頻率轉換器 43

343 峰值偵測器 45

vi

344 數位控制電路 47

35 電路模擬與晶片實作 48

351 電路模擬與分析 48

352 晶片實作 53

36 晶片量測結果與討論 53

361 晶片量測結果與分析 53

362 預計規格與實測結果 57

363 討論與檢討 58

第四章 結論與未來工作 59

參考文獻 60

vii

圖次

圖 111 無線近身區域網路系統 2

圖 112 對稱式加解密演算法 3

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖 5

圖 114 生醫感測微系統晶片整合系統剖面示意圖 6

圖 121 傳統 RC5 加解密演算法架構圖 6

圖 122 RC5 管線式架構[11] 7

圖 123 RC5 半回合硬體架構[12] 8

圖 124 簡易的頻移讀取電路示意圖 10

圖 211 系統方塊圖 11

圖 212 RC5 加密虛擬程式碼 13

圖 213 RC5 加密流程圖 13

圖 214 RC5 解密虛擬程式碼 14

圖 215 傳統解密演算法 14

圖 216 半回合加密虛擬碼 15

圖 217 半回合硬體 RC5 加密流程圖 15

圖 218 鑰匙擴展混合運算 16

圖 221 RC5 加解密演算法整體架構圖 18

圖 222 RC5 控制電路 (Control circuit) 18

圖 231 RC5 加解密演算法電路 20

圖 232 加解密電路之前端電路 20

圖 233 加解密電路之後端電路 21

圖 234 S_reg 初始化虛擬程式碼 21

viii

圖 235 鑰匙擴展電路 22

圖 236 雙向循環位移器 23

圖 241 RTL 波形模擬圖 24

圖 242 Gate-level 波形模擬圖 25

圖 243 NanoSim 波形模擬圖 25

圖 244 RC5 晶片佈局圖 25

圖 245 晶片照相圖 26

圖 251 Agilent 93000 SOC Test System 27

圖 252 加密數筆資料量測結果 27

圖 253 加密一筆資料 28

圖 254 解密一筆資料 28

圖 255 加密時的 Shmoo 圖 29

圖 256 解密時的 Shmoo 圖 30

圖 311 FPW 感測器照相圖 33

圖 312 結構剖面圖 34

圖 313 IgE 抗原附著前之 FPW 頻率響應 34

圖 314 IgE 抗原附著後之 FPW 頻率響應 35

圖 321 頻移讀取電路整體架構圖 37

圖 331 頻移讀取電路系統驗證雛型 38

圖 332 頻移讀取電路驗證系統波形 39

圖 333 兩組感測器之輸出波形比較 40

圖 334 兩組感測器個別之中心頻率 40

圖 335 兩組中心頻率相減後的飄移量 40

圖 341 離散元件系統與積體電路系統之比較 41

ix

圖 342 8 位元之二進位權重電流源數位類比轉換器 43

圖 343 單位電流源 43

圖 344 偏壓電路 43

圖 345 VFC 之電路架構 44

圖 346 視窗比較器[28] 45

圖 347 峰值偵測器 46

圖 348 3 位元除頻器 47

圖 349 9 位元計數器 47

圖 3410 8 位元計數器 48

圖 3411 Reset1 Reset2 Reset3 產生器 48

圖 351 頻移讀取電路系統模擬圖 49

圖 352 實驗組與對照組之交流掃頻模擬 49

圖 353 對照組之中心頻率 50

圖 354 實驗組之中心頻率 50

圖 355 DAC 模擬之 INL 51

圖 356 DAC 模擬之 DNL 51

圖 357 VFC 電壓對頻率之關係 52

圖 358 峰值偵測器模擬圖 52

圖 359 頻移讀取電路之晶片照相圖 53

圖 361 DAC 與 VFC 量測結果 54

圖 362 峰值偵測器之量測結果 55

x

表次

表 251 規格比較表 31

表 361 預計規格與實測結果 57

1

第一章 概論

11 研究動機

111 生醫無線通訊之加解密演算法

近年來由於無線通訊網路快速的成長在資料傳送的過程中最重要的是

其完整性及安全性所以為了防止第三者竊取或改變資料內容必須在傳送端與

接收端加入加解密演算法之電路由於現代人越來越重視自身隱私權用於生醫

系統之加密演算法也越來越受到重視雖然加密演算法之複雜度越高越好然而

生醫系統尤其是無線通訊或是移動式生醫系統有幾項必須達到的條件

1 低功率消耗減少能源的浪費延長電池壽命

2 小面積尤其是縮小晶片面積可以減少其成本

3 可靠度高因為關係到生命與健康所以生醫系統需要非常精密且準確無誤之

判斷在資料的傳送與接收過程必須確保其接收端接收到的資訊為正確

一個無線近身區域網路系統(Wireless Body Area Network WBAN)[1]如圖

111 所示其中之可攜式生醫裝置(portable biomedical device)係可由如 ZigBee

之短距離無線傳接模組[2][3]與 RC5 加解密晶片組成第一生醫裝置(biomedical

device 1)及第二生醫裝置(biomedical device 2)係可用以偵測來自人體各部位活動

訊息之感測器例如心電圖感測器膀胱壓力感測器hellip而 ZigBee 無線傳接模

組可接收來自於不同生醫裝置所輸出的數位訊號進行資料處理在做完資料處理

及暫存之後利用 ZigBee 無線傳接模組訊號加密過後傳送至家用伺服器(home

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

iv

i

致謝

在這裡要感謝我的家人首先要感謝的是我的父母在求學過程中總是

不斷給我鼓勵媽媽是最了解我的人是我精神上最大的支柱而爸爸很喜歡

跟我聊各種知識及學問培養我對各種事物的好奇心及企圖心再來要感謝我

的外婆以及已過世的外公從小帶我長大讓我在一個充滿愛的環境下成長

使我有著圓融的處事態度也謝謝在我爸爸生病之後時常在旁邊鼓勵我的奶

奶阿公小嬸嬸林大祺二嬸嬸二叔叔小薇姊姊大祐哥哥舅舅

舅媽和好多好多的親戚

接著特別感謝的是我的指導教授－王朝欽教授他可說是我的啟蒙老師

能給這位教授教導非常幸運除了知識上的收穫老師還會分享他個人經驗以

及教導我們對待人事物應有的態度再來感謝在實驗室朝夕相處一起奮鬥兩年

的同學筱涵紹賓岱灝以及上賢還有帶領我們生醫小組超級照顧學弟妹的

博班學長家豪也謝謝之前畢業指導過我的祺峻以及現在帶我的宗哲學長還

有幫助過我的致霖及容齊另外謝謝生醫小組學弟岳達和韻琦還有學弟聖

智時偉瑋志和信遠當然最後要謝謝實驗室美麗的助理們芳頡凱涵淑

芬以及依潔和助理傑俊有你們在實驗室就像一個大家庭讓我可以每

天在一個輕鬆愉快的環境下做事真的謝謝大家

晏如

於西灣 201106

ii

摘要 此篇論文包含兩個主題第一個主題是應用於攜帶式生醫系統之低功率半回

合(Half-Run) RC5 加解密演算法第二個主題是適用於 FPW-based 生醫感測器之

頻移讀取電路

在第一個研究主題中使用了半回合(Half-Run)硬體實現低功耗 RC5 加解密晶

片並且為了縮小面積利用四個多工器以使加密與解密之硬體共用其中只

需一個 32 位元寬度之加減法器(addersubtractor)一個 32 位元寬度之雙向位移器

(Bidirectional barrel shifter)以及 32 個互斥或閘(XOR)除此之外本設計鑰匙擴展

運算與加解密運算之時脈可分開運作當鑰匙計算完存放於暫存器後便可將鑰匙

計算之時脈關掉以節省功率消耗故適用於需要低功耗低成本之可攜式生醫無線

通訊系統

在第二個研究主題中本論文提出一頻移讀取電路主要目的為偵測彎曲平

板波(FPW Flexural Plate-Wave)感測晶片上蛋白質濃度之差異由於FPW會因乘載

不同濃度的蛋白質而改變其中心頻率故本論文提出之系統係利用一個計數器

數位類比轉換器(DAC)電壓頻率轉換器(VFC)兩個峰值偵測器兩個暫存器及

一個減法器最後經由查表即可讀取中心頻率移動之量比起目前醫療機構所

使用之傳統檢測方法本論文實現之電路不但節省功率消耗及成本並大幅降低

檢測時間

關鍵詞 RC5低功率ZigBee生醫系統彎曲平板波頻移讀取電路

iii

Abstract

This thesis consists of two topics We proposed a low power half-run RC5 cipher

for portable biomedical devices in the first part of this thesis The second topic is to

realize a frequency-shift readout system for FPW-based biosensors

In the first topic a half-round low-power RC5 encryption structure is proposed To

reduce hardware cost as well as power consumption the proposed RC5 cipher adopts a

resource-sharing approach where only one addersubtractor one bi-directional barrel

shifter and one XOR with 32-bit bus width are used to carry out the entire design Two

data paths are switched through the combination of four multiplexers in the

encryptiondecryption procedure For the sake of power reduction the clock in the key

expansion can be turned off when all subkeys are generated

In the second topic an IgE antigen concentration measurement system using a

frequency-shift readout method for a two-port FPW (flexural plate-wave) allergy

biosensor is presented The proposed frequency-shift readout method adopts a peak

detecting scheme to detect the resonant frequency A linear frequency generator a pair

of peak detectors two registers and an subtractor are only needed in our system

According to the characteristics of the FPW allergy biosensor the frequency sweep

range is limited in a range of 2 MHz to 4 MHz The precision of the measured

frequency is proved to the 42 kHzmV which is for better than that of existing designs

Keywords RC5 low power ZigBee biomedical system flexural plate wave

frequency-shift readout system

iv

目錄 致謝 i

摘要 ii

Abstract iii

圖次 vii

表次 x

第一章 概論 1

11 研究動機 1

111 生醫無線通訊之加解密演算法 1

112 彎曲平板波 IgE 過敏原偵測器讀取電路系統 4

12 相關技術與文獻探討 6

121 RC5 加解密演算法 6

122 適用於 IgE 抗體濃度偵測之系統 8

13 論文架構 10

第二章 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路 11

21 簡介 11

211 RC5 加解密之演算法分析 12

212 RC5 鑰匙擴展演算法分析 16

22 電路架構 17

23 電路設計 19

v

231 半回合 RC5 加解密演算法電路 19

232 RC5 鑰匙擴展電路 21

233 雙向循環位移器 22

24 電路模擬與晶片實作 23

241 電路模擬與分析 23

242 電路佈局圖 25

243 晶片實作 26

25 晶片量測 26

251 晶片量測與結果 26

252 效能比較 30

253 討論與檢討 31

第三章 適用於 FPW-based 生醫感測器之頻移讀取電路 33

31 簡介 33

311 FPW 頻移特性 33

32 電路架構 35

33 系統驗證 37

331 驗證波形 39

34 電路設計 41

341 數位類比轉換器 42

342 電壓頻率轉換器 43

343 峰值偵測器 45

vi

344 數位控制電路 47

35 電路模擬與晶片實作 48

351 電路模擬與分析 48

352 晶片實作 53

36 晶片量測結果與討論 53

361 晶片量測結果與分析 53

362 預計規格與實測結果 57

363 討論與檢討 58

第四章 結論與未來工作 59

參考文獻 60

vii

圖次

圖 111 無線近身區域網路系統 2

圖 112 對稱式加解密演算法 3

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖 5

圖 114 生醫感測微系統晶片整合系統剖面示意圖 6

圖 121 傳統 RC5 加解密演算法架構圖 6

圖 122 RC5 管線式架構[11] 7

圖 123 RC5 半回合硬體架構[12] 8

圖 124 簡易的頻移讀取電路示意圖 10

圖 211 系統方塊圖 11

圖 212 RC5 加密虛擬程式碼 13

圖 213 RC5 加密流程圖 13

圖 214 RC5 解密虛擬程式碼 14

圖 215 傳統解密演算法 14

圖 216 半回合加密虛擬碼 15

圖 217 半回合硬體 RC5 加密流程圖 15

圖 218 鑰匙擴展混合運算 16

圖 221 RC5 加解密演算法整體架構圖 18

圖 222 RC5 控制電路 (Control circuit) 18

圖 231 RC5 加解密演算法電路 20

圖 232 加解密電路之前端電路 20

圖 233 加解密電路之後端電路 21

圖 234 S_reg 初始化虛擬程式碼 21

viii

圖 235 鑰匙擴展電路 22

圖 236 雙向循環位移器 23

圖 241 RTL 波形模擬圖 24

圖 242 Gate-level 波形模擬圖 25

圖 243 NanoSim 波形模擬圖 25

圖 244 RC5 晶片佈局圖 25

圖 245 晶片照相圖 26

圖 251 Agilent 93000 SOC Test System 27

圖 252 加密數筆資料量測結果 27

圖 253 加密一筆資料 28

圖 254 解密一筆資料 28

圖 255 加密時的 Shmoo 圖 29

圖 256 解密時的 Shmoo 圖 30

圖 311 FPW 感測器照相圖 33

圖 312 結構剖面圖 34

圖 313 IgE 抗原附著前之 FPW 頻率響應 34

圖 314 IgE 抗原附著後之 FPW 頻率響應 35

圖 321 頻移讀取電路整體架構圖 37

圖 331 頻移讀取電路系統驗證雛型 38

圖 332 頻移讀取電路驗證系統波形 39

圖 333 兩組感測器之輸出波形比較 40

圖 334 兩組感測器個別之中心頻率 40

圖 335 兩組中心頻率相減後的飄移量 40

圖 341 離散元件系統與積體電路系統之比較 41

ix

圖 342 8 位元之二進位權重電流源數位類比轉換器 43

圖 343 單位電流源 43

圖 344 偏壓電路 43

圖 345 VFC 之電路架構 44

圖 346 視窗比較器[28] 45

圖 347 峰值偵測器 46

圖 348 3 位元除頻器 47

圖 349 9 位元計數器 47

圖 3410 8 位元計數器 48

圖 3411 Reset1 Reset2 Reset3 產生器 48

圖 351 頻移讀取電路系統模擬圖 49

圖 352 實驗組與對照組之交流掃頻模擬 49

圖 353 對照組之中心頻率 50

圖 354 實驗組之中心頻率 50

圖 355 DAC 模擬之 INL 51

圖 356 DAC 模擬之 DNL 51

圖 357 VFC 電壓對頻率之關係 52

圖 358 峰值偵測器模擬圖 52

圖 359 頻移讀取電路之晶片照相圖 53

圖 361 DAC 與 VFC 量測結果 54

圖 362 峰值偵測器之量測結果 55

x

表次

表 251 規格比較表 31

表 361 預計規格與實測結果 57

1

第一章 概論

11 研究動機

111 生醫無線通訊之加解密演算法

近年來由於無線通訊網路快速的成長在資料傳送的過程中最重要的是

其完整性及安全性所以為了防止第三者竊取或改變資料內容必須在傳送端與

接收端加入加解密演算法之電路由於現代人越來越重視自身隱私權用於生醫

系統之加密演算法也越來越受到重視雖然加密演算法之複雜度越高越好然而

生醫系統尤其是無線通訊或是移動式生醫系統有幾項必須達到的條件

1 低功率消耗減少能源的浪費延長電池壽命

2 小面積尤其是縮小晶片面積可以減少其成本

3 可靠度高因為關係到生命與健康所以生醫系統需要非常精密且準確無誤之

判斷在資料的傳送與接收過程必須確保其接收端接收到的資訊為正確

一個無線近身區域網路系統(Wireless Body Area Network WBAN)[1]如圖

111 所示其中之可攜式生醫裝置(portable biomedical device)係可由如 ZigBee

之短距離無線傳接模組[2][3]與 RC5 加解密晶片組成第一生醫裝置(biomedical

device 1)及第二生醫裝置(biomedical device 2)係可用以偵測來自人體各部位活動

訊息之感測器例如心電圖感測器膀胱壓力感測器hellip而 ZigBee 無線傳接模

組可接收來自於不同生醫裝置所輸出的數位訊號進行資料處理在做完資料處理

及暫存之後利用 ZigBee 無線傳接模組訊號加密過後傳送至家用伺服器(home

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

i

致謝

在這裡要感謝我的家人首先要感謝的是我的父母在求學過程中總是

不斷給我鼓勵媽媽是最了解我的人是我精神上最大的支柱而爸爸很喜歡

跟我聊各種知識及學問培養我對各種事物的好奇心及企圖心再來要感謝我

的外婆以及已過世的外公從小帶我長大讓我在一個充滿愛的環境下成長

使我有著圓融的處事態度也謝謝在我爸爸生病之後時常在旁邊鼓勵我的奶

奶阿公小嬸嬸林大祺二嬸嬸二叔叔小薇姊姊大祐哥哥舅舅

舅媽和好多好多的親戚

接著特別感謝的是我的指導教授－王朝欽教授他可說是我的啟蒙老師

能給這位教授教導非常幸運除了知識上的收穫老師還會分享他個人經驗以

及教導我們對待人事物應有的態度再來感謝在實驗室朝夕相處一起奮鬥兩年

的同學筱涵紹賓岱灝以及上賢還有帶領我們生醫小組超級照顧學弟妹的

博班學長家豪也謝謝之前畢業指導過我的祺峻以及現在帶我的宗哲學長還

有幫助過我的致霖及容齊另外謝謝生醫小組學弟岳達和韻琦還有學弟聖

智時偉瑋志和信遠當然最後要謝謝實驗室美麗的助理們芳頡凱涵淑

芬以及依潔和助理傑俊有你們在實驗室就像一個大家庭讓我可以每

天在一個輕鬆愉快的環境下做事真的謝謝大家

晏如

於西灣 201106

ii

摘要 此篇論文包含兩個主題第一個主題是應用於攜帶式生醫系統之低功率半回

合(Half-Run) RC5 加解密演算法第二個主題是適用於 FPW-based 生醫感測器之

頻移讀取電路

在第一個研究主題中使用了半回合(Half-Run)硬體實現低功耗 RC5 加解密晶

片並且為了縮小面積利用四個多工器以使加密與解密之硬體共用其中只

需一個 32 位元寬度之加減法器(addersubtractor)一個 32 位元寬度之雙向位移器

(Bidirectional barrel shifter)以及 32 個互斥或閘(XOR)除此之外本設計鑰匙擴展

運算與加解密運算之時脈可分開運作當鑰匙計算完存放於暫存器後便可將鑰匙

計算之時脈關掉以節省功率消耗故適用於需要低功耗低成本之可攜式生醫無線

通訊系統

在第二個研究主題中本論文提出一頻移讀取電路主要目的為偵測彎曲平

板波(FPW Flexural Plate-Wave)感測晶片上蛋白質濃度之差異由於FPW會因乘載

不同濃度的蛋白質而改變其中心頻率故本論文提出之系統係利用一個計數器

數位類比轉換器(DAC)電壓頻率轉換器(VFC)兩個峰值偵測器兩個暫存器及

一個減法器最後經由查表即可讀取中心頻率移動之量比起目前醫療機構所

使用之傳統檢測方法本論文實現之電路不但節省功率消耗及成本並大幅降低

檢測時間

關鍵詞 RC5低功率ZigBee生醫系統彎曲平板波頻移讀取電路

iii

Abstract

This thesis consists of two topics We proposed a low power half-run RC5 cipher

for portable biomedical devices in the first part of this thesis The second topic is to

realize a frequency-shift readout system for FPW-based biosensors

In the first topic a half-round low-power RC5 encryption structure is proposed To

reduce hardware cost as well as power consumption the proposed RC5 cipher adopts a

resource-sharing approach where only one addersubtractor one bi-directional barrel

shifter and one XOR with 32-bit bus width are used to carry out the entire design Two

data paths are switched through the combination of four multiplexers in the

encryptiondecryption procedure For the sake of power reduction the clock in the key

expansion can be turned off when all subkeys are generated

In the second topic an IgE antigen concentration measurement system using a

frequency-shift readout method for a two-port FPW (flexural plate-wave) allergy

biosensor is presented The proposed frequency-shift readout method adopts a peak

detecting scheme to detect the resonant frequency A linear frequency generator a pair

of peak detectors two registers and an subtractor are only needed in our system

According to the characteristics of the FPW allergy biosensor the frequency sweep

range is limited in a range of 2 MHz to 4 MHz The precision of the measured

frequency is proved to the 42 kHzmV which is for better than that of existing designs

Keywords RC5 low power ZigBee biomedical system flexural plate wave

frequency-shift readout system

iv

目錄 致謝 i

摘要 ii

Abstract iii

圖次 vii

表次 x

第一章 概論 1

11 研究動機 1

111 生醫無線通訊之加解密演算法 1

112 彎曲平板波 IgE 過敏原偵測器讀取電路系統 4

12 相關技術與文獻探討 6

121 RC5 加解密演算法 6

122 適用於 IgE 抗體濃度偵測之系統 8

13 論文架構 10

第二章 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路 11

21 簡介 11

211 RC5 加解密之演算法分析 12

212 RC5 鑰匙擴展演算法分析 16

22 電路架構 17

23 電路設計 19

v

231 半回合 RC5 加解密演算法電路 19

232 RC5 鑰匙擴展電路 21

233 雙向循環位移器 22

24 電路模擬與晶片實作 23

241 電路模擬與分析 23

242 電路佈局圖 25

243 晶片實作 26

25 晶片量測 26

251 晶片量測與結果 26

252 效能比較 30

253 討論與檢討 31

第三章 適用於 FPW-based 生醫感測器之頻移讀取電路 33

31 簡介 33

311 FPW 頻移特性 33

32 電路架構 35

33 系統驗證 37

331 驗證波形 39

34 電路設計 41

341 數位類比轉換器 42

342 電壓頻率轉換器 43

343 峰值偵測器 45

vi

344 數位控制電路 47

35 電路模擬與晶片實作 48

351 電路模擬與分析 48

352 晶片實作 53

36 晶片量測結果與討論 53

361 晶片量測結果與分析 53

362 預計規格與實測結果 57

363 討論與檢討 58

第四章 結論與未來工作 59

參考文獻 60

vii

圖次

圖 111 無線近身區域網路系統 2

圖 112 對稱式加解密演算法 3

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖 5

圖 114 生醫感測微系統晶片整合系統剖面示意圖 6

圖 121 傳統 RC5 加解密演算法架構圖 6

圖 122 RC5 管線式架構[11] 7

圖 123 RC5 半回合硬體架構[12] 8

圖 124 簡易的頻移讀取電路示意圖 10

圖 211 系統方塊圖 11

圖 212 RC5 加密虛擬程式碼 13

圖 213 RC5 加密流程圖 13

圖 214 RC5 解密虛擬程式碼 14

圖 215 傳統解密演算法 14

圖 216 半回合加密虛擬碼 15

圖 217 半回合硬體 RC5 加密流程圖 15

圖 218 鑰匙擴展混合運算 16

圖 221 RC5 加解密演算法整體架構圖 18

圖 222 RC5 控制電路 (Control circuit) 18

圖 231 RC5 加解密演算法電路 20

圖 232 加解密電路之前端電路 20

圖 233 加解密電路之後端電路 21

圖 234 S_reg 初始化虛擬程式碼 21

viii

圖 235 鑰匙擴展電路 22

圖 236 雙向循環位移器 23

圖 241 RTL 波形模擬圖 24

圖 242 Gate-level 波形模擬圖 25

圖 243 NanoSim 波形模擬圖 25

圖 244 RC5 晶片佈局圖 25

圖 245 晶片照相圖 26

圖 251 Agilent 93000 SOC Test System 27

圖 252 加密數筆資料量測結果 27

圖 253 加密一筆資料 28

圖 254 解密一筆資料 28

圖 255 加密時的 Shmoo 圖 29

圖 256 解密時的 Shmoo 圖 30

圖 311 FPW 感測器照相圖 33

圖 312 結構剖面圖 34

圖 313 IgE 抗原附著前之 FPW 頻率響應 34

圖 314 IgE 抗原附著後之 FPW 頻率響應 35

圖 321 頻移讀取電路整體架構圖 37

圖 331 頻移讀取電路系統驗證雛型 38

圖 332 頻移讀取電路驗證系統波形 39

圖 333 兩組感測器之輸出波形比較 40

圖 334 兩組感測器個別之中心頻率 40

圖 335 兩組中心頻率相減後的飄移量 40

圖 341 離散元件系統與積體電路系統之比較 41

ix

圖 342 8 位元之二進位權重電流源數位類比轉換器 43

圖 343 單位電流源 43

圖 344 偏壓電路 43

圖 345 VFC 之電路架構 44

圖 346 視窗比較器[28] 45

圖 347 峰值偵測器 46

圖 348 3 位元除頻器 47

圖 349 9 位元計數器 47

圖 3410 8 位元計數器 48

圖 3411 Reset1 Reset2 Reset3 產生器 48

圖 351 頻移讀取電路系統模擬圖 49

圖 352 實驗組與對照組之交流掃頻模擬 49

圖 353 對照組之中心頻率 50

圖 354 實驗組之中心頻率 50

圖 355 DAC 模擬之 INL 51

圖 356 DAC 模擬之 DNL 51

圖 357 VFC 電壓對頻率之關係 52

圖 358 峰值偵測器模擬圖 52

圖 359 頻移讀取電路之晶片照相圖 53

圖 361 DAC 與 VFC 量測結果 54

圖 362 峰值偵測器之量測結果 55

x

表次

表 251 規格比較表 31

表 361 預計規格與實測結果 57

1

第一章 概論

11 研究動機

111 生醫無線通訊之加解密演算法

近年來由於無線通訊網路快速的成長在資料傳送的過程中最重要的是

其完整性及安全性所以為了防止第三者竊取或改變資料內容必須在傳送端與

接收端加入加解密演算法之電路由於現代人越來越重視自身隱私權用於生醫

系統之加密演算法也越來越受到重視雖然加密演算法之複雜度越高越好然而

生醫系統尤其是無線通訊或是移動式生醫系統有幾項必須達到的條件

1 低功率消耗減少能源的浪費延長電池壽命

2 小面積尤其是縮小晶片面積可以減少其成本

3 可靠度高因為關係到生命與健康所以生醫系統需要非常精密且準確無誤之

判斷在資料的傳送與接收過程必須確保其接收端接收到的資訊為正確

一個無線近身區域網路系統(Wireless Body Area Network WBAN)[1]如圖

111 所示其中之可攜式生醫裝置(portable biomedical device)係可由如 ZigBee

之短距離無線傳接模組[2][3]與 RC5 加解密晶片組成第一生醫裝置(biomedical

device 1)及第二生醫裝置(biomedical device 2)係可用以偵測來自人體各部位活動

訊息之感測器例如心電圖感測器膀胱壓力感測器hellip而 ZigBee 無線傳接模

組可接收來自於不同生醫裝置所輸出的數位訊號進行資料處理在做完資料處理

及暫存之後利用 ZigBee 無線傳接模組訊號加密過後傳送至家用伺服器(home

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

ii

摘要 此篇論文包含兩個主題第一個主題是應用於攜帶式生醫系統之低功率半回

合(Half-Run) RC5 加解密演算法第二個主題是適用於 FPW-based 生醫感測器之

頻移讀取電路

在第一個研究主題中使用了半回合(Half-Run)硬體實現低功耗 RC5 加解密晶

片並且為了縮小面積利用四個多工器以使加密與解密之硬體共用其中只

需一個 32 位元寬度之加減法器(addersubtractor)一個 32 位元寬度之雙向位移器

(Bidirectional barrel shifter)以及 32 個互斥或閘(XOR)除此之外本設計鑰匙擴展

運算與加解密運算之時脈可分開運作當鑰匙計算完存放於暫存器後便可將鑰匙

計算之時脈關掉以節省功率消耗故適用於需要低功耗低成本之可攜式生醫無線

通訊系統

在第二個研究主題中本論文提出一頻移讀取電路主要目的為偵測彎曲平

板波(FPW Flexural Plate-Wave)感測晶片上蛋白質濃度之差異由於FPW會因乘載

不同濃度的蛋白質而改變其中心頻率故本論文提出之系統係利用一個計數器

數位類比轉換器(DAC)電壓頻率轉換器(VFC)兩個峰值偵測器兩個暫存器及

一個減法器最後經由查表即可讀取中心頻率移動之量比起目前醫療機構所

使用之傳統檢測方法本論文實現之電路不但節省功率消耗及成本並大幅降低

檢測時間

關鍵詞 RC5低功率ZigBee生醫系統彎曲平板波頻移讀取電路

iii

Abstract

This thesis consists of two topics We proposed a low power half-run RC5 cipher

for portable biomedical devices in the first part of this thesis The second topic is to

realize a frequency-shift readout system for FPW-based biosensors

In the first topic a half-round low-power RC5 encryption structure is proposed To

reduce hardware cost as well as power consumption the proposed RC5 cipher adopts a

resource-sharing approach where only one addersubtractor one bi-directional barrel

shifter and one XOR with 32-bit bus width are used to carry out the entire design Two

data paths are switched through the combination of four multiplexers in the

encryptiondecryption procedure For the sake of power reduction the clock in the key

expansion can be turned off when all subkeys are generated

In the second topic an IgE antigen concentration measurement system using a

frequency-shift readout method for a two-port FPW (flexural plate-wave) allergy

biosensor is presented The proposed frequency-shift readout method adopts a peak

detecting scheme to detect the resonant frequency A linear frequency generator a pair

of peak detectors two registers and an subtractor are only needed in our system

According to the characteristics of the FPW allergy biosensor the frequency sweep

range is limited in a range of 2 MHz to 4 MHz The precision of the measured

frequency is proved to the 42 kHzmV which is for better than that of existing designs

Keywords RC5 low power ZigBee biomedical system flexural plate wave

frequency-shift readout system

iv

目錄 致謝 i

摘要 ii

Abstract iii

圖次 vii

表次 x

第一章 概論 1

11 研究動機 1

111 生醫無線通訊之加解密演算法 1

112 彎曲平板波 IgE 過敏原偵測器讀取電路系統 4

12 相關技術與文獻探討 6

121 RC5 加解密演算法 6

122 適用於 IgE 抗體濃度偵測之系統 8

13 論文架構 10

第二章 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路 11

21 簡介 11

211 RC5 加解密之演算法分析 12

212 RC5 鑰匙擴展演算法分析 16

22 電路架構 17

23 電路設計 19

v

231 半回合 RC5 加解密演算法電路 19

232 RC5 鑰匙擴展電路 21

233 雙向循環位移器 22

24 電路模擬與晶片實作 23

241 電路模擬與分析 23

242 電路佈局圖 25

243 晶片實作 26

25 晶片量測 26

251 晶片量測與結果 26

252 效能比較 30

253 討論與檢討 31

第三章 適用於 FPW-based 生醫感測器之頻移讀取電路 33

31 簡介 33

311 FPW 頻移特性 33

32 電路架構 35

33 系統驗證 37

331 驗證波形 39

34 電路設計 41

341 數位類比轉換器 42

342 電壓頻率轉換器 43

343 峰值偵測器 45

vi

344 數位控制電路 47

35 電路模擬與晶片實作 48

351 電路模擬與分析 48

352 晶片實作 53

36 晶片量測結果與討論 53

361 晶片量測結果與分析 53

362 預計規格與實測結果 57

363 討論與檢討 58

第四章 結論與未來工作 59

參考文獻 60

vii

圖次

圖 111 無線近身區域網路系統 2

圖 112 對稱式加解密演算法 3

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖 5

圖 114 生醫感測微系統晶片整合系統剖面示意圖 6

圖 121 傳統 RC5 加解密演算法架構圖 6

圖 122 RC5 管線式架構[11] 7

圖 123 RC5 半回合硬體架構[12] 8

圖 124 簡易的頻移讀取電路示意圖 10

圖 211 系統方塊圖 11

圖 212 RC5 加密虛擬程式碼 13

圖 213 RC5 加密流程圖 13

圖 214 RC5 解密虛擬程式碼 14

圖 215 傳統解密演算法 14

圖 216 半回合加密虛擬碼 15

圖 217 半回合硬體 RC5 加密流程圖 15

圖 218 鑰匙擴展混合運算 16

圖 221 RC5 加解密演算法整體架構圖 18

圖 222 RC5 控制電路 (Control circuit) 18

圖 231 RC5 加解密演算法電路 20

圖 232 加解密電路之前端電路 20

圖 233 加解密電路之後端電路 21

圖 234 S_reg 初始化虛擬程式碼 21

viii

圖 235 鑰匙擴展電路 22

圖 236 雙向循環位移器 23

圖 241 RTL 波形模擬圖 24

圖 242 Gate-level 波形模擬圖 25

圖 243 NanoSim 波形模擬圖 25

圖 244 RC5 晶片佈局圖 25

圖 245 晶片照相圖 26

圖 251 Agilent 93000 SOC Test System 27

圖 252 加密數筆資料量測結果 27

圖 253 加密一筆資料 28

圖 254 解密一筆資料 28

圖 255 加密時的 Shmoo 圖 29

圖 256 解密時的 Shmoo 圖 30

圖 311 FPW 感測器照相圖 33

圖 312 結構剖面圖 34

圖 313 IgE 抗原附著前之 FPW 頻率響應 34

圖 314 IgE 抗原附著後之 FPW 頻率響應 35

圖 321 頻移讀取電路整體架構圖 37

圖 331 頻移讀取電路系統驗證雛型 38

圖 332 頻移讀取電路驗證系統波形 39

圖 333 兩組感測器之輸出波形比較 40

圖 334 兩組感測器個別之中心頻率 40

圖 335 兩組中心頻率相減後的飄移量 40

圖 341 離散元件系統與積體電路系統之比較 41

ix

圖 342 8 位元之二進位權重電流源數位類比轉換器 43

圖 343 單位電流源 43

圖 344 偏壓電路 43

圖 345 VFC 之電路架構 44

圖 346 視窗比較器[28] 45

圖 347 峰值偵測器 46

圖 348 3 位元除頻器 47

圖 349 9 位元計數器 47

圖 3410 8 位元計數器 48

圖 3411 Reset1 Reset2 Reset3 產生器 48

圖 351 頻移讀取電路系統模擬圖 49

圖 352 實驗組與對照組之交流掃頻模擬 49

圖 353 對照組之中心頻率 50

圖 354 實驗組之中心頻率 50

圖 355 DAC 模擬之 INL 51

圖 356 DAC 模擬之 DNL 51

圖 357 VFC 電壓對頻率之關係 52

圖 358 峰值偵測器模擬圖 52

圖 359 頻移讀取電路之晶片照相圖 53

圖 361 DAC 與 VFC 量測結果 54

圖 362 峰值偵測器之量測結果 55

x

表次

表 251 規格比較表 31

表 361 預計規格與實測結果 57

1

第一章 概論

11 研究動機

111 生醫無線通訊之加解密演算法

近年來由於無線通訊網路快速的成長在資料傳送的過程中最重要的是

其完整性及安全性所以為了防止第三者竊取或改變資料內容必須在傳送端與

接收端加入加解密演算法之電路由於現代人越來越重視自身隱私權用於生醫

系統之加密演算法也越來越受到重視雖然加密演算法之複雜度越高越好然而

生醫系統尤其是無線通訊或是移動式生醫系統有幾項必須達到的條件

1 低功率消耗減少能源的浪費延長電池壽命

2 小面積尤其是縮小晶片面積可以減少其成本

3 可靠度高因為關係到生命與健康所以生醫系統需要非常精密且準確無誤之

判斷在資料的傳送與接收過程必須確保其接收端接收到的資訊為正確

一個無線近身區域網路系統(Wireless Body Area Network WBAN)[1]如圖

111 所示其中之可攜式生醫裝置(portable biomedical device)係可由如 ZigBee

之短距離無線傳接模組[2][3]與 RC5 加解密晶片組成第一生醫裝置(biomedical

device 1)及第二生醫裝置(biomedical device 2)係可用以偵測來自人體各部位活動

訊息之感測器例如心電圖感測器膀胱壓力感測器hellip而 ZigBee 無線傳接模

組可接收來自於不同生醫裝置所輸出的數位訊號進行資料處理在做完資料處理

及暫存之後利用 ZigBee 無線傳接模組訊號加密過後傳送至家用伺服器(home

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

iii

Abstract

This thesis consists of two topics We proposed a low power half-run RC5 cipher

for portable biomedical devices in the first part of this thesis The second topic is to

realize a frequency-shift readout system for FPW-based biosensors

In the first topic a half-round low-power RC5 encryption structure is proposed To

reduce hardware cost as well as power consumption the proposed RC5 cipher adopts a

resource-sharing approach where only one addersubtractor one bi-directional barrel

shifter and one XOR with 32-bit bus width are used to carry out the entire design Two

data paths are switched through the combination of four multiplexers in the

encryptiondecryption procedure For the sake of power reduction the clock in the key

expansion can be turned off when all subkeys are generated

In the second topic an IgE antigen concentration measurement system using a

frequency-shift readout method for a two-port FPW (flexural plate-wave) allergy

biosensor is presented The proposed frequency-shift readout method adopts a peak

detecting scheme to detect the resonant frequency A linear frequency generator a pair

of peak detectors two registers and an subtractor are only needed in our system

According to the characteristics of the FPW allergy biosensor the frequency sweep

range is limited in a range of 2 MHz to 4 MHz The precision of the measured

frequency is proved to the 42 kHzmV which is for better than that of existing designs

Keywords RC5 low power ZigBee biomedical system flexural plate wave

frequency-shift readout system

iv

目錄 致謝 i

摘要 ii

Abstract iii

圖次 vii

表次 x

第一章 概論 1

11 研究動機 1

111 生醫無線通訊之加解密演算法 1

112 彎曲平板波 IgE 過敏原偵測器讀取電路系統 4

12 相關技術與文獻探討 6

121 RC5 加解密演算法 6

122 適用於 IgE 抗體濃度偵測之系統 8

13 論文架構 10

第二章 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路 11

21 簡介 11

211 RC5 加解密之演算法分析 12

212 RC5 鑰匙擴展演算法分析 16

22 電路架構 17

23 電路設計 19

v

231 半回合 RC5 加解密演算法電路 19

232 RC5 鑰匙擴展電路 21

233 雙向循環位移器 22

24 電路模擬與晶片實作 23

241 電路模擬與分析 23

242 電路佈局圖 25

243 晶片實作 26

25 晶片量測 26

251 晶片量測與結果 26

252 效能比較 30

253 討論與檢討 31

第三章 適用於 FPW-based 生醫感測器之頻移讀取電路 33

31 簡介 33

311 FPW 頻移特性 33

32 電路架構 35

33 系統驗證 37

331 驗證波形 39

34 電路設計 41

341 數位類比轉換器 42

342 電壓頻率轉換器 43

343 峰值偵測器 45

vi

344 數位控制電路 47

35 電路模擬與晶片實作 48

351 電路模擬與分析 48

352 晶片實作 53

36 晶片量測結果與討論 53

361 晶片量測結果與分析 53

362 預計規格與實測結果 57

363 討論與檢討 58

第四章 結論與未來工作 59

參考文獻 60

vii

圖次

圖 111 無線近身區域網路系統 2

圖 112 對稱式加解密演算法 3

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖 5

圖 114 生醫感測微系統晶片整合系統剖面示意圖 6

圖 121 傳統 RC5 加解密演算法架構圖 6

圖 122 RC5 管線式架構[11] 7

圖 123 RC5 半回合硬體架構[12] 8

圖 124 簡易的頻移讀取電路示意圖 10

圖 211 系統方塊圖 11

圖 212 RC5 加密虛擬程式碼 13

圖 213 RC5 加密流程圖 13

圖 214 RC5 解密虛擬程式碼 14

圖 215 傳統解密演算法 14

圖 216 半回合加密虛擬碼 15

圖 217 半回合硬體 RC5 加密流程圖 15

圖 218 鑰匙擴展混合運算 16

圖 221 RC5 加解密演算法整體架構圖 18

圖 222 RC5 控制電路 (Control circuit) 18

圖 231 RC5 加解密演算法電路 20

圖 232 加解密電路之前端電路 20

圖 233 加解密電路之後端電路 21

圖 234 S_reg 初始化虛擬程式碼 21

viii

圖 235 鑰匙擴展電路 22

圖 236 雙向循環位移器 23

圖 241 RTL 波形模擬圖 24

圖 242 Gate-level 波形模擬圖 25

圖 243 NanoSim 波形模擬圖 25

圖 244 RC5 晶片佈局圖 25

圖 245 晶片照相圖 26

圖 251 Agilent 93000 SOC Test System 27

圖 252 加密數筆資料量測結果 27

圖 253 加密一筆資料 28

圖 254 解密一筆資料 28

圖 255 加密時的 Shmoo 圖 29

圖 256 解密時的 Shmoo 圖 30

圖 311 FPW 感測器照相圖 33

圖 312 結構剖面圖 34

圖 313 IgE 抗原附著前之 FPW 頻率響應 34

圖 314 IgE 抗原附著後之 FPW 頻率響應 35

圖 321 頻移讀取電路整體架構圖 37

圖 331 頻移讀取電路系統驗證雛型 38

圖 332 頻移讀取電路驗證系統波形 39

圖 333 兩組感測器之輸出波形比較 40

圖 334 兩組感測器個別之中心頻率 40

圖 335 兩組中心頻率相減後的飄移量 40

圖 341 離散元件系統與積體電路系統之比較 41

ix

圖 342 8 位元之二進位權重電流源數位類比轉換器 43

圖 343 單位電流源 43

圖 344 偏壓電路 43

圖 345 VFC 之電路架構 44

圖 346 視窗比較器[28] 45

圖 347 峰值偵測器 46

圖 348 3 位元除頻器 47

圖 349 9 位元計數器 47

圖 3410 8 位元計數器 48

圖 3411 Reset1 Reset2 Reset3 產生器 48

圖 351 頻移讀取電路系統模擬圖 49

圖 352 實驗組與對照組之交流掃頻模擬 49

圖 353 對照組之中心頻率 50

圖 354 實驗組之中心頻率 50

圖 355 DAC 模擬之 INL 51

圖 356 DAC 模擬之 DNL 51

圖 357 VFC 電壓對頻率之關係 52

圖 358 峰值偵測器模擬圖 52

圖 359 頻移讀取電路之晶片照相圖 53

圖 361 DAC 與 VFC 量測結果 54

圖 362 峰值偵測器之量測結果 55

x

表次

表 251 規格比較表 31

表 361 預計規格與實測結果 57

1

第一章 概論

11 研究動機

111 生醫無線通訊之加解密演算法

近年來由於無線通訊網路快速的成長在資料傳送的過程中最重要的是

其完整性及安全性所以為了防止第三者竊取或改變資料內容必須在傳送端與

接收端加入加解密演算法之電路由於現代人越來越重視自身隱私權用於生醫

系統之加密演算法也越來越受到重視雖然加密演算法之複雜度越高越好然而

生醫系統尤其是無線通訊或是移動式生醫系統有幾項必須達到的條件

1 低功率消耗減少能源的浪費延長電池壽命

2 小面積尤其是縮小晶片面積可以減少其成本

3 可靠度高因為關係到生命與健康所以生醫系統需要非常精密且準確無誤之

判斷在資料的傳送與接收過程必須確保其接收端接收到的資訊為正確

一個無線近身區域網路系統(Wireless Body Area Network WBAN)[1]如圖

111 所示其中之可攜式生醫裝置(portable biomedical device)係可由如 ZigBee

之短距離無線傳接模組[2][3]與 RC5 加解密晶片組成第一生醫裝置(biomedical

device 1)及第二生醫裝置(biomedical device 2)係可用以偵測來自人體各部位活動

訊息之感測器例如心電圖感測器膀胱壓力感測器hellip而 ZigBee 無線傳接模

組可接收來自於不同生醫裝置所輸出的數位訊號進行資料處理在做完資料處理

及暫存之後利用 ZigBee 無線傳接模組訊號加密過後傳送至家用伺服器(home

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

iv

目錄 致謝 i

摘要 ii

Abstract iii

圖次 vii

表次 x

第一章 概論 1

11 研究動機 1

111 生醫無線通訊之加解密演算法 1

112 彎曲平板波 IgE 過敏原偵測器讀取電路系統 4

12 相關技術與文獻探討 6

121 RC5 加解密演算法 6

122 適用於 IgE 抗體濃度偵測之系統 8

13 論文架構 10

第二章 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路 11

21 簡介 11

211 RC5 加解密之演算法分析 12

212 RC5 鑰匙擴展演算法分析 16

22 電路架構 17

23 電路設計 19

v

231 半回合 RC5 加解密演算法電路 19

232 RC5 鑰匙擴展電路 21

233 雙向循環位移器 22

24 電路模擬與晶片實作 23

241 電路模擬與分析 23

242 電路佈局圖 25

243 晶片實作 26

25 晶片量測 26

251 晶片量測與結果 26

252 效能比較 30

253 討論與檢討 31

第三章 適用於 FPW-based 生醫感測器之頻移讀取電路 33

31 簡介 33

311 FPW 頻移特性 33

32 電路架構 35

33 系統驗證 37

331 驗證波形 39

34 電路設計 41

341 數位類比轉換器 42

342 電壓頻率轉換器 43

343 峰值偵測器 45

vi

344 數位控制電路 47

35 電路模擬與晶片實作 48

351 電路模擬與分析 48

352 晶片實作 53

36 晶片量測結果與討論 53

361 晶片量測結果與分析 53

362 預計規格與實測結果 57

363 討論與檢討 58

第四章 結論與未來工作 59

參考文獻 60

vii

圖次

圖 111 無線近身區域網路系統 2

圖 112 對稱式加解密演算法 3

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖 5

圖 114 生醫感測微系統晶片整合系統剖面示意圖 6

圖 121 傳統 RC5 加解密演算法架構圖 6

圖 122 RC5 管線式架構[11] 7

圖 123 RC5 半回合硬體架構[12] 8

圖 124 簡易的頻移讀取電路示意圖 10

圖 211 系統方塊圖 11

圖 212 RC5 加密虛擬程式碼 13

圖 213 RC5 加密流程圖 13

圖 214 RC5 解密虛擬程式碼 14

圖 215 傳統解密演算法 14

圖 216 半回合加密虛擬碼 15

圖 217 半回合硬體 RC5 加密流程圖 15

圖 218 鑰匙擴展混合運算 16

圖 221 RC5 加解密演算法整體架構圖 18

圖 222 RC5 控制電路 (Control circuit) 18

圖 231 RC5 加解密演算法電路 20

圖 232 加解密電路之前端電路 20

圖 233 加解密電路之後端電路 21

圖 234 S_reg 初始化虛擬程式碼 21

viii

圖 235 鑰匙擴展電路 22

圖 236 雙向循環位移器 23

圖 241 RTL 波形模擬圖 24

圖 242 Gate-level 波形模擬圖 25

圖 243 NanoSim 波形模擬圖 25

圖 244 RC5 晶片佈局圖 25

圖 245 晶片照相圖 26

圖 251 Agilent 93000 SOC Test System 27

圖 252 加密數筆資料量測結果 27

圖 253 加密一筆資料 28

圖 254 解密一筆資料 28

圖 255 加密時的 Shmoo 圖 29

圖 256 解密時的 Shmoo 圖 30

圖 311 FPW 感測器照相圖 33

圖 312 結構剖面圖 34

圖 313 IgE 抗原附著前之 FPW 頻率響應 34

圖 314 IgE 抗原附著後之 FPW 頻率響應 35

圖 321 頻移讀取電路整體架構圖 37

圖 331 頻移讀取電路系統驗證雛型 38

圖 332 頻移讀取電路驗證系統波形 39

圖 333 兩組感測器之輸出波形比較 40

圖 334 兩組感測器個別之中心頻率 40

圖 335 兩組中心頻率相減後的飄移量 40

圖 341 離散元件系統與積體電路系統之比較 41

ix

圖 342 8 位元之二進位權重電流源數位類比轉換器 43

圖 343 單位電流源 43

圖 344 偏壓電路 43

圖 345 VFC 之電路架構 44

圖 346 視窗比較器[28] 45

圖 347 峰值偵測器 46

圖 348 3 位元除頻器 47

圖 349 9 位元計數器 47

圖 3410 8 位元計數器 48

圖 3411 Reset1 Reset2 Reset3 產生器 48

圖 351 頻移讀取電路系統模擬圖 49

圖 352 實驗組與對照組之交流掃頻模擬 49

圖 353 對照組之中心頻率 50

圖 354 實驗組之中心頻率 50

圖 355 DAC 模擬之 INL 51

圖 356 DAC 模擬之 DNL 51

圖 357 VFC 電壓對頻率之關係 52

圖 358 峰值偵測器模擬圖 52

圖 359 頻移讀取電路之晶片照相圖 53

圖 361 DAC 與 VFC 量測結果 54

圖 362 峰值偵測器之量測結果 55

x

表次

表 251 規格比較表 31

表 361 預計規格與實測結果 57

1

第一章 概論

11 研究動機

111 生醫無線通訊之加解密演算法

近年來由於無線通訊網路快速的成長在資料傳送的過程中最重要的是

其完整性及安全性所以為了防止第三者竊取或改變資料內容必須在傳送端與

接收端加入加解密演算法之電路由於現代人越來越重視自身隱私權用於生醫

系統之加密演算法也越來越受到重視雖然加密演算法之複雜度越高越好然而

生醫系統尤其是無線通訊或是移動式生醫系統有幾項必須達到的條件

1 低功率消耗減少能源的浪費延長電池壽命

2 小面積尤其是縮小晶片面積可以減少其成本

3 可靠度高因為關係到生命與健康所以生醫系統需要非常精密且準確無誤之

判斷在資料的傳送與接收過程必須確保其接收端接收到的資訊為正確

一個無線近身區域網路系統(Wireless Body Area Network WBAN)[1]如圖

111 所示其中之可攜式生醫裝置(portable biomedical device)係可由如 ZigBee

之短距離無線傳接模組[2][3]與 RC5 加解密晶片組成第一生醫裝置(biomedical

device 1)及第二生醫裝置(biomedical device 2)係可用以偵測來自人體各部位活動

訊息之感測器例如心電圖感測器膀胱壓力感測器hellip而 ZigBee 無線傳接模

組可接收來自於不同生醫裝置所輸出的數位訊號進行資料處理在做完資料處理

及暫存之後利用 ZigBee 無線傳接模組訊號加密過後傳送至家用伺服器(home

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

v

231 半回合 RC5 加解密演算法電路 19

232 RC5 鑰匙擴展電路 21

233 雙向循環位移器 22

24 電路模擬與晶片實作 23

241 電路模擬與分析 23

242 電路佈局圖 25

243 晶片實作 26

25 晶片量測 26

251 晶片量測與結果 26

252 效能比較 30

253 討論與檢討 31

第三章 適用於 FPW-based 生醫感測器之頻移讀取電路 33

31 簡介 33

311 FPW 頻移特性 33

32 電路架構 35

33 系統驗證 37

331 驗證波形 39

34 電路設計 41

341 數位類比轉換器 42

342 電壓頻率轉換器 43

343 峰值偵測器 45

vi

344 數位控制電路 47

35 電路模擬與晶片實作 48

351 電路模擬與分析 48

352 晶片實作 53

36 晶片量測結果與討論 53

361 晶片量測結果與分析 53

362 預計規格與實測結果 57

363 討論與檢討 58

第四章 結論與未來工作 59

參考文獻 60

vii

圖次

圖 111 無線近身區域網路系統 2

圖 112 對稱式加解密演算法 3

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖 5

圖 114 生醫感測微系統晶片整合系統剖面示意圖 6

圖 121 傳統 RC5 加解密演算法架構圖 6

圖 122 RC5 管線式架構[11] 7

圖 123 RC5 半回合硬體架構[12] 8

圖 124 簡易的頻移讀取電路示意圖 10

圖 211 系統方塊圖 11

圖 212 RC5 加密虛擬程式碼 13

圖 213 RC5 加密流程圖 13

圖 214 RC5 解密虛擬程式碼 14

圖 215 傳統解密演算法 14

圖 216 半回合加密虛擬碼 15

圖 217 半回合硬體 RC5 加密流程圖 15

圖 218 鑰匙擴展混合運算 16

圖 221 RC5 加解密演算法整體架構圖 18

圖 222 RC5 控制電路 (Control circuit) 18

圖 231 RC5 加解密演算法電路 20

圖 232 加解密電路之前端電路 20

圖 233 加解密電路之後端電路 21

圖 234 S_reg 初始化虛擬程式碼 21

viii

圖 235 鑰匙擴展電路 22

圖 236 雙向循環位移器 23

圖 241 RTL 波形模擬圖 24

圖 242 Gate-level 波形模擬圖 25

圖 243 NanoSim 波形模擬圖 25

圖 244 RC5 晶片佈局圖 25

圖 245 晶片照相圖 26

圖 251 Agilent 93000 SOC Test System 27

圖 252 加密數筆資料量測結果 27

圖 253 加密一筆資料 28

圖 254 解密一筆資料 28

圖 255 加密時的 Shmoo 圖 29

圖 256 解密時的 Shmoo 圖 30

圖 311 FPW 感測器照相圖 33

圖 312 結構剖面圖 34

圖 313 IgE 抗原附著前之 FPW 頻率響應 34

圖 314 IgE 抗原附著後之 FPW 頻率響應 35

圖 321 頻移讀取電路整體架構圖 37

圖 331 頻移讀取電路系統驗證雛型 38

圖 332 頻移讀取電路驗證系統波形 39

圖 333 兩組感測器之輸出波形比較 40

圖 334 兩組感測器個別之中心頻率 40

圖 335 兩組中心頻率相減後的飄移量 40

圖 341 離散元件系統與積體電路系統之比較 41

ix

圖 342 8 位元之二進位權重電流源數位類比轉換器 43

圖 343 單位電流源 43

圖 344 偏壓電路 43

圖 345 VFC 之電路架構 44

圖 346 視窗比較器[28] 45

圖 347 峰值偵測器 46

圖 348 3 位元除頻器 47

圖 349 9 位元計數器 47

圖 3410 8 位元計數器 48

圖 3411 Reset1 Reset2 Reset3 產生器 48

圖 351 頻移讀取電路系統模擬圖 49

圖 352 實驗組與對照組之交流掃頻模擬 49

圖 353 對照組之中心頻率 50

圖 354 實驗組之中心頻率 50

圖 355 DAC 模擬之 INL 51

圖 356 DAC 模擬之 DNL 51

圖 357 VFC 電壓對頻率之關係 52

圖 358 峰值偵測器模擬圖 52

圖 359 頻移讀取電路之晶片照相圖 53

圖 361 DAC 與 VFC 量測結果 54

圖 362 峰值偵測器之量測結果 55

x

表次

表 251 規格比較表 31

表 361 預計規格與實測結果 57

1

第一章 概論

11 研究動機

111 生醫無線通訊之加解密演算法

近年來由於無線通訊網路快速的成長在資料傳送的過程中最重要的是

其完整性及安全性所以為了防止第三者竊取或改變資料內容必須在傳送端與

接收端加入加解密演算法之電路由於現代人越來越重視自身隱私權用於生醫

系統之加密演算法也越來越受到重視雖然加密演算法之複雜度越高越好然而

生醫系統尤其是無線通訊或是移動式生醫系統有幾項必須達到的條件

1 低功率消耗減少能源的浪費延長電池壽命

2 小面積尤其是縮小晶片面積可以減少其成本

3 可靠度高因為關係到生命與健康所以生醫系統需要非常精密且準確無誤之

判斷在資料的傳送與接收過程必須確保其接收端接收到的資訊為正確

一個無線近身區域網路系統(Wireless Body Area Network WBAN)[1]如圖

111 所示其中之可攜式生醫裝置(portable biomedical device)係可由如 ZigBee

之短距離無線傳接模組[2][3]與 RC5 加解密晶片組成第一生醫裝置(biomedical

device 1)及第二生醫裝置(biomedical device 2)係可用以偵測來自人體各部位活動

訊息之感測器例如心電圖感測器膀胱壓力感測器hellip而 ZigBee 無線傳接模

組可接收來自於不同生醫裝置所輸出的數位訊號進行資料處理在做完資料處理

及暫存之後利用 ZigBee 無線傳接模組訊號加密過後傳送至家用伺服器(home

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

vi

344 數位控制電路 47

35 電路模擬與晶片實作 48

351 電路模擬與分析 48

352 晶片實作 53

36 晶片量測結果與討論 53

361 晶片量測結果與分析 53

362 預計規格與實測結果 57

363 討論與檢討 58

第四章 結論與未來工作 59

參考文獻 60

vii

圖次

圖 111 無線近身區域網路系統 2

圖 112 對稱式加解密演算法 3

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖 5

圖 114 生醫感測微系統晶片整合系統剖面示意圖 6

圖 121 傳統 RC5 加解密演算法架構圖 6

圖 122 RC5 管線式架構[11] 7

圖 123 RC5 半回合硬體架構[12] 8

圖 124 簡易的頻移讀取電路示意圖 10

圖 211 系統方塊圖 11

圖 212 RC5 加密虛擬程式碼 13

圖 213 RC5 加密流程圖 13

圖 214 RC5 解密虛擬程式碼 14

圖 215 傳統解密演算法 14

圖 216 半回合加密虛擬碼 15

圖 217 半回合硬體 RC5 加密流程圖 15

圖 218 鑰匙擴展混合運算 16

圖 221 RC5 加解密演算法整體架構圖 18

圖 222 RC5 控制電路 (Control circuit) 18

圖 231 RC5 加解密演算法電路 20

圖 232 加解密電路之前端電路 20

圖 233 加解密電路之後端電路 21

圖 234 S_reg 初始化虛擬程式碼 21

viii

圖 235 鑰匙擴展電路 22

圖 236 雙向循環位移器 23

圖 241 RTL 波形模擬圖 24

圖 242 Gate-level 波形模擬圖 25

圖 243 NanoSim 波形模擬圖 25

圖 244 RC5 晶片佈局圖 25

圖 245 晶片照相圖 26

圖 251 Agilent 93000 SOC Test System 27

圖 252 加密數筆資料量測結果 27

圖 253 加密一筆資料 28

圖 254 解密一筆資料 28

圖 255 加密時的 Shmoo 圖 29

圖 256 解密時的 Shmoo 圖 30

圖 311 FPW 感測器照相圖 33

圖 312 結構剖面圖 34

圖 313 IgE 抗原附著前之 FPW 頻率響應 34

圖 314 IgE 抗原附著後之 FPW 頻率響應 35

圖 321 頻移讀取電路整體架構圖 37

圖 331 頻移讀取電路系統驗證雛型 38

圖 332 頻移讀取電路驗證系統波形 39

圖 333 兩組感測器之輸出波形比較 40

圖 334 兩組感測器個別之中心頻率 40

圖 335 兩組中心頻率相減後的飄移量 40

圖 341 離散元件系統與積體電路系統之比較 41

ix

圖 342 8 位元之二進位權重電流源數位類比轉換器 43

圖 343 單位電流源 43

圖 344 偏壓電路 43

圖 345 VFC 之電路架構 44

圖 346 視窗比較器[28] 45

圖 347 峰值偵測器 46

圖 348 3 位元除頻器 47

圖 349 9 位元計數器 47

圖 3410 8 位元計數器 48

圖 3411 Reset1 Reset2 Reset3 產生器 48

圖 351 頻移讀取電路系統模擬圖 49

圖 352 實驗組與對照組之交流掃頻模擬 49

圖 353 對照組之中心頻率 50

圖 354 實驗組之中心頻率 50

圖 355 DAC 模擬之 INL 51

圖 356 DAC 模擬之 DNL 51

圖 357 VFC 電壓對頻率之關係 52

圖 358 峰值偵測器模擬圖 52

圖 359 頻移讀取電路之晶片照相圖 53

圖 361 DAC 與 VFC 量測結果 54

圖 362 峰值偵測器之量測結果 55

x

表次

表 251 規格比較表 31

表 361 預計規格與實測結果 57

1

第一章 概論

11 研究動機

111 生醫無線通訊之加解密演算法

近年來由於無線通訊網路快速的成長在資料傳送的過程中最重要的是

其完整性及安全性所以為了防止第三者竊取或改變資料內容必須在傳送端與

接收端加入加解密演算法之電路由於現代人越來越重視自身隱私權用於生醫

系統之加密演算法也越來越受到重視雖然加密演算法之複雜度越高越好然而

生醫系統尤其是無線通訊或是移動式生醫系統有幾項必須達到的條件

1 低功率消耗減少能源的浪費延長電池壽命

2 小面積尤其是縮小晶片面積可以減少其成本

3 可靠度高因為關係到生命與健康所以生醫系統需要非常精密且準確無誤之

判斷在資料的傳送與接收過程必須確保其接收端接收到的資訊為正確

一個無線近身區域網路系統(Wireless Body Area Network WBAN)[1]如圖

111 所示其中之可攜式生醫裝置(portable biomedical device)係可由如 ZigBee

之短距離無線傳接模組[2][3]與 RC5 加解密晶片組成第一生醫裝置(biomedical

device 1)及第二生醫裝置(biomedical device 2)係可用以偵測來自人體各部位活動

訊息之感測器例如心電圖感測器膀胱壓力感測器hellip而 ZigBee 無線傳接模

組可接收來自於不同生醫裝置所輸出的數位訊號進行資料處理在做完資料處理

及暫存之後利用 ZigBee 無線傳接模組訊號加密過後傳送至家用伺服器(home

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

vii

圖次

圖 111 無線近身區域網路系統 2

圖 112 對稱式加解密演算法 3

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖 5

圖 114 生醫感測微系統晶片整合系統剖面示意圖 6

圖 121 傳統 RC5 加解密演算法架構圖 6

圖 122 RC5 管線式架構[11] 7

圖 123 RC5 半回合硬體架構[12] 8

圖 124 簡易的頻移讀取電路示意圖 10

圖 211 系統方塊圖 11

圖 212 RC5 加密虛擬程式碼 13

圖 213 RC5 加密流程圖 13

圖 214 RC5 解密虛擬程式碼 14

圖 215 傳統解密演算法 14

圖 216 半回合加密虛擬碼 15

圖 217 半回合硬體 RC5 加密流程圖 15

圖 218 鑰匙擴展混合運算 16

圖 221 RC5 加解密演算法整體架構圖 18

圖 222 RC5 控制電路 (Control circuit) 18

圖 231 RC5 加解密演算法電路 20

圖 232 加解密電路之前端電路 20

圖 233 加解密電路之後端電路 21

圖 234 S_reg 初始化虛擬程式碼 21

viii

圖 235 鑰匙擴展電路 22

圖 236 雙向循環位移器 23

圖 241 RTL 波形模擬圖 24

圖 242 Gate-level 波形模擬圖 25

圖 243 NanoSim 波形模擬圖 25

圖 244 RC5 晶片佈局圖 25

圖 245 晶片照相圖 26

圖 251 Agilent 93000 SOC Test System 27

圖 252 加密數筆資料量測結果 27

圖 253 加密一筆資料 28

圖 254 解密一筆資料 28

圖 255 加密時的 Shmoo 圖 29

圖 256 解密時的 Shmoo 圖 30

圖 311 FPW 感測器照相圖 33

圖 312 結構剖面圖 34

圖 313 IgE 抗原附著前之 FPW 頻率響應 34

圖 314 IgE 抗原附著後之 FPW 頻率響應 35

圖 321 頻移讀取電路整體架構圖 37

圖 331 頻移讀取電路系統驗證雛型 38

圖 332 頻移讀取電路驗證系統波形 39

圖 333 兩組感測器之輸出波形比較 40

圖 334 兩組感測器個別之中心頻率 40

圖 335 兩組中心頻率相減後的飄移量 40

圖 341 離散元件系統與積體電路系統之比較 41

ix

圖 342 8 位元之二進位權重電流源數位類比轉換器 43

圖 343 單位電流源 43

圖 344 偏壓電路 43

圖 345 VFC 之電路架構 44

圖 346 視窗比較器[28] 45

圖 347 峰值偵測器 46

圖 348 3 位元除頻器 47

圖 349 9 位元計數器 47

圖 3410 8 位元計數器 48

圖 3411 Reset1 Reset2 Reset3 產生器 48

圖 351 頻移讀取電路系統模擬圖 49

圖 352 實驗組與對照組之交流掃頻模擬 49

圖 353 對照組之中心頻率 50

圖 354 實驗組之中心頻率 50

圖 355 DAC 模擬之 INL 51

圖 356 DAC 模擬之 DNL 51

圖 357 VFC 電壓對頻率之關係 52

圖 358 峰值偵測器模擬圖 52

圖 359 頻移讀取電路之晶片照相圖 53

圖 361 DAC 與 VFC 量測結果 54

圖 362 峰值偵測器之量測結果 55

x

表次

表 251 規格比較表 31

表 361 預計規格與實測結果 57

1

第一章 概論

11 研究動機

111 生醫無線通訊之加解密演算法

近年來由於無線通訊網路快速的成長在資料傳送的過程中最重要的是

其完整性及安全性所以為了防止第三者竊取或改變資料內容必須在傳送端與

接收端加入加解密演算法之電路由於現代人越來越重視自身隱私權用於生醫

系統之加密演算法也越來越受到重視雖然加密演算法之複雜度越高越好然而

生醫系統尤其是無線通訊或是移動式生醫系統有幾項必須達到的條件

1 低功率消耗減少能源的浪費延長電池壽命

2 小面積尤其是縮小晶片面積可以減少其成本

3 可靠度高因為關係到生命與健康所以生醫系統需要非常精密且準確無誤之

判斷在資料的傳送與接收過程必須確保其接收端接收到的資訊為正確

一個無線近身區域網路系統(Wireless Body Area Network WBAN)[1]如圖

111 所示其中之可攜式生醫裝置(portable biomedical device)係可由如 ZigBee

之短距離無線傳接模組[2][3]與 RC5 加解密晶片組成第一生醫裝置(biomedical

device 1)及第二生醫裝置(biomedical device 2)係可用以偵測來自人體各部位活動

訊息之感測器例如心電圖感測器膀胱壓力感測器hellip而 ZigBee 無線傳接模

組可接收來自於不同生醫裝置所輸出的數位訊號進行資料處理在做完資料處理

及暫存之後利用 ZigBee 無線傳接模組訊號加密過後傳送至家用伺服器(home

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

viii

圖 235 鑰匙擴展電路 22

圖 236 雙向循環位移器 23

圖 241 RTL 波形模擬圖 24

圖 242 Gate-level 波形模擬圖 25

圖 243 NanoSim 波形模擬圖 25

圖 244 RC5 晶片佈局圖 25

圖 245 晶片照相圖 26

圖 251 Agilent 93000 SOC Test System 27

圖 252 加密數筆資料量測結果 27

圖 253 加密一筆資料 28

圖 254 解密一筆資料 28

圖 255 加密時的 Shmoo 圖 29

圖 256 解密時的 Shmoo 圖 30

圖 311 FPW 感測器照相圖 33

圖 312 結構剖面圖 34

圖 313 IgE 抗原附著前之 FPW 頻率響應 34

圖 314 IgE 抗原附著後之 FPW 頻率響應 35

圖 321 頻移讀取電路整體架構圖 37

圖 331 頻移讀取電路系統驗證雛型 38

圖 332 頻移讀取電路驗證系統波形 39

圖 333 兩組感測器之輸出波形比較 40

圖 334 兩組感測器個別之中心頻率 40

圖 335 兩組中心頻率相減後的飄移量 40

圖 341 離散元件系統與積體電路系統之比較 41

ix

圖 342 8 位元之二進位權重電流源數位類比轉換器 43

圖 343 單位電流源 43

圖 344 偏壓電路 43

圖 345 VFC 之電路架構 44

圖 346 視窗比較器[28] 45

圖 347 峰值偵測器 46

圖 348 3 位元除頻器 47

圖 349 9 位元計數器 47

圖 3410 8 位元計數器 48

圖 3411 Reset1 Reset2 Reset3 產生器 48

圖 351 頻移讀取電路系統模擬圖 49

圖 352 實驗組與對照組之交流掃頻模擬 49

圖 353 對照組之中心頻率 50

圖 354 實驗組之中心頻率 50

圖 355 DAC 模擬之 INL 51

圖 356 DAC 模擬之 DNL 51

圖 357 VFC 電壓對頻率之關係 52

圖 358 峰值偵測器模擬圖 52

圖 359 頻移讀取電路之晶片照相圖 53

圖 361 DAC 與 VFC 量測結果 54

圖 362 峰值偵測器之量測結果 55

x

表次

表 251 規格比較表 31

表 361 預計規格與實測結果 57

1

第一章 概論

11 研究動機

111 生醫無線通訊之加解密演算法

近年來由於無線通訊網路快速的成長在資料傳送的過程中最重要的是

其完整性及安全性所以為了防止第三者竊取或改變資料內容必須在傳送端與

接收端加入加解密演算法之電路由於現代人越來越重視自身隱私權用於生醫

系統之加密演算法也越來越受到重視雖然加密演算法之複雜度越高越好然而

生醫系統尤其是無線通訊或是移動式生醫系統有幾項必須達到的條件

1 低功率消耗減少能源的浪費延長電池壽命

2 小面積尤其是縮小晶片面積可以減少其成本

3 可靠度高因為關係到生命與健康所以生醫系統需要非常精密且準確無誤之

判斷在資料的傳送與接收過程必須確保其接收端接收到的資訊為正確

一個無線近身區域網路系統(Wireless Body Area Network WBAN)[1]如圖

111 所示其中之可攜式生醫裝置(portable biomedical device)係可由如 ZigBee

之短距離無線傳接模組[2][3]與 RC5 加解密晶片組成第一生醫裝置(biomedical

device 1)及第二生醫裝置(biomedical device 2)係可用以偵測來自人體各部位活動

訊息之感測器例如心電圖感測器膀胱壓力感測器hellip而 ZigBee 無線傳接模

組可接收來自於不同生醫裝置所輸出的數位訊號進行資料處理在做完資料處理

及暫存之後利用 ZigBee 無線傳接模組訊號加密過後傳送至家用伺服器(home

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

ix

圖 342 8 位元之二進位權重電流源數位類比轉換器 43

圖 343 單位電流源 43

圖 344 偏壓電路 43

圖 345 VFC 之電路架構 44

圖 346 視窗比較器[28] 45

圖 347 峰值偵測器 46

圖 348 3 位元除頻器 47

圖 349 9 位元計數器 47

圖 3410 8 位元計數器 48

圖 3411 Reset1 Reset2 Reset3 產生器 48

圖 351 頻移讀取電路系統模擬圖 49

圖 352 實驗組與對照組之交流掃頻模擬 49

圖 353 對照組之中心頻率 50

圖 354 實驗組之中心頻率 50

圖 355 DAC 模擬之 INL 51

圖 356 DAC 模擬之 DNL 51

圖 357 VFC 電壓對頻率之關係 52

圖 358 峰值偵測器模擬圖 52

圖 359 頻移讀取電路之晶片照相圖 53

圖 361 DAC 與 VFC 量測結果 54

圖 362 峰值偵測器之量測結果 55

x

表次

表 251 規格比較表 31

表 361 預計規格與實測結果 57

1

第一章 概論

11 研究動機

111 生醫無線通訊之加解密演算法

近年來由於無線通訊網路快速的成長在資料傳送的過程中最重要的是

其完整性及安全性所以為了防止第三者竊取或改變資料內容必須在傳送端與

接收端加入加解密演算法之電路由於現代人越來越重視自身隱私權用於生醫

系統之加密演算法也越來越受到重視雖然加密演算法之複雜度越高越好然而

生醫系統尤其是無線通訊或是移動式生醫系統有幾項必須達到的條件

1 低功率消耗減少能源的浪費延長電池壽命

2 小面積尤其是縮小晶片面積可以減少其成本

3 可靠度高因為關係到生命與健康所以生醫系統需要非常精密且準確無誤之

判斷在資料的傳送與接收過程必須確保其接收端接收到的資訊為正確

一個無線近身區域網路系統(Wireless Body Area Network WBAN)[1]如圖

111 所示其中之可攜式生醫裝置(portable biomedical device)係可由如 ZigBee

之短距離無線傳接模組[2][3]與 RC5 加解密晶片組成第一生醫裝置(biomedical

device 1)及第二生醫裝置(biomedical device 2)係可用以偵測來自人體各部位活動

訊息之感測器例如心電圖感測器膀胱壓力感測器hellip而 ZigBee 無線傳接模

組可接收來自於不同生醫裝置所輸出的數位訊號進行資料處理在做完資料處理

及暫存之後利用 ZigBee 無線傳接模組訊號加密過後傳送至家用伺服器(home

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

x

表次

表 251 規格比較表 31

表 361 預計規格與實測結果 57

1

第一章 概論

11 研究動機

111 生醫無線通訊之加解密演算法

近年來由於無線通訊網路快速的成長在資料傳送的過程中最重要的是

其完整性及安全性所以為了防止第三者竊取或改變資料內容必須在傳送端與

接收端加入加解密演算法之電路由於現代人越來越重視自身隱私權用於生醫

系統之加密演算法也越來越受到重視雖然加密演算法之複雜度越高越好然而

生醫系統尤其是無線通訊或是移動式生醫系統有幾項必須達到的條件

1 低功率消耗減少能源的浪費延長電池壽命

2 小面積尤其是縮小晶片面積可以減少其成本

3 可靠度高因為關係到生命與健康所以生醫系統需要非常精密且準確無誤之

判斷在資料的傳送與接收過程必須確保其接收端接收到的資訊為正確

一個無線近身區域網路系統(Wireless Body Area Network WBAN)[1]如圖

111 所示其中之可攜式生醫裝置(portable biomedical device)係可由如 ZigBee

之短距離無線傳接模組[2][3]與 RC5 加解密晶片組成第一生醫裝置(biomedical

device 1)及第二生醫裝置(biomedical device 2)係可用以偵測來自人體各部位活動

訊息之感測器例如心電圖感測器膀胱壓力感測器hellip而 ZigBee 無線傳接模

組可接收來自於不同生醫裝置所輸出的數位訊號進行資料處理在做完資料處理

及暫存之後利用 ZigBee 無線傳接模組訊號加密過後傳送至家用伺服器(home

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

1

第一章 概論

11 研究動機

111 生醫無線通訊之加解密演算法

近年來由於無線通訊網路快速的成長在資料傳送的過程中最重要的是

其完整性及安全性所以為了防止第三者竊取或改變資料內容必須在傳送端與

接收端加入加解密演算法之電路由於現代人越來越重視自身隱私權用於生醫

系統之加密演算法也越來越受到重視雖然加密演算法之複雜度越高越好然而

生醫系統尤其是無線通訊或是移動式生醫系統有幾項必須達到的條件

1 低功率消耗減少能源的浪費延長電池壽命

2 小面積尤其是縮小晶片面積可以減少其成本

3 可靠度高因為關係到生命與健康所以生醫系統需要非常精密且準確無誤之

判斷在資料的傳送與接收過程必須確保其接收端接收到的資訊為正確

一個無線近身區域網路系統(Wireless Body Area Network WBAN)[1]如圖

111 所示其中之可攜式生醫裝置(portable biomedical device)係可由如 ZigBee

之短距離無線傳接模組[2][3]與 RC5 加解密晶片組成第一生醫裝置(biomedical

device 1)及第二生醫裝置(biomedical device 2)係可用以偵測來自人體各部位活動

訊息之感測器例如心電圖感測器膀胱壓力感測器hellip而 ZigBee 無線傳接模

組可接收來自於不同生醫裝置所輸出的數位訊號進行資料處理在做完資料處理

及暫存之後利用 ZigBee 無線傳接模組訊號加密過後傳送至家用伺服器(home

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

2

server)再由家用伺服器的 ZigBee 模組解密使用者之生理訊息以做進一步的儲

存及分析最後藉由有線傳輸方式將資料顯示於電腦螢幕上

RC5

ZigBee module

antenna

wire communication

computer

biomedical device 2

wireless communication

home server

biomedical device 1

portable biomedical

device

圖 111 無線近身區域網路系統

前述 ZigBee 為基於 IEEE 802154 協定的無線個人區域網(Wireless Personal

Area Network WPAN)標準其特性為低功耗價格低廉支持大量節點互連hellip等

等適用於中等距離如家中或是小型場所在傳送個人資料至家用伺服器時為

保障個人資料的隱私使其不被他人所知必須在可攜式之 ZigBee 模組及家用伺服

器端的 ZigBee 模組加入加解密演算法之單晶片然而 ZigBee 模組有低功耗及低成

本之限制故在加密演算法的選取上更需考慮其適用性

現今的資料加密演算法分為兩大類對稱式(Symmetric Key)與非對稱式

(Asymmetric Key) [4]對稱式加密演算法如圖 112加密鑰匙(Key)與解密鑰匙

為同一把明文(Plaintext)為未經加密的資訊經過與鑰匙擴展出來的子鑰匙

(Subkey)混合運算便可產生難以解讀的密文(Ciphertext)再經過同樣一把鑰匙作

逆運算便可得知原來的明文非對稱式加密演算法則包括一把公鑰(Public key)及一

把私鑰(Private key)雖然大部分的非對稱式加密演算法利用私鑰及公鑰加密後的

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

3

資料安全強度比對稱式加密演算法高但其需要非常複雜且龐大的計算不但降

低系統之速度也提高了成本另外AES (Advanced Encryption Standard) [5]為目

前對稱式加密演算法當中最常被使用的演算法其明文長度(Plaintext)為 128 位

元鑰匙長度可為 128192或 256 位元但由於可攜式生醫裝置處理的資料為

人體之生理訊號一次只需傳送幾個位元組(Byte)不需使用如此多位元之加密演

算法為了考量本系統低功率及低面積之規格需求我們採用 RC5 加密演算法於

ZigBee 傳接模組

加密流程(AESIDEA

DESRC5)解密流程

共用之鑰匙Key

N把子鑰匙Subkey

明文plaintext

密文ciphertext

明文plaintext

圖 112 對稱式加解密演算法

RC5 加密演算法於 1994 年由 Ron Rivest 提出[6]其被廣泛使用在通訊應用系

統當中包括無線安全傳輸層 (Wireless Transport Layer Security WTLS) [7]其為

無線應用協定(Wireless Appltcation Protocol WAP) [8] [9]之安全層RC5 明文長

度鑰匙長度和運算回合數(round)皆為可調變之參數是一個非常有彈性的對稱

式加密演算法它的明文長度可為 3264 或 128 位元鑰匙長度為 0~2048 位元

運算回合數可從 0~255 回合使用者可設定此三種參數來符合不同應用系統之規

格RC5 之所以安全性高主要原因為其循環位移(circular shift)為非固定位元之位

移而是根據正在處理的資料之數值作運算RC5 僅需 XOR加減法及輪轉位移

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

4

運算便可達到相當高的安全性非常適合實現於低面積及低功耗之硬體以及晶片

化

112 彎曲平板波IgE 過敏原偵測器讀取電路系統

近年來由於環境及生活方式的改變過敏的疾病日益增加例如氣喘過

敏性鼻炎異位性皮膚炎等症狀一份來自於台大醫院的研究報告發現[15]在大

台北地區十二歲以下的兒童氣喘盛行率約有 15 ~20 過敏性鼻炎約 30 ~40

與十年前相比患者人數幾乎成倍數上升父母除了工作還得分心照顧小孩

為了及早發現並治療在人體的血清裡發現免疫蛋白球 E(immunoglobulin E IgE)

的濃度是患者過敏程度一項重要指標[16]當患者過敏發作時IgE 抗體會大量產

生此時如果可以在附近的診所或是家中具有精確快速又可靠之過敏原檢測器

來得知病患的過敏資訊協助醫師診斷將對醫療界有很大的幫助目前市面上

最廣泛使用的檢測方法為酵素結合免疫吸附法(enzyme-linked immunosorbent assay

ELISA) [17]表面電漿共振(surface plasmon resonance SPR) [18]石英晶體微天平

(quartz crystal microbalance QCM) [19] 等等然而這些技術所需花費的時間非常

長還需要採集大量樣本以提供分析並且成本相當昂貴

隨著半導體技術的快速發展積體電路設計越來越廣泛許多由離散元件組

合而成的大型訊號處理系統或是電路設計都已被系統單晶片(SOC)取而代之在生

醫系統的應用方面更需要以系統單晶片來實現其理由主要有三項1縮小體積

節省成本2 降低功率消耗3 提高系統速度就體積而言和由離散元件及單

一功能晶片在印刷電路板上組合之系統相比較由於系統單晶片可將不同電路間

的接線省略節省硬體存放空間攜帶方便減輕病人負擔所以市場接受度相

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

5

對提高在功率方面較小的功率消耗能延長電池的壽命減少能源的消耗更

重要的是可降低熱所帶來的熱雜訊提高電路本身之穩定性就速度而言由

於離散元件在電路與電路之間的接線會增加龐大的電容電感及電阻之寄生效應

除了會降低速度也會造成誤差對於需要高靈敏度的生醫系統而言是不允許的

因此本論文實現偵測 IgE 抗體濃度之頻移讀取電路(frequency-shift readout IC)

系統本電路將與彎曲平板波(Flexural Plate Wave FPW)感測晶片整合其示意圖

如圖 113 所示左邊為正面圖右邊為背面圖剖面示意圖如圖 114 所示血

液從左方小孔滴入經過微流道與血清分離晶片(Blood Serum Separation Chip)將

IgE 抗體從血液中分離並附著於 FPW 生醫感測器上此系統有兩個 FPW 感測晶

片一組為實驗組另一組為對照組實驗組放有待測物對照組則沒有放任何

東西頻移讀取電路則置於兩組 FPW 中間其目的是將兩組 FPW 之中心頻率差

讀取出來並顯示於 LCD 上

正視圖 背視圖

FPW IgE 感測晶片

血液住入口Blood Input

頻移讀取電路Frequency-shift

readout IC

血清分離晶片Blood Serum

Separation Chip

PCB

圖 113 生醫感測微系統晶片整合系統正面與背面示意圖

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

6

FPW IgE感測晶片 FPW IgE感測晶片

頻移讀取電路

血液注入口 血清分離晶片

PCB印刷電路板

對照組 實驗組

血液流經方向

圖 114 生醫感測微系統晶片整合系統剖面示意圖

12 相關技術與文獻探討

121 RC5 加解密演算法

傳統的 RC5 架構如圖 121左邊為鑰匙擴展(key expansion)中間為存放鑰

匙之記憶體(RAM)右邊為加密與解密演算法之電路從該圖中可以明顯看出

由於加解密演算法的不同所以分開為兩個電路

key expansion RAM26 32 bits

32

32

In1

In2

S_out

address_out

Key_In

32

32

S(0)

S(2i)

S(1)

S(2i+1)

32

32

32

32

64

Plaintext Ciphertext

64

Ciphertext Plaintext

COREDECRYPT

COREENCRYPT

RC5CORE

圖 121 傳統 RC5 加解密演算法架構圖

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

7

論文[10]和[11]使用 CMOS 製程實現固定明文長度之 RC5 加解密演算法[11]

採用管線式(pipeline)架構如圖 122其中利用四個多工器與四個解多工器將加密

與解密之硬體共用雖然管線式架構能提高吞吐量(Throughput)其單位為 Mbps

(Mega bit per second)但是面積及功率消耗都非常大

Register 1

XOR Block

Register 2

Bidirectional Circular Shift

Register 3

Modulo AdditionSubtraction Unit

Register 4

XOR Block

Register 5

Bidirectional Circular Shift

Register 6

Modulo AdditionSubtraction Unit

AEin (32-bit)

BEin (32-bit)

Stage 1

Stage 2

Stage 3

Stage 4

Stage 5

Stage 6

BEin (32-bit)

ADin (32-bit)

BEin (32-bit)

ADin (32-bit)

S[2i] (32-bit)

S[2i+1] (32-bit)

ADout (32-bit)

AEout (32-bit)

BDout (32-bit)

BEout (32-bit)

encryption

decryption

BDin (32-bit)

圖 122 RC5 管線式架構[11]

另外[12]提出可重組(reconfigurable)之 RC5使硬體更具有彈性去符合不同

的應用系統如圖 123 所示其使用兩個多工器兩個加減法器兩組 XOR 及一

個循環位移器實現半回合硬體之 RC5 演算法雖然其硬體成本已大幅降低但是

只有循環位移器在加解密時硬體共用其改進之方法將在本論文第二章詳細說明

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

8

addsub

mux

circular shifter

addsub

mux

swap

A B

encdecS[i]

S[i]

encdec

64 64

64 64

圖 123 RC5 半回合硬體架構[12]

[11]和[12]都以 FPGA 實現雖然其彈性較佳但是整合於系統單晶片(SOC)

才能有效降低成本與面積

122 適用於IgE抗體濃度偵測之系統

目前國內外產品與現有文獻上之資料有下列幾種方式可以偵測 IgE 抗體之

濃度

1 相位改變偵測法

[20] [21]雖然用此方法採用相位比較器偵測相位的改變量但整體系統龐大

不符合微型化系統之需求

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

9

2 頻率移動偵測法

[22]和本論文一樣都是使用頻移感測但其方法為利用電感及 BJT 等方式只

能用在大範圍及強訊號的偵測等效電路也和 FPW 不同為早期用於遙測土

壤中之含水成分介電質感測器

3 電阻改變偵測法

如[24] [25]所示用於微陣列 (micro-array) 架構之生醫檢測晶片方法為改變

電壓或電流來產生相對應的電流或電壓之變化來判斷感測晶片上蛋白質的濃

度雖然可以與微陣列結合在單晶片上但不適用於 FPW 之頻移特性

4 石英微平衡法

[26]即為一例藉由石英共振頻率的改變來推算蛋白質或抗體的重量然而此

方法需要用到大量的 DSP 運算還需要使用 ADCVGA 甚至是變壓器體積

龐大無法與 FPW 整合成一微型化的系統因此並不適用

為了偵測彎曲平板波(FPW)蛋白質感測晶片的自身中心頻率最簡單的方法如

圖 124其中包括一個頻率掃描器(Frequency Sweeper)一個感測晶片 (Sensor

10) 及一個功率偵測器 (Power Detector)頻率掃描器之輸出頻率必須在固定範

圍內為線性變化且保持穩定的輸出功率前述頻率掃描器輸入不同頻率之弦波

送入 Sensor 10如果 Sensor 10 上有 IgE 蛋白質中心頻率的偏移將會使輸出功率

改變所以後端加上一個功率偵測器對不同頻率做功率強度的分析藉由功率強

度不同便可得知蛋白質濃度的變化量此方法雖然可以取代網路分析儀降低成

本但由於此架構必須加入校準電路在電路的實現上較為複雜所以成本相對

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

10

提高

圖 124 簡易的頻移讀取電路示意圖

此外當每更換一次目標蛋白質量測其濃度時將受到環境的影響(例如

溫度製程飄移電壓飄移hellip等等)很難重複讀取到一個準確且客觀的的數據

13 論文架構 本論文第一章包括了兩個主題之研究動機及目前相關技術與文獻的探討並

且簡述整篇論文之架構

第二章介紹一個適用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法

並提出一個硬體實現之方法可以有效降低功率消耗及面積並進行電路之模擬

及晶片量測

第三章介紹一個適用於生醫系統之頻移讀取電路系統在最後探討系統整合

之模擬分析及量測結果並針對每一個小電路做模擬及量測找出其對系統之影

響

第四章為結果與討論提出前三章之總論並提及發表過的論文及晶片

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

11

第二章 應用於攜帶式生醫系統之

低功率半回合RC5 加解密

演算法之電路

21 簡介 本論文所實現之 RC5 加解密演算法電路將與 ZigBee 結合如圖 211 所示一

可攜式生醫裝置包含 ZigBee 模組與 RC5 加解密晶片其中 ZigBee 無線傳輸模組

包括數位訊號處理器(DSP)及發送模組(Tx)數位訊號處理器接收來自第一生醫裝

置與第二生醫裝置之數位訊號經過運算暫存後資料將經由發送端傳送至 RC5 晶

片之輸入端該資料經過 RC5 演算法加密過後即輸出密文資料(Ciphertext)而在

家用伺服器端(home server)該筆密文經由無線傳輸方式傳至 RC5 輸入端此時

RC5 晶片為解密動作解密完後的資料經由 ZigBee 當中的接收模組(Rx)傳至數位

訊號處理器輸入端資料經過運算處理後最後將傳送至個人電腦裡之人機介面程

式作進一步處理並顯示至螢幕上

DSP Tx

RC5

DSP Rx

RC5

ZigBee module

ZigBee module

biobedical device 1

biobedical device 2 portable biomedical device

home server

Computer

channel

圖 211 系統方塊圖

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

12

RC5 演算法可自行定義三種參數w r b以 RC5-wrb 表示此三參數之定

義如下

w被加密明文長度的一半以 64 位元為例w=32w 可能的值為 163264

r回合數係為擴展出的子鑰匙需要 2(r+1)個儲存空間可允許的 r 值可從 0~255

b鑰匙長度以位元組(byte)表示其範圍可從 0~255

RC5 主要含有三個主要的運算鑰匙擴展加密及解密加密和解密需要三

個基本的運算子如以下所列

1 加法減法取 2w 的餘數

2 互斥或閘(XOR)寬度為 w 位元

3 循環位移(circular shift)如果 x 向左移 y 位元則以 xltltlty 表示相

反地若 x 向右移 y 位元則以 xgtgtgty 表示

211 RC5 加解密之演算法分析

傳統 RC5 加密演算法之虛擬程式碼(pseudo code)如圖 212 所示流程圖則如

圖 213 所示Aplain 和 Bplain 代表未加密之明文(Plaintext)Acipher Bcipher代表已加

密過後的密文(Ciphertext)i 為一計數器從 1 計數到 r共做 r 回合S[0]S[1]hellip

S[2r+1]為從鑰匙擴展完的子鑰匙此擴展演算法將在 212 節詳細說明

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

13

A=Aplain+S[0]B=Bplain+S[1]

for i=1 to r doA=((AoplusB)ltltltB)+S[2i]

B=((BoplusA)ltltltA)+S[2i+1] Acipher=ABcipher=B

圖 212 RC5 加密虛擬程式碼

+ +

oplus oplus

ltltlt ltltlt

+ +

Aplain Bplain

S[0] S[1]

S[2i] S[2i+1]

Acipher Bcipher

r round

A B

圖 213 RC5 加密流程圖

解密演算法為加密演算法之逆運算其虛擬程式碼(pseudo code)如 214 所示

而流程圖則如圖 215 所示

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

14

A=AcipherB=Bcipher

for i= r downto 1 doB=((B-S[2i+1])gtgtgtA)oplusAA=((A-S[2i])gtgtgtB)oplusB

Bplain=B-S[1]Aplain=A-S[0]

圖 214 RC5 解密虛擬程式碼

- -

gtgtgt gtgtgt

oplus oplus

S[2i]

AcipherBcipher

AplainBplain

- -S[1] S[0]

S[2i+1]

B A

r round

圖 215 傳統解密演算法

本論文架構使用半回合RC5加解密演算法其加密虛擬程式碼如圖216所示

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

15

A=Aplain+S[0]B=Bplain+S[1]

for i=2 to 2r+1 doA=((AoplusB)ltltltB)+S[i]

SWAP(A B)Acipher=ABcipher=B

圖 216 半回合加密虛擬碼

上述演算法只需半回合之硬體執行兩倍回合數之運算便可完成加密演算法

其流程圖如圖 217同理解密為加密之逆運算

+ +

oplus

ltltlt

+

Bplain

S[0] S[1]

S[i]

Aplain

SWAP(A B)

Acipher Bcipher

A B

2r round

圖 217 半回合硬體 RC5 加密流程圖

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

16

212 RC5 鑰匙擴展演算法分析

在對稱式加解密演算法中傳輸端與接收端必須擁有相同的鑰匙鑰匙保密

性與長度可以決定演算法的安全強度所以在本論文中假設只有攜帶個人閘控

器的使用者本身才知道鑰匙的內容使用前先將鑰匙 K 設定在 ZigBee 傳輸端與接

收端接著密鑰將產生好幾把子鑰匙儲存在記憶體陣列中稱為 S 陣列此陣列

的大小 t 取決於回合數 r且 t = 2(r+1)鑰匙擴展主要分為三個步驟[6]

1 密鑰 K[0 hellip b-1]完全複製至 L[0 hellip c-1]陣列其中 c=[b(w8)]

2 子鑰匙 S[0 hellip 2r+1]必須先初始化其值由魔術常數(magic contant)Pw 和

Qw 決定[6]

3 將 S 陣列與 L 陣列混合運算其虛擬程式碼(pseudo-code)如圖 218 所示

i = j = X = Y = 0do 3 times max(t c) times

X = S[i] = (S[i]+X+Y )ltltlt3Y = L[i] = (L[i]+X+Y )ltltlt(X+Y )

i = (i+1)mod(t)j = (j+1)mod(c)

圖 218 鑰匙擴展混合運算

圖 218 中 i 和 j 是計數器X 和 Y 為暫時存放 S 和 L 計算結果之暫存器

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

17

22 電路架構 圖 221 為本設計 RC5 加解密演算單晶片之整體架構主要分為三個子電路

控制電路(Control circuit)加解密電路(EncryptionDecryption circuit)及鑰匙擴展

(Key expansion)

為了節省面積與 pad 數目本論文採用 8 位元串列輸入(Serial in)32 位元串

列輸出(Serial out)鑰匙輸入腳位也縮減為 8 位元序列輸入當 reset 為 1 時將整體

系統初始化reset 為 0 時由鑰匙擴展電路開始運作在作鑰匙擴展運算時控制

電路控制電路(Control Circuit)負責傳送 5 位元之位址(S_addr)給鑰匙擴展電路中的

S 陣列暫存器及 2 位元之位址(L_addr)給鑰匙擴展電路中的 L 陣列暫存器作鑰匙混

合計算鑰匙擴展運算是經由 128 位元之鑰匙產生 24 把 32 位元之子鑰匙(subkey)

存放於 S 陣列暫存器中當鑰匙擴展完畢start 訊號為 1 時開始進行加解密運

算並經由控制電路產生 5 位元之位址(S_addr1)將 S 陣列之子鑰匙取出傳送至加

解密電路電路作加解密運算

控制電路包含兩個不同時脈控制之子電路如圖 222 所示其中鑰匙控制電路

(key_control_circuit)為一個與鑰匙擴展電路之時脈(clk1)同步之控制電路加解密控

制電路(cipher_control_circuit)則是與加解密電路之時脈 clk 同步之控制電路當

setkey 為 1 時鑰匙控制電路才會產生訊號給鑰匙擴展電路否則不會動作其中

key_state 為一狀態訊號控制鑰匙擴展電路之狀態轉換當所有子鑰匙計算完畢

存放在 S 陣列暫存器後keydone 訊號變為 1加解密電路必須接收 keydone 為 1

的訊號外部訊號 start 及 encdec 才可視為有效訊號否則在 keydone 為 0 時無

論 start 或 encdec 訊號如何變化都不會產生可使加解密電路動作之訊號其中

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

18

data_state 為一狀態訊號控制加解密電路之狀態轉換

經由模擬結果clk 最快速度可達 658 MHz而 clk1 最快速度可達 526 MHz

兩者關係可為完全獨立由於子鑰匙全部產生完畢後鑰匙擴展電路不會再作運

算因此在與整體系統整合成系統單晶片(SOC)時我們可以在外部額外設計一

些邏輯閘將已經進行完鑰匙擴展的 clk1 關閉以減少功率之消耗而暫存器中的

子鑰匙(subkey)並不會因此而受到影響

控制電路Control circuit

鑰匙擴展Key expansion

加解密電路EncryptionDecryption

circuit

串列輸入Serial in

串列輸出Serial out

resetencdecstart

subkey

S_ad

dr

resetkeyin

clk1

PlaintextCiphertext input

CiphertextPlaintext output

32 32

8

clk

5

clk

setkey

clk1

data

done

keyd

one

L_ad

dr

32 32 322

key_

stat

e

8

32

data_state

encdec

S_ad

dr1

5

AplainBcipher BplainAcipher

AcipherBplain BcipherAplain

圖 221 RC5 加解密演算法整體架構圖

鑰匙控制電路key_control_circuit

加解密控制電路cipher_control_circuitclk1 clk

reset

key_state

setkey

L_addrS_addr

keydone

startencdec

data_state

5 2

reset datadone

S_addr1

5

圖 222 RC5 控制電路 (Control circuit)

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

19

23 電路設計

231 半回合RC5 加解密演算法電路

圖 231 為本論文所提出之半回合 RC5 加解密演算法電路其包含兩個 32 位

元之暫存器(A B)四個多工器(mux)一個雙向循環位移器(Bidirectional circular

shifter)32 個互斥或閘(XOR)和一個 32 位元加減法器(addsub)雙向循環位移器

由 B 的 LSB 之 5 位元來決定移動多少位元

當 encdec 為 0data_state 為 0 時A 暫存器載入初始值 A_init = Aplain+S[0]

B 暫存器載入初始值 B_init = Bplain+S[1]其前端電路如圖 232 所示data_state 為

1 時開始加密首先 A 暫存器之資料與 B 暫存器之資料作 XOR 運算運算後的

資料由 B 暫存器最低 5 位元決定 Bidirectional circular shifter 向左位移之位元數

該筆資料最後經過 32 位元 addsub與鑰匙擴展後之子鑰匙 S[i]相加存入 B 暫存

器其中 S[i]為圖 221 中之 subkey 訊號同時B 暫存器之資料存入 A 暫存器

此時完成半個回合的加密再重複一次同樣的動作便完成一個回合的加密所

以要完成整個加密過程須經過 2r 之回合數最後 A 暫存器輸出為 AcipherB 暫存

器輸出為 Bcipher其後端電路如圖 233 所示

當 encdec 為 1data_state 為 0 時B 暫存器載入之初始值 B_init 為加密過後

之 AcipherA 暫存器載入初始值 A_init 為加密過後之 Bcipher其前端電路如圖 232

所示data_state 為 1 時首先 A 暫存器經過 addsub 與 S[i]進行相減動作接著經

過 Bidirectional circular shifter 進行向右循環位移最後與 B 暫存器之資料進行

XOR再存入 B 暫存器同時B 暫存器之資料則存入 A 暫存器此動作重複 2r

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

20

次之後A 暫存器輸出為 Bplain+S[1]B 暫存器輸出為 Aplain+S[0]最後再經由減

法器將 A 與 B 暫存器之值各減去 S[1]與 S[0]便可輸出原來的明文 Bplain 與 Aplain

其後端電路如圖 233 所示

addsub

Bidirectional circular shifter

mux0 1 encdec

mux0 1

mux 01encdec

mux

01

clk

32

32 32

5

S[i]32

32

32

32

32

encdec

mux

01D Q

BD Q

A

mux

01

data_state

3232

B_init A_init

Ain

Aout

subkey

圖 231 RC5 加解密演算法電路

Init_add1 Init_add2

mux0 1 encdecmux0 1

Aplain S[0] Bplain S[1]Bcipher Acipher

A_init B_init

圖 232 加解密電路之前端電路

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

21

Final_sub1 Final_sub2

mux1 0 encdecmux1 0

A S[1] B S[0]A B

AcipherBplain BcipherAplain 圖 233 加解密電路之後端電路

232 RC5 鑰匙擴展電路

鑰匙擴展電路如圖 235其中包括一個唯讀記憶體(ROM)S 陣列暫存器

(S_reg)L 陣列暫存器(L_reg)兩個桶型移位器(barrel shifter )和四個加法器ROM

存放兩個常數分別是 Pw 及 Qw我們也可直接將 Pw 及 Qw 接至系統之 VDD(邏輯

1)或 GND(邏輯 0)

S[0]=Pwfor i = 1 to t-1 do S[i] = S[i-1] + Qw

圖 234 S_reg 初始化虛擬程式碼

首先key_state 為 0 時S 陣列進行初始化經過 t 個週期的累加運算存入

S_regt 在本論文設計當中為 24其演算法如圖 234 所示另一方面L_reg 清

除後將鑰匙以 8 位元為單位經由 keyin 串列輸入 L_reg經過 16 個週期輸入完

畢當 key_state 變為 1 時由控制電路輸出之 S_addr 訊號輸入 addr 端切換 S_IO

之路徑使 S_reg 當中 24 筆資料與 L_reg 作混合運算另外L_reg 經由控制電路

傳送來的 L_addr 訊號控制 L_IO並且與 S_reg 進行混合運算

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

22

圖 235中3-bit-barrel shifter之功能為向左循環位移 3位元而 L_barrel shifter

之功能為為向左循環位移(X+Y)位元由於在本論文設計之電路裡t gt c (t 與 c 分

別為 S 與 L 陣列大小)所以在圖 218 之鑰匙混合演算法當中需作 3t 次之混合

混合完畢後我們可利用外部電路將 clk1 關掉開始進行加解密運算在加解密

運算時利用控制電路所產生的S_addr1訊號可將S_reg特定位址的子鑰匙(subkey)

送出並傳送至加解密電路之 S[i]端作計算

32

+

32

S_reg

32

L_reg

8

keyin

+ +

32

32

+

32 32L_barrel_

shifter3-bit barrel_

shifter 32

32clk1

subkey

32

32

clk1

X Y

3232

clk1 clk1

mux 01key_state

ROM

S_IOaddr

S[0] S[1] S[23]

5L_IO

L_addr2

mux0 1 key_state32

3232L[0] L[1] L[3]32 32 32

L[2]32

S_addr1

S_addr

32

圖 235 鑰匙擴展電路

233 雙向循環位移器

在圖 231 之加解密電路當中雙向循環位移器(Bidirectional Circular Shifter)

是 32 個 32 對 1 的多工器組成其 5 條選擇線之功能為判斷位移之數量在加解

密電路裡A 暫存器之位移數量是由 B 暫存器的數值決定故可由 B 的最低五位

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

23

元(5 LSB)當作多工器之選擇訊號雙向循環位移器在加密時(encdec=0)其動作

為向左循環位移解密時(encdec=1)其動作為向右循環位移由於向右循環位移

n 位元等於向左循環位移 32-n 位元(n 為 B 之值)所以在圖 231 當中A 暫存器

之資料通過雙向循環位移器之前我們可先判斷該筆資料應該向左循環位移 n 位

元或是向左循環位移 32-n 位元因此我們只須一個向左循環位移器(left circular

shifter)一個多工器一個反相器以及一個加法器來執行雙向位移如圖 236

所示當加密時(encdec=0)B 暫存器之最低 5 位元決定 Ain (由 A 暫存器而來)向

左位移之位元數輸出 Aout 至下一級多工器之輸入而解密時(encdec=1)需先

將 B 之最低 5 位元反相再利用一 5 位元加法器加上 1(VDD)所得到的值便可將

A 暫存器傳來的資料向左位移 32-n 位元本架構之速度比一般傳統的左右位移器

快且具有較小之硬體成本

left circular shifterltltlt

5

32

32

add

mux0 1

B

55 VDD

Ain

Aout

encdec

圖 236 雙向循環位移器

24 電路模擬與晶片實作

241 電路模擬與分析

本論文提出之 RC5 電路設計使用 cell-based 流程完成設計所使用的是 TSMC

018 微米 CMOS 標準元件庫技術 (TSMC 018 μm cell-based design kit)其模擬之

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

24

程序如下

1 為使晶片更為可靠先利用網路所公開之 RC5 的 C 語言產生 100000 筆資料

將其資料做成測試向量檔以提供此晶片輸出之比對

2 待 RTL 模擬結果符合預期後如圖 241進行合成(synthesis)得到 gate-level

之 netlist 檔再進行一次模擬如圖 242 所示此圖為加密(enc=0)時的波形

圖由此圖可觀察到當鑰匙擴展完畢後便把鑰匙擴展電路之時脈(clk1)關閉以

節省功率消耗且不會影響其輸出值每當 start 為 1 時將一筆明文花 12 個

週期加密為密文輸出輸出完畢後即歸零直到 start 為 1 時才開始進行下一筆

資料之加密

3 Gate-level 模擬和佈局完成後須到國家晶片中心(CIC)置換 Nestlist 檔然後再由

NanoSim 模擬軟體進行驗證如圖 243 所示

4 通過 NanoSim 的模擬驗證DRC 和 LVS 驗證無誤後便可至 CIC 下線

Bcipher Acipher

Bplain Aplain

plaintext

ciphertext

ciphertext

plaintext

encryption

decryption

圖 241 RTL 波形模擬圖

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

25

clkclk1

encdecstart

datadone

Plaintext[70]Ciphertext[310]

圖 242 Gate-level 波形模擬圖

clkclk1

encdecstart

Plaintext[70]Ciphertext[310]

datadone

9f fb 86 4c af

0 0 0 0 0

圖 243 NanoSim 波形模擬圖

242 電路佈局圖

合成後將 netlist 檔腳位擺置檔及時間資訊檔輸入至繞線軟體(Encounter)此

軟體會根據腳位的擺放位置而自動繞線完成佈局圖如圖 244 所示

1549 mm

1601 mm

697

um

704 um

圖 244 RC5 晶片佈局圖

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

26

243 晶片實作

本章所提之 RC5 設計已經通過國家晶片中心(CIC)前瞻性晶片之審查(IC 編

號T18-99A-11a)經 TSMC 018 um 1p6m18 CMOS 製程下線圖 245 為晶片照

相圖cell-based 流程與全客戶(full-custom)不同cell-based 流程產出的晶片無法透

過顯微鏡觀察到裡面之電路故此晶片照相圖只可看見 Power Ring 及 Strip

1601 mm

1549 mm

704 um

697 um

圖 245 晶片照相圖

25 晶片量測

251 晶片量測與結果

本晶片之測試所用儀器為安捷倫 93000 系統單晶片測試系統 (Agilent 93000

SOC Test System 簡稱 93k)來量測93k 採自動比對之方式來驗證波形的正確性

所以在使用儀器前須將一些檔案準備好首先產生avc 檔此向量檔為 93k 能讀取

的格式所以要加幾行 Verilog 指令在測試檔(testbench)上接著再重新模擬便

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

27

能夠將之前模擬的向量輸出成一個向量檔準備好向量檔後再設定dvc file 及aic

file最後將時間設定檔及向量檔進行轉檔打開 93k 軟體設定 level其中包括電

源供應器之電壓大小電流限制範圍輸入驅動電壓大小(VIL VIH)及輸出訊號之

臨界電壓大小(VOH VOL)然後將晶片放入 93k 儀器進行量測如圖 251 所示

待晶片安置後先測試有沒有腳位被靜電破壞或是接觸不良通過才能繼續驗證

其功能正確性

圖 251 Agilent 93000 SOC Test System

圖 252 為加密數筆資料之波形圖當 start 為 1 時才會啟動加解密電路運算

經過 12 個週期cipher 會輸出密文且 datadone 為 1表示已加密或解密完一筆

資料

CLK

key

reset

start

plain

cipher

datadone

圖 252 start 訊號與 datadone 訊號之關係

圖 253 為加密一筆資料為 8 位元循序輸入(Serial in)由 LSB 先輸入總共花

8 個週期將輸入明文輸入完畢其明文為 9FAA44D8B7C4B44A密文為 32 位元

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

28

循序(Serial out)輸出同樣由 LSB 先輸出故密文為 FBB996FC94890675

resetkeystartplaincipher

datadone

CLK

keystartplaincipher

datadone

CLKreset

4A B4 C4 B7 D8 44 AA 9F 9F

9F9F9F9F9F00000000 00000000 FBB996FC94890675

圖 253 資料加密

圖254為解密一筆資料之波形圖為了驗證此晶片功能是否正確故將圖253

加密過後之數據存為一個測試向量檔當作解密時之輸入比對解密輸出之明文

是否為圖 253 之明文其輸入之密文同樣為 8 位元由 LSB 位元循序輸入其值

為 FBB996FC9489067586 解密後的明文為 32 位元循序輸出其值為

9FAA44D8B7C4B44A從此結果可得知本晶片之功能正確無誤

resetkeystartplaincipher

datadone

CLKresetkeystartplaincipher

datadone

CLK

FB FB FB FB FB00000000 B7C4B44A 9FAA44D8 00000000

86 75 06 89 94 FC 96 B9 FB FB

圖 254 資料解密

93k 不同於一般邏輯分析儀其有一個強大的功能即是可繪製 Shmoo 圖即

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

29

圖為晶片對 VDD 及頻率之掃描圖可充分了解晶片在不同的 IOVDD (提供 pad 的

電壓)下之操作頻率範圍為何圖 255 為加密時的 Shmoo 圖左邊淺色區塊為通

過(pass)右邊深色區塊為失敗(fail)故左邊區塊越大越好我們設定 IOVDD 掃

描範圍為 3~6 V由該圖中可知在 33 V 時其最大頻率可操作在 37 MHz隨

著 VDDIO 電壓上升其最大操作頻率也隨之上升當電壓上升至 36 V 時其操

作頻率可達 39 MHz

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency= 39 MHz

IOVDD=3 VMax frequency= 32 MHz

Encryption

圖 255 加密時的 Shmoo 圖

圖 256 為解密時的 Shmoo 圖此圖與加密時的 Shmoo 圖無太大差別差別

在於當 VDDIO 升至 36 V 時解密之最大操作頻率略高一些為 40 MHz無論

加密或是解密可操作之最大頻率都會隨著 VDDIO 上升而變大隨 VDDIO 下降

而變小並且在 33 V 以下有明顯的變化

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

30

此結果與預期結果有些落差在模擬時在 clk = clk1 之情況下加解密速度

最大可達 526 MHz但晶片量測結果其速度最快只能到達 39 MHz其原因可能

為設計考量不足將於後文 253 節討論

IOVDD=33 VMax frequency=37 MHz

IOVDD=36 VMax frequency=40 MHz

IOVDD=3 VMax frequency= 32 MHz

Decryption

圖 256 解密時的 Shmoo 圖

252 效能比較

表 251 為與先前設計之規格比較表[11] 之架構為管線式(pipeline)架構其

Throughput 為 2100 Mbps是所有文獻當中最高的但其面積也是當中最大的[12]

雖然為半回合硬體之 RC5 架構但其面積還是大於本設計文獻[13]是規格比較

表裡唯一有功率消耗之數據但其功率消耗遠大於本論文所提出的設計

本晶片在下線(tape out)前利用 QuartusII 做過驗證其耗費之邏輯單元為 655

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

31

LEs 而 1 LE ≒ 2 CLB (LE 及 CLB 分別代表 Altera 及 Xilinx 採之邏輯單元之

計算方式)故將本設計換算成 FPGA 之邏輯單位再與文獻[11]~[13]作比較可發

現本設計之面積仍為最小

另外文獻[14]同樣為使用於生醫系統使用之演算法為 AES但此論文之

Throughput 只有 16 Mbps且面積是本設計將近兩倍以上

Works Process Throughput(Mbps)

Maximum frequency

(MHz)

Area(without memory)Power(mW) year

LEs CLBs Gatecount

[11] FPGA 2100 71 NA 998 NA NA 2003

[12] FPGA 133 50 NA 499 NA NA 2005

[13] FPGA 1798 42 4913 2456 NA 1383 2008

[14] 025μm 16 1 NA NA 4k NA 2008

proposed 10667 40 NA NA 164k 587 2010proposed FPGA 1111 42 655 328 NA 516 2010

018μm

表 251 規格比較表

253 討論與檢討

本論文提出之RC5加解密架構應用於可攜式生醫無線通訊系統(詳細系統方塊

圖請參照 21 節)其主要功能為保護病人隱私避免病人資料在傳送過程中被第

三方盜取由於可攜式生醫系統強調的是低功率及低成本所以本論文所實現之

加解密電路與先前論文[11][13]不同在於實現電路之演算法為 RC5 半回合演算法

以及運用四個多工器使加密與解密共用所有運算硬體不但比[11]減少約 67的面

積功率消耗也只有[13]的 42

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

32

[12]同樣實現半回合演算法之電路但此電路只共用了一個雙向循環位移器

其面積約為本架構之 15 倍

[14]與本論文之應用非常類似同樣應用於可攜式之生醫系統故強調的也是

低功率消耗然而該系統使用 AES 演算法其明文長度為固定的 128 位元不像

RC5 演算法可隨系統大小來決定明文長度另外本論文 RC5 電路模擬之最大頻

率可操作在 526 MHzThroughput 為 14027 Mbps其遠大於[14]之 877 倍

在 251 節之量測結果裡可發現量測到的最大頻率只能到達 40 MHz其速

度為模擬速度的 76 原因可能是當初作模擬時沒有考慮其負載效應所以應該

在設計時將量測用的探針之負載考慮進去另外觀察圖 255 之 Shmoo 圖可發現

隨著電壓上升最大頻率會隨之增加依此趨勢應該會到達一個最大值然後隨

著電壓上升而遞減但沒有顯示於該圖中故推測可增加 VDDIO 之電壓使內部

電流增加加快整體電路之充放電速度可找到此晶片可操作之最大頻率

本論文所實現之 RC5 加解密晶片不只能與 ZigBee 無線傳接模組結合也可適

用於其他需要低功耗低成本之生醫無線通訊系統未來如果在生醫系統之研究需

要加密機制便可將此晶片拿來使用對於資料傳輸多一層保障

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

33

第三章 適用於FPW-based生醫感

測器之頻移讀取電路

31 簡介

311 FPW 頻移特性

FPW 感測晶片主要是透過機械方式藉由薄平板傳遞聲波其俯視圖如圖

311根據文獻[27]中心頻率可表示為

)(0

smm CMWSmSff

times=∆=∆ (31)

其中 0f 為起始(未加任何蛋白質在上面)的中心頻率 f∆ 為中心頻率之飄移

量而 mS 及 m∆ 分別表示每單位面積之質量及質量靈敏度MW 是分子的重量 sC

則是附著在表面的分子濃度因此從公式(31)可得知 f∆ 會隨著 sC 和 IgE 抗體之

濃度隨之改變圖 312 為 FPW 之結構剖面圖其資料來源為黃義佑教授實驗室

所提供

圖 311 FPW 感測器照相圖

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

34

圖 312 結構剖面圖

[30]為一 FPW 元件之開發研究論文該論文利用網路分析儀量測 FPW 之頻率

響應如圖 313 所示在沒有任何附著物時其中心頻率為 8749423 MHz而在 IgE

抗體附著後之 FPW 頻率響應其中心頻率為 8742476 MHz如圖 314 所示比

較兩者之中心頻率在有 IgE 抗體附著時中心頻率較低其濃度越高中心頻率

會更低

本論文實現之頻移讀取電路將與[30]裡的同一團隊合作該團隊將研發一中心

頻率範圍在 2~4 MHz 之 FPW 元件因此為了將與該 FPW 進行整合本論文所實

驗之電路線性範圍必須包括此一頻段

圖 313 IgE 抗原附著前之 FPW 頻率響應

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

35

圖 314 IgE 抗原附著後之 FPW 頻率響應

32 電路架構 根據 311 節所提到的 FPW 特性本論文實現一頻移偵測系統如圖 321 所示

其中包括一個控制電路(Control circuit)數位類比轉換器(DAC)電壓頻率轉換器

(VFC)第一及第二峰值偵測器(peak detector1 peak detecot2)兩個 8 位元暫存器

以及一個減法器(subtractor)此系統主要運作方式如下

1 為了產生一個可調控且線性的頻率產生器利用控制電路(Control circuit)

中的 8 位元計數器(b0~b7)由 0 數到 7經由線性的 8 位元數位類比轉換器

(DAC)將輸入的數位值轉換為 256 種不同的電壓輸出(DAC_out)其電壓

之變化隨著輸入之數位值增加而成線性增加接著再將 DAC 輸出的 256

種不同電壓依序輸入線性的電壓頻率轉換器(VFC)便可轉換為一線性遞

增之頻率故當計數器上數一位元時頻率會以線性方式增加整體來看

就像一個線性頻率產生器由於本系統 FPW 感測器之中心頻率為 3 MHz

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

36

故本架構設計頻率掃描範圍為 2~4 MHz同時輸入實驗組感測器(Sensor1)

及對照組感測器(Sensor2)實驗組的感測器上載有 IgE 蛋白質但本設計

並不包括此兩組 FPW 感測器

2 利用兩個峰值偵測器 peak detector1 及 peak detector2 之輸入端連接 Sensor1

及 Sensor2 之輸出端其目的為偵測實驗組與對照組輸出波形之中心頻

率亦即 Vpeak_in1 與 Vpeak_in2 之峰值由於掃描之頻率(2~4 MHz)越靠

近 FPW 元件之中心頻率輸出振幅越大當輸入 Sensor1 或 Sensor2 之頻

率剛好為該 Sensor 之中心頻率此頻率亦為共振頻率其輸出值將達到最

大值因此峰值偵測器利用比較器來比較當前輸入頻率之峰值與前一輸入

頻率之峰值如果當前狀態之電壓較前一狀態高時峰值偵測器之輸出電

壓將被新一狀態取代並作為下一狀態之比較基準如果當前狀態之電壓比

前一狀態之電壓低時則輸出電壓不變直到偵測到更高的電壓才會被更

新更新的同時峰值偵測器將輸出控制訊號 En1 及 En2

3 En1 與 En2 分別為第一暫存器(reg1)和第二暫存器(reg2)之致能訊號當峰

值偵測器之輸出被更新時暫存器之致能訊號為 1使計數器當下的數位

值 D1 及 D2 及時存入暫存器當 256 組頻率掃描完 Sensor1 及 Sensor2

會因為蛋白質所造成中心頻率的飄移而使偵測到峰值的時間點不同故

reg1 和 reg2 分別得到兩種不同的數位值 D2 及 D2其代表偵測到兩種不

同的中心頻率最後利用減法器(subtractor)將 D1 及 D2 相減得到ΔD

經過查表計算便可得知中心頻率差Δf由於中心頻率差與蛋白質濃度成

正比故我們可以很容易計算目標蛋白質的含量

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

37

此架構特別之處在於因有對照組的存在抵銷了環境影響頻移讀取的因素

進而提升數據的準確性

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

Vpe

ak_i

n

Vpeak1 Vpeak2

Vpeak1 Vpeak2

En

En

Vpe

ak_i

n

圖 321 頻移讀取電路整體架構圖

33 系統驗證 為了證實此頻移讀取系統之可行性在設計晶片以前先利用離散元件組合

出一個系統的雛型如圖 331 所示此系統主要分為三部分PCB 印刷電路板

8051 微控器及 FPGA功能分別如下

PCB 印刷電路板主要為類比控制電路其中包括的元件有可程式頻率掃描

波形產生器(Programmable Frequency Scan Waveform Generator 簡稱 PFSWG)

[15]開關及放大器PFSWG 係等效於 DAC 加上 VFC 輸出的波形而峰值

偵測器則是利用放大器與開關組成依照[15]之使用說明將控制訊號封包寫

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

38

入 FPGA 輸入至 PFSWG即可依序產生 3~10 kHz 之弦波另外兩排電容電

感為 FPW 之等效模型 sensor1 及 sensor2可藉由改變其電感值進而使中心

頻率改變但因受限於離散元件之頻寬限制本系統只能到 kHz 等級之頻帶

但仍可驗證系統之功能性與可行性

可程式邏輯閘陣列(Field Programmable Gate Array FPGA)由外部輸入 4 MHz

之石英振盪器(crystal oscillator)利用 FPGA 除頻後為 1 MHz當作系統之時

脈並產生數位控制訊號 reset1reset2 和 reset3 以控制 PCB 上之峰值偵測器

最後將兩組暫存器 reg1 及 reg2 之數值輸出

8051 微控器當 FPGA 裡的計數器數完代表頻率已經掃瞄完畢此時 FPGA

將 reg1 及 reg2 之數位訊號傳送至 8051 作運算然後利用 C 語言控制 8051

將相對應之頻率顯示於 LCD 上8051 之測試板有兩個按鈕一個為重置按鈕

(Reset)其作用為系統初始化一為切換按鈕(Switch)其功能為切換顯示模

式

FPGA

8051微控器

PCB

Crystal oscillator

Switch amp Reset

LCD

sensor2 sensor1

PFSWG Peak detector1 Peak detector2

圖 331 頻移讀取電路系統驗證雛型

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

39

331 驗證波形

圖 332 為示波器顯示之波形我們先量測對照組其中 Vpeak21 為峰值偵測

器之輸出每更換一個頻率其值就會被重置一次在同一個頻率下Vpeak21

為輸入訊號(Vpeak_in2)之峰值並且在偵測到更高的電壓之前此一輸出不會變

更Vpeak21 會另外與 Vpeak22(未顯示於圖中)作比較當 Vpeak21 比 Vpeak22 高

時Vpeak22 會更新為 Vpeak21 之值而 En2 是 reg2 之致能訊號只要 Vpeak22

有被更新En1 就會為 1否則為 0由此實驗量測之波形可證實本系統設計之極

高可行性

En2Vpeak21

Vpeak_in2 圖 332 頻移讀取電路驗證系統波形

圖 333 為兩組感測器在 3~10 kHz 之頻率掃描下的波形圖很明顯可以看出

實驗組與對照組之中心頻率相異此驗證系統藉由 8051 微控器上的切換按鈕

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

40

(Switch)可顯示兩種模式於 LCD 上如圖 334 及 335 所示分別為 sensor1 及

sensor2 個別之中心頻率以及中心頻率之飄移量

46 kHz

54 kHz sensor2

sensor1

圖 333 兩組感測器之輸出波形比較

圖 334 兩組感測器個別之中心頻率

圖 335 兩組中心頻率相減後的飄移量

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

41

34 電路設計 在 33 節以離線元件證實了頻移讀取電路之架構可以偵測兩組感測器中心頻

率之飄移量我們以同樣的原理作成系統單晶片(SOC)可以有效降低系統之成

本也可減少連接離散元件之線路間的雜訊及阻抗來增加其可靠度及速度並且

將偵測之頻率範圍提高至 MHz 級之頻帶圖 321 與圖 331 之對照關係如圖 341

所示由圖中可清楚看出圖 331 之離散元件系統如何對應到晶片上之頻移讀取電

路系統之子電路

控制電路Control circuit

數位類比轉換器DAC

電壓頻率轉換器VFC

實驗組Sensor1

對照組Sensor2

第一峰值偵測器peak detector1

第二峰值偵測器peak detector2

第一暫存器reg1

第二暫存器reg2

減法器subtractor

Reset1Reset2

Reset3

Reset1Reset2

Reset3

CLK

RESET8

b0~b7

En1

Δf DAC_out VFC_out

Vpeak_in1

RE

SET

Init

Vpeak_in2

Sensor1_in

Sensor1_out

Sensor2_in

Sensor2_out

Vpeak11 Vpeak12

Vpeak21 Vpeak22

D1

D2

FPW allergy biosensor

8

8

8

8

En2

VFC

_in

圖 341 離散元件系統與積體電路系統之比較

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

42

系統單晶片之實現將 PFSWG 以一個 8 位元之 DAC 及 VFC 取代由於架構不

同故所輸入之控制訊號也與 PFSWG 相異PFSWG 需以 FPGA 按照[30]之說明

給封包因為此元件輸出模式不只一種但在本論文只需要一個計數器及簡單的

狀態機便可以控制 DAC 及 VFC 實現線性頻率產生器另外峰值偵測器及暫存

器以同樣的原理將 PCB 上之類比電路以 Cadence 軟體模擬實作成晶片該系統

單晶片之整架構如圖 321 所示其各子電路將在下面章節逐一介紹

341 數位類比轉換器

本論文使用之數位類比轉換器[31]如圖342所示為八位元電流導航式數位類

比轉換器(current-steering DAC)此架構主要是由二進位權重(binary-weighted)電流

源(current source)方式來實現所以需要八個不同寬長比的電流鏡(current mirror)

產生權重式之電流再經由控制電路之計數器所輸出的b0~b7控制電流源之開關

其編碼方式為二進位數位輸入來得到所要的輸出電流總合(iOUT)最後經由輸出電

阻(RL)將電流轉為輸出電壓(DAC_out)至VFC輸入端

圖343為單一電流源(current cell)其中vbias1及vbias2為控制電流大小之偏

壓為了增加阻抗及抗雜訊之能力電流源以PM10i及MP11i疊接(cascode)方式呈

現NM5i與NM6i為電流源之開關其控制開關訊號為bi圖中i=0~7表示圖342

電流鏡中的每一組電流源依其長寬比產生不同大小之電流2iI當i=0時電流為

圖342中的電流源I其中PM100與PM111是最小單位電流源(1 LSB)NM50與

NM60為控制電流是否通過之開關而b0為計數器之最低位元圖344為提供電流

鏡之偏壓電路其PM50與PM51之長寬比與電流鏡之最小單位電流源相等(PM100

與PM111)RA為外掛電阻調整輸出vbias1及vbias2之大小

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

43

I

b0LSB

16I

b4

8I

b3

4I

b2b1

32I

b5

64I

b6

128I

b7

MSB

2I

iOUT

RLRB

DAC_out

圖 342 8 位元之二進位權重電流源數位類比轉換器

vbias1

vbias2

PM10i

PM11i

bi

RLRB

NM5i NM6ibi

2iI

圖 343 單位電流源

PM50

PM51vbias1

vbias2

RA

圖 344 偏壓電路

342 電壓頻率轉換器

圖 344 係參考文獻[23] [28] [29]主要的目的為從 DAC 輸出不同的電壓值

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

44

DAC_out輸入至 VFC 之輸入端 VFC_in產生相對應的頻率 VFC_out由輸入端

放大器 opa1 的虛短路效果控制流過電阻 Rs 的電流再經過電流鏡 PM0PM1 及

PM2 控制流經電容 C1 的電流來改變充放電速度其中 PM0 為 PM2 之 M 倍

VH 及 VL 由偏壓電路產生當 C1 上端的電壓超過 VH則 VWC [28]送出邏輯 0

使二對一多工器 Switch2_1 的 ac 相接令 C1 放電當 C1 上端的電壓低於 VL

則 VWC 送出邏輯 1 讓 Switc2_1 的 bc 相接令 C1 充電VFC_in (=DAC_out)

之電壓值保持不變時會使 VWC 產生的充放電訊號速度固定因而產生一個固定

頻率VWC 的輸出端 Vo 接電容 C2降低訊號升降的速度使輸出波行近似弦波

再接一緩衝放大器 opa2其目的為降低輸出負載的影響根據[28]理想輸出頻率

之公式如下

The frequency of MVLVHRC

inVFCoutVFCS sdotminussdotsdotsdot

=)(12

__ (32)

從上式可以看出輸出頻率與輸入電壓成線性關係本論文模擬之 VFC 敏感

度為 42 kHzmV線性範圍為 2~4 MHz

Switch2_1 VWC

opa1

opa2

VH

VL

InitVFC_in

VFC_out

Rs

b a

c

PM0 PM1

NM0

NM1

PM2

NM2

C1

C2

01Vi

Vo

圖 345 VFC 之電路架構

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

45

圖 345 為 VWC 之架構Vi 經過比較器 com1 及 com2分別與 VH 與 VL 作

比較在輸出 Vo 為 0 的情況下a c 相接使與 VL 作比較的 com2 輸出通過在

輸出為 1 的情況下b c 相接使與 VH 作比較的 com1 輸出通過另外Init 連

接頻移讀取電路系統之 RESET當 Init 為 1 時c 點接地此時 VFC 為重置狀態

com1VH

com2VL

Vi Switch2_1a

bbuffer Vo

Init

Iref

Iref1

c

Switch

圖 346 視窗比較器[28]

343 峰值偵測器

圖321之頻移讀取電路中其兩個峰值偵測器係由同一架構組成如圖346所

示分別位於兩個FPW蛋白質感測器的輸出端FPW蛋白質感測器的輸出端

(vpeak_in1或vpeak_in2)接至峰值偵測器之輸入端vpeak_in由於C50需要充電至穩

定電壓所需之最少時間為80 micros所以每更換一個頻率需要持續80micros而Reset1

Reset2及Reset3為控制電路輸出訊號其詳細之操作步驟如下

1 一開始將Reset1 Reset2 Reset3為1使電容C50C51放電至0 V及重置暫存器

使En為0當Reset1為0時sw4導通而Reset1為0時使sw3導通

2 在80 micros內當電壓vpeak_in比Vpeak1高時OPA40之輸出1使sw1導通讓Vpeak1

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

46

存住vpeak_in之峰值Vpeak1藉由Reset1每80 micros會進行一次重置的動作其

主要是因為更換頻率時如果Vpeak1開始下降Vpeak2不應該被更新且En為0

但如果Vpeak1沒有在每80 micros被重置可能會造成Vpeak1在下降過程中其震盪

之峰值仍高於Vpeak2導致Control2為1而使En為1這會使整體系統所偵測到

的中心頻率為錯誤的而Vpeak2則每掃完256個頻率後才會經由Reset2重置一

次當Reset1變為邏輯1之前Reset3會比Reset1先升為邏輯1重置暫存器輸出

之En為0使sw6不導通因此當Vpeak1重置時不會連帶Vpeak2也重置

3 當下一組輸入訊號(即為下個80 micros)使Vpeak1的訊號比先前儲存之Vpeak2高

時則Control2會由0變為高電位因此En變為邏輯1使sw6導通Vpeak2的值

被更新成更高的值Vpeak1此時表示目前FPW蛋白質感測器的輸出有更高的峰

值即輸入頻率更接近FPW蛋白質感測器的共振頻率

4 當完成2~4 MHz的掃描後Vpeak2會進行一次重置的動作(由Reset2控制)另

外OPA40及OPA41之偏壓為同一個Vbias其值為05 V

Vbiasvpeak_in

C50

sw1 Vpeak1

(Vpeak11 or Vpeak21)

OPA41

D QControl2

En (En1 or En2)

C51

sw6

sw2Reset1

sw5Reset2

Reset3

vpeak_in1

vpeak_in2

OPA40

Vpeak2 (Vpeak12 or Vpeak22)

sw4

sw3

圖 347峰值偵測器

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

47

344 數位控制電路

控制電路的輸出訊號主要為控制數位類比轉換器電壓頻率轉換器及峰值偵

測器之運作圖 347 為 3 位元之除頻器產生速度為八分之一倍的時脈即 tclk

圖 348 為 9 位元之計數器輸出 Q20~Q28圖 349 為 8 位元計數器輸出 b0~b7

至 DAC 輸入圖 3410 為 Reset1 Reset2 Reset3 產生器主要為控制峰值偵測器

之運作

TFF

VDD

Q10

TFF

Q11

TFF

Q12

clk

Reset

tclk

圖 348 3 位元除頻器

TFF

Q20

TFF

Q21

TFF TFF

Q22

VDD

TFF

Q23

TFF

Q24 Q25

TFF

Q26

TFF

Q27

TFF

Q28

tclk

Reset

圖 349 9 位元計數器

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

48

TFF

b0

TFF

b1

TFF TFF

b2

TFF

b3

TFF

b4 b5

TFF

b6

TFF

b7

en_control

tclk

en_control

圖 3410 8 位元計數器

Q10Q11Q12 Reset1

Q28

Q27Reset2

Q12Q11Q10

Reset3

en_control

圖 3411 Reset1 Reset2 Reset3 產生器

35 電路模擬與晶片實作

351 電路模擬與分析

圖 351 為頻移讀取電路整體系統模擬圖Sensor1 為實驗組Sensor2 為對照

組在圖 321 中Vpeak12 及 Vpeak22 為分別追蹤兩個感測器輸出訊號(Vpeak_in1

及 Vpeak_in2)的峰值當偵測到新的峰值時En1 為 1反之則 En1 為 0En2

之工作模式如同En1由圖351可看出En1及En2最後為 1之處剛好是在兩個FPW

感測器的中心頻率

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

49

output of Sensor2

output ofSensor1

En2 (enable of path1)

En1 (enable of path1)

Vpeak2

Vpeak1

Center frequency2

Center frequency1

Vpeak22

實驗組

Vpeak_in2

Vpeak_in1

對照組

Vpeak12

圖 351 頻移讀取電路系統模擬圖

圖 352 為實驗組與對照組之交流掃頻模擬中心頻率(共振頻率)分別是 354

MHz 與 336 MHz

實驗組(Sensor1)336 MHz

對照組(Sensor2)354 MHz

單位(MHz)

單位

(mV

)

圖 352 實驗組與對照組之交流掃頻模擬

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

50

圖 353 為計數器數完 256 個值後對照組暫存器最後一次更新之波形En2

為 1 時表示暫存器值被更新此時 VFC 輸出的頻率為 353 MHz 與直接拿對照

組 Sensor2 做頻率掃描的 354 MHz 相近誤差不到 03

圖 354 為實驗組暫存器的最後一次更新時的波形 En1 為 1 時表示暫存器

值被更新觀測此時 VFC 輸出的頻率為 33MHz 與直接拿實驗組 Sensor1 做頻率

掃描的 336 MHz 相近誤差不到 17

圖 353 對照組之中心頻率

圖 354 實驗組之中心頻率

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

51

圖 355 為 DAC 模擬後得到的 INL其值小於plusmn05 個 LSB圖 356 為 DAC

模擬後得到的 DNL其值也小於plusmn05 個 LSB因此DAC 之 INL 及 DNL 皆在可

接受範圍內

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

INL

單位(bit count)

INL

圖 355 DAC 模擬之 INL

-02

-01

0

01

02

03

04

05

06

0 50 100 150 200 250 300

DN

L

單位(bit count)

DN

L

圖 356 DAC 模擬之 DNL

圖 357 為 VFC 電壓對頻率之關係根據 DAC 之輸出頻率從 1 MHz 到 5

MHz圖中有兩項數值一項為實際值(real data)以 freal 表示一項為理想值(ideal

data)以 fideal 表示其線性度誤差(linearity error)之計算為(freal-fideal)fmax經過此公

式計算頻率 1~5 MHz 之線性度誤差為 84以下而 2~4 MHz 之線性度誤差為

54以下因此由這兩項數據可得知在 1~5 MHz 之線性度較差但由於我們

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

52

的系統只需對 2~4 MHz 作掃描所以仍然在可接受範圍內

圖 357 VFC 電壓對頻率之關係

圖 358 為峰值偵測器模擬圖當輸入從 16 V 變成 1603 V 時此時因為峰

值偵測器偵測到更高的值所以輸出為 1而當輸入從 1603 V 變成 16 V 時此

時因為峰值偵測器沒有偵測到更高的值所以輸出為 0而 En 為暫存器的致能訊

號所以當偵測到更高的值的時候暫存器就會將計數器目前的數位值存入當

計數器掃完 256 個值最後暫存器所存住的數位值即為對應到該感測器之共振頻

率

Vpeak_in

En

1 1 0

16 V

1603 V

16 V

圖 358 峰值偵測器模擬圖

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

53

352 晶片實作

圖 359 為頻移讀取電路之晶片照相圖使用製程為 TSMC 018 microm CMOS 製

程其封裝種類為 LCC68晶片大小為 15731018 mm2功率消耗為 8mW最

大操作頻率為 01 MHz

Peak detectors

Control circuit DAC VFC1

018

mm

1473 mm

圖 359 頻移讀取電路之晶片照相圖

36 晶片量測結果與討論

361 晶片量測結果與分析

圖 361 為 DAC 與 VFC 之量測結果當 DAC 輸入為 0 時初始頻率為 600

kHz此時 DAC 之輸出接近 0 V當 DAC 啟動時VFC 所輸出頻率為 1 MHz當

DAC 數至 255 時VFC 所量到之頻率為 45 MHz故其頻率範圍涵蓋了預定規格

(2~4 MHz)DAC 之時序量測結果亦為線性

圖 362 為峰值偵測器之量測結果上面之訊號為暫存器之致能訊號(En1)下

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

54

面為訊號產生器輸入之訊號 vpeak_in1為了測試峰值偵測器之誤差範圍我們將

輸入振幅下降之範圍逐漸拉大按照本論文所模擬之結果如果當前所偵測到之

電壓沒有前一狀態之電壓高時En1 應該為 0才不會將暫存器存入新的值然而

量測結果顯示只有將電壓到 60 mV 以上峰值偵測器才能判斷正確

圖 363 為量測過後的 INL其值在plusmn05 個 LSB 之內和模擬結果一樣圖

364 顯示量測結果之 DNL 比模擬結果多 01 LSB

圖 365 為 VFC 量測後電壓對頻率的相對關係其線性範圍可從 0~5MHz線

性度誤差為 52以下而在 2~4 MHz 之線性度誤差為 34以下此量測結果比

模擬的結果(2~4 MHz)掃描範圍更廣

VFC_out

DAC_out

圖 361 DAC 與 VFC 量測結果

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

55

圖 362 峰值偵測器之量測結果

INL

-06

-04

-02

0

02

04

06

0 50 100 150 200 250 300

單位(bit count)

圖 363 DAC 量測之 INL

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

56

DN

L

-06

-05

-04

-03

-02

-01

-1E-15

01

02

03

04

05

0 50 100 150 200 250 300

單位(bit count)

圖 364 DAC 量測之 DNL

圖 365 VFC 量測結果之電壓對頻率相對關係

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

57

362 預計規格與實測結果

表 361 為預訂規格與實測結果得到以下結論

1 此晶片中的數位類比轉換器模擬與量測得到的結果差異不大只有在量測的

DNLgt05 LSB可能為外在雜訊之影響

2 峰值偵測器在模擬的時候只有 3 mV 之誤差但實際量測結果確有 60 mV 之誤

差原因可能為峰值偵測器之偏壓 Vbias 不準之緣故

3 而 VFC 在模擬時較線性只有 2~4 MHz但實測結果比預訂規格還好範圍

變為 0~5 MHz且線性度減誤差少為 34故偵測範圍加大因此可以保證

FPW 加了蛋白質之後其中心頻率不會落在頻率掃描範圍之外

表 361 預計規格與實測結果

DAC Peak detector

INL DNL sensitivity

預定規格 le05 LSB le05 LSB 3 mV

實測結果 le05 LSB le06 LSB 60 mV

VFC

輸出範圍 線性度誤差

預訂規格 2 MHz~4 MHz 54

實測結果 0 MHz~5 MHz 34

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

58

363 討論與檢討

本章節實現一頻移讀取電路其主要目的為讀取實驗組與對照組之 FPW 生醫

感測器之中心頻率飄移量將此電路所量測之結果交給其他相關醫療研究團隊作

實際換算便可得知其實驗組所吸附 IgE 蛋白質之濃度

本論文為了加強系統之準確性及可靠度先利用離散元件實現系統架構其

中包括 PCBFPGA 及 8051 微控器將系統以 kHz 級之頻帶顯示於 LCD 上故

此驗證模擬證實了此系統之可行性非常高接著我們將之做成系統單晶片以降

低成本並提升速度

本論文已利用 TSMC 018 microm 製程將系統實現其 DAC 與 VFC 之規格都有達

到預期但是從圖 361 發現 VFC 之振幅會隨頻率增加而變小這也將影響到後

級的峰值偵測器且峰值偵測器之誤差比模擬時增加了 20 倍使整體系統失去了

準確性

雖然量測結果有些沒有達到預期規格但此電路架構已初步做過系統驗證模

擬未來只需將 VFC 及峰值偵測器之電路架構稍作改進將可取代既耗成本又花

時間的傳統醫療檢測方法

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

59

第四章 結論與未來工作

本論文包含了兩個主題

(一) 應用於攜帶式生醫系統之低功率半回合 RC5 加解密演算法之電路

在第二章中我們利用半回合演算法將原本加密一回合所需之面積減少一

半並利用四個多工器將加解密硬體結合比起以往實現之 RC5 架構更省面積

功率消耗也隨面積減少而降低適合應用用於可攜式之生醫系統本設計已在國

家晶片中心審查為前瞻性晶片晶片編號為 T18-99A-11a論文已發表在 2011

IEEE ICCE 會議[32]在未來的工作可利用 RC5 本身演算法之優勢將明文回

合數與鑰匙長度參數化擴充其應用面使此晶片可使用於生醫系統之外的無線

通訊傳接模組並且也可依系統之需求來設定不同加密強度的模式

(二) 適用於 FPW-based 生醫感測器之頻移讀取電路

在第三章裡要特別感謝我的生醫小組成員陳韻琦與蔡岳達此晶片為我們

三個共同完成而我負責的部分為整合每一個子電路以及電流式的數位類比轉

換器之設計在實現系統單晶片之前我們先設計一離散元件組成的頻移讀取電

路證明此系統之原理正確最後利用 TSMC 018 microm 製程完成系統單晶片此設

計也經過 CIC 自費下線為前瞻性晶片此頻移讀取電路已經進行第二版之設計

其主要目的為改善第一版之峰值偵測器及 VFC峰值偵測器必須將輸入電容隔

絕使之不影響 FPW 之等效電容VFC 更改為更線性的 OTA-C另外考量到 FPW

等效之負載極大為了使輸出不致於衰減太多而導致峰值偵測器無法判讀故須

在 FPW 元件前級需加一個緩衝器(buffer)後級再加上一級放大器將衰減之訊號放

大

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

60

參考文獻

[1] C-C Wang C-C Huang J-M Huang C-Y Chang and C-P Li ldquoZigBee 868915 MHz transceiver for wireless personal area networkrdquo IEEE Trans on Very Large Scale Integration (VLSI) Systems vol 16 no 7 pp 936-939 Jul 2008

[2] H Cho H Jang and Y Baek ldquoPractical localization system for consumer devices using ZigBee networksrdquo IEEE Trans on Consumer Electronics vol 56 no 3 pp 1562-1569 Aug 2010

[3] K Gill S-H Yang F Yao and X Lu ldquoA ZigBee-based home automation systemrdquo IEEE Trans on Consumer Electronics vol 55 no 2 pp 422-430 May 2009

[4] W Stallings Cyptography and network security principles and practice 2nd ed Prentice Hall 1999

[5] J Daemen S Borg and V Rijmen The Design of Rijndael AES - The Advanced Encryption Standard Springer-Verlag 2002

[6] R L Rivest ldquoThe RC5 encryption algorithmrdquo in Proc 1994 Leuven Workshop on Fast Software Encryption vol 1008 pp 86-96 Springer-Verlag 1995

[7] ldquoWireless transport layer security WTLSrdquo WAP Technical Specifications Version 20 2002

[8] C Fan J Tan and P Zheng ldquoLow-speed wireless networks research and simulation based on RC5rdquo in Proc 5th International Conference on Wireless Communications Networking and Mobile Computing pp 1-4 Sep 2009

[9] K M Rudrappa H D Maheshappa C Puttamadappa K Somashekar and K S V Prasad ldquoImplementing RC5 protocol for remote control

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

61

applicationsrdquo in Proc 2009 International Conference on Control Automation Communication and Energy Conservation pp 1-6 Jun 2009

[10] A Schubert and W Anheier ldquoEfficient VLSI implementation of modern symmetric block ciphersrdquo in Proc 6th IEEE International Conference on Electronics Circuits and Systems vol 2 pp 757-760 Sep 1999

[11] N Sklavos C Machas and O Koufopavlou ldquoArea optimized architecture and VLSI implementation of RC5 encryption algorithmrdquo in Proc 10th IEEE International Conference on Electronics Circuits and Systems vol 1 pp 172-175 Dec 2003

[12] H Li J Li and J Yang ldquoAn efficient and reconfigurable architecture for RC5rdquo in Proc Canadian Conference on Electrical and Computer Engineering pp 1648-1651 May 2005

[13] O Elkeelany and S Nimmagadda ldquoEffect of loop-unrolling in hardware reconfigurable implementations of RC5-192 encryption algorithmrdquo in Proc IEEE Region 5 Conference pp 1-4 Apr 2008

[14] K Hyejung K Yongsang and Y Hoi-Jun ldquoA low energy bio sensor node processor for continuous healthcare monitoring systemrdquo in Proc IEEE Asian Solid-State Circuits Conference pp 317-320 Nov 2008

[15] httphealthntuhgovtwhealthnew1026htm

[16] H J Gould B J Sutton A J Beavil R L Beavil N McCloskey HA Coker D Fear and L Smurthwaite ldquoThe biology of IgE and the basis of allergic diseaserdquo Annual Review of Immunology vol 21 pp 579-628 Apr 2003

[17] R M Lequin ldquoEnzyme Immunoassay (EIA)Enzyme-Linked Immunosorbent Assay (ELISA)rdquo Clinical Chemistry vol 51 no 12 pp 2415-2418 Sep 2005

[18] X Su and J Zhang ldquoComparison of surface plasmon resonance spectroscopy and quartz crystal microbalance for human IgE quantificationrdquo Sensors and Actuators B Chemical vol 100 no 3 pp

62

309-314 Sep 2004

[19] X Su F T Chew and S F Li ldquoPiezoelectric quartz crystal based labelfree analysis for allergy diseaserdquo Biosensors amp Bioelectronics vol 15 no 11-12 pp 629-39 May 2000

[20] W-Y Chang P-H Sung C-H Chu C-J Shih and Y-C Lin ldquoPhase detection of the two-port FPW sensor for biosensingrdquo IEEE Sensor Journal vol 8 no 5 pp 501-507 May 2008

[21] W-Y Chang Y-C Lin W-W Ke H-L Ning and P-H Sung ldquoPhase detection of the two-port FPW sensor for biosensingrdquo in Proc 2005 27th Annual Inter Conf of the Engineering in Medicine and Biology Society pp 538-541 Jan 2006

[22] D Wobschall ldquoA frequency shift dielectric soil moisture sensorrdquo IEEE Trans on Geoscience Electronics vol GE-16 no 2 pp 112-118 Apr 1978

[23] 李志琛ldquo高敏感度 CMOS 電壓對頻率轉換器與靜態式記憶體用高速電

流式感測放大器rdquo 國立中山大學電機工程學系碩士班碩士論文 1993

[24] A Hassibi and T H Lee ldquoA programmable 018-um CMOS electrochemical sensor microarray for biomolecular detectionrdquo IEEE Sensor Journal vol 6 no 6 pp 1380-1388 Dec 2006

[25] J Zhang N Trombly and A Mason ldquoA low noise readout circuit for integrated electrochemical biosensor arraysrdquo in Proc 2004 IEEE Sensors vol 1 pp 36-39 Oct 2004

[26] M J van der Werff Y J Yuan E R Hirst W L Xu H Chen and J E Bronlund ldquoQuartz crystal microbalance induced bond rupture sensing for medical diagnosticsrdquo IEEE Sensor Journal vol 7 no 5 pp 762-769 May 2007

[27] I-Y Huang and M-C Lee ldquoDevelopment of a FPW allergy biosensor for human IgE detection by MEMS and cystamine-based SAM technologiesrdquo Sensors and Actuators B Chemical vol 132 no 1 pp 340-348 May 2008

63

[28] 李宗哲ldquo小變化之 1MHz 時脈產生電路高敏感度線性電壓對頻率轉換

器與適用於 NTSC 同步分離之高 PSR 偏壓電路rdquo 國立中山大學電機

工程學系碩士班碩士論文 2004

[29] B Razavi Design of Analog CMOS Integrated Circuits McGraw-Hill Book co press Preview edition 2000 pp 938-947

[30] I-Yu Huang and M-C Lee ldquoDevelopment of a FPW allergy biosensor for human IgE detection by MEMS and cystamine-based SAM Technologiesrdquo Sensors and Actuators B-Chemical vol 132 2 pp 340-348 May 2008

[31] P E Allen and D R Holberg CMOS Analog Circuit Design 2nd ed New York Oxford University Press 2002

[32] Y-R Lin C-H Hsu and C-C Wang ldquoLow power RC5 cipher for ZigBee portable biomedical systemsrdquo in Proc 2011 IEEE International Conference on Consumer Electronic pp 615-616 Jan 2011

• 致謝
• 摘要
• Abstract
• 圖次
• 表次表 251 規格比較
• 第一章 概論
• • 11 研究動機
  • • 111 生醫無線通訊之加解密演算法
    • 112 彎曲平板波IgE 過敏原偵測器讀取電路系統
    • • 12 相關技術與文獻探討
      • • 121 RC5加解密演算法
        • 122 適用於IgE抗體濃度偵測之系統
        • • 13 論文架構
          • • 第二章 應用於攜帶式生醫系統之低功率半回合RC5加解密演算法之電路
            • • 21 簡介
              • • 211 RC5 加解密之演算法分析
                • 212 RC5 鑰匙擴展演算法分析
                • • 22 電路架構
                  • 23 電路設計
                  • • 231 半回合RC5加解密演算法電路
                    • 232 RC5 鑰匙擴展電路
                    • 233 雙向循環位移器
                    • • 24 電路模擬與晶片實作
                      • • 241 電路模擬與分析
                        • 242 電路佈局圖
                        • 243 晶片實作
                        • • 25 晶片量測
                          • • 251 晶片量測與結果
                            • 252 效能比較
                            • 253 討論與檢討
                            • • 第三章 適用於FPW-based生醫感測器之頻移讀取電路
                              • • 31 簡介
                                • • 311 FPW 頻移特性
                                  • • 32 電路架構
                                    • 33 系統驗證
                                    • • 331 驗證波形
                                      • • 34 電路設計
                                        • • 341 數位類比轉換器
                                          • 342 電壓頻率轉換器
                                          • 343 峰值偵測器
                                          • 344 數位控制電路
                                          • • 35 電路模擬與晶片實作
                                            • • 351 電路模擬與分析
                                              • 352 晶片實作
                                              • • 36 晶片量測結果與討論
                                                • • 361 晶片量測結果與分析
                                                  • 362 預計規格與實測結果
                                                  • 363 討論與檢討
                                                  • • 第四章 結論與未來工作
                                                    • 參考文獻

63

[28] 李宗哲ldquo小變化之 1MHz 時脈產生電路高敏感度線性電壓對頻率轉換

器與適用於 NTSC 同步分離之高 PSR 偏壓電路rdquo 國立中山大學電機

工程學系碩士班碩士論文 2004

[29] B Razavi Design of Analog CMOS Integrated Circuits McGraw-Hill Book co press Preview edition 2000 pp 938-947

[30] I-Yu Huang and M-C Lee ldquoDevelopment of a FPW allergy biosensor for human IgE detection by MEMS and cystamine-based SAM Technologiesrdquo Sensors and Actuators B-Chemical vol 132 2 pp 340-348 May 2008

[31] P E Allen and D R Holberg CMOS Analog Circuit Design 2nd ed New York Oxford University Press 2002

[32] Y-R Lin C-H Hsu and C-C Wang ldquoLow power RC5 cipher for ZigBee portable biomedical systemsrdquo in Proc 2011 IEEE International Conference on Consumer Electronic pp 615-616 Jan 2011

• 致謝
• 摘要
• Abstract
• 圖次
• 表次表 251 規格比較
• 第一章 概論
• • 11 研究動機
  • • 111 生醫無線通訊之加解密演算法
    • 112 彎曲平板波IgE 過敏原偵測器讀取電路系統
    • • 12 相關技術與文獻探討
      • • 121 RC5加解密演算法
        • 122 適用於IgE抗體濃度偵測之系統
        • • 13 論文架構
          • • 第二章 應用於攜帶式生醫系統之低功率半回合RC5加解密演算法之電路
            • • 21 簡介
              • • 211 RC5 加解密之演算法分析
                • 212 RC5 鑰匙擴展演算法分析
                • • 22 電路架構
                  • 23 電路設計
                  • • 231 半回合RC5加解密演算法電路
                    • 232 RC5 鑰匙擴展電路
                    • 233 雙向循環位移器
                    • • 24 電路模擬與晶片實作
                      • • 241 電路模擬與分析
                        • 242 電路佈局圖
                        • 243 晶片實作
                        • • 25 晶片量測
                          • • 251 晶片量測與結果
                            • 252 效能比較
                            • 253 討論與檢討
                            • • 第三章 適用於FPW-based生醫感測器之頻移讀取電路
                              • • 31 簡介
                                • • 311 FPW 頻移特性
                                  • • 32 電路架構
                                    • 33 系統驗證
                                    • • 331 驗證波形
                                      • • 34 電路設計
                                        • • 341 數位類比轉換器
                                          • 342 電壓頻率轉換器
                                          • 343 峰值偵測器
                                          • 344 數位控制電路
                                          • • 35 電路模擬與晶片實作
                                            • • 351 電路模擬與分析
                                              • 352 晶片實作
                                              • • 36 晶片量測結果與討論
                                                • • 361 晶片量測結果與分析
                                                  • 362 預計規格與實測結果
                                                  • 363 討論與檢討
                                                  • • 第四章 結論與未來工作
                                                    • 參考文獻