10/08/2011

1

RekabentukRekabentuk Berbantu Berbantu

KomputerKomputer

Pengenalan Pengenalan OrCADOrCAD

Lukisan SkematikLukisan Skematik

Analisis Arus TerusAnalisis Arus Terus

Analisis Fana Analisis Fana

Analisis Litar DigitalAnalisis Litar Digital

Reka bentuk PCBReka bentuk PCB

Analisis Arus Ulang AlikAnalisis Arus Ulang Alik

• Simulation Program with Integrated Circuit Emphasis(SPICE)

• Digunakan utk: – menyemak integriti litar,

– meramal kelakuan litar.

• PSpice tidak tidak casecase sensitivesensitive;;– bermaksud Vbus, VBUS, vbus dan vBuS dianggap serupa.

• Bukan simulasi masa sebenar (real time simulation); – analisis dilakukan dalam julat masa yang ditetapkan

Takrif Nilai Komponen PSpice

• Nilai komponen ditulis tanpa unit

• Ditulis dalam bentuk: – perpuluhan,

• Cth: 500, 1.2

– saintifik ,

• Cth: 25e+03, 33E-06

– format PSpice (Nilai → pekali → unit (pilihan))

• Cth: 100k, 33.33u, 5.6Meg

samb.

• Oleh kerana PSpice tidak membezakan huruf besar atau kecil, pemuat 2.2µF boleh ditulis dengan kaedah berikut:– 2.2uf

– 2.2UF

– 2.2uF

– 2.2Uf

– 2.2u

– 2.2U

– 2.2e-06

– 2.2E-06

– 0.0000022

2.2 u F

Nilai Pekali Unit

10/08/2011

2

Jadual Pekali PSpiceUnit Simbol Pspice Pekali

Femto f/F 1 X 10-15

Piko p/P 1 X 10-12

Nano n/N 1 X 10-9

Mikro u/U 1 X 10-6

Mil mil 2.54 X 10-6

Mili m/M 1 X 10-3

Kilo k/K 1 X 103

Mega meg/Meg/MEG 1 X 106

Giga g/G 1 X 109

Tera t/T 1 X 1012

Nota : 1 X 103 = 1e+03

• Reka bentuk Rata– lukisan skematik dengan satu atau beberapa m/s tanpa hierarki

• Reka bentuk Berhierarki– lukisan beberapa m/s dengan hierarki yang sama atau hierarki berbeza pada lipatan (folder) yang berbeza.

– Lipatan disusun mengikut hierarki. Hierarki paling atas berada pada lipatan teratas dituruti oleh hierarki berikutnya.

Kaedah penyambungan

• Terdapat 2 jenis kaedah pendawaian (penyambungan) antara komponen dan titik rujukan:– Sambungan terus (hardwire connection)

• komponen disambung terus ke komponen berikutnya.

• sesuai untuk komponen sedikit dengan hubungan minima.

– Sambungan maya (virtual connection)

• komponen disambung ke komponen lain / titik rujukan secara maya.

• kaedah alternatif untuk menghasilkan lukisan skematik dengan lebih teratur tanpa kecelaruan sambungan.

Sambungan Terus

Jaringan (Net): sambungan (pendawaian) yang menyambung antara komponen / titik rujukan Nama Rujukan

Nilai komponen

Rujukan bumi

V1

3V

R1

1k

C1

100n

0

10/08/2011

3

Sambungan Maya

• Sambungan antara komponen pada projek yang sama.

• Kaedah sambungan menggunakan:1. rujukan nama jaringan.

» Jaringan yang mempunyai rujukan yang sama akan tersambung secara maya.

2. rujukan nama pangkalan (port)

» Nama pangkalan yang serupa seperti VCC, VDD, GND akan tersambung secara maya kepada komponen yang mempunyai rujukan pangkalan yang sama.

samb.

• Jaringan dinamakan menggunakan:– Net alias

• Jaringan pada lipatan & m/s yang sama sahaja

– Off-page connector

• Jaringan pada lipatan yang sama tetapi m/s yang berlainan pada projek yang sama.

– Gnd

• Jaringan universal rujukan bumi (0, GND, dsb.) pada mana2 lokasi projek

– Power

• Jaringan universal rujukan kuasa (VCC) pada mana2 lokasi projek

• Kaedah 1 (net-alias)– Menggunakan rujukan nama jaringan pada m/s yg sama

V1

3V R1

1k

C1

100n

0

0

3V3V

Nama jaringan: 3VBerada pada tempat yang berbeza.Tersambung secara maya

Klik 2X pada sambunganuntuk mendapatkan properties jaringan.Biasanya jaringan dinamakan sebagai N0XXXX

Jaringan 0 tersambung secara maya kerana merujuk kepada rujukan komponen yang sama

Penting:•Nama jaringan berwarna merah (default)•Dilabelkan menggunakannet alias,

• Kaedah 2 (off-page connector)– Menggunakan rujukan nama jaringan pada m/s yang berbeza tetapi pada lipatan yang sama.

V1

3V R1

1k

C1

100n

0

0

3V3V R2

330

D1

LED

0

3V

m/s 1m/s 1 m/s 2m/s 2

Mempunyai rujukan jaringan yang sama, w/p kaedah penyambungan yang berbeza.Tersambung secara maya pada m/s yang sama dan pada m/s yang berlainan

Tersambung secara mayaw/p pada m/s yang berlainan.Menggunakan offpage connector

10/08/2011

4

• Kaedah 3 (pangkalan kuasa, bumi)– Rujukan pangkalan yang dikategorikan (telah ditetapkan) sebagai pin kuasa (power) pada PSpice seperti VCC,VDD,GND,0 dsb.

• Cth 1: pada m/s yang sama.

GND

1

TRIGGER2

OUTPUT3

RESET

4

CONTROL5

THRESHOLD6

DISCHARGE7

VCC

8U1

555alt

C1

47u

VCC

Tersambung secara maya kerana mempunyai rujukan yang sama (GND)

Tersambung secara maya kerana mempunyai rujukan yang sama (VCC)

• Cth 2: Nama pangkalan kuasa; V+ & V- diisytiharkan sebagai pin kuasa (lihat milikan pin).

OUT7

+2

-3

G1

8V+

4 V-

6B/S

U1

LM111

R1

100k

R2

100k

R3

10kC10.1uFIC = -5

3

0

0

2V1

12V

V2

12V

0

V+

V-

V-

Namakan jaringan V+ menggunakan net alias

Tersambung secara maya kerana mempunyai rujukan yang sama

Tersambung secara maya

• Cth 3:– pada m/s yang berlainan. Hanya untuk pin kuasa universal sahaja seperti VCC & bumi.

V1

3V R1

1k

C1

100n

0

0

3V3V R2

330

D1

LED

0

3V

m/s 1m/s 1 m/s 2m/s 2

Bumi (0) tersambung secara maya sama ada pada m/s yang sama atau berlainan

Rujukan bumi PSpice

Simbol Nama Jaringan

0

GND

GND_FIELD SIGNAL

GND_EARTH

GND_SIGNAL

0

10/08/2011

5

Sambungan Bas

• Bas adalah himpunan (kumpulan) turutan isyarat . – Himpunan boleh dibuat secara turutan menaik atau menurun; bergantung kepada kedudukan bit bererti.

• Keluaran QA, QB,QC, QD dilabelkan sebagai turutan keluaran Q0, Q1, Q2 dan Q3.

Keluaran dilabel mengikut turutan (Q0,Q1, Q2 dan Q3). Himpunan kesemua data ini boleh dilakukan menggunakan bas

CLKDSTM1

CLKCLKA

10

CLKB11

R0112

R0213

QA9

QB5

QC4

QD8

74293

Q0Q1Q2Q3

Q0

0

Samb.

• Sambungan bas terdiri daripada:

1. Bas (bus)

2. Nama Bas (bus name)

3. Masukan Bas (bus entry)

• Nama bas mestilah:

1. Berturut (naik / turun)

2. Sepadan dengan nama jaringannya hendak dihimpunkan

3. Nama turutan bas dimulakan oleh MSB diakhiri oleh LSB

CLKDSTM1

CLKCLKA

10

CLKB11

R0112

R0213

QA9

QB5

QC4

QD8

74293

Q0Q1Q2Q3

Q0

Q[3:0]

0

Kaedah Nama bas:1. Untuk himpunkan Q0,

Q1,Q2, Q3.2. Jadikan Q3 sebagai MSB

& Q0 LSB.3. Gunakan .., - atau :

sebagai pemisah dalam bentuk array [ ]

Q[3..0] atau Q[3-0] atau Q[3:0]

Rekabentuk Berhierarki

• Digunakan pada skematik berskala besar di mana setiap blok fungsi dilukis pada lipatan berbeza lalu membentuk blok hierarki.

• Blok hierarki disambungkan antara satu sama lain menggunakan pangkalan (port) & boleh diulang guna .

• Terbahagi kepada dua (2) jenis:1. Hierarki ringkas

2. Hierarki kompleks

Hierarki Ringkas

• Hubungan satu ke satu antara blok hierarki atau bahagian yang dirujuk.– Pada hierarki ringkas, setiap blok hierarki atau bahagian (pada lampiran lipatan skematik) mewakili reka bentuk modul yang unik.

10/08/2011

6

Hierarki Kompleks

• Hubungan banyak-ke-satu antara blok hierarki atau bahagian ke skematik (penggunaan).

Hierarki Kompleks:Part D U2 dirujuk oleh H1 & H2

Sambungan Hierarki

penerus

Rectif ier

VREC_OUT

pengatur

regulator

VDC 5V

pemasa

timer

5V

CL

K

led

LED

CL

K_

IN5V

Pangkalan HierarkiPangkalan untuk penyambungan antarablok hierarki. W/p nama rujukan pangkalanadalah sama, ia tidak tersambung secara maya

Blok HierarkiMewakili rujukan skematik unik.Setiap blok berada pada lipatan yang berbeza

samb.

penerus

Rectif ier

VREC_OUT

Litar Penerus

1

4

3

2-

+

D6

BRIDGE

1 3

2 5

T1TRAN_HM31

V1250Vac

VA

C

0

C1

100n

0

C2

100n

0

VREC_OUT

VAC

Pangkalan pada litar skematik akan dipaparkan pada blok hierarki

• Lukisan skematik diwakilkan oleh blok hierarki

• Penentuan pangkalan hierarki ditentukan oleh jenis pin yang disambungkan ke pangkalan.

samb.

• Setiap pangkalan hierarki disambungkan kepada pangkalan yang sepadan.

out

in passive

Power

power passive

passive

power

out

passive

in

10/08/2011

7

Catatan (annotation)

• Setiap komponen diberikan catatan (annotation) nombor rujukan yang unik.

• fungsi annotate akan menyusun nombor rujukan komponen mengikut kedudukan pada ruang kerja

V1

3V R1

1k

C1

100n

0

0

3V3V R2

330

D1

LED

0

3V

m/s 1m/s 2

mulamula

akhirakhir

samb.• Fungsi annotation pada PSpice boleh digunakan untuk

– Mereset nombor rujukan

– Penomboran semula

• Semua rujukan di reset ke “?” sebelum penomboran baru

V?

3V R?

1k

C?

100n

0

0

3V3V

R?

330

D?

LED

0

3V

samb.• Penomboran semula mengikut grid & kedudukan.

V1

3V R1

1k

C1

100n

0

0

3V3V

R2

330

D1

LED

0

3V

Hukum Semakan Rekabentuk (DRC)

• Hukum Semakan Reka bentuk (Design RuleCheck) adalah kaedah menyemak lukisan skematik untuk memastikan segala sambungan mematuhi syarat penyambungan elektrik.

• 3 komponen semakan:1. Rujukan bahagian yang serupa

• Bahagian dengan nama serupa/sama akan disenaraikan untuk tindakan pembetulan.

2. Pembungkusan tidak sah• Bahagian dengan pembungkusan tak sah/tepat akan

disemak & disenaraikan untuk tindakan pembetulan.

3. Jaringan tak bersambung• Kesemua jaringan mestilah disambungkan secara terus

atau maya, jaringan tergantung tidak dibenarkan

10/08/2011

8

• Lokasi amaran atau kesalahan akan ditandakan dengan bulatan hijau pada lukisan.

• Betulkan kesalahan / amaran untuk memastikan skematik yang dilukis mengikut piawaian sambungan litar elektrik.

samb.

O2

U3C7404

56

[DRC0007] Net has no driving source U3,GND

Senarai Bahan (Bill of Material)

• Penyenaraian bahan yang digunakan pada lukisan skematik untuk mengetahui kekerapan komponen mengikut bil, nilai serta jenis.

• Cth:Bill Of Materials

Item Quantity Reference Part

1 1 C1 100n

2 1 D1 LED

3 2 R1, R3 1k

4 1 R2 330

• Meniru kelakuan benda, keadaan atau proses sebenar.

• Kelakuan ini mewakili sebahagian (yang dipilih) – ciri,

– kelakuan fizikal,

– sistem

• Boleh dilakukan dengan 2 kaedah:1. GUI (Graphic User Interface)

2. Teks

Simulasi GUI

Lukisan skematik (Capture) dengan

komponen simulasi

PSpice menterjemah lukisan ke dalam

arahan PSpice lalu menyediakan simulasi

Simulasi PSpiceHasil keluaran dalam

bentuk graf atau senarai nilai

10/08/2011

9

Simulasi Teks

Teks mewakili komponen litar serta

arahan simulasiSimulasi PSpice

Hasil keluaran dalam bentuk graf atau

senarai nilai

Komponen Simulasi

• Komponen yang berada dalam perpustakaan (Iibrary) PSpice sahaja & mempunyai simbol simulasi, boleh disimulasikan.

Simbol Kegunaan

- boleh digunakan dalam lukisan skematik sahaja

- tidak boleh digunakan sebagai komponen simulasi

- boleh digunakan sebagai komponen lukisan serta simulasi.

- dibezakan dengan simbol simulasi yang dipapar pada komponen

Komp. Simulasi VS Komp. Konvensional

• Sebahagian komponen simulasi tidak digambarkan serupa (sama) seperti komponen konvensional (yang terdapat dalam buku2 rujukan)

Simbol konvensionalSimbol konvensional Simbol PSpiceSimbol PSpice

VDC

IDC

0

5V5V

1A1A

0

5V

100 Ω

10

0 Ω

5V

R1

100

R2

100

0

samb.Litar dengan simbol konvensional

Litar dengan simbol PSpice

10/08/2011

10

• Analisis litar elektrik dengan punca bekalan (tak bersandar / bersandar) arus terus.

..OPOP

Titik Operasi

.TF.TF

Fungsi Pindah

.DC.DC

Sapuan Arus Terus

.PARAM.PARAM

Sapuan parametrik

A n a l i s i s A n a l i s i s A r u s Te r u sA r u s Te r u s

• Juga dikenali sebagai analisis titik pincang.

• Analisis litar elektrik ketika punca bekalan (arus/voltan) AT dan nilai komponen tetap.

• Tujuan: – menentukan keseimbangan (pegun) titik voltan dan arus yang terdapat pada litar

• Hasil analisis: 1. voltan nod,

2. Arus melalui komponen,

3. lesapan kuasa

dari kesemua punca voltan, kesemua parameter isyarat kecil dari kawalan punca tidak linear dan peranti separa pengalir.

Analisis Titik Operasi (.OP)

Nod (node)

• Nod merupakan titik sambungan atau titik agihan atau titik sepunya jaringan.

• Bumi dirujuk sebagai nod 0.

5V

R1

100

R2

100

0

Nod 1 Nod 2

Nod 0

10/08/2011

11

Hasil Simulasi

Vo

lta

n :

pa

da

sim

pa

ng

se

pu

nya

/ n

od

Aru

s :

pa

da

pin

ko

mp

on

en

Ku

asa

:p

ad

a b

ad

an

ko

mp

on

en

Analisis

• Voltan – merupakan voltan nod (dirujuk ke bumi, di mana V0 = Vbumi = 0V)

• Voltan merentasi komponen:

V(R3) = 5.84V V(R3) = 5.84V -- 2.378V = 2.378V = 3.462V3.462V

Voltan Nod 1 Voltan Nod 2

• Arus melalui komponen

– diambil nilai dari simulasi

I(R4) = I(R4) = 2.920 2.920 mAmA

• Kuasa Lesapan

– diambil dari nilai simulasi

W(R2) = W(R2) = 109.2 109.2 mWmW

samb. Fungsi Pindah Isyarat Kecil (.TF)

• digunakan untuk mengira:1. gandaan isyarat kecil arus terus (small signal dc

gain)

2. galangan masukan (input impedance)

3. galangan keluaran (output impedance)

• Tujuan:1. kesetaraan Thévenin

1. Voltan Thévenin (VTH)

2. Rintangan Thévenin (RTH)

2. kesetaraan Norton1. Arus Norton (IN)

2. Rintangan Norton (RN)

10/08/2011

12

Kesetaraan Thévenin• Teorem Thévenin menyatakan bahawa, satu litar linear dua-pangkalan yang boleh terdiri dari kombinasi punca voltan, punca arus dan perintang, boleh digantikan dengan litar setara yang terdiri daripada punca voltan VTH yang disambung secara sesiri dengan perintang RTH.

• di mana VTH adalah voltan litar terbuka (open-circuit) pada pangkalan dan RTH adalah masukan atau rintangan setara pada terminal apabila punca tidak bersandar ditutup (dimatikan).

• Tukarkan litar di bawah kepada litar setara Thévenin, dengan menjadikan RL sebagai perintang beban.– secara teorinya RL merupakan pangkalan rujukan A & B

– tetapi untuk simulasi PSpice, litar hendaklah lengkap (litar tertutup).

V1

10V

R1

5

R2

10

R3

20

R4

40

RL I1

2A

31 2

4

0

R5

10

Kaedah Konvensional

• VTH

• RTH

R1

5

R2

10

R3

20

R4

40R510

21

+

Vth

-

10V

2A

3

4

R1

5

R2

10

R3

20

R4

40R510

+

Rth

-

Pendekatan PSpice

• Untuk mendapatkan VTH & RTH, perintang beban (rujukan 2 pangkalan), RL dibuka.

• Untuk tujuan simulasi PSpice, komponen RL tidak dibuang (dijadikan sebagai rujukan voltan)

• Untuk menjadikan RL terbuka (open circuit):– tukar nilai RL kepada nilai yang lebih besar

RTHRL

1g

Kaedah Konvensional Kaedah PSpice

Nilai Lain :

1T, 100meg

→

10/08/2011

13

Penyediaan Simulasi

V1

10V

R1

5

R2

10

R3

20

R4

40

RL I1

2A

31 2

4

0

R5

10

Nama punca voltan

Rujukan voltan keluaran (pangkalan beban), V(RL)

V(RL) juga boleh dirujuk sebagai V(2,4), nod 2 sebagai nod positif & nod 4 sebagai nod negatif

Hasil simulasi (skematik)

RL

100MEG

1

V110V

10.00V

12.50V

I1

2A

0V

R1

5

-11.25V

R3

20

323.75V

R4

40

2R2

10

0

4R5

10

VTH

VTH diambil dari pangkalan rujukan (RL)VTH = V(2,4) = V(2) – V(4)

=12.5 V – (-11.25V) = 23.75V

Hasil simulasi (fail keluaran)

• Nilai RTH diperoleh dari analisis isyarat kecil yang dipaparkan pada fail keluaran

SMALL-SIGNAL CHARACTERISTICS

V(R_RL)/V_V1 = 6.250E-01

INPUT RESISTANCE AT V_V1 = 2.000E+01

OUTPUT RESISTANCE AT V(2,4) = 1.094E+01

RTH = 1.094E+01 = 1.094 x 101

= 10.94ΩVTH

23.75V RL

RTH

10.94

Litar setara Thévenin

10/08/2011

14

Kesetaraan Norton

• Teorem Norton menyatakan bahawa satu litar linear dua-pangkalan boleh terdiri daripada kombinasi punca voltan, punca arus dan perintang; boleh digantikan dengan satu litar setara yang terdiri dari punca arus, IN yang disambungkan selari dengan perintang RN,

• di mana IN adalah arus litar-pintas yang melalui pangkalan rujukan (A,B) dan RN adalah masukan atau rintangan setara pada pangkalan (A,B) ketika punca tak bersandar dimatikan (tidak aktif)

• Tukarkan litar di bawah kepada litar setara Norton, dengan menjadikan RL sebagai perintang beban.– secara teorinya RL merupakan pangkalan rujukan A & B

– tetapi untuk simulasi PSpice, litar diubah kepada dua (2) keadaan.

1. Arus Norton

2. Rintangan Norton

VS25V

R1

100

R2 100

R3

200

R4 150

R5 400

RL

Kaedah Konvensional

• IN

R1

100

R2

100

R3

200

R4

150

R5

400

V125V

• RN

R1

100

R2

100

R3

200

R4

150

R5

400

RN

ISC = IN

RL dipintaskan

RL dibuka

Pendekatan PSpice

• Terdapat dua pendekatan:1.1. Mencari arus litar pintas, I_Mencari arus litar pintas, I_NortonNorton

– Nilai RL dijadikan nilai kecil (cth: 1m, 1u, 1n) untuk mewakilkan litar pintas.

2.2. Mencari rintangan Mencari rintangan NortonNorton..

– Nilai RL dijadikan nilai besar (cth: 100meg, 1g, 1t) untuk mewakilkan litar terbuka.

10/08/2011

15

Arus Norton (PSpice)

• Lakukan analisis titik pincang (.OP) dan dapatkan arus pada RL (dengan nilai RL kecil).

R4 150

43.01mA4

R5 40034.95mA

VS25

110.2mA

R3

200

32.26mA

0

3R2 100

75.27mA

1

2

RL

0.001

77.96mAR1

100

110.2mA

Arus pintas, IN = 77.96mA

Nilai RL kecil, menyamai keadaan litar pintas

Rintangan Norton (PSpice)

• Lakukan analisis .TF dengan RL (rujukan perintang beban) sebagai rujukan keluaran.– Rintangan Norton diperoleh dari simulasi isyarat kecil pada rujukan voltan RL.

0

4

R1

100

R2 100

R5 400

3

R3

200

2

1

R4 150

RL

100MEGVS25

OUTPUT RESISTANCE AT V(R_RL) = 1.860E+02

RN = 1.860E+02 = 1.86 X 102 =186Ω

Litar Setara Norton

RLRN

186

IN

77.96mA

• Kaedah mendapatkan litar setara Nortonmemerlukan 2 kaedah analisis.– .OP untuk mendapatkan arus litar pintas (dengan pangkalan rujukan dipintaskan)

– .TF untuk mendapatkan rintangan Norton (dengan pangkalan rujukan dibuka)

Sapuan Arus Terus (.DC)Sapuan Arus Terus (.DC)

• Analisis litar arus terus terhadap perubahan perubahan nilai punca bekalan ATnilai punca bekalan AT

– punca voltan tidak bersandar

– punca arus tidak bersandar

• Litar juga boleh terdiri dari punca bekalan bersandar.

• Jenis punca AT dalam PSpice

V1

0Vdc

I10Adc

VDC IDC

10/08/2011

16

Analisis .DC

• Analisis kelakuan litar dilihat secara keseluruhan (kumulatif) berdasarkan cerapan (graf):

– voltan

– arus

– kuasa

– kombinasi aritmetik voltan,arus atau kuasa

• Data yang diperoleh dari graf merupakan:

– Nilai anggaran yang merujuk kelakuan litar pada julat perubahan nilai punca bekalan AT

Punca Bersandar

• Punca Voltan bersandar Voltan

5V

10

RL

0.5 V1

Gandaan

Tempat

Bersandar

+ V1 -

5V

10

RL

-++ - E1

EGAIN = 0.5

0

Gandaan

KonvensionalKonvensional

PSpicePSpice

Tempat bersandar voltan disambung secara selarimengikut kekutuban

samb.

• Punca Voltan bersandar Arus

5V

10

RL

1/25 i1i1

TempatTempatBersandarBersandar

Gandaan

KonvensionalKonvensional

PSpicePSpice

5V

10

RL

0

+ -

H1HGAIN = 40e-3

Gandaan

Tempat bersandar arus disambung secara sesirimengikut arah arus

Gandaan pada litar PSpice ditulis dalam format saintifik; bukan dalam bentuk pecahan

1A

10

RL

samb.

• Punca Arus bersandar Arus

25x10-3 i1i1

TempatBersandar

Gandaan

KonvensionalKonvensional

PSpicePSpice

1A

10

0

RL

F1FGAIN = 25e-3

10/08/2011

17

samb.

• Punca Arus bersandar Voltan

1A

2 V1

10

RL

1A

10

0

RL

+- G1GGAIN = 2

+ V1 -

Gandaan

Tempat

Bersandar

KonvensionalKonvensional

PSpicePSpice

Analisis Punca Bersandar

• Punca voltan (tak bersandar) V1 berubah dari 0~5V;

• Lihat perubahan arus pada perintang 10Ω

V1

47

10

0.5 Va+ Va -

PSpicePSpice

47

10V10V

0 0

-++ - E1

E

GAIN = 0.5

Penyediaan SimulasiNama Punca

Voltan

Nilai MulaNilai Mula

Nilai AkhirNilai Akhir

Pertambahan: kenaikan nilai punca bekalanmenentukan ketepatan graf yang dicerap

Hasil Simulasi (graf)

V_V1

0V 2.0V 4.0V 6.0V

I(R2)

0A

40mA

80mA

(3.0059,37.340m)

Perubahan nilai V1

Perubahan nilai I(R2)

Paksi -X : Perubahan nilai V_V1

Paksi -Y : Perubahan nilai I(R2)

Analisis:Nilai arus R2 ketika V1 = 3V adalah 37.340mA

10/08/2011

18

Sapuan Sapuan ParametrikParametrik (.PARAM)(.PARAM)

• Analisis terhadap perubahan sesuatu parameter untuk menilai kesannya terhadap analisis arus terus.

• Penggunaan .PARAM diikuti oleh senarai nama atau pernyataan

• <nilai> merupakan pemalar, <pernyataan> dalam kurungan set dan mesti diisytiharkan

Analisis Parametrik

• Dapatkan lesapan kuasa maksimum pada RL

• Dengan menggunakan .PARAM, perubahan nilai RL dilakukan secara berturut.

• Hasil simulasi dipaparkan sama ada secara cerapan atau senarai nilai.

5V

47

0.5 Va

RL

Nilai RL diubah untuk mendapatkan lesapan kuasa maksimum.Potentiometer tidak digunakan kerana perubahan satu nilai pada setiap analisis

+ Va -

samb.

5V

47

0.5 Va

RL

+ Va -

V1

5V

R1

47

RL

kuliah

0 0

-++ -

E1EGAIN = 0.5

PARAMETERS:

kuliah = 100

PSpicePSpice

kuliah merupakan pernyataan kuliah sebagai pemboleh ubah (variable) dengan nilai 100 (Ω) sekiranya analisis global tidak dilaksanakan.

Hasil Simulasi (graf)

kuliah

0 50 100

W(RL)

0W

50mW

100mW

(71.000,88.651m)

Perubahan nilai RL dengan pernyataan kuliah sebagai

p/ubah (paramater global) menggunakan .PARAM Perubahan nilai kuliah = RL dari 1Ω ~ 100Ω

Lesapan kuasa maksimum. = 88.651mW pada ketika RL = 71Ω

10/08/2011

19

• Arus melalui komponen pasif seperti perintang, R [ pemuat (C) & peraruh (L)

tidak digunakan dalam analisis .DC ] dari pin 1 ke pin 2.

R

1kPin ?

Arah arus ?

• Mendapatkan graf sambutan arus (graf voltan &

kuasa tidak dipengaruhi oleh aras arus) yang lebih

tepat.

• Gunakan komponen dengan rujukan nombor pin

• Arus pada pin 1 berada pada kutub positif & pin 2

kutub negatif.

21R

1k

Arah Arus

V1

R1

100

R2

150

R3

100

R4

200

R5

60

R6

75

4

31 2

0

V2

2

1

R1X

100

21

R2x

150

2

1

R7X

60

2

1

R6X

75

0

2 1

R3x

100

21R4x

200

SAMA ?

Tanpa Penetapan

Arah ArusTanpa Penetapan

Arah Arus

V1

R1

100

R2

150

R3

100

R4

200

R5

60

R6

75

4

31 2

0

I

II

Tanpa Penetapan Arah ArusTanpa Penetapan Arah Arus

Punca voltan V1 berubah dari 0 ~ 12V.

Lihat perubahan arus pada R1, R2 & R3 ketika V1 = 6V

KCLΣ Arus masuk = Σ Arus keluarI(R1) = I(R2) + I(R3)

V_V1

0V 4V 8V 12V

-I(R2) I(R1) I(R3)

0A

40mA

80mA

(6.0000,17.312m)

(6.0000,30.800m)

(6.0000,13.488m)

Has i l S imu l a s i

Polariti negatif

Dari simulasi;

-I(R2) = 13.488mAI(R2) ??

10/08/2011

20

V2

2

1

R1X

100

21

R2x

150

2

1

R7X

60

2

1

R6X

75

0

2 1

R3x

100

21R4x

200

I

I

I

Dengan Penetapan Arah ArusDengan Penetapan Arah Arus

V_V2

0V 4V 8V 12V

I(R2x) I(R1X) I(R3x)

0A

40mA

80mA

(6.0000,17.312m)

(6.0000,30.800m)

(6.0000,13.488m)

Has i l S imu l a s i

Simulasi

memaparkan nilai dengan polariti positif

KCL

Σ Arus masuk = Σ Arus keluarI(R1) = I(R2) + I(R3) 30.8mA = 13.488mA + 17.312mA

• Mencetak paparan voltan atau arus fail keluaran mengikut jenis analisis.

.print DC V(nod1,nod2)

.print DC I(rujukan)

• Digunakan untuk memaparkan / mengumpulkan data dalam bentuk senarai dan tanpa dicerap

IPRINT

Penetapan simulasi

V2

2

1

R1X

100

21

R2x

150

2

1

R7X

60

2

1

R6X

75

0

2 1

R3x

100

21R4x

200

IPRINT

IPRINT

IPRINT Letakkan nilai

pada ruangan DC (cth: 6) untuk aktifkan .print dc

Nama rujukan

(cth: iR1X)

Klik pada

komponen dan pilih Properties

Hasil SimulasiV_V2V_V2 I(V_iR1X)I(V_iR1X) I(V_iR2X)I(V_iR2X) I(V_iR3X)I(V_iR3X)

0.00E+00 0.00E+00 0.00E+00 0.00E+00

1.00E+00 5.13E-03 2.25E-03 2.89E-03

2.00E+00 1.03E-02 4.50E-03 5.77E-03

3.00E+00 1.54E-02 6.74E-03 8.66E-03

4.00E+00 2.05E-02 8.99E-03 1.15E-02

5.00E+00 2.57E-02 1.12E-02 1.44E-02

6.00E+006.00E+00 3.08E3.08E--0202 1.35E1.35E--0202 1.73E1.73E--0202

7.00E+00 3.59E-02 1.57E-02 2.02E-02

8.00E+00 4.11E-02 1.80E-02 2.31E-02

9.00E+00 4.62E-02 2.02E-02 2.60E-02

1.00E+01 5.13E-02 2.25E-02 2.89E-02

1.10E+01 5.65E-02 2.47E-02 3.17E-02

1.20E+01 6.16E-02 2.70E-02 3.46E-02

10/08/2011

21

• Analisis isyarat kecil (small signal analysis )merupakan teknik analisis yang digunakan untuk meramal kelakuan peranti tidak linear dengan persamaan linear.

• Peranti tidak linear: elemen elektrik yang cirinya

tidak berkadar terus dengan arus atau voltan

• cth: diode, transistor

• Fungsi pindah (transfer function) juga dikenali

sebagai fungsi sistem atau fungsi rangkaian

• merupakan perwakilan matematik, dalam takrif

frekuensi ruang (spatial) atau frekuensi

masa(temporal) yang menghubungkan masukan

dan keluaran sesuatu sistem linear yang tidak

berubah terhadap masa (tetap).

• Terdiri daripada:

1. punca arus,

2. punca voltan

di mana nilainya berkadar dengan punca arus

atau voltan lain yang terdapat pada litar yang

sama

• Punca bersandar tidak bertindak sebagai masukan

berbanding punca tidak bersandar.

• Digunakan untuk memodelkan (modelling) litar aktif

(yang terdiri dari elemen elektronik)

• Kaedah analisis litar arus ulang alik pada:

1. Frekuensi tetap

– Menganalisis ciri elemen simpanan pada litar

elektrik pada frekuensi tetap.

2. Frekuensi berubah

– Juga dikenali sebagai sambutan frekuensi.

– Analisis terhadap perubahan frekuensi bekalan

ulang alik (voltan, arus) pada litar elektrik.

10/08/2011

22

Analisis Frekuensi Tetap

• Mengira voltan atau arus ketika frekuensi punca bekalan tidak berubah (tetap).

• Digunakan untuk menilai elemen simpanan litar (R, L dan C) dalam bentuk segi-4 (rectangular)dan kutub (polar).

• Walaupun punca bekalan arus alik adalah dalam bentuk gelombang sinus, punca bekalan AU pada PSpice diwakilkan oleh gelombang kosinus (cosine).

• Fail masukan (teks) digunakan untuk mewakili komponen serta arahan simulasi.

Litar AU

• Dapatkan nilai iR(t) dalam bentuk segi-4 dan kutub. Arah Arus !

Nod

Gelombang

kosinus

Magnitud

(puncak)Frekuensi(rad/s)

Fasa

(°)

Perwakilan Punca Bekalan

Vs(t) = 100 cos(500t + 30°)

VS 1 0 AC 100V 30VS 1 0 AC 100V 30

Nama

rujukan

Nod

positif

Nod

negatif

Jenis

analisis (AC)

1

0

Frekuensi;

f = ω / 2π = 500 / 2π = 79.58Hz

Pe rwak i lan Pe rwak i lan Se ta ra Se ta ra P Sp icePSp ice

Perwakilan Elemen Litar

R

100

1 2

Arah Arus

R 1 2 100R 1 2 100

Arus mengalir dari

nod 1 ke nod 2

Pe rwak i lan Pe rwak i lan Se ta ra Se ta ra P Sp icePSp ice

Nama

rujukanNilai

L

0.3H

C40uF

3

0

L 2 3 0.3L 2 3 0.3

C 3 0 40uC 3 0 40u

Komponen hendaklah

diisytiharkan mengikut arah arus

10/08/2011

23

Arahan PSpice

• END

– Arahan penutup fail teks

• AC

– Arahan simulasi arus ulang alik (AU)

– Format umum

.AC [Jenis Sapuan] [Bil. Sampel] [Frekuensi Mula] [Frekuensi Akhir] .AC [Jenis Sapuan] [Bil. Sampel] [Frekuensi Mula] [Frekuensi Akhir]

• PRINT

– Arahan paparan pada fail keluaran

– Format umum:

.PRINT AC [pemboleh.PRINT AC [pemboleh--ubah keluaran]ubah keluaran]

Paparan Arus Segi-4 dan Kutub

• i(R) boleh dicetak dalam 4 bahagian:1. iR(R) – arus nyata R (bentuk segi-4)2. iI(R) – arus khayalan R (bentuk segi -4)

3. iM(R) – magnitud arus R (bentuk kutub)

4. iP(R) – sudut fasa arus R (bentuk kutub)

• Bentuk segi-4:– Nombor kompleks yang dinyatakan dengan

kedudukan secara melintang (bahagian nyata) dan menegak (bahagian Khayalan); 2 – j4

• Bentuk kutub:– Nombor kompleks yang dinyatakan dengan

panjang (magnitud) dan sudut vektor (fasa); 8.49∠45°

Penetapan Simulasi

• Analisis AU pada frekuensi tetap

..AC AC LIN LIN 1 1 79.58Hz 79.58Hz 79.58Hz79.58Hz

atau

.AC .AC LIN LIN 1 1 79.58Hz 79.58Hz 100Hz100Hz

• Paparkan arus pada R [i(R)] dalam bentuk nombor kompleks

.PRINT AC .PRINT AC iRiR(R) (R) iiII(R) (R) iMiM(R) (R) iPiP(R)(R)

Analisis

Ulang Alik

Peningkatan

Linear

Satu titik sampel

(satu frekuensi)

Frekuensi

Mula

Frekuensi

Akhir

Fail Teks

RLC

VS 1 0 AC 100V 30

R 1 2 100

L 2 3 0.3

C 3 0 40u

.AC LIN 1 79.58Hz 100Hz

.PRINT AC iR(R) iI(R) iM(R) iP(R)

.END

Baris pertama dikhaskan untuk tajuk ;tidak dianggap sebagai arahan PSpice

10/08/2011

24

Hasil Simulasi

• Lihat pada fail keluaran

FREQ iR(R) i I (R ) iM(R) i P(R)

7.958E+01 6.830E-01 -1.830E-01 7.071E-01 -1.500E+01

i(R) = 0.0683 – j0.183 A i(R) = 0.7071 A ∠ -15 °

Bentuk Segi 4 Bentuk Kutub

Analisis Sambutan Frekuensi

• Sambutan frekuensi (frequency response) pada

satu litar adalah variasi (kepelbagaian) kelakuan

litar terhadap perubahan pada frekuensi isyarat.

• Lebih umum dinyatakan sebagai perubahan

kelakuan litar terhadap perubahan frekuensi punca

bekalan.

• Analisis kebiasaannya dilakukan berdasarkan

cerapan keluaran (graf) dan boleh juga

menggunakan senarai data.

Analisis Frekuensi Resonan

• Resonan boleh dilihat apabila frekuensi punca bekalan

berubah dan berlaku ketika keluaran puncak.

• Faktor kualiti, Q dikaitkan dengan simpanan tenaga

maksimum atau puncak yang dilesapkan pada litar untuk setiap kitaran ayunan.

R

8k

L40mH

C0.25u

Im = 1mA

Simulasi dilakukan

dengan mengekalkan magnitud punca arus dan menjadikan

frekuensinya berubah (secara linear , log atau oktal)

Pengiraan (teori)

• Frekuensi resonan

• Faktor kualiti

kHz591.1LCπ2

1f0 ==

200

0

0 ====L

RRC

BQ

ϖϖ

ϖ

10/08/2011

25

•• L i ta r s e ta ra L i ta r s e ta ra P Sp i cePSp i ce

• Ubah frekuensi masukan mengikut julat tertentu sama ada secara linear, log atau oktaf (cth: 1k ~2kHz, dengan perubahan secara linear).

• Lihat voltan keluaran pada nod OUT yang mencerap kelakuan keseluruhan litar terhadap perubahan frekuensi

Penyediaan Simulasi

R

8k

L40mH

C0.25u

out

I1ACMAG = 1mAac

0

samb.Jenis sapuan

(pertambahan nilai secara linear)

Frekuensi sapuan

dimulakan pada 1kHz

Frekuensi sapuan

berakhir pada

2kHz

Sebanyak 1000

sampel dicerap antara frekuensi 1kHz ~ 2kHz

Hasil Simulasi

Frequency

1.00KHz 1.25KHz 1.50KHz 1.75KHz 2.00KHz

V(out)

0V

4.0V

8.0V

(1.5916K,8.0000)

Q Q ≈≈ 2020

ff00 = 1.5916 = 1.5916 kHzkHz

Teori vs Simulasi

• Simulasi digunakan untuk menyokong

(membuktikan) teori.

• Hasil yang diperoleh dari simulasi mestilah

berpadanan dengan hasil pengiraan dari teori

yang diaplikasikan.

10/08/2011

26

• Merupakan arus yang berubah arah (magnitud ,

fasa) pada tempoh masa tertentu, kebiasaannya

beberapa kali setiap saat.

Bentuk Segi empat

Nombor kompleks yang dicerap pada rajah Argand (a+bi) merupakan pernyataan segi empat pada titik tersebut.

Bentuk Kutub

Sudut fasa Ф dan magnitud r pada kedudukan di rajah Agand merupakan pernyataan kutub pada titik tersebut.

• Menganalisis / mencerap kelakuan litar terhadap

perubahan masa (julat masa).

– Simulasi fana dimulakan dengan melakukan analisis .OP

(sekiranya UIC tidak digunakan pada pernyataan .TRAN) dituruti oleh algoritma analisis DC, kawalan pilihan, penetapan keadaan awal dan isu pemusatan

(convergence).

• Simulasi terhadap perubahan mendadak

disebabkan oleh pensuisan, penjanaan atau

ayunan.

Keadaan Mula Analisis Fana

• Penetapan keadaan awal nod yang merujuk fungsi

elemen simpanan (L,C)

• Sesetengah litar tidak mempunyai titik operasi yang

stabil ( cth: litar pengayun dengan suap balik)

– Penetapan keadaan awal simulasi analisis fana (UIC)

digunakan untuk menyelesaikan masalah pemusatan ini.

– Sekiranya UIC (user initial condition) digunakan pada

pernyataan .TRAN, analisis fana dimulakan dengan voltan nod yang telah ditetapkan (nilai keadaan awal)

10/08/2011

27

Simulasi Suis

• Digunakan untuk mewakili komponen pada

keadaan ideal.

– penerus

– Geganti

– Thyristor, dsb

• Jenis suis

1. Kawalan voltan

2. Kawalan arus

3. Bersandar masa

Suis Kawalan Voltan

• Peranti yang menggunakan voltan statik sebagai

kaedah mengawal isyarat dipanggil peranti

kawalan voltan.

– Geganti,

– FET,

– Tiub hampagas, dsb

• Suis kawalan voltan digunakan sebagai simulasi

pensuisan peranti kawalan voltan pada keadaan

ideal.

Simbol & operasi

N+

N-

NC+

NC-

+

-

+

-

S1

S

VON = 1.0V

VOFF = 0.0V

Nama Takrif Unit Nilai (lalai)

VONN Kawalan voltan untuk keadaan hidup V 1.0

VOFF Kawalan voltan untuk keadaan mati V 0

RON Rintangan ketika keadaan hidup Ω 1.0

ROFF Rintangan ketika keadaan mati Ω 106

Aplikasi

V1

9Vdc

0

9V

R1

ldr

R2

470k

0

Q1

2N2222A

D1

D1N4004

9V

0

PARAMETERS:

ldr = 1k

+

-

+

-

S1

S

VON = 6.0VVOFF = 0.0V

ROFF = 1e6RON = 1.0

R3

330

LED

0

PSpicePSpice

10/08/2011

28

Suis Kawalan Arus

• Peranti yang beroperasi dengan prinsip arus yang

mengawal arus yang lain dipanggil peranti

kawalan arus.

– Thyristor,

– Bjt,

– Penerus arus (current diode), dsb

• Suis kawalan arus digunakan sebagai simulasi

pensuisan peranti kawalan arus pada keadaan

ideal.

Simbol & operasiN+

N-

NC+

NC-

VN -

+

W1

ION = 1mA

IOFF = 0.0mA

W

Nama Takrif Unit Nilai (lalai)

IONN Kawalan arus untuk keadaan hidup A 1e-03

IOFF Kawalan arus untuk keadaan mati A 0

RON Rintangan ketika keadaan hidup Ω 1.0

ROFF Rintangan ketika keadaan mati Ω 106

Vs

FREQ = 50

VAMPL = 100

VOFF = 0

-

+W1

ION = 0IOFF = -1e-4

W

ROFF = 1e6RON = 1.0e-3

R

5.2

1

2

L

16.56m

0

A B

V1

0Vdc

Aplikasi

• Suis kawalan arus terhadap penerus (diode) ideal pada litar

penjana gelombang separuh

PSpicePSpice

Amplitud = 100

Frekuensi = 314 / 2π= 50 Hz

Pengesan arus untuk suis

kawalan arus

Suis kawalan arus mewakilkan penerus ideal

IOFF ditetapkan

pada nilai -0.1mA

untuk mengelakkan

pemusatan

Hasil Simulasi

Time

0s 10ms 20ms 30ms

1 I(W1:1) 2 V(W1:2,B)

-10A

0A

10A

20A1

-100V

-50V

0V

50V2

>>

Model penerus ideal dapat menghasilkan

arus maksimum pada 14.53A

10/08/2011

29

Suis Bersandar Masa

• Analisis pensuisan terhadap keadaan buka / tutup

(toggle switch)

– masa suis berubah (toggle) ditetapkan semasa simulasi

• Terdiri dari 2 jenis

1. Suis buka (Normally closed)

Suis yang terbuka selepas satu tempoh masa, pada

keadaan asalnya tertutup.

2. Suis tutup (Normally opened)

Suis yang tertutup selepas satu tempoh masa, pada keadaan asalnya terbuka.

Simbol & operasi

Nama Takrif UnitNilai

(lalai)

TClose /

TOpenWaktu pensuisan (tutup /buka) saat 0

ttranMasa yang diperlukan untuk suis bertukar

dari keadaan asal ke keadaan berikutnyasaat 1 μ

RON Rintangan suis ketika keadaan tertutup Ω 10 m

ROFF Rintangan suis ketika keadaan terbuka Ω 1 M

1 2

TCLOSE = 0

1 2

TOPEN = 0

Aplikasi

• Suis berada pada kedudukan A sebelum bertukar

ke kedudukan B.

– Dapatkan tindak balas voltan pada v terhadap

perubahan pensuisan ini

samb.

• Masalah ?

1. Tiada perwakilan SPDT dalam simulasi PSpice.

Penyelesaian:

• Gunakan kombinasi suis buka & suis tutup (pensuisan serentak) untuk menghasilkan SPDT

2. Pensuisan pada t = 0 tidak efektif kerana

keadaan sebelum pensuisan tidak dapat dilihat

Penyelesaian:

• Lengahkan masa pensuisan (cth: pensuisan selepas 1s dan analisis sehingga 3s)

10/08/2011

30

21R1

3k

2

1

R2

5k

21

R3

4kV1

24V

V2

30V

0 00

C1

0.33m

0

1 2U1

TOPEN = 1

1 2U2

TCLOSE = 1

PSpicePSpice Pensuisan (Topen / Tclose )

dilakukan serentak dan

dilengahkan 1saat

Hasil Simulasi

Time

0s 1.0s 2.0s 3.0s 4.0s

V(U2:1)

15V

20V

25V

30V

Suis pada kedudukan A

(dengan bekalan 24V).

Voltan stabil pada 15V

selepas pengecasan

sepenuhnya

Suis pada kedudukan B (dengan

bekalan 30V). Pemuat dalam keadaan mengecas, voltan meningkat secara eksponen

Pembilang Getar Analog

• Merupakan litar elektronik yang digunakan untuk

melaksanakan sistem dua-keadaan seperti

pengayun, pemasa dan flip-flop.

• Terbahagi kepada 3:

1. Tak stabil (Astable)

2. Eka-stabil (Monostable)

3. Dwi-stabil (Bistable)

• Simulasi litar pembilang getar memerlukan

penetapan keadaan awal supaya peralihan

pensuisan dapat dilakukan

Keadaan Sebenar

RC1

3.9k

R1

10k

R2

10k

RC2

3.9k

C1

100n

C2

100n

Q1

Q2SC945

Q2

Q2SC945

R350kSET = 0.5

5v

00

1out

2

V1

5V

0

t = 0

C2 dicas oleh voltan yang dibekalkan

C1 masih berada pada keadaan asal (tanpa cas)

Proses cas dan nyahcas C2 dan C1 berlaku bersilih ganti (berserta

pensuisan Q2 dan Q1) disebabkan kedudukan yang paling hampir

dengan bekalan.

10/08/2011

31

Keadaan Simulasi

RC1

3.9k

R1

10k

R2

10k

RC2

3.9k

C1

100n

C2

100n

Q1

Q2SC945

Q2

Q2SC945

R350kSET = 0.5

5v

00

1out

2

V1

5V

0

t = 0

C1 dan C2 dicas pada masa yang sama kerana voltan bekalan sampai serentak

Time

0s 5ms 10ms 15ms 20ms

V(OUT)

0V

20mV

40mV

60mV

Hasil SimulasiHasil Simulasi

Hasil simulasi menunjukkan

tidak berlaku ayunan pada

keluaran (nod out).

Penetapan Keadaan Awal

RC1

3.9k

R1

10k

R2

10k

RC2

3.9k

C1

100n

C2

100n

Q1

Q2SC945

Q2

Q2SC945

R350kSET = 0.5

5v

00

1out

2

V1

5V

0

t = 0

+ IC= 0

+

IC= 0

Pada keadaan awal, nod 1 &

2 ditetapkan pada 0V;

menggunakan arahan .IC

Hasil SimulasiHasil Simulasi

Time

0s 5ms 10ms 15ms 20ms

V(OUT)

0V

2.5V

5.0V

Kesimpulan??

• Menganalisis litar digital yang merujuk perubahan

keadaan logik terhadap:

1. Gabungan logik

2. Jujukan logik

3. Sistem logik

• Menggunakan logic analyser dan logic converter

sebagai penganalisis utama litar digit.

Litar Logik Gabungan

• Gabungan get-get logik yang membentuk satu litar

logik.

• Hasil dari gabungan logik, X = A ⊕ B,

• X = LOW bila A = B

10/08/2011

32

Penukar Logik

• Menganalisis litar logik dengan:

– Menukar gabungan logik kepada jadual kebenaran

– Menukar jadual kebenaran kepada persamaan Boolean

(umum/ringkas)

– Menukar persamaan Boolean ke:

1. jadual kebenaran

2. litar kombinasi logik umum

3. litar kombinasi logik NAND

XLC1

A B

Simulasi Litar Logik ke Jadual

Kebenaran

Penukar

Logik

Litar Logik

KeluaranMasukan

Klik 2X pada Klik 2X pada penukar logikpenukar logik

Pilih penukaran pertama

Hasil SimulasiHasil Simulasi

Kesimpulan: keluaran Kesimpulan: keluaran akan LOW jika A = Bakan LOW jika A = B

Simulasi Jadual Kebenaran ke

Persamaan Boolean

Pilih penukar ke 2 (persamaan

Boolean umum) atau penukar

ke 3 untuk persamaan

Boolean ringkas

Kesimpulan:

OUT = A’B + AB’

B.AB.A'B.AB'.A +=+

Persamaan Boolean

Simulasi Persamaan Boolean ke

Litar Logik

Pilih penukar persamaan

Boolean ke logik kombinasi

umum

A B

1 2

3

45

6

Litar kombinasi logik akan

terhasil dari gabungan get-get

logik.

Hasil SimulasiHasil Simulasi

MasukanMasukan

KeluaranKeluaran

10/08/2011

33

samb.

Pilih penukar persamaan

Boolean ke logik kombinasi

NAND

Hasil SimulasiHasil Simulasi

A B

13

14 15

16

17

18

Litar kombinasi logik akan

terhasil dari gabungan get

logik NAND sahaja

MasukanMasukan

KeluaranKeluaran

Reka Bentuk Menggunakan

Penukar Logik

• Reka satu litar pembanding 2-bit; A1A0 dan B1B0.

• Keluaran akan menjadi HIGH jika A = B

Klik pada

masukan (A, B,

C, D) untuk

penetapan

masukan

A = A1

B = A0

C = B1

D = B0

Keluaran pada

awalnya

diletakkan pada ?.

Keadaan ini

boleh

ditetapkan ke

0, 1 atau X

A1 A0 B1 B0

samb.Penetapan keluaran mengikut

pernyataan masalah yang

ditetapkan; HIGH jika A = B

Penukaran ke

Persamaan

Boolean ringkas

HasilHasil

samb.

Hasil SimulasiHasil Simulasi

10/08/2011

34

Penambah Penuh

• Operasi tambah tiga nombor perduaan satu-bit

yang diwakili oleh A, B dan Cin.

• menghasilkan keluaran dua-bit yang diwakili oleh

Cout dan Σ.

Σ

• Oleh kerana litar penambah penuh mempunyai

melebihi dari satu keluaran, penukar logik tidak

sesuai digunakan.

• Penjana Word dan penganalisis logik digunakan.

Kaedah Simulasi

XWG1

R T

X

O

X

X

O

O

0 16

15 31

XLA1

C Q T

1

F

Penjana

WordPenganalisis

Logik

Penjana Word

• Menjana turutan bit masukan

Pe

na

mp

an

(b

uff

er)

:m

en

yim

pa

n

cora

k w

ord

ata

u p

en

jan

aa

n c

ora

k

teta

pa

n

Pangkalan keluaran, berubah sejajar

dengan ikon pada penjana word.

Kawalan

penghantaran

bit

Penetapan

turutan bit

samb.

Turutan bit

menaik

10/08/2011

35

samb.Penetapan

masukan

3-bit;

bermula

000 ~ 111

( 0~7).

Turutan bit akan diulang

selepas kedudukan bit

terakhir

Hasil Simulasi

XWG1

R T

X

O

X

X

O

O

0 16

15 31

B

A

Cin

Sum

Cout

XLA1

C Q T

1

F

A

B

Cin

Cout

Sum

CinB

A

Masukan mestilah disambungkan

mengikut turutan bit;

Bermula dengan LSB (bit 0) diikuti oleh

bit seterusnya tanpa diselang.

Hasil SimulasiHasil Simulasi

samb.

Jadual KebenaranJadual Kebenaran

Masukan Keluaran

A B Cin Cout Sum

0

0

0

0

00 0 0 0 0

0

0

1

0

10 0 1 0 1

0

1

0

0

1

0 1 0 0 1

0

1

1

1

0

0 1 1 1 0

1

0

0

0

1

1 0 0 0 1

1

0

1

1

0

1 0 1 1 0

1

1

0

1

0

1 1 0 1 0

1

1

1

1

1

1 1 1 1 1

Graf SimulasiGraf Simulasi

Kesimpulan:

Cout = AB + (A ⊕ B).CinSum = (A ⊕ B) ⊕ Cin

Jujukan Logik

• Litar logik di mana keluarannya bergantung tidak

hanya pada masukan semasa tetapi juga masukan

terdahulu.

• Keluaran pada alatan turutan logik bergantung

kepada keadaan dalaman (internal state) semasa

dan masukan semasa

– berbeza dengan litar kombinasi logik di mana

keluaran merupakan fungsi yang hanya

bergantung kepada masukan semasa

10/08/2011

36

Flip – flop

• Merupakan peranti dwi-stabil segerak (synchronousbistable), juga dikenali sebagai pembilang getar dwi- stabil.

• Istilah segerak bermaksud keluaran akan hanya berubah keadaan pada titik tertentu masukan pemicuan yang dipanggil jam (CLK) ;

– CLK sebagai kawalan masukan

– perubahan keluaran akan berlaku segerak dengan jam (CLK)

– Perubahan pada keluaran berlaku sama ada pada peralihan pinggir jam positif atau negatif (Flip-flop pemicuan pinggir).

Pemicuan Pinggir Flip-flop JK

• Pemicuan pinggir positif;

Masukan KeluaranKomen

J K CLK Q

0 0 ↑ Q0 Tiada perubahan (‘hold’)

0 1 ↑ 0 1 RESET

1 0 ↑ 1 0 SET

1 1 ↑ Q0 ‘flip’ atau ‘toggle’

↑ = peralihan pinggir jam (CLK) dari LOW ke HIGH

Q0 = keadaan keluaran sebelum peralihan jam (CLK)

Q

0Q

0Q

samb.U1

JK_FF

J Q

~QK

RESET

CLK

SET Gelombang KeluaranGelombang Keluaran

0

0

Pinggir positif jam

0

1

Perubahan pada pinggir positif jam (Clock)

Simulasi

JK_FF

J Q

~QK

RESET

CLK

SET

500 Hz

5 V

CLK

J

K

Q

Qb

R T

X

O

X

X

O

O

0 16

15 311J

QQb

K

KJ

CLK

Hasil SimulasiHasil Simulasi

Pinggir Pinggir positif jampositif jam

1

0

0

1

1

1

Set Reset Toggle

10/08/2011

37

• PCB – Printed Circuit Board (papan litar bercetak)

• PCB merupakan perwakilan sambungan elektrik

antara :

1. cetakan tapak (alas bungkusan komponen),

2. alas pateri,

3. laluan isyarat.

Cetakan Tapak (Cetakan Tapak (FootprintFootprint))

Alas Pateri (Alas Pateri (Solder PadSolder Pad))

Laluan Laluan

((TrackTrack))

Bahan PCBBahan PCB

• Lapisan pengalir diperbuat daripada keranjang

tembaga (kuprum)

• Lapisan penebat dielektrik dilaminamenggunakan

resin epoksi prepreg.

• Prepreg (pre-impregneted) bermaksud gentian

yang disulam berserta bahan yang digabungkan

bersama semasa proses pembuatan.

• Prepreg yang sering digunakan adalah dari jenis

Woven glass and epoxy (FR-4)

• Disalut oleh topeng pateri (solder mask); biasanya

berwarna hijau / biru.

Bungkusan (Bungkusan (PackagePackage))

• Komponen pada PCB yang mengandungi cip &

merupakan kaedah berkesan bagi melindungi cip

semasa dalam simpanan atau semasa diletakkan

pada PCB.

• Di mana kaki komponennya (lead) dipateri pada

PCB; bungkusan bertindak sebagai perantara

pengalir elektrik antara cip dan PCB.

10/08/2011

38

TO-92 TO-220

DIP8 DO-41

Cetakan Tapak (Cetakan Tapak (FootprintFootprint))

• Didefinisikan sebagai:

– Corak atau ruang yang diperlukan oleh

komponen pada PCB.

– Grafik perisian yang mewakili komponen.

• Dikategorikan kepada:

1. thru hole device

Axial leaded

Radial leaded

2. Surface mount device

Komponen Axial

• Komponen (tembus lubang) yang terletak /

diletakkan pada paksi X atau Y.

• Komponen yang diletakkan secara menegak atau

melintang.

Komponen Radial

• Komponen (tembus lubang) yang diletakkan

berdasarkan rujukan jejari (komponen).

10/08/2011

39

Komponen SMD

• Komponen (tidak tembus lubang) yang diletakkan /

dipateri di permukaan PCB, sama ada di bahagian

bawah atau atas.

Pemuat (Radial-leaded) Bentangan cetakan tapak

Perintang (Axial-leaded) Bentangan cetakan tapak

2N2222 (TO-18)

uA 741 (DIP8)

Bentangan cetakan tapak

Bentangan cetakan tapak

Footprint Footprint vsvs DatasheetDatasheet

Komponen

Sebenar

Maklumat

dari

datasheet

(pandangan

bawah)

Cetakan tapak

(pandangan atas)

10/08/2011

40

AirwireAirwire / / RatnestRatnest

• Airwire– merupakan perwakilan sambungan elektrik (isyarat) antara alas (pad); biasanya bersilang antara satu sama lain.

– dihuraikan kemudian semasa proses pencarian laluan (routing).

– hanya kelihatan semasa paparan bentangan (layout view) PCB

• Ratnest– merupakan airwire yang banyak.

– Ratnest merujuk kepada persekitaran yang tidak teratur / berserabut.

AirwireAirwire

RatnestRatnest

sambsamb..

Aliran Rekabentuk

IdeaReka bentuk

SkematikPenentuan Komponen

Reka bentuk PCB

Fabrikasi PCBPengujian

Selesai

Peletakan Komponen

• Garis panduan

1. Letakkan komponen berdekatan antara satu

sama lain sambil mengambil kira proses

mencari laluan

Lakukan putaran (rotation) atau lipatan (flip) pada komponen untuk menghasilkan garisan panduan (ratnest) yang lurus dan yang terpendek.

√ X

10/08/2011

41

samb.2. Susun komponen pada papan litar dengan

peletakan yang serupa seperti pada lukisan

skematik.

komponen yang disambungkan ke komponen yang lain

akan diletakkan berdekatan.

Letakkan komponen yang besar terlebih dahulu kemudian diikuti oleh komponen yang kecil

Skematik Bentangan

PCB

samb.3. Sempurnakan peletakan kesemua komponen

pada papan litar sebelum mencari laluan.

4. Letakkan sekurang-kurangnya 30mil antara

komponen dan 50mil jarak antara komponen ke

pinggir papan litar.

50 mils 30 mils

Mil?Mil?

Jarak satu unit yang bersamaan

dengan 0.001 inci; "milli-inch,"

1 mil = 25.4 micron

= 1/1000 inci

Mencari Laluan (routing)

• Routing merupakan proses mencari laluan pada

jaringan (net) untuk menyambungkan antara

komponen berdasarkan sambungannya.

Garis panduan

• Secara umumnya, laluan terpendek adalah yang

paling baik.

– Laluan yang panjang akan menghasilkan dan

menerima lebih banyak hingar (noise).

samb.

• Laluan bersudut tepat

– Hindarkan laluan dengan sudut tepat (90°)

kerana ia menyumbang kepada isu berkaitan

integriti isyarat.

– Pada laluan sempit (kecil) ia boleh

menyebabkan laluan terputus akibat perangkap

asid dan hakisan (untuk jangka masa lama)

10/08/2011

42

samb.

• Simpang T

– Jika boleh hindarkan simpang T kerana ia akan

melemahkan integriti isyarat.

– Mengakibatkan perangkap asid pada ke dua-

dua bahagian laluan lalu mempunyai

kebarangkalian besar mengakibatkan litar

terputus.

samb.

• Laluan pada pinggir PCB

– Laluan hendaklah diletakkan dengan jarak 3X

ganda dari jarak laluan minimum (peraturan

umum).

• Jika jarak laluan minimum adalah 10 mil, maka jarak

laluan dari pinggir PCB hendaklah > 30 mil.

samb.

• Antena

– Antena adalah laluan kecil yang tidak

disambungkan ke jaringan lain akan

mengakibatkan dan menyerap hingar.

samb.

• Gelung

– hindarkan laluan bergelung kerana ia akan

menghasilkan hingar yang banyak.

– memberikan kesan negatif kepada integriti

isyarat

– menghasilkan kearuhan yang akan

menyebabkan peningkatan hingar.

10/08/2011

43

samb.

• Sudut tajam

– Laluan dengan sudut tajam akan menghasilkan

perangkap asid.

– Pelarut punaran (etching) akan terperangkap

pada bucu dan akan menghakis laluan (untuk

jangka masa panjang) lalu mengakibatkan litar

terputus.

Pembumian

• Bumi merupakan isyarat terpenting.

• Pembumian yang sempurna akan menyediakan

rujukan yang bumi yang kukuh untuk setiap isyarat.

• Laluan bumi yang sempit akan menghasilkan

rintangan tinggi berbanding dengan laluan yang

lebih lebar.

• Pada frekuensi tinggi , laluan bumi yang lebar akan

menjadi kurang teraruh (less inductive) berbanding

dengan laluan yang lebih sempit.

• Kesimpulan: Laluan bumi hendaklah menggunakan

laluan yang lebar.

Dataran Kuasa

• Untuk mendapatkan pembumian yang lebih

sempurna, kaedah curahan kuprum (copper

pouring) dan dataran kuasa (power plane)

digunakan.

• Kawasan pembumian luas akan:

– menyediakan pelindung terbenam dari gangguan luaran

– menyerap hingar pada laluan

– mengurangkan cakap silang (cross talk) pada papan litar

– menyediakan laluan selamat untuk kesan elektrik statik

Ini akan meningkatkan kualiti (kebolehpercayaan)

PCB yang dihasilkan

Laluan Bumi

Laluan Bumi menggunakan

dataran kuasa

10/08/2011

44

Kelegaan Terma

• Merupakan alas yang disambungkan ke dataran

kuasa dengan menggunakan sambungan haba

(terma)

• Kelihatan seperti alas biasa dengan jejari (spokes)

yang dikelilingi oleh dataran kuasa

Kelegaan terma (thermal relief)

• Alas pateri pada dataran kuasa

• Digunakan untuk memudahkan kerja pematerian

• Kerana sifat kuprum yang mudah panas; pateri akan mudah merebak ke kawasan lain (menghasilkan pematerian yang kurang baik)

• Reka bentuk PCB dihasilkan berdasarkan

komponen yang digunakan.

Saiz = 7mm ; Saiz = 7mm ;

pembengkokan kaki pembengkokan kaki minimum = 10mmminimum = 10mm

Saiz = 12mm ; Saiz = 12mm ;

pembengkokan kaki pembengkokan kaki minimum = 15mmminimum = 15mm

• Tentukan komponen yang hendak digunakan

sebelum reka bentuk PCB.

GegantiGegantiPerintang Perintang

boleh larasboleh laras

LDRLDR

PenyambungPenyambung

TransistorTransistor

2N22222N2222Penerus 1N4148Penerus 1N4148

Perintang 1.2kPerintang 1.2kΩΩ

RujukanRujukan

10/08/2011

45

Hak CiptaHak Cipta

• Modu l i n t e rak t i f P nP i n i me rupakan p e l e ngkap s e r t a r i n gka s an d a r i modu l Reka b en t uk B e r ban t u Kompu t e r ( D E E2213 ) d an me rupakan h ak c i p t a t e rpe l i h a ra p enga rangn ya .

• Eda ran , c e t a kan s e r t a p ene rb i t a n modu l i n i t a npa kebena ran p enga rang a da l a h d i t egah .

Azmi Sid ekAzmi Sid ek