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Introducción a VLSI
EAMTA 2006
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Introducción a VLSI
Clase 4: Lógica Secuencial y Subsistemas
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3Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Programa
El Transistor MOSLayers y LayoutLógica CombinacionalLógica Secuencial y Subsistemas
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4Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Organización
Lógica secuencialSumadoresOtros subsistemasMemorias
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5Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Sequential Logic Circuits
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6Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Sequential Logic
2 storage mechanisms• positive feedback• charge-based
COMBINATIONALLOGIC
Registers
Outputs
Next state
CLK
Q D
Current State
Inputs
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7Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Naming Conventions
In our text:a latch is level sensitivea register is edge-triggered
There are many different naming conventionsFor instance, many books call edge-triggered elements flip-flopsThis leads to confusion however
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8Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Timing Definitions
t
CLK
t
D
tc 2 q
thold
tsetup
t
Q DATASTABLE
DATASTABLE
Register
CLK
D Q
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9Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Characterizing Timing
Register Latch
Clk
D Q
tC 2 Q
Clk
D Q
tC 2 Q
tD 2 Q
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10Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Maximum Clock Frequency
FF’s
LOGIC
tp,comb
φ
Also:tcdreg + tcdlogic > thold
tcd: contamination delay = minimum delay
Data is hold long enough so it can be output
tclk-Q + tp,comb + tsetup = T
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11Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Latch versus Register
Latchstores data when clock is low
D
Clk
Q D
Clk
Q
Registerstores data when clock rises
Clk Clk
D D
Q Q
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12Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Latches
In
clk
In
Out
Positive Latch
CLK
DG
Q
Out
Outstable
Outfollows In
In
clk
In
Out
Negative Latch
CLK
DG
Q
Out
Outstable
Outfollows In
“transparent” “transparent”
In
clk
In
Out
Positive Latch
CLK
DG
Q
Out
Outstable
Outfollows In
In
clk
In
Out
Negative Latch
CLK
DG
Q
Out
Outstable
Outfollows In
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13Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Storage Mechanisms
D
CLK
CLK
Q
Dynamic (charge-based)Static
Race might occur with a Race might occur with a mastermaster--slave slave
CLK
CLK
CLK
D
Q
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14Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Mux-Based Latches
Negative latch(transparent when CLK= 0) Positive latch
(transparent when CLK= 1)
CLK
1
0D
Q 0
CLK
1D
Q
InClkQClkQ ⋅+⋅= InClkQClkQ ⋅+⋅=
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15Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Mux-Based Latch
Number of transistor that the clock has to drive is an important metric.
In this case, there are 4 (four) transistors in the CLK line
CLK
CLK
CLK
D
Q
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16Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Mux-based latch
3-state
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17Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Mux-based latch
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18Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Mux-Based Latch
NMOS only Non-overlapping clocks
Simple but degrades a High input to Vdd-Vtn
CLK
CLK
CLK
CLK
QM
QM
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19Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Master-Slave (Edge-Triggered) Register
Two opposite latches trigger on edge. Also called master-slave latch pair This is a positive edge-triggered Reg. A negative edge-triggered can be realized by switching registers.
φ
φ
φ
φ D
InA
B
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20Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Master-Slave Register
Multiplexer-based latch pair
QM
Q
D
CLK
T2I 2
T1I 1
I 3 T4I 5
T3I 4
I 6
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21Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
DFF PC
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22Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
DFF PC
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23Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Avoiding Clock Overlap
CLK
CLK
AB
(a) Schematic diagram
X
D
Q
CLK
CLK
(b) Overlapping clock pairs
CLK
CLKCLK and CLKB are 1 at the same time, then D passes directly to output (race)
Output can change in the rising edge of the CLK for a negative edge-triggered FF
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24Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Non-overlapping Clocks
CLK1
CLK1
AB
(a) Schematic diagram
X
D
Q
CLK2
CLK2
(b) Non-Overlapping clock pairs
CLK2
CLK1CLK1 and CLK2 are non-overlapping
T non-overlap has to be small enough so that the charge in the intermmediate nodes is preserved (gates are in tri-state)
T non-overlap
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25Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Overpowering the Feedback Loop ─Cross-Coupled Pairs
NOR-based set-reset
Forbidden State
S
R
Q
Q
QRS Q
Q00 Q
101 0
010 1011 0
S Q
R Q
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26Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Clocked SR Added clock
This is not used in datapaths any more, but is a basic building memory cellTransistors M5-M6 (M7-M8) has to be sized to overpower M2 (M4) and pull that node down
S Q
R QM1
M2
M3
M4
Q
M5S
M6CLK
M7 R
M8 CLK
VDD
Q
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27Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Sizing Issues
Output voltage dependenceon transistor width
Transient response
4.03.53.0W/L5 and 6
(a)
2.52.00.0
0.5
1.0
1.5
2.0
Q (Volts)
time (ns)
(b)
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 20
1
2
W = 1 mµ
3
Volts
Q S
W = 0.9 mµW = 0.8 mµ
W = 0.7 mµW = 0.6 mµ
W = 0.5 mµ
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28Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Other Latches/Registers: C2MOS
“Keepers” can be added to make circuit pseudo-static
M1
D Q
M3CLK
M4
M2
CLK
VDD
CL1
X
CL2
Master Stage
M5
M7CLK
CLK M8
M6
VDD
Slave Stage
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29Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Insensitive to Clock-Overlap
M1
D Q
M4
M2
0 0
VDD
X
M5
M8
M6
VDD
(a) (0-0) overlap
M3
M1
D Q
M2
1
VDD
X
M71
M5
M6
VDD
(b) (1-1) overlap
Insensitive as long as the rise and fall times are sufficiently small
Hold time must be imposed
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30Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Adders
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31Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Adders
Important subsystem in digital design, so we care about performanceGood example of ways to think about building systems larger than 1-2 gatesBasic problem: Bit N of the result depends on 0 - (N-1) input bits.
Could build separate circuits to compute partial sumsFast but very Big
Use bit adders that compute the value of each bit and connect them together to form N-bit adders
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32Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Half adders
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33Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Full adders
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34Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Multi-Bit adders
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35Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Gate level implementation
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36Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Better full adder (Mirror adder)
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37Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Bit slice layout
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38Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Bit slice layout
Multi-bit adders can be obtained by repeating automatically the cell
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39Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Bit-slice Full Adder
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40Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Eight-bit Adder
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41Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Serial Adder
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42Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Datapath organization
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43Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Datapath organization
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44Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Substraction
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45Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Otros Subsistemas
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46Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Comparison
Want to compare two numbers, A and BIf A=B, A-B=0If B>=A, A-B will generate a carry out in the last bit (overflow)Comparison can be implemented using a substractor
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47Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Parity
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48Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Crossbar as shifter
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49Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Counters
RULE # 1 of making a digital system work right: never gate clock signal !!
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50Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Counter
Adder with a constant inputSelection used to define up (sum) or down (substraction)Synchronous – all signals change with clock
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51Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Multiplication
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52Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Parallel Multiplication
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53Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Serial-Parallel multiplier
Requires M+N clock cycles
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54Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Pipeline technique
Reference Pipelined
REG
REG
REG
log
a
CLK
CLK
CLK
Out
b
REG
REG
REG
log
a
CLK
CLK
CLK
REG
CLK
REG
CLK
Out
b
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55Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Pipelined Serial to Parallel
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56Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Memories
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57Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Organization
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58Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
ROM
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59Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
SRAM
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60Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Static row decoder
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61Escuela Argentina de Microelectrónica , Tecnología y Aplicaciones
Row decoder