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Vivado Design Suite ユーザーガイド

ロジックシミュレーション

UG900 (v2015.2) 2015 年 6 月 24 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

ロジックシミュレーション japan.xilinx.com 2UG900 (v2015.2) 2015 年 6 月 24 日

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2015 年 6 月 24 日 2015.2 第 2 章「シミュレーションの準備」

° 「Verilog UNIFAST ライブラリの使用」をアップデート

第 7 章「バッチまたはスクリプトモードでの Vivado シミュレータの使用」

° 「xelab コマンド構文オプション」を新しく追加、「xelab、 xvhd、 xvlog コマンドオプション」の表をアップデート

第 8 章「サードパーティシミュレータの使用」

° 「シミュレーションライブラリのコンパイル」をアップデート

° 「シミュレータ別の run ディレクトリの生成」セクションを追加

全体的な変更

° 2015.2 リリースでの機能変更に合わせて図をアップデート、一部の図を見やすく変更

2015 年 4 月 1 日 2015.1 第 1 章「ロジックシミュレーションの概要」

° サポートされるシミュレータのリストに Aldec Active-HDL および Rivera-PRO を追加

第 2 章「シミュレーションの準備」

° 「UNIFAST ライブラリ」「GTXE2_CHANNEL/GTXE2_COMMON」セクションに、UNIFAST モデルを使用する際の DRP プロダクションリセットシーケンスをバイパスする注記を追加

第 3 章「Vivado シミュレータについて」

° 「[Objects] ビュー」に新しい右クリックのオプションの詳細を追加

第 5 章「Vivado シミュレータを使用したデザインのデバッグ」

° 新しいセクション「[Objects] ビュー、波形ビュー、テキストエディターでの信号のクロスプローブ」を追加

第 7 章「バッチまたはスクリプトモードでの Vivado シミュレータの使用」

° 新しく「xelab コマンド構文オプション」を追加 :

°-Oenable_pass_through_elimination、

°-Odisable_pass_through_elimination、 -Oenable_always_combine、

°-Odisable_always_combine

第 8 章「サードパーティシミュレータの使用」

° サポートされるサードパーティシミュレータのリストに Riviera PRO シミュレータ(Aldec) を追加

付録 D 「Vivado シミュレータでサポートされる SystemVerilog コンストラクト」

° 表 D-1、合成可能なSystemVerilog 1800-2009 セットに新しくサポートされるコンストラクトに関する注記を追加

° 表 D-2、サポートされるダイナミックタイプのコンストラクト : 早期アクセスを追加

付録 E 「Vivado シミュレータのダイレクトプログラミングインターフェイス (DPI)」

° 表 E-2、 C および SystemVerilog バウンダリで使用可能なデータ型をアップデート

全体的な変更

° デザインフロー構造を反映されるために本書の内容を並び替え内容を拡張

° 2015.1 リリースでの機能変更に合わせて図をアップデート、一部の図を見やすく変更

http://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG900&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%3A%20%26%2312525%3B%26%2312472%3B%26%2312483%3B%26%2312463%3B%20%26%2312471%3B%26%2312511%3B%26%2312517%3B%26%2312524%3B%26%2312540%3B%26%2312471%3B%26%2312519%3B%26%2312531%3B&releaseVersion=2015.2&docPage=2

目次

第 1章 : ロジックシミュレーションの概要概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

シミュレーションフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

サポートされるシミュレータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

言語および暗号化サポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

OS サポートおよびリリースの変更点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

第 2章 : シミュレーションの準備概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

テストベンチおよびスティミュラスファイルの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

シミュレーションソースファイルの追加または作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

ザイリンクスシミュレーションライブラリの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

シミュレーション設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

シミュレータ言語オプションについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

推奨されるシミュレーション精度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

ネットリストの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

第 3章 : Vivado シミュレータについて概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

Vivado シミュレータの機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

Vivado シミュレータの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

論理およびタイミングシミュレーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

シミュレーション結果の保存 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

複数シミュレーション run の区別 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

シミュレーションを閉じる . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

シミュレーション起動スクリプトファイルの追加 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

シミュレーションメッセージの表示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

launch_simulation コマンドの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

第 4章 : シミュレーション波形の解析概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

波形コンフィギュレーションと波形ビューの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

前に保存したシミュレーション run を開く . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

波形コンフィギュレーションの HDL オブジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

波形のカスタマイズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

波形表示の制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

波形の分類 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

波形の解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

第 5章 : Vivado シミュレータを使用したデザインのデバッグ概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63




ソースレベルでのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

波形オブジェクトを特定値に設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

Vivado シミュレータを使用した消費電力解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

Tcl コマンド report_drivers の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

VCD 機能の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

Tcl コマンド log_wave の使用. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

[Objects] ビュー、波形ビュー、テキストエディターでの信号のクロスプローブ . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

第 6章 : 特殊なケースの処理グローバルリセットとトライステートの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

デルタサイクルとレースコンディション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

ASYNC_REG 制約の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

コンフィギュレーションインターフェイスのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

シミュレーションでのブロック RAM の競合チェックのディスエーブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

消費電力解析のための SAIF ファイルのダンプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

AXI バスファンクションモデルを使用したデザインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

コンパイルまたはシミュレーションのスキップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

第 7章 : バッチまたはスクリプトモードでの Vivado シミュレータの使用概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

Vivado シミュレータのコマンドラインのステップ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

デザインスナップショットのエラボレートおよび生成 (xelab) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

デザインスナップショットのシミュレーション (xsim) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

スタンドアロンモードでの Vivado シミュレータの実行例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

プロジェクトファイル (.prj) の構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

定義済みマクロ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

ライブラリマップファイル (xsim.ini) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

シミュレーションモードの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

Tcl コマンドとスクリプトの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

第 8章 : サードパーティシミュレータの使用概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

サードパーティツールを使用したシミュレーションの準備 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

Tcl モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

サードパーティツールでのシミュレーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

サードパーティツールでシミュレーションを実行した後 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

IP のシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

Verilog UNIFAST ライブラリの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

AXI バスファンクションモデルを使用したデザインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

統合されたシミュレーションの実行中のカスタム DO ファイルの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

シミュレータ別の run ディレクトリの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

付録 A : Vivado シミュレータの Tcl コマンドの値の規則概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

文字列の値の解釈 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

Vivado Design Suite シミュレーションロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

付録 B : Vivado シミュレータの混合言語サポートおよび例外概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

混合言語シミュレーションの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127




VHDL 言語サポートの例外 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

Verilog 言語サポートの例外 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

付録 C : Vivado シミュレータクイックリファレンスガイド概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

付録 D : Vivado シミュレータでサポートされる SystemVerilog コンストラクト概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

ダイナミックタイプ : アーリーアクセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

付録 E : Vivado シミュレータのダイレクトプログラミングインターフェイス (DPI)概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

C コードのコンパイル. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

xsc コンパイラーの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

xelab を使用したコンパイル済み C コードの SystemVerilog への統合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

C および SystemVerilog のバウンダリで使用可能なデータ型. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

ユーザー定義型のマッピング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

svdpi.h 関数のサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

Vivado Design Suite に含まれる DPI 例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

付録 F : その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

参照資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

サードパーティシミュレータに関する情報へのリンク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

言語および暗号化サポート規格へのリンク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

トレーニングリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163




第 1 章 : ロジックシミュレーションの概要

第 1章

ロジックシミュレーションの概要

概要シミュレーションは、現実のデザインビヘイビアーをソフトウェア環境でエミュレートするプロセスです。シミュレーションをすると、スティミュラスを挿入してデザイン出力を観察することで、デザインの機能を検証できます。

この章では、シミュレーションプロセスの概要および Vivado® Design Suite の資料のシミュレーションオプションについて記述します。Vivado 統合設計環境 (IDE) では、Vivado シミュレータを使用した統合シミュレーション環境が提供されています。

Vivado IDE および Vivado Design Suite フローの詳細は、次を参照してください。

• 『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 3]

• 『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892) [参照 11]

シミュレーションフローシミュレーションは、デザインフローのさまざまな段階で実行できます。シミュレーションは、デザイン入力に続く初期段階の 1 つであり、また、終的な機能やデザインのパフォーマンスを検証する、インプリメンテーション後の

終段階の 1 つでもあります。

シミュレーションはインタラクティブなプロセスで、通常はデザイン機能とタイミングの両方の要件が満たされるまで繰り返し行われます。

ロジックシミュレーション www.xilinx.com 6UG900 (v2015.2) 2015 年 6 月 24 日

http://www.xilinx.com



図 1-1 は、一般的なデザインのシミュレーションフローを示しています。

レジスタトランスファーレベルのビヘイビアーシミュレーション

レジスタトランスファーレベル (RTL) のビヘイビアーシミュレーションには、次のものが含まれます。

• RTL コード

• インスタンシエート済み UNISIM ライブラリコンポーネント

• インスタンシエート済み UNIMACRO コンポーネント

• UNISIM ゲートレベルモデル (Vivado ロジック解析用)

• SECUREIP ライブラリ

X-Ref Target - Figure 1-1

図 1‐1 : シミュレーションフロー





RTL シミュレーションでは、合成またはインプリメンテーションツールを実行する前にデザインをシミュレーションおよび検証できます。デザインは、モジュールまたはエンティティ、ブロック、デバイス、またはシステムレベルで検証できます。

RTL シミュレーションは、通常コードの構文を検証し、コードが記述したとおりに機能しているかどうかを確認するために実行されます。この段階では、デザインは主に RTL で記述されているので、タイミング情報は不要です。

RTL シミュレーションは、デザインにインスタンシエートされたデバイスライブラリコンポーネントが含まれない限り、アーキテクチャごとに異なることはありません。ザイリンクスでは、インスタンシエーションをサポートするため、 UNISIM ライブラリを提供しています。

デザインをビヘイビアー RTL で検証すると、早期にデザインに関する問題を修正できるため、デザインサイクルを無駄なく有効に利用することができます。

初のデザイン作成をビヘイビアーコードのみに限定すると、次の利点があります。

• より読みやすいコード

• より高速でシンプルなシミュレーション

• コードポータビリティ (別のデバイスファミリへ移行できる )

• コード再利用 (後で別のデザインに同じコードを再利用できる）

合成後のシミュレーション

合成済みのネットリストをシミュレーションすると、合成後のデザインがロジックの要件を満たしているか、予期どおりに動作するかどうかを検証できます。一般的ではありませんが、この段階のシミュレーションでも、予測タイミング値を使用してタイミングシミュレーションを実行できます。

論理シミュレーションネットリストは階層になっており、プリミティブモジュールおよびエンティティレベルに展開できます。階層の下位にはプリミティブおよびマクロプリミティブが含まれます。

これらのプリミティブは、 Verilog の場合は UNISIMS_VER ライブラリに、 VHDL の場合は UNISIM ライブラリに含まれています。詳細は、 14 ページの「UNISIM ライブラリ」を参照してください。

インプリメンテーション後のシミュレーション

インプリメンテーション後は論理シミュレーションまたはタイミングシミュレーションを実行できます。タイミングシミュレーションは、デバイスにデザインを実際にダウンロードするのに近い状態で行われます。インプリメントされたデザインがロジック要件およびタイミング要件を満たし、デバイスで予測どおりの動作をすることを確認できます。

重要 : タイミングシミュレーションをしっかりやっておくと、デザインはエラーのない状態にすることができます。たとえば、次のような問題をタイミングシミュレーションで検証できます。

• 合成後およびインプリメンテーション後の機能変更。このタイプの変更は次のようなことが原因で行われます。

° full_case や parallel_case などの不一致を引き起こす合成プロパティまたは制約

° ザイリンクスデザイン制約 (XDC) ファイルへ適用されたUNISIM プロパティ

° 異なるシミュレータによるシミュレーション中の言語解析

• デュアルポート RAM の競合

• タイミング制約が抜けていたり、不正適用されている

• 非同期パスの動作

• 適化によって発生する機能上の問題





サポートされるシミュレータVivado Design Suite では、次のシミュレータがサポートされます。

• Vivado シミュレータ : Vivado IDE 内に完全統合されており、シミュレーションは IDE 内のウィンドウで実行されます。第 3 章「Vivado シミュレータについて」を参照してください。

• ザイリンクスでは、次のサードパーティシミュレータがサポートされます。

° Mentor Graphics 社の QuestaSim/ModelSim : Vivado IDE に統合されています。

° Cadence 社の Incisive Enterprise Simulator (IES) : Vivado IDE に統合されています。

° Synopsys 社の VCS および VCS MX : Vivado IDE に統合されています。

° Aldec 社の Active-HDL および Rivera-PROAldec 社からこれらのシミュレータのサポートが提供されています。

注記 :詳細は、第 8 章「サードパーティシミュレータの使用」を参照してください。

サードパーティシミュレータのサポートバージョンについては、『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973) [参照 1] を参照してください。

言語および暗号化サポート Vivado シミュレータでは、次がサポートされます。

• VHDL、 Verilog、 SystemVerilog、標準遅延フォーマット (SDF)[参照 4]。付録 D 「Vivado シミュレータでサポートされる SystemVerilog コンストラクト」も参照してください。

• 言語および暗号化の IEEE 規格。「Recommended Practice for Encryption and Management of Electronic DesignIntellectual Property (IP)」 (P1735) [参照 5] を参照してください。

OS サポートおよびリリースの変更点新のリリースの変更点、 OS サポート、ライセンス要件については、『Vivado Design Suite ユーザーガイド : リリー

スノート、インストールおよびライセンス』 (UG973) [参照 1] を参照してください。



http://standards.ieee.org/develop/project/1735.html


第 2 章 : シミュレーションの準備

第 2章

シミュレーションの準備

概要本章では、ザイリンクスデバイスを Vivado® 統合設計環境 (IDE) でシミュレーションする際に必要なコンポーネントについて説明します。

シミュレーションプロセスでは次を実行する必要があります。

• 実行するシミュレーションアクションを反映するテストベンチを作成

• 使用する必要のあるライブラリを選択して宣言

• ライブラリをコンパイル (Vivado シミュレータを使用しない場合)

• ネットリスを生成 (合成後またはインプリメンテーション後のシミュレーションを実行する場合)

• ザイリンクスデバイスのグローバルリセットとトライステートの使用を理解

テストベンチおよびスティミュラスファイルの使用テストベンチは、シミュレータ用に記述されたハードウェア記述言語 (HDL) コードで、次を実行します。

• デザインをインスタンシエートし初期化する

• スティミュラスを生成しデザインに適用する

• デザイン出力結果をモニターし、機能を検証する (オプション)

また、シミュレーション出力をファイル、波形、表示画面に出力するよう、テストベンチを設定することもできます。テストベンチの構造はシンプルにし、特定入力にスティミュラスを順次適用することができます。

また、テストベンチを複雑にすることもでき、次のものを含めることが可能です。

• サブルーチン呼び出し

• 外部ファイルから読み出されるスティミュラス

• 条件付きスティミュラス

• その他のより複雑な構造

インタラクティブなシミュレーションと比較すると、テストベンチには次のような利点があります。

• デザインプロセスを通して反復シミュレーションが可能

• テスト条件の記述を提供

効果的なテストベンチを作成するにあったり、次の点が推奨されます。

• Verilog テストベンチファイルで次のように `timescale を常に指定します。





‘timescale 1ns/1ps

• テストベンチ内のデザインへのすべての入力をシミュレーション時間 0 で初期化し、既知の値でシミュレーションが正しく始まるようにします。

• 論理およびタイミングベースのシミュレーションで使用されるデフォルトのグローバルセット / リセット (GSR)パルス用に、 100ns 後にスティミュラスデータを適用します。

• グローバルセット / リセット (GSR) が解放される前にクロックソースを開始します。詳細は、 79 ページの「グローバルリセットとトライステートの使用」を参照してください。

テストベンチの詳細は、『Writing Efficient Testbenches』 (XAPP199) [参照 5] を参照してください、。

ヒント : テストベンチを作成するとき、合成後およびインプリメンテーション後のタイミングシミュレーションでGSR が自動的に発生する点に注意してください。この GSR により、すべてのレジスタがシミュレーションの初の100ns 間リセット状態になります。

シミュレーションソースファイルの追加または作成シミュレーションソースを Vivado Design Suite プロジェクトに追加するには、次の手順に従います。

1. [File] → [Add Sources] をクリックするか、または [Add Sources] ボタンをクリックします。

Add Sources ウィザードが表示されます。

2. [Add or Create Simulation Sources] をオンにし、 [Next] をクリックします。

[Add or Create Simulation Sources] ページが開きます。このダイアログボックスには、次のようなオプションがあります。

° [Specify Simulation Set] : シミュレーションソースを保存するシミュレーションセットの名前 (デフォルトはsim_1、 sim_2...) を入力します。

ドロップダウンリストから [Create Simulation Set] を選択すると、新しくシミュレーションセットを定義できます。複数のシミュレーションセットが使用可能な場合は、Vivado シミュレータに、どのシミュレーションセットが現在使用中なのかが表示されます。

ビデオ : この機能の詳細は、 Vivado Design Suite ビデオチュートリアル : ロジックシミュレーションを参照してください。

° [Add Files] : プロジェクトに追加するシミュレーションソースファイルを選択します。

° [Add Directories] : 選択したディレクトリにあるすべてのシミュレーションソースファイルを追加します。指定ディレクトリにある、有効な拡張子のソースファイルがすべてプロジェクトに追加されます。

° [Create File] : 新規シミュレーションファイルを作成する [Create Source File] ダイアログボックスが開きます。プロジェクトソースファイルの詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 2] の「ソースファイルの操作」を参照してください。

° ダイアログボックスには、次のようなボタンがあります。

- [Remove] : 選択したソースファイルを削除します。

- [Move Selected File Up] : 指定ファイルをリストの上に移動させます。

- [Move Selected File Down] : 指定ファイルをリストの下に移動させます。

° ウィザードには次のようなチェックボックスがあります。

- [Scan and add RTL include files into project] : 追加した RTL ファイルをスキャンし、参照されているインクルードファイルを追加します。



http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/logic-simulation.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug895-vivado-system-level-design-entry.pdf;a=xWorkingWithSourceFiles



- [Copy sources into project] : ソースファイルをプロジェクトディレクトリにコピーします。プロジェクトではローカルにコピーされたバージョンが使用されます。

[Add Directories] ボタンをクリックしてソースファイルのディレクトリを追加した場合は、ファイルがプロジェクトにローカルにコピーされるとき、ディレクトリ構造もそのままの状態でコピーされます。

- [Add sources from subdirectories] : [Add Directories] で指定したディレクトリのサブディレクトリに含まれるソースファイルをすべて追加します。

- [Include all design sources for simulation] : シミュレーション用にデザインソースすべてを含めます。

シミュレーションセットの操作

Vivado IDE では、シミュレーションソースファイルはシミュレーションファイルセットに保存され、[Sources] ビューにフォルダーとして表示されます。リモートのものを参照したり、ローカルプロジェクトディレクトリに保存されているものを使用できます。

シミュレーションセットを使用すると、それぞれのデザイン段階にあわせてソースを定義して使用できます。たとえば、あるテストベンチソースは、エラボレートされたデザイン、またはデザインのモジュールのビヘイビアーシミュレーション用にスティミュラスを供給するためのものであったり、別のテストベンチは、インプリメント済みデザインのタイミングシミュレーション用にスティミュラスを供給するためのもの、と使い分けることができます。

シミュレーションソースをプロジェクトに追加するときに、どのシミュレーションソースセットを使用するか指定できます。

シミュレーションセットは次の手順で変更できます。

1. [Sources] ビューで [Simulation Sources] を右クリックし、 [Edit Simulation Sets] をクリックします (図 2-1)。

[Add or Create Simulation Sources] ページが表示されます。

2. [Add Files] をクリックしてファイルを選択します。

これで、プロジェクトに関連付けられているソースが、新しく作成されたシミュレーションセットに追加されます。

3. 必要であればほかのファイルも追加します。


図 2‐1 : [Edit Simulation Sets] オプション





選択したシミュレーションセットがアクティブなデザイン run に使用されます。

ザイリンクスシミュレーションライブラリの使用

重要 : Vivado シミュレータを使用する場合、シミュレーションライブラリをコンパイルする必要はありません。しかし、サードパーティシミュレータを使用する場合は、ライブラリをコンパイルする必要があります。詳細は、第 8 章「サードパーティシミュレータの使用」を参照してください。

ザイリンクスシミュレーションライブラリは、 VHDL-93 および Verilog-2001 言語規格をサポートするシミュレータで使用できます。ライブラリにはザイリンクスハードウェアデバイスを正しくシミュレーションするのに必要な特定の遅延およびモデル情報がビルトインされています。

クロックエッジ内のブロックにはノンブロッキング割り当てを使用します。これ以外の場合、 Verilog のブロッキング割り当てを使用してコードを記述します。同様に、プロセス内のローカル計算には変数割り当てを、プロセス間のデータフローが必要な場合は信号割り当てを使用します。

データがクロックと同時に変わる場合は、シミュレータでデータ入力がクロックエッジ後に発生するようにスケジュールできます。初のクロックエッジの前にデータを入力させることは可能ではあるのですが、データは次のクロックエッジまで通過しません。

推奨 : このような思わぬシミュレーション結果にならないようにするため、データ信号とクロック信号は同時に切り替えないようにしてください。

デザインにコンポーネントをインスタンシエートする際、シミュレータでコンポーネントの機能を記述したライブラリが参照されていないと、シミュレーションが正しく実行されません。ザイリンクスライブラリは、モデルの機能に基づいてカテゴリに分類されます。

表 2-1 は、ザイリンクスの提供するシミュレーションライブラリをリストしています。

重要 :- シミュレーションポイントによって異なるシミュレーションライブラリを指定する必要があります。- インプリメンテーション前とインプリメンテーション後のネットリストのゲートレベルセルは異なります。

表 2‐1 : シミュレーションライブラリ

ライブラリ名説明 VHDL ライブラリ名 Verilog ライブラリ名

UNISIM ザイリンクスプリミティブの論理シミュレーション UNISIM UNISIMS_VER

UNIMACRO ザイリンクスマクロの論理シミュレーション UNIMACRO UNIMACRO_VER

UNIFAST 高速シミュレーションライブラリ UNIFAST UNIFAST_VER

SIMPRIM ザイリンクスプリミティブのタイミングシミュレーションなし SIMPRIMS_VERa

SECUREIP PCIe® IP、ギガビットトランシーバーなどのザイリンクスデバイス機能の論理シミュレーションおよびタイミングシミュレーション両方のシミュレーションライブラリ

次のディレクトリに IP のリストがあります。<Vivado_Install_Dir>/data/secureip

SECUREIP SECUREIP

a. SIMPRIMS_VER は Verilog SIMPRIM 物理ライブラリがマップされている論理ライブラリ名です。





表 2-2 は、各シミュレーションポイントで必要なシミュレーションライブラリがリストされます。

重要 : Vivado シミュレータでは、あらかじめコンパイルされたシミュレーションデバイスライブラリが使用されます。アップデートがインストールされると自動的にこれらのライブラリがアップデートされます。

注記 : Verilog の SIMPRIMS_VER では、 UNISIM と同じソースだけでなく、タイミングアノテーション用のブロックも使用されます。 SIMPRIMS_VER は Verilog の物理的な SIMPRIM がマップされている論理ライブラリ名です。

表 2-3 は、ライブラリのディレクトリをリストしています。

次のセクションでは、これらのライブラリについてさらに詳細に説明します。

UNISIM ライブラリ

論理シミュレーションでは UNISIM が使用され、このライブラリにはデバイスプリミティブまたは下位の構築ブロックの記述が含まれています。

重要 : Vivado ツールでは、 IP を生成するとき、出力ファイルとして IP シミュレーションモデルが生成されます。このため、 compile_simlib コマンドを使用する場合、 IP シミュレーションモデルはあらかじめコンパイルされているライブラリには含まれません。

表 2‐2 : シミュレーションポイントと関連ライブラリ

シミュレーションポイント

UNISIM UNIFAST UNIMACRO SECUREIPSIMPRIM

(Verilog のみ)SDF

1.レジスタトランスファーレベル (RTL) (ビヘイビアー )

ありありありあり該当なしなし

2.合成後シミュレーション (論理)

ありあり該当なしあり該当なし該当なし

3.合成後シミュレーション(タイミング)

該当なし該当なし該当なしありありあり

4.インプリメンテーション後シミュレーション (論理)

ありあり該当なしあり該当なし該当なし

5.インプリメンテーション後シミュレーション (タイミング)

該当なし該当なし該当なしありありあり

表 2‐3 : シミュレーションライブラリのディレクトリ

ライブラリHDL

タイプディレクトリ

UNISIM Verilog <Vivado_Install_Dir>/data/verilog/src/unisims

VHDL <Vivado_Install_Dir>/data/vhdl/src/unisims

UNIFAST Verilog <Vivado_Install_Dir>/data/verilog/src/unifast

VHDL <Vivado_Install_Dir>/data/vhdl/src/unifast

UNIMACRO Verilog <Vivado_Install_Dir>/data/verilog/src/unimacro

VHDL <Vivado_Install_Dir>/data/vhdl/src/unimacro

SECUREIP Verilog <Vivado_Install_Dir>/data/secureip/





暗号化されたコンポーネントファイル

表 2-4 は、IP をデザインに含めるときに、あらかじめコンパイルされている暗号化されたライブラリファイルを呼び出すことができる、 UNISIM ライブラリをリストしています。ライブラリ検索パスに必要なパスを含めてください。詳細は、 19 ページの「方法 1 : 完全 UNIFAST ライブラリ (推奨)」を参照してください。

VHDL UNISIM ライブラリ

VHDL の UNISIM ライブラリは、ザイリンクスデバイスファミリのプリミティブを指定する次のファイルに分けられています。

• コンポーネント宣言 (unisim_VCOMP.vhdp)

• パッケージファイル (unisim_VPKG.vhd)

これらのプリミティブを使用するには、各ファイルの初に次の 2 行を追加する必要があります。

library UNISIM;use UNISIM.Vcomponents.all;

重要 : また、ライブラリをコンパイルし、シミュレータにマップする必要があります。その方法はシミュレータによって異なります。

注記 : Vivado シミュレータの場合、ライブラリコンパイルとマッピングは統合されているので、ユーザーがさらにコンパイルまたはマップする必要はありません。

Verilog UNISIM ライブラリ

Verilog の場合、個々のライブラリモジュールが別々の HDL ファイルで指定されています。このため、ライブラリを指定する -y オプションを使用すると、指定ディレクトリですべてのコンポーネントが検索され、ライブラリが自動的に展開します。

Verilog UNISIM ライブラリは、モジュールを使用する前に HDL ファイルで指定することはできません。ライブラリモジュールを使用するには、すべて大文字でモジュール名を指定してください。次の例は、インスタンシエートされたモジュール名とそのファイル名です。

• BUFG モジュールは BUFG.v

• IBUF モジュールは IBUF.v

Verilog では大文字/小文字が区別されるので、 UNISIM プリミティブインスタンシエーションには、必ず大文字のみを使用してください。

あらかじめコンパイルされたライブラリを使用する場合は、正しいシミュレータコマンドラインオプションを使用して、ライブラリを指定してください。次は、 Vivado シミュレータでの例です。

-L unisims_ver

表 2‐4 : コンポーネントファイル

コンポーネントファイル説明

<Vivado_Install_Dir>/data/verilog/src/unisim_retarget_comp.vp 暗号化された Verilog ファイル

<Vivado_Install_Dir>/data/vhdl/src/unisims/unisim_retarget_VCOMP.vhdp 暗号化された VHDL ファイル





UNIMACRO ライブラリ

UNIMACRO は、論理シミュレーションで使用されるライブラリで、選択されたデバイスプリミティブのマクロ記述が含まれています。

重要 : 『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 All Programmable SoC ライブラリガイド』 (UG953) [参照 6] にリストされているデバイスマクロを含める場合は、UNIMACRO ライブラリを常に指定する必要があります。

VHDL UNIMACRO ライブラリ

これらのプリミティブを使用するには、各ファイルの初に次の 2 行を追加する必要があります。

library UNIMACRO;

use UNIMACRO.Vcomponents.all;

Verilog UNIMACRO ライブラリ

Verilog の場合、個々のライブラリモジュールが別々の HDL ファイルで指定されています。このため、ライブラリを指定する -y オプションを使用すると、指定ディレクトリですべてのコンポーネントが検索され、ライブラリが自動的に展開します。

Verilog UNIMACRO ライブラリは、 VHDL のように、モジュール使用前に HDL ファイルで指定する必要はありません。ライブラリモジュールを使用するには、すべて大文字でモジュール名を指定してください。また、ライブラリをコンパイルおよびマップする必要があります。その方法は、選択したシミュレータによって異なります。

重要 : Verilog モジュール名とファイル名は大文字です。たとえば、モジュール BUFG は BUFG.v、モジュール IBUFは IBUF.v になります。 UNISIM プリミティブインスタンシエーションには、必ず大文字のみを使用してください。

SIMPRIM ライブラリ

合成またはインプリメンテーション後に生成されるタイミングシミュレーションネットリストのシミュレーションには、 SIMPRIM ライブラリを使用します。

重要 : タイミングシミュレーションは Verilog でのみサポートされます。 VHDL バージョンの SIMPRIM ライブラリはありません。

ヒント : VHDL を使用する場合は、合成後およびインプリメンテーション後の論理シミュレーションを実行します (この場合、標準のデフォルトフォーマット (SDF) アノテーションは不要で、シミュレーションネットリストにUNISIM ライブラリが使用されます)。ネットリストは write_vhdl Tcl コマンドを使用して作成できます。使用方法については、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 7] を参照してください。

このライブラリは次のように指定します。

-L SIMPRIMS_VER

説明 :

° -L はライブラリを指定するコマンドです。

° SIMPRIMS_VER は Verilog SIMPRIM がマップされている論理ライブラリ名です。



http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf;a=xwrite_vhdl



SECUREIP シミュレーションライブラリ

SECUREIP ライブラリは GT などの複雑なデバイスコンポーネントの論理およびタイミングシミュレーションに使用します。

注記 : セキュリティ保護の付いている IP ブロックは Vivado シミュレータで完全にサポートされているため、追加設定は不要です。

ザイリンクスでは、「Recommended Practice for Encryption and Management of Electronic Design Intellectual Property (IP)」(IEEE-STD-P1735) [参照 5] という IEEE 規格で指定された暗号化手法を使用しています。ライブラリコンパイルプロセスで自動的に暗号化処理が行われます。

注記 : シミュレータでライブラリを指定するコマンドラインオプションについては、それぞれのシミュレータの資料を参照してください。

表 2-5 は、これらのライブラリを使用するにあたり、注意事項をシミュレータベンダーごとに分けてリストしています。

重要 : サードパーティシミュレータのサポートされるバージョンについては、『Vivado Design Suite ユーザーガイド :リリースノート、インストールおよびライセンス』 (UG973) [参照 1] を参照してください。

VHDL SECUREIP ライブラリ

UNISIM ライブラリには、 VHDL SECUREIP のラッパーが含まれています。次の 2 行を各ファイルの初に追加すると、エンティティにバインドすることができます。

Library UNISIM;use UNISIM.vcomponents.all;

Verilog SECUREIP ライブラリ

Verilog コードを使用してシミュレーションを実行する場合、ほとんどのシミュレータで SECUREIP ライブラリを参照する必要があります。

あらかじめコンパイルされたライブラリを使用する場合は、正しい指示子を使用してライブラリを指定する必要があります。次は、 Vivado シミュレータでの例です。

-L SECUREIP

Verilog SECUREIP ライブラリは、コンパイル時に -f オプションを付けると使用できます。ファイルリストは、<Vivado_Install_Dir>/data/secureip/secureip_cell.list.f から入手できます。

表 2‐5 : SECUREIP ライブラリを使用する際の考慮事項

シミュレータ名ベンダー要件

ModelSim SE Mentor Graphics デザイン入力が VHDL で行われる場合は、混合言語ライセンスまたは SECUREIP OP が必要です。詳細はベンダーにお問い合わせください。

ModelSim PE

ModelSim DE

QuestaSim

VCS および VCS MX Synopsys

Active-HDL Aldec デザイン入力が VHDL のみの場合、言語左右されないタイプの SECUREIP ライセンスが必要になります。詳細はベンダーにお問い合わせください。

Riviera-PRO*





UNIFAST ライブラリ

UNIFAST ライブラリは RTL ビヘイビアーシミュレーションで使用できる、オプションのライブラリで、シミュレーションランタイムを速くします。

重要 :このモデルは、タイミングドリブンシミュレーションには使用できません。 UNIFAST ライブラリには、フルモデルで使用可能なチェック /機能がすべて含まれているわけではないので、終的なシミュレーションには使用できません。

推奨 : デザインの初の検証には UNIFAST ライブラリを使用し、完全な検証には UNISIM ライブラリを使用してください。

シミュレーションランタイムは、シミュレーションモードでプリミティブ機能のサブセットをサポートすると、短縮できます。

注記 : このシミュレーションモデルでは、サポートされていない属性値のみがチェックされます。

MMCME2

シミュレーションランタイムを短縮するため、高速 MMCME2 シミュレーションモデルでは、フルモデルから次の点が変更されています。

1. 高速シミュレーションモデルでは基本的なクロック生成ファンクションのみが提供されています。DRP、ファイン位相シフト、クロック停止、クロックカスケードなどのほかのファンクションはサポートされていません。

2. 入力クロックは、周波数および位相が変わることなく、安定しているものとみなされます。入力クロック周波数サンプルは LOCKED 信号が High になると停止します。

3. 出力クロック周波数、位相、デューティサイクルなどの機能は入力クロック周波数およびパラメーター設定から直接計算されます。

注記 :出力クロック周波数は、入力から VCO クロックまで生成されません。

4. MMCME2 シミュレーションモデルの LOCKED 信号のアサート時間は、標準版と高速版とでは異なります。

° 標準モデルの LOCKED 信号のアサート時間は M および D 設定に左右されます。標準 MMCME2 シミュレーションモデルの場合、 M および D の値が大きいと、ロック時間が比較的長くなります。

° 高速シミュレーションモデルの場合は、 LOCKED アサート時間は短くなります。

DSP48E1

高速 DSP48E1 シミュレーションモデルでは、シミュレーションランタイムを短縮するため、そのフルモデルの一部の機能が削除されています。

• パターン検出

• OverFlow/UnderFlow

• DRP インターフェイスのサポート





GTHE2_CHANNEL/GTHE2_COMMON

高速 GTHE2 シミュレーションモデルでは、シミュレーションランタイムを短縮するため、そのフルモデルと比較すると、次の点が異なります。

• GTH リンクは、同じ PPM (Parts Per Million) レートで、近端のエンドリンクパートナーと遠端のエンドリンクパートナー間で同期している必要があります。

• GTH を介したレイテンシは、ハードウェアではサイクル精度は高くありません。

• DRP プロダクションリセットシーケンスをシミュレートすることはできません。UNIFAST モデルを使用している場合は、これを無視してください。

GTXE2_CHANNEL/GTXE2_COMMON

高速 GTXE2 シミュレーションモデルでは、シミュレーションランタイムを短縮するため、そのフルモデルと比較すると、次の点が異なります。

• GTX リンクは、同じ PPM (Parts Per Million) レートで、近端のエンドリンクパートナーと遠端のエンドリンクパートナー間で同期している必要があります。

• GTX を介したレイテンシは、ハードウェアではサイクル精度は高くありません。

Verilog UNIFAST ライブラリの使用

UNIFAST モデルを使用してシミュレーションするには、次の 2 つの方法があります。

• 方法 1 は、すべての UNIFAST モデルを使用してシミュレーションする場合に推奨される方法です。

• 方法 2 は、 UNIFAST モデルと一緒に使用するモジュールを指定する方法で、アドバンスユーザー向けです。

これらのシミュレーション方法については、次のセクションで説明します。

方法 1 : 完全 UNIFAST ライブラリ (推奨)

Vivado シミュレータ、 ModelSim、 IES、 VCS を使用している Vivado プロジェクト環境で UNIFAST サポート (高速シミュレーションモデル) をイネーブルにするには、次のコマンドを実行します。

Tcl コンソールで次の Tcl コマンドを使用します。

set_property unifast true [current_fileset –simset]

コンポーネントファイルに関する詳細は、 15 ページの「暗号化されたコンポーネントファイル」を参照してください。

詳細は、サードパーティシミュレータのユーザーガイドを参照してください。

方法 2 : 特定 UNIFAST モジュールの使用

個々のライブラリコンポーネントを指定するには、Verilog コンフィギュレーション文を使用します。config.v ファイルで次のように指定してください。

• 上位モジュールまたはコンフィギュレーションの名前 (例 : config cfg_xilinx;)

• デザインコンフィギュレーションを適用する名前 (例 : design test bench;)

• 明示的に呼び出されないセルまたはインスタンスのライブラリ検索順序 (例 : default liblist unisims_ver unifast_ver;)

• 特定の CELL または INSTANCE のライブラリのマップ (例 : instance testbench.inst.O1 use unifast_ver.MMCME2;)

注記 : ModelSim (vsim) の場合のみ、 -genblk を階層名に追加します。 (例 : instance testbench.genblk1.inst.genblk1.O1 use unifast_ver.MMCME2; - VSIM)





サンプルの config.v

config cfg_xilinx;design testbench;default liblist unisims_ver unifast_ver;//Use fast MMCM for all MMCM blocks in designcell MMCME2 use unifast_ver.MMCME2;//use fast dSO48E1for only this specific instance in the designinstance testbench.inst.O1 use unifast_ver.DSP48E1;//If using ModelSim or Questa, add in the genblk to the name(instance testbench.genblk1.inst.genblk1.O1 use unifast_ver.DSP48E1)endconfig

VHDL UNIFAST ライブラリの使用

VHDL UNIFAST ライブラリは、 Verilog と同じ基本構造を持つので、アーキテクチャまたはライブラリとともに使用できます。テストベンチファイルにこのライブラリを含めることができます。次の例では、 for を使用して、階層を展開しています。

library unisim; library unifast;configuration cfg_xilinx of testbench is for xilinx .. for inst:netlist ... use entity work.netlist(inst); .......for inst.........for all:MMCME2..........use entity unifast.MMCME2; .........end for;.......for O1 inst:DSP48E1; .........use entity unifast.DSP48E1;.......end for;...end for; ..end for; end for;end cfg_xilinx;

シミュレーション設定Flow Navigator で [Simulation] → [Simulation Settings] をクリックすると、Vivado IDE でシミュレーション設定ができます。図 2-2 は Flow Navigator の [Simulation] を示しています。

• [Simulation Settings] : Vivado シミュレータを選択および設定するダイアログボックスが開きます。 22 ページの「Vivado シミュレータのプロジェクト設定」を参照してください。


図 2‐2 : Flow Navigator のシミュレーションオプション





• [Run Simulation] : シミュレーション設定に基づいてデザインをコンパイル、エラボレート、シミュレーションするコマンドオプションを設定します。デザインの合成前にシミュレーションを実行すると、 Vivado シミュレータではビヘイビアーシミュレーションが実行され、波形ビューが開き (37 ページの図 3-11)、信号およびバスの値の付いた HDL オブジェクトがデジタルまたはアナログ形式で表示されます。

各デザイン段階 (合成後とインプリメンテーション後) で、論理シミュレーションおよびタイミングシミュレーションを実行できます。

これに該当する Tcl コマンドを使用する場合は、 launch_simulation と入力します。

ヒント : このコマンドに -scripts_only オプションを使用すると、Vivado シミュレータを実行するスクリプトが書き出されます。





Vivado シミュレータのプロジェクト設定

Flow Navigator で [Simulation Settings] をクリックして [Project Settings] ダイアログボックス (図 2-3) を開きます。


図 2‐3 : [Project Settings] ダイアログボックスの [Simulation] ページ

1 シミュレータを選択します。

2 シミュレータの言語を選択します。

3 シミュレーションセットを選択します。

4 シミュレーションの上位デザイン名を参照します。

5 再実行前にシミュレーションファイルを消去します。このオプ

ションはオンにしたままにしておくことを推奨します。

6 シミュレーションを実行せずにスクリプトを生成します。

7 それぞれのカテゴリでオプションを設定するためのタブを選択し

ます。

8 [Compilation] のみです。インクルードパスを設定またはマクロを

定義するディレクトリを指定します。

9 [Compilation] のみです。ジェネリック /パラメーターのロケーショ

ンを選択するディレクトリを指定します。

10 それぞれのページに対し、オプションリストがウィンドウに表示

されます。オプションを選択すると、その説明が表示されます。





重要 : 前に定義されたシミュレーションセットのコンパイルおよびシミュレーション設定は、新しく定義されたシミュレーションセットには適用されません。

ヒント : Vivado シミュレータにはあらかじめコンパイルされたライブラリが含まれているので、ライブラリディレクトリを指定する必要はありません。

注意 : どうしても必要な場合にのみ [Advanced] タブで設定を変更してください。 [Include all design sources forsimulation] チェックボックスはデフォルトでオンになっています。このチェックボックスをオフにすると、予測しない結果になる可能性があります。チェックボックスがオンになっていると、シミュレーションセットには、アウトオブコンテキスト (OOC) の IP、 IP インテグレーターファイル、 DCP が含まれます。

シミュレータ言語オプションについてザイリンクス IP では、 1 言語のビヘイビアーシミュレーションモデルしか提供されていないものがほとんどです。該当言語のライセンスがない場合、その言語しか対応していないシミュレータでのシミュレーションはできません。simulator_language プロパティを使用すると、 IP は指定した言語のシミュレーションモデルを配布します。図 2-3 は、シミュレータ言語を設定できる箇所を示しています。たとえば、 1 言語のシミュレータを使用している場合、そのシミュレータの言語と同じになるように simulator_language プロパティを設定してください。

Vivado Design Suite では、言語別の構造シミュレーションモデルをオンデマンドで生成するため、 IP の合成ファイルを使用して、シミュレーションモデルが利用できるようになっています。ビヘイビアーモデルがなかったり、シミュレータのライセンスが付与されている言語とモデルの言語が一致していない場合、Vivado ツールでは構造シミュレーションモデルが自動的に生成され、シミュレーションができるようになります。そうしたことがなければ、 IP の既存ビヘイビアーシミュレーションモデルが使用されます。合成またはシミュレーションファイルが存在しない場合、シミュレーションはサポートされません。

注記 : simulator_language プロパティでは、生成された合成済みチェックポイント (.dcp) がオフになっていると、言語別シミュレーションネットリストファイルは提供されません。

1. [Window] → [IP Catalog] をクリックします。

2. 該当する IP を右クリックし、 [Customize IP] をクリックします。

3. [Customize IP] ダイアログボックスで [OK] をクリックします。

[Generate Output Products] ダイアログボックス (図 2-4) が表示されます。





表 2-6 は、 simulator_language プロパティの機能を示しています。


図 2‐4 : [Generate Synthesized Checkpoint (.dcp)] オプションを含むダイアログボックス

表 2‐6 : simulator_language プロパティの機能

IP に含まれるシミュレーションモデル

simulator_language の値使用されるシミュレーションモデル

IP は VHDL と Verilog ビヘイビアーモデルを配布

Mixed ビヘイビアーモデル (target_language)

Verilog Verilog ビヘイビアーモデル

VHDL VHDL ビヘイビアーモデル

IP は Verilog ビヘイビアーモデルのみを配布

Mixed Verilog ビヘイビアーモデル

Verilog Verilog ビヘイビアーモデル

VHDL DCP から生成された VHDL シミュレーションネットリスト

IP は VHDL ビヘイビアーモデルのみを配布

Mixed VHDL ビヘイビアーモデル

Verilog DCP から生成された Verilog シミュレーションネットリスト

VHDL VHDL ビヘイビアーモデル

IP はビヘイビアーモデルを配布しない

Mixed/Verilog/VHDL DCP から生成されたネットリスト(target_language)

注記 :1. ビヘイビアーシミュレーションモデルが利用できる場合は、それが構造シミュレーションモデルよりも優先されます。 Vivado

ツールでは、どのモデルが使用可能であるかに基づいて、ビヘイビアーモデルまたは構造モデルのどちらかが自動的に選択さ

れます。この自動選択は上書きできません。

2. どちらの言語もシミュレーションに使用できる場合は target_language プロパティを使用します。

Tcl コマンド : set_property target_language VHDL [current_project]





推奨されるシミュレーション精度

重要 : 1ps の時間精度を使用してシミュレーションを実行します。MMCM などの一部のザイリンクスプリミティブコンポーネントは、論理またはタイミングシミュレーションで正しく動作するのに 1ps の精度を必要とします。

ザイリンクスシミュレーションモデルではこれより荒い精度を使用してもシミュレータパフォーマンスが良くなることはありません(ザイリンクスシミュレーションモデルの場合、シミュレーション時間の多くはデルタサイクルで消費されます。また、デルタサイクルはシミュレーション精度に左右されません)。

重要 : テスト機器は近似値のピコ秒 (ps) でタイミングを計測するので、小精度としてピコ秒が使用されます。

ネットリストの生成合成済みまたはインプリメント済みデザインのシミュレーションを実行するには、ネットリスト生成プロセスを実行する必要があります。 Tcl のネットリスト生成コマンドは合成済みまたはインプリメント済みデザインデータベースを読み込んで、デザイン全体に対して 1 つのネットリストを書き出します。

Vivado Design Suite では、Vivado IDE または launch_simulation コマンドを使用してシミュレータを起動するときに、ネットリストが自動的に生成されます。

ネットリスト生成コマンドでは、 SDF およびデザインネットリストを書き出すことができます。 Vivado Design Suiteには、次の Tcl コマンドがあります。

• Tcl コマンド :

° write_verilog : Verilog ネットリスト

° write_vhdl : VHDL ネットリスト

° write_sdf : SDF 生成

ヒント : SDF 値は、合成中など、デザインプロセスの早期段階では概算値でしかありませんが、デザインプロセスが進むにつれ、データベースにより多くの情報が含まれ、タイミング値がより正確になっていきます。

論理ネットリストの生成

Vivado Design Suite では論理シミュレーション用の Verilog または VHDL 構造ネットリストの出力がサポートされています。このネットリストは、構造ネットリストのビヘイビアーと、ビヘイビアーモデル (RTL) シミュレーションの予期値が一致することをチェックするために、シミュレーションを実行するために使用します (タイミングシミュレーションは実行しない) 。

論理シミュレーションネットリストは階層構造になっていて、モジュールまたはエンティティレベル (プリミティブおよびマクロプリミティブを含む下位階層) に展開可能です。

これらのプリミティブは、次のライブラリに含まれています。

• Verilog シミュレーションの場合は UNISIMS_VER シミュレーションライブラリ

• VHDL シミュレーションの場合は UNISIM シミュレーションライブラリ

一般的には、ビヘイビアーシミュレーションで使用したのと同じテストベンチを使用して、さらに精度の高いシミュレーションを実行できます。





次の Tcl コマンドで、 Verilog および VHDL の論理シミュレーションネットリストがそれぞれ生成されます。

write_verilog -mode funcsim <Verilog_Netlist_Name.v>

write_vhdl -mode funcsim <VHDL_Netlist_Name.vhd>

タイミングネットリストの生成

Vivado ツールでのワーストケースの配置配線後の遅延を計算した後に回路動作を検証するには、 Verilog タイミングシミュレーションを使用します。

一般的には、論理シミュレーションで使用したのと同じテストベンチを使用して、さらに精度の高いシミュレーションを実行できます。

2 つのシミュレーション結果を比較し、デザインが初に指定したとおりに実行されているかどうかを検証します。

タイミングシミュレーションネットリストを生成する手順は、次のとおりです。

1. デザインのシミュレーションネットリストファイルを生成します。

2. タイミング遅延すべてをアノテートして SDF 遅延ファイルを生成します。

重要 : Vivado IDE では、 Verilog タイミングシミュレーションしかサポートされません。

タイミングシミュレーションネットリストを生成する Tcl 構文は次のとおりです。

write_verilog -mode timesim -sdf_anno true <Verilog_Netlist_Name>




第 3 章 : Vivado シミュレータについて

第 3章

Vivado シミュレータについて

概要本章では、 Vivado® 統合設計環境 (IDE) で使用可能な Vivado® シミュレータ機能について説明します。プッシュボタンで波形をトレースおよびデバッグできる機能も含めてここで説明します。

Vivado シミュレータは、ハードウェア記述言語 (HDL) のイベントドリブンシミュレータで、VHDL、Verilog、SystemVerilog (SV)、混合言語の VHDL/Verilog または VHDL/SV の論理およびタイミングシミュレーションがサポートされています。

Vivado シミュレーションを実行する詳細な手順は、『Vivado Design Suite チュートリアル : ロジックシミュレーション』 (UG937) [参照 10] を参照してください。

Vivado シミュレータの機能Vivado シミュレータでは、次の機能がサポートされます。

• ソースコードデバッグ (ステップ、ブレークポイント、現在値の表示)

• タイミングシミュレーション用の SDF アノテーション

• VCD ダンプ

• SAIF ダンプ (電力解析および適化用)

• HardIP ブロック (シリアルトランシーバーおよび PCIe® など) のネイティブサポート

• マルチスレッドコンパイル

• 混合言語 (VHDL、 Verilog,、または SystemVerilog デザインコンストラクト )

• 1 クリックでシミュレーションを再コンパイルおよび再起動

• 1 クリックでコンパイルおよびシミュレーション

• ザイリンクスシミュレーションライブラリのビルトインサポート

• リアルタイムの波形アップデート

Vivado シミュレータの実行

重要 : シミュレーションを実行する前に、デザインに適切なプロジェクト設定を指定していることを確認してください。 Vivado シミュレータを使用している場合は、第 2 章の「Vivado シミュレータのプロジェクト設定」を参照してください。サポートされているサードパーティシミュレータを使用している場合は、第 8 章「サードパーティシミュレータの使用」を参照してください。





Flow Navigator から [Run Simulation] をクリックし、次の図にあるように、Vivado シミュレータのワークスペースを起動します。


図 3‐1 : Vivado シミュレータのワークスペース

1 メインツールバー

2 [Run] メニュー

3 [Objects] ビュー

4 [Simulation] ツールバー

5 波形オブジェクト

6 波形ビュー

7 [Scopes] ビュー

8 [Sources] ビュー





メインツールバー

Vivado IDE でもよく使用されるコマンドに 1 クリックでアクセスできます。オプションの上にカーソルを置くと、詳細を示すツールヒントが表示されます。

[Run] メニュー

メニューは Vivado IDE と同じですが、シミュレーションを実行した後には [Run] メニューが追加されます。

シミュレーションの [Run] メニューは、図 3-2 のようになります。

Vivado シミュレーターの [Run] メニューオプションは次のとおりです。

• [Restart] : 既存のシミュレーションを時間 0 から再開します。 Tcl コマンド : restart

• [Run All] : 開いているシミュレーションを後まで実行します。Tcl コマンド : run all

• [Run For] : 実行するシミュレーション時間を指定します。Tcl コマンド :run <time>

• [Step] : 次の HDL ソース行までシミュレーションを実行します。

• [Break] : 実行中のシミュレーションを停止します。

• [Delete All Breakpoints] : すべてのブレークポイントを削除します。

• [Relaunch Simulation] : シミュレーションファイルを再コンパイルして run を再実行します。

[Simulation] ツールバー

Vivado シミュレータを実行すると、シミュレーション用のツールバー (次の図を参照) が、メインのツールバーの右側に開きます。

これらは、前出の 29 ページの図 3-2 にあるのと同じボタンで ([Delete All Breakpoints] オプションはなし )、使いやすくするために提供されています。


図 3‐2 : シミュレーションの [Run] のメニューオプション


図 3‐3 : [Simulation] ツールバー





[Simulation] ツールバーのボタンの説明

ツールバーのボタンの上にカーソルを移動させると、ボタンを説明するツールチップが表示されます。

• [Restart] : シミュレーション時間を 0 にリセットします。

• [Run all] : すべてのイベントが完了するまで、またはシミュレーションを停止するよう HDL 文で表示されるまで、シミュレーションを実行します。

• [Run For] : 指定された時間実行します。

• [Step] : 次の HDL 文までシミュレーションを実行します。

• [Break] : 現在のシミュレーションを停止します。

• [Relaunch] : シミュレーションソースを再コンパイルし、シミュレーションを再開始します (コード変更した後など)。

[Sources] ビュー

[Sources] ビューには階層ツリーでシミュレーションソースが [Hierarchy]、 [IP Sources]、 [Libraries]、 [Compile Order] などのタブで表示されます (図 3-4)。

[Sources] ビューのボタンの上にカーソルを置くと、その説明がツールヒントとして表示されます。ボタンを使用すると、ファイルの検証、展開/非展開、追加、開く、フィルターおよびスクロールなどができます。

ソースファイルはオブジェクトを右クリックして [Go to Source Code] をクリックしても開くことができます。


図 3‐4 : [Sources] ビュー





[Scopes] ビュー

スコープとは HDL デザインを階層に分けたものです。デザインユニットをインスタンシエートするたび、またはプロセス、ブロック、パッケージ、サブプログラムを定義するたびに、スコープを作成します。

次の図に示すように、 [Scopes] ビューにはデザイン階層が表示されます。この階層でスコープを選択すると、 [Objects]ビューに、そのスコープの HDL オブジェクトがすべて表示されます。 [Objects] ビューで HDL オブジェクトを選択し、それを波形ビューアに追加することができます。

スコープのフィルター

• フィルターボタンをクリックすると、そのスコープの表示/非表示を切り替えることができます。

ヒント : フィルターボタンを使用してスコープを非表示にすると、スコープの種類に関係なく、そのスコープ内のすべてのスコープが非表示になります。たとえば、上の図で、すべての Verilog モジュールスコープを非表示にするため Verilog モジュールのボタンをクリックすると、 bft_tb スコープだけでなく、 VHDL エンティティスコープである uut も非表示になります。

• 特定の文字列を含むスコープに表示を制限するには、 [Search] ボタンをクリックします。テキストボックスに文字列を入力します。


図 3‐5 : [Scopes] ビュー





[Objects] ビューで表示されるオブジェクトは、現在どのスコープが選択されているかによって変わります。 [Objects]ビューでオブジェクトを変更するには、該当するスコープを選択します。

スコープを右クリックすると、ポップアップメニューが表示され、次のようなメニューオプションがあります (図 3-6)。

• [Add to Wave Window] : 選択したスコープの HDL オブジェクトすべてを波形コンフィギュレーションに追加します。

ヒント : ビット幅の大きな HDL オブジェクトを波形ビューアに追加すると、表示に時間がかかってしまいます。[Addto Wave Window] コマンドを実行する前に、波形コンフィギュレーションで表示制限を設定し、そのようなオブジェクトをフィルターにかけることができます。それには、set_property DISPLAY_LIMIT <maximum bit width>[current_wave_config] という Tcl コマンドを使用します。

[Add to Wave Window] コマンドを使用する場合、 [Objects] ビューで表示されている HDL オブジェクトとは少し異なる HDL オブジェクトが追加されることがあります。 [Scopes] ビューでスコープを選択した場合は、選択されたスコープに直接定義されているオブジェクトだけでなく、そのスコープを囲むスコープの HDL オブジェクトが表示されることがあります。 [Add to Wave Window] コマンドの場合は、選択したスコープだけのオブジェクトを追加します。

または、オブジェクトを [Objects] ビューから波形ビューの [Name] 列にドラッグアンドドロップする方法もあります。

重要 : 波形ビューには、オブジェクトが追加された時点から継続的に、シミュレーション中のそのオブジェクトの値の変化が表示されます。

ヒント : オブジェクト挿入以前のオブジェクト値を表示させるには、シミュレーションを再開始する必要があります。シミュレーションの再開を避けるには、デザインの表示可能な HDL オブジェクトすべての値を取り込むため、シミュレーション run を開始するときに、log_wave -r / Tcl コマンドを実行します。詳細は、76 ページの「Tcl コマンド log_waveの使用」を参照してください。

波形コンフィギュレーションの作成や HDL オブジェクトの追加など、波形コンフィギュレーションへの変更は、WCFG ファイルを保存するまで保存されません。

• [Go To Source Code] : 選択したスコープの定義でソースコードを開きます。

• [Go To Instantiation Source Code] : Verilog モジュールおよび VHDL エンティティインスタンスの場合、選択したインスタンスのインスタンシエーション時点でソースコードを開きます。





ソースコードテキストエディターでコードの識別子にカーソルを置くと値が表示されます (図 3-7)。

重要 : この機能を使用するには、 [Scopes] ビューで選択したソースコードにスコープが関連付けられていることを確認してください。

ヒント : 上位モジュールがインスタンシエートされていないため、そのモジュールを選択しても、上の図では、 [Goto Instantiation Source Code] がグレー表示になっています。


図 3‐6 : [Scopes] ビューの右クリックで表示されるオプション





その他のスコープおよびソースオプション

[Scopes] または [Sources] ビューでは、 [Show Search] ボタンをクリックすると検索フィールが表示されます。

[Scopes] および [Objects] ビューを使用する代わりに、Tcl コンソールに次を入力して HDL デザインを表示することもできます。

get_scopes current_scope report_scopesreport_values

ヒント : ソースファイルにアクセスして編集するには、図 3-8 に示す [Go to Source Code] をクリックして、[Scopes] または [Objects] ビューからファイルを開きます。


図 3‐7 :識別子が表示されたソースコード





ヒント : ソースコードを編集し、ファイルを保存したら、 [Re-launch] ボタンをクリックして、シミュレーションを閉じて再び開かずに、シミュレーションを再コンパイルおよび再起動します。

[Objects] ビュー

[Objects] ビューには、 [Scopes] ビューで選択したスコープに関連付けられている HDL シミュレーションオブジェクトが表示されます (図 3-9)。

HDL オブジェクトの横にあるアイコンは、各オブジェクトのタイプまたはポートモードを示します。このビューにはシミュレーションオブジェクトの名前、値、データタイプなどがリストされます。

次のコマンドを Tcl コンソールに入力すると、オブジェクトの現在の値を取得できます。

get_value <hdl_object>

表 3-1 は、 [Objects] ビューの上部のボタンを簡単に説明しています。これらのボタンをクリックすると、 [Objects]ビューで選択されたオブジェクトが表示されます。 [Objects] ビューのコンテンツを絞り込むには、このボタンを使用します。


図 3‐8 : [Scopes] ビューのコンテキストメニュー


図 3‐9 : [Objects] ビュー

表 3‐1 : [Objects] ビューのボタン

ボタン説明

[Search] ボタンをクリックすると、検索するオブジェクト名を入力できるフィールドが開きます。

入力信号

出力信号

入力/出力信号





ヒント : ボタンの上にカーソルを置くと、説明が表示されます。

一部の HDL オブジェクトタイプは、1 つまたは複数のオブジェクトフィルターボタンをクリックして、表示/非表示を切り替えることができます。ボタンの上にカーソルを置くと、オブジェクトタイプを示すツールヒントが表示されます。

[Objects] ビューのコンテキストメニュー

[Objects] ビューのオブジェクトを右クリックすると、コンテキストメニューが表示されます (図 3-10)。コンテキストメニューのオプションは次のようになっています。

• [Add to Wave Window] : 選択したオブジェクトを波形コンフィギュレーションに追加します。または、オブジェクトを [Objects] ビューから波形ビューの [Name] 列までドラッグアンドドロップします。

• [Show in Wave Window] : 波形ビューで選択されたオブジェクトをハイライトします。

• [Radix] : 選択したオブジェクトの値を [Objects] ビューおよびソースコードビューで表示する際に使用する数値フォーマットを選択します。

それぞれのオブジェクトの基数を次のように変更できます。

a. [Objects] ビューでオブジェクトを右クリックします。

b. コンテキストメニューから [Radix] をクリックして、フォーマットを選択します。

- [Binary] (デフォルト )

- [Hexadecimal] (16 進数)

- [Octal] (8 進数)

- [ASCII]

- [Unsigned Decimal] (符号なし 10 進数)

- [Signed Decimal] (符号付き 10 進数)

内部信号

一定信号

可変信号

表 3‐1 : [Objects] ビューのボタン (続き)

ボタン説明


図 3‐10 : [Objects] ビューのコンテキストメニュー





ヒント : [Objects] ビューで基数を変更すると、波形ビューではその変更が反映されません。

• [Report Drivers] : 選択したオブジェクトに値を割り当てる HDL プロセスのレポートが Tcl コンソールに表示されます。

• [Go To Source Code] : 選択したオブジェクトの定義でソースコードを開きます。

• [Force Constant] : 選択したオブジェクトを定数に割り当てます。この詳細は、第 5 章の「[Force Constant] オプション」を参照してください。

• [Force Clock] : 選択したオブジェクトを定期的に変わる値に割り当てます。詳細は、第 5 章の「[Force Clock] オプション」を参照してください。

• [Remove Force] : 選択したオブジェクトに割り当てた値を削除します。詳細は、第 5 章の「[Remove Force] オプション」を参照してください。

ヒント : 波形ビューアで一部の HDL オブジェクトが表示されていない場合は、そのオブジェクトの波形トレースがVivado シミュレータでサポートされていないことを示します。 Verilog で名前が指定されているイベントや、ローカル変数などがそういったオブジェクトにあたります。

波形ビュー

Vivado シミュレータを起動すると、デフォルトで波形ビューが開きます。このビューには、図 3-11 にあるように、シミュレーションの上位モジュールからのトレース可能な HDL オブジェクトからなる、新しい波形コンフィギュレーションが表示されます。

ヒント : プロジェクトをいったん閉じてからもう 1 度開いた場合は、波形ビューを表示させるためにシミュレーションを再実行する必要があります。しかし、シミュレーション中にデフォルトの波形ビューをうっかりと閉じてしまった場合は、メインメニューから [Window] → [Waveform] をクリックして、ビューを復活させることができます。

波形ビューに個々の HDL オブジェクト、またはオブジェクトのセットを追加するには、そのオブジェクトを右クリックして [Add to Wave Window] をクリックします (35 ページの図 3-9)。

Tcl コマンドを使用してオブジェクトを追加するには、 add_wave <HDL_objects> と入力します。


図 3‐11 :波形ビュー





add_wave コマンドを使用すると、 HDL オブジェクトへの絶対パスまたは相対パスを指定できます。

たとえば、現在のスコープが /bft_tb/uut の場合、 uut の下のリセットレジスタへの絶対パスは /bft_tb/uut/reset、相対パスは reset になります。

ヒント :

add_wave コマンドには、 HDL スコープおよび HDL オブジェクトが指定できます。 add_wave にスコープを指定した

場合、 [Sources] ビューの [Add To Wave Window] コマンドと同じ動作になります。

ビット幅の大きな HDL オブジェクトを波形ビューアに追加すると、表示に時間がかかってしまいます。 [Add to Wave

Window] コマンドを実行する前に、波形コンフィギュレーションで表示制限を設定し、そのようなオブジェクトを

フィルターにかけることができます。それには、 set_property DISPLAY_LIMIT <maximum bit width>

[current_wave_config] という Tcl コマンドを使用します。

波形オブジェクト

Vivado IDE の波形ビューは、多くの Vivado Design Suite ツールで共通して使用されます。次の図 3-12 は、波形コンフィギュレーションに含まれる波形オブジェクトの例を示しています。

波形ビューには、 HDL オブジェクトとその値および波形に加え、グループ、仕切り、仮想バスなどの HDL オブジェクトを見やすくするためのアイテムも表示されます。

HDL オブジェクトおよびそれを見やすくするためのアイテムは、ひとまとめにして「波形コンフィギュレーション」と呼ばれます。波形ビューの波形部分には、カーソル、マーカー、時間軸などの時間計測ためのアイテムも表示されます。

Vivado IDE はシミュレーション中に波形ビューで HDL オブジェクトをトレースするので、その波形コンフィギュレーションを使用してシミュレーション結果を検証できます。


図 3‐12 :波形コンフィギュレーションの HDL オブジェクト





デザイン階層およびシミュレーションの波形は波形コンフィギュレーションの一部ではなく、別の波形データベースファイル (WDB) に保存されます。

波形ビューの使用に関する詳細は、第 4 章「シミュレーション波形の解析」を参照してください。

波形の保存

新規波形コンフィギュレーションはディスクに自動的には保存されません。 [File] → [ave Waveform Configuration As]をクリックして、ファイル名を指定して、 WCFG ファイルを作成します。

波形コンフィギュレーションを WCFG ファイルに保存するには、 Tcl コンソールに「save_wave_config<filename.wcfg>」と入力します。

指定したコマンド引数の名前で WCFG ファイルが保存されます。

重要 : ズーム設定は波形コンフィギュレーションには保存されません。

複数波形コンフィギュレーションの作成と使用

シミュレーションセッションでは、複数の波形コンフィギュレーションをそれぞれの波形ビューで作成および使用できます。複数の波形ビューが表示されている場合は、一番近に作成したビューまたは近使用したビューがアクティブビューになります。アクティブビューは、現在表示されているビューだけでなく、外部コマンドが適用される波形ビューでもあります。たとえば、 [HDL Objects] → [Add to Wave Window] などのコマンドです。

別の波形ビューをアクティブビューにするには、そのビューのタイトルをクリックします。詳細は、 42 ページの「複数シミュレーション run の区別」および47 ページの「波形コンフィギュレーションの新規作成」を参照してください。

論理およびタイミングシミュレーションの実行Vivado Design Suite でプロジェクトを作成すると、すぐにビヘイビアーシミュレーションを実行することができます。合成またはインプリメンテーションを実行した後は、論理およびタイミングシミュレーションを実行できます。シミュレーションを実行するには、 Flow Navigator で [Run Simulation] をクリックし、次の図に示すように、ポップアップメニューから該当オプションを選択します。

ヒント : ポップアップメニューでどのオプションを選択できるかは、デザイン開発段階によって異なります。たとえば、合成は実行したけれどもインプリメンテーションはまだであるという場合は、ポップアップメニューでインプリメンテーションに関するオプションがグレー表示になっています。


図 3‐13 : シミュレーションの Run オプション





論理シミュレーションの実行

合成後の論理シミュレーション

合成を実行した後は、[Run Simulation] → [Post-Synthesis Functional Simulation] が使用できるようになります (図 3-13)。

合成後は、一般的なロジックデザインがデバイス別のプリミティブに合成されています。合成後に論理シミュレーションを実行することにより、合成の適化によりデザイン機能が変わっていないことを確認できます。合成後の論理シミュレーションを選択すると、論理ネットリストが生成され、その UNISIM ライブラリがシミュレーションに使用されます。

インプリメンテーション後の論理シミュレーション

インプリメンテーションを実行した後は、 [Run Simulation] → [Post-Implementation Functional Simulation] が使用できるようになります (図 3-13)。

インプリメンテーション後は、デザインはハードウェアに配置配線されています。この段階で論理検証をしておき、インプリメンテーション中に行われた物理的適化によりデザインの機能が変更されていないか確認できます。

インプリメンテーション後の論理シミュレーションを選択すると、論理ネットリストが生成され、その UNISIM ライブラリがシミュレーションに使用されます。

タイミングシミュレーションの実行

ヒント : 合成後のタイミングシミュレーションでは、デバイスモデルの予測タイミング遅延が使用され、インターコネクト遅延は含まれません。インプリメンテーション後のタイミングシミュレーションでは実際のタイミング遅延が使用されます。

合成後およびインプリメンテーション後のタイミングシミュレーションを実行するとき、シミュレータには次のものが含まれます。

• SIMPRIM ライブラリコンポーネントを含むゲートレベルのネットリスト

• SECUREIP

• 標準遅延フォーマット (SDF) ファイル

デザインの全体的な機能は初に定義しています。デザインがインプリメントされると、正確なタイミング情報が利用できるようになります。

ネットリストおよび SDF を作成するには、 Vivado Design Suite は次の作業を行います。

• -mode timesim オプションを使用してネットリストライター write_verilog、および write_sdf (SDF アノテーター )を呼び出します。

• 生成されたネットリストをターゲットシミュレータに送ります。

これらのオプションは、 20 ページの「シミュレーション設定」で説明されているるシミュレーション設定から変更できます。

重要 : 合成後とインプリメンテーション後のタイミングシミュレーションは、 Verilog でのみサポートされます。VHDL のタイミングシミュレーションはサポートされません。 VHDL を使用する場合、合成後およびインプリメンテーション後の論理シミュレーションを実行できます (この場合、 SDF アノテーションは必要なく、シミュレーションネットリストで UNISIM ライブラリが使用されます)。ネットリストは write_vhdl Tcl コマンドを使用して作成できます。使用方法の詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 7] を参照してください。





重要 : Vivado シミュレータモデルはインターコネクト遅延を使用します。タイミングシミュレーションを正しく実行するには、次のようなコマンドが追加で必要になります。

-transport_int_delays -pulse_r 0 -pulse_int_r 0

合成後のタイミングシミュレーション

合成を実行した後は、 [Run Simulation] → [Post-Synthesis Timing Simulation] が使用できるようになります (図 3-13)。

合成後は、一般的なロジックデザインがデバイス別のプリミティブに合成されており、配線遅延およびコンポーネント遅延の予測値が利用できます。合成後のタイミングシミュレーションを実行することにより、インプリメンテーション段階で調査する前に、タイミングクリティカルパスがないか確認することができます。合成後のタイミングシミュレーションを選択すると、タイミングネットリストが生成され、 SDF ファイルで予測遅延値が生成されます。シミュレータで生成された SDF ファイルが含められるよう、ネットリストファイルには $sdf_annotate コマンドが含まれています。

インプリメンテーション後のタイミングシミュレーション

インプリメンテーションを実行した後は、 [Run Simulation] → [Post-Implementation Timing Simulation] が使用できるようになります (図 3-13)。

インプリメンテーション後は、デザインはハードウェアにインプリメントおよび配線されています。この段階でタイミングシミュレーションを実行すると、正確なタイミング遅延を使用して、指定速度でデザインが機能しているかどうかを確認することができます。このシミュレーションは、制約が設定されていないパスや、非同期パスのタイミングエラー ( リセットなどで起きるエラーなど) を検出するのに便利です。インプリメンテーション後のタイミングシミュレーションを選択すると、タイミングネットリストと SDF ファイルが生成されます。ネットリストファイルには $sdf_annotate コマンドが含まれるので、生成された SDF ファイルが自動的に指定されます。

タイミングシミュレーション用の SDF ファイルのアノテート

シミュレーション設定を指定したときに、 SDF ファイルを作成するかどうか、そして、プロセスコーナーを高速にするか低速にするかを設定しました。

ヒント : SDF ファイルオプションの設定を確認するには、 Vivado IDE の Flow Navigator で、 [Simulation Settings] を選択します。[Project Settings] ダイアログボックスの [Netlist] タブが開きます第 2 章の「Vivado シミュレータのプロジェクト設定」も参照してください。

SDF ファイルには、指定したプロセスコーナーに基づいて異なる min および max 数値が含まれます。

推奨 : 2 つの異なるシミュレーションを実行して、セットアップおよびホールド違反をチェックをしてください。

セットアップチェックを実行するには、 –process コーナーを slow にして SDF を作成し、 SDF ファイルからの max 列を使用します。

ホールドチェックを実行するには、 –process コーナーを fast にして SDF ファイルを作成し、 SDF ファイルからのmin 列を使用します。どの SDF 遅延フィールドを使用するか指定する方法は、使用するシミュレーションツールによって異なります。このオプションの設定方法については、ご使用のシミュレーションツールの資料を参照してください。

4 つのタイミングシミュレーションすべてを確認するには、次のように指定します。

° 低速コーナー : SDFMIN および SDFMAX

° 高速コーナー : SDFMIN および SDFMAX





シミュレーション結果の保存Vivado シミュレータは、project/simset ディレクトリの波形データベース (WDB) ファイル (<filename>.wdb) にオブジェクト (VHDL 信号や Verilog レジスタまたはワイヤなど) のシミュレーション結果を保存します。

オブジェクトを波形ビューに追加してシミュレーションを実行すると、デザイン全体の階層と追加したオブジェクトのトランザクションが自動的に WDB ファイルに保存されます。また、 log_wave コマンドを使用して、波形ビューには表示されないオブジェクトを波形データベースに追加することもできます。 log_wave コマンドの詳細は、第 5 章の「Tcl コマンド log_wave の使用」を参照してください。

複数シミュレーション run の区別デザインに対して複数のシミュレーションを実行した場合、 Vivado シミュレータでは、現在ハイライトされているビューのシミュレーションがワークスペース上部に示されます (図 3-14)。

シミュレーションを閉じるシミュレーションを閉じるには、 Vivado IDE で次を実行します。

• [File] → [Exit] をクリックするか、プロジェクトビューの右上の X マークをクリックします。

注意 : 複数のシミュレーションを実行している場合は、青いタイトルバーの Xマークをクリックすると、すべてのシミュレーションが閉じます。 1 つのシミュレーションを閉じるには、青いタイトルバーの下の小さなグレーまたは白いタブの X マークをクリックします。

Tcl コンソールからシミュレーションを閉じるには、次のコマンドを入力します。

close_sim

このコマンドがまず、保存されていない波形コンフィギュレーションがないかどうかチェックします。あった場合は、エラーメッセージが表示されます。 close_sim コマンドを実行する前に未保存の波形コンフィギュレーションを閉じるか、または保存します。または -force オプションを Tcl コマンドに追加します。

シミュレーション起動スクリプトファイルの追加カスタムの Tcl コマンドをシミュレーションで実行するように、バッチファイルに Tcl コマンドを含めて、プロジェクトに追加することができます。これらのコマンドはシミュレーション開始後に実行されます。このプロセスは次のようになります。


図 3‐14 : アクティブなシミュレーションタイプ





1. シミュレーションソースファイルに追加するシミュレーションコマンドを使用して Tcl スクリプトを作成します。たとえば、 1,000ns 間実行するシミュレーションがあり、それをもう少し長く実行したい場合、次のコマンドを含むファイルを作成します。

run 5us

または、上位にはない信号を監視したい場合 (デフォルトでは上位の信号のみが波形に追加されるようになっているため)、 post.tcl スクリプトにこれらの信号を追加できます。次はその例です。

add_wave/top/I1/<signalName>

2. このファイルの名前を「post.tcl」にして、保存します。

3. [Add Sources] ボタンを使用して Add Sources ウィザードを起動し、 [Add or Create Simulation Sources] を選択します。

4. post.tcl ファイルをシミュレーションソースとして Vivado Design Suite プロジェクトに追加します。 [SimulationSources] フォルダーに post.tcl ファイルが表示されます (図 3-15)。

5. [Simulation] ツールバーから [Relaunch] ボタンをクリックします。

post.tcl ファイルの指定時間 (元の時間に追加された時間) でシミュレーションが再実行されます。 Vivado シミュレータは、そのコマンドをすべて実行した後に、 post.tcl ファイルを自動的に呼び出します。


図 3‐15 : post.tcl ファイルの使用





シミュレーションメッセージの表示Vivado IDE には、情報、警告、エラーなどのメッセージが表示されるメッセージフィールドが含まれます。図 3-16に示すように、 Vivado シミュレータからの一部のメッセージには問題の詳細と推奨回避策が記載されています。

同じ詳細を Tcl コンソールに表示するには、次を入力します。

help -message {message_number}

具体的には、次のように入力します。

help -message {simulator 43-3120}

メッセージ出力の管理

HDL デザインで生成されるメッセージ数が非常に多い場合 ($display という Verilog システムタスクや、 reportという VHDL 文を介して生成されるものなど)、 Tcl コンソールおよびログファイルに出力されるメッセージ文の量を制限することができます。これにより、コンピューターのメモリやディスク容量を節約することができます。この設定を行うには、 -maxlogsize オプションを使用します。

1. Flow Navigator で [Simulation Settings] をクリックします。

2. [Project Settings] ダイアログボックスで次の作業を行います。

a. [Simulation] カテゴリをクリックします。

b. [Simulation] タブをクリックします。

c. xsim.simulate.xsim.more_options の次に、 -maxlogsize <size> を追加します。 <size> には大テキスト量をメガバイトで指定します。


図 3‐16 : シミュレータメッセージの説明と回避策情報





launch_simulation コマンドの使用launch_simulation コマンドを使用すると、スクリプトモードでサポートされているシミュレータを実行できます。

launch_simulation の構文は、次のようになります。

launch_simulation [-step <arg>] [-simset <arg>] [-mode <arg>] [-type <arg>][-scripts_only] [-of_objects <args>] [-absolute_path <arg>][-install_path <arg>] [-noclean_dir] [-quiet] [-verbose]

表 3-2 は、 launch_simulation のオプションを示しています。

例

• vivado_simulator を使用してビヘイビアーシミュレーションを実行します。

create_project project_1 project_1 -part xc7vx485tffg1157-1add_files -norecurse tmp.vadd_files -fileset sim_1 -norecurse testbench.vimport_files -force -norecurseupdate_compile_order -fileset sources_1update_compile_order -fileset sim_1launch_simulation

• QuestaSim を使用してビヘイビアーシミュレーション用のスクリプトを生成します。

create_project project_1 project_1 -part xc7vx485tffg1157-1add_files -norecurse tmp.vadd_files -fileset sim_1 -norecurse testbench.vimport_files -force -norecurseupdate_compile_order -fileset sources_1

表 3‐2 : launch_simulation オプション

オプション説明

[-step] 実行するシミュレーションのステップを指定します。値は、 all、 compile、 elaborate、simulate になります。デフォルトは all (すべてのステップを起動) です。

[-simset] シミュレーションファイルセットの名前を指定します。

[-mode] シミュレーションモードを指定します。有効な値は behavioral、 post-synthesis、post-implementation で、デフォルトは behavioral です。

[-type] ネットリストのタイプを指定します。有効な値は functional、 timing です。このオプションは、 -mode を post-synthesis または post-implementation に設定している場合にのみ有効です。

[-scripts_only] スクリプトのみを生成します。

[-of_objects] 指定したオブジェクトのコンパイル順序ファイルを生成します。-scripts_only オプションを使用している場合にのみ有効です。

[-absolute_path] 参照ディレクトリのすべてのファイルパスを絶対パスにします。

[-install_path] インストールディレクトリパスを指定します。

[-noclean_dir] シミュレーション実行ディレクトリファイルを削除しません。

[-quiet] コマンドエラーを無視します。

[-verbose] プログラム実行中メッセージの制限を解除し、すべてのメッセージを表示します。





update_compile_order -fileset sim_1set_property target_simulator ModelSim [current_project]set_property compxlib.compiled_library_dir <compiled_library_location> [current_project]launch_simulation -scripts_only

• Synopsys VCS を使用して合成後の論理シミュレーションを起動します。

set_property target_simulator VCS [current_project]set_property compxlib.compiled_library_dir <compiled_library_location> [current_project]launch_simulation -mode post-synthesis -type functional

• Cadence IUS を使用してインプリメンテーション後のタイミングシミュレーションを実行します。

set_property target_simulator IES [current_project]set_property compxlib.compiled_library_dir <compiled_library_location> [current_project]launch_simulation -mode post-implementation -type timing




第 4 章 : シミュレーション波形の解析

第 4章

シミュレーション波形の解析

概要Vivado® シミュレータでは、波形を使用してデザインを解析し、コードをデバッグできます。シミュレータは、[Objects]ビューや [Scopes] ビューなど、ワークスペースのほかのエリアにデザイン信号データを自動入力します。

通常、シミュレートをする必要のある HDL オブジェクトを定義するテストベンチでシミュレーションを設定します。テストベンチの詳細は、『Writing Efficient Testbenches』 (XAPP199) [参照 5] を参照してください、。

Vivado シミュレータを起動すると、上位 HDL オブジェクトを含む波形コンフィギュレーションが表示されます。Vivado シミュレータは、 [Objects] ビューや [Scopes] ビューなどのほかのエリアにデザインデータを自動入力します。この後、さらに HDL オブジェクトを追加したり、シミュレーションを実行したりできます。次の「波形コンフィギュレーションと波形ビューの使用」を参照してください。

波形コンフィギュレーションと波形ビューの使用Vivado シミュレータでは、波形ビューをカスタマイズすることができます。ビューの現在の状態は波形コンフィギュレーションと呼ばれます。このコンフィギュレーションを WCFG ファイルに保存して、後でまた使用することができます。

波形コンフィギュレーションには名前が付けられているか、「untitled」になっています。名前は波形コンフィギュレーションビューのタイトルバーに表示されます。波形コンフィギュレーションがまだ 1 度もファイルに保存されていない場合は、「untitled」になっています。

波形コンフィギュレーションの新規作成

波形を表示する新しい波形コンフィギュレーションを作成します。

1. [File] → [New Waveform Configuration] をクリックします。

新しい波形ビューが開き、「untitled」という名前の新しい波形コンフィギュレーションが表示されます。Tcl コマンド : add_wave <HDL_Object>

2. 49 ページの「波形コンフィギュレーションの HDL オブジェクト」で説明されている方法で HDL オブジェクトを波形コンフィギュレーションに追加します。

波形の新規作成についてはは、第 3 章「Vivado シミュレータについて」を参照してください。複数の波形については、 39 ページの「複数波形コンフィギュレーションの作成と使用」も参照してください。





WCFG ファイルを開く

シミュレーションで使用する WCFG ファイルを開くには、次の手順に従ってください。

1. [File] → [Open Waveform Configuration] をクリックします。

[Open Waveform Configuration] ダイアログボックスが開きます。

2. WCFG ファイルを選択します。

注記 : WCFG ファイルにスタティックシミュレーションの HDL デザイン階層にはない HDL オブジェクトへの参照が含まれていると、Vivado シミュレータはこれらの HDL オブジェクトを無視し、読み込まれた波形コンフィギュレーションから省略します。

波形ビューが開き、 WCFG ファイルにリストされた波形オブジェクトに対し、シミュレータで検出された波形データが表示されます。

Tcl コマンド : open_wave_config <waveform_name>

波形コンフィギュレーションの保存

波形コンフィギュレーションを変更して WCFG ファイルに保存するには、 [File] → [Save Waveform Configuration As]をクリックし、波形コンフィギュレーションの名前を指定します。

Tcl コマンド : save_wave_config <waveform_name>

前に保存したシミュレーション run を開く前に保存したシミュレーションを Vivado Design Suite で開く方法には、インタラクティブ手法とプログラム手法の 2つがあります。

インタラクティブ手法

° Vivado Design Suite プロジェクトを読み込んだら、 [View] → [Open Static Simulation] をクリックし、前に実行したシミュレーションの波形を含む WDB ファイルを選択します。

ヒント : 「スタティックシミュレーション」とは Vivado シミュレータのモードで、シミュレーションを実行して得たデータの代わりに、 WDB ファイルからのデータがビューに表示されます。

° または、 Tcl コンソールに次を入力します。

open_wave_database <name>.wdb

プログラム手法

次の内容を含めた Tcl ファイルを作成します (design.tcl など)。

current_filesetopen_wave_database <name>.wdb

このファイルを次のように実行します。

vivado -source design.tcl





重要 : Vivado シミュレータは、サポートされている OS で作成された WDB ファイルを開くことができ、また、VivadoDesign Suite 2014.3 以降のバージョンで作成された WDB ファイルも開くことができます。それよりも前のバージョンの Vivado Design Suite で作成された WDB ファイルは開くことはできません。

シミュレーションを実行して HDL オブジェクトを波形ビューで表示する場合、シミュレーションを実行すると、表示されている HDL オブジェクトの波形アクティビティを含む波形データベース (WDB) ファイルが作成されます。

WDB ファイルには、シミュレートされたデザインの HDL スコープとオブジェクトすべてに関する情報も含まれます。このモードの場合、制御すべき基本ライブシミュレーションモデルがないので、 run コマンドのようなシミュレーションを制御または監視するコマンドは使用できません。

ただし、スタティックシミュレーションで波形および HDL デザイン階層を表示することはできます。

波形コンフィギュレーションの HDL オブジェクト HDL オブジェクトを波形コンフィギュレーションに追加すると、波形ビューアで HDL オブジェクトの「波形オブジェクト」が作成されます。波形オブジェクトは、関連付けられている HDL オブジェクトにリンクされますが、それぞれ別のものです。

1 つの HDL オブジェクトから複数の波形オブジェクトを作成でき、各波形オブジェクトの表示プロパティを別々に設定できます。

たとえば、 myBus という HDL オブジェクトから作成されたある波形オブジェクトを 16 進数で表示し、同じ myBusの別の波形オブジェクトを 10 進数で表示させることができます。

仕切り、グループ、仮想バスなどの別の種類の波形オブジェクトも波形コンフィギュレーションに表示できます。

HDL オブジェクトから作成された波形オブジェクトは特に「デザイン波形オブジェクト」と呼ばれます。これらのオブジェクトは、それぞれアイコンで表示されます。デザイン波形オブジェクトの場合、アイコンを見ると、そのオブジェクトがスカラーなのか、 Verilog ベクターや VHDL レコードなどの複合型なのかがわかります。

ヒント : [Objects] ビューでデザイン波形オブジェクトの HDL オブジェクトを表示させるには、デザイン波形オブジェクトの名前を右クリックし、 [Show in Object Window] をクリックします。

図 4-1 に、波形コンフィギュレーションビューの HDL オブジェクトの例を示します。デザインオブジェクトには、名前と値が表示されます。

• [Name] : デフォルトでは、 HDL オブジェクトの名前が表示されます。表示されるのは名前だけで、オブジェクトの階層パスは表示されません。階層パスを含めた名前で表示したり、カスタム名を指定して表示することもできます。

• [Value] : オブジェクトの値を波形ビューのメインカーソルに示される時間で表示します。値のフォーマットまたは基数は、同じ HDL オブジェクトにリンクされているほかのデザイン波形オブジェクトのフォーマットに関係なく、また [Objects] ビューおよびソースコードビューに表示される値のフォーマットに関係なく、変更できます。





[Scopes] ビューには、選択したスコープに対し表示可能なすべての HDL オブジェクトを、波形ビューに追加する機能があります。 [Scopes] ビューの使用方法については、第 3 章 31 ページの「[Scopes] ビュー」を参照してください。

基数

バスのデータタイプを理解することは重要です。デジタルおよびアナログの波形を効果的に使用するには、基数設定とデータタイプの関係を認識する必要があります。

重要 : 変更を加えたいビューで基数設定を変更してください。 [Objects] ビューで基数を変更しても、波形ビューまたは Tcl コンソールでは、その変更は反映されません。たとえば、 [Objects] ビューで wbOutputData[31:0] というアイテムを [Signed Decimal] に変更しても、波形ビューでは [Binary] のままです。

デフォルト基数の変更

明示的に基数が設定されていない波形オブジェクトの数値は、すべてデフォルトの波形基数になります。デフォルトの波形基数は、 2 進数です。

デフォルトの波形基数を変更するには、次の手順に従ってください。

1. 波形ビューのサイドバーで [Waveform Options] ボタンをクリックします。波形オプションのビューが開きます。

2.[General] ページで [Default Radix] ドロップダウンメニューをクリックします。

3.ドロップダウンリストから基数を選択します。

オブジェクトごとの基数の変更

波形ビューで波形オブジェクトの基数を変更するには、次の操作を行います。

1. 波形オブジェクトの名前を右クリックします。


図 4‐1 :波形 HDL オブジェクト





2. [Radix] をクリックし、ドロップダウンメニューからフォーマットを選択します。

° [Binary] (デフォルト )

° [Hexadecimal] (16 進数)

° [Unsigned Decimal] (符号なし 10 進数)

° [Signed Decimal] (符号付き 10 進数)

° [Octal] (8 進数)

° [ASCII]

° [Real] (実数)

° [Real Settings] (実数設定)

Tcl コンソールで、表示された値のフォーマットを変更するには、次の Tcl コマンドを入力します。

set_property radix <radix> <wave_object>

<radix> には、 bin、 unsigned,、 hex、 dec、 ascii、または oct を指定します。<wave_object> には、 add_wave コマンドで返されたオブジェクト名になります。

ヒント : 波形ビューで基数を変更しても、 [Objects] ビューではその変更が反映されません。

波形のカスタマイズ

アナログ波形の使用

基数およびアナログ波形の使用

バスの値が数値として処理される方法は、バス波形オブジェクトの基数設定によって決まります。

• 2 進数、 8 進数、 16 進数、 ASCII、および符号なしの 10 進数の基数を使用すると、バスの値が符号なしの整数として処理されます。

• バス内のビットのいずれかが 0 でも 1 でもない場合、バス全体の値は 0 と処理されます。

• 符号付きの 10 進数基数を使用すると、バスの値が符号付き整数として処理されます。

• 実数基数を使用すると、バスの値は固定小数点または浮動小数点の実数として処理されます。これは、 [RealSettings] ダイアログボックスの設定によって決まります。

波形オブジェクトの基数を実数に設定する手順は、次のとおりです。

1. 波形コンフィギュレーションビューの [Name] 列で HDL オブジェクトを右クリックし、ドロップダウンメニューから [Radix] → [Real Settins] をクリックして、 [Real Settings] ダイアログボックスを開きます (図 4-2）。

このダイアログボックスで、バスの値を実数に変換する方法を指定するパラメーターを設定します。次の図はデフォルト値を示しています。実数の基数を使用する前に、これらのパラメーターを設定する必要があります。

2. もう 1 度同じ HDL オブジェクトを右クリックし、 [Radix] → [Real] をクリックして、HDL オブジェクトの値を実数で表示させます。





I

[Real Settings] ダイアログボックスのオプションの説明

• [Fixed Point] : 選択したバス波形オブジェクトのビットが固定小数点の符号付きまたは符号なしの実数として処理されます。

° [Binary Point] : 固定小数点の小数部分に何ビット使用するかを指定します。

注意 : [Binary Point] で指定する値が波形オブジェクトのビット幅よりも大きい場合、波形オブジェクトの値は固定小数点としては処理されず、波形オブジェクトがデジタル波形で表示されたときにすべての値が <Bad Radix> と表示されます。アナログ波形として表示される場合、すべての値は 0 として処理されます。

• [Floating Point] :選択したバス波形オブジェクトのビットが IEEE の浮動小数点の実数として処理されます。

注記 :単精度および倍精度 (および単/倍精度に設定されている値のカスタム精度) のみがサポートされています。その他の値は、[Fixed Point] の場合と同様 <Bad Radix> 値になります。 [Exponent Width] および [Fraction Width] は、波形オブジェクトのビット幅に必ず追加しておく必要があり、追加されていない場合は <Bad Radix> になります。

次の制限に注意してください。

• 実数での大バス幅は 64 ビットです。

• Verilog real および VHDL real はアナログ波形のようにサポートされません。

• 浮動小数点では 32 ビットおよび 64 ビットのアレイのみがサポートされています。

波形のアナログ表示

重要 : HDL バスオブジェクトをアナログ波形で表示して予測される波形を出力する場合、 HDL オブジェクトのデータと一致する基数を選択してください。次に例を示します。


図 4‐2 : [Real Settings] ダイアログボックス





- バスでエンコードされるデータが 2 の補数の符号付き整数の場合は、符号付きの基数を選択する必要があります。 - データが IEEE フォーマットでエンコードされる浮動小数点の場合は、基数に実数を選択する必要があります。

アナログ波形表示のカスタマイズ

アナログ波形の表示は次のようにカスタマイズできます。

1. 波形コンフィギュレーションビューの [Name] 列で HDL オブジェクトを右クリックし、ドロップダウンメニューから [Waveform Style] を選択します。ポップアップメニューが表示され、次のオプションが含まれています。

° [Analog] : 波形をアナログに設定します。

° [Digital] : 波形オブジェクトをデジタルに設定します。

° [Analog Settings] : アナログ波形表示に関するオプションを設定する [Aanalog Settings] ダイアログボックスが開きます (図 4-3)。

重要 : 波形ビューでは、幅が 64 ビット以下のバスのアナログ波形のみを表示できます。

[Analog Settings] ダイアログボックスのオプションの説明

• [Row Height] : 選択した波形オブジェクトの高さをピクセルで指定します。行の高さを変更しても波形の垂直方向の表示域は変わりませんが、波形の高さの伸縮が変わります。

アナログとデジタルを切り替えるとき、行の高さはそれぞれに合った適切なデフォルトの高さに設定されます (デジタルの場合は 20、アナログの場合は 100)。

ヒント : 行を区切るラインが表示されていない場合は、 [Waveform Options] ダイアログボックスのチェックボックスをオンにしてください。オプション設定の変更方法については、 56 ページの「[Waveform Options] ダイアログボックス」を参照してください。行を区切るラインを波形名の左および下にドラッグして、行の高さを変更することもできます。


図 4‐3 : [Analog Settings] ダイアログボックス





• [Y Range] : 波形エリアに表示される数値の範囲を指定します。

° [Auto] : 表示されている時間の範囲の値が現在の範囲を超えたときに、表示範囲が拡大されます。

° [Fixed] : 時間範囲を一定にします。

- [Min] : 波形エリアの一番下に表示される値を指定します。

- [Max] : 波形エリアの一番上に表示される値を指定します。

注記 : どちらの値も浮動小数点として指定できますが、波形オブジェクトの基数が整数の場合、値は整数に切り捨てられます。

• [Interpolation Style] : データポイントを接続するラインの描画方法を指定します。

° [Linear] : 2 つのデータポイント間のラインを直線にします。

° [Hold] : 2 つのデータポイントのうち、左のポイントから右のポイントの X 軸に向かって水平ラインを描画し、そのラインから右のポイントに向かって別のラインを L 字型に描画します。

• [Off Scale] : 波形エリアの Y 軸を超えた値をどのように描画するかを指定します。

° [Hide] : 範囲外にある値を非表示にします。波形エリアの上下の範囲外にあるものは、範囲内に戻るまでは非表示になります。

° [Clip] : 範囲外にある値は変更され、波形エリアの上下境界線を超えると範囲内に戻るまでは水平ラインとして表示されます。

° [Overlap] : 波形エリアの境界線を越えていて、ほかの波形と重なっていても、波形ビューの境界に達するまでは波形の値がどこにあっても波形が描画されます。

• [Horizontal Line] : 指定した値で水平方向のラインを描画するかどうか指定します。このチェックボックスがオンの場合、グリッドラインが指定した Y 軸の位置で描画されます (値が波形の Y 軸の範囲内にある場合)。

[Min] および [Max] の場合と同様、 Y 軸の値には浮動小数点値を指定できますが、選択した波形オブジェクトの基数が整数の場合は、整数値に切り捨てられます。

波形オブジェクトの命名

オブジェクト名を変更および表示するオプションや、名前の表示を変更するオプションがあります。

オブジェクト名の変更

デザイン波形オブジェクト、仕切り、グループ、仮想バスなどの波形コンフィギュレーションに含まれる波形オブジェクトの名前は変更できます。

1. [Name] 列でオブジェクト名を選択します。

2. 右クリックし、 [Rename] をクリックします。

[Rename] ダイアログボックスが開きます。

3. [Rename] ダイアログボックスに新しい名前を入力し、 [OK] をクリックします。

注記 :波形コンフィギュレーションのデザイン波形オブジェクトの名前を変更しても、その下位の HDL オブジェクトの名前は変わりません。

オブジェクト名の表示変更

フル階層名 (long name)、信号またはバス名のみ (short name)、または各デザイン波形オブジェクトのカスタム名を表示できます。オブジェクト名は、波形コンフィギュレーションの [Name] 列に表示されます。名前が非表示になっている場合は、次の操作を実行します。

1. 名前全体が表示されるように [Name] 列の幅を調整します。

2. [Name] 列でスクロールバーを使用して名前を表示します。





表示名を変更するには、次の手順に従います。

1. 信号名またはバス名を 1 つ以上選択します。複数の信号を選択する場合は、Shift キーまたは Ctrl キーを押しながらクリックします。

2. [Name] をクリックし、次を選択します。

° [Long] : デザインオブジェクトのフル階層名を表示します。

° [Short] : 信号名またはバス名のみを表示します。

° [Custom] : オブジェクトのカスタム名を表示します。 54 ページの「オブジェクト名の変更」を参照してください。

ヒント : 波形オブジェクトの名前を変更すると、名前表示モードが [Custom] に変わります。元の表示モードに戻すに

は、表示モードを [Long] または [Short] に戻す必要があります。 [Long] および [Short] はデザイン波形オブジェクトに

対しての設定です。仕切り、グループ、仮想バスなど、その他のオブジェクトの場合は、デフォルトの名前表示モー

ドは [Custom] です。表示モードが [Long] および [Short] の場合は ID 文字列が表示されます。

バスビット順序の反転

波形コンフィギュレーションでバスビット順序を反転することができます。 MSB から始まる (ビッグエンディアン)と LSB から始まる ( リトルデンディアン) のビット順序を切り替えることで、バス値を表示できます。

ビット順序を逆にするには、次の手順に従います。

1. バスを選択します。

2. 右クリックし、 [Reverse Bit Order] をクリックします。

これでバスビットの順序が逆になります。[Reverse Bit Order] コマンドの横にチェックマークが表示されるので、順序が反転していることがわかります。

重要 : [Reverse Bit Order] コマンドはバスに表示されている値に対してのみ実行できます。このコマンドを実行しても、バス波形オブジェクトを拡張するときにバスの下に表示されるバスエレメントのリストの順序は逆になりません。





[Waveform Options] ダイアログボックス

[Waveforms Options] ボタンをクリックすると、 [Waveforms Options] ダイアログボックスが開きます (図 4-4)。

[General Waveform Options] には、次のオプションがあります。

• [Default Radix] : 新しく作成した波形オブジェクトに使用する数値形式を設定します。

• [Elide Setting] : 波形ビューに対して長すぎる信号名を短くします。

° [Left] : 長い信号名の左端を切り捨てます。

° [Right] : 長い信号名の右端を切り捨てます。

° [Middle] : 長い信号名の真ん中を切り捨て、左右両方端を残します。

• [Draw Waveform Shadow] : 影付きの波形が作成されます。

• [Show signal indices] : このチェックボックスをオンにすると、波形オブジェクト名の左に行番号を表示できます。行を区切る線をドラッグすると、波形オブジェクトの高さを変更できます。

• [Colors] ページでは、波形ビュー内のアイテムの色を設定できます。


図 4‐4 : [Waveform Options] ダイアログボックス





波形表示の制御波形表示は、次のように制御できます。

• 波形ビューのサイドバーにあるズームボタン

• マウスホイールを使用したズームの組み合わせ

• Vivado IDE Y 軸のズーム機能

• Vivado シミュレーションの X 軸のズーム機能マウスボタンを使用したズーム表示については、『Vivado DesignSuite ユーザーガイド :Vivado IDE の使用』 (UG893) [参照 3] を参照してください。

注記 : ほかの Vivado Design Suite のグラフィックビューとは異なり、波形ビューの拡大/縮小は X (時間) 軸に適用されます。このため、ビューを拡大/縮小する範囲を指定するには、ほかの Vivado Design Suite ビューでは [Zoom to Area]が使用されていますが、波形ビューでは [Zoom Range X] が使用されます。

ズームボタンの使用

波形ビューのサイドバーにはズーム機能用のボタンがあり、これを使用して波形コンフィギュレーションを適宜拡大/縮小表示させることができます。

マウスホイールを使用したズーム

波形をクリックして Ctrl キーを押しながらマウスホイールを使用すると、オシロスコープのダイヤル操作のように拡大/縮小することもできます。





アナログ波形の Y 軸方向のズーム

X 軸方向のズームでサポートされている機能に加え、アナログ波形の場合は、図 4-5 に示す追加のズーム機能があります。

ズーム機能を使用するには、マウスの左ボタンを押したまま、図で示されている方向にマウスをドラッグします。マウスの開始位置は図の中央です。

次の追加ズーム機能があります。

• [Zoom Out Y] : 開始点からマウスボタンを放した位置までの距離により、2 のべき乗分 Y 軸方向にズームアウトします。開始点のマウス位置の Y 値をそのまま維持してズームが実行されます。

• [Zoom Y Range] : 縦方向にラインを描き、マウスボタンを離した位置までの Y 軸の範囲を表示します。

• [Zoom In Y] : 開始点からマウスボタンを放した位置までの距離により、 2 のべき乗分 Y 軸方向にズームインします。開始点のマウス位置の Y 値をそのまま維持してズームが実行されます。

• [Reset Zoom Y] : 波形ビューに現在表示されている値に Y の範囲をリセットし、 Y の範囲モードを [Auto] に設定します。

Y 軸の方向のズーム機能はすべて Y の範囲のアナログ値を設定します。 [Reset Zoom Y] は Y の範囲を [Auto] に設定しますが、ほかのズーム機能は [Fixed] に設定します。


図 4‐5 : アナログズームのオプション





波形の分類ここでは、波形内の情報をわかりやすくするためのオプションについて説明します。

信号およびオブジェクトのグループ

関連している波形オブジェクトを見やすくするため、グループにまとめることができます。グループに含まれているものは拡張表示させることができます。グループ自体は波形データを表示しませんが、グループに含まれているものの表示/非表示を切り替えることができます。グループは追加、変更、削除できます。

グループを追加するには、次の手順に従います。

1. 波形ビューで、グループに追加する波形オブジェクトを 1 つまたは複数選択します。

注記 : グループには、仕切り、仮想バス、ほかのグループを含めることができます。

2. [Edit] → [New Group] をクリックするか、右クリックして [New Group] をクリックします。

これで、選択した波形オブジェクトを含むグループが波形コンフィギュレーションに追加されます。

Tcl コンソールで「add_wave_group」と入力すると、新しいグループが追加されます。

グループは、グループアイコンで表されます。 HDL オブジェクトをドラッグアンドドロップして、グループに信号やバスを追加することもできます。

波形コンフィギュレーションファイルを保存すると、新しいグループとそれに含まれる波形オブジェクトも保存されます。

グループは、次の方法で移動または削除できます。

• グループを移動するには、 [Name] 列のグループ名を別の位置にドラッグアンドドロップします。

• グループを削除するには、グループを選択して [Edit] → [Wave Objects] → [Ungroup] をクリックするか、グループを右クリックして [Ungroup] をクリックします。グループに含まれていた波形オブジェクトは、波形コンフィギュレーションの一番上に配置されます。

グループ名も変更できます。詳細は、 54 ページの「オブジェクト名の変更」を参照してください。

注意 : Delete キーを押すと、選択されているグループと、それに含まれている波形オブジェクトが波形コンフィギュレーションから削除されます。

仕切りの使用

信号やオブジェクトを見やすくするため、HDL オブジェクトの間に仕切りを作成することができます。波形コンフィギュレーションに仕切りを追加するには次の手順に従います。

1. 波形ビューの [Name] 列で信号をクリックします。区切りはその信号の下に追加されます。

2. 右クリックし、 [New Divider] をクリックします。

新しい仕切りマークは、波形コンフィギュレーションファイルを保存したときに保存されます。

Tcl コマンド : add_wave_divider

仕切りは、次の方法で移動または削除できます。

• 仕切りを移動するには、名前を別の位置にドラッグアンドドロップします。





• 仕切りを削除するには、 Delete キーを押すか、または右クリックしてポップアップメニューから [Delete] をクリックします。

仕切りの名前も変更できます。詳細は、 54 ページの「オブジェクト名の変更」を参照してください。

仮想バスの定義

論理スカラーおよびベクターをグループにまとめて追加できる仮想バスを波形コンフィギュレーションに定義することができます。

仮想バスはバス波形を表示します。仮想バスの下に垂直方向に追加されたスカラーおよびアレイの値を取り込み、それらの値を 1 次元ベクターにフラットにして、バス波形は表示されます。

仮想バスを追加するには、次の手順に従います。

1. 波形コンフィギュレーションで、仮想バスに追加する波形オブジェクトを 1 つまたは複数選択します。

2. 右クリックして [New Virtual Bus] をクリックします。

仮想バスは、仮想バスアイコンで表されます。

Tcl コマンド :add_wave_virtual_bus

信号名やバス名をドラッグアンドドロップすると、仮想バスに論理スカラーおよびアレイを移動できます。

波形コンフィギュレーションファイルを保存すると、新しい仮想バスとその中に含まれるものが保存されます。また、仮想バスの名前は、波形の別位置にドラッグアンドドロップして移動することもできます。

仮想バスの名前を変更する場合は、 54 ページの「オブジェクト名の変更」を参照してください。

仮想バスを削除し、その中に含まれるものをグループ解除するには、仮想バスを選択して右クリックし、 [Ungroup]をクリックします。

注意 : Delete キーを押すと、仮想バスと、それに含まれている HDL オブジェクトが波形コンフィギュレーションから削除されます。

波形の解析ここでは、波形内のデータを解析する機能について説明します。

カーソルの使用

カーソルは一時的なタイムマーカーで、 2 つの波形エッジ間の時間を計測するため、頻繁に移動させることができます。

ヒント : 波形コンフィギュレーションファイル (WCFG) には、カーソル位置は記録されません。複数の計測の時間軸を設定する場合やシミュレーションでの重要なイベントを印す場合など、波形コンフィギュレーションファイルに保存するには、波形ビューにマーカーを追加してください。詳細は、61 ページの「マーカーの使用」を参照してください。





メインカーソルと 2 つ目のカーソル

波形ビューを 1 回クリックすると、メインカーソルが配置されます。

2 つ目のカーソルを配置するには、 Ctrl キーを押しながらクリックし、マウスを左または右にドラッグします。カーソルの上に位置を示すフラグが表示されます。または、 Shift キーを押したまま波形のどこかをクリックします。

2 つ目のカーソルが配置されていないと、2 つ目のカーソルのつもりで配置したものがメインカーソルとなり、クリックした位置にメインカーソルが配置されます。

注記 : 2 つ目のカーソルの位置を保持しながらメインカーソルの位置を変更するには、Shift キーを押しながらクリックします。 2 つ目のカーソルをドラッグして配置する場合、小間隔以上ドラッグしないと 2 つ目のカーソルは表示されません。

カーソルの移動

カーソルを移動するには、ポインターが手のひらのマークになるまでマウスを動かし、クリックして次の位置までカーソルをドラッグします。

カーソルをドラッグするとき、 [Snap to Transtion] がオンになっていると (デフォルト )、白抜きの丸、または中が塗りつぶされた丸が表示されます。

• 白抜きの丸は、選択した信号の波形が遷移中であることを示します。

• 中が塗りつぶされた丸は、マウス位置またはマーカー位置でカーソルがロックされていることを示します。

カーソル、マーカー、フロートしているルーラー以外の場所をクリックすると、2 つ目のカーソルが非表示になります。

次または前の遷移の検索

波形ビューのサイドバーにあるボタンを使用して、メインカーソルを、選択されている波形の次の遷移または前の遷移に移動させることができます。

メインカーソルを波形の次または前の遷移に移動するには、次を実行します。

1. 波形の波形オブジェクト名をクリックしてアクティブにしておきます。

これで波形オブジェクトが選択され、オブジェクトの波形が通常よりも太いラインで表示されます。

2. サイドバーの [Next Transition] または [Previous Transition] ボタンをクリックするか、キーボードの右矢印または左矢印キーを使用して、次または前の遷移に移動します。

ヒント : 複数の波形オブジェクトを一緒に選択しておくと、それらをまとめて一番近い遷移に移動させることができます。

マーカーの使用

波形内の重要イベントを消えないようにしっかりとマークしておく必要がある場合はマーカーを使用します。マーカーを使用すると、マーカーの付いたイベントに関連した時間を計測できます。

マーカーは、次のように追加、移動、削除できます。

• メインカーソルの位置に波形コンフィギュレーションにマーカーを追加します。

a. 波形ビューの時間または遷移をクリックして、マーカーを追加する時間の箇所にメインカーソルを置きます。

b. 右クリックして [Maker] → [Add Marker] を選択します。





カーソル位置にマーカーが配置されます。マーカーがその位置に既にある場合は、若干ずらした位置に配置されます。マーカーの時間が上部に表示されます。

新しい波形マーカーを作成するには、次の Tcl コマンドを使用します。

add_wave_marker <-filename> <-line_number>

• マーカーを波形ビューの別の位置に移動するには、ドラッグアンドドロップします。マーカーラベル (マーカー上部またはマーカーライン) をクリックしてドラッグします。

° ドラッグシンボルは、マーカーが移動可能であることを示します。マーカーをドラッグする際、 [Snapto Transtion] がオンになっていると (デフォルト )、白抜きの丸または中が塗りつぶされた丸が表示されます。

° 中が塗りつぶされている丸は、選択した信号の波形の遷移上、または別のマーカー上であることを示します。

° マーカーの場合は、丸は白く塗りつぶされています。

° 白抜きの丸は、マーカーがマウスの下の波形の遷移に、またはマーカーにロックされていることを示します。

新しい位置にマーカーをドロップするには、マウスのボタンを放します。

• 1 つのコマンドでマーカーを 1 つ、またはすべて削除できます。マーカーを右クリックして、次のいずれかの操作を実行します。

° マーカーを 1 つ削除するには、ポップアップメニューから [Delete Marker] をクリックします。

° マーカーをすべて削除するには、ポップアップメニューから [Delete All Markers] をクリックします。

注記 : また、 Delete キーを使用して選択したマーカーを削除することもできます。

コマンドの使用方法については、 Vivado Design Suite のヘルプまたは『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 7] を参照してください。

フロートルーラーの使用

波形ビューの上部にある標準ルーラーの絶対シミュレーション時間以外の時間ベースを使用して時間を計測するには、フロートルーラーを使用すると便利です。

フロートルーラーの表示/非表示は切り替えることができ、波形ビューで垂直方向にドラッグして位置に変更することができます。このルーラーの時間ベース (時間 0) は 2 番目のカーソルで、このカーソルがない場合は、選択されたマーカーになります。

フロートルーラーボタンおよびフロートルーラーは、 2 番目のカーソルまたはたマーカーがある場合にのみ表示されます。

1. ルーラーの表示/非表示を切り替えるには、次のいずれかを実行します。

° 2 番目のカーソルを配置

° マーカーを選択

2. [Floating Ruler] ボタンをクリックします。

この操作は初に 1 回だけ実行し、繰り返す必要はありません。フロートルーラーは 2 番目のカーソルが置くたび、またはマーカーが選択されるたびに表示されます。

ルーラーを非表示にするには、このコマンドをもう 1 度クリックします。




第 5 章 : Vivado シミュレータを使用したデザインのデバッグ

第 5章

Vivado シミュレータを使用したデザインのデバッグ

概要Vivado® シミュレータには次の機能があります。

• ソースコードを確認

• ブレークポイントを設定し、ブレークポイントに達するまでシミュレーションを実行

• コードセクションをステップオーバー

• 波形オブジェクトを特定値に設定

本章では、デバッグ方法のほか、デバッグプロセスで有効な Tcl コマンドについても説明します。また、サードパーティシミュレータを使用したデバッグのフローについても説明します。

ソースレベルでのデバッグ予期しない動作をデザインで検出するため、 HDL ソースコードをデバッグできます。問題の原因を見極めるため、ソースコードをコントロールしながら実行する方法でデバッグを行います。デバッグストラテジは次のとおりです。

• コードを 1 行ずつ実行 : 任意開発段階において、 [Step] コマンドを使用して、デザインが予期動作をしていることを検証するため、 1 度に 1 行ずつ HDL ソースコードをデバッグします。 1 つの行でデバッグを終えたら、次の行で再び [Step] コマンドを実行して、解析を続けていきます。詳細は、「シミュレーションのステップ実行」を参照してください。

• HDL コードの特定行にブレークポイントを設定し、ブレークポイントに達するまでシミュレーションを実行 : 大きなデザインの場合、HDL ソースコードを 1 行ごとに停止する方法では、時間がかかってしまいます。HDL ソースコードの任意の位置にブレークポイントを設定し、テストベンチの初から、または現在点から、シミュレーションを実行し、各ブレークポイントで停止するようにします。停止後にシミュレーションを進めるには、[Step]、[Run All]、または [Run For] コマンドを使用します。詳細は、次の「ブレークポイントの使用」を参照してください。

• 条件を設定します。ツールが各条件を評価し、その条件が当てはまる場合は、 Tcl コマンドを実行します。次のTcl コマンドを使用します。

add_condition <condition> <instruction>

詳細は、 65 ページの「条件の追加」を参照してください。

シミュレーションのステップ実行

デザインが予期動作をしていることを検証するため、 [Step] コマンドを使用し、1 度に 1 行ずつ HDL ソースコードを実行することができます。





このコマンドが実行されているコード行はハイライトされ、矢印が表示されます。

また、ブレークポイントを作成して、ステップ実行中に停止箇所を追加することもできます。シミュレータでのデバッグストラテジについては、「ブレークポイントの使用」を参照してください。

1. シミュレーションでステップ実行するには、次の手順に従ってください。

° 現在の実行時間から [Run] → [Step] をクリックするか、 [Step] ボタンをクリックします。

上位デザインユニットに関連付けられている HDL が波形ビューに新しく表示されます。

° 開始点 (0ns) からシミュレーションを再開します。テストベンチの冒頭に時間をリセットするには、 [Restart]コマンドを使用します。詳細は第 3 章「Vivado シミュレータについて」を参照してください。

2. 波形コンフィギュレーションビューで、波形を右クリックするか、HDL のタブをクリックして、[Tile Horizontally]をクリックし、波形と HDL コードを同時に表示します。

3. デバッグが終了するまで、 [Step] を繰り返します。

コマンドが 1 行ずつ実行されていくので、それに従って矢印がコードの下方に移動していきます。シミュレータが別のファイルの行を実行する場合は、そのファイルが開き、同じようにステップが実行されている行に矢印が表示されます。複数のファイルをシミュレートしている場合は、一般的には、 [Step] コマンドを実行するときに、そのファイルが開きます。 Tcl コンソールにも step コマンドの進捗状況が表示されます。

ブレークポイントの使用

ブレークポイントは、ソースコード内で、ユーザーが指定できる停止地点で、デザインをデバッグするときに使用できます。

ヒント : ブレークポイントは、 [Step] コマンドで 1 行ずつデバッグしていくと時間がかかりすぎてしまうような大規模なデザインをデバッグする場合に使用すると、特に便利です。

シミュレータで　HDL ソースコードにブレークポイントを設定し、そのブレークポイントに達するまでコードを連続して実行することができます。

注記 : ブレークポイントは実行可能なコードにのみ設定できます。実行不可能なコードの行にブレークポイントを設定しても、ブレークポイントは追加されません。

ワークスペース (GUI) でブレークポイントを設定する方法

1. ブレークポイントを設定するには、シミュレーションを実行します。

2. ソースファイルを表示して、ブレークポイントを設定したい行の左側にある白抜きの丸をクリックします。赤い点は、ブレークポイントが正しく設定されたことを示します。

この後、シミュレーションブレークポイントボタンがコード行の横に表示されるようになります。

Tcl コンソールでブレークポイントを設定する方法

1. 次の Tcl コマンドを実行します。

add_bp <file_name> <line_number>

このコマンドにより、 <file_name> の <line_number> にブレークポイントが追加されます。コマンドの使用方法については、 Vivado Design Suite のヘルプ (-help) または『Vivado Design Suite Tcl コマンドリファレンスガイド』(UG835) [参照 6] を参照してください。



http://www.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf;a=xadd_bp

http://www.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf;a=xadd_bp



ブレークポイントを使用してデザインをデバッグする方法

1. HDL ソースファイルを開きます。

2. HDL ソースファイルの実行可能な行にブレークポイントを設定します。

3. 手順 1 および 2 を繰り返し、ブレークポイントをすべて設定します。

4. 次のようにシミュレーションを実行します。

° 初から実行する場合は、 [Run] → [Restart] をクリックします。

° [Run] → [Run All] または [Run] → [Run for Specified Time] コマンドを使用します。

ブレークポイントに到達するまでシミュレーションが実行されて、停止します。

HDL ソースファイルに矢印が表示され、ブレークポイントの停止ポイントが示されます。

5. 手順 4 を繰り返して、結果に納得がいくまで、シミュレーションをブレークポイントごとに進めていきます。

HDL ソースファイルに設定した各ブレークポイントでシミュレーションを停止させながら、シミュレーションを実行します。

デザインのデバッグ中に、 [Run] → [Step] コマンドを実行して 1 行ごとにコードを検証することで、さらに詳細にデザインをデバッグすることもできます。

HDL ソースコードから 1 つのブレークポイントまたはすべてのブレークポイントを削除することができます。

1 つのブレークポイントを削除するには、 [Breakpoint] ボタンをクリックします。

すべてのブレークポイントを削除するには、 [Run] → [Breakpoint] → [Delete All Breakpoints] をクリックします。または [Delete All Breakpoints] ボタンをクリックします。

すべてのブレークポイントを削除するには、

• 「 remove_bps -all」と入力します。

指定したブレークポイントオブジェクトのリストでブレークポイント情報を表示させるには

• 「 report_bps」と入力します。

条件の追加

ブレークポイントを条件に基づいて追加し、診断メッセージを表示させるには、次のコマンドを使用します。

add_condition <condition> <message>

Vivado IDE BFT サンプルデザインを使用し、 wbClk 信号と reset の両方がアクティブ High のときに停止するように、シミュレーション開始時に次のコマンドを実行して、診断メッセージを出力し、リセットが 1 になり、 wbClk が 1 になったときにシミュレーションを停止します。

add_condition {reset == 1 && wbClk == 1} {puts "Reset went to high"; stop}

BFT サンプルデザインでは、追加された条件により、条件が満たされたときにシミュレーションが 5ns 停止し、リセットが High になったことを知らせるメッセージがコンソールに表示されます。シミュレータは、次のステップまたは run コマンドがシミュレーションを再開するまで待機します。





シミュレーションの一時停止

シミュレーション実行中に一時停止するには、 [Break] コマンドを使用します。これにより、シミュレーションセッションは開いたままになります。

シミュレーションを一時停止するには、 [Simulation] → [Break] をクリックするか、 [Break] ボタンをクリックします。

シミュレータは次の実行可能な HDL 行で停止します。シミュレーションの停止した行がテキストエディターで表示されます。

注記 :デザインを-debug <kind> オプションでコンパイルした場合も、この動作になります。

[Run All]、 [Run]、 [Step] コマンドを使用すると、シミュレーションをいつでも再開できます。詳細は、 63 ページの「シミュレーションのステップ実行」を参照してください。

波形オブジェクトを特定値に設定

Force コマンドの使用

Vivado シミュレータでは、信号、ワイヤ、レジスタを、指定時間に、または指定期間中に、特定値に設定することができます。また、経時的に変更するよう、オブジェクトに値を強制設定することもできます。

ヒント : 「force」とは、ある信号に対し HDL で定義された動作を上書きさせる動作であると同時に、 Tcl の第一級オブジェクトであり、 Tcl 変数で保持できるものです。

HDL デザインで定義されている信号の動作を上書きするため、 HDL 信号に force コマンドを使用します。たとえば、信号の動作を次の目的で上書きすることができます。

• HDL テストベンチ自体が駆動していないテストベンチ信号にスティミュラスを供給するため

• デバッグ中に一時的に不正値を正すため (問題を引き続き分析できるようにするため)

使用可能な force コマンドは、次のとおりです。

• 「[Force Constant] オプション」

• 「[Force Clock] オプション」

• 「[Remove Force] オプション」

重要 : restart コマンドを実行すると、remove_force コマンドで消去されていない force 設定がすべて保持されます。シミュレーションを再び実行すると、保存されている force 設定が、前回のシミュレーション実行と同じ絶対シミュレーション時間で行われます。





図 5-1は、 add_force コマンドを次のように実行したときに、その機能がどのように適用されるかを示しています。

add_force mySig {0 t1} {1 t2} {0 t3} {1 t4} {0 t5} -repeat_every tr -cancel_after tc

さらに詳細を表示するには、 Tcl コンソールに次を入力します。

add_force -help

[Force Constant] オプション

[Force Constant] オプションを使用すると、信号を定数値に固定し、 HDL コード内で割り当てられた値や前回適用された別の定数、または [Force Clock] を上書きすることができます。

[Force Constant] および [Force Clock] は、[Objects] ビューまたは波形ビューで右クリックして表示されるオプションです (図 5-2を参照)。あるいは、テキストエディターでソースコードを開いて使用できるオプションです。

ヒント : [Objects]、 [Sources]、 [Scopes] ビューでアイテムをダブルクリックすると、テキストエディターが開きます。テキストエディターの詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 3] を参照してください。


図 5‐1 : ‐add_force オプションを使用した結果



http://www.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf;a=xadd_force



[Force Constant] をクリックすると、[Force Constant] ダイアログボックス (図 5-3) が開き、関連する値を入力できます。

[Force Constant] ダイアログボックスでは、次のことが設定できます。

• [Signal name] : デフォルトの信号名 (選択したオブジェクトのフルパス) が表示されます。

• [Value radix] : 選択した信号の現在の基数設定が表示されます。サポートされている基数タイプ (2 進数、 16 進数、符号なしの10　進数、符号つきの　 10 進数、 8 進数、 ASCII) の中から、 1 つ選択できます。 GUI には、この基数設定に基づいた値しか入力できなくなります。たとえば、 [Binary] を選択すると、 0 と 1 以外の数値は入力できません。

• [Force value] : 定義済みの基数値を使用して定数値を指定します。基数についての詳細は、 50 ページの「基数」および51 ページの「基数およびアナログ波形の使用」を参照してください。

• [Starting at time offset] : 指定時間の後に開始します。デフォルトの開始時間は 0 です。時間は、 10 や 10 ns のように、文字列で指定できます。単位を付けずに数字だけ入力する場合、 Vivado シミュレータではデフォルト単位の ns が使用されます。

• [Cancel after time offset] : 指定時間の後にキャンセルします。時間は、 10 や 10 ns のように、文字列で指定できます。単位を付けずに数字だけ入力する場合、デフォルトのシミュレーション時間単位が使用されます。

Tcl コマンド　 :

add_force /testbench/TENSOUT 1 200 -cancel_after 500


図 5‐2 : Force 関連のオプション


図 5‐3 : [Force Constant] ダイアログボックス





[Force Clock] オプション

[Force Clock] コマンドを使用すると、クロック信号として、指定時間内を 2 つのステート間を指定レートでトグルする値に、信号を割り当てることができます。 [Objects] ウィンドウのメニューから [Force Clock] オプションをクリックすると、 [Force Clock] ダイアログボックス (図 5-4) が開きます。

[Force Clock] ダイアログボックスのオプションは、次のとおりです。

• [Signal name] : デフォルトの信号名 ([Object] ビューまたは波形で選択したアイテムのフルパス) が表示されます。

ヒント : 切り替わる値を定義するため、 [Force Clock] コマンドは、クロック信号だけでなく任意の信号に適用することができます。

• [Value radix] : 選択した信号の現在の基数設定が表示されます。ドロップダウンメニューに表示される、[Binary]、 [Hexadecimal]、 [Unsigned Decimal]、 [Signed Decimal]、 [Octal]、 [ASCII]　の中から、基数タイプを 1 つ選択します。

• [Leading edge value] : クロックパターンの初のエッジを指定します。この値には [Value radix] で定義した基数が使用されます。

• [Trailing edge value] : クロックパターンの 2 つ目のエッジを指定します。この値には [Value radix] で定義した基数が使用されます。

• [Starting at time offset] : 現在のシミュレーションから指定した時間後 force コマンドを開始します。デフォルトの開始時間は 0 です。時間は、 10 や 10 ns のように、文字列で指定できます。単位を付けずに数字だけ入力する場合、 Vivado シミュレータではデフォルトのユーザー単位が使用されます。

• [Cancel after time offset] : 現在のシミュレーション時間から指定した時間後 force コマンドをキャンセルします。時間は、 10 や 10 ns のように、文字列で指定できます。単位を付けずに数字だけ入力する場合、 Vivado シミュレータではデフォルトのシミュレーション時間単位が使用されます。

• [Duty cycle (%)] : クロックパルスがアクティブステートにある時間の割合を % で指定します。使用できる値は 0 から 100 で、デフォルト値は 50 です。

• [Period] : 時間の値として定義されたクロックパルスの長さを指定します。時間は、 10 や 10 ns のように、文字列で指定できます。


図 5‐4 : [Force Clock] ダイアログボックス





注記 :基数についての詳細は、 50 ページの「基数」および51 ページの「基数およびアナログ波形の使用」を参照してください。

Tcl コマンドスクリプト例

add_force /testbench/TENSOUT -radix binary {0} {1} -repeat_every 10ns -cancel_after 3us

[Remove Force] オプション

オブジェクトから特定の force オプションを削除する場合は、次の Tcl コマンドを使用します。

remove_forces <force object>remove_forces <HDL object>

バッチモードでの Force コマンドの使用

次のコード例は、 add_force　コマンドを使用して、信号を指定値に設定する方法を示しています。簡単な Verilog回路が提供されています。初の例は、 add_force コマンドをインタラクティブに使用する例を、 2 番目はスクリプトを使用した例を示しています。

例 1 : Add Force コマンド

Verilog コード (tmp.v)

次のコード例は Verilog 回路です。

module bot(input in1, in2,output out1);reg sel;assign out1 = sel? in1: in2;endmodule

module top;reg in1, in2;wire out1;bot I1(in1, in2, out1);initialbegin #10 in1 = 1'b1; in2 = 1'b0; #10 in1 = 1'b0; in2 = 1'b1;endinitial $monitor("out1 = %b\n", out1);endmodule

コマンド例

add_force の効果を確認するには、次のコマンドを入力します。

xelab -vlog tmp.v -debug allxsim work.top





コマンドプロンプトに次のように入力します。

add_force /top/I1/sel 1run 10add_force /top/I1/sel 0run all

Tcl コマンド

add_force コマンドを使用すると、信号、ワイヤ、またはレジスタを指定値に設定できます。

add_force [-radix <arg>] [-repeat_every <arg>] [-cancel_after <arg>] [-quiet] [-verbose] <hdl_object> <values>...

Tcl コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 7].を参照してください。

例 2 : remove_forces を使用した add_force のスクリプト作成

Verilog コード (top.v)

次は、カウンタをインスタンシエートする Verilog ファイル top.v の例です。このファイルを次のコマンド例で使用します。

module counter(input clk,reset,updown,output [4:0] out1);

reg [4:0] r1;

always@(posedge clk)begin if(reset) r1 <= 0; else if(updown) r1 <= r1 + 1; else r1 <= r1 - 1;end

assign out1 = r1;endmodule

module top;reg clk;reg reset;reg updown;wire [4:0] out1;

counter I1(clk, reset, updown, out1);

initialbegin reset = 1; #20 reset = 0;end



http://www.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf;a=xadd_force



initialbegin updown = 1; clk = 0;end

initial #500 $finish;

initial $monitor("out1 = %b\n", out1);endmodule

コマンド例

1. 次のコマンドを使用して add_force.tcl というファイルを作成します。

create_project add_force -forceadd_files top.vset_property top top [get_filesets sim_1]set_property -name xelab.more_options -value {-debug all} -objects [get_filesets sim_1]set_property runtime {0} [get_filesets sim_1]launch_simulation -simset sim_1 -mode behavioraladd_wave /top/*

2. Vivado Design Suite を Tcl モードで起動して、 add_force.tcl ファイルを読み込みます。

3. Tcl コンソールに次のように入力します。

set force1 [add_force clk {0 1} {1 2} -repeat_every 3 -cancel_after 500]set force2 [add_force updown {0 10} {1 20} -repeat_every 30]run 100

out1 の値の増減を波形ビューで確認します。 start_gui　コマンドを使用して、 Vivado IDE で波形を確認します。

updown 信号の値を波形ビューで確認します。

4. Tcl コンソールに次を入力します。

remove_forces $force2run 100

out1 の値だけが増加したことを確認します。

5. Tcl コンソールに次を入力します。

remove_forces $force1run 100

clk 信号がトグルしないので、 out1 の値が変更していないことを確認します。





Vivado シミュレータを使用した消費電力解析SAIF (Switching Activity Interchange Format) は、シミュレータツールで生成されたスイッチングアクティビティを抽出して並び替えることのできる ASCII 形式のレポートです。このスイッチングアクティビティは、ザイリンクス®の消費電力解析および適化ツールにバックアノテートして消費電力の測定および見積りに使用できます。

SAIF ダンプは、ザイリンクス電力ツールおよび report_power Tcl コマンド用に適化されています。Vivado シミュレータでは、 SAIF ファイルに次の　HDL タイプを記述することができます。その他の詳細は、『Vivado Design Suiteユーザーガイド : 消費電力の解析および適化』 (UG907) [参照 8] の「解析用スイッチングアクティビティの指定」を参照してください。

• Verilog :

° 入力、出力、入出力ポート

° 内部ワイヤ宣言

• VHDL :

° std_logic、 std_ulogic、および bit (スカラー、ベクター、配列) 型の入力、出力、入出力ポート

注記 : タイミングシミュレーション用の VHDL ネットリストは、 Vivado Design Suite で生成されませんので、 VHDLソースは RTL レベルのコード専用で、ネットリストシミュレーションには使用できません。

RTL レベルのシミュレーションの場合、ブロックレベルのポートのみが生成され、内部信号は生成されません。

サードパーティ　シミュレータを使用した消費電力解析については、第 8 章「サードパーティシミュレータの使用」、121 ページの「消費電力解析用の SAIF のダンプ」を参照してください。

SAIF ダンプの生成

log_saif コマンドを使用する前に、 open_saif を呼び出す必要があります。 log_saif はオブジェクトまたは値を返しません。

1. RTL コードを -debug typical オプションでコンパイルして、 SAIF ダンプをイネーブルにします。

xelab -debug typical top -s mysim

2. 次の Tcl コマンドを使用して SAIF ダンプを開始します。

open_saif <saif_file_name>

3. 次の Tcl コマンドのいずれかを入力して生成する範囲および信号を追加します。

log_saif [get_objects]

すべてのインスタンスを繰り返しログに記録するには、次の Tcl コマンドを入力します。

log_saif [get_objects -r *]

4. run コマンドのいずれかを使用してシミュレーションを実行します。

5. シミュレーションデータを SAIF 形式にインポートするには、次を入力します。

close_saif

SAIF コマンドの例

SAIF を記録するには、次のコマンドを使用します。

• スコープ内のすべての信号 :　/tb: log_saif /tb/*

• スコープ内のすべてのポート :　/tb/UUT



http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug907-vivado-power-analysis-optimization.pdf;a=xSpecifyingSwitchingActivityForTheAnalysis



• a で始まって b で終わり、 ab 間に数字が入るような名前のオブジェクト :　log_saif [get_objects -regexp {^a[0-9]+b$}]

• current_scope および children_scope のオブジェクト :　 log_saif [get_objects -r *]

• current_scope のオブジェクト :　 log_saif * or log_saif [get_objects]

• スコープ　 /tb/UUT のポートのみ :　

log_saif [get_objects -filter {type == in_port || type == out_port || type == inout_port || type == port } /tb/UUT/* ]

• スコープ /tb/UUT の内部信号のみ :　

log_saif [get_objects -filter { type == signal } /tb/UUT/* ]

ヒント : HDL オブジェクトを必要とする Tcl コマンドすべてに、このフィルター機能を適用できます。

Tcl シミュレーションバッチファイルを使用した SAIF のダンプ

sim.tcl:open_saif xsim_dump.saiflog_saif /tb/dut/*run allclose_saifquit

Tcl コマンド report_drivers の使用Tcl コマンドの report_drivers を使用すると、どの信号が HDL オブジェクトの値を駆動しているかを判断できます。コマンド構文は、次のようになります。

report_drivers <hdl_object>

Tcl コンソールにはドライバーが表示され、wire または signal 型の HDL オブジェクトへの代入の右側には現在の駆動値が表示されます。

また、 [Objects] ビューまたは波形ビューのコンテキスト　メニュー、あるいはテキスト　エディターから report_drivers　コマンドを呼び出すこともできます。コンテキストメニューを開くには (次の図を参照)、信号を右クリックして、 [Report Drivers] を選択します。結果は Tcl コンソールに表示されます。





VCD 機能の使用シミュレーション出力を取得するには、 Value Change Dump (VCD) ファイルを使用します。 Tcl コマンドは、ダンプされる値に関連する Verilog システムタスクに基づきます。

VCD 機能では、次の表にリストされる Tcl コマンドで Verilog システムタスクが記述されます。

『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 6] を参照するか、 Tcl コンソールに次を入力します。

<command> -help

例 :

open_vcd xsim_dump.vcdlog_vcd /tb/dut/*run allclose_vcdquit

詳細は、付録 B の「Verilog 言語サポートの例外」を参照してください。


図 5‐5 : コンテキストメニューの [Report Drivers] コマンドオプション

表 5‐1 : VCD の Tcl コマンド

Tcl コマンド説明

open_vcd シミュレーション出力を取り込むための VCD ファイルを開きます。この Tcl コマンドは、 $dumpfile Verilog システムタスクのビヘイビアーをモデル化しています。

checkpoint_vcd $dumpall Verilog システムタスクのビヘイビアーをモデル化しています。

start_vcd $dumpon Verilog システムタスクのビヘイビアーをモデル化しています。

log_vcd 指定した HDL オブジェクトの VCD ファイルを記録します。この Tcl コマンドは、$dumpvars Verilog システムタスクのビヘイビアーをモデル化しています。

flush_vcd $dumpflush Verilog システムタスクのビヘイビアーをモデル化しています。

limit_vcd $dumplimit Verilog システムタスクのビヘイビアーをモデル化しています。

stop_vcd $dumpoff Verilog システムタスクのビヘイビアーをモデル化しています。

close_vcd VCD の生成を閉じます。


http://www.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf;a=xopen_vcd

http://www.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf;a=xcheckpoint_vcd

http://www.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf;a=xstart_vcd

http://www.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf;a=xlog_vcd

http://www.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf;a=xflush_vcd

http://www.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf;a=xlimit_vcd

http://www.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf;a=xstop_vcd

http://www.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf;a=xclose_vcd




VCD データを使用して、シミュレーションエラーをデバッグするためにシミュレータの出力を検証することができます。

Tcl コマンド log_wave の使用log_wave コマンドを実行し、 Vivado シミュレータの波形ビューアーで指定した HDL オブジェクトを表示するために、シミュレーション出力を記録することができます。 add_wave とは異なり、 log_wave コマンドでは波形ビューアー (波形コンフィギュレーション) に波形オブジェクトが追加されず、 Vivado シミュレータの波形データベース(wdb) への出力が記録されるようになるだけです。

ヒント : オブジェクト挿入以前のオブジェクト値を表示させるには、シミュレーションを再開始する必要があります。シミュレーションの再開を避けるには、デザインの表示可能な HDL オブジェクトすべての値を取り込むため、シミュレーション run を開始するときに、 log_wave -r / Tcl コマンドを実行します。

構文 :

log_wave [-recursive] [-r] [-quiet] [-verbose] <hdl_objects>...

Tcl コマンド log_wave の使用例

波形出力を記録するには、次のようにコマンドを使用します。

• デザイン内のすべての信号　 (代替の上位モジュールのものを除く )　 :

log_wave -r /

• /tb スコープ内のすべての信号 :

log_wave /tb/*

• a で始まって b で終わり、 ab 間に数字が入るような名前のオブジェクト :

log_wave [get_objects -regexp {^a[0-9]+b$}]

• 現在のスコープおよびすべての下位スコープ内のすべてのオブジェクト　 :

log_wave -r *

• 現在のスコープ内のオブジェクト　 :

log_wave *

• スコープ　 /tb/UUT のポートのみ :　

log_wave [get_objects -filter {type == in_port || type == out_port || type == inout_port || type == port} /tb/UUT/*]

• スコープ /tb/UUT の内部信号のみ :　

log_wave [get_objects -filter {type == signal} /tb/UUT/*]

信号順、名前形式、基数、色などの波形コンフィギュレーション設定は必要に応じて波形コンフィギュレーション(WCFG) ファイルに保存されます。第 4 章「シミュレーション波形の解析」を参照してください。





[Objects] ビュー、波形ビュー、テキストエディターでの信号のクロスプローブVivado シミュレータでは、 [Objects] ビュー、波形ビュー、テキストエディターにある信号に対し、クロスプローブを実行することができます。

[Objects] ビューで、波形ビューにも信号が表示されているかどうか確認します (またはその逆のチェックも可能)。次の図に示すコンテキストビューを開くには、信号を右クリックします。 [Show in Wave Window] をクリックするか、信号がまだ波形ウィンドウに表示されていない場合は [Add to Wave Window] をクリックします。


図 5‐6 : [Objects] ビューのコンテキスト　メニュー　オプション





テキストエディターで信号をクロスプローブすることもできます。次の図に示すコンテキストビューを開くには、信号を右クリックします。 [Add to Wave Window]、 [Show in Waveform]、または [Show in Objects] をクリックします。波形ビューまたは [Objects] ビューで信号がハイライトされます。


図 5‐7 : テキスト　エディターのコンテキスト　メニュー




第 6 章 : 特殊なケースの処理

第 6章

特殊なケースの処理

グローバルリセットとトライステートの使用ザイリンクスデバイスには、デバイスのすべてのレジスタに接続する、専用の配線および回路があります。

グローバルセットおよびリセットネット

コンフィギュレーション中には、専用グローバルセット / リセット (GSR) 信号がアサートされます。 GSR 信号はデバイスのコンフィギュレーションが終了するとディアサートされます。すべてのフリップフロップおよびラッチはこのリセットを受け、レジスタがどのように定義されているかによって、セットまたはリセットのどちらかになります。

推奨 : コンフィギュレーション後に GSR ネットにアクセスはできますが、手動リセットの代わりに GSR 回路を使用するのは避けてください。これは FPGA デバイスが、システムリセットのようなファンアウトの大きい信号に対して、高速バックボーン配線を提供しているためです。このバックボーン配線は専用 GSR 回路よりも高速で、 GSR 信号を転送する専用グローバル配線よりも簡単に解析ができます。

合成後およびインプリメンテーション後のシミュレーションでは、 GSR 信号は自動的に初の 100ns 間アサートされ、コンフィギュレーション後に発生するリセットをシミュレートします。

オプションで、 GSR パルスを合成前の論理シミュレーションで供給できますが、すべてのレジスタをリセットするローカルリセットがデザインに含まれている場合は必要ありません。

ヒント : テストベンチを作成するとき、GSR パルスは合成後およびインプリメンテーション後のシミュレーションで自動的に発生します。これにより、すべてのレジスタがシミュレーションの初の 100ns 間リセット状態に保持されます。

グローバルトライステートネット

専用グローバル GSR だけでなく、専用グローバルトライステート (GTS) ネットを使用してコンフィギュレーションモード中に出力バッファーをハイインピーダンスステートに設定することもできます。標準操作中に汎用出力が標準、トライステート、双方向出力であるかによって、汎用出力への影響は変わります。このため、 FPGA がコンフィギュレーションされたときに、出力が間違ってほかのデバイスを駆動することはありません。

シミュレーションでは、 GTS 信号は通常駆動されません。 GTS を駆動する回路は、合成後およびインプリメンテーション後のシミュレーションで使用でき、合成前の論理シミュレーションにはオプションで追加できますが、GTS パルス幅はデフォルトで 0 に設定されます。





グローバルトライステートおよびグローバルセット /リセット信号の使用

図 6-1 は、グローバルトライステート (GTS) およびグローバルセット / リセット (GSR) 信号が FPGA でどのように使用されているかを示しています。

Verilog の GSR および GTS

グローバルセット / リセット (GSR) およびグローバルトライステート (GTS) 信号は <Vivado_Install_Dir>/data/verilog/src/glbl.v モジュールで定義されています。

ほとんどの場合、 GSR および GTS をテストベンチで定義する必要はありません。

glbl.v ファイルはグローバル GSR および GTS 信号を宣言し、自動的に GSR に 100 ns 間パルスを送ります。

VHDL の GSR および GTS

グローバルセット / リセット (GSR) およびグローバルトライステート (GTS) 信号は <Vivado_Install_Dir>/data/vhdl/src/unisims/primitive/GLBL_VHD.vhd モジュールで定義されています。

GLBL_VHD コンポーネントを使用するには、それをテストベンチにインスタンシエートする必要があります。

GLBL_VHD ファイルはグローバル GSR および GTS 信号を宣言し、自動的に GSR に 100 ns 間パルスを送ります。

次のコード例は、テストベンチに GLBL_VHD をインスタンシエートし、 Reset on Configuration (ROC) のアサートパルス幅を 90ns に変更します。

GLBL_VHD inst:GLBL_VHD generic map (ROC_WIDTH => 90000);

デルタサイクルとレースコンディション本書では、イベントベースのシミュレータについて説明します。イベントシミュレータでは、任意のシミュレーション時間に複数のイベントを処理できます。これらのイベントが処理中のとき、シミュレータはシミュレーション時間を進めることはできません。このイベント処理時間は、一般的に「デルタサイクル」と呼ばれます。任意のシミュレーション時間ステップには複数のデルタサイクルを含めることができます。


図 6‐1 : ビルトイン FPGA 初期化回路図





シミュレーション時間は、そのシミュレーション時間で処理するトランザクションがない場合にのみ、進めることができます。このため、イベントが時間ステップ内でスケジュールされるタイミングによって、シミュレータで予期せぬ結果が出る可能性があります。次の VHDL コードは、予期しない結果が出る例を示しています。

予測しない結果になる VHDL コード例

clk_b <= clk;clk_prcs : process (clk)beginif (clk'event and clk='1') thenresult <= data;

end if;end process;

clk_b_prcs : process (clk_b)beginif (clk_b'event and clk_b='1') thenresult1 <= result;

end if;end process;

この例には、 2 つの同期プロセスがあります。

• clk_prcs

• clk_b_prcs

シミュレータは、シミュレーション時間を進める前に clk_b <= clk 割り当てを実行します。この結果、2 クロックエッジ内で発生するはずのイベントが 1 クロックエッジ内で発生し、レースコンディションになります。

このような状況を回避するには、次の点に注意してください。

• クロックとデータは同時に変更しないでください。出力ごとに遅延を挿入します。

• 同じクロックを使用します。

• 次の例に示すように一時的な信号を使用してデルタ遅延を強制的に使用します。

clk_b <= clk;clk_prcs : process (clk)begin if (clk'event and clk='1') thenresult <= data;

end if;end process;

result_temp <= result;clk_b_prcs : process (clk_b)beginif (clk_b'event and clk_b='1') then

result1 <= result_temp;end if;

end process;

ほとんどのイベントベースシミュレータは、デルタサイクルを表示できるようになっています。シミュレーション問題をデバッグする場合はこの表示を利用してください。





ASYNC_REG 制約の使用ASYNC_REG 制約には、次のような機能があります。

• デザインの非同期レジスタを識別します。

• これらのレジスタの X 伝搬をディスエーブルにします。

ASYNC_REG 制約は、次のいずれかを使用してフロントエンドデザインのレジスタに適用できます。

• HDL コードの属性

• ザイリンクスデザイン制約 (XDC) の制約

ASYNC_REG が適用されているレジスタは、タイミングシミュレーション中に前の値を保持し、シミュレーションに X を出力しません。新しい値もクロック信号が供給された可能性があるので、注意してください。

ASYNC_REG 制約は CLB および入出力ブロック (IOB) レジスタおよびラッチにのみ適用できます。 ASYNC_REG 制約に関しては、『Vivado Design Suite プロパティリファレンスガイド』 (UG912)[参照 12] の「AYNC_REG」を参照してください。

推奨 : 非同期データでクロッキングを避けられない場合は、IOB または CLB レジスタにのみにクロックを供給してください。 RAM、シフトレジスタ LUT (SRL)、またはその他の同期エレメントへ、非同期信号でクロッキングする場合は、決定的な結果にはならないので、避けてください。できる限り、まず、レジスタ、ラッチ、または FIFO で非同期信号を正しく同期してから、 RAM、シフトレジスタ LUT (SRL) などの同期エレメントへ書き込むようにしてください。詳細は、『Vivado Design Suite ユーザーガイド :制約の使用』 (UG903) [参照 9] を参照してください。

同期エレメントの X 伝搬のディスエーブル

タイミングシミュレーション中にタイミングエラーが発生すると、ラッチ、レジスタ、 RAM またはその他の同期エレメントはデフォルトで X をシミュレータに出力します。実際の出力値が未知のために、こうなります。可能性としては、レジスタの出力は次のようになります。

• 前の値を保持

• 新しい値へアップデート

• 同期エレメントのクロック供給後しばらく経ってから、値が決定されないメタステーブル状態になる

この値は決定できず、正確なシミュレーション結果は得られないので、エレメントは未知の値を示す X を出力します。 X 出力は次のクロックサイクルまでそのまま保持されます。そのサイクルで、ほかに違反がなければ、次のクロック供給を受けた値が出力をアップデートします。

X が出力されると、シミュレーションに大きな影響が出ることがあります。たとえば、 1 つのレジスタで X が生成されると、続くクロックサイクルで、その X がほかに伝搬される可能性があります。そうなると、テスト中のデザインの大部分が未知のステートになってしまいます。

X が生成されないようにするには、次の作業を行ってください。

• 同期パスに関しては、そのパスを解析し、このパスまたはほかのパスに関連したタイミング問題を修正して、回路が正しく動作するようにします。

• 非同期パスに関しては、タイミング違反をほかの方法で回避できない場合にのみ、 ASYNC_REG プロパティを使用して、タイミング違反が発生している間に同期エレメントの X 伝搬をディスエーブルにします。

X 伝搬がディスエーブルになると、、レジスタの出力には前の値が保持されます。実際のシリコンでは、レジスタは新しい値に変更されることもあります。 X 伝搬をディスエーブルにすると、シリコンの動作とは一致しないシミュレーション結果になることがあります。



http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug912-vivado-properties.pdf;a=xAsyncReg



注意 : このオプションを使用する場合は注意が必要です。タイミング違反をこれ以外の方法で回避できない場合にのみ使用してください。

コンフィギュレーションインターフェイスのシミュレーションこのセクションでは、次のコンフィギュレーションインターフェイスのシミュレーションについて説明します。

• JTAG シミュレーション

• SelectMAP シミュレーション

JTAG シミュレーション

BSCAN コンポーネントのシミュレーションはすべてのデバイスでサポートされます。

シミュレーションでは、 JTAG ポートと一部の JTAG 操作コマンドがサポートされます。スキャンチェーンへのインターフェイスも含め、 JTAG インターフェイスは完全にはサポートされていません、このインターフェイスをシミュレートするには、次の作業を行います。

1. BSCANE2 コンポーネントをインスタンシエートし、デザインに接続します。

2. JTAG_SIME2 コンポーネントをデザインではなく、テストベンチにインスタンシエートします。

このインターフェイスは次のものになります。

• 外部 JTAG 信号 (TDI、 TDO、 TCK など) へのインターフェイス

• BSCAN コンポーネントへの通信チャネル

コンポーネント間の通信は VPKG VHDL パッケージファイルまたは Verilog グローバルモジュール glbl で行われます。従って、特定の JTAG_SIME2 コンポーネントとデザイン間、または特定の BSCANE2 シンボル間に暗示的接続は必要ありません。

JTAG/BSCAN の動作が理解するため、スティミュラスはテストベンチ内の特定の JTAG_SIME2 コンポーネントから駆動および表示できます。これらのコンポーネント両方のインスタンシエーションテンプレートは、 Vivado® DesignSuite テンプレートおよびそのデバイスのライブラリガイドから入手できます。

SelectMAP シミュレーション

インスタンシエーションテンプレートを含むコンフィギュレーションシミュレーションモデル (SIM_CONFIGE2 および SIM_CONFIGE3) を使用すると、終的に DONE ピンが High になるのを確認するために、サポートされているコンフィギュレーションインターフェイスをシミュレートできます。これは、サポートされているコンフィギュレーションインターフェイスで、サポートデバイスがスティミュラスにどのように反応するかを示すモデルです。

表 6-1 には、サポートされるインターフェイスおよびデバイスをリストしています。

表 6‐1 :サポートされるコンフィギュレーションデバイスおよびモード

デバイス SelectMAP シリアル SPI BPI

7 シリーズおよび

Zynq®-7000 AP SoC デバイスありありなしなし

UltraScale™ デバイスありありなしなし





これらのモデルは、制御信号アクティビティを処理し、ビットファイルをダウンロードします。 CRC、 IDCODE のような内部レジスタ設定とステータスレジスタが含まれています。 Sync Word がデバイスに入力され、スタートアップシーケンスで処理されるところが監視できます。図 6-2 は、システムをハードウェアからシミュレーション環境にマップする方法を示しています。

コンフィギュレーションプロセスは、各デバイスのコンフィギュレーションユーザーガイドにまとめられています。これらのガイドには、コンフィギュレーションシーケンスおよびコンフィギュレーションインターフェイスに関する情報が記載されています。

システムレベルの記述

コンフィギュレーションモデルを使用すると、ハードウェアが利用可能になる前に、コンフィギュレーションインターフェイス制御ロジックをテストできます。このモデルはデバイス全体をシミュレートし、次のようにシステムレベルで使用されます。

• ワイヤ、制御信号処理、データ入力アライメントが正しく実行されるよう、コンフィギュレーションロジックを制御するためにプロセッサを使用するアプリケーション

• データアライメントが正しく実行されるよう CS (SelectMAP Chip Select) または CLK 信号を使用してデータ読み込みプロセスを制御するアプリケーション

• SelectMAP ABORT または Readback を実行する必要のあるシステム

このモデルに関連する ZIP ファイルは、次から入手できます。

http://www.xilinx.com/txpatches/pub/documentation/misc/config_test_bench.zip

この ZIP ファイルには、SelectMAP ロジックを実行するプロセッサをシミュレートするサンプルテストベンチが含まれています。これらのテストベンチには、 SelectMAP インターフェイスを制御するプロセッサをエミュレートする制御ロジックが含まれ、フルコンフィギュレーション、 ABORT、および IDCODE とステータスレジスタの Readbackなどの機能があります。

シミュレートされたホストシステムには、ファイル配信および制御信号管理などの機能が必要です。これらの制御システムはデバイスのコンフィギュレーションユーザーガイドの説明にしたがって設計する必要があります。

コンフィギュレーションモデルは、 BIT ファイルがデバイスに読み込まれたときに、コンフィギュレーションプロシージャ中にデバイス内で起きていることも示します。

BIT ファイルのダウンロード中、モデルは各コマンドを実行し、ハードウェアの変更と同じになるようにレジスタ設定を変更します。


図 6‐2 : モデルインタラクションを示すブロック図



http://www.xilinx.com/txpatches/pub/documentation/misc/config_test_bench.zip



CRC レジスタが CRC 値を累積するのを監視することができます。また、このモデルは、デバイスがさまざまなコンフィギュレーションステートを遷移していくときに設定されるステータスレジスタビットも示します。

モデルを使用したデバッグ

各コンフィギュレーションモデルは、正しいコンフィギュレーションの例を提供します。デバイスプログラムの問題が発生したときにこの例を参考にすると、デバッグがしやすくなります。

ステータスレジスタは Vivado デバイスプログラマを使用すると、 JTAG を介して読み出すことができます。レジスタには、デバイスの現在のステータスに関連した情報が含まれるので、デバッグのときに利用できます。ボードに問題がある場合は、まず Vivado デバイスプログラマにステータスレジスタを読み込んでデバッグを始めます。

ステータスレジスタが読み込まれたら、それをシミュレーションにマップして、デバイスのコンフィギュレーション段階を確かめることができます。

たとえば、 GHIGH ビットはデータの読み込みが完了した後に High に設定されます。このビットが設定されていない場合は、データの読み込みは完了していないことになります。また、スタートアップシーケンスで解放される BitGenで設定された GTW、 GWE および DONE 信号も監視できます。

コンフィギュレーションモデルでは、エラー挿入も可能です。データの読み込みが一時停止され、問題があるまま読み込みが再開されると、アクティブな CRC ロジックが問題を検出します。 BIT ファイルに手動で挿入されたビットフリップも検出し、デバイスがこのエラーを処理するのと同じように、処理します。

サポートされる機能

デバイス別のコンフィギュレーションユーザーガイドには、各コンフィギュレーションインターフェイスの使用にサポートされる方法の概要が示されています。次の表は、コンフィギュレーションユーザーガイドで説明される機能の中で、サポートされているものを示しています。

SIM_CONFIGE2 モデルのサポートは次のようになっています。

• コンフィギュレーションデータのリードバックはサポートされません。

• CRC 値は計算されますが、提供されるコンフィギュレーションデータは格納されません。

• 有効なコマンドシーケンスおよび信号処理がデバイスに対して提供されていることを確認するため、特定のレジスタのみでのリードバックが可能です。

• リードバックデータファイルを生成するためのモデルではありません。

表 6‐2 : モデルをサポートするスレーブ SelectMAP およびシリアルの機能

スレーブ SelectMAP およびシリアルの機能サポートあり

マスターモードなし

デイジーチェーン - スレーブパラレルデイジーチェーンなし

SelectMAP データ読み込みあり

連続 SelectMAP データ読み込みあり

非連続 SelectMAP データ読み込みあり

SelectMAP ABORT あり

SelectMAP リコンフィギュレーションなし

SelectMAP データ順序付けあり

リコンフィギュレーションおよびマルチブートなし

コンフィギュレーション CRC - コンフィギュレーション中の CRCチェック

あり

コンフィギュレーション CRC - コンフィギュレーション後の CRC なし





シミュレーションでのブロック RAM の競合チェックのディスエーブルザイリンクスブロック RAM メモリは真のデュアルポート RAM で、どちらのポートもいつでもどのメモリロケーションからでもアクセスできますが、同じアドレス空間が同時に読み出しおよび書き込みされると、ブロック RAMアドレスの競合が発生します。これらは有効な競合で、読み出しポートから読み出されるデータが有効ではないために発生します。

ハードウェアでは、読み出された値が古いデータか、新しいデータか、古いデータと新しいデータの組み合わせである可能性があります。

シミュレーションでは、読み出された値が予期値でないため X が出力されます。ブロック RAM の競合の詳細については、デバイスのユーザーガイドを参照してください。

アプリケーションによっては、この状態を回避できなかったり、設計変更できないことがあります。そのような場合は、ブロック RAM でこれらの違反が検出されないように設定することができます。これは、ブロック RAM プリミティブのジェネリック (VHDL) またはパラメーター (Verilog) の SIM_COLLISION_CHECK 文字列で制御できます。

表 6-3 は、競合が発生したときのシミュレーション動作を制御するため、 SIM_COLLISION_CHECK で使用できる文字列オプションを示しています。

インスタンスレベルで SIM_COLLISION_CHECK を使用すると、各ブロック RAM インターフェイスの設定を変更できます。

消費電力解析のための SAIF ファイルのダンプ• Vivado シミュレータ : 73 ページの「Vivado シミュレータを使用した消費電力解析」

• 第 8 章「サードパーティシミュレータの使用」 121 ページの「消費電力解析用の SAIF のダンプ」

AXI バスファンクションモデルを使用したデザインのシミュレーションこのトピックの詳細は、 123 ページの「AXI バスファンクションモデルを使用したデザインのシミュレーション」を参照してください。

表 6‐3 : SIM_COLLISION_CHECK 文字列

文字列書き込み競合メッセージ出力での X の書き込み

ALL ありあり

WARNING_ONLY ありなし。競合発生時にのみ適用され、同じアドレス空間の後に続く読み出しで、出力に X が表示される可能性あり

GENERATE_X_ONLY なしあり

None なしなし。競合発生時にのみ適用され、同じアドレス空間の後に続く読み出しで、出力に X が表示される可能性あり





コンパイルまたはシミュレーションのスキップ

コンパイルのスキップ

既存のスナップショットにシミュレーションを実行し、シミュレーションファイルセットに SKIP_COMPILATION プロパティを設定して、デザインのコンパイル (または再コンパイル) をスキップすることができます。

set_property SKIP_COMPILATION 1 [get_filesets sim_1]

注記 : このプロパティを設定すると、前回コンパイルした後のデザインファイルへの変更はシミュレーションには反映されません。

シミュレーションのスキップ

シミュレーションを実行せずに、シミュレーションスナップショットをエラボレートおよびコンパイルして、デザイン HDL ファイルに対してセマンティックチェックを実行するには、シミュレーションファイルセットにSKIP_SIMULATION プロパティを設定します。

set_property SKIP_SIMULATION true [get_filesets sim_1]

重要 : 上記のいずれかのプロパティを使用する場合は、シミュレーション設定で [clean up simulation files] チェックボックスをオフにします。また、バッチ/Tcl モードで実行している場合は、launch_simulation -noclean_dir を実行します。




第 7 章 : バッチまたはスクリプトモードでの Vivado シミュレータの使用

第 7章

バッチまたはスクリプトモードでの Vivado シミュレータの使用

概要本章では、コマンドラインのコンパイルおよびシミュレーションプロセスについて説明し、 Vivado® Design Suite シミュレータの実行ファイルおよび対応するオプション、およびシミュレーションを実行する Tcl コマンドをリストしています。

Vivado シミュレータの Tcl コマンドのリストは、次を入力すると表示されます。

help -category sim

Tcl コマンドの使用方法については、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 7] を参照

してください。

シミュレータコマンドを実行すると、 Vivado シミュレータは次のことを実行します。

• xvlog および xvhdl を実行して、デザインを解析

• バックグランドで xelab を実行し、デザインをエラボレートし、シミュレーションスナップショットにコンパイル (スナップショットは Vivado シミュレータで実行可能)

2 番目のプロセスが完了すると、 Vivado ツールは xsim を起動して、シミュレーションを実行します。

Vivado シミュレータのコマンドラインのステップビヘイビアーまたはタイミングシミュレーションのいずれかをコマンドラインから実行するには、次のステップを実行する必要があります。

1. 「デザインファイル、 xvhdl および xvlog の解析」

2. 「デザインスナップショットのエラボレートおよび生成 (xelab)」

3. 「デザインスナップショットのシミュレーション (xsim)」

次のセクションでは、これらの手順について説明します。

次のセクションで説明するように、タイミングシミュレーションには追加要件があります。

• 第 2 章の「タイミングネットリストの生成」

• 106 ページの「合成後およびインプリメンテーション後のシミュレーション」



http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf;a=xhelp



デザインファイル、 xvhdl および xvlog の解析

xvhdl および xvlog コマンドは、それぞれ VHDL および Verilog ファイルを解析します。各オプションの詳細は、96 ページの表 7-2を参照してください。

xvhdl

xvhdl コマンドは VHDL アナライザー (パーサー ) です。

xvhdl の構文

xvhdl [-encryptdumps] [-f [-file] <filename>][-h [-help][-initfile <init_filename>][-L [-lib] <library_name> [=<library_dir>]][-log <filename>][-nolog] [-prj <filename>][-relax][-v [verbose] [0|1|2]][-version] [-work <library_name> [=<library_dir>]

このコマンドは VHDL ソースファイルを解析し、解析済みデータをディスクの HDL ライブラリに保存します。

xvhdl の例

xvhdl file1.vhd file2.vhdxvhdl -work worklib file1.vhd file2.vhdxvhdl -prj files.prj





xvlog

xvlog コマンドは Verilog パーサーです。 xvlog コマンドは Verilog ソースファイルを解析し、解析済みデータをディスクの HDL ライブラリに保存します。

xvlog の構文

xvlog[-d [define] <name>[=<val>]][-encryptdumps][-f [-file] <filename>][-h [-help]][-i [include] <directory_name>][-initfile <init_filename>][-L [-lib] <library_name> [=<library_dir>]][-log <filename>][-nolog][-noname_unamed_generate][-relax][-prj <filename>][-sourcelibdir <sourcelib_dirname>][-sourcelibext <file_extension>][-sourcelibfile <filename>][-sv][-v [verbose] [0|1|2]][-version] [-work <library_name> [=<library_dir>]

xvlog の例

xvlog file1.v file2.vxvlog -work worklib file1.v file2.vxvlog -prj files.prj

デザインスナップショットのエラボレートおよび生成 (xelab)Vivado シミュレータを使用するシミュレーションは、次の 2 段階に分けて行われます。

• まず、シミュレータコンパイラの xelab が、HDL モデルをスナップショットにコンパイルします。スナップショットは、シミュレータが実行できる形式でモデルを表記したものです。

• 次に、そのモデルをシミュレートするため、シミュレータがそのスナップショットを読み込み、実行します (xsimコマンドを使用)。非プロジェクトモードの場合は、初の段階を飛ばして次の段階を繰り返すことで、スナップショットを再利用できます。

シミュレータでスナップショットが作成されると、モデルの上位モジュールの名前に基づいて、スナップショット名が割り当てられます。しかし、コンパイラへのオプションとしてスナップショット名を指定すると、このデフォルト設定を上書きできます。スナップショット名は、ディレクトリまたは SIMSET 内で重複しないようにします。デフォルトでもカスタムでも、同じスナップショット名を使用すると、前にビルドしたスナップショットがその名前で上書きされてしまいます。





重要 : 同じディレクトリまたは SIMSET 内で同じスナップショット名を使用して、 2 つのシミュレーションを実行することはできません。

xelab

xelab コマンドは、指定した上位ユニットに対して次のことを実行します。

• 言語結合ルールおよび –L <library> コマンドラインで指定した HDL ライブラリのどちらかを使用して、下位デザインユニットを読み込みます。

• デザインのスタティックエラボレーション (パラメーターの設定、ジェネリックの処理、 generate 文の実行など)を実行します。

• 実行可能なコードを生成します。

• 生成された実行可能コードをシミュレーションカーネルライブラリにリンクして、実行可能なシミュレーションスナップショットを作成します。

このあと、出力された実行可能なシミュレーションのスナップショット名を xsim コマンドのオプションとして、別のオプションと共に使用します。

ヒント : xelab は解析コマンドの xvlog および xvhdl を暗示的に呼び出すことができます。解析ステップは xelab -prj オプションを使用して組み込むことができます。プロジェクトファイルの詳細は、 103 ページの「プロジェクトファイル (.prj) の構文」を参照してください。

xelab コマンド構文オプション

各オプションの詳細は、 96 ページの表 7-2を参照してください。

Lxelab [-d [define] <name>[=<val>][-debug <kind>][-f [-file] <filename>][-generic_top <value>][-h [-help][-i [include] <directory_name>][-initfile <init_filename>][-log <filename>][-L [-lib] <library_name> [=<library_dir>][-maxdesigndepth arg][-mindelay][-typdelay][-maxarraysize arg][-maxdelay][-mt arg][-nolog][-noname_unnamed_generate][-notimingchecks][-nosdfinterconnectdelays][-nospecify][-O arg][-Odisable_acceleration arg][-Odisable_always_combine][-Odisable_pass_through_elimination][-Odisable_process_opt][-Odisable_unused_removal][-Oenable_cdfg]





[-Odisable_cdfg][-Oenable_always_combine][-Oenable_pass_through_elimination][-Oenable_unused_removal][-override_timeunit][-override_timeprecision][-prj <filename>][-pulse_e arg][-pulse_r arg][-pulse_int_e arg][-pulse_int_r arg][-pulse_e_style arg][-r [-run]][-R [-runall[-rangecheck][-relax][-s [-snapshot] arg][-sdfnowarn][-sdfnoerror][-sdfroot <root_path>][-sdfmin arg][-sdftyp arg][-sdfmax arg][-sourcelibdir <sourcelib_dirname>][-sourcelibext <file_extension>][-sourcelibfile <filename>][-stats][-timescale][-timeprecision_vhdl arg][-transport_int_delays][-v [verbose] [0|1|2]] [-version][-sv_root arg][-sv_lib arg][-sv_liblist arg][-dpiheader arg]

xelab の例

xelab work.top1 work.top2 -s cpusimxelab lib1.top1 lib2.top2 -s fftsimxelab work.top1 work.top2 -prj files.prj -s pciesimxelab lib1.top1 lib2.top2 -prj files.prj -s ethernetsim





Verilog 検索順序

xelab コマンドは次の検索順序を使用して、インスタンシエートされた Verilog デザインユニットを検索および結合します。

1. Verilog コードの ‘uselib 指示子で指定されたライブラリ。次に例を示します。

modulefull_adder(c_in, c_out, a, b, sum)input c_in,a,b;output c_out,sum;wire carry1,carry2,sum1;`uselib lib = adder_libhalf_adder adder1(.a(a),.b(b),.c(carry1),.s(sum1));half_adder adder1(.a(sum1),.b(c_in),.c(carry2),.s(sum));c_out = carry1 | carry2;endmodule

2. -lib|-L オプションを使用してコマンドラインで指定されたライブラリ

3. 親デザインユニットのライブラリ

4. work ライブラリ

Verilog インスタンシエーションユニット

Verilog デザインにコンポーネントがインスタンシエートされると、 xelab コマンドにより、コンポーネント名がVerilog ユニットとして処理され、ユーザーの指定したユニファイド論理ライブラリのリストからユーザーの指定した順序で Verilog モジュールが検索されます。

• 検出されると、 xelab はユニットを結合して、検索を停止します。

• 大文字/小文字の区別をつけて検索ができなかった場合、 xelab は、ユーザーの指定したリストとユニファイド論理ライブラリの順序で、拡張識別子としてコンストラクトされた VHDL デザインユニット名を、大文字/小文字の区別をつけて検索します。初に一致する名前が見つかると、検索は停止されます。

• xelab で、 1 つのライブラリに 1 つの結合が見つかった場合は、その名前を選択して、検索を停止します。

注記 :混合言語デザインの場合、Verilog モジュールでインスタンシエートされる VHDL エンティティへの関連付けに使用されるポート名では、常に大文字/小文字が区別されます。また、 VHDL ジェネリックの変更に defparam 文は使用できないので注意してください。詳細は、付録 B 「混合言語シミュレーションの使用」を参照してください。

重要 : VHDL レコードオブジェクト全体を Verilog オブジェクトに接続することはサポートされていません。

VHDL インスタンシエーションユニット

VHDL デザインにコンポーネントがインスタンシエートされると、xelab コマンドはそのコンポーネント名を VHDLユニットとして処理し、論理 work ライブラリでそれを検索します。

• VHDL ユニットが検出されると、 xelab コマンドでそれが結合されて、検索が停止します。

• xelab で VHDL ユニットが検出されない場合、大文字/小文字の区別が維持されたコンポーネント名が Verilog モジュール名として処理され、ユーザーの指定したリストおよびユニファイド論理ライブラリの順序で大文字/小文字の区別をつけた検索が引き続き行われます。初に一致する名前が見つかると、検索は停止します。

• 大文字/小文字の区別をつけて検索ができなかった場合、 xelab は、ユーザーの指定したリストとユニファイド論理ライブラリの順序で、大文字/小文字の区別をつけて検索を実行します。 1 つのライブラリに 1 つの結合が見つかれば、検索は停止します。





Verilog の ùselib 指示子

ライブラリ検索順序を設定する Verilog の ùselib 指示子がサポートされています。

ùselib の構文

<uselib compiler directive> ::= ùselib [<Verilog-XL uselib directives>|<lib directive>]

<Verilog-XL uselib directives> :== dir = <library_directory> | file = <library_file> | libext = <file_extension>

<lib directive>::= <library reference> {<library reference>}

<library reference> ::= lib = <logical library name>

ùselib lib 指示子

ùselib lib 指示子は、Verilog-XL の ùselib 指示子とは一緒に使用できません。たとえば、次のコードは不正になります。

ùselib dir=./ file=f.v lib=newlib

1 つの ùselib ライブラリで複数のライブラリが指定できます。

ライブラリが指定される順序が検索順序になります。次に例を示します。

ùselib lib=mylib lib=yourlib

これは、インスタンシエートされたモジュールの検索がまず mylib で実行され、その後に yourlib で実行されるように指定しています。

ùselib dir、 ùselib file、 ùselib libext などの指示子と同様、 ùselib lib 指示子も、解析が実行されると、 HDL ファイル全体で使用されます。別の ùselib 指示子が処理されるまでは、 HDL ソースの ùselib (すべての Verilog XL ùselib を含む) 指示子が使用されます。引数なしで ùselib を使用すると、実行中の ùselib <lib|file|dir|libext> は無効になります。

次のモジュール検索メカニズムは、インスタンシエートされたモジュールまたは UDP の解決のため、Verific の Verilogエラボレーションアルゴリズムによって使用されます。

• まず、インスタンシエートされたモジュールを ùselib lib の論理ライブラリの順序リストで検索します。

• 見つからない場合は、 xelab コマンドラインで検索ライブラリとして指定されているライブラリの順序リストでインスタンシエートされたモジュールを検索します。

• 見つからない場合は、親モジュールのライブラリでインスタンシエート済みモジュールを検索します。たとえば、work ライブラリのモジュール A が mylib ライブラリのモジュール B をインスタンシエートし、モジュール B がモジュール C をインスタンシエートする場合、mylib ライブラリ (C の親モジュール B のライブラリ ) でモジュール C を検索します。

• 見つからない場合は、次のいずれかの work ライブラリでインスタンシエートされたモジュールを検索します。

° HDL ソースがコンパイルされるライブラリ

° work ライブラリとして明示的に設定されるライブラリ

° work という名前のデフォルトの作業ライブラリ





`uselib の例

表 7‐1 : ‘uselib の例

adder_lib という名前の論理ライブラリにコンパイルされる half_adder.v ファイル

work という名前の論理ライブラリにコンパイルされる full_adder.v ファイル

module half_adder(a,b,c,s);input a,b;output c,s;s = a ^ b;c = a & b;endmodule

modulefull_adder(c_in, c_out, a, b, sum)input c_in,a,b;output c_out,sum;wire carry1,carry2,sum1;`uselib lib = adder_libhalf_adderadder1(.a(a),.b(b),.c(carry1),.s(sum1));half_adderadder1(.a(sum1),.b(c_in),.c(carry2),.s(sum));c_out = carry1 | carry2;endmodule





xelab、 xvhdl、 xvlog コマンドオプション

表 7-2 は、 xelab、 xvhdl、 xvlog コマンドのオプションをリストしています。

表 7‐2 : xelab、 xvhd、 xvlog コマンドオプション

コマンドオプション説明コマンドで使用

-d [define] <name>[=<val>] Verilog マクロを定義します。各 Verilog マクロに対して -d|--define を使用します。マクロのフォーマットは <name>[=<val>] で、 <name> はマクロの名前、 <value> はマクロのオプションの値を示します。

「xelab」

「xvlog」

-debug <kind> 指定したデバッグ機能をオンにしてコンパイルします。<kind> オプションには、次のいずれかを指定できます。

• typical :一般的に使用されるものは line および wave です。

• line : HDL のブレークポイント

• wave : 波形生成、条件付き実行、強制値

• xlibs : ザイリンクスプリコンパイルライブラリ。このコマンドは、コマンドラインでのみ使用できます。

• off : すべてのデバッグ機能をオフにします (デフォルト )。

• all : すべてのデバッグオプションを使用します。

「xelab」

-encryptdumps コンパイルされるデザインユニットの解析済みダンプを暗号化します。

「xvhdl」

「xvlog」

-f [-file] <filename> 指定したファイルから追加オプションを読み出します。「xelab」xsim

「xvhdl」

「xvlog」

-generic_top <value> 上位デザインユニットのジェネリックまたはパラメーターを指定した値で上書きします。例 :-generic_top "P1=10"

「xelab」

-h [-help] このヘルプメッセージを表示します。「xelab」xsim

「xvhdl」

「xvlog」

-i [include] <directory_name> Verilog の `include を使用して、含まれるファイルを検索するディレクトリを指定します。指定検索ディレクトリごとに -i|--include を使用します。

「xelab」

「xvlog」

-initfile <init_filename> デフォルトのxsim.ini ファイルで設定されている設定に追加したり、それを上書きするユーザー定義のシミュレータ初期化ファイルを指定します。

「xelab」

「xvhdl」

「xvlog」

-L [-lib] <library_name>[=<library_dir>]

インスタンシエートされた VHDL 以外のデザインユニット (Verilog デザインユニットなど) の検索ライブラリを指定します。

検索ライブラリごとに -L|--lib を使用します。引数のフォーマットは <name>[=<dir>] で、 <name> はライブラリの論理名、 <library_dir> はライブラリのオプションの物理的なディレクトリを表します。

「xelab」

「xvhdl」

「xvlog」





-log <filename> ログファイルの名前を指定します。

デフォルト : <xvlog|xvhdl|xelab|xsim>.log

「xelab」xsim

「xvhdl」

「xvlog」

-maxarraysize arg 大 vhdl 配列サイズを 2**n (デフォルト : n = 28、つまり 2**28) に設定します。

「xelab」

-maxdelay Verilog デザインユニットを大遅延でコンパイルします。

「xelab」

-maxdesigndepth arg エラボレーターで指定可能なデザイン階層の深さの大値 (デフォルト = 5000) を上書きします。

「xelab」

-maxlogsize arg (=-1) ログファイルの大サイズを MB で設定します。デフォルト設定に制限はありません。

xsim

-mindelay Verilog デザインユニットを小遅延でコンパイルします。

「xelab」

-mt arg 並列実行可能なサブコンパイルジョブの数を指定します。使用できる値は、 auto、 off、または 1 より大きい整数です。

auto が指定されると、 xelab でホストコンピューターの CPU 数に基づいて並列ジョブの数が選択されます(デフォルト = auto)。-mt オプションをさらに詳細に制御するには、 Tcl プロパティを次のように設定します。

set_property XELAB.MT_LEVEL off|N [get_filesets sim_1]

「xelab」

-nolog ログファイルが生成されないようにします。「xelab」xsim

「xvhdl」

「xvlog」

-noieeewarnings VHDL IEEE 機能からの警告をオフにします。「xelab」

-noname_unnamed_generate 名前の付いていない生成ブロックに対して名前を付けないようにします。

「xelab」

「xvlog」

-notimingchecks Verilog 指定ブロックでタイミングチェックコンストラクトを無視します。

「xelab」

-nosdfinterconnectdelays SDF の SDF ポートおよびインターコネクト遅延コンストラクトを無視します。

「xelab」

-nospecify Verilog パス遅延とタイミングチェックを無視します。「xelab」

-O arg 適化をイネーブルまたはディスエーブルにします。

-O0 = 適化をディスエーブル

-O1 = 基本的な適化をイネーブル

-O2 = もよく必要とされる適化をイネーブル (デフォルト )-O3 = アドバンス適化をイネーブル

注記 :値が低いとシミュレーションが遅くなります。また、値が高いとコンパイルは遅くなりますが、シミュレーションは速くなります。

「xelab」

表 7‐2 : xelab、 xvhd、 xvlog コマンドオプション (続き)






-Odisable_acceleration arg 指定した HDL パッケージのアクセラレーションをオフにします。選択肢は all、 math_real、 math_complex、numeric_std、 std_logic_signed、 std_logic_unsigned です (デフォルトではアクセラレーションはオン)。

「xelab」

-Odisable_process_opt プロセスレベルの適化をオフにします (デフォルトではオン)。

「xelab」

-Oenable_cdfg-Odisable_cdfg

コントロール + データフローグラフの構築をオンまたはオフにします (デフォルトではオン)。

「xelab」

-Oenable_unused_removal-Odisable_unused_removal

適化での未使用の信号と文の削除をオンまたはオフにします (デフォルトではオン)。

「xelab」

-override_timeunit -timescale オプションで指定した値で、すべての Verilog モジュールの時間単位を上書きします。

「xelab」

-override_timeprecision -timescale オプションで指定した時間精度で、すべての Verilog モジュールの時間精度を上書きします。

「xelab」

-pulse_e arg パス遅延のパーセント値でパスパルスエラー制限を指定します。使用できる値は 0 ～ 100 です (デフォルトは 100)。

「xelab」

-pulse_r arg パス遅延のパーセント値でパスパルス却下制限を指定します。使用できる値は 0 ～ 100 です (デフォルトは 100)。

「xelab」

-pulse_int_e arg 遅延のパーセント値でインターコネクトパルス却下制限を指定します。使用できる値は 0 ～ 100 です (デフォルトは 100)。

「xelab」

-pulse_int_r arg 遅延のパーセント値でインターコネクトパルス却下制限を指定します。使用できる値は 0 ～ 100 です (デフォルトは 100)。

「xelab」

-pulse_e_style arg パルスがモジュールパス遅延よりも短いことを知らせるエラーを処理すべきかどうかを指定します。選択肢は次のとおりです。 ondetect : 違反が検出されるとエラーをレポート

onevent : モジュールのパス遅延後にエラーをレポート

デフォルト : onevent

「xelab」

-prj <filename> vhdl|verilog <work lib> <HDL file name> の入力が 1 つまたは複数含まれる Vivado シミュレータプロジェクトファイルを指定します。

「xelab」

「xvhdl」

「xvlog」

-r [-run] コマンドラインのインタラクティブモードで生成した実行可能スナップショットファイルを実行します。

「xelab」

-rangecheck ランタイム値の範囲のチェックをイネーブルにします (VHDL)。

「xelab」

-R [-runall シミュレーションの後まで生成した実行可能スナップショットファイルを実行します。

「xelab」xsim







-relax 厳しい言語ルールを緩和します。「xelab」

「xvhdl」

「xvlog」

-s [-snapshot] arg 出力されるシミュレーションスナップショットの名前を指定します。デフォルトは <worklib>.<unit> です (例 : work.top)。追加のユニット名は # で連結します (例 : work.t1#work.t2)。

「xelab」

-sdfnowarn SDF 警告を出力しません。「xelab」

-sdfnoerror SDF ファイルで見つかったエラーを警告として処理します。

「xelab」

-sdfmin arg <root=file> SDF は <file> を小遅延を含めて <root> でアノテートします。

「xelab」

-sdftyp arg <root=file> SDF は <file> を標準遅延を含めて <root> でアノテートします。

「xelab」

-sdfmax arg <root=file> SDF は <file> を大遅延を含めて <root> でアノテートします。

「xelab」

-sdfroot <root_path> SDF アノテーションが適用されるデフォルトデザイン階層

「xelab」

-sourcelibdir <sourcelib_dirname>

コンパイルされていないモジュールの Verilog ソースファイルのディレクトリ。

ソースディレクトリごとに -sourcelibdir <sourcelib_dirname> を使用します。

「xelab」

「xvlog」

-sourcelibext <file_extension> コンパイルされていないモジュールの Verilog ソースファイルのファイル拡張子。

ソースファイル拡張子に -sourcelibext <file extension> を使用します。

「xelab」

「xvlog」

-sourcelibfile <filename> コンパイルされていないモジュールを使用した Verilog ソースファイルのファイル名。 -sourcelibfile <filename> を使用します。

「xelab」

「xvlog」

-stat CPU、メモリ使用量、デザイン統計を表示します。「xelab」

-sv SystemVerilog モードで入力ファイルをコンパイルします。

「xvlog」

-timescale Verilog モジュールのデフォルトの時間単位を指定します。デフォルトは 1ns/1ps です。

「xelab」

-timeprecision_vhdl arg VHDL デザインの時間精度を指定します。デフォルトは 1ps です。

「xelab」

-transport_int_delays インターコネクト遅延に転送モデルを使用します。「xelab」

-typdelay Verilog デザインユニットを標準遅延 (デフォルト ) でコンパイルします。

「xelab」

-v [verbose] [0|1|2] 表示メッセージの詳細レベルを指定します。デフォルトは 0 です。

「xelab」

「xvhdl」

「xvlog」







デザインスナップショットのシミュレーション (xsim)xsim コマンドは、シミュレーションスナップショットを読み込んで、バッチモードのシミュレーションを実行するか、ワークスペース (GUI) または Tcl ベースのインタラクティブなシミュレーション環境を提供します。

xsim の構文

コマンド構文は、次のようになります。

xsim <options> <snapshot>

説明 :

• xsim はコマンドです。

• <options> はオプションです (表 7-3)。

• <snapshot> はシミュレーションスナップショットです。

xsim のオプション

-version コンパイラバージョンを画面に表示します。「xelab」xsim

「xvhdl」

「xvlog」

-work <library_name>[=<library_dir>]

work ライブラリを指定します。この引数のフォーマットは <name>[=<dir>] です。

• <name> : ライブラリの論理名

• <library_dir> : ライブラリのオプションの物理的なディレクトリ

「xvhdl」

「xvlog」

-sv_root arg DPI ライブラリが検索されるルートディレクトリ

デフォルトは <current_directory/xsim.dir/xsc> です。

「xelab」

-sv_lib arg DPI インポートされたファンクションの共有ライブラリ名 (.dll/.so)。ファイル拡張子は不要。

「xelab」

-sv_liblist arg DPI 共有ライブラリをポイントするブートストラップファイル

「xelab」

-dpiheader arg エクスポートおよびインポートされたファンクションのヘッダーファイル名

「xelab」



表 7‐3 : xsim コマンドのオプション

xsim オプション説明

-f [-file] <filename> ファイルからコマンドラインオプションを読み込みます。

-g [-gui] インタラクティブなワークスペースで実行します。

-h [-help] ヘルプメッセージを画面に表示します。

-log <filename> ログファイルの名前を指定します。





ヒント : バッチファイルまたはスクリプトで xelab、 xsc、 xsim、 xvhdl、または xvlog コマンドを実行する場合、XILINX_VIVADO 環境変数が Vivado Design Suite のインストールディレクトリをポイントするように定義する必要が出てくることもあります。XILINX_VIVADO 変数を設定するには、次のいずれかをスクリプトまたはバッチファイルに追加します。

Windows の場合 :set XILINX_VIVADO=<vivado_install_area>/Vivado/<version>Linux の場合 :setenv XILINX_VIVADO vivado_install_area>/Vivado/<version>

(<version> は、 2014.3,、 2014.4、 2015.1 など、使用している Vivado ツールのバージョンになります。

-maxdeltaid arg (=-1) 大デルタ値を指定します。同時に大シミュレーションループを上回る場合はエラーをレポートします。

-maxlogsize arg (=-1) ログファイルの大サイズを MB で設定します。デフォルト設定に制限はありません。

-ieeewarnings VHDL IEEE 関数からの警告をイネーブルにします。

-nolog ログファイルが生成されないようにします。

-nosignalhandlers OS レベルの信号ハンドラーのインストールがシミュレーションでディスエーブルになります。シミュレータはパフォーマンスの理由から、 0 での整数除算など、 OS レベルの致命的ランタイムエラーになる可能性のあるような一部のコンディションを明示的にはチェックしません。その代わりに、シミュレータは信号ハンドラーをインストールして、こういったエラーを検出してレポートを生成します。信号ハンドラーがディスエーブルになっていると、セキュリティソフトウェアがあってもシミュレーションは実行できますが、 OS レベルの致命的エラーにより、エラーの原因が判然としないまま、突然シミュレーションが停止してしまうことがあります。

注意 : このオプションは、セキュリティソフトウェアが原因でシミュレータがうま

く動作しない場合にのみ使用してください。

-onfinish <quit|stop> シミュレーション終了時のビヘイビアーを指定します。

-onerror <quit|stop> シミュレーションランタイムエラーの発生した場合のビヘイビアーを指定します。

-R [-runall] シミュレーションを後まで実行します (例 : do 'run all;quit’)。

-stats 終了するときにメモリおよび CPU の統計を表示します。

-testplusarg <arg> plusargs が $test$plusargs および $value$plusargs システム関数で使用されるように指定します。

-t [-tclbatch] <filename> バッチモード実行用の Tcl ファイルを指定します。

-tp 実行されているプロセスの階層名が画面に表示されるようになります。

-tl 実行されている文のファイル名および行番号が画面に表示されるようになります。

-wdb <filename.wdb> 波形データベース出力ファイルを指定します。

-version コンパイラバージョンを画面に表示します。

-view <wavefile.wcfg> 波形コンフィギュレーションファイルを開きます。このオプションは -gui オプションと一緒に使用します。

表 7‐3 : xsim コマンドのオプション (続き)

xsim オプション説明





スタンドアロンモードでの Vivado シミュレータの実行例Vivado シミュレータをスタンドアロンモードで実行する場合、次のコマンドを実行できます。

• デザインファイルを解析

• デザインをエラボレートし、スナップショットを作成

• Vivado シミュレータのワークスペースと波形コンフィギュレーションファイルを開いてシミュレーションを実行

手順 1 : デザインファイルを解析

まず、次の表に示すように HDL ソースファイルをタイプ別に解析します。各コマンドで複数ファイルを処理できます。

手順 2 : エラボレートおよびスナップショットの作成

解析を実行したら、 xelab コマンドを使用してデザインをエラボレートし、シミュレーションのスナップショットを作成します。

xelab <topDesignUnitName> -debug typical

重要 : xelab を使用すると、複数の上位デザインユニット名を指定できます。 launch_simulator 実行中と同様の目的で Vivado シミュレータのワークスペースを使用するには、デバッグレベルを typical に設定する必要があります。

手順 3 : シミュレーションの実行

xelab が終了すると、 Vivado シミュレータでシミュレーションを実行するためにスナップショットが作成されます。

Vivado シミュレータのワークスペースを起動するには、次のコマンドを使用します。

xsim <SnapShotName> -gui

波形コンフィギュレーションファイルを開くには、次のように入力します。

xsim <SnapShotName> -view <wcfg FileName> -gui

-view オプションを複数使用すれば、複数の wcfg ファイルを指定できます。次に例を示します。

xsim <SnapShotName> -view <wcfg FileName> -view <wcfg FileName>

表 7‐4 :デザインファイル解析に使用するファイルタイプおよび関連コマンド

ファイルタイプコマンド

Verilog xvlog <VerilogFileName(s)>

SystemVerilog xvlog -sv <SystemVerlilogFileName(s)>

VHDL xvhdl <VhdlFileName(s)>





プロジェクトファイル (.prj) の構文注記 : ここで説明するプロジェクトファイルは、 Vivado シミュレータのテキストベースのプロジェクトファイルです。 Vivado Design Suite で作成されるプロジェクトファイル (.xpr) とは別のものです。

プロジェクトファイルを使用してデザインファイルを解析するには、 <proj_name>.prj というファイル名でテキストファイルを作成し、そのプロジェクトファイル内で次の構文を使用します。

verilog <work_library> <file_names>...[-d <macro>]...[-i <include_path>]...

vhdl <work_library> <file_name>

sv <work_library> <file_name>

説明 :

<work_library> : 指定した行の HDL ファイルがコンパイルされるライブラリ

<file_names> : Verilog ソースファイル。各行に複数の Verilog ファイルを指定できます。

<File_name> : VHDL ソースファイル。各行に複数の VHDL ファイルを指定できます。

° Verilog または SystemVerilog の場合、 [-d <macro>] で 1 つまたは複数のマクロを定義できます。

° Verilog または SystemVerilog の場合、 [-i <include_path>] で 1 つまたは複数の <include_path> ディレクトリを定義できます。

定義済みマクロXILINX_SIMULATOR は Verilog の定義済みマクロです。このマクロの値は 1 です。定義済みマクロでは、ツール専用の関数が実行されるか、デザインフローで使用するツールが認識されます。次は使用例です。

ìfdef VCS// VCS specific codeèndifìfdef INCA// NCSIM specific codeèndifìfdef MODEL_TECH// MODELSIM specific codeèndifìfdef XILINX_ISIM// ISE Simulator (ISim) specific codeèndifìfdef XILINX_SIMULATOR// Vivado Simulator (XSim) specific codeèndif

ライブラリマップファイル (xsim.ini)HDL コンパイラプログラムの xvhdl、 xvlog、 xelab では、 xsim.ini コンフィギュレーションファイルを使用して、 VHDL および Verilog 論理ライブラリの定義および物理的な位置が検出されます。

コンパイラはこれらの位置から次の順序で xsim.ini を読み出そうとします。





1. <Vivado_Install_Dir>/data/xsim

2. ユーザーファイルは -initfile オプションで指定します。 -initfile が指定されない場合、プログラムは現在の作業ディレクトリで xsim.ini を検索します。

xsim.ini ファイルの構文は、次のとおりです。

<logical_library1> = <physical_dir_path1><logical_library2> = <physical_dir_path2>

次は xsim.ini ファイルの例です。

std=<Vivado_Install_Area>/xsim/vhdl/stdieee=<Vivado_Install_Area>/xsim/vhdl/ieeevl=<Vivado_Install_Area>/xsim/vhdl/vlsynopsys=<Vivado_Install_Area>/xsim/vhdl/synopsysunisim=<Vivado_Install_Area>/xsim/vhdl/unisimunimacro=<Vivado_Install_Area>/xsim/vhdl/unimacrounifast=<Vivado_Install_Area>/xsim/vhdl/unifastsimprims_ver=<Vivado_Install_Area>/xsim/verilog/simprims_verunisims_ver=<Vivado_Install_Area>/xsim/verilog/unisims_verunimacro_ver=<Vivado_Install_Area>/xsim/verilog/unimacro_verunifast_ver=<Vivado_Install_Area>/xsim/verilog/unifast_versecureip=<Vivado_Install_Area>/xsim/verilog/secureipwork=./work

xsim.ini ファイルの機能および制限は、次のとおりです。

• xsim.ini ファイルには、 1 行に１つのライブラリパスしか指定できません。

• 物理的なパスに対応するディレクトリがない場合、コンパイラがそのパスに初に書き込もうとするときに、xvhd または xvlog によりディレクトリが作成されます。

• 物理的なパスは環境変数を使用して記述できます。環境変数は必ず $ 文字から始めてください。

• 論理ライブラリのデフォルトの物理的なディレクトリは、xsim/<language>/<logical_library_name> です。たとえば、次は論理ライブラリ名の例です。

<Vivado_Install_Area>/xsim/vhdl/unisim

• ファイルコメントは -- で開始する必要があります。





シミュレーションモードの実行シミュレーションモードはすべてコマンドラインから実行できます。次は、コマンドラインから実行される場合のシミュレーションモードについて説明しています。

ビヘイビアーシミュレーション

図 7-1 は、ビヘイビアーシミュレーションプロセスを示しています。

Vivado Design Suite からビヘイビアーシミュレーションを実行するには、 Tcl コマンド launch_simulator -modebehavioral. を使用します。


図 7‐1 : ビヘイビアーシミュレーションプロセス





合成後およびインプリメンテーション後のシミュレーション

合成後およびインプリメンテーション後のシミュレーションでは、論理シミュレーションまたは Verilog タイミングシミュレーションが実行できます。図 7-2は、合成後およびインプリメンテーション後のシミュレーションプロセスを示しています。

次は、コマンドラインから合成後の論理シミュレーションを実行する例です。

synth_design -top top -part xc7k70tfbg676-2open_run synth_1 -name netlist_1write_verilog -mode funcsim test_synth.vlaunch_simulation

ヒント : 合成後およびインプリメンテーション後のタイミングシミュレーションを実行する場合、 write_verilog の後に write_sdf コマンドを実行する必要があります。また、エラボレーションおよびシミュレーションには適切なアノテートコマンドが必要です。


図 7‐2 :合成後およびインプリメンテーション後のシミュレーション





Tcl コマンドとスクリプトの使用Tcl コンソールで個別に Tcl コマンドを実行するか、または複数のコマンドを Tcl スクリプトにまとめて、シミュレーションを実行することができます。

‐tclbatch オプションの使用

シミュレーションコマンドを Tcl ファイルに入力し、その Tcl ファイルを次のように参照することができます。

-tclbatch <filename>

-tclbatch オプションは、ファイル内にコマンドを含め、シミュレーション開始時にそれらのコマンドを実行するために使用します。たとえば、次の内容を含む run.tcl というファイルがあるとします。

run 20nscurrent_timequit

次に、シミュレーションを次のように実行します。

xsim <snapshot> -tclbatch run.tcl

シミュレーションコマンドを表す変数を設定しておくと、よく使用されるシミュレーションコマンドを素早く実行できます。

Tcl コンソールからの Vivado シミュレータの起動

次は、プロジェクトを作成し、ソースファイルを読み込み、 Vivado シミュレータを起動し、配置配線を実行し、 SDFファイルを書き出して、シミュレーションを再実行する Tcl コマンドの例です。

Vivado -mode TclVivado% create_project prj1Vivado% read_verilog dut.vVivado% synth_design -top dutVivado% launch_simulator -simset sim_1 -mode post-synthesis -type functionalVivado% place_designVivado% route_designVivado% write_verilog -mode timesim -sdf_anno true -sdf_file postRoute.sdf postRoute_netlist.vVivado% write_sdf postRoute.sdfVivado% launch_simulator -simset sim_1 -mode post-implementation -type timingVivado% close_project




第 8 章 : サードパーティシミュレータの使用

第 8章

サードパーティシミュレータの使用

概要

Vivado® Design Suite は、サードパーティツールを使用したシミュレーションをサポートしています。サードパーティツールを使用したシミュレーションは、 Vivado 統合設計環境 (IDE) 内で直接実行できます。またはカスタムの外部シミュレーション環境を使用して実行できます。

サポートされているのは次のサードパーティツールです。

• QuestaSim

• ModelSim (PE および DE)

• IES

• VCS

• Riviera PRO シミュレータ (Aldec)

重要 : サポートされているバージョンのサードパーティシミュレータのみを使用してください。サポートされるシミュレータおよび OS の詳細は、『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973) [参照 1] の「互換性のあるサードパーティツール」の表を参照してください。

Vivado IDE の使用については、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 3] を参照してください。

サードパーティシミュレータの詳細については、 [参照 13] を参照してください。

サードパーティツールを使用したシミュレーションの準備

シミュレータのインストール場所の指定

インストールパスを定義します。

1. [Tools] → [Options] → [General] をクリックします。

2. [Vivado Options] ダイアログボックスの [General] ページにあるインストールパスを指定するフィールドまでスクロールダウンし、インストールパスを指定します。





シミュレーションライブラリのコンパイル

Vivado Design Suite では、シミュレーションモデルのファイルセットおよびライブラリを提供しています。デザインをシミュレートする前に、これらのファイルをシミュレーションツールでコンパイルしておく必要があります。シミュレーションライブラリには、デバイスおよび IP のビヘイビアーおよびタイミングモデルが含まれています。コンパイルされたライブラリは、複数のデザインプロジェクトで使用できます。

ライブラリのコンパイルは、同じバージョンのツールを使用している限り、通常 1 度だけ行う作業です。

重要 : Vivado ツールまたはシミュレータバージョンを変更すると、ライブラリを再度コンパイルする必要があります。

シミュレーションを始める前に、 Tcl コマンドの compile_simlib を実行して、ターゲットシミュレータのザイリンクスシミュレーションライブラリをコンパイルしてください。

Vivado IDE を使用したシミュレーションライブラリのコンパイル

サードパーティツールを変更するたびに、必ずシミュレーションライブラリを再コンパイルする必要があります。


図 8‐1 : [Vivado Options] ダイアログボックスの [General] ページでのインストールパスの指定





1. [Tools] → [Compile Simulation Libraries] をクリックしてダイアログボックスを開きます (図 8-2)。

ダイアログボックスのオプション

[Simulator] : [Simulator] ドロップダウンメニューからシミュレータを選択します (図 8-3)。

• [Language] : 指定した言語用にライブラリをコンパイルします。このオプションを指定しない場合、言語は上記で選択したシミュレータに対応するものに設定されます。混合言語シミュレータの場合は、Verilog および VHDLライブラリの両方がコンパイルされます。詳細は図 8-4 を参照してください。


図 8‐2 : [Compile Simulation Libraries] ダイアログボックス


図 8‐3 : [Simulator] ドロップダウンの選択肢





• [Library] : コンパイルするシミュレーションライブラリを指定します。デフォルトでは、 compile_simlib コマンドですべてのシミュレーションライブラリがコンパイルされます。詳細は図 8-5 を参照してください。

• [Family] : 選択したライブラリを指定したデバイスファミリに対してコンパイルします。デフォルトでは、すべてのデバイスファミリが生成されます。詳細は図 8-6 を参照してください。


図 8‐4 :言語の選択


図 8‐5 : シミュレーションライブラリ


図 8‐6 : ファミリオプション





• [Compiled library location] : コンパイルしたライブラリの結果を保存するディレクトリパスを指定します。デフォルトでは、非プロジェクトモードではライブラリは現在の作業ディレクトリに保存され、プロジェクトモードでは <project>/<project>.cache/compile_simlib ディレクトリに保存されます。プロジェクトモードおよび非プロジェクトモードの詳細は、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892)[参照 11] を参照してください。

• [Simulator executable path] : シミュレータ実行ファイルのディレクトリを指定します。このオプションは、ターゲットシミュレータが $PATH または %PATH% 環境変数で指定されていない場合や、 $PATH または %PATH% 環境変数で指定されているパスとは別のパスを指定する場合に使用します。

• [Overwrite current pre-compiled libraries] : 現在のコンパイル済みライブラリを上書きします。

• [Compile 32-bit libraries] : デフォルトの 64 ビットのコンパイルではなく、 32 ビットモードのシミュレータコンパイルを実行します。

• [Verbose] : メッセージの制限を一時的に上書きし、すべてのメッセージを返します。

ヒント : [Compile Simulation Libraries] ダイアログボックスの一番下には [Command] というフィールドがあります (図 8-2)。このフィールドの値は選択したオブジェクトによって変更されます。 [Command] フィールドの値を使用すると、 Tcl または非プロジェクトモードでシミュレーションライブラリを生成できます。

Tcl モード

構文 :

compile_simlib [-directory <arg>] [-family <arg>] [-force] [-language <arg>] [-library <arg>] [-print_library_info <arg>] -simulator <arg>[-simulator_exec_path <arg>] [-source_library_path <arg>][-32bit] [-quiet] [-verbose]

表 8‐1 : Tcl モードオプション

名前説明

[-directory] コンパイルした結果を保存するディレクトリパスを指定します。

[-family] デバイスアーキテクチャを選択します。デフォルトは all です。

[-force] コンパイル済みライブラリを上書きします。

[-language] ここで指定した言語のライブラリをコンパイルします。デフォルトは all です。

[-library] コンパイルするライブラリを選択します。デフォルトは all です。

[-print_library_info] コンパイル済みライブラリの情報を表示します。

-simulator 指定したシミュレータ用にライブラリをコンパイルします。

[-simulator_exec_path] 指定したディレクトリにあるシミュレータの実行ファイルを使用します。

[-source_library_path] Vivado 用の環境変数 XILINX_VIVADO で指定されているデフォルトパスを検索する前に、指定したディレクトリでライブラリソースファイルを検索します。

[-32bit] 32 ビットのコンパイルを実行します。

[-quiet] コマンドエラーを無視します。

[-verbose] プログラム実行中のメッセージの制限を解除し、すべてのメッセージを表示します。





詳細を表示するには、 Vivado Design Suite の Tcl コンソールで compile_simlib -help と入力してください。

コマンド例

• 現在のディレクトリのすべての言語、すべてのライブラリ、すべてのファミリに対するシミュレーションライブラリを生成します。

compile_simlib -language all -simulator questa -library all -family all

• UNISIM ライブラリが /a/b/c にある場合、 Verilog 言語用の IES のシミュレーションライブラリを生成します。

compile_simlib -language verilog -dir {/a/b/c} -simulator ies -library unisim -family all

• UNISIM ライブラリが /a/b/c にある場合、Verilog 言語用の VCS のシミュレーションライブラリを生成します。

compile_simlib -language verilog -dir {/a/b/c} -simulator vcs_mx -library unisim -family all

• ModelSim の実行ファイルのパスが <simulator_installation_path> の場合に、 ModelSim のシミュレーションライブラリを /a/b/c に生成します。

compile_simlib -language all -dir {/a/b/c} -simulator modelsim -simulator_exec_path {<simulator_installation_path>} -library all -family all

コンパイル済みのライブラリ

コンパイルプロセスで、Vivado は、コンパイルされたライブラリを参照するためにシミュレータが使用する、デフォルトの初期化ファイルを作成します。 compile_simlib コマンドは、ライブラリのコンパイル中に、指定されたライブラリ出力ディレクトリにファイルを作成します。デフォルトの初期化ファイルには、リファレンスライブラリパスを指定する変数、適化、コンパイラー、シミュレータの設定が含まれています。正しい初期化ファイルがパスにない場合は、ザイリンクスプリミティブを含むデザインをシミュレートできません。

初期化ファイルの名前は、次の表に示すように、使用しているシミュレータによって異なります。

シミュレータ別のコンパイルされたライブラリファイルについては、サードパーティシミュレーションツールの資料を参照してください。

表 8‐2 : コンパイルされたライブラリを参照するのにシミュレータが使用するファイル

QuestaSim/ModelSim IES VCS

modelsim.ini cds.lib synopsys_sim.setup





サードパーティツールでのシミュレーションの実行Flow Navigator で [Simulation Settings] をクリックすると、 Vivado IDE のシミュレーション設定ができます。次の図はFlow Navigator の [Simulation] を示しています。

[Simulation Settings] をクリックすると、シミュレータの選択やその詳細を設定できるダイアログボックスが開きます。


図 8‐7 : [Simulation Settings]





サードパーティツールを使用したシミュレーションオプションの選択

Flow Navigator で [Simulation Settings] をクリックして [Project Settings] ダイアログボックスを開きます。


図 8‐8 : [Project Settings] ダイアログボックス : サードパーティツールの設定

1 シミュレータを選択します。

2 シミュレータの言語を選択します。

3 シミュレーションセットを選択します。

4 シミュレーションの上位デザイン名を参照します。

5 再実行前にシミュレーションファイルを消去します。このオ

プションはオンにしたままにしておくことを推奨します。

6 シミュレーションを実行せずにスクリプトを生成します。

7 それぞれのカテゴリでオプションを設定するためのタブを選

択します。

8 コンパイルされたシミュレーションライブラリのディレ

クトリを指定します。

9 [Compilation] のみでの設定 : インクルードパスを設定また

はマクロを定義するディレクトリを指定します。

10 [Compilation] のみでの設定 : ジェネリック /パラメーターの

ロケーションを選択するディレクトリを指定します。

11 それぞれのページに対し、オプションリストがウィンドウ

に表示されます。オプションを選択すると、その説明が表

示されます。





注意 : どうしても必要な場合にのみ [Advanced] タブで設定を変更してください。 [Include all design sources forsimulation] チェックボックスはデフォルトでオンになっています。このチェックボックスをオフにすると、予測しない結果になる可能性があります。チェックボックスがオンになっている限り、シミュレーションセットでアウトオブコンテキスト (OOC) の IP、 IP インテグレーターファイル、 DCP などが含まれます。

シミュレーションソースファイルの追加または作成

シミュレーションソースはシミュレーションセットに含まれており、デザインファイルやシミュレーション専用ファイルが含まれている場合があります。プロジェクトにファイルを追加するとき、シミュレーションセットを指定し、シミュレーションおよびインプリメンテーションに対する関連付けを指定することができます。

シミュレーションソースをプロジェクトに追加するには、次の手順に従います。

1. [File] → [Add] をクリックするか、または [Add Sources] ボタンをクリックします。

Add Sources ウィザードが表示されます。

2. [Add or Create Simulation Sources] をオンにし、 [Next] をクリックします。

[Add or Create Simulation Sources] ページでは、次のオプションが設定できます。

° [Specify Simulation Set] : テストベンチファイルおよびディレクトリを保存するシミュレーションセットの名前 (デフォルトは sim_1、 sim_2...) を入力します。

新しいシミュレーションセットを定義するには、ドロップダウンメニューから [Create Simulation Set] コマンドを選択します。複数のシミュレーションセットが使用可能な場合は、 Vivado シミュレータで、どのシミュレーションセットが現在使用中なのかが表示されます。

° [Add Files] : プロジェクトに追加するシミュレーションソースファイルを選択します。

° [Add Directories] : 選択したディレクトリに含まれるすべてのシミュレーションソースファイルを追加します。指定したディレクトリにある有効なソースファイルがすべてプロジェクトに追加されます。

° [Create File] : 新規シミュレーションファイルを作成する [Create Source File] ダイアログボックスが開きます。

ダイアログボックスには、次のようなボタンがあります。

° [Remove] : 選択したソースファイルを削除します。

° [Move Selected File Up] : ファイルをリストの上方向に移動します。

° [Move Selected File Down] : ファイルをリストの下方向に移動します。

ウィザードのチェックボックスには、次のオプションがあります。

° [Scan and add RTL include files into project] : 追加した RTL ファイルをスキャンし、参照されているインクルードファイルを追加します。

° [Copy sources into project] :ソースファイルをプロジェクトディレクトリにコピーします。プロジェクトではローカルにコピーされたバージョンが使用されます。

注記 : [Add Directories] ボタンをクリックしてソースファイルのディレクトリを追加した場合は、ファイルがプロジェクトにローカルにコピーされるとき、ディレクトリ構造もそのままの状態でコピーされます。

° [Add sources from subdirectories] : [Add Directories] で指定したディレクトリのサブディレクトリに含まれるソースファイルをすべて追加します。

° [Include all design sources for simulation] : シミュレーション用にデザインソースすべてを含めます。





シミュレーションセットの操作

Vivado IDE では、シミュレーションソースファイルはシミュレーションファイルセットにまとめられ、 [Sources]ビューにフォルダーとして表示されます。リモートのものを参照したり、ローカルプロジェクトディレクトリに保存されているものを使用できます。

シミュレーションセットを使用すると、それぞれのデザイン段階にあわせてソースを定義して使用できます。

たとえば、あるシミュレーションソースは、エラボレートされたデザイン、またはデザインのモジュールのビヘイビアーシミュレーション用にスティミュラスを供給するためのものであったり、別のテストベンチは、インプリメント済みデザインのタイミングシミュレーション用にスティミュラスを供給するためのもの、と使い分けることができます。

ファイルをプロジェクトに追加する際、どのシミュレーションソースセットにファイルを追加するかを指定できます。

シミュレーションセットは次の手順で変更できます。

1. [Sources] ビューで [Simulation Sources] を右クリックし、 [Edit Simulation Sets] をクリックします (図 8-9)。

[Add or Create Simulation Sources] ページが表示されます。

2. [Add Files] をクリックしてファイルを選択します。これで、プロジェクトに関連付けられているソースが、新しく作成されたシミュレーションセットに追加されます。

3. 必要であればほかのファイルも追加します。

選択したシミュレーションセットがアクティブなデザイン run に使用されます。

重要 : 前に定義されたシミュレーションセットのコンパイルおよびシミュレーション設定は、新しく定義されたシミュレーションセットには適用されません。

重要 : サードパーティシミュレータを実行する前に、コンパイルされたライブラリのディレクトリを確認してください (compile_simlib が実行されたパス、または -directory オプションで指定されたディレクトリ )


図 8‐9 : [Edit Simulation Sets] オプション





Vivado IDE およびサードパーティツールを使用したシミュレーションの実行

[Run Simulation] ボタンをクリックすると、シミュレーション設定に基づいてデザインをコンパイル、エラボレート、シミュレートするコマンドオプションが設定され、別ウィンドウが開いてシミュレータが起動します。

デザインの合成前にシミュレーションを実行すると、ビヘイビアーシミュレーションが実行されます。各デザイン手順 (合成およびインプリメンテーション) が終了したら、論理またはタイミングシミュレーションを実行するオプションが選択できるようになります。シミュレーション run は Flow Navigator から実行するか、または Tcl コマンドを入力して開始できます。

Flow Navigator からの場合は、図 8-10 のように [Run Simulation] をクリックします。

これに該当する Tcl コマンドを使用する場合は、 launch_simulation

ヒント : このコマンドには、 DO ファイルまたは SH ファイルを出力するための -scripts_only オプションがあります。どちらのファイルが出力されるかは、使用しているシミュレータによって決まります。 IDE 環境外でシミュレーションを実行するには、 DO または SH ファイルを使用してください。

サードパーティツールを使用したシミュレーションの実行

シミュレーションを実行するには、 Flow Navigator で [Run Simulation] をクリックし、次の図に示すように、ポップアップメニューから該当オプションを選択します。

ヒント : ポップアップメニューでどのオプションを選択できるかは、デザイン開発段階によって異なります。たとえば、合成は実行したけれどもインプリメンテーションはまだであるという場合は、ポップアップメニューでインプリメンテーションに関するオプションがグレー表示になっています。


図 8‐10 : Flow Navigator のシミュレーションオプション


図 8‐11 : シミュレーションの Run オプション





サードパーティツールを使用した RTL/ビヘイビアーシミュレーションの実行

compile_simlib コマンドを実行し、エラーもなくプロジェクトを作成できたら、ビヘイビアー /RTL レベルシミュレーションを実行することができます。このシミュレーションを実行しておくと、RTL に目的の機能が反映されます。

ビヘイビアーシミュレーションを実行するには、 Flow Navigator で [Run Simulation] → [Run Behavioral Simulation] をクリックします (図 8-11)。

サードパーティツールを使用した論理シミュレーションの実行

合成後の論理シミュレーション

合成を実行した後、 [Run Simulation] → [Post-Synthesis Functional Simulation] が使用できるようになります (図 8-11)。

合成後は、シミュレーション情報がさらに増えるので、デザインの機能がどの程度要件を満たしているかどうかを、より正確に確認できます。合成後の論理シミュレーションを選択すると、論理ネットリストが生成され、その UNISIMライブラリがシミュレーションに使用されます。

インプリメンテーション後の論理シミュレーション

インプリメンテーションを実行した後は、 [Run Simulation] → [Post-Implementation Functional Simulation] が使用できるようになります (図 8-11)。

インプリメンテーション後には、シミュレーション情報がさらに増えるので、デザインの機能がどの程度要件を満たしているかどうかを、より正確に確認できます。

インプリメンテーション後の論理シミュレーションを選択すると、論理ネットリストが生成され、その UNISIM ライブラリがシミュレーションに使用されます。

タイミングシミュレーションの実行

ヒント : 合成後のタイミングシミュレーションは、合成されたネットリストからの予測タイミング遅延を使用します。インプリメンテーション後のタイミングシミュレーションでは実際のタイミング遅延が使用されます。

合成後およびインプリメンテーション後のタイミングシミュレーションを実行するとき、シミュレータには次のものが含まれます。

• SIMPRIM ライブラリコンポーネントを含むゲートレベルのネットリスト

• SECUREIP

• 標準遅延フォーマット (SDF) ファイル

始めに、デザイン全体の機能を定義します。デザインがインプリメントされると、正確なタイミング情報が利用できるようになります。

ネットリストおよび SDF を作成するには、 Vivado Design Suite は次の作業を行います。

• -mode timesim オプションを使用してネットリストライター write_verilog、および write_sdf (SDF アノテーター )を呼び出します。

• 生成されたネットリストをターゲットシミュレータに送ります。

これらのオプションは、 20 ページの「シミュレーション設定」で説明されているるシミュレーション設定で変更できます。





重要 : 合成後とインプリメンテーション後のタイミングシミュレーションは、 Verilog でのみサポートされます。VHDL のタイミングシミュレーションはサポートされません。 VHDL を使用する場合は、合成後およびインプリメンテーション後の論理シミュレーションを実行します (この場合、 SDF アノテーションは不要で、シミュレーションネットリストに UNISIM ライブラリが使用されます)。ネットリストは write_vhdl Tcl コマンドを使用して作成できます。使用方法の詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 7] を参照してください。

重要 : Vivado シミュレータモデルはインターコネクト遅延を使用します。タイミングシミュレーションを正しく実行するには、次のようなオプションが追加で必要になります。

-transport_int_delays -pulse_r 0 -pulse_int_r 0

96 ページの表 7-2 にはこれらのコマンドが説明されています。

合成後のタイミングシミュレーション

合成を実行した後は、 [Run Simulation] → [Post-Synthesis Timing Simulation] が使用できるようになります (図 8-11)。

合成後のタイミングシミュレーションを選択すると、タイミングネットリストと SDF ファイルが生成されます。ネットリストファイルには $sdf_annotate コマンドが含まれるので、生成された SDF ファイルが自動的に指定されます。

インプリメンテーション後のタイミングシミュレーション

インプリメンテーションを実行した後は、 [Run Simulation] → [Post-Implementation Timing Simulation] が使用できるようになります (図 8-11)。

インプリメンテーション後のタイミングシミュレーションを選択すると、タイミングネットリストと SDF ファイルが生成されます。ネットリストファイルには $sdf_annotate コマンドが含まれるので、生成された SDF ファイルが自動的に指定されます。

タイミングシミュレーション用の SDF ファイルのアノテート

シミュレーション設定を指定したときに、 SDF ファイルを作成するかどうか、そして、プロセスコーナーを高速にするか低速にするかを設定しました。

ヒント : SDF ファイルオプションの設定を確認するには、 Vivado IDE の Flow Navigator で、 [Simulation Settings] を選択します。[Project Settings] ダイアログボックスの [Netlist] タブが開きます第 2 章の「Vivado シミュレータのプロジェクト設定」も参照してください。

SDF ファイルには、指定したプロセスコーナーに基づいて異なる min および max 数値が含まれます。

推奨 : 2 つの異なるシミュレーションを実行して、セットアップおよびホールド違反をチェックをしてください。

セットアップチェックを実行するには、 –process コーナーを slow にして SDF を作成し、 SDF ファイルからの max 列を使用します。

ホールドチェックを実行するには、 –process コーナーを fast にして SDF ファイルを作成し、 SDF ファイルからのmin 列を使用します。どの SDF 遅延フィールドを使用するか指定する方法は、使用するシミュレーションツールによって異なります。このオプションの設定方法については、特定のシミュレーションツールの資料を参照してください。

4 つのタイミングシミュレーションすべてを確認するには、次のように指定します。

° 低速コーナー : SDFMIN および SDFMAX

° 高速コーナー : SDFMIN および SDFMAX



http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf;a=xwrite_vhdl



サードパーティツールでシミュレーションを実行した後

消費電力解析用の SAIF のダンプ

° 「QuestaSim/ModelSim での SAIF のダンプ」

° 「IES での SAIF のダンプ」

° 「VCS での SAIF のダンプ」

SAIF (Switching Activity Interchange Format) に関する詳細は、 86 ページの「消費電力解析のための SAIF ファイルのダンプ」を参照してください。

QuestaSim/ModelSim での SAIF のダンプ

QuestaSim/ModelSim では、専用の消費電力コマンドを使用して、 SAIF ファイルをダンプします。

1. 次のように入力し、ダンプする範囲または信号を指定します。

power add <hdl_objects>

2. 特定時間 (または run -all)、シミュレーションを実行します。

3. 次のように入力し、消費電力レポートをダンプします。

power report -all filename.saif

各コマンドの使用方法や詳細については、 ModelSim の資料 [参照 13] を参照してください。

DO ファイルの例

power add tb/fpga/*run 500uspower report -all -bsaif routed.saifquit

IES での SAIF のダンプ

IES には、 SAIF を特定要件で生成するための消費電力コマンドが含まれます。

1. 次のように入力し、ダンプする範囲と出力する SAIF ファイルの名前を指定します。

dumpsaif -scope hdl_objects -output filename.saif

2. シミュレーションを実行します。

3. 次のように入力して SAIF ダンプを終了します。

dumpsaif -end

IES コマンドの使用方法や詳細については、 Cadence 社の IES のユーザーガイド [参照 13] を参照してください。

VCS での SAIF のダンプ

VCS には、 SAIF を特定要件で生成するための消費電力コマンドが含まれます。

1. 次のように入力し、生成する範囲または信号を指定します。





power <hdl_objects>

2. SAIF ダンプをイネーブルにします。シミュレータワークスペースでコマンドラインを使用できます。

power -enable

3. 特定時間、シミュレーションを実行します。

4. 次のように入力し、消費電力のダンプをディスエーブルにし、 SAIF をレポートします。

power -disablepower -report filename.saif

各コマンドの使用方法や詳細については、 Synopsys 社の VCS の資料を参照してください。

消費電力解析またはデバッグ用の VCD のダンプ

° 「QuestaSim/ModelSim での VCD のダンプ」

° 「IES での VCD ダンプ」

° 「VCSでの VCD のダンプ」

QuestaSim/ModelSim での VCD のダンプ

QuestaSim/ModelSim では、 VCD コマンドを使用して、 VCD ファイルをダンプします。

1. VCD ファイルを開きます。

vcd file my_vcdfile.vcd

2. ダンプする範囲または信号を指定します。

vcd add <hdl_objects>

3. 特定時間 (または run -all)、シミュレーションを実行します。

各コマンドの使用方法や詳細については、 ModelSim の資料 [参照 13] を参照してください。

DO ファイルの例

vcd file my_vcdfile.vcdvcd add -r tb/fpga/*run 500usquit

IES での VCD ダンプ

1. 次のコマンドを実行すると、vcddb という名前の VCD データベースが開きます。ファイル名は verilog.dumpです。 -timescale オプションを使用すると、 VCD ファイルの $timescale 値が 1ns に設定されます。 VCDファイルの値が 1ns に変わります。

database -open -vcd vcddb -into verilog.dump -default -timescale ns

2. 次の probe コマンドは、スコープの top.counter のすべてのポートにプローブを作成します。データはデフォルトの VCD データベースに送信されます。

probe -create -vcd top.counter -ports

3. シミュレーションを実行します。

VCSでの VCD のダンプ

VCS では、dumpvar コマンドを使用して VCD ファイルを生成することができます。ファイル名およびインスタンス名を指定します (デフォルトでは階層全体になります)。





vcs +vcs+dumpvars+test.vcd

IP のシミュレーション次の例では、 accum_0.xci がザイリンクス IP カタログから生成された IP です。シミュレーションを次のコマンドを使用して実行します。

set_property target_simulator VCS [current_project]set_property compxlib.compiled_library_dir <compiled_library_location>launch_simulation -noclean_dir -of_objects [get_files accum_0.xci]

Verilog UNIFAST ライブラリの使用 UNIFAST モデルを使用してシミュレートするには、次の 2 つの方法があります。

方法 1 :

すべての UNIFAST モデルを使用してシミュレーションするのに推奨される方法です。

[Simulation Settings] をクリックして [Enable fast simulation models] チェックボックスをオンにして、Vivado プロジェクト環境の ModelSim で UNIFAST がサポートされるようにします。詳細は、 18 ページの「UNIFAST ライブラリ」を参照してください。

方法 2 :

上級ユーザー用で、 UNIFAST モデルと一緒に使用するモジュールを指定します。この方法については、 19 ページの「方法 2 : 特定 UNIFAST モジュールの使用」を参照してください。

AXI バスファンクションモデルを使用したデザインのシミュレーションAXI バスファンクションモデル (BFM) は、使用前に AXI BFM ライセンスがあることを確認する、ライセンスチェックを実行します。 AXI BFM がデザインにある場合、ライセンスパスを参照するため、次の追加ステップが実行されます。

1. 次の構文を使用して LD_LIBRARY_PATH 環境変数を設定します。

setenv LD_LIBRARY_PATH $XILINX_VIVADO/lib/lnx64.o/:$LD_LIBRARY_PATH

2. VCS オプションファイルに次のオプションを追加します。

"-load $XILINX_VIVADO/lib/lnx64.o/libxil_vcs.so:xilinx_register_systf"





統合されたシミュレーションの実行中のカスタム DO ファイルの使用Vivado IDE は、起動のたびにシミュレーションディレクトリを削除し、新しいディレクトリを作成します。そこで、カスタムの DO ファイルまたは UDO ファイルを使用している場合は、それをシミュレーションディレクトリ以外の場所に移動させて、シミュレータがそのファイルをポイントするようにしてください。次のコマンドを使用して、カスタムの DO ファイルまたは UDO ファイルのディレクトリを指定します。

QuestaSim/ModelSim

set_property MODELSIM.CUSTOM_DO <Customized do file name> [get_filesets sim_1]

set_property MODELSIM.CUSTOM_UDO <Customized udo file name> [get_filesets sim_1]

IES

set_property IES.CUSTOM_DO <Customized do file name> [get_filesets sim_1]

set_property IES.CUSTOM_UDO <Customized udo file name> [get_filesets sim_1]

VCS

set_property VCS.CUSTOM_DO <Customized do file name> [get_filesets sim_1]

set_property VCS.CUSTOM_UDO <Customized udo file name> [get_filesets sim_1]

シミュレータ別の run ディレクトリの生成Vivado IDE は、シミュレータを変更したとしても、デフォルトで同じディレクトリに実行ファイルを生成します。

ディレクトリはシミュレータ別に作成することができます。次の Tcl コマンドを使用してディレクトリを生成します。

set_param project.addSimulatorDirForUnifiedSim 1

Vivado IDE を起動した直後にこのコマンドを設定してください。init.tcl ファイルにこのコマンドを含めておくとよいでしょう。




付録 A : Vivado シミュレータの Tcl コマンドの値の規則

付録 A

Vivado シミュレータの Tcl コマンドの値の規則

概要この付録には、 Tcl コマンドの add_force および set_value の両方に適用される値の規則が含まれます。

文字列の値の解釈文字列の値は、 HDL オブジェクトの宣言型と -radix コマンドラインオプションで決まります。 -radix を使用すると、HDL オブジェクト型で決定されたデフォルトの基数が常に上書きされます。

• logic 型の HDL オブジェクトの場合、値は or で、 1 次元配列の logic 型の場合、値は指定した基数の桁数の文字列です。

° 文字列の指定するビットが予測される型よりも小さい場合、文字列はその型の長さに一致するように暗示的にゼロ拡張 (符号拡張ではない) になります。

° 文字列の指定するビットが予測されるがたよりも大きい場合、 MSB 側の余分ビットが 0 になっていないと、サイズの不一致エラーになります。

たとえば、基数が 16 進数で 6 ビットの logic 配列を使用する場合、値 3F は 8 ビット (16 進数の桁ごとに 4ビット ) になります。これは、 2 進数では 0011 1111 です。しかし、 3 のうち上位 2 ビットが 0 なので、値はHDL オブジェクトに代入できます。反対に、7F の場合、上位 2 ビットが 0 ではないので、エラーになります。

° scalar (array または record ではない) の logic の HDL オブジェクトの暗示的長さは 1 ビットです。

° a [left:right] (Verilog) または a(left TO/DOWNTO right) と宣言される logic 配列の場合、一番左の値のビット (拡張/切り捨て後) が a[left] に代入され、一番右のビットが a[right] に代入されます。

Vivado Design Suite シミュレーションロジックlogic は、 HDL で定義される概念ではありませんが、 Vivado® シミュレータで使用される発見的なものです。

• Verilog オブジェクトは、暗示的な Verilog の bit 型の場合は wire および reg オブジェクトや整数、時間を含めたlogic 型の一部として考えられます。

• VHDL オブジェクトは、オブジェクト型が bit、 std_logic、または列挙型 (列挙子が std_logic の列挙型のサブセットで少なくとも 0 および 1 が含まれる ) の場合、またはオブジェクトの型がこのような型の 1 次元配列である場合は、 logic 型の一部として考えられます。




付録 A : Vivado シミュレータの Tcl コマンドの値の規則

• VHDL 列挙型の HDL オブジェクトの場合、値は列挙子文字列のいずれかになります。列挙子が文字ではない場合シングルクォーテーション (') は含めません。基数は無視されます。

• 整数型の VHDL オブジェクトの場合、その型の範囲内で値は符号付きの 10 進数の整数にできます。基数は無視されます。

• VHDL および Verilog の浮動小数点型の場合、値は浮動小数点になります。基数は無視されます。

• すべての型の HDL オブジェクトで Tcl コマンド set による値の設定はサポートされません。




付録 B

Vivado シミュレータの混合言語サポートおよび例外

概要Vivado® Integrated Design Environment (IDE) では、次の言語がサポートされます。

• VHLD の場合は、『IEEE 規格 VHDL 言語リファレンスマニュアル (IEEE-STD-1076-1993) [参照 1] を参照してください。

• Verilog の場合は、『IEEE 規格 Verilog ハードウェア記述言語 (IEEE-STD-1364-2001) [参照 2] を参照してください。

• 合成可能な SystemVerilog サブセットの場合は、『IEEE 規格 Verilog ハードウェア記述言語 (IEEE-STD-1800-2009)』[参照 3] を参照してください。

• IEEE P1735 暗号化の場合は、『Recommended Practice for Encryption and Management of Electronic Design IntellectualProperty (IP)』 (IEEE-STD-P1735) [参照 5] を参照してください。

この付録では、 Vivado シミュレータで適用される混合言語と、 Verilog、 SystemVerilog、 VHDL サポートに対する例外について説明します。

混合言語シミュレーションの使用Vivado シミュレータでは、混合言語プロジェクトファイルおよび混合言語シミュレーションがサポートされるので、Verilog モジュールを VHDL デザインに含めたり、 VHDL モジュールを Verilog/System Verilog (SV) デザインに含めたりできます。

シミュレーションでの混合言語の制限

• VHDL デザインには Verilog/System Verilog (SV) モジュールをインスタンシエートでき、 Verilog/SV デザインにはVHDL コンポーネントをインスタンシエートできます。Verilog/SV モジュールと VHDL コンポーネントの結合には、コンポーネントインスタンシエーションベースのデフォルトの結合が使用されます。 VHDL プロセス文でVerilog ファンクションを呼び出すといったような VHDL と Verilog の混合使用はサポートされません。

• VHDL 型、ジェネリック、ポートのサブセットが Verilog/SV モジュールへのバウンダリ上で使用できます。同様に、 Verilog/SV 型、パラメーター、ポートのサブセットが VHDL コンポーネントに対するバウンダリ上で使用できます。詳細は、 130 ページの表 B-2を参照してください。

重要 : Verilog オブジェクトへの VHDL レコードオブジェクトの接続はサポートされていませんが、サポートされるがたの VHDL レコードエレメントは互換性のある Verilog ポートに接続できます。

• Verilog/SV 階層参照では VHDL ユニットは参照できず、 VHDL 拡張/選択名では Verilog/SV ユニットは参照できません。




付録 B : Vivado シミュレータの混合言語サポートおよび例外

ただし、 Verilog/SV ユニットは、 Verilog 階層リファレンスを使用すると、中間的な VHDL インスタンスを介して別の Verilog/SV ユニットに伝搬できます。

次のコード例の場合、 I1.const1 は Verilog/SV モジュールの top で参照される VHDL 定数です。このタイプのVerilog/SV 階層リファレンスは、 Vivado シミュレータでは使用できません。ただし、 I1.I2.data は Verilog/SV モジュールの top 内で使用できます。この場合、 I2 は Verilog/SV インスタンスで、 I1 は VHDL インスタンスです。

-- Bottom Verilog Modulemodule bot; wire data;

endmodule

// Intermediate VHDL Entityentity mid is end entity mid;

architecture arch of mid isconstant const1 : natural := 10;

beginbot I2();end architecture arch;

-- Top Verilog Modulemodule top(input in1,output reg out1);mid I1();always@(in1)begin

// This hierarchical reference into a VHDL instance is not allowedif(I1.const1 >= 10) out1 = in1;

// This hierarchical reference into a Verilog instance traversing through a // VHDL instance is allowedif (I1.I2.data == 1)out1 = ~in1;

endendmodule

混合言語シミュレーションでの重要な手順

1. 混合言語プロジェクトのデザインライブラリ内で VHDL コンポーネントまたは Verilog/SV モジュールの検索順を指定できます (オプション)。

2. xelab -L を使用すると、混合言語プロジェクトのデザインライブラリ内で VHDL コンポーネントまたは Verilog/SV モジュールの結合順を指定できます。

注記 : Verilog モジュールと別の Verilog モジュールの結合にも、-L で指定したライブラリ検索順が使用されます。

混合言語の結合と検索

VHDL コンポーネントまたは Verilog/SV モジュールに、 Verilog/SV モジュールを VHDL アーキテクチャにインスタンシエートするには、 xelab コマンドを使用します。

• まず、インスタンシエートするデザインユニットとして同じ言語のユニットを検索します。

• 同じ言語のユニットが見つからない場合は、xelab を使用し、 -L オプションで指定したライブラリ内で両方の言語のデザインユニットを検索します。





この検索順は、 xelab コマンドラインでライブラリが表示される順序と同じです。詳細は、 19 ページの「方法 1 : 完全 UNIFAST ライブラリ (推奨)」を参照してください。

注記 : Vivado IDE を使用する場合、ライブラリ検索順は自動的に指定されます。ユーザーは設定する必要がないので、設定できません。

混合言語コンポーネントのインスタンシエーション

混合言語デザインの場合、次のセクションで説明するように、 Verilog/SV モジュールを VHDL アーキテクチャに、または VHDL コンポーネントを Verilog/SV モジュールにインスタンシエートできます。

ポートタイプが一致しているかどうかは、 130 ページの「ポートマップおよびサポートされるポートタイプ」を参照してください。

VHDL デザインユニットへの Verilog モジュールのインスタンシエーション

1. VHDL コンポーネントをインスタンシエートする Verilog モジュールと同じ名前で宣言します。次は、その例です。

COMPONENT MY_VHDL_UNIT PORT (Q : out STD_ULOGIC;D : in STD_ULOGIC;C : in STD_ULOGIC );

END COMPONENT;

2. 名前または位置的な関連付けを使用し、 Verilog モジュールをインスタンシエートます。次は、その例です。

UUT :MY_VHDL_UNIT PORT MAP(Q => O,D => I,C => CLK);

Verilog/SV デザインユニットへの VHDL コンポーネントのインスタンシエーション

Verilog/SV デザインユニットに VHDL コンポーネントをインスタンシエートするには、 VHDL コンポーネントをVerilog/SV モジュールのようにインスタンシエートする必要があります。

次は、その例です。

module testbench ;wire in, clk;wire out;FD FD1(.Q(Q_OUT),.C(CLK);.D(A);

);





ポートマップおよびサポートされるポートタイプ

表 B-1 は、サポートされるポートタイプをリストしています。

次の表は、混合言語デザインのバウンダリでサポートされるポートの VHDL および Verilog データ型を示しています。

注記 : Verilog 出力ポートの reg 型は、混合言語バウンダリでサポートされます。バウンダリ上では、出力ポート reg が出力ネット (ワイヤ) ポートのように処理されます。これ以外の型が混合言語バウンダリで使用されると、エラーとなります。

注記 : Vivado シミュレータでは、混合ドメインにインスタンシエートされる Verilog モジュールのポートマップでactual としてレコードエレメントがサポートされます。 VHDL ポートでサポートされるこれらのタイプ (表 B-2) はすべてレコードエレメントとしてもサポートされます。

表 B‐1 :サポートされるポートタイプ

VHDL 1 Verilog/SV 2

IN INPUT

OUT OUTPUT

INOUT INOUT

1. VHDL のバッファおよびリンケージポートはサポートされません。

2. Verilog の双方向パスオプションへの接続はサポートされません。名前の付いていない Verilog ポートは混合デザインのバウンダ

リでは使用できません。

表 B‐2 :サポートされる VHDL および Verilog データ型

VHDL ポート Verilog ポート

bit net

std_logic net

bit_vector vector net

signed vector net

unsigned vector net

std_ulogic_vector vector net

std_logic_vector vector net

表 B‐3 :サポートされる SV および VHDL データ型

SV データ型 VHDL データ型

Int

bit_vector

std_logic_Vector

std_ulogic_vector

signed

unsigned

byte

bit_vector

std_logic_Vector

std_ulogic_vector





signed

unsigned

shortint

bit_vector

std_logic_Vector

std_ulogic_vector

signed

unsigned

longint

bit_vector

std_logic_Vector

std_ulogic_vector

signed

unsigned

integer

bit_vector

std_logic_Vector

std_ulogic_vector

signed

unsigned

vector of bit(1D)

bit_vector

std_logic_Vector

std_ulogic_vector

signed

unsigned

vector of logic(1D)

bit_vector

std_logic_Vector

std_ulogic_vector

signed

unsigned

vector of reg(1D)

bit_vector

std_logic_Vector

std_ulogic_vector

表 B‐3 :サポートされる SV および VHDL データ型 (Cont’d)






ジェネリック (パラメーター ) のマップ

Vivado シミュレータでは、次の VHDL ジェネリックタイプ (および Verilog/System Verilog (SV) の対応するもの) がサポートされます。

• integer

• real

• string

• boolean

注記 : これ以外のジェネリック型が混合言語バウンダリで使用されると、エラーとなります。

VHDL および Verilog 値のマップ

表 B-4 は、 std_logic および bit への Verilog ステートのマップをリストしています。

注記 : Verilog の駆動電流は無視されます。 VHDL には、これに対応するマップがありません。

表 B-5 は、 Verilog ステートにマップされる VHDL 型 bit をリストしています。

signed

unsigned

logic/bit

bit

std_logic

std_ulogic

bit_vector

std_logic_Vector

std_ulogic_vector

signed

unsigned

表 B‐3 :サポートされる SV および VHDL データ型 (Cont’d)


表 B‐4 : std_logic および bit へマップされる Verilog ステート

Verilog std_logic bit

Z Z 0

0 0 0

1 1 1

X X 0

表 B‐5 : Verilog ステートにマップされる VHDL の bit

bit Verilog

0 0

1 1





表 B-6 は、 Verilog ステートにマップされる VHDL 型 std_logic をリストしています。

Verilog では大文字/小文字が区別されるので、コンポーネント宣言で使用する関連付けおよびローカルポート名はVerilog ポート名の大文字/小文字と一致している必要があります。

VHDL 言語サポートの例外言語のコンストラクトの中には、 Vivado シミュレータでサポートされないものもあります。表 B-7 は、 VHDL 言語サポートの例外をリストしています。

.

表 B‐6 : Verilog ステートにマップされる VHDL の std_logic

std_logic Verilog

U X

X X

0 0

1 1

Z Z

W X

L 0

H 1

- X

表 B‐7 : VHDL 言語サポートの例外

サポートされる VHDL コンストラクト例外

abstract_literal 底付き定数として表示される浮動小数点はサポートされません。

alias_declaration オブジェクト以外へのエイリアスは通常、特に次の場合サポートされません。

エイリアスのエイリアス

subtype_indication なしのエイリアス宣言エイリアス宣言のシグナチャ

alias_designator としての演算子シンボル演算子シンボルのエイリアスエイリアス宣言としての文字リテラル

alias_designator alias_designator としての operator_symbolalias_designator としての character_literal

association_element 結合エレメントの実際のスライスについては、グローバル、ローカルな固定範囲を使用できます。

attribute_name 接頭語の後のシグナチャはサポートされません。

binding_indication entity_aspect を使用しない binding_indication はサポートされません。

bit_string_literal 空の bit_string_literal (" ") はサポートされません。





block_statement guard_expression はサポートされません。たとえば、保護付きブロック、保護付き信号、保護付きターゲットおよび保護付き代入はサポートされません。

choice case 文での choice としての aggregate の使用はサポートされません。

concurrent_assertion_statement postponed はサポートされていません。

concurrent_signal_assignment_statement postponed はサポートされていません。

concurrent_statement wait 文を含む並列手続き呼び出しはサポートされません。

conditional_signal_assignment オプションの一部であるキーワード guarded は、保護付き信号代入がサポートされないため、サポートされません。

configuration_declaration コンフィギュレーションで使用される generate インデックスのローカルではない固定範囲はサポートされません。

entity_class エンティティクラスとしてのリテラル、ユニット、ファイル、グループはサポートされません。

entity_class_entry グループテンプレートと共に使用する目的ではオプションの < > はサポートされません。

file_logical_name file_logical_name では、ワイルドカードを使用してストリング値を評価できますが、リテラル文字列および識別子のみがファイル名として使用できます。

function_call function_call 内のパラメーター関連付けでは、スライス、インデックスおよびフォーマルの選択がサポートされません。

instantiated_unit ダイレクトコンフィギュレーションインスタンシエーションはサポートされません。

mode リンケージおよびバッファポートは完全にはサポートされません。

options guarded はサポートされません。

primary primary が使用された場所で、アロケーターが拡張されます。

procedure_call procedure_call 内のパラメーター関連付けでは、スライス、インデックスおよびフォーマルの選択がサポートされません。

process_statement postponed プロセスはサポートされません。

selected_signal_assignment オプションの一部であるキーワード guarded は、保護付き信号代入がサポートされないため、サポートされません。

signal_declaration signal_kind はサポートされません。 signal_kind はサポートされない保護付き信号を宣言するために使用されます。

subtype_indication 分解された複合体 (配列およびレコード ) のサブタイプはサポートされません。

waveform unaffected はサポートされていません。

waveform_element 空の waveform エレメントは、保護付き信号にのみ関連するため、サポートされません。

表 B‐7 : VHDL 言語サポートの例外 (Cont’d)

サポートされる VHDL コンストラクト例外





Verilog 言語サポートの例外表 B-8 では、 Verilog の言語サポートの例外についてリストします。

表 B‐8 : Verilog 言語サポートの例外

Verilog コンストラクト例外

コンパイラー指示子のコンストラクト

`unconnected_drive サポートなし

`nounconnected_drive サポートなし

属性

attribute_instance サポートなし

attr_spec サポートなし

attr_name サポートなし

プリミティブゲートおよびスイッチタイプ

cmos_switchtype サポートなし

mos_switchtype サポートなし

pass_en_switchtype サポートなし

生成されたインスタンシエーション

generated_instantiation module_or_generate_item 選択肢はサポートされません。規格 ( 『IEEE 規格 Verilog ハードウェア記述言語 (IEEE 1364-2001) セクション 13.2 [参照 2]) からの出力generate_item_or_null ::= generate_conditonal_statement | generate_case_statement |generate_loop_statement |generate_block | module_or_generate_item

シミュレータでサポートされる出力 generate_item_or_null ::=generate_conditional_statement| generate_case_statement |generate_loop_statement |generate_blockgenerate_condition





genvar_assignment 部分的にサポート。すべての generate ブロックに名前を付ける必要があります。規格 ( 『IEEE 規格 Verilog ハードウェア記述言語 (IEEE 1364-2001) セクション 13.2 [参照 2]) からの出力generate_block ::= begin[ : generate_block_identifier ]{ generate_item } end

シミュレータでサポートされる出力 generate_block ::= begin: generate_block_identifier { generate_item } end

ソーステキストコンストラクト

ライブラリソーステキスト

library_text サポートなし

library_descriptions サポートなし

library_declaration サポートなし

include_statement ライブラリマップファイル内の include 文を参照します ( 『IEEE 規格Verilog ハードウェア記述言語』 (IEEE 1364-2001) セクション 13.2 [参照 2])。これは、 `include コンパイラー指示子は参照しません。

システムタイミングチェックコマンド

$skew_timing_check サポートなし

$timeskew_timing_check サポートなし

$fullskew_timing_check サポートなし

$nochange_timing_check サポートなし

システムタイミングチェックコマンドの引数

checktime_condition サポートなし

PLA モデリングタスク

$async$nand$array サポートなし

$async$nor$array サポートなし

$async$or$array サポートなし

$sync$and$array サポートなし

$sync$nand$array サポートなし

$sync$nor$array サポートなし

$sync$or$array サポートなし

$async$and$plane サポートなし

$async$nand$plane サポートなし

表 B‐8 : Verilog 言語サポートの例外 (Cont’d)






$async$nor$plane サポートなし

$async$or$plane サポートなし

$sync$and$plane サポートなし

$sync$nand$plane サポートなし

$sync$nor$plane サポートなし

$sync$or$plane サポートなし

Value Change Dump (VCD) ファイル

$dumpportson$dumpports$dumpportsoff$dumpportsflush$dumpportslimit$vcdplus

サポートなし

表 B‐8 : Verilog 言語サポートの例外 (Cont’d)





付録 C : Vivado シミュレータクイックリファレンスガイド

付録 C

Vivado シミュレータクイックリファレンスガイド

概要表 C-1 は、よく使用される Vivado® シミュレータコマンドのクイックリファレンスおよび例を示しています。

.

表 C‐1 :標準モード : コマンドラインからの解析、エラボレート、シミュレーションの実行

HDL ファイルの解析

Vivado シミュレータでは、 Verilog、 SystemVerilog および VHDL の 3 つのタイプの HDL ファイルがサポートされています。これらのサポートされるファイルは XVHDL および XVLOG コマンドを使用して解析できます。

VHDL ファイルの解析

xvhdl file1.vhd file2.vhdxvhdl -work worklib file1.vhd file2.vhdxvhdl -prj files.prj

Verilog ファイルの解析

xvlog file1.v file2.vxvlog -work worklib file1.v file2.vxvlog -prj files.prj

SystemVerilog ファイルの解析

xvlog -sv file1.v file2.vxvlog -work worklib -sv file1.v file2.vxvlog -prj files.prj 注記 : PRJ ファイル形式に関する詳細は、第 7 章の「プロジェクトファイル (.prj) の構文」を参照してく

ださい。





その他の xvlog および xvhdl オプション

xvlog および xvhdl の主なオプション

コマンドオプションの全リストについては、 96 ページの表 7-2を参照してください。次は、 xvlog および xvhdl の主なオプションです。

主なオプション適用先

「-d [define] <name>[=<val>]」 xvlog

「-h [-help]」 xvlog, xvhdl

「-i [include] <directory_name>」 xvlog

「-initfile <init_filename>」 xvlog, xvhdl

「-L [-lib] <library_name> [=<library_dir>]」

xvlog, xvhdl

「-log <filename>」 xvlog, xvhdl

「-prj <filename>」 xvlog, xvhdl

「-relax」 xvhdl, vlog

「-work <library_name> [=<library_dir>]」

xvlog, xvhdl

実行可能なスナップショットのエラボレートおよび生成

解析後は、 xelab コマンドを使用してデザインを Vivado シミュレータでエラボレートできます。 xelab では、実行可能なスナップショットが生成されます。

注記 :解析段階を飛ばして、直接 xelab コマンドを実行して、 PRJ ファイルを使用しないようにすることもできます。 xelab ではファイルの解析に XVLOG および XVHDL が使用されます。

使用法

xelab top1 top2 2 つの上位デザインユニット (top1 および top2) を含むデザインをエラボレートします。この例では、デザインユニットが /work ライブラリにコンパイルされます。

xelab lib1.top1 lib2.top2

2 つの上位デザインユニット (top1 および top2) を含むデザインをエラボレートします。次の例では、デザインユニットが lib1 および lib2 にそれぞれコンパイルされます。

xelab top1 top2 -prj files.prj

2 つの上位デザインユニット (top1 および top2) を含むデザインをエラボレートします。この例では、デザインユニットが /work ライブラリにコンパイルされます。 files.prj ファイルには、次のようなコードが含まれます。

verilog <libraryName> <VerilogDesignFileName>vhdl <libraryName> <VHDLDesignFileName>sv <libraryName> <SystemVerilogDesignFileName>

xelab top1 top2 -s top 2 つの上位デザインユニット (top1 および top2) を含むデザインをエラボレートします。この例では、デザインユニットが /work ライブラリにコンパイルされます。コンパイルが終わったら、xelab により top という名前の実行可能なスナップショットが生成されます。 -s top オプションを付けない場合、 xelab ではすべてのユニット名をまとめてスナップショットが作成されます。

コマンドラインヘルプおよび xelab オプション

xelab -help

96 ページの「xelab、 xvhd、 xvlog コマンドオプション」

シミュレーションの実行

表 C‐1 :標準モード : コマンドラインからの解析、エラボレート、シミュレーションの実行 (続き)





解析、エラボレート、コンパイル段階が問題なく終了したら、 xsim により、シミュレーションを実行する実行可能なスナップショットが生成されます。

使用法

xsim top -R デザインを後までシミュレーションします。

xsim top -gui Vivado シミュレータの GUI の起動します。

xsim top Vivado Design Suite コマンドプロンプトを Tcl モードで開きます。ここから次のオプションを実行できます。

run -all run 100 ns

重要なショートカット

解析、エラボレーション、実行ファイル生成、シミュレーションを 1 ～ 3 段階で実行できます。

3 段階

xvlog bot.vxvhdl top.vhdxelab work.top -s topxsim top -R

2 段階

xelab -prj my_prj.prj work.top -s topxsim top -R

my_prj.prj ファイルには、次が含まれます。

verilog work bot.vvhdl work top.vhd

1 段階

xelab -prj my_prj.prj work.top -s top -R

my_prj.prj ファイルには、次が含まれます。verilog work bot.vvhdl work top.vhd

Vivado シミュレーションの Tcl コマンド

次は、よく使用される Tcl コマンドです。すべてのリストについては、 Tcl コンソールで次のコマンドを入力してください。 • load_features simulator• help -category simulation

Tcl コマンドの詳細は、次を入力してください。 -help <Tcl_command>






よく使用される Vivado シミュレータの Tcl コマンド

add_bp HDL ソースの行にブレークポイントを追加します。 Tcl コマンド例は、 64 ページを参照してください。

add_force 信号、ワイヤ、またはレジスタを特定の値に強制的に設定します。 Tcl コマンド例は、 68 ページを参照してください。

current_timenow

現在のシミュレーション時間をレポートします。 Tcl スクリプトでのこのコマンドの例は、 107 ページの「current_time」を参照してください。

current_scope 現在の作業中の HDL スコープをレポートまたは設定します。詳細は、 34 ページの「その他のスコープおよびソースオプション」を参照してください。

get_objects 1 つまたは複数の HDL スコープで、指定したパターンごとに HDL オブジェクトのリストを取得します。たとえば、コマンドの使用方法については、 74 ページの「log_saif [get_objects -filter {type == in_port || type == out_port || type == inout_port || type == port } /tb/UUT/* ]」を参照してください。

get_scopes 子 HDL スコープのリストを取得します。詳細は、 34 ページの「その他のスコープおよびソースオプション」を参照してください。

get_value 選択した HDL オブジェクト (変数、信号、ワイヤ、レジスタ) の現在の値を取得します。詳細は、 Tcl コンソールに get_value -help と入力すると取得できます。

launch_simulation Vivado シミュレータを使用してシミュレーションを実行します。

remove_bps シミュレーションからブレークポイントを削除します。 Tcl コマンド例は、 65 ページを参照してください。

report_drivers HDL ワイヤまたは信号オブジェクトのドライバーと現在の駆動値を表示します。詳細は74 ページの「Tcl コマンド report_drivers の使用」を参照してください。

report_values 指定した HDL オブジェクト (変数、信号、ワイヤ、またはレジスタ ) の現在のシミュレーション値を表示します。 Tcl コマンド例は、 34 ページを参照してください。

restart シミュレーションをデザインを読み込んだ後のような状態に戻し、時間を 0 に設定します。詳細は、 29 ページを参照してください。

set_value HDL オブジェクト (変数、信号、ワイヤ、またはレジスタ ) を特定の値に設定します。詳細は付録 A 「Vivado シミュレータの Tcl コマンドの値の規則」を参照してください。

step シミュレーションを次の文に進めます。 63 ページの「シミュレーションのステップ実行」を参照してください。





付録 D : Vivado シミュレータでサポートされる SystemVerilog コンストラクト

付録 D

Vivado シミュレータでサポートされる SystemVerilog コンストラクト

概要 Vivado® シミュレータでは、合成可能な SystemVerilog RTL の一部がサポートされます。そのリストは、表 D-1 を参照してください。

特定のファイルで SystemVerilog を使用

Vivado シミュレータは、デフォルトで、 Verilog 2001 構文の V ファイル、 SystemVerilog 構文の SV ファイルをコンパイルします。

Vivado IDE で特定の V ファイルに SystemVerilog を使用するには、次の手順に従います。

1. ファイルを右クリックして [Set File Type] をクリックします (次の図を参照)。X-Ref Target - Figure D-1

図 D‐1 : [Set File Type] コンテキストメニュー





2. 次の図に示すように、[Set Type] で、[File type] を [Verilog] から [SystemVerilog] に変更し、[OK] をクリックします。

または、 Tcl コンソールで次の Tcl コマンドを使用することもできます。

set_property file_type SystemVerilog [get_files <filename>.v]

スタンドアロンまたは PRJ モードでの SystemVerilog の実行

スタンドアロンモード

SystemVerilog ファイルを読み込む場合は、次のように xvlog に -sv オプションを使用できます。

xvlog -sv <Design file list> xvlog -sv -work <LibraryName> <Design File List> xvlog -sv -f <FileName> [Where FileName contain path of test cases]

PRJ モード

Vivado シミュレータを prj ベースのフローで実行する場合は、verilog または vhdl のようにファイルタイプに svを使用します。

xvlog -prj <prj File>xelab -prj <prj File> <topModuleName> <other options>

..prj ファイルのエンティティは次のように表示されます。

verilog library1 <FileName>sv library1 <FileName> [File parsed in SystemVerilog mode]vhdl library2 <FileName>sv library3 <FileName> [File parsed in SystemVerilog mode]

X-Ref Target - Figure D-2

図 D‐2 : [Source Node Properties] → [Set File Type]

表 D‐1 : SystemVerilog 1800‐2009 の合成可能なセット

プライマリコンストラクトセカンダリコンストラクト LRM セクションステータス

データ型 6

単一または集成型 6.4 サポートあり

ネットおよび変数 6.5 サポートあり

変数宣言 6.8 サポートあり

ベクター宣言 6.9 サポートあり





2 ステート (2 値) および 4 ステート (4 値) データ型

6.11.2 サポートあり

単一および符号なし整数データ型


real、 shortreal、および realtimeデータ型

6.12 サポートあり

ユーザー定義型 6.18 サポートあり

列挙型 6.19 サポートあり

新規データ型を列挙型として定義


列挙型の範囲 6.19.2 サポートあり

型チェック 6.19.3 サポートあり

数式の列挙型 6.19.4 サポートあり

列挙型メソッド 6.19.5 サポートあり

型パラメーター 6.20.3 サポートあり

Const 定数 6.20.6 サポートあり

型演算子 6.23 サポートあり

キャスト演算子 6.24.1 サポートあり

$cast ダイナミックキャスト 6.24.2 サポートなし

ビットストリームキャスト 6.24.3 サポートあり

集成データ型 7

ストラクト (struct) 7.2 サポートあり

パック /パックなし構造 7.2.1 サポートあり

ストラクトへの代入 7.2.2 サポートあり

ユニオン 7.3 サポートあり

パック /パックなしユニオン 7.3.1 サポートあり

タグ付きユニオン 7.3.2 サポートなし

パック配列 7.4.1 サポートあり

パックなし配列 7.4.2 サポートあり

配列の演算 7.4.3 サポートあり

多次元配列 7.4.5 サポートあり

配列のインデックスおよびスライス


配列代入 7.6 サポートあり

サブルーチンへの引数としての配列


配列クエリー関数 7.11 サポートあり

配列操作メソッド (キュー型を返さないメソッド )


プロセス 9

表 D‐1 : SystemVerilog 1800‐2009 の合成可能なセット (続き)






組み合わせロジックalways_comb プロシージャ


暗示的な always_comb のセンシテビティ

9.2.2.1 サポートあり

ラッチロジックalways_latch プロシージャ


順次ロジック always_ff プロシージャ


順次ブロック 9.3.1 サポートあり

並列ブロック 9.3.2 サポートなし

プロシージャタイミング制御 9.4 サポートあり

条件付きイベント制御 9.4.2.3 サポートあり

順次イベント 9.4.2.4 サポートなし

代入文 10

連続代入文 10.3.2 サポートあり

変数宣言代入 (変数初期化) 10.5 サポートあり

代入のようなコンテキスト 10.8 サポートあり

配列代入パターン 10.9.1 サポートあり

ストラクト代入パターン 10.9.2 サポートあり

パックなしの配列連結 10.10 サポートあり

ネットエイリアス 10.11 サポートなし

演算子および演算式 11

定数式 11.2.1 サポートあり

集合体式 11.2.2 サポートあり

実数オペランド 11.3.1 サポートあり

ロジック (4 ステート ) およびビット (2 ステート）型の演算


演算式内の代入 11.3.6 サポートあり

代入演算子 11.4.1 サポートあり

インクリメントおよびデクリメント演算子


符号なしおよび符号付き型を使用した演算式


ワイルドカード等化演算子 11.4.6 サポートあり

連結演算子 11.4.12 サポートあり

メンバーシップ演算子の設定 11.4.13 サポートあり

stream_expressions の連結

11.4.14.1 サポートあり

ジェネリックストリームの並び替え

11.4.14.2 サポートあり







代入ターゲットとしての連結のストリーミング (アンパック )

11.4.14.3 サポートなし

ダイナミックな大きさのデータのストリーミング

11.4.14.4 サポートなし

手続きプログラム文 12

Unique-if、unique0-if および priority-if


B-if、 unique0-if、およびpriority-if コンストラクトで生成された違反レポート


if 文違反レポートおよび複数プロセス文


u n i q u e - c a s e 、unique0-case、およびpriority-case


u n i q u e - c a s e 、unique0-case、およびpriority-case コンストラクトで生成された違反レポート


case 文違反レポートおよび複数プロセス文


メンバーシップ case 文の設定 12.5.4 サポートあり

パターン一致条件文 12.6 サポートなし

ループ文 12.7 サポートあり

ジャンプ文 12.8 サポートあり

タスク 13.3

スタティックおよび自動タスク


メモリ使用量および同時処理アクティベーション


関数 13.4

戻り値と void 関数 13.4.1 サポートあり

スタティックおよび自動関数 13.4.2 サポートあり

定数関数 13.4.3 サポートあり

関数呼び出しで生成されるバックグラウンドプロセス

13.4.4 サポートなし

サブルーチン呼び出しおよび引数渡し

13.5

値渡し 13.5.1 サポートあり

参照渡し 13.5.2 サポートあり

デフォルトの引数値 13.5.3 サポートあり







名前による引数バインディング


オプションの引数リスト 13.5.5 サポートあり

インポートおよびエクスポート関数

13.6 サポートなし

タスクおよび関数名 13.7 サポートあり

ユーティリティシステムタスクおよびシステム関数 (合成可能セットのみ)

20 サポートあり

I/O システムタスクおよびシステム関数 (合成可能セットのみ)

21 サポートあり

コンパイラー指示子 22 サポートあり

モジュールおよび階層 23

デフォルトのポート値 23.2.2.4 サポートあり

上位モジュールおよび$root


モジュールインスタンシエーション構文


ネスト化されたモジュール 23.4 サポートあり

外部モジュール 23.5 サポートあり

階層名 23.6 サポートあり

メンバー選択および階層名 23.7 サポートあり

上向きの名前参照 23.8 サポートあり

モジュールパラメーターの上書き


スコープまたはインスタンスへの補助コードのバインディング


インターフェイス 25

インターフェイス構文 25.3 サポートあり

ネスト化されたインターフェイス


インターフェイスのポート 25.4 サポートあり

指定ポートバンドルの例 25.5.1 サポートあり

ポートバンドルの接続例 25.5.2 サポートあり

ポートバンドルのジェネリックインターフェイスへの接続例


modport 演算式 25.5.4 サポートあり

クロック供給ブロックおよびmodport

25.5.5 サポートなし







インターフェイスおよび指定ブロック


インターフェイスでのタスクの使用例


modport でのタスクの使用例 25.7.2 サポートあり

タスクおよび関数のエクスポート例


複数タスクのエクスポート例 25.7.4 サポートなし

パラメーター指定されたインターフェイス


仮想インターフェイス 25.9 サポートなし

パッケージ 26

パッケージ宣言 26.2 サポートあり

パッケージでのデータ参照 26.3 サポートあり

モジュールヘッダーでのパッケージの使用


パッケージからのインポートされた名前のエクスポート


std ビルトインパッケージ 26.7 サポートなし

generate コンストラクト 27 サポートあり







ダイナミックタイプ : アーリーアクセス次の表に示すように、Vivado シミュレータには、よく使用されるダイナミックタイプの一部の基本サポートが追加されています。

重要 : このサポートは現時点ではアーリーアクセスになっています。

表 D‐2 :サポートされるダイナミックタイプコンストラクト : アーリーアクセス

コンストラクト名サポート機能の詳細

文字列 • 文字列割り当て

• ストラクトメンバーとしての文字列

• すべての文字列演算子

• 文字列メソッド

° len()、 putc()、 getc()

° toupper()、 tolower()

° compare()、 icompare()

° substr()、 atoi()

° atobin()、 atohex()

キュー • 一定順序でのキュー挿入。システムメモリがいっぱいになるまでキューをダイナミックに増やすことも、これに含まれます。

° push_front()、 push_back()• 一定順序でのキューの削除

• キューファンクション

° size()、 delete()• 一定順序でのランダムアクセス (my_queue[i] で読み出しおよび書き込み

の両方)• 前回ロケーションでのインデックス化による挿入をサポート

連想配列次のタイプのキーをサポート : • ベクター、 multi-D array、 packed struct、 class

° ダイナミックタイプを含む、サポートされているタイプの値

• 連想配列メソッド

° size()、 number()、 delete()

° first()、 next()、 last()、 prev()

クラス • new で呼び出されるコンストラクタ

• 初期値でのメンバー

• メンバーファンクション

• キーワード this

合成できないコンストラクト • fork-join_none

• $urandom および $urandom_range




付録 E : Vivado シミュレータのダイレクトプログラミングインターフェイス (DPI)

付録 E

Vivado シミュレータのダイレクトプログラミングインターフェイス (DPI)

概要SystemVerilog ダイレクトプログラミングインターフェイス (DPI) を使用すると、 C コードと SystemVerilog コードをまとめることができるほか、 SystemVerilog コードで C 関数を呼び出したり、 C 関数から SystemVerilog タスクまたは関数を呼び戻したりできます。 Vivado® シミュレータでは、現在のところ、次に示す DPI の機能がサポートされています。

C コードのコンパイルxsc というコンパイラ実行ファイルが新しく含まれており、 C コードをオブジェクトコードに変換して、複数のオブジェクトコードファイルを共有ライブラリ (Windows の場合は .a、 Linux の場合は .so) にリンクできるようになっています。 xsc コンパイラは、 <Vivado installation>/bin ディレクトリに含まれます。 -sv_lib を使用すると、 C コードを含む共有ライブラリを Vivado シミュレータ /エラボレーター実行ファイルに変換できます。 xsc コンパイラは、 gcc などの C コンパイラーと同じように使用します。 xsc コンパイラでは、次が呼び出されます。

• LLVM clang コンパイラ : C コードをオブジェクトコードに変換

• GNU リンカー : その C ファイルに該当するオブジェクトファイル 1 つまたは複数から共有ライブラリ (Windowsの場合は .a、 Linux の場合は .so) を作成

xsc コンパイラーで生成された共有ライブラリは、次に示すように xelab に新しく追加されたオプションを 1 つまたは複数使用すると、 Vivado シミュレータカーネルにリンクされます。 xelab で作成されたシミュレーションスナップショットには、コンパイルされた C コードとコンパイルされた SystemVerilog コードを接続して、 C と SystemVerilog間の効率的な通信を可能にする機能があります。

xsc コンパイラーの説明xsc コンパイラーを使用すると、 1 つまたは複数の C ファイルから共有ライブラリ (Windows の場合は .a、 Linux の場合は .so) を作成できます。この xsc で生成された共有ライブラリを残りのデザインに含めるには、 xelab を使用します。共有ライブラリを作成するには、 1 段階プロセスと 2 段階プロセスの 2 つの方法があります。

ワンステッププロセス :

-compile や -link オプションを付けずに、すべての C ファイルを xsc に渡します。

ツーステッププロセス :

xsc -compile <C files>





xsc -link <object files>

使用方法 :

xsc [options] <files...>

オプション

オプションには、ダブルダッシュ (--) かダッシュ (-) を使用できます。

例

xsc function1.c function2.cxelab -svlog file.sv -sv_lib dpi

例

xsc -compile function1.c function2.c -work abcxsc -link abc/function1.lnx64.o abc/function2.lnx64.o -work abc

表 E‐1 : XSC コンパイラオプション

-compile オブジェクトファイルをソース C ファイルからのみ生成します。リンクステージは実行されません。

-f [ -file ] arg 指定したファイルから追加オプションを読み出します。

-h [ -help ] このヘルプメッセージを表示します。

-i [ -input_file ] arg コンパイルまたはリンク用の入力ファイルをリストします (1 つのオプションに 1 つのファイル)。

-link リンクステージのみを実行して、オブジェクトファイル (.a または .so) から共有ライブラリを生成します。

-mt arg (=auto) 並列実行可能なサブコンパイルジョブの数を指定します。選択肢は次のとおりです。

auto : 自動

n : n は 1 より大きい整数

off : マルチスレッドをオフ

(デフォルト : auto)

-o [ -output ] arg 出力される共有ライブラリの名前を指定します。 -link オプションとのみ併用できます。

-work arg 出力される作業ディレクトリを指定します。(デフォルト : <current_directory>/xsim.dir/xsc)

-v [ -verbose ] arg 表示メッセージの詳細レベルを指定します。使用できる値 : 0、 1(デフォルト : 0)





xelab を使用したコンパイル済み C コードの SystemVerilog への統合コンパイルした C コードを SystemVerilog に統合する xelab の DPI に関するオプションは、次のとおりです。

r-sv_liblist arg の詳細は、『IEEE Standard for SystemVerilog—Unified Hardware Design, Specification, and VerificationLanguage』 [参照 3] の 1228 ページ目の付録 J.4.1 を参照してください。

C および SystemVerilog のバウンダリで使用可能なデータ型『IEEE Standard for SystemVerilog』 [参照 3] では、C および SystemVerilog バウンダリの C および SystemVerilog データ型のサブセットのみが許可されています。次は、 Vivado シミュレータでサポートされるデータ型と、 C と SystemVerilogデータ型間のマッピングの詳細について示しています。

-sv_root arg 検索する必要のある DPI 共有ライブラリに関連するルートディレクトリ (デフォルト : <current_directory>/xsim.dir/xsc)

-sv_lib arg SystemVerilog にインポートされる C 関数を定義する DPI 共有ライブラリの名前 (ファイル拡張子なし )

-sv_liblist arg DPI 共有ライブラリをポイントするブートストラップファイル

-dpiheader arg インポートおよびエクスポートされたファンクションの C 宣言を含む DPIヘッダーファイルを生成





サポートされるデータ型

次の表は、 C および SystemVerilog バウンダリで使用可能なデータ型と、 C から SystemVerilog または SystemVerilog から C へのデータ型のマッピングについてまとめています。

SystemVerilog データ型の C データ型へのマップ方法を示す C ヘッダーファイルを生成するには、 -dpiheader<file name> パラメーターを xelab に渡します。データ型マッピングに関するその他の詳細については、『IEEEStandard for SystemVerilog』 [参照 3] を参照してください。

ユーザー定義型のマッピング

enum

同等の SystemVerilog 型 (enum の基本型によって svLogicVecVal または svBitVecVal) への変換には、列挙型(enum) を定義できます。列挙型のアレイの場合は、同等の SystemVerilog アレイが作成されます。

表 E‐2 : C および SystemVerilog バウンダリで使用可能なデータ型

SystemVerilog C サポートありコメント

byte char ありなし

shortint short int ありなし

int int ありなし

longint long long ありなし

real double ありなし

shortreal float ありなし

chandle void * ありなし

string const char* ありなし

bit unsigned char あり sv_0, sv_1, sv_z, sv_x

svdpi.h を使用した場合 C でのみ使用可能

logic, reg unsigned char あり sv_0, sv_1, sv_z, sv_x:

bit のアレイ (パック済み) svBitVecVal あり svdpi.h で定義

logic/reg のアレイ (パック済み) svLogicVecVal あり svdpi.h で定義

enum 基本的な enum 型ありなし

bit、 logic のパックされたアレイ

アレイとして渡されるありなし

パックされた struct、 union アレイとして渡されるありなし

bit、 logic のアンパックされたアレイのみ

アレイとして渡されるエクスポートのみ C は SystemVerilog を呼び出し可能

アンパックされた struct struct として渡されるありなし

アンパックされた unions struct として渡される × なし

アレイを開く svOpenArrayHandle × なし





例 :

SystemVerilog 型 :

typedef enum reg [3:0] { a = 0, b = 1, c} eType;eType e; |eType e1[4:3];

typedef enum bit { a = 0, b = 1} eTypeBit;eTypeBit e3;eTypeBit e4[3:1] ;

C 型 :

svLogicVecVal e[SV_PACKED_DATA_NELEMS(4)];svLogicVecVal e1[2][SV_PACKED_DATA_NELEMS(4)];svBit e3;svBit e4[3];

ヒント : C 引数型は、 enum の基本的な型とその方向によって異なります。

パックされた struct/union

パックされた struct や union 型を使用する場合は、同等の SystemVerilog 型である svLogicVecVal またはsvBitVecVal が DPI の C 側で作成されます。

例

SystemVerilog 型 :

typedef struct packed { int i; bit b; reg [3:0]r; logic [2:0] [4:8][9:1] l; } sType; sType c_obj; sType [3:2] c_obj1[5];

C 型 :

svLogicVecVal c_obj[SV_PACKED_DATA_NELEMS(172)];svLogicVecVal c_obj1[5][SV_PACKED_DATA_NELEMS(344)];

アレイは、パックされていてもされていなくても、 svLogicVecVal または svBitVecVal のアレイとして表記されます。

アンパックされた struct/union

同等のアンパック型は C 側で作成され、すべてのメンバーが同等の C 表記に変換されます。

例 :

SystemVerilog 型 :





typedef struct { int i; bit b; reg r[3:0]; logic [2:0] l[4:8][9:1]; } sType;

C 型 :

typedef struct { int i; svBit b; svLogic r[4]; svLogicVecVal l[5][9][SV_PACKED_DATA_NELEMS(3)];} sType;

svdpi.h 関数のサポートsvdpi.h ヘッダーファイルは、次のディレクトリに含まれます。 <vivado installation>/data/xsim/include

次の svdpi.h 関数がサポートされます。

svBit svGetBitselBit(const svBitVecVal* s, int i);

svLogic svGetBitselLogic(const svLogicVecVal* s, int i);

void svPutBitselBit(svBitVecVal* d, int i, svBit s);

void svPutBitselLogic(svLogicVecVal* d, int i, svLogic s);

void svGetPartselBit(svBitVecVal* d, const svBitVecVal* s, int i, int w);

void svGetPartselLogic(svLogicVecVal* d, const svLogicVecVal* s, int i, int w);

void svPutPartselBit(svBitVecVal* d, const svBitVecVal s, int i, int w);

void svPutPartselLogic(svLogicVecVal* d, const svLogicVecVal s, int i, int w);

例注記 :次のすべての例は、問題なく実行されると PASSED と表示されます。

次に例を示します。

• 「-sv_lib、 -sv_liblist、および -sv_root を使用したインポート例」 : -sv_lib、 -sv_liblist および -sv_root オプションを使用するインポート例

• 「出力を含む関数」 :出力引数を含む関数

• 「単純なインポート → エクスポートフロー (xelab -dpiheader フロー )」 : 単純なインポートからエクスポートのフロー ( xelab -dpiheader <filename> フロー ) を示す例





‐sv_lib、 ‐sv_liblist、および ‐sv_root を使用したインポート例

コード

次のファイルが存在すると仮定します。

• C 関数を含むファイル 2 つ

• これらの関数を使用する SystenVerilog ファイル 1 つ

cat function1.c

#include "svdpi.h"

DPI_DLLESPECint myFunction1(){ return 5;}

cat function2.c

#include <stdio.h>DPI_DLLESPECint myFunction2(){ return 10;}

cat file.sv

module m();

import "DPI-C" pure function int myFunction1 (); import "DPI-C" pure function int myFunction2 ();

integer i, j;

initialbegin#1; i = myFunction1(); j = myFunction2(); $display(i, j); if( i == 5 && j == 10) $display("PASSED"); else $display("FAILED");end

endmodule

使用法

次に C ファイルをコンパイルして Vivado シミュレータにリンクする方法を示します。





ワンステップフロー (最も簡単なフロー )

xsc function1.c function2.cxelab -svlog file.sv -sv_lib dpi

フローの説明 :

xsc コンパイラーが C コードをコンパイルしてリンクして、共有ライブラリ (xsim.dir/xsc/dpi.so) を作成し、 xelab がこの共有ライブラリを -sv_lib オプションを使用して参照します。

ツーステップフロー :

xsc -compile function1.c function2.c -work abcxsc -link abc/function1.lnx64.o abc/function2.lnx64.o -work abc xelab -svlog file.sv -sv_root abc -sv_lib dpi -R


° 2 つの C ファイルを作業ディレクトリ (abc) で該当するオブジェクトコードにコンパイルします。

° これらの 2 つのファイルをリンクして共有ライブラリ (dpi.so) を作成します。

° sv_root オプションを使用して、このライブラリが作業ディレクトリ (abc) から検索されるようにします。

ヒント : sv_root には、 sv_lib オプションで指定された共有ライブラリを検索するディレクトリを指定します。

2 段階フロー (上記よりもさらにオプションを追加)

xsc -compile function1.c function2.c -work "abc" -v 1xsc -link "abc/function1.lnx64.o" "abc/function2.lnx64.o" -work "abc" -o final -v 1 xelab -svlog file.sv -sv_root "abc" -sv_lib final -R


ユーザー自身がコンパイルおよびリンクを実行する場合は、 -v (verbose) オプションを使用すると、コンパイラが起動される際のパスおよびオプションを確認できます。これらはこの後必要に合わせて調整できます。上記の例の場合、final という共有ライブラリが作成されます。この例では、ファイルパスのスペースがどのように処理されるかも示しています。





出力を含む関数

コード

cat file.sv

/*- - - -*/package pack1;import "DPI-C" pure function int myFunction1(input int v, output int o); import "DPI-C" pure function void myFunction2 (input int v1, input int v2, output int o); endpackage

/*-- ---*/module m();int i, j; int o1 ,o2, o3;

initialbegin#1;

j = 10;o3 =pack1:: myFunction1(j, o1);//should be 10/2 = 5pack1::myFunction2(j, 2+3, o2); // 5 += 10 + 2+3$display(o1, o2);if( o1 == 5 && o2 == 15)

$display("PASSED");else

$display("FAILED");end

endmodule

cat function.c

#include "svdpi.h"

DPI_DLLESPECint myFunction1(int j, int* o){

*o = j /2;return 0;

}

DPI_DLLESPECvoid myFunction2(int i, int j, int* o){

*o = i+j;return;

}





cat run.ksh

xsc function.cxelab -vlog file.sv -sv -sv_lib dpi -R

単純なインポート → エクスポートフロー (xelab ‐dpiheader フロー )

このフローでは、次が実行されます。

• xelab に -dpiheader オプションを付けて実行し、 file.h ヘッダーファイルを作成します。

• file.c のコードを xelab で生成されたヘッダーファイル (file.h) に含めます。これは後にリストされます。

• 前と同様 file.c および test.sv のコードをコンパイルして、シミュレーション実行ファイルを生成します。

cat file.c

#include "file.h" /* NOTE:This file is generated by xelab -dpiheader <filename> flow */

int cfunc (int a, int b) {//Call the function exported from SV.return c_exported_func (a,b);

}

cat test.sv

module m();export "DPI-C" c_exported_func = function func;import "DPI-C" pure function int cfunc (input int a ,b);

/*This function can be called from both SV or C side.*/function int func(input int x, y);begin

func = x + y;endendfunction

int z;

initialbegin

#5;z = cfunc(2, 3);if(z == 5)

$display("PASSED");else

$display("FAILED");

endendmodule

cat run.ksh

xelab -dpiheader file.h -svlog test.svxsc file.cxelab -svlog test.sv -sv_lib dpi -R





cat file.h/**********************************************************************//* ____ ____ *//* / /\/ / *//* /___/ \ / *//* \ \ \/ *//* \ \ Copyright (c) 2003-2013 Xilinx, Inc. *//* / / All Right Reserved.*//* /---/ /\ *//* \ \ / \ *//* \___\/\___\ *//**********************************************************************/

/* NOTE:DO NOT EDIT.AUTOMATICALLY GENERATED FILE.CHANGES WILL BE LOST.*/

#ifndef DPI_H#define DPI_H#ifdef __cplusplus#define DPI_LINKER_DECL extern "C" #else#define DPI_LINKER_DECL#endif

#include "svdpi.h"

/* Exported (from SV) function */DPI_LINKER_DECL DPI_DLLISPEC int c_exported_func(

int x, int y);

/* Imported (by SV) function */DPI_LINKER_DECL DPI_DLLESPEC int cfunc(

int a, int b);

#endif

Vivado Design Suite に含まれる DPI 例Vivado Design Suite に含まれる 2 つの例を使用すると、 Vivado シミュレータでの DPI の使用方法が理解しやすくなります。これらの例は、 <vivado installation dir>/examples/xsim/systemverilog/dpi というインストールディレクトリ内の次のディレクトリにあります。まず、このディレクトリに含まれる README ファイルを参照することをお勧めします。含まれる例は、次のとおりです。

• simple_import : 純粋な関数の単純なインポート

• simple_import : 純粋な関数の単純なエクスポート

ヒント : 「純粋な関数」とは、関数の return 値がその入力値にのみに基づいて計算される関数のことです。




付録 F : その他のリソースおよび法的通知

付録 F

その他のリソースおよび法的通知

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、次のザイリンクスサポートサイトを参照してください。

ソリューションセンターデバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。トピックには、デザインアシスタント、アドバイザリ、トラブルシュートヒントなどが含まれます。

参照資料Vivado® Design Suite の資料 :

1. 『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973)

2. 『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895)

3. 『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893)

4. Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894)

5. 『Writing Efficient Testbenches』 (XAPP199)

6. 『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 All Programmable SoC ライブラリガイド』 (UG953)

7. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

8. 『Vivado Design Suite ユーザーガイド : 消費電力の解析および適化』 (UG907)

9. 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

10. 『Vivado Design Suite チュートリアル : ロジックシミュレーション』 (UG937)

11. 『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892)

12. 『Vivado Design Suite プロパティリファレンスガイド』 (UG912)



http://japan.xilinx.com/support/

http://japan.xilinx.com/support/solcenters.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;t=vivado+docs

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;t=vivado+docs

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;t=vivado+release+notes

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug895-vivado-system-level-design-entry.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug893-vivado-ide.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug894-vivado-tcl-scripting.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp199.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug953-vivado-7series-libraries.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug835-vivado-tcl-commands.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug907-vivado-power-analysis-optimization.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug903-vivado-using-constraints.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug937-vivado-design-suite-simulation-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug892-vivado-design-flows-overview.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.2;d=ug912-vivado-properties.pdf



サードパーティシミュレータに関する情報へのリンク13. 詳細は、該当するシミュレータのリンクを参照してください。

° QuestaSim/ModelSim シミュレータ :

- www.mentor.com/products/fv/questa/

- www.mentor.com/products/fv/modelsim/

° Cadence IES シミュレータ :

- www.cadence.com/products/fv/enterprise_simulator/pages/default.aspx

° Synopsys VCS シミュレータ :

- www.synopsys.com/Tools/Verification/FunctionalVerification/Pages/VCS.aspx

言語および暗号化サポート規格へのリンク1. 『IEEE 規格 VHDL 言語参照マニュアル』 (IEEE-STD-1076-1993)

2. 『IEEE 規格 Verilog ハードウェア記述言語』 (IEEE-STD-1364-2001)

3. SystemVerilog (統合ハードウェア設計、仕様、および検証言語) の IEEE 規格 (IEEE-STD-1800-2009)

4. 『標準遅延フォーマット仕様』 (SDF) (Version 2.1)

5. 『Recommended Practice for Encryption and Management of Electronic Design Intellectual Property (IP)』 (IEEE-STD-P1735)

トレーニングリソースザイリンクスでは、本書に含まれるコンセプトを説明するさまざまなトレーニングコースおよびオンラインビデオを提供しています。次のリンクから関連するトレーニングリソースを参照してください。

1. Vivado デザインツールフロートレーニングコース

2. Vivado Design Suite 入門ワークショップトレーニングコース

3. Vivado Design Suite ビデオチュートリアル : ロジックシミュレーション

4. Vivado Design Suite ビデオチュートリアル



http://www.mentor.com/products/fv/questa/

http://www.mentor.com/products/fv/modelsim/

http://www.cadence.com/products/fv/enterprise_simulator/pages/default.aspx

http://www.synopsys.com/Tools/Verification/FunctionalVerification/Pages/VCS.aspx

http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=392561



http://www.eda.org/sdf/sdf_2.1.pdf

http://standards.ieee.org/develop/project/1735.html

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/vivado-design-suite-tool-flow.htm

http://japan.xilinx.com/training/vivado/vivado-design-suite-tool-flow.htm

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/logic-simulation.htm

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/index.htm



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