laboratorio+ +03

UNIVERSIDAD NACIONAL DE SAN CRISTÓBAL DE HUAMANGA

ESCUELA DE FORMACIÓN PROFESIONAL DE INGENIERÍA DE SISTEMAS Sistema Digitales y Arquitectura de Computadoras (IS-341)

Semestre 2012 - I Página 1 de 9

LABORATORIO NRO. 03

1 OBJETIVO Diseñar, minimizar e implementar circuitos lógicos aplicando los teoremas del Algebra de Boole y el

método de simplificación de los Mapas de Karnaugh.

Simular y comprobar la equivalencia de algunos circuitos lógico con el apoyo del simulador PROTEUS

ISIS.

2 INFORME PREVIO Investigar y completar los cuadros resumen de la hojas de especificaciones técnicas de los siguientes

circuitos integrados: 74LS00, 74LS02, 74LS04, 74LS08, 74LS10, 74LS11, 74LS32, 74LS86.

Condiciones de operación recomendados:

Símbolo Parámetro Mínimo Nominal Máximo Unidad

VCC Voltaje de suministro

VIH Voltaje de entrada de nivel alto

VIL Voltaje de entrada de nivel bajo

IOH Corriente de salida en nivel alto

IOL Corriente de salida en nivel bajo

TA Temperatura de operación (aire libre)

Características eléctricas:

Símbolo Parámetro Condiciones Mínimo Típico Máximo Unidad

VOH

Voltaje de salida en alto nivel

VCC=mín, IOH=máx,

VIL=máx.

VOL

Voltaje de salida en bajo nivel

VCC=mín, IOL=máx,

VIH=mín.

VCC=mín, IOL=4 mA

Nota: valores típicos son con VCC=5V y TA=25°C.

Ing. Christian Lezama Cuellar

NOTA

TEMA: Compuertas Lógicas

ALUMNO: CODIGO:

GRUPO: Martes 12:00 pm - 4:00 pm

Jueve: 2:00 pm - 6:00 pm

Viernes: 7:00 am - 8:00 am

Viernes: 3:00 pm - 6:00 pm




3 MATERIALES REQUERIDOS Software de simulación PROTEUS ISIS v.7.5 SP3

4 INFORMACIÓN TEÓRICA El alumno deberá revisar la información referente a:

Los postulados y teoremas del algebra de Boole.

Funciones y circuitos lógicos.

Formas canónicas de las funciones lógicas.

Método del mapa de Karnaugh para simplificación de funciones lógicas.

5 DESARROLLO DE LA PRÁCTICA

5.1 MINIMIZACIÓN EL CIRCUITO LÓGICO “FA”

Implementar en el PROTEUS Isis, el circuito lógico de la siguiente figura.





Para la simulación, manipular los controles de estado lógico correspondientes a las variables binarias

(X, Y, Z) y anotar en la tabla, el estado lógico de las funciones lógicas S y C, representados por los

probadores lógicos.

Variables de Entrada

Salida Término para Suma de

Productos Término para Producto de

Sumas

X Y Z C S C S C S

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

Complete la tabla, con los términos algebraicos que corresponde, tal que permita representar las

funciones S y C mediante las siguientes formas canónicas: Suma de productos y Producto de sumas.

Represente algebraicamente las funciones S y C tal como se requiere:

C(x,y,z) = Σ( , , , ) = ..........................................................................................................................

C(x,y,z) = Π( , , , ) = ..........................................................................................................................

S(x,y,z) = Σ( , , , ) = ..........................................................................................................................

S(x,y,z) = Π( , , , ) = ..........................................................................................................................

Partiendo de la forma canónica “Suma de productos”, minimizar cada una de las expresiones

haciendo uso de los teoremas de Algebra de Boole.

S(x,y,z) = ....................................................................................................................................................

S(x,y,z) = ....................................................................................................................................................

S(x,y,z) = ....................................................................................................................................................

C(x,y,z) = ....................................................................................................................................................

C(x,y,z) = ....................................................................................................................................................

Expresión final de S(x,y,z) = .................................................................................................................

Expresión final de C(x,y,z) = .................................................................................................................

Con los datos de la tabla desarrollada, represente las funciones S y C en el mapa de Karnaugh.





Para la función S: Para la función C:

YZ X 00 01 11 10

0

1

YZ

X 00 01 11 10

0

1

Partiendo del mapa de Karnaugh, determine las expresiones algebraicas minimizadas.

S(x,y,z) = ...................................................................................................................................................

S(x,y,z) = ...................................................................................................................................................

C(x,y,z) = ...................................................................................................................................................

C(x,y,z) = ...................................................................................................................................................

Expresión final de S(x,y,z) = .................................................................................................................

Expresión final de C(x,y,z) = .................................................................................................................

En el recuadro siguiente, dibuje el circuito lógico que representa la solución a las funciones lógicas S y

C mejor optimizadas.

Observaciones





5.2 MINIMIZACIÓN DEL CIRCUITO LÓGICO “FS”

Implementar en el PROTEUS Isis, el circuito lógico de la siguiente figura.

Para la simulación, manipular los controles de estado lógico correspondientes a las variables binarias

(X, Y, Z) y anotar en la tabla, el estado lógico de las funciones lógicas R y D, representados por los

probadores lógicos.

Variables de Entrada

Salida Término para Suma de

Productos Término para Producto de

Sumas

X Y Z R D R D R D

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

Complete la tabla, con los términos algebraicos que corresponde, tal que permita representar las

funciones R y D mediante las siguientes formas canónicas: Suma de productos y Producto de sumas.

Represente algebraicamente las funciones R y D tal como se requiere:

R(x,y,z) = Σ( , , , ) = ..........................................................................................................................





R(x,y,z) = Π( , , , ) = ..........................................................................................................................

D(x,y,z) = Σ( , , , ) = ..........................................................................................................................

D(x,y,z) = Π( , , , ) = ..........................................................................................................................

Partiendo de la forma canónica “Producto de sumas”, minimizar cada una de las expresiones

haciendo uso de los teoremas de Algebra de Boole.

R(x,y,z) = ....................................................................................................................................................

R(x,y,z) = ....................................................................................................................................................

R(x,y,z) = ....................................................................................................................................................

D(x,y,z) = ....................................................................................................................................................

D(x,y,z) = ....................................................................................................................................................

Expresión final de R(x,y,z) = .................................................................................................................

Expresión final de D(x,y,z) = .................................................................................................................

Con los datos de la tabla desarrollada, represente las funciones R y D en el mapa de Karnaugh.

Para la función R: Para la función D:

YZ X 00 01 11 10

0

1

YZ

X 00 01 11 10

0

1

Partiendo del mapa de Karnaugh, determine las expresiones algebraicas minimizadas.

R(x,y,z) = ...................................................................................................................................................

R(x,y,z) = ...................................................................................................................................................

D(x,y,z) = ...................................................................................................................................................

D(x,y,z) = ...................................................................................................................................................

Expresión final de R(x,y,z) = .................................................................................................................

Expresión final de D(x,y,z) = .................................................................................................................

En el recuadro siguiente, dibuje el circuito lógico que representa la solución a las funciones lógicas R y

D mejor optimizadas.





Observaciones

5.3 DISEÑO DE UN COMPARADOR BINARIO DE 2 BITS

Sean las variables binarias de dos bits: A y B (A=A1 A0 y B=B1 B0). Completar el diseño determinando la

expresión algebraica minimizada de F1, F2 y F3.

Ejemplo: para comparar los bits X y Y:

X Y F1(X < Y) F2(X = Y) F3(X > Y)

0 0 0 1 0

0 1 1 0 0

1 0 0 0 1

1 1 0 1 0

(X < Y) : F1 = ̅

(X = Y) : F2 = (X > Y) : F3 = ̅

Entonces, utilizando el ejemplo, completar la expresión algebraica para comparar los números A y B.

A < B: F1 = (A1 < B1) + (A1 = B1).(A0 < B0)

A = B: F2 = (A1 = B1).(A0 = B0)

A > B: F3 = (A1 > B1) + (A1 = B1).(A0 > B0)

F1 = .....................................................................................................................................

F1 = .....................................................................................................................................





F2 = .....................................................................................................................................

F2 = .....................................................................................................................................

F3 = .....................................................................................................................................

F3 = .....................................................................................................................................

En el recuadro siguiente, dibujar el circuito lógico que representa la solución a cada una de las

funciones minimizadas.

Implementar en el PROTEUS Isis, el esquema anterior tal que permita mostrar los resultados de las

comparaciones: LEDF1=ON si (A<B), LEDF2=ON si (A=B) y LEDF3=ON si (A<B).

Durante la simulación, manipular los controles de estado lógico (A1, A0, B1, B0) y anotar en la

siguiente tabla el resultado mostrado por los LEDs.

Números a Compara Resultado de la Comparación

A1 A0 B1 B0 LEDF1 LEDF2 LEDF3

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1





1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

Observaciones

6 CONCLUSIONES

7 BIBLIOGRAFÍA

8 ANEXO Ubicación de componentes en la ventana “Pick Devices”

Dispositivo Librería Sub-categoría Categoría AND, OR, NOT ACTIVE Gates Simulator Primitives NAND; NOR, XOR ACTIVE Gates Simulator Primitives 74LS11 74LS Gates and Inverters TTL 74LS series LOGICSTATE ACTIVE Logic Stimuli Debugging Tools LOGICPROBE (BIG) ACTIVE Logic Probes Debugging Tools


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