UNIVERSIDAD PEDAGOGICA Y TECNOLOGICA DE COLOMBIA SEDE SECCIONAL SOGAMOSO ESCUELA DE INGENIERIA ELECTRONICA LABORATORIO DE ELECTRONICA III

AMPLIFICADORES MULTIETAPA USANDO MODELO HIBRIDO HOscar Felipe Preze-mail: ingeperez24@uptc.edu.co

Abril 20 de 2012RESUMEN: En esta prctica se realiza el diseo y montaje de un amplificador multietapa usando transistores BJT y JFET, basndose en el modelo hibrido del transistor.Distinguir el funcionamiento tanto en DC como en AC de los amplificadores FET y BJT. Proporcionar las pautas bsicas para el diseo de amplificador de Audio. PALABRAS CLAVE: Ganancia, Impedancia, Parmetros Hbridos.

3. MATERIALES Y EQUIPOS Osciloscopio Generador de Seales Protoboard Resistencias de diferentes valores Multimetro Fuentes de alimentacin DC. Transistores BJT y JFET

1. INTRODUCCINUna de las principales aplicaciones de los transistores es la amplificacin de pequea seal. La amplificacin consiste en generar a la salida del dispositivo una seal elctrica idntica a la de entrada pero de mayor amplitud. Los amplificadores pueden ser de voltaje o de corriente dependiendo de la configuracin. Cuando se disea un amplificador, no es posible obtener las caractersticas deseadas (ganancia de tensin y resistencias de entrada y salida) con una nica etapa, por lo tanto, ser necesario utilizar ms de una etapa, resultando un amplificador multietapa en cascada (La salida de una etapa se conecta a la entrada de la siguiente).

4. PROCEDIMIENTO:Se desea disear un amplificador multietapa con las siguientes caractersticas: Avt = 66, RL = 91 y Zi > 100K, para esto se tiene: Dado que la carga es considerable, la primera etapa de diseo ser un amplificador en CC, con par-Darlington:

2. OBJETIVOSDisear e implementar un amplificador multietapa con transistores FET y BJT usando el modelo hibrido H.

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Teniendo el punto de operacin en DC, se miden los parmetros hbridos del transistor, para lo cual se tiene: Tabla 01: Parmetros Hbridos par Darlington:

hfc -12443.55

hic 1356.015

hrc 0.996

hoc 0.00027

Se calcula la Zin:Fig. 1: Etapa Colector Comn. Se establece una alimentacin de 24 V, para todo el amplificador, se asume RC = RL = 91. Para establecer Qac= 0.5: Ahora se prosigue a disear la segunda etapa, que ser un EC sin Bypass:

Se mide el Beta, del Darlington: = 12000

Se calculan las resistencias de polarizacin:

Fig. 2: Etapa Emisor Comn 1. Para esta etapa se asigna una ganancia de 11, se asume RC = 2k, con esto se tiene que:

Se asume ICQ = 5.0mA, y VCEQ = 11 V, se miden los parmetros hbridos del transistor que se presentan a continuacin: Tabla 02: Parmetros Hbridos:

hfe

hie () hre hoe (S) 180 1.10E-03 1.50E-04 2.60E-05

Se calcula la RE, para ajustar la ganancia de voltaje:

, despejando, RE = 163.16Se aproxima a 160.

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Tabla 02: Parmetros Hbridos:

hfeGarantizando Qac = 0.5:

hie () hre hoe (S) 180 1.10E-03 1.50E-04 2.60E-05

Se calcula la RE, para ajustar la ganancia de voltaje:

, despejando, RE = 100

Garantizando Qac = 0.5:

[

]

[Ahora se prosigue a disear la tercera etapa, que ser un E.C. sin Bypass, para esto se tiene:

]

Fig. 3: Etapa Emisor Comn 2. Para esta etapa se asigna una ganancia de 6, se asume RC = 2.2 k, con esto se tiene que:

Se contina ahora con el diseo de la etapa del FET, la cual va a garantizar una impedancia de entrada bastante grande, como ya se ha ajustado la ganancia de 66, esta etapa ser diseada para una ganancia de 1, el procedimiento es el siguiente:

Se asume ICQ = 5.0mA, y VCEQ = 8 V, se miden los parmetros hbridos del transistor que se presentan a continuacin:

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R2 RD C VDD C J2N5485 J1 VIN R1 R17 RS CS

Para el clculo de los condensadores, se tiene en cuenta la frecuencia de operacin mnima, y se aplican las ecuaciones,:

Donde =2**f, y Z es la impedancia equivalente que ve C en paralelo.

5. ANLISIS DE RESULTADOS0

Fig. 4. Etapa Source Comn. Los parmetros importantes del J-FET son IDSS y VGSoff, estos parmetros se miden experimentalmente y se obtiene para este caso la Tabla 04. Tabla 04: IDSS y VGSoff del J-FET.

Las tablas con los resultados y sus errores se encuentran adjuntas al final del documento en la seccin de los anexos. Experimentalmente se obtiene una ganancia de 65.8 y de 62 en otra medicin, las cuales son cercanas a la ganancias de diseo, hay un error mximo del 6 % aproximadamente, esto se debe al porcentaje de error de los diferentes elementos, a cambios trmicos, as como de las mediciones experimentales de los parmetros de los transistores, al cambiar los transistores por otros similares, se observa un ligero pero notorio cambio en la ganancia y en el punto de operacin, adems el buen comportamiento del amplificador obedece a un buen acople de impedancias.

VGSOFF -3,60E+00

IDSS 8,40E-03

Con estos valores se asume , y para establecer la IDQ, se usa la siguiente expresin: ; De la Ecuacin De Shocley: [ ] ,

6. PREGUNTASa. Cmo est conformado el modelo hibrido H para trabajar a altas frecuencias? cules son las diferencias y similitudes con el modelo usado en estas prcticas?

Para calcular la transconductancia se usa la ecuacin: [ Se despeja ZL a travs de la ecuacin: b. Se obtiene RD a partir de la ecuacin: ]

Consulte acerca del modelo hibrido pi del transistor y explique cmo funciona. El modelo hibrido es importante cuando el transistor se utilza en alta frecuencia, en la fig se muestra el modelo r para bajas frecuencias.

Se asume VGG usando la ecuacin: | |

De la equivalente de Thvenin a la entrada, se obtiene:

Para garantizar la impedancia de entrada: RG = ZI = 120K. Ahora se calculan R1 y R2:

Parmetros del modelo pi

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rbb= resistencia de dispersin de base rbe = resistencia que representa el efecto de recombinacin de los portadores minoritarios en la base rbc = resistencia debida al efecto Early o modulacin del ancho de base rce = resistencia entre colector y emisor salida gmvbe= corriente de cortocircuito en la salida, depende de la polarizacin emisor-base c. Realice una tabla donde se especifiquen las principales caractersticas de cada una de las etapas utilizadas para la construccin del amplificador.Z entrada Emisor comn sin C Colector comn Source Comn Media Alta Alta Z salida Media Baja media Av