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Grundlagen der

Digitaltechnik

Skriptversion 1.8

22. März 2019

FH Aachen

FB5 Elektrotechnik und Informationstechnik

Institut für Mikrowellen- und Plasmatechnik

Lehrgebiet Hoch- und Hoechstfrequenztechnik

Prof. Dr.-Ing. H. Heuermann1

1Dieses Skript entstand unter Mitarbeit von R. Hübner, S. Yazici und K. Guennoun. Deren Mitarbeit

wurde durch die Studiengebühren und QV-Mittel finanziert.

IV

Autor:

Prof. Dr.-Ing. Holger Heuermann

Lehrgebiet für Hoch- und Höchstfrequenztechnik

und

Institut für Mikrowellen- und Plasmatechnik

8. korrigierte Auflage und erweiterte Auflage 03.2019

Dieses Skriptum ist urheberrechtlich geschützt. Die dadurch begründeten Rechte gemäß Paragraph53 des Urheberrechtsgesetzes, insbesondere die der Übersetzung, des Nachdrucks, der Entnahmevon Abbildungen, der Mikroverfilmung oder ähnlichem Wege der Speicherung in Datenverarbei-tungsanlagen bleiben, auch bei nur auszugsweise Verwertung, vorbehalten.

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© by Prof. H. Heuermann 2019

Printed in Germany

Inhaltsverzeichnis V

Inhaltsverzeichnis

1 Einführung 1

1.1 Ziele der Vorlesung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

1.2 Physikalische Größen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

1.2.1 Internationales Einheitensystem (SI) . . . . . . . . . . . . . . . . . . 2

1.2.2 Beispiele abgeleiteter Einheiten . . . . . . . . . . . . . . . . . . . . . 3

1.2.3 Wichtige Konstanten . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

1.2.4 Umrechnung auf andere Einheiten . . . . . . . . . . . . . . . . . . . 4

2 Grundlagen der Elektrotechnik 5

2.1 Grundgrößen der Elektrotechnik . . . . . . . . . . . . . . . . . . . . . . . . 5

2.1.1 Die elektrische Ladung Q . . . . . . . . . . . . . . . . . . . . . . . . 5

2.1.2 Der elektrische Strom I . . . . . . . . . . . . . . . . . . . . . . . . . 6

2.1.3 Die elektrische Spannung U . . . . . . . . . . . . . . . . . . . . . . . 7

2.2 Das elektrische Feld . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

2.2.1 Ladung auf Nichtleitern . . . . . . . . . . . . . . . . . . . . . . . . . 8

2.2.2 Ladung auf Elektroden . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2.2.3 Kapazität und Kondensator . . . . . . . . . . . . . . . . . . . . . . . 10

2.2.4 Elektrische Leistung . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

2.2.5 Anwendungsbeispiel der TI . . . . . . . . . . . . . . . . . . . . . . . 11

2.3 Ohmsches Gesetz und Stromkreise . . . . . . . . . . . . . . . . . . . . . . . 13

2.3.1 Widerstand und Leitwert . . . . . . . . . . . . . . . . . . . . . . . . 13

2.3.2 Ohmsches Gesetz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

2.3.3 Wirkungsgrad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2.3.4 Serienwiderstand und Spannungsteiler . . . . . . . . . . . . . . . . . 15

2.3.5 Parallelwiderstand und Stromteiler . . . . . . . . . . . . . . . . . . . 16

2.3.6 Kirchhhoffsche Regeln . . . . . . . . . . . . . . . . . . . . . . . . . . 17

3 Logische Grundfunktionen der Digitaltechnik 21

3.1 Die logischen Grundfunktionen . . . . . . . . . . . . . . . . . . . . . . . . . 21

VI Inhaltsverzeichnis

3.2 Aufstellung logischer Funktionen . . . . . . . . . . . . . . . . . . . . . . . . 25

3.2.1 Das Karnaugh-Diagramm . . . . . . . . . . . . . . . . . . . . . . . . 27

3.3 Abgeleitete Grundfunktionen . . . . . . . . . . . . . . . . . . . . . . . . . . 30

4 Schaltungstechnische Realisierung der Grundfunktionen 33

4.1 Elektronische Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

4.1.1 Der ideale Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

4.1.2 Der reale Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

4.1.3 Der Schaltinverter . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

4.1.4 Schaltnetzwerke mit Einheitsschaltern . . . . . . . . . . . . . . . . . 38

4.1.5 Schaltnetzwerke mit komplementären Schaltern . . . . . . . . . . . . 39

4.2 Schaltungstechnische Realisierung mit Bipolartransistoren . . . . . . . . . . 41

4.2.1 Schaltungstechnische Grundlagen zur Diode . . . . . . . . . . . . . . 41

4.2.2 Schaltungstechnische Grundlagen zu Bipolartransistoren . . . . . . . 42

4.2.3 Transistor-Transistor-Logik (TTL) (seit 1961) . . . . . . . . . . . . . 43

4.2.3.1 Open-Collector-Ausgänge . . . . . . . . . . . . . . . . . . . 46

4.2.3.2 Tristate-Ausgänge . . . . . . . . . . . . . . . . . . . . . . . 48

4.3 Schaltungstechnische Realisierung mit MOS-Transistoren . . . . . . . . . . . 49

4.3.1 Aufbau der MOS-Transistoren (seit 1976) . . . . . . . . . . . . . . . 49

4.4 Schaltverhalten von CMOS-Invertern . . . . . . . . . . . . . . . . . . . . . . 53

4.5 CMOS-Transmission-Gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

4.6 Elektronische Schnittstellen . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

4.6.1 Grundschaltungen der Differenzverstärker . . . . . . . . . . . . . . . 64

4.6.2 Gleichtakt- und Differenzverstärkung . . . . . . . . . . . . . . . . . . 66

4.6.3 Grundlagen der Operationsverstärker . . . . . . . . . . . . . . . . . . 68

4.6.4 Digital-/Analog-Wandler . . . . . . . . . . . . . . . . . . . . . . . . . 72

4.6.5 Analog/Digital-Wandler . . . . . . . . . . . . . . . . . . . . . . . . . 73

4.7 CMOS-Schaltwerke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

4.7.1 Das RS-Flip-Flop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

4.7.2 Das statische D-Flip-Flop . . . . . . . . . . . . . . . . . . . . . . . . 77

4.7.3 Das dynamische D-FF . . . . . . . . . . . . . . . . . . . . . . . . . . 78

4.7.4 N-Bit Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

4.7.5 Das JK-Flip-Flop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

5 Digitale Speicher 81

5.1 Der Nur-Lese-Speicher (ROM) . . . . . . . . . . . . . . . . . . . . . . . . . 82

5.1.1 Dekoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

Inhaltsverzeichnis VII

5.1.2 Das Speicherfeld . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

5.1.3 Gesamtarchitektur eines ROMs . . . . . . . . . . . . . . . . . . . . . 84

5.2 Das EPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

5.3 Elektrisch umprogrammierbare Speicher (EEPROM) . . . . . . . . . . . . . 86

5.4 Statische Speicher . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

5.5 Dynamische Speicher . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

5.6 Magnetspeicher . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

5.7 Optische Speicher . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

6 Highspeed-Datentransfer 97

6.1 Übertragungskennlinien des Differenzverstärkers . . . . . . . . . . . . . . . . 97

6.2 Emittergekoppelte Logik (ECL) . . . . . . . . . . . . . . . . . . . . . . . . . 100

6.2.1 Übertragungskennlinie des npn-Differenzverstärkers . . . . . . . . . . 100

6.2.1.1 PECL-Gatter . . . . . . . . . . . . . . . . . . . . . . . . . . 100

6.3 Current Mode Logik (CML) . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

6.3.1 CML-Gatter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

6.4 Datenübertragung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

6.4.1 Architekturen von Übertragungsstrecken . . . . . . . . . . . . . . . . 107

6.4.2 Differentielle Übertragungsleitungen . . . . . . . . . . . . . . . . . . 109

6.5 Augendiagramme und BER-Test . . . . . . . . . . . . . . . . . . . . . . . . 111

6.6 Modernste CML-Gatterbausteine . . . . . . . . . . . . . . . . . . . . . . . . 112

7 Der Mikrocomputer 123

7.1 Der Mikroprozessor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

7.1.1 Rechenwerke . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

7.1.2 Arithmetische Operationen . . . . . . . . . . . . . . . . . . . . . . . 126

1

Kapitel 1

Einführung

1.1 Ziele der Vorlesung

• Grundkenntnisse in der Digitaltechnik, digitaler Komponenten bis hin zum Computer.

Der Computer besteht aus Subsystemen:

− Processor

− verschiedenen elektronische Speichern

− verschiedenen elektromechanischen Speichern

− Übertragungssysteme (Bus-Systeme)

− Netzteil

− diversen elektronischen Schnittstellen

Alle Subsysteme haben gemein, dass es elektronische Schaltungen sind.Ein überwiegender Teil der enthaltenen Komponenten ist in digitalerSchaltungstechnik realisiert.

Deshalb werden zum Grundverständnis die

− Grundlagen der Elektronik &

− Grundlagen der Digitalschaltungen

benötigt.

Literatur: Schiffermann & Schmitz: Technische Informatik 1+2 (Springer-Verlag)Tietze & Schenk: Halbleiterschaltungstechnik (Springer-Verlag)u.v.a.

2 Einführung

1.2 Physikalische Größen

Physikalische Größen unterteilt man in

a) Basisgrößenb) abgeleitete Größen

!Jede physikalische Größe ist das Produkt auseinem Zahlenwert und einer Einheit !

Beispiel: Zeit = 5 SekundenPhysikalische Größe Zahlenwert Einheit

t = 5 s

1.2.1 Internationales Einheitensystem (SI)

1954: „Système International d’Unitès“ (SI)mit 7 Basiseinheiten

Basiseinheit des SI

für ist kurzStromstärke das Ampere AZeit die Sekunde sLänge das Meter mMasse das Kilogramm kgTemperatur das Kelvin KStoffmenge das Mol molLichtstärke die Candela dd

1.2 Physikalische Größen 3

SI - Vorsätze für dezimale Vielfache und Teile

Vorsatz Kurzzeichen Bedeutung Vorsatz Kurzzeichen BedeutungDeka da 101 Dezi d 10−1

Hekto h 102 Zenti c 10−2

Kilo k 103 Milli m 10−3

Mega M 106 Mikro µ 10−6

Giga G 109 Nano n 10−9

Tera T 1012 Pico p 10−12

Peta P 1015 Femto f 10−15

Exa E 1018 Atto a 10−18

Beispiel: l = 0,001m → l = 1mm

1.2.2 Beispiele abgeleiteter Einheiten

Größe Formelzeichen Einheit Kurzzeichen Beziehung zurBasisgröße

Frequenz f Hertz Hz = 1s

Spannung U Volt V = WA

= kgm2

s3A

Leistung P Watt W = kg m2

s3

Ladung Q Coulomb C = As

Kapazität C Farad F = AsV

= s4A2

kg m2

Dielektrizitäts-konstante

ε - Fm

= s4A2

kg m3

Widerstand R Ohm Ω = VA

= s3A2

kg m2

Arbeit W Joule J = Ws = kg m2

s2

4 Einführung

1.2.3 Wichtige Konstanten

Lichtgeschwindigkeit:

• Präzise im Vakuum: c0 = 299792456 ± 1, 1 ms

• Genähert im Vakuum und Luft: c0 = 300000 kms

= 3 · 108 ms

Elektrische Feldkonstante:oder absolute Dielektrizitätskonstante

ǫ0 = 8,854 ·10−12 A·sV ·m

bzw Fm

Elementarladung:

e = q = 1, 602 · 10−19 C

1.2.4 Umrechnung auf andere Einheiten

Si- Einheit kurz Alternativ kurz Umrechnung

Länge m Ångström Å 1Å = 10−10 m

Länge m inch in 1 in = 0, 0254m

5

Kapitel 2

Grundlagen der Elektrotechnik

Es wird in diesem Kapitel nur der sog. Gleichstromkreis und das sog. statische elektrischeFeld behandelt.

⇒ Ausreichend zur Beschreibung vona) stationären Zuständen in dynamischen Schaltungen.b) über die Zeit gemittelte Zustände.

Beispiel zua) Eigenschaften einer Digitalschaltung für die möglichen diskreten Zustände.b) Energieverbrauch eines Bauteils.

2.1 Grundgrößen der Elektrotechnik

2.1.1 Die elektrische Ladung Q

Alle elektrischen Erscheinungen beruhen auf der Anhäufung oder Bewegung elektrischerLadungen. Das am Häufigsten eingesetzte Teilchen zur Erzeugung einer Ladung(smenge)ist das Elektron mit der Elementarladung

e = 1,602 · 10−19 C

⇒ Q = n · e n: ganzzahlige Vielfache

Einheit: C (Coulomb) = A · s (Amperesekunde)

⊕ : positive Ladung : Elektronenmangel⊖ : negative Ladung : Elektronenüberschuss

6 Grundlagen der Elektrotechnik

2.1.2 Der elektrische Strom I

Unter dem elektrischen Strom I versteht man die kontinuierliche Bewegung der Ladungs-menge Q innerhalb der Zeitraumes t:

I =Q

tEinheit: As

s= A (Ampere)

Physikalische Stromrichtung: ⊖ −→⊕

Technische Stromrichtung: ⊕ −→⊖

Das schaltungstechnische Symbol der elektrischen Stromquelle ist im Bild 2.1 dargestellt.

Bild 2.1: Stromquelle nach DIN 40700

Die Konstantstromquelle liefert einen konstanten Strom Iq. Die sich an der Stromquelleeinstellende Spannung U ist abhängig von der ohmschen Last, an der die Stromquelleangeschlossen sein muss.

2.1 Grundgrößen der Elektrotechnik 7

2.1.3 Die elektrische Spannung U

α.: Die Quellenspannung Uq

Verhältnis der zur Ladungstrennung notwendigenArbeit Wzu zur Ladungsmenge Q

Uq =Wzu

QEinheit: V ·A·s

A·s= V (Volt)

Bild 2.2: Quellenspannung

Die Konstantspannungsquelle liefert die konstanten Spannung Uq. Der sich an der Span-nungsquelle einstellende Strom I ist abhängig von der ohmschen Last.

Beispiele realer Spannungsquellen:- Akkumulatoren- Solarzellen- geladene Kondensatoren u.v.m.


β.: Der Spannungsabfall U

Verhältnis der zwischen zwei Klemmen absorbierten Energie Wab zur Ladung Q

U =W ab

Q

Bild 2.3: Spannungsabfall

2.2 Das elektrische Feld

Ein elektrisches Feld entsteht in der Umgebung von Körpern,die positiv oder negativ geladen sind.

2.2.1 Ladung auf Nichtleitern

Viele Nichtleiter wie Bernstein, Glas, Hartgummi können durchReibung (=Arbeit) an der Oberfläche elektrisch geladen werden.

Große technische Relevanz:

ESD-Probleme (ESD: Electro Static Discharge)

Beispiel: Ein Handy muss am Antenneneingang 16 kV standhalten.

2.2 Das elektrische Feld 9

2.2.2 Ladung auf Elektroden

Elektroden sind ausgedehnte Leiteroberflächen.Der technisch wichtigste Fall ist der Plattenkondensator

Bild 2.4: Plattenkondensator

Plattenabstand: d Plattenfläche: AElektrische Feldstärke: ~E E = | ~E| = Uc

d[ Vm

]

Kraftwirkung auf eine Ladung Q′, die sich zwischen den Platten befindet:

~F = Q′ · ~E

~E, ~F : VektorgrößenE, F : zugehörigen Beträge ⇒ F = Q′ ·E

• Energiezufuhr bei elektrischer Trennung der Ladung

Wq =Q

2· Uc

• Energiezufuhr bei mechanischer Trennung der Ladung

Wq = d · F


2.2.3 Kapazität und Kondensator

Die Kapazität C eines Kondensators ist definiert durch

zugeführte Ladungsmenge Qentstandene Spannung U

C = QUc

somit gilt: Wq =C · U2

c2

Einheit: F : FaradF = C

V= As

V Bild 2.5: Symbol Kondensator

Technische Kondensatoren haben ein Dielektrikum zwischen den Platten:

Bild 2.6: Technischer Kondensator

Für den Zweiplattenkondensator gilt:

C = ε0 · εr ·A

d

Mit der elektrischen Feldkonstante ε0 = 8, 854 · 10−12 Fm

εr : 2− 2000

2.2.4 Elektrische Leistung

Leistung P Einheit W = V ·A

P = U · I oder P = Wt

= ArbeitZeit

2.2 Das elektrische Feld 11

2.2.5 Anwendungsbeispiel der TI

Gegeben: 0, 35µm CMOS-Prozess ⇒ Transistorlänge L = 0, 35µm

Bild 2.7: Anwendungsbeispiel

Dielektrikum:SiO2 : εr = 4d = 70 Å

a) Gesucht: Kapazität C

C = ε0 · εr ·L2

d= 0, 6 · 10−15 F = 0, 6 fF

b) Gesucht: Ladung Q für Logikspannung U = 3, 3V

C =Q

U→ Q = C · U ⇒ Q = 2 fC

c) Gesucht: Anzahl der Elektronen ne pro Transistorzelle

ne =Q

ene = 12000

d) Gegeben: CPU-Fläche: 10× 10mm2 50 % Transistoren mit 0, 35 × 0, 35µm2

Gesucht: Anzahl der Transistoren ntr

nTr = 400 · 106

e) Gegeben: η = 5% Verlustleistung beim Schalten mit der Taktfrequenz von fT = 1GHzGesucht: Verlustleistung Pv der CPU

Pv =Wv

t= f ·Wv Wv =

C

2· U2 · nTr · η

Pv = f · C2· U2 · nTr · η = 1 · 109 1

s· 0, 6 · 10

−15 F

2· 3, 32 V 2 · 0, 05 · 400 · 106

Pv = 65, 3W


f) Gegeben: Durchschlagspannung von SiO2 beträgt 700M Vm

Gesucht: Bei welcher Spannung schlagen die CMOS-Transistoren durch?

d = 70 Å= 7nm

UDurch = 700 · 106 V

m· 7 · 10−9 m

UDurch = 4, 9V ⇒ Großes Problem in der Praxis!

2.3 Ohmsches Gesetz und Stromkreise 13

2.3 Ohmsches Gesetz und Stromkreise

2.3.1 Widerstand und Leitwert

Freie Bewegung der Ladungsträger werden mehr oder weniger behindert.Ursache: Kristallgitter, Wärmeschwingungen, u.v.m.

Widerstand R Einheit Ω (Ohm) =V

A

Symbol eines Widerstandes: ——– ——–

Jedes Material hat nur eine endliche

elektrische Leitfähigkeit κ Einheit S(iemens)/m bzw. 1Ωm

Bild 2.8: elektrische Leitfähigkeit

R =ℓ

κ · A

Beispiele für κ/ 1Ωm

Al : 35, 0 · 106

Cu : 56, 2 · 106

Typische Werte für Motherboard-Leitungen

Bild 2.9: Leitungsquerschnitt

Datenleitung w = 0, 1mm R für 10 cm Länge: 0, 5ΩStromleitung w = 2mm R für 10 cm Länge: 25mΩ


2.3.2 Ohmsches Gesetz

! In einem Leiter ist I zu U direkt und zu R umgekehrt proportional !

I =U

RMerke: U = R · I

Anwendungsbeispiele in der TI:

Gegeben: CPU mit einer Leistungsaufnahme PN von 50W bei 1, 9V anliegenderVersorgungsspannung und 10 cm - Versorgungsleitung (25mΩ)

Gesucht: Stromfluss I, Spannungsabfall auf der Leitung UL, Verlustleistung aufder Leitung PV , notwendige Betriebsspannung UB.

Schaltbild:

Bild 2.10: Schaltbild

PN = Ucpu · I ⇒ I =50W

1, 9VI = 26, 3A

UL = R · I ⇒ UL = 0, 025Ω · 26, 3A Ul = 0, 65V

PV = UL · I ⇒ PV = 0, 65V · 26, 3A PV = 17W

UB = UL + Ucpu UB = 2, 55V

! 2. Kühler und 2. Accu ?


2.3.3 Wirkungsgrad

Wirkungsgrad =Nutzleistung PN

zugeführte Leistung

zugeführte Leistung = Nutzleistung PN + Verlustleistung PV

kurz η =PN

PN + PV

η : Eta

2.3.4 Serienwiderstand und Spannungsteiler

Bild 2.11: Serienwiderstand

Gesamtwiderstand einerSerienschaltung von n Widerständen:

Rs =n∑

i=1

Ri

n = 2 : Rs = R1 + R2

Bild 2.12: Spannungsteiler

Spannungsteiler

UB =n∑

i=1

Ui

n = 2 : UB = U1 + U2

(Ohmsches Gesetz:) I =U1

R1; I =

U2

R2⇒ U1

R1=

U2

R2

⇒ U1

U2=

R1

R2

⇒ I =UB

R1 + R2⇒ UB

U1=

R1 + R2

R1


2.3.5 Parallelwiderstand und Stromteiler

Bild 2.13: Parallelschaltung

Gesamtwiderstand einer Parallelschaltungaus n Widerständen:

1

Rp=

n∑

i=1

1

Ri

n = 2 :1

Rp

=1

R1+

1

R2oder Rp =

R1 · R2

R1 + R2

Bild 2.14: Stromteiler

Stromteiler

I =n∑

i=1

Ii

n = 2 : I = I1 + I2

Ohmsches Gesetz:

UB = R1 · I1 ; UB = R2 · I2 ; UB = Rp · I

⇒ R1 · I1 = R2 · I2 R1 · I1 = Rp · I

I1

I2=

R2

R1

I

I1=

R1 + R2

R2


2.3.6 Kirchhhoffsche Regeln

Einfache elektrische Netzwerke beinhalten Spannungsquellen und Widerstände.Zur Analyse von Netzwerken verwendet man Zählpfeile mit beliebiggewählten Richtungen.

Spannungsquellen:Symbol und Zählpfeile

Bild 2.15: Spannungsquellen

Widerstand:

Symbol und Zählpfeile Beispiel

Bild 2.16: Symbol Widerstand

R =U1

I1

Bild 2.17: Beispiel Widerstand

Rx =−Ux

Ix

Typisches Netzwerk für die Datenübertragung (statische Berechnung):

Bild 2.18: Netzwerk für Datenübertragung

⇒ Enthält Knoten (hier 3) und Maschen (hier 6 bzw. 3).


Darstellung der Maschen und Knoten

Bild 2.19: Maschen und Knoten

1. Kirchhoffsche Regel

!In jedem Knotenpunkt eines Netzwerkes ist die Summe der

zufließenden gleich der Summe der abfließenden Ströme !

∑Izu =

∑Iab bzw.

∑I = 0

Beispiel:K2 : I3 + Iq2 = I2 bzw. I3 + Iq2 − I2 = 0K3 : −Iq1 + I1 + I2 − Iq2 = 0

2. Kirchhoffsche Regel

! Beim Umlaufen einer Masche ist die Summe aller Spannungen gleich Null !

∑U = 0

Beispiel:M1 : −Uq1 + U1 = 0M2 : −U1 + U3 + U2 = 0M4 : −Uq1 + U3 + Uq2 = 0


Anwendung der Kirchhoffschen Regeln

Beispiel 1: Spannungsteiler

Bild 2.20: Beispiel Spannungsteiler

Hier nur eine Masche:

M1 : −Uq + U1 + U2 = 0 Uq = U1 + U2

Beispiel 2: Stromteiler

Bild 2.21: Beispiel Stromteiler

K1 : Ib − I1 − I2 = 0 ⇒ IB = I1 + I2


Beispiel 3: Stromversorgung für 2 CPU’s

Gegeben: Spannungsquelle: Uq = 3V und 0, 05Ω Innenwiderstand = Ri,CPU-Widerstand: 0, 15Ω = RCPU1,2

= R1 , Leitungsverluste Rv = 0, 025ΩGesucht: Spannungen an CPU1 und CPU2 für Aufbau

Aufbau:

Bild 2.22: Aufbau

M1 : −U1 − Uv − Ui + UQ = 0 (1)M2 : −Uq + Ui + Uv + U2 = 0 (2)

aus (1) : U1 = Uq − Ui − Uv

aus (2) : U2 = Uq − Ui − Uv

⇒ U1

!= U2 (3)

(gegeben durch Symmetrie)

Ui, Uv sind unbekannt.

⇒ I1 = I2 = I da Rv und R1 gleich (gegeben durch Symmetrie)

K1 : Iq − 2I = 0

Ui = +Ri · Iq = +2Ri · IUv = Rv · I (R1 = Rcpu)

U1 = Rcpu · I = R1 · I ⇒ I =U1

R1in (3)

U1 = Uq − 2Ri · I −Rv · IU1 · (R1 + 2Ri + Rv) = Uq ·R1

U1 =Uq ·R1

R1 + 2Ri + Rv=

3V · 0, 15Ω0, 15Ω + 0, 1Ω + 0, 025Ω

U1 = 1, 64V ⇒ Ri sehr problematisch !

21

Kapitel 3

Logische Grundfunktionen der

Digitaltechnik

3.1 Die logischen Grundfunktionen

Zwei Zustände:

entweder: High = H = 1 > UH

oder: Low = L = 0 < UL

UH : Schwellspannung für den High-Zustand

UL: Schwellspannung für den Low-Zustand

xi: Eingangsgröße des Einganges i = 1, 2, 3, ...

y: Ausgangsgröße

a) Konjunktion,UND-Verknüpfung

x1 x2 y = x1 · x2

0 0 00 1 01 0 01 1 1

b) Disjunktion,ODER-Verknüpfung

x1 x2 y = x1 + x2

0 0 00 1 11 0 11 1 1

c) Negation,NICHT-Operation

x y = x

0 11 0

d) Exklusiv ODER,XOR-Operation

x1 x2 y = x1 ⊕ x2

0 0 00 1 11 0 11 1 0

Tab. 3.1. Wahrheitstabelle der logischen Grundverknüpfungen

22 Logische Grundfunktionen der Digitaltechnik

In MATLAB

Konjunktion, UND: y = x1 ∧ x2 = x1 · x2 = x1 x2 y = x1 & x2 (3.1)

Disjunktion, ODER: y = x1 ∨ x2 = x1 + x2 y = x1 | x2 (3.2)

Negation, NICHT: y = x y = ∼ x (3.3)

Exklusiv ODER: y = x1 ⊕ x2 y = x1 xor x2 (3.4)

∧: unten offen ≡ UND

∨: oben offen ≡ ODER

+ ≡ ODER hilft bei der folgenden “Booleschen Algebra“

Anm.: MATLAB ist das bei Ingenieuren am häufigsten genutzte Mathematikprogramm.

3.1 Die logischen Grundfunktionen 23

Axiome (Anm.: · = UND) Duale Form (Anm.: + = ODER)Operation mit 0 und 1:x · 1 = x (3.1a) x+0 = x (3.1b)Gesetz für die Negation:x · x = 0 (3.2a) x + x = 1 (3.2b)Kommutatives Gesetz:x1 · x2 = x2 · x1 (3.3a) x1 + x2 = x2 + x1 (3.3b)Distributives Gesetz:x1 · (x2 + x3) = x1 · x2 + x1 · x3 (3.4a) x1 + x2 · x3 = (x1 + x2) · (x1 + x3) (3.4b)

Theoreme Duale FormAssoziatives Gesetz :x1 · (x2 · x3) = (x1 · x2) · x3 (3.5a) x1 + (x2 + x3) = (x1 + x2) + x3 (3.5b)De Morgans-Gesetz :x1 · x2 = x1 + x2 (3.6a) x1 + x2 = x1 · x2 (3.6b)Absorptionsgesetz:x1 · (x1 + x2) = x1 (3.7a) x1 + x1 · x2 = x1 (3.7b)Tautologie:x · x = x (3.8a) x + x = x (3.8b)Doppelte Negation:x = x (3.9a)Operationen mit 0 und 1:x · 0 = 0 (3.10a) x + 1 = 1 (3.10b)0 = 1 (3.11a) 1 = 0 (3.11b)

Tab. 3.2. Axiome und abgeleitete Gesetze der Schaltalgebra

Beispiel 1:

x1 x2 x1 · x2 y = x1 + x1 · x2

0 0 0 00 1 0 01 0 0 11 1 1 1

Tab. 3.3. Verifikation des Absorptionsgesetzes x1 + x1 · x2 = x1

Beispiel 2:

Es soll hier anhand der Axiome der Tab. 3.2. die Aussage x + x = x bestätigt werden.

x + x = (x + x) · 1 gemäß (3.1a)= (x + x) · (x + x) gemäß (3.2b)= x + (x · x) gemäß (3.4b)= x + 0 gemäß (3.2a)= x gemäß (3.1b)


Bild 3.1: Schaltsymbole nach IEC 60617-12:1997 bzw. DIN 40900 (verwendet in dieser Vorle-sung)

Bild 3.2: Schaltplansymbole, wie in den USA und international verwendet

3.2 Aufstellung logischer Funktionen 25

3.2 Aufstellung logischer Funktionen

Gegeben ist oft die Wahrheitstabelle, die auch als Wahrheitstafel oder Funktionstabellebezeichnet wird.

Gesucht wird oft die logische Funktion, deren direkte Realisierung und deren möglichsteinfache Umsetzung. Dieses soll am folgenden Beispiel verdeutlicht werden.

Zeile x1 x2 x3 y

1 0 0 0 02 0 0 1 03 0 1 0 14 0 1 1 05 1 0 0 16 1 0 1 07 1 1 0 18 1 1 1 0

Tab. 3.4. Beispiel: Wahrheitstabelle für y = (x1 + x2)x3

1.: Aufstellung der Funktionen bei denen die Ausgangsvariable y den Wert 1 besitzt:

Zeile 3: K3 = x1 x2 x3 (3.5)

Zeile 5: K5 = x1 x2 x3 (3.6)

Zeile 7: K7 = x1 x2 x3 (3.7)

Die Terme K3, K5, K7 werden auch als Minterme bezeichnet.

2.: Disjunktion (ODER-Verknüpfung) aller Produktterme:

y = K3 + K5 + K7 (3.8)

y = x1 x2 x3 + x1 x2 x3 + x1 x2 x3 (3.9)

Diese disjunktive Normalform wird als DNF abgekürzt.

Diese DNF nach (3.9) wird auch als vollständige DNF oder kanonische DNF (KDNF)bezeichnet. Alternativ kann man auch eine konjunktive Normalform (KNF) über UND-

Verknüpfungen anwenden.


3.: Direkte Umsetzung der logischen Funktion:

Bild 3.3: Direkte Realisierung der logischen Funktion y = x1 x2 x3 + x1 x2 x3 + x1 x2 x3

4.: Vereinfachung der logischen Funktion:

y = [x1 x2 + x1 (x2 + x2)]x3 (3.10)

Unter Einsatz der Bedingungen aus (3.2b) und (3.1a) folgt:

y = (x1 x2 + x1)x3 (3.11)

Mittels dem distributiven Gesetz aus (3.4b) folgt:

y = (x1 + x2)(x1 + x1)x3 (3.12)

Durch erneute Anwendung der Bedingungen aus (3.2b) und (3.1a) folgt:

y = (x1 + x2)x3 (3.13)


Bild 3.4: Vereinfachte Realisierung der logischen Funktion y = x1 x2 x3+ x1 x2 x3+ x1 x2 x3 =(x1 + x2)x3

3.2.1 Das Karnaugh-Diagramm

Für kleine Digitalschaltungen wurde ein grafisches Verfahren entwickelt, mit dem man dieVereinfachungen schnell durchführen kann. Dieses grafische Verfahren wird nach dem bzw.den Erfindern entweder als Karnaugh-Diagramm oder Karnaugh-Veitch-Diagramm (kurzKV-Diagramm) bezeichnet.

Beispiel 1:

x1 x2 y

0 0 00 1 01 0 01 1 1

Tab. 3.5. Wahrheitstabelle der UND-Funktion

Das zugehörige KV-Diagramm ist im Bild 3.5 dargestellt.

Bild 3.5: Karnaugh-Diagramm der UND-Funktion

Im Weiteren wird anhand eines komplexeren Beispiels die Funktionsweise dargestellt.


Beispiel 2:

x1 x2 x3 x4 y0 0 0 0 10 0 0 1 10 0 1 0 10 0 1 1 10 1 0 0 10 1 0 1 00 1 1 0 00 1 1 1 01 0 0 0 11 0 0 1 01 0 1 0 11 0 1 1 11 1 0 0 01 1 0 1 01 1 1 0 11 1 1 1 1

KV-Diagramm mit den Feldern für die High-Ausgangszustände:

Bild 3.6: Wahrheitstafel mit zugehörigem Karnaugh-Diagramm

Merke: Jede 1 muss einmalig erfasst sein!


Linkes Feld in B: K1 = x1 x2 x3 x4 (3.14)

Rechtes Feld in B: K2 = x1 x2 x3 x4 (3.15)

Gesamtes Feld B: K1 + K2 = x1 x2 x3 x4 + x1 x2 x3 x4 (3.16)

Gesamtes Feld B: K1 + K2 = x1 x3 x4 (x2 + x2 ) = x1 x3 x4 (3.17)

Merke: Wechselt eine Eingangsgröße innerhalb eines Feldes,so ist diese in der Funktion nicht zu berücksichtigen.

Es kann dem KV-Diagramm direkt entnommen werden, dass gilt:

KB = x1 x3 x4 , KD = x1 x2 (3.18)

KC = x1 x3 , KA = x2 x4 (3.19)

Gesamtfunktion: y = KA + KB + KC + KD (3.20)

Gesamtfunktion: y = x2 x4 + x1 x3 x4 + x1 x3 + x1 x2 (3.21)

Übung: Setzen Sie die Wahrheitstabelle 3.4 über das Karnaugh-Diagramm in eine Digi-talschaltung um.


3.3 Abgeleitete Grundfunktionen

y=x1 + x2 y = x1 · x2 y = x1 + x2 y = x1 · x2 y = x1 ⊕ x2 y = x1 ⊕ x2

OR AND NOR NAND EXOR EXNORx1 x2 ANTIV AEQUIV0 0 0 0 1 1 0 10 1 1 0 0 1 1 01 0 1 0 0 1 1 01 1 1 1 0 0 0 1

Bild 3.7: Aus der UND- bzw. ODER-Funktion abgeleitete Grundfunktionen

In der modernen Digitaltechnik verfügt man sehr oft über sowohl xi als auch über xi.

Die abgeleiteten Grundfunktionen lassen sich über die folgenden Berechnungen einfachangeben.

Über die Negation mit den Gleichungen (3.6b) für NOR und (3.6a) für NAND:

x1 NORx2 = x1 + x2 = x1 x2 (3.22)

x1 NANDx2 = x1 x2 = x1 + x2 (3.23)

Über die Äquivalenz-Funktion ergibt sich

y = x1 AEQUIV x2 = x1 x2 + x1 x2 (3.24)

Durch deren Negation erhält man die Antivalenz-Funktion:

y = x1 ANTIV x2 = x1 x2 + x1 x2 (3.25)

3.3 Abgeleitete Grundfunktionen 31

Praxis: In der Hardware lassen sich oft die NAND- und die NOR-Gatter einfacher (mitweniger Transistoren) umsetzen als die UND- und die ODER-Funktion.

UND-Funktion aus NAND-Gattern:

x1 x2 = x1 x2 = x1 NANDx2 (3.26)

UND-Funktion aus NOR-Gattern über De Morgans Gesetz und (3.6b):

x1 x2 = x1 x2 = x1 + x2 = x1 NOR x2 (3.27)

ODER-Funktion aus NAND-Gattern über (3.6a):

x1 + x2 = x1 + x2 = x1 x2 = x1 NANDx2 (3.28)

ODER-Funktion aus NOR-Gattern:

x1 + x2 = x1 + x2 = x1 NOR x2 (3.29)

Bild 3.8: Realisierung der Grundfunktionen mit NOR- und NAND-Gattern


Beispiel für die Anwendung von Netzwerken nach der DNF

Im Bild 3.3 wurde die direkte Realisierung der logischen Funktiony = x1 x2 x3 + x1 x2 x3 + x1 x2 x3

mittels NICHT-, UND- und ODER-Gatter dargestellt.

Das folgende Bild 3.9 zeigt eine Realisierung, die rein aus NAND-Gattern bestehen kann.Die dort noch dargestellen NICHT-Gatter können mittels der ersten Zeile aus Bild 3.8direkt aus einem NAND-Gatter aufgebaut werden.

Die drei UND-Gatter aus Bild 3.3 wurden durch NAND-Gatter ersetzt. Die Signale derAusgänge sind nun negiert. Mittels Gleichung (3.28) erkennt man, dass die negierten Ein-gangssignale über eine NAND-Verknüpfung einer ODER-Verknüpfung entsprechen.

Bild 3.9: Direkte Realisierung der logischen Funktion y = x1 x2 x3+ x1 x2 x3+ x1 x2 x3 mittelsNAND-Gatter

33

Kapitel 4

Schaltungstechnische Realisierung

der Grundfunktionen

4.1 Elektronische Schalter

4.1.1 Der ideale Schalter

geschlossener idealer Schalter: offener idealer Schalter:

R1in = 0Ω ⇒ Verlustleistung Pv = 0W ⇐ R0

in = ∞Ω

gute Näherung wäre:R1

in = 0, 1Ω R0in = 10MΩ

typische Werte für CMOS:R1

in = 30− 200Ω R0in = 1− 20MΩ

Weitere Eigenschaften des idealen Schalters:

− Leistungslose Ansteuerung− Schaltzeit tsw → 0ns− Temperaturunabhängig

Spannungsgesteuerte Schalter:

Us Rin

< 0, 5V R0in

> 2V R1in

34 Schaltungstechnische Realisierung der Grundfunktionen

4.1.2 Der reale Schalter

Modell für den statischen Fall:

Modell für den dynamischen Fall:

Umschaltverhalten:

on → off ähnlich off → on

4.1 Elektronische Schalter 35

4.1.3 Der Schaltinverter

Realisierungsform in unipolarer Transistorlogik

Symbol

Uin

VUout

V

< 0, 8 Vcc

> 3, 5 0

Logikschaltung

Beispiel für 5V - Logikschaltung:

Gegeben: Vcc = 5V, Rv = 1 kΩ, U0in < 0, 8V, U1

in > 3, 5V, Ron = 100Ω, Roff = 1MΩ

Gesucht: Lastwiderstand RL bei Einhaltung der Logikpegel und Verlust Pv

Zustand 1: U0in < 0, 8V → Uout > 3, 5V

Ersatzschaltbild (ESB):

Wahl: Uout = 4V

Näherung: Roff//RL = Rp!= RL

SpannungsteilerVcc

Uout=

Rv + RL

RL⇒ RL ·

5

4= Rv + RL

⇒ RL = Rv · 4 ⇒ RL ≥ 4 k Ω


Verluste: Pv = Vcc · Imit I =

V cc

Rv + RLfolgt Pv =

Vcc2

Rv + RL= 5mW

⇒ 10000 Inverter → 50W sehr groß!

Zustand 2: Kontrolle Uout ≤ 0, 8V für Ron = 100Ω mit RL ≥ 4 kΩESB:

Rp = Ron//RL =Ron · RL

Ron + RL⇒ Rp = 97, 6Ω

Uout

Vcc=

Rp

Rv + Rp⇒ Uout = 0, 44V passt!

Verluste:

Pv =V 2

cc

Rv + Rp⇒ Pv = 22, 8mW Dramatisch groß !

! Lässt sich mit RL →∞ nicht verringern !

! Gibt es alternative Schaltungstechniken mit P → 0W ?


Abhilfe 1: TOTEM - Pole - Ausgang (wird in der alten TTL-Technik eingesetzt)

Gute Näherung:Gesamte Verlustleistungfällt für U1

out an derLast RL (z.B. mit 3 kΩ) ab.

Pv =Vcc

2

RLfür U0

out : klein

Funktion: Inverter

Abhilfe 2: Komplementäre Transistorlogik (Stand der Technik, CMOS)

Öffner:Us Rin Beispiel CMOS

< 0, 5V R1in 100Ω

> 2V R0in 1 M Ω

Logik aus „Öffner“und „Schließer“!

Verluste so geringwie bei Abhilfe 1

Funktion: Inverter

Sehr geringer statischer Eigenverbrauch, der nur in Speichern betrachtet werden muss.


4.1.4 Schaltnetzwerke mit Einheitsschaltern

Das NOR-Gatter : 0 : ≤ 1

8Vcc 1 : ≥ 3

4Vcc

UA UB Uout

0 0 10 1 01 0 01 1 0

Symbol:

Das NAND-Gatter :

UA UB Uout

0 0 10 1 11 0 11 1 0

Symbol:


4.1.5 Schaltnetzwerke mit komplementären Schaltern

Anwendung: Statische Gatter der CMOS-Technik

Das NOR-Gatter : typisch: 0 : ≤ 1

8Vcc 1 : ≥ 3

4Vcc

UA UB Uout

0 0 10 1 01 0 01 1 0

Das NAND-Gatter :

UA UB Uout

0 0 10 1 11 0 11 1 0

Nachteil: Reihenschaltung von Schaltern reduzieren die Schaltgeschwindigkeit

Abhilfe: C2MOS: Clocked CMOS


Anwendung: Getaktete Gatterschaltungen der C2MOS-Technik

Prinzip:

Bild 4.1: Prinzip getaktete Gatterschaltung

Funktion:

UTakt = 0 : S1 geschlossen → Uout = UCL ≈ Vcc

UTakt = 1 : S1 geöffnet: je nach Logik:

a) UCL über S2 entladen oderb) UCL bleibt „high“

Abhängig von Logik+ U1, U0, ...

Vorteile:

2 + n · 2 Transistoren für n NOR- /NAND-Gatter!

Die Schaltung enthält nur einen langsamen P-Transistor.

4.2 Schaltungstechnische Realisierung mit Bipolartransistoren 41

4.2 Schaltungstechnische Realisierung mit Bipolartransisto-ren

Im Folgenden sollen verschiedene Schaltungstechniken zur Realisierung der Gatter vorge-stellt werden.

Jedoch benötigt man dafür zunächst das schaltungstechnische Grundverständnis der Diode.

4.2.1 Schaltungstechnische Grundlagen zur Diode

Das schaltungstechnische Symbol der Diode ist im Bild 4.2 dargestellt.

Bild 4.2: Schaltzeichen, Schaltbild bzw. Schaltungssymbol der Diode

Vereinfachte Funktionsbeschreibung:

• Ein Gleichstrom in Pfeilrichtung (Symbol der Diode) kann fliessen.

• Ein Gleichstrom entgegen der Pfeilrichtung der Diode wird gesperrt.

Das Sperrverhalten der Diode ist in der Praxis bis zu einer Durchbruchspannung UBR,die oft bei weit über 100V liegt, gegeben. D.h., es fliessen nur vernachlässigbar geringeLeckströme.

Etwas komplexer verhält es sich im Durchlassbereich. Detaillierter gibt die Strom-Spannungs-Kennlinie einer Diode den Sachverhalt im Durchlassbereich wieder, Bild 4.3.

Bild 4.3: Strom-Spannungs-Kennlinie einer Diode

Erst wenn eine minimale Durchlassspannung (von 0,7V für eine Si-Diode1) anliegt, dann1Si: Silizium


setzt der Stromfluss durch die Diode ein.

Eine Diode weist Verlust auf, die sich aus PV = UD · ID berechnen.

In der Praxis weist die Diode zusätzlich eine endliche Steilheit auf. Diese endliche Steilheitkann in erster Näherung durch ein Serienwiderstand modelliert werden, Bild 4.4.

Bild 4.4: Ersatzschaltbild für Diode mit ohmschen Verlusten

Die Diodenspannung, die an der verlustbehafteten Diode anliegt, berechnet sich aus derfolgenden Gleichung:

UD = U0′ + ID · RB . (4.1)

4.2.2 Schaltungstechnische Grundlagen zu Bipolartransistoren

Genauso wie die Diode, soll der bipolare Transistor ohne physikalische Beschreibung inKurzform eingeführt werden.

Das Schaltbild des bipolaren Transistors ist im Bild 4.5 dargestellt.

Bild 4.5: Schaltsymbole des Bipolartransistors (rechts in Emitterschaltung)

Zwischen der Basis und dem Emitter befindet sich eine Steuerdiode.

Wenn über diese Steuerdiode ein Stromfluss einsetzt, dann wird die Kollektor-Emitterstreckesehr niederohmig.

Ansonsten ist diese Kollektor-Emitterstrecke sehr hochohmig.

Näherung für statische Zustände:

UBE ≤ 0, 3V RCE : hochohmig (4.2)

UBE ≥ 0, 7V RCE : niederohmig (4.3)


Logikdaten bei Transistorschaltungen

Bild 4.6 zeigt einen einfachen Inverter in bipolarer Schaltungstechnik.

Der relativ hochohmige Widerstand RB (im kΩ-Bereich) schützt die Steuerdiode vor Zer-störung und der relativ niederohmige Widerstand RC begrenzt den maximalen Stromflussauf der Ausgangsseite.

Die Abhängigkeit der Ausgangsspannung Uout von der Eingangsspannung Uin ist ebenfallsin Bild 4.6 dargestellt.

Bild 4.6: Emitterschaltung als einfacher Inverter (NICHT-Gatterschaltung), RL = Last-R, imDiagramm: RL = RC

MitSH = Uout H − Uin H für SL = Uin L − Uout L (4.4)

lassen sich die Störabstände berechnen.

4.2.3 Transistor-Transistor-Logik (TTL) (seit 1961)

„Klassische“ Realisierungsformen der digitalen Gatter wurden in Halbleiterschaltungen(ICs) in der 74er-Reihe seit 1966 durchgeführt:

⇒ TTL: Transistor-Transistor-Logic

für Vcc = 5V (Standard!)

Technische Kenndaten:

Standard Low-Power

TTL Schottky TTL

PVGatter: Verlustleistung

je Gatter10mW 2mW

fmax : MaximaleSchaltfrequenz

50MHz 50MHz


Problematik: Bipolare Transistoren werden in der Sättigung betrieben.„Moderne“ Realisierungsform mittels bipolarer Transistoren:

⇒ ECL Emitter Coupled Logic

PVGatter5mW

fmax > 6GHz

Die ECL-Logic ist Standard für High-Speed-Gatter in Hochfrequenz-Schaltungen.

Schaltungstechnik der TTL-Gatter

Anhand des Bildes 4.7 mit der Umsetzung eines NAND-Gatters basierend auf der zugehö-

rigen Wahrheitstabelle

x2 x1 y

0 0 10 1 11 0 11 1 0

Tab. 4.1. Wahrheitstafel des NAND-Gatters

soll die Funktionsweise der TTL-Technologie erläutert werden.

Bild 4.7: Aufbau eines NAND-Gatters in der Standard-TTL-Technik

Der Eingangstransistor V1 mit dem Doppelemitter (wie zwei parallel geschalteten B-E-Dioden) zieht die Spannung der Basis von V2 auf den Low-Pegel herunter, sofern eine derbeiden Eingangsspannungen im Bereich des Low-Pegels ist.

Die weitere Schaltung entspricht den bereits eingeführten TOTEM-Pole-Ausgang (S.35)(in bipolarer Transistortechnologie).

V2 fungiert als Inverter für die Endstufe V3. Dadurch schalten V3 und V4 im so genanntenGegentaktbetrieb, d.h. nur einer dieser beiden Transistoren kann durchgeschaltet sein.Folglich gibt es nie einen direkten Stromfluß über den Signalpfad der Endstufe gegen Masse.Ohne die Diode V5 würde bei durchgeschalteten V4 auch V3 durchschalten.


V2 schaltet aufgrund von Leckströmen durch, da U1 = U2 = UBV 1 = VCC .

Anders sieht es bei dem direkten Signalpfad über der C-E-Strecke von V2 aus. Über diesenPfad fällt nach der Auslegung nach Bild 4.7 bereits eine Leistung von 9,6mW ab.

Schaltungstechnik der Schottky-TTL-Gatter (seit 1985)

Die Schaltungstechnik der Schottky-TTL-Gatter basiert aus einen beschalteten bipolarenTransistor, wie dieser im Bild 4.8 dargestellt ist.

Bild 4.8: Innerer Aufbau des bipolaren Schottky-Transistors und dessen Schaltsymbol

Die zugehörige Übertragungskennlinie eines Low-Power Schottky-TTL-Inverter ist im Bild 4.9dargestellt.

Bild 4.9: Übertragungskennlinie eines Low-Power Schottky-TTL-Inverter

Die spezielle Schottky-Diode hat eine Diodenflussspannung von nur 0,4V. Somit liegt nieeine größere Spannung als diese 0,4V über der B-C-Strecke (s. Bild 4.8). Diese geringeSpannung verhindet, dass der Transistor über der C-E-Strecke in Sättigung geht, was beider Standard-TTL-Technik der Fall ist.

Da die Transistoren nicht mehr in Kompression sind, kann die innere Widerstandsbeschal-tung deutlich hochohmiger ausfallen, was zur Folge hat, dass diese Technik nur ein fünfteldes Stromverbrauches der Standard-TTL-Technologie aufweist, Bild 4.10.


Bild 4.10: Low-Power-Schottky-TTL-NAND-Gatter vom Typ 74LS00 (V erlustleistung Pv =2mW , Gatterlaufzeit tp d = 10ns)

Bild 4.11: Schaltplan zur Erläuterung des Darlington-Transistors

4.2.3.1 Open-Collector-Ausgänge

Öfters tritt das Problem auf, dass mehrere Gatterausgänge zusammengeschalten werdenmüssen. Dieses Problem kann einfach bewältigt werden, wenn man Gatter mit den sogenannten Open-Collector-Ausgänge verwendet.

Hierbei wird lediglich in der Endstufe der pull-up-Transistor ( V3 im Bild 4.7) durch denWiderstand RC im Bild 4.12 ersetzt.

Bild 4.12: Logische Verknüpfung von Gatter-Ausgängen mit offenem Kollektor

Die Endstufe verhält sich somit genauso wie die Inverterstufe nach Bild 4.6.

Die verknüpfte Endstufe aller Gatter stellt eine logische AND-Verbindung (hier ist dieVorstufe mit zu berücksichtigen) dar.

Die zugehörige Darstellung der logischen Symbole ist im Bild 4.13 für die Wired-AND-Verknüpfung ausgeführt.


Bild 4.13: Darstellung einer Wired-AND-Verknüpfung mit logischen Symbolen. Das Symbolin den Gattern bedeutet Open-Collector-Ausgang, der im aktiven Zustand in den low-Zustandgeht.

Mit den Open-Collector-Ausgängen lässt sich über

y1 + y2 + . . . . + yn = y1 · y2 · . . . yn (4.5)

auch eine Wired-OR-Verknüpfung gemäß Bild 4.14 realisieren.

Bild 4.14: Wired-OR-Verknüpfung mit Open-Collector-Ausgängen


4.2.3.2 Tristate-Ausgänge

Eine weitere Alternative für die Zusammenschaltung von mehreren Gatterausgängen bietendie so genannten Tristate-Ausgänge.

Gatter mit diesen Ausgängen haben ein zusätzliches Eingangssignal: EN (engl. “enable“).

Wenn dieser Eingang nicht freigegeben ist, dann ist der Ausgang hochohmig (Z-Zustand)und hat somit kein Einfluss auf die digitale Logik.

Die Wahrheitstabelle 4.2 illustriert das Verhalten eines Inverters mit Tristate-Ausgang.

EN x y0 0 Z0 1 Z1 0 11 1 0

Tab. 4.2.Wahrheitstabelle einesInverters mit dem Zustand Zfür eine hochohmigeAusgangsimpedanz

Eine mögliche Realisierung dieses Inverters ist im Bild 4.15 dargestellt.Der oberere Transi-stor ist als NPN-Darlington-Transistor ausgeführt. D.h., es handelt sich um eine zweistufigeTransistorschaltung zur Stromverstärkung.

Bild 4.15: Inverter mit Tristate-Ausgang

Das zugehörige Schaltsymbol zeigt Abbildung 4.16.

Bild 4.16: Schaltsymbol eines Inverters mit Tristate-Ausgang

4.3 Schaltungstechnische Realisierung mit MOS-Transistoren 49

4.3 Schaltungstechnische Realisierung mit MOS-Transistoren

Transistortyp:

Metal FieldOxid EffectSemiconductor Transistor

MOSFET

MOS-Transistoren werden heutzutage in einer größeren Anzahl von technologischen Aus-führungen hergestellt. Sie sind die Transistorart, die am Häufigsten eingesetzt wird.

In der Digitaltechnik (einschließlich der High-End-Computertechnik) sind die so genanntenCMOS-Transistorschaltungen heutzutage der absolute Standard.

Wie im Weiteren gezeigt wird, bieten bereits die CMOS-Gatterschaltungen gegenüber denTTL-Schaltungen so viele Vorteile, dass es in der Regel keinen Grund mehr gibt die TTL-Technologie einzusetzen.

4.3.1 Aufbau der MOS-Transistoren (seit 1976)

Aufgrund der Wichtigkeit dieser MOS-Technologie soll zunächst der physikalische Aufbaudieser Feldeffekttransistoren erläutert werden.


n-Typ G: Gate, S: Source, D: Drain, B: Body

Bild 4.17: N-Type Transistor

UGS < 1V ID sehr klein: Schalter sperrtUGS > 2V Negativer B-Kontakt „zieht“⊕ nach unten.

Positiver G-Kontakt „zieht“⊖ an.

Dünne ⊖ Schicht

Bild 4.18: N-Type Transistor geschlossen

⇒ ID kann als „Elektronenstrom“ fließen ⇒ Schalter geschlossen

4.3 Schaltungstechnische Realisierung mit MOS-Transistoren 51

Schaltbild: n-Kanal MOS-Transistor

B: BodyD: DrainG: GateS: Source

Entspricht einem Schalter:

p-Typ Dotierungen sind invertiert zum n-Typ→ aus ⊖ wird ⊕, aus ⊕ wird ⊖.

UGS > −1V ID sehr klein: Schalter ist geöffnetUGS < −2V ID groß: Schalter ist geschlossen

Schaltbild: Entsprechender Schalter:


Anwendung als Inverter (Treiber)

in sogenannter komplementärer (CMOS) Technik

Bild 4.19: Komplementärinverter

Hier:Uin > 4V S1 leitend ; S2 sperrendUin < 1V S1 sperrend ; S2 leitend

Uout ohne Last⇒ ≈ 0V bzw. ≈ 5V

Uout mit Last RL

⇒ Spannungsteiler!

Realisierungsform in der 54-Reihe:

Vcc : 2− 6V fmax : 100MHz

Bild 4.20: Verluste eines Inverters (Leistungsendstufe) in Abhängigkeit von der Umschaltfre-quenz

4.4 Schaltverhalten von CMOS-Invertern 53

4.4 Schaltverhalten von CMOS-Invertern

Inverter mit kapazitiver Last

Regel 1: Je größer die elektrischen Felder (∼ Vcc, Uin), desto schneller schaltet eineMOS-Schaltung.

Regel 2: Die Umschaltzeiten sind proportional zur Lastkapazität CL.

Bild 4.21: Umschaltzeiten und deren Variablen einer digitalen Gatters mit ideales Ansteuersignal

In der Praxis: td = tdf = tdr =1

4(tr + tf )

tf : Abfallzeit (Fall-Time)tr : Anstiegszeit (Rise-Time)td : Verzögerungszeit (Delay-Time)

tr ≈ α · CL , tf ≈ β · CL


Das im folgenden Bild 4.22 dargestellte Umschaltverhalten beruht auf der in der Praxisrelevanteren Darstellung mit einem realen Eingangssignal, dass die gleichen Eigenschaftenaufweiust, wie das zu untersuchende Gatter.

Beispiel eines Inverters

tf : Abfallzeit (Fall-Time) tr: Anstiegszeit (Rise-Time) tu: Umschaltzeit td: Verzögerungszeit (Delay-Time) Typisches Beispiel: td = 0,2 ns tu = tr = tf = 0,1 ns

L

Y

X

t/ns

1 X Y

L H

tu

H

0 0.4 0.8 1.2 1.6

2.0

0 0.4 0.8 1.2 1.6

0

0

1

1

0.5

0.5

t/ns

td

Bild 4.22: Umschaltzeiten und deren Variablen einer digitalen Gatters mit reales Ansteuersignal


Anwendungsbeispiel

Gegeben: α = β = 1ns

pF; CLin

= 10 pF pro Gattereingang; tr = tf ; tD =tr

2

Gesucht: Welche Schaltung ist schneller?

Rechnung:

Aufbau ADie Verzögerung des 1. Gatters berechnet sich aus:

tgesA= tD1

+t′r2

=tr2

+t′r2

= 1 · α · CLin· 4

tD1= 20ns

tgesA= 1 · 1 ns

pF· 40 pF = 40ns

Aufbau B

tD2= tD3

=tr2

=α · CLin · 2

2= 1

ns

pF· 10 pF = 10ns

Die Verzögerung des 1. und des 2. Gatters berechnet sich aus:

tgesB= tD2

+ tD3+

tr2

tD2+ tD3

= 20ns

tgesB= 20ns + α · CL · 2 ·

1

2= 30ns

⇒ tgesB< tgesA


M54HC00M74HC00

December 1992

QUAD 2-INPUT NAND GATE

B1R(Plastic Package)

ORDER CODES :M54HC00F1R M74HC00M1R

M74HC00B1R M74HC00C1R

F1R(CeramicPackage)

M1R(Micro Package)

C1R(Chip Carrier)

PIN CONNECTIONS (top view)

NC =No Internal

Connection

INPUT AND OUTPUT EQUIVALENT CIRCUIT

.HIGH SPEEDtPD = 6 ns (TYP.) AT VCC = 5 V. LOWPOWER DISSIPATIONICC = 1 µA (MAX.) AT TA = 25 °C.HIGH NOISE IMMUNITYVNIH = VNIL = 28 % VCC (MIN.).OUTPUTSDRIVE CAPABILITY10 LSTTL LOADS.BALANCEDPROPAGATION DELAYStPLH = tPHL.WIDE OPERATING VOLTAGE RANGEVCC (OPR) = 2 V TO 6 V.PIN ANDFUNCTION COMPATIBLEWITH 54/74LS00.SYMMETRICAL OUTPUT IMPEDANCEIOH = IOL = 4 mA (MIN.)

The M54/74HC00 is a high speed CMOS QUAD 2-INPUT NAND GATE fabricated in silicon gateC2MOS technology. It has the same highspeed per-formance of LSTTL combined with true CMOS lowpower consumption. The internal circuit is com-posed of 3 stages including buffer output, which en-ables high noise immunity and stable output. Allinputs are equipped with protection circuits againststatic discharge and transient excess voltage.

DESCRIPTION

1/9


TRUTH TABLE

A B Y

L L H

L H H

H L H

H H L

PIN DESCRIPTION

PIN No SYMBOL NAME AND FUNCTION

1, 4, 9, 12 1A to 4A Data Inputs

2, 5, 10, 13 1B to 4B Data Inputs

3, 6, 8, 11 1Y to 4Y Data Outputs

7 GND Ground (0V)

14 VCC Positive Supply Voltage

IEC LOGIC SYMBOL

SCHEMATIC CIRCUIT (Per Gate)

ABSOLUTE MAXIMUM RATINGS

Symbol Parameter Value Unit

VCC Supply Voltage -0.5 to +7 V

VI DC Input Voltage -0.5 to VCC + 0.5 V

VO DC Output Voltage -0.5 to VCC + 0.5 V

IIK DC Input Diode Current ± 20 mA

IOK DC Output Diode Current ± 20 mA

IO DC Output Source Sink Current Per Output Pin ± 25 mA

ICC or IGND DC VCC or Ground Current ± 50 mA

PD Power Dissipation 500 (*) mW

Tstg Storage Temperature -65 to +150oC

TL Lead Temperature (10 sec) 300 oC

AbsoluteMaximumRatingsare those values beyond whichdamage to the devicemay occur. Functional operation under these condition isnot implied.

(*) 500 mW: ≅ 65 oC derate to 300mWby 10mW/oC: 65

oC to 85

oC

M54/M74HC00

2/9


Erläuterung der speziellen C2MOS-Schaltung

Bild 4.23: Logikkernschaltung des NAND-Gatter im 5400-IC

Jeweils T1 und T3 wie auch T2 und T4 bilden ein Inverterpaar, die aufgrund der Verschal-tung mit den Eingängen mit jedem Takt bzw. jeder Signaländerung umschalten. Wennman die Reihenfolgen von T3 und T5 wie auch von T4 und T6 tausch, dann ändert esnicht die Logik, aber man erkennt die C2MOS-Technik.

Vergleich man diese Schaltung dem zuvor dargestellten NAND-Gatter in CMOS-Technikso sind die beiden Transistoren T3 und T5 hinzugekommen. Da diese Transistoren aberdie gleiche Logik haben wie T4 und T6 hat das Hinzufügen von den Transistoren T3 undT5 gar keinen Einfluss auf die Logik.

Nur bei einem gleichzeitgen Sperren der beiden P-Transistoren T1 und T2 kann ein Low-Signal am Ausgang liegen, was die NAND-Funktionalität einfach erklärt.


RECOMMENDED OPERATING CONDITIONS

Symbol Parameter Value Unit

VCC Supply Voltage 2 to 6 V

VI Input Voltage 0 to VCC V

VO Output Voltage 0 to VCC V

Top Operating Temperature: M54HC Series

M74HC Series

-55 to +125

-40 to +85

oCoC

tr, tf Input Rise and Fall Time VCC = 2 V 0 to 1000 ns

VCC = 4.5 V 0 to 500

VCC = 6 V 0 to 400

DC SPECIFICATIONS

Symbol Parameter

Test Conditions Value

UnitVCC(V)

TA = 25oC

54HC and 74HC

-40 to 85oC

74HC

-55 to 125oC

54HC

Min. Typ. Max. Min. Max. Min. Max.

VIH High Level Input

Voltage

2.0 1.5 1.5 1.5

V4.5 3.15 3.15 3.15

6.0 4.2 4.2 4.2

VIL Low Level Input

Voltage

2.0 0.5 0.5 0.5

V4.5 1.35 1.35 1.35

6.0 1.8 1.8 1.8

VOH High Level

Output Voltage

2.0VI =

VIHor

VIL

IO=-20 µA1.9 2.0 1.9 1.9

V4.5 4.4 4.5 4.4 4.4

6.0 5.9 6.0 5.9 5.9

4.5 IO=-4.0 mA 4.18 4.31 4.13 4.10

6.0 IO=-5.2 mA 5.68 5.8 5.63 5.60

VOL Low Level Output

Voltage

2.0VI =

VIHor

VIL

IO= 20 µA0.0 0.1 0.1 0.1

V4.5 0.0 0.1 0.1 0.1

6.0 0.0 0.1 0.1 0.1

4.5 IO= 4.0 mA 0.17 0.26 0.33 0.40

6.0 IO= 5.2 mA 0.18 0.26 0.33 0.40

II Input Leakage

Current6.0

VI = VCC or GND ±0.1 ±1 ±1 µA

ICC Quiescent Supply

Current

6.0 VI = VCC or GND 1 10 20 µA

M54/M74HC00

3/9


AC ELECTRICAL CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6 ns)

Symbol Parameter

Test Conditions Value

UnitVCC(V)

TA = 25oC

54HC and 74HC

-40 to 85oC

74HC

-55 to 125oC

54HC

Min. Typ. Max. Min. Max. Min. Max.

tTLHtTHL

Output Transition

Time

2.0 30 75 95 110

ns4.5 8 15 19 22

6.0 7 13 16 19

tPLHtPHL

Propagation

Delay Time

2.0 27 75 95 110

ns4.5 9 15 19 22

6.0 8 13 16 19

CIN Input Capacitance 5 10 10 10 pF

CPD (*) Power Dissipation

Capacitance

20pF

(*) CPD is defined as the value of the IC’s internal equivalent capacitance which is calculated from the operating current consumption without load.

(Refer to Test Circuit). Average operting current can be obtained by the followingequation. ICC(opr) = CPD •VCC •fIN + ICC/4 (per Gate)

SWITCHING CHARACTERISTICS TEST CIRCUIT

INPUT WAVEFORM IS THE SAME AS THAT IN CASE OF SWITCHINGCHARACTERISTICS TEST.

TEST CIRCUIT ICC (Opr.)

M54/M74HC00

4/9

4.5 CMOS-Transmission-Gate 61

4.5 CMOS-Transmission-Gate

Bisher wurden nur „Shunt“-Schalter betrachtet.Nun soll ein „Serien“-Schalter betrachtet werden.

1 : >3

4Vcc

0 : <1

8Vcc

G Rs/Ω

1 00 ∞

1. Versuch: N-MOSFET

a) UG = 0V ⇒ Rs →∞Ωb) UG = Vcc

Nur Rs → 0Ω für Uin < Vcc − 2V (L-Bereich)

2. Versuch: P-MOSFET

a) UG = Vcc ⇒ Rs →∞Ωb) UG = 0VNur Rs → 0Ω für Uin > 2V (H-Bereich)


Aufbau: CMOS-Transmission-Gate

Das Bild 4.24 zeigt die Parallelschaltung beider Transistortypen zur Erzielung eines durch-gängig niederohmigen Transmissionsverhaltens.

Bild 4.24: Abhängigkeit des On-Widerstands von der Signalspannung bei eingeschaltetemTransmission-Gate

Die zugehörige Hardware-Realisierung zeigt das folgende Bild.

Die Schaltlogik und das Symbol wird im Weiteren dargestellt.

Logik Symbol

Us/Vcc Rs/Ω

ideal 1 00 ∞

4.5 CMOS-Transmission-Gate 63

Beispiel:

Im folgenden Beispiel werden Transmission-Gates für die Verringerung der kapazitiven Lastund somit der Schaltzeiten eingesetzt.

tgesA= 40ns tgesB

= 20ns

−→ Sehr hilfreich zur CL Verringerung in Logikschaltungen!


4.6 Elektronische Schnittstellen

Im Weiteren sollen elektronische Schnittstellen zu den Digitalsignalen vorgestellt werden.Um diese zu verstehen ist das Wissen über Operationsverstärker notwendig.

Zum Verständnis der Operationsverstärker ist das grundlegende Verständnis des Differenz-verstärkers von wichtigster Bedeutung.

4.6.1 Grundschaltungen der Differenzverstärker

Der Differenzverstärker ist ein symmetrischer Verstärker mit zwei Eingängen und zweiAusgängen.

Symmetrische Verstärker sollen Signale, die einerseits als positive Spannung und anderer-seits als negative Spannung (und gleich groß wie das positive Signal) vorliegen, verstärken.

Der Differenzverstärker besteht aus zwei Emitter- bzw. Sourceschaltungen, die von einergemeinsamen Stromquelle gespeist werden, 4.25.

Bild 4.25: Grundschaltung des Differenzverstärkers

Die Stromquelle hält die Summe der Ströme konstant.

2 I0 = IC1 + IB1 + IC2 + IB2 ≈ IC1 + IC2 mit B = IC / IB ≫ 1 (4.6)

2 I0 = ID1 + ID2 (4.7)

Für die weiteren Berechnung soll gelten: RC = RC1 = RC2 und RD = RD1 = RD2 .

Die Eingangsspannungen Ue1 und Ue2 sollen durch die Gleichtaktspannung UGl und dieDifferenzspannung UD ausgedrückt werden. Die Differenzspannung wird oft auch alsGegentaktspannung bezeichnet.

Es gilt

UGl =Ue1 + Ue2

2, UD = Ue1 - Ue2 (4.8)

bzw.Ue1 = UGl +

UD

2, Ue2 = UGl −

UD

2. (4.9)

4.6 Elektronische Schnittstellen 65

Idealerweise sind in einem symmetrischen System die Gleichtaktspannungen null.

In der Praxis gibt es aber mehr oder minder große Gleichtaktspannungsanteile in denbeiden Signalen Ue1 und Ue2 . Ein Beispiel zeigt das folgende Bild 4.26

0 2 4 6 8 10 12 14 16 18−1.5

−1

−0.5

0

0.5

1

1.5

Zeit in ns

Spannung in V

olt

Ue1

Ue2

Ugl

Ud

Bild 4.26: Gleich- und Gegentaktsignale im Spannung-Zeit-Diagramm

In diesem Bild werden die Eingangsspannungen Ue1 und Ue2 wie auch die Gleichtaktspan-nung UGl und die Differenzspannung UD dargestellt.

Es gelten für die dargestellten Spannungswerte die Zusammenhänge nach Gleichung (4.8)bzw. Gleichung (4.9).

Im Bild 4.27 werden die Eingangsspannungen Ue1 und Ue2 durch die GleichtaktspannungUGl und die Differenzspannung UD ersetzt. Wichtig ist hier zu erkennen, dass sich in derSchaltung nichts geändert hat.


Bild 4.27: Ersetzen der Eingangsspannungen Ue1 und Ue2 durch die Gleichtaktspannung UGl

und die Differenzspannung UD

4.6.2 Gleichtakt- und Differenzverstärkung

Anregung mit einem Gleichtaktsignal

Zunächst soll der Differenzverstärker nur mit einem Gleichtaktsignal angeregt werden, d.h.UD = 0 . Es gilt in diesem Fall

IC1 = IC2B≫1≈ I0 bzw. ID1 = ID2 = I0 . (4.10)

Für die Ausgangsspannungen gilt hier:

Ua1 = Ua2 ≈ Ub − I0 RC bzw. Ua1 = Ua2 = Ub − I0 RD . (4.11)

Die Steilheit der Grade der Ausgangsspannung zur Eingangsspannung des Gleichtaktsig-nales wird als Gleichtaktverstärkung (engl. common mode gain) bezeichnet:

AGl =dUa1

dUGl

|UD = 0 =dUa2

dUGl

|UD = 0 . (4.12)

Diese ist beim Differenzenverstärker in der Praxis sehr gering: AGl = −10−4 ... − 1 .


Anregung mit einem Gegentaktsignal

Die Differenzansteuerung ist die Betriebsart für die der Verstärker optimiert ist.

Die zugehörige Differenzverstärkung (engl. differential gain) ergibt sich aus

AD =dUa1

dUD|UGl =konst. = −dUa2

dUD|UGl =konst. . (4.13)

Diese ist beim Differenzenverstärker in der Praxis bei Einsatz von RC bzw. RD: AD =−10 ... − 100 .

Ersetzt man RC bzw. RD durch je eine Stromquelle, so erhält man sogar AD = −100 ... −1000 .

Gleichtaktunterdrückung

Das Verhältnis der Differenzverstärkung zur Gleichtaktverstärkung wird Gleichtaktun-terdrückung (engl. common mode rejection ratio, CMRR) genannt.

Dieser oft als logarithmisch angegebener Wert soll in der Praxis möglichst groß sein.

Es gilt

CMRR =AD

AGl

. (4.14)


4.6.3 Grundlagen der Operationsverstärker

Operationsverstärker sind integrierte Schaltungen, die einen Differenzverstärker in der Ein-gangsstufe aufweisen, dessen Ausgangssignal durch eine oder mehrere Treiberstufen weiterverstärkt wird.

Der Operationsverstärker als Differenzenverstärker

Bild 4.28 zeigt den Operationsverstärker (kurz OP) zur Verstärkung des Differenzsignaleszwischen den zwei Eingangsspannungen Ue1 = U+ und Ue2 = U− .

Bild 4.28: Schaltbild des Differenzverstärkers bzw. Komparators

Es gilt Uout = Aopen · (U+ − U−) .

Aopen = AD: Verstärkungsfaktor des Differenzsignales

Weiterhin gilt −UB ≤ Uout ≤ UB

und I+ = I− = 0A .

Der Operationsverstärker als Komparator

Der OP=Komparator mit der einfachen Funktionalität:

Uout = UB für U+ > U−

Uout = −UB für U+ < U−


Der negativ-rückgekoppelte ideale Differenzverstärker

Der am Eingang hochohmige negativ-rückgekoppelte OP wird oft für die Stromverstärkungeingesetzt.

Bild 4.29: Negativ-rückgekoppelter idealer Differenzverstärker

Die OP-Schaltung mit der extrem großen Verstärkung sorgt für: U+ ≃ U− .

Rechnung:

U− = Uout = Aopen · (U+ − U−)

Aopen · U+ = U− · (1 + Aopen)

U− = U+ ·Aopen

1 + Aopen

≃ U+ (! Ganz wichtige Glg. !)

Man erkennt, dass die Spannungsverstärkung gleich eins ist. Jedoch kann dieser OP nun-mehr einen relativ großen Strom treiben.

Diese Eigenschaft, die im Weiteren sogar als U+ = U− verwendet wird, ist von großerBedeutung für die folgenden wichtigen OP-Schaltungen.


Der nichtinvertiernde Operationsverstärker

Der nichtinvertierende Operationsverstärker zeichnet sich durch einen hochohmigen Ein-gangswiderstand und einen einstellbare Spannungsverstärkung aus. Über ein Zwangsan-passungswiderstand lässt sich auch der Eingangswiderstand einstellen.

Bild 4.30: Nichtinvertiernder Operationsverstärker

Für die Spannungsverstärkungsfaktor gilt:

An =Uout

Uin

.

Für die im Bild 4.30 dargestellten Ströme gilt die einfache Gleichung

I = I1 = I2 .

Mit

Uout = (R1 + R2) · I und U− = R1 · I

läuft sich für die Verstärkung

An =Uout

Uin=

Uout

U+=

Uout

U−

An =(R1 + R2) · I

R1 · I=

R1 + R2

R1= 1 +

R2

R1

herleiten.


Der invertierende Operationsverstärker

Der invertierende OP wird am häufigsten eingesetzt. Bei dieser Beschaltung lässt sich nebender Spannungsverstärkung auch der Eingangswiderstand einstellen.

Bild 4.31: Schaltbild des invertierenderen Operationsverstärkers

Erneut gilt für die Spannungsverstärkungsfaktor:

Ai =Uout

Uin.

dass U+ = 0V gilt und weiterhin gilt U− = U+ muss auch gelten: U− = 0V .

Es gilt für die Ströme:

I1 + I2 = 0A bzw. I1 = −I2 .

Folglich lässt sich für die Ströme der ZusammenhangUin

R1= −Uout

R2

aufstellen, der zur einfachen Auslegungsgleichung

Ai =Uout

Uin= −R2

R1

der OP-Schaltung führt.


4.6.4 Digital-/Analog-Wandler

Das folgende Bild 4.32 zeigt einen Digital/Analog-Wandler (kurz DA-Wandler), der aufdem so genannten Wägeverfahren basiert. 2n Zustände bzw. Spannungen sind möglich.

Bild 4.32: 4-Bit-Digital-/Analog-Wandler (hier n=4 Bit)

Es gilt für Ui = UB , wenn di = 1 und Ui = 0V wenn di = 0 gilt

d = [dn−1, ...., d0] = [1111, ...., 0000] . 16 Zustände sind erlaubt.

Der über die Logiksignale Ui einstellbare Parallelwiderstand berechnet sich aus

1

RUn−1...U0

=n−1∑

i=0

di

2n−iR=

n−1∑

i=0

di · 2i

2nR.

Mit 〈d〉 =n−1∑i=0

di · 2i vereinfacht sich der Parallelwiderstand zu

1

RUn−1...U0

=

∑n−1i=0 di · 2i

2nR=〈d〉2nR

Somit gilt für die Verstärkung

A = − R

RUn−1...U0

= −R · 1

RUn−1...U0

bzw.

A = −R · 〈d〉2n R

= −〈d〉2n

.

Und letztlich für die analoge Ausgangsspannung:

Uout = −〈d〉2n· UB .

4-Bit UB = 1, 6V

Beispiel 0V ; 0, 1V ; 0, 2V ... 1, 5V


4.6.5 Analog/Digital-Wandler

Das folgende Bild 4.33 zeigt einen Analog/Digital-Wandler (kurz AD-Wandler), der aufdem so genannten Wägeverfahren basiert.

Bild 4.33: 4-Bit-Analog-/Digital-Wandler

Bei der A/D- wie auch bei der D/A-Wandlung gibt es einen Fehler, der kleiner bzw. gleichdem kleinsten zu wandelnden Spannungswert ist.

In der Praxis gibt es insbesondere bei der Wandlung von schnellen Signalen noch vieleweitere Fehlerquellen. (S.63)


4.7 CMOS-Schaltwerke

Gegenüber Schaltnetzen haben Schaltwerke ein Gedächtnis (Speicher). In der Praxis bein-halten diese Schaltwerke oft ein Schaltnetz und ein Speicher.

4.7.1 Das RS-Flip-Flop

Realisierung als statisches Flip-Flop

S = SetzenR = Rücksetzen

NOR: OUT=1 nur für 00 amEingang

R S Qn+1 Qn+1

0 0 Qn Qn

0 1 1 01 0 0 11 1 Verboten

Symbol:

Funktionsbeschreibung:

1. Ausgangszustand S = 1 ; R = 0aus S = 1 folgt zwingend Q = 0 -> Q = 1

2. Umschaltung S = 0 ; (R = 0)da Qn = 1 folgt zwingend Q = 0

3. Umschaltung R = 1 ; (S = 0)aus R = 1 folgt zwingend Q = 0 -> Q = 1

4. Verboten: Umschaltung S = 1 (R = 1)aus S = 1 folgt zwingend Q = 0 somit Q = Q ← !Verboten!

4.7 CMOS-Schaltwerke 75

Zeitdiagramm eines RS-FF (Flip-Flop)

Bild 4.34: Zeitdiagramm RS-FF

Das RS-FF ist ein 1 Bit-Speicher!Es speichert, welcher Eingang zuletzt eine 1 hatte.

Das vorgestellte RS-FF wird häufig zum „Entprellen“ vonmechanischen Umschaltern (z.B. Tastatur) eingesetzt.

Bild 4.35: Entprell-RS-FF

Bild 4.36: Entprell-RS-FF Diagramm


In Digitalschaltungen (sequenzielle Funktionsblöcke) werden nur getaktete RS-FF(als Speicher) eingesetzt.

Getaktetes RS-FF: Symbol:

Bild 4.37: Getaktetes RS-FF

Bild 4.38: Getaktetes RS-FF Symbol

Funktion:C = 0 keine Änderung der AusgängeC = 1 wie statisches RS-FF

„Flankengesteuertes“ RS-FF

• Es werden nur die Zustände während der pos. oder neg. Flanke des Taktesberücksichtigt.

Bild 4.39: Getaktetes RS-FF Diagramm


4.7.2 Das statische D-Flip-Flop

Realisierung aus Inverter & RS-FF

Symbol

Bild 4.40: Statisches D-FF

Wahrheitstabelle

D Qn+1 Qn+1

0 0 11 1 0

Realisierung als CMOS-Schaltung:

Bild 4.41: CMOS D-FF

Statisches FF: Info (Q) bleibt erhalten, so lange Vcc anliegt!


4.7.3 Das dynamische D-FF

Dynamisches FF: Information bleibt nur kurzzeitig (z.B. 64ms) erhalten.Realisierung als CMOS-Schaltung:

Bild 4.42: Dynamisches D-FF

⇒ Speicherzelle für 1 BitNachteil: Dateneingang und Datenausgang sind kurzzeitig verbunden.

Dynamisches Master-Slave Register:

CM : CMaster

CS : CSlave

Diese Zweitakt-Register können gleichzeitig beschrieben und gelesen werden.


4.7.4 N-Bit Register

Register: Einzeiliger Speicher z.B. als Zwischenspeicher in einer CPU.

Realisierung aus N D-Flip-Flops:

Bild 4.43: N-Bit Register mit statischem D-FF oder MS D-FF

Mit einem Taktimpuls werden die Daten am Eingang (N-Bit)übernommen und gespeichert.

Ab dem zweiten Taktimpuls stehen die Daten am Ausgang zur Verfügung.Zugriffzeiten < 1ns (halbe Prozessortaktrate)Speicherkapazität z.B N = 64 bit

Nomenklatur: Die Registerinformation (z.B. 64 bit) wird als „Wort“ bezeichnet.


4.7.5 Das JK-Flip-Flop

JK-Master-Slave-FF

Bild 4.44: JK-Flip-Flop als Master-Slave-Realisierung

Symbol

JK-Master-Slave-FF

J K Qn+1

0 0 Qn Speichern0 1 0 Rücksetzen1 0 1 Setzen1 1 Q

n Kippen

Funktion:Slave schaltet durch invertierten Takt einen halben Takt später.Rückkopplung von Q und Q auf AND-Gatter verhindern den verbotenen Zustand.

JK-FF

Symbol

Standard JK-FF

J K Qn+1

0 0 Qn Speichern0 1 0 Rücksetzen1 0 1 Setzen1 1 Q

n Kippen

81

Kapitel 5

Digitale Speicher

Speicher sind Bausteine, die digitale Informationen aufnehmen und wiederabgeben können.

Bild 5.1: MOS-Speicher

Bezeichnung BemerkungROM Read Only Memory Nur-Lese-Speicher

EPROM Electrically Pogrammable ROM Elektr. programmierbar, mit UV-Strahlung lösbar

OPT One Time Programmable EPROM Einmal elektr. programmierbarEEPROM Elektr. Erasable Progr. ROM Elektr. programmier- und löschbar

ROM (byteweise)FEPROM Flash Erasable PROM Elektr. progr. und global löschbar

SRAM Static Random Access Memory Statischer Speicher mit wahlfreiemZugriff

DRAM Dynamic Random ACCESS Memory Dynamischer Speicher mit wahlfrei-em Zugriff

82 Digitale Speicher

5.1 Der Nur-Lese-Speicher (ROM)

Bild 5.2: Eine Auswahl-Zelle

Erklärung: Serientransistor: s. Transmissionsgate für Ua = 0V -> Schaltet durch für Uin =high (hier Uin = Vcc) und T2 ist hochohmig. Wenn der Shunt-Transistor T2 durchschaltet,dann sperrt T1, d.h. Y0 = 0V.

5.1.1 Dekoder

Dekoder sind notwendig zur Auswahl von Zeilen und Spalten der Speichermatrix

Adresse: Eingangswort N-bitWortleitung: Ausgangswort M-bit

Aufbau:

Bild 5.3: Links: Aufbau eines Dekoders; Rechts: Tabelle für die Auswahl von Speicherfeldern(hier K+1 Wortleitungen)

Funktionsweise:Nur wenn alle 3 N-Transistoren einer Zeile sperren, kann der P-Transistorleitend werden und ein High-Signal ausgegeben werden.

5.1 Der Nur-Lese-Speicher (ROM) 83

5.1.2 Das Speicherfeld

Das Speicherfeld ist ähnlich aufgebaut wie der Dekoder:

Bild 5.4: Speicherfeld

Funktionsweise:Nur eine WL wird angesteuert.Dadurch wird eine gespeicherte Information einer Zeile auf die BL gegeben.

Digitalcode: N-FET vorhanden = 0" nicht " = 1

Speichergröße C = (K + 1)(L + 1) bit (bit: binary digit)

Zugriffszeit ∼ Feldgröße


5.1.3 Gesamtarchitektur eines ROMs

Bild 5.5: Gesamtarchitektur eines ROMs

Anzahl der zuadressierenden Wörter : 2(N+M)

Anzahl der WL : 1+K = 2N

Anzahl der BL : 1+L = 2M

- Da die Laufzeiten in einem Feld oft zu groß werden,schaltet man mehrere parallel.

• Problem: ROM ist unflexibel

5.2 Das EPROM 85

5.2 Das EPROM

Funktion: Elektrisch programmierbar und optisch (UV-Licht) löschbar.

⇒ Flexibel einsetzbar

EPROM-Transistorzelle im Speicherfeld

Bild 5.6: EPROM

Programmierung mit ID = 0, 5mA über 1 − 10µs pro Zelle durch den Tunneleffekt. (Ne-gative Vorspannung auf FG)

Löschung mit UV-Licht in ca. 20 Min. Eine großflächige Ionisation bewirkt eine Entladung.

Teuer ist das UV-transparente Gehäuse.

Billige „Sonderlösung“: EPROM im Standardgehäuse.OPT-EPROM : One Time Programmable (Oft ROM - Ersatz)

• EPROM’s können einige hundert mal umprogrammiert werden.


Nach der Programmierung verändert sich das Kennlinienverhalten:

Bild 5.7: EPROM Kennlinie

Hierin liegt die „digitale“ Information.⇒ Zusatzschaltung zwischen Dekodern und Speicherfeld sind notwendig!

• Die gespeicherte Ladung bleibt mehr als 10 Jahre erhalten.

5.3 Elektrisch umprogrammierbare Speicher (EEPROM)

Architektur wie EPROMTransistorzellenaufbau ähnlich zum EPROM

• Diese EEPROM können einige Zehntausend mal umprogrammiert werden

• Programmierung: ca 10µs pro ZelleLöschung: ca. 1ms

• Kritischer (und teurer) in der Herstellung

• Ladung bleibt rund 10 Jahre erhalten

• Byteweise löschbar

Flash-EEPROMBasis für SDRAMSolid-State-Drive (SSD)• Wie EEPROM jedoch nur in Sektoren löschbar.

5.4 Statische Speicher 87

5.4 Statische Speicher

Speicher mit wahlfreiem Zugriff.„Static Random Access Memory“ (SRAM)

Statische Speicherzelle

- basiert auf RS-Flip-Flop

6 - Transistorzelle

Bild 5.8: 6-Transistorzelle

Funktion: WL aktiviert Auswahltransistoren Ts.BL-Information mit z.B. Q=H sperrt T3 und schaltet T4 durch.Q-Signal L sperrt T2 und schaltet T1 durch.Nach Deaktivierung von Ts bleibt Info erhalten.Stromfluss ist nahezu Null!

Nachteil: Viel Chipfläche!


4 - Transistorzelle

Bild 5.9: 4-Transistorzelle

Funktion wie 6-Transistorzelle mit dem Unterschied, dass ein Strom fließt.

⇒ R1, R2 im MΩ-Bereich

Vorteile: Nur N-Transistoren ⇒ ggf. MOS-Schaltung⇒ Schneller Zugriff (schnelles Beschreiben)

Nur 23 der Chipfläche einer 6-Transistorzelle

5.5 Dynamische Speicher 89

5.5 Dynamische Speicher

Informationen werden auf Kondensatoren gespeichert.

Aufbau:

Bild 5.10: Aufbau des dynamischen Speichers

Realisierung: H : Vcc − 0, 5V L : ∼ 0, 2V

Bild 5.11: Realisierung des dynamischen Speichers

Problem: Kondensator CS wird entladen.⇒ Auslesen und „Refreshen“, i.d.R. alle 64ms.→ 2% der Zeit „fällt“ der Speicher aus.

SDRAM: Synchrones DRAM:clock-synchrone Architekturen.Wichtig für hohe Datenraten.


5.6 Magnetspeicher

Wichtigste Bauformen:a) Festplatten = Magnetplattenb) Floppy-Disks = Magnetfolienc) Magnetbänder

Speicherprinzip:Hartmagnetische Materialen (sog. Ferromagnete, µr ≫ 1) werdenrichtungsabhängig magnetisiert.Die bleibende Induktion Br wird „Remanenz“ genannt.

Bild 5.12: Aufbau

Arbeitsprinzip:Schreiben: Strom IS erzeugt richtungsabhängige magn. Feldstärke ~H im Luftspalt.

~H erzeugt eine magn. Induktion ~B im Speicher.

Bild 5.13: Hysteresekurve

2007 erhielt Peter Grünberg (FZJ: Forschungszentrum Jülich) den Nobelpreis für die Er-findung von 1988:GMR-Effekt=Grünberg-Prinzip

=Riesenmagnetwiderstand

5.6 Magnetspeicher 91

Lesen: Die „dauerhafte“ Magnetisierung im Magnetspeicher erzeugtein kleines ~H-Feld.Ändert das Magnetfeld die Richtung,dann wird die Spannung UL induziert.

Speichermaterialien:- Nickel-Kobald; NiCo- Eisenlegierungen; Fe2O3

Speicherung erfolgt auf Spuren (Tracks)

Bild 5.14: Darstellung der Spuren auf einem magn. Speicher

Physikalische Speicherdichte:

a) Auf Spuren: 6000Bit/cm ≈ 1500 bpi (bit per inch)

b) Spurenanzahl: 630Spuren/cm ≈ 160 tpi (tracks per inch)

⇒ 4MBit/cm2

zu a) Flußwechselabstand: 1 cm/6000 ≈ 1, 7µm


Datenorganisation auf Festplatten und Floppy-Disks:

Bild 5.15: Organisation in Sektoren auf einer magn. Speicherplatte

Festplatte: Mehrere Magnetplatten

Bild 5.16: Darstellung mehrerer magn. Speicherplatten als Zylinder

Zugriffszeiten:

Kopfbewegung ≈ 20ms („seek“)Rotationsgeschw. ≈ 7200U/min = 8ms (pro Umdr.)

Typ. Datenmenge: 20Mbyte/sec.

5.7 Optische Speicher 93

5.7 Optische Speicher

CD: Compact DiscDVD: Digital Versatile Disc

Spiralförmiger Land/Pit-Aufbau:

Bild 5.17: Grober Aufbau eines optischen Speichersystems

Funktion: Fokussierter Laserstrahl „überleuchtet“ die Pits.High: Kein Pit vorhanden: Gesamte Energie wird reflektiert.Low: Pit ist vorhanden: Wegen λ

4 -Zusatzlänge:Wenig reflektiertes Licht!


Bild 5.18: Prinzip einer CD/DVD Bild 5.19: Oberfläche einer CD/DVD

CD DVDSpurabstand: 1, 6µm 0, 74µmPit-Länge: 0, 8µm 0, 4µm

Bild 5.20: Spurabstände und Pit-Längen bei einer CD/DVD

Angaben zum Laserstrahl:

Breite in µm Wellenlänge in nmCD: 2, 1µm 780nm (IR)DVD: 1, 3µm 650nm (rot)BD: 0, 6µm 405nm (violett)

5.7 Optische Speicher 95

Jedes DVD-Laufwerk hat einen Infrarot Laser (CD) und einen roten Laser (DVD). Bei derDVD kann eine zweite Informationsebene durch eine halbdurchlässige Schicht und zweiFokusbereiche realisiert werden, wobei beide Laser gleichzeitig benutzt werden.

Bild 5.21: DVD-Laufwerk mit zwei Lasern

Neue DVD-Standards (∅ 120mm) :

Name Info-Ebenen Kapazität

DVD5 einseitig 1 4, 7GBDVD9 einseitig 2 8, 5GBDVD10 doppelseitig 1 9, 4GBDVD18 doppelseitig 2 17, 0GB

97

Kapitel 6

Highspeed-Datentransfer

Bevor moderne Schaltungstechnologien zur Highspeed-Datenübertragung eingeführt wer-den können, müssen noch weiteren Grundlagen zum Differenzverstärker erläutert werden.

6.1 Übertragungskennlinien des Differenzverstärkers

Die Ausgangsbasis der Berechnung der Übertragungskennlinien des Differenzverstärkersstellt das Bild 6.1 dar.

Bild 6.1: Spannungen und Ströme beim npn-Differenzverstärker (Eingangssignal: UD)

Für jede Diode und jeden Transistor gibt der Hersteller einen Sättigungssperrstrom IS

(typ. im Bereich zwischen 1 pA und 1 µA) an.

Weiterhin tritt in den Beschreibungsgleichungen von Halbleitern oft UT in Form der sogenannten Temperaturspannung mit dem ungefähren Wert von 25mV bei Raumtemperaturauf.

Mittels dieser beiden Größen lassen sich die Kollektorströme beider Transistoren in Ab-hängigkeit der Basis-Emitter-Spannungen berechnen.

98 Highspeed-Datentransfer

IC1 = IS eUBE1

UT , IC2 = IS eUBE2

UT

Die Basisströme sind um rund Faktor 1000 kleiner als die Kollektorströme. Daher gilt imKnotenpunkt über der Stromquelle:

IC1 + IC2 = 2 I0 , UD = UBE1 − UBE2 . (6.1)

Basierend auf den beiden Gleichungen für IC kann für das Verhältnis der Kollektorströmefolgenden Zusammenhang geschrieben werden:

IC1

IC2= e

UBE1

UT e−

UBE2

UT = eUBE1−UBE2

UT = eUDUT

Mittels Gleichung (6.1) lassen sich die beiden folgenden Gleichungen herleiten:

IC1 =2 I0

1 + e−

UDUT

, IC2 =2 I0

1 + eUDUT

.

Mit2

1 + e−x=

1 + e−x + 1 − e−x

1 + e−x= 1 +

1 − e−x

1 + e−x= 1 + tanh

x

2

erhält man

IC1 = I0

(

1 + tanhUD

2UT

)

, IC2 = I0

(

1 − tanhUD

2UT

)

· (6.2)

und daraus unter Verwendung von

Ua1 = Ub − IC1 RC , Ua2 = Ub − IC2 RC

die Übertragungskennlinien des Differenzverstärkers (mit npn-Transistoren):

Ua1 = Ub − I0 RC

(1 + tanh UD

2 UT

)

Ua2 = Ub − I0 RC

(1 − tanh UD

2 UT

) (6.3)

6.1 Übertragungskennlinien des Differenzverstärkers 99

Das Bild 6.2 zeigt die Übertragungskennlinien der Ausgangsspannungen in Abhängigkeitder Differenzspannung (bzw. der Basisspannungen) bei einer Briebsspannung von 5V, ei-nem Kollektorwiderstand von 20 kΩ und einer Stromquelle von 100 µA.

Bild 6.2: Übertragungskennlinien des npn-Differenzverstärkers aus dem vorherigen Bild mitUb = 5V , RC = 20kΩ und I0 = 100µA

Für die Steigung der Kennlinien bei UD = 0 gilt:d Ua1

d UD|UD=0 = d Ua2

d UD|UD=0 = − I0 RC

2 UT≈ − 2 V

52 mV≈ −38

Diese Steigung entspricht der Differenzverstärkung im Arbeitspunkt1.

Diese Kennlinien illustrieren, dass bei einem Spannungsunterschiedvon 2 · 5 · UT = 250mV die

Logikpegel für reine Low- und High-Signale erreicht sind.

Arbeitet man mit MOS-Transistoren, dann liegt der notwendige Unterschied bei 400mV,was auch in der CML-Technologie gewählt wird. In der etwas älteren ECL-Technologie wirdaufgrund einer zusätzlichen Potentialverschiebung eine Spannung von 800mV benötigt.

ECL: U = 800mVCML: U = 400mV

1Hier soll kein Gleichtaktanteil vorliegen.


6.2 Emittergekoppelte Logik (ECL)

Die Emittergekoppelte Logik (Emitter Coupled Logic, ECL) verwendet Bipolartransisto-ren, die im Gegensatz zur TTL-Logik nicht in Sättigung betrieben werden.

Dadurch können Anstiegszeiten von 100 ps und Gatterlaufzeit von weniger als 250 ps er-reicht werden.

Zum Verständnis der Schaltungstechnik zur digitalen ECL-Logik ist zunächst die Analyseder Übertragungskennlinie des npn-Differenzverstärkers wichtig.

Ein ECL-IC kann oft für positive und auch für negative Versorgungsspannungen genutztwerden. Dieses wird in den Unterkapiteln PECL-Gatter und NECL-Gatter detailliertererläutert.

Die Versorgungsspannungen liegen meistens bei 3,3V bzw. -3,3V und können Werte bistypisch 5,2V bzw. -5,2V annehmen.

6.2.1 Übertragungskennlinie des npn-Differenzverstärkers

6.2.1.1 PECL-Gatter

Als Beispiel für die ECL-Technik für eine positive Betriebsspannung (High ≥ 2.6V Low≤ 1.8V ) ist im Bild 6.3 ein OR- bzw. NOR-Gatter dargestellt.

Bild 6.3: ECL-NOR-OR-Gatter vom Typ MC100EP01 beim Betrieb als PECL-Schaltung mitSpannungsangaben für den Fall, dass an beiden Eingängen das Low-Signal von 1.8V anliegt(R3 und R4 sind extern)

Bild 6.3 zeigt ein typisches ECL-Gatter, das an der positiven Betriebsspannung betriebenwird.

Die Transistoren T1/T2 und T3 bilden einen Differenzverstärker. An der Basis von T3liegt 2V an. Diese 2V bilden die Schwelle zwischen dem Low- und dem High-Zustand.

6.2 Emittergekoppelte Logik (ECL) 101

Die externen Widerstände R3 und R4 werden in der Praxis jeweils auf 50 Ω ausgelegt.Somit ist der differentielle Gesamtwiderstand 100 Ω.

Zwei 50Ω-Widerstände werden oft auch noch am Eingang zur sogenannten Zwangsanpas-sung geschalten.

Der Low-Zustand

Sind die Eingangsspannungen an T1 und an T2 unterhalb von 2V, dann sperren diese bei-den Transistoren. In diesem Fall ist T3 leitend, VE beträgt rund 1.3V, der Spannungsabfallan R2 aufgrund der Stromquelle knapp 0.8V und somit gilt an T3 VC=2.5V. An T3 liegtfolglich die Spannung VCE von 1.2V an. Der Transistor ist bei weiten nicht in Sättigung.

Die Spannung VC=2.5V wird durch T5 auf eine Spannung von rund 1.8V abgesenkt. DieserWert ist kleiner als 2.0V und somit ein LOW-Zustand.

Der High-Zustand

Sind die Eingangsspannungen an T1 und / oder an T2 oberhalb von 2V, dann leiten diesebeiden Transistoren. In diesem Fall sperrt T3 und somit gilt an T3: VC=3.3V.

Die Spannung VC=3.3V wird durch T5 auf eine Spannung von rund 2.6V abgesenkt. DieserWert ist größer als 2.0V und somit ein High-Zustand für ECL.

Beispiel: Ux1 = 2.6V ⇒ VE = 1.9V ⇒ VR1 = 0.8V ⇒ VBvonT4 = 2, 5V , VBvonT5 =3, 3V

Daraus ergibt sich dann das High-Signal (2.6V) am Ausgang Y.

Generell gilt für den Ausgang Y: Der Ausgang Y ist high, wenn T5 mit 3.3V angesteuertwird. Der Ausgang Y ist low, wenn T5 mit 2.6V angesteuert wird.


6.3 Current Mode Logik (CML)

Die Current Mode Logik (oder kurz CML) stellt eine Weiterentwicklung der ECL-Technolo-gie dar und zeichnet sich u.a. dadurch aus, dass eine Potentialverschiebung nicht notwendigist. Weiterhin können Anstiegszeiten von 30 ps und Gatterlaufzeit von weniger als 100 pserreicht werden.

Jedoch weist die CML auch zwei merkliche Nachteile auf: 1.) hoher Stromverbrauch und2.) Fehlanpassung des Ausgangswiderstandes (niederohmig statt 100Ω).

Weiterhin arbeitet die CML mit nur noch 400mV Spannungsunterschied zwischen denLogikpegel (ECL hat 800mV).

Im linken Teil des Bildes 6.4 ist ein einfacher Inverter dargestellt. Die dort enthaltenenTransistoren weisen eine Gate-Source-Spannung von 1,0V bei leitenden Transistor auf,was merklich über der Schwellenspannung2 liegt.

Bild 6.4: CML-Inverter mit MOS-Transistoren steuert einen OP an; eingetragene Spannungenund Ströme als Beispiel für x = 0 und y = 1 (Low-Pegel: 2,9V; High-Pegel: 3,3V)

Berechnung zwischen VDD und dem Low-Pegel:

Uy = 25Ω · 16mA= 0.4V

2Auch Durchlassspannung oder Knickspannung genannt. Beim Bipolartransistor sind es 0,7 V.

6.3 Current Mode Logik (CML) 103

6.3.1 CML-Gatter

Bei den CML Logikgattern geht man auf die differentiellen Eingänge x1 und x1 direkt zu.Hingegen wird an den differentiellen Eingängen x2 und x2 die Spannung um 1,0V durchdie Transistoren T5 und T6 sowie den zugehörigen Stromquellen abgesenkt.

Der Strom der mittleren Stromquelle kann nur über den Zweig von T3 und T1 fliessen,da für diese beiden Transistoren die Gate-Source-Spannungen von 1,0V zur Verfügungstehen. Aus diesem Grunde fällt an RD1 eine Spannung von 0,40V ab und an y liegt derLow-Zustand mit 2,9V an.

Der anderen Transistorzweig über T4 und T2 ist hochohmig und deshalb liegt an y derHigh-Zustand mit 3,3V an.

Bild 6.5: CML-UND-Gatter y = x1 · x2; eingetragene Spannungen als Beispiel für x1 = x2 =1 und y = 1 (Low-Pegel: 2,9V; High-Pegel: 3,3V)

x2 x1 y

0 0 00 1 01 0 01 1 1

Tab. 6.4. Wahrheitstafel UND


Nach dem De Morgans-Gesetz gilt:y = x1 · x2 = x1 + x2 .

Somit müssen nur die Anschlüsse negiert werden. Bei differentiellen Signalen genügt dafürein Vertauschen der Anschlüsse.

Das folgende Bild 6.6 zeigt, dass das CML-ODER-Gatter aus der gleichen Hardware wiedas UND-Gatter gebildet wird. Es wird nur anders beschaltet!

Beim Bild 6.6 ist auf die unterschiedliche Beschaltung zu Bild 6.5 zu achten!

Bild 6.6: CML-ODER-Gatter y = x1 + x2: Eingetragene Spannungen als Beispiel für x1 =x2 = 0 und y = 0.

x2 x1 y

0 0 00 1 11 0 11 1 1

Tab. 6.5. Wahrheitstafel ODER

6.3 Current Mode Logik (CML) 105

Das nächste Beispiel zeigt den Aufbau eines Exklusiv-ODER-Gatters.

An x1 und an x2 liegen die High-Potentiale an. Über x2 wird T6 durchgeschaltet und ander zugehörigen Stromquelle eine Spannung von 2,3V erzeugt, die an T4 anliegen.

Hingegen liegt an T3 nur eine Spannung von 1,9V an. Somit tritt T4 bei einer geringerenSource-Spannung (von nur 1,3V) in den leitfähigen Zustand. Dieses bewirkt am Sourcekon-takt von T1’ eine Spannung von 2,3V, die ausreichend gering ist, um T1’ in den leitfähigenZustand zu heben, da an der Basis die 3,3V des Signales x2 anliegt.

Aufgrund von RD1·I0 = 0,4V ergibt sich die Ausgangsspannung von 2,9V an y.

Bild 6.7: CML-EXOR-Gatter y = x1 · x2 + x1 · x2: Eingetragene Spannungen als Beispielfür x1 = x2 = 1 und y = 0.

x2 x1 y

0 0 00 1 11 0 11 1 0

Tab. 6.6.Wahrheitstafel EXOR


Auch ein D-Flip-Flop lässt sich mit der CML-Technologie einfach realisieren.

Das D-FF unterscheidet sich vom CML-EXOR-Gatter nur durch eine leicht andere Be-schaltung um die oberen 4 Transistoren und natürlich einer anderen PIN-Belegung.

Der im Bild 6.8 dargestellte Zustand weist die gleichen Spannungspegel und den gleichenPfad wie das Bild 6.7 auf.

Bild 6.8: CML-Flip-Flop: Transparentes D-Latch: Eingetragene Spannungen als Beispiel fürC = 0 , D = 1 und Q = 0

Im Weiteren wird die zugehörige Wahrheitstabelle mit dem Speicherzustand Q−1 darge-stellt.

C D Q

0 0 Q−1

0 1 Q−1

1 0 01 1 1

Tab. 6.7. Wahrheitstafel D-FF

Die sich ergebenen Spannungspegel sind im Bil 6.8 für den Fall C=0 dargestellt. Die Zustän-de der beiden Transistoren T1 und T2 haben gar keinen Einfluss mehr auf dieser Schaltung.Gesteuert werden diese Zustände vom Eingangssignal D, dass somit keinen Einfluss hat.Es wird wie in der Tabelle dargestellt der zuvor vorhandene Zustand gehalten.

6.4 Datenübertragung 107

6.4 Datenübertragung

Standard seit ca. 2005: „Kein High/Low- Spannungswert!“

LVDS: Low Voltage Differential Signaling

- Differentielle Signalübertragung- Kleine Spannungssignale (± 350mV )- Einseitig terminiert

LVDS: IEEE-Standard in IEEE Standard 1596.3-1996guter Link: LVDS National Semiconductor

Bei LVDS handelt es sich nicht um eine Logikfamilie, sondern über eine Technik zur diffe-rentiellen Datenübertragung für hohe Frequenzen / hohe Datenraten.

Neue Standards:PCI-ExpressHyperTransport

- Ähnlich LVDS, zweiseitig terminiert

6.4.1 Architekturen von Übertragungsstrecken

Unidirektionale Sende-Empfangsstrecke:

Bild 6.9: Aufbau einer unidirektionale Übertragungstrecke


Bidirektionale Halb-Duplex Architektur:

Bild 6.10: Bidirektionale Übertragung

Multidrop Architektur:

Bild 6.11: Multidrop Übertragung mit einseitiger Terminierung

Sämtliche Anschlusslängen an den Leitungen müssen extrem kurz sein!

6.4 Datenübertragung 109

6.4.2 Differentielle Übertragungsleitungen

Auf dem Motherboard gibt es nur 2 Typen:

Mikrostreifenleitung:

Bild 6.12: Mikrostreifenleitung

Auf dem Toplayer

ZL ≈ 2 · ZML0 (1− 0, 48e−0,96 s

h ),

mit ZML0 ≈

60√0, 475 · ǫr + 0, 67

·ℓn(4h

0, 67(0, 8w + t))Ω

Streifenleitung:

Bild 6.13: Streifenleitung

In den inneren Lagen

ZL ≈ 2 · ZSt0 (1− 0, 374e−2,9 s

h ),

mit ZSt0 ≈

60√ǫr· ℓn(

4 b

0, 67π(0, 8w + t))Ω

Genaue Lösungen in „Freesoftware“ Serenade von Ansoft.

Neben der Geometrieauslegung gibt es viele Probleme mit der Leitungsführung:

1. Laufzeitunterschiede durch Längenunterschiede2. Übersprechen zwischen Datenleitungen3. Elektromagnetische Einkopplungen und Auskopplungen4. Platinenlayerwechsel


Zu 1.

Leitungsführung um „Ecken“

Beispiel: Bus mit 2 Leiterpaaren

Bild 6.14: Leitungsführung

Mit großer Präzision können diese Bus-Systeme mit 2,5D und 3Delektromagnetischen Feldsimulatoren berechnet werden.

Moderne IC’s bieten Softwarekompensationsmöglichkeiten für Laufzeiten.

6.5 Augendiagramme und BER-Test 111

6.5 Augendiagramme und BER-Test

Die Augendiagramme dienen zum Messen derBit Error Rate (BER)

Konstruktion der Augendiagramme:

Bild 6.15: Augendiagramm

BER-Test: Zufalls-Bitfolge auf die Übertragungsstrecke geben und „Auszählen“wie häufig die „Maske“ verletzt wird.

Bild 6.16: Illustration zur Darstellung des BER-Test


6.6 Modernste CML-Gatterbausteine

Semiconductor Components Industries, LLC, 2012

March, 2012 ï Rev. 71 Publication Order Number:

NB7L86M/D

NB7L86M

2.5V/3.3V 12 Gb/s DifferentialClock/Data SmartGate w ithCML Output and InternalTerminat ion

The NB7L86M is a multiïfunction differential Logic Gate, which

can be configured as an AND/NAND, OR/NOR, XOR/XNOR, or 2:1

MUX. This device is part of the GigaComm family of high

performance Silicon Germanium products. The NB7L86M is an

ultraïlow jitter multiïlogic gate with a maximum data rate of 12 Gb/s

and input clock frequency of 8 GHz suitable for Data Communication

Systems, Telecom Systems, Fiber Channel, and GigE applications.

Differential inputs incorporate internal 50 termination resistors

and accept LVNECL (Negative ECL), LVPECL (Positive ECL),

LVCMOS, LVTTL, CML, or LVDS. The differential 16 mA CML

output provides matching internal 50 termination, and 400 mV

output swing when externally terminated 50 to VCC.

The device is housed in a low profile 3x3 mm 16ïpin QFN package.

Application notes, models, and support documentation are available

on www.onsemi.com.Features

• Maximum Input Clock Frequency up to 8 GHz

• Maximum Input Data Rate up to 12 Gb/s Typical

• < 0.5 ps of RMS Clock Jitter

• < 10 ps of Data Dependent Jitter

• 30 ps Typical Rise and Fall Times

• 90 ps Typical Propagation Delay

• 2 ps Typical Within Device Skew

• Operating Range: VCC = 2.375 V to 3.465 V with VEE = 0 V

• CML Output Level (400 mV PeakïtoïPeak Output) Differential Output

• 50 Internal Input and Output Termination Resistors

• Functionally Compatible with Existing 2.5 V/3.3 V LVEL, LVEP, EP

and SG Devices

• These are PbïFree Devices

Figure 1. Simplified Logic Diagram

D0

Q

SEL

VTD0

Q

SEL

VTD050

50

D0

D1

VTD1

VTD1

50

50

D150 50

VTSEL

http://onsemi.com

QFN16

MN SUFFIX

CASE 485G

MARKING

DIAGRAM*

*For additional marking information, refer to Application Note AND8002/D.

A = Assembly Location

L = Wafer Lot

Y = Year

W = Work Week

= PbïFree Package

16

NB7L

86M

ALYW

1

See detailed ordering and shipping information in the packagedimensions section on page 11 of this data sheet.

ORDERING INFORMATION

1

6.6 Modernste CML-Gatterbausteine 113

NB7L86M

VTD1 D1 D1 VTD1

VTD0 D0 D0 VTD0

VEE

Q

Q

VCC

VCC

SEL

SEL

VTSEL

5 6 7 8

16 15 14 13

12

11

10

9

1

2

3

4

NB7L86M

Exposed Pad (EP)

Figure 2. Pin Configuration (Top View)

Table 1. PIN DESCRIPTION

Pin Name I/O Description

1, 9 VCC Power Supply Positive supply voltage. All VCC pins must be externally connected to powersupply to guarantee proper operation.

2 SEL LVPECL, CML, LVCMOS,LVTTL, LVDS Input

Inverted differential select logic input.

3 SEL LVPECL, CML, LVCMOS,LVTTL, LVDS Input

Nonïinverted differential select logic Input.

4 VTSEL ï Common internal 50 termination pin for SEL/SEL. See Table 6. (Note 1)

5 VTD1 ï Internal 50 termination pin for D1. See Table 6. (Note 1)

6 D1 LVPECL, CML, LVCMOS,LVTTL, LVDS Input

Nonïinverted differential clock/data input D1. (Note 1)


Inverted differential clock/data input D1. (Note 1)

8 VTD1 ï Internal 50 termination pin for D1. See Table 6. (Note 1)

10 Q CML Output Nonïinverted output with internal 50 source termination resistor. (Note 2)

11 Q CML Output Inverted output with internal 50 source termination resistor. (Note 2)

12 VEE Power Supply Negative supply voltage. All VEE pins must be externally connected to powersupply to guarantee proper operation.

13 VTD0 ï Internal 50 termination pin for D0. (Note 1)





16 VTD0 ï Internal 50 termination pin for D0. (Note 1)

ï EP ï Exposed Pad. Thermal pad on the package bottom must be attached to aheatsinking conduit to improve heat transfer. It is recommended to connect the EPto the lower potential (VEE).

1. In the differential configuration when the input termination pins (VTDx, VTDx, VTSEL) are connected to a common termination voltage or leftopen, and if no signal is applied on Dx, Dx, SEL and SEL then the device will be susceptible to selfïoscillation.

2. CML output require 50 receiver termination resistor to VCC for proper operation.


NB7L86M

Q

SEL

VTD0

Q

SEL

VTD0

50

50

VTD1

VTD1

50

50 50 50

VTSEL

Figure 3. Configuration for AND/NAND Function

VCC

VT or

VBB

D0

D0

D1

D1

RD

VEEVCC

Table 2. AND/NAND TRUTH TABLE (Note 3)

∝ b ∝ AND b

D0 D1 SEL Q

0 0 0 0

0 0 1 0

0 1 0 0

0 1 1 1

3. D0, D1, SEL are complementary of D0, D1, SEL unlessspecified otherwise.

Figure 4. Configuration for OR/NOR Function

Table 3. OR/NOR TRUTH TABLE (Note 4)

0

0

1

1

D0

1

1

1

1

D1

0

1

0

1

SEL

or

0

1

1

1

QQ

SEL

VTD0

Q

SEL

VTD0

50

50

VTD1

VTD1

50

50 50 50

VTSEL

VCC

VT or VBB

D0

D0

D1

D1


Q

SEL

VTD0

Q

SEL

VTD0

50

50

VTD1

VTD1

50

50 50 50

VTSEL

D0

D0

D1

D1

Figure 5. Configuration for XOR/XNOR Function

1

0

0

D1

0

1

0

1

SEL

XOR

0

1

1

0

Q

Table 4. XOR/XNOR TRUTH TABLE (Note 5)

0

0

1

1

D0

1



NB7L86M

D0

Q

SEL

VTD0

Q

SEL

VTD0

50

50

D0

D1

VTD1

VTD1

50

50

D1

50 50

VTSEL

Figure 6. Configuration for 2:1 MUX Function

D1

D0

Q

Table 5. 2:1 MUX TRUTH TABLE (Note 6)

1

0

SEL

6. D0, D1, SEL are complementary of D0, D1, SELunless specified otherwise.

Table 6. ATTRIBUTES

Characteristics Value

ESD Protection Human Body ModelMachine Model

Charged Device Model

> 1500 V> 50 V> 500 V

Moisture Sensitivity (Note 7) Pb Pkg PbïFree Pkg

QFNï16 Level 1 Level 1

Flammability Rating Oxygen Index: 28 to 34 UL 94 Vï0 @ 0.125 in

Transistor Count 400

Meets or exceeds JEDEC Spec EIA/JESD78 IC Latchup Test

7. For additional Moisture Sensitivity information, refer to Application Note AND8003/D.

Table 7. MAXIMUM RATINGS

Symbol Parameter Condition 1 Condition 2 Rating Units

VCC Positive Power Supply VEE = 0 V 3.6 V

VI Input Voltage VEE = 0 V VEE ≤ VI ≤ VCC 3.6 V

VINPP Differential Input Voltage |D ï D| VCC ï VEE ≥ 2.8 VVCC ï VEE < 2.8 V

2.8|VCC ï VEE|

VV

IIN Input Current Through RT (50 Resistor) ContinuousSurge

2550

mAmA

Iout Output Current Continuous

Surge

25

50

mA

mA

TA Operating Temperature Range QFNï16 ï40 to +85 °C

Tstg Storage Temperature Range ï65 to +150 °C

JA Thermal Resistance (JunctionïtoïAmbient)(Note 8)

0 lfpm500 lfpm

QFNï16QFNï16

4236

°C/W°C/W

JC Thermal Resistance (JunctionïtoïCase) 2S2P (Note 8) QFNï16 3 to 4 °C/W

Tsol Wave Solder PbPbïFree

265265

°C

Stresses exceeding Maximum Ratings may damage the device. Maximum Ratings are stress ratings only. Functional operation above theRecommended Operating Conditions is not implied. Extended exposure to stresses above the Recommended Operating Conditions may affectdevice reliability.8. JEDEC standard multilayer board ï 2S2P (2 signal, 2 power).


NB7L86M

Table 8. DC CHARACTERISTICS (VCC = 2.375 V to 3.465 V, VEE = 0 V, TA = ï40°C to +85°C)

Symbol Characteristic Min Typ Max Unit

ICC Power Supply Current (Inputs and Outputs Open) 38 50 mA

VOH Output HIGH Voltage (Notes 9 and 10) VCC ï 60 VCC ï 30 VCC mV

VOL Output LOW Voltage (Notes 9 and 10) VCC ï 460 VCC ï 400 VCC ï 310 mV

Differential Input Driven SingleïEnded (see Figures 16 & 18)

Vth Input Threshold Reference Voltage Range (Note 11) 1125 VCC ï 75 mV

VIH Singleïended Input HIGH Voltage (Note 12) Vth + 75 VCC mV

VIL Singleïended Input LOW Voltage (Note 12) VEE VCC ï 150 mV

Differential Inputs Driven Differentially (see Figures 17 & 19)

VIHD Differential Input HIGH Voltage 1200 VCC mV

VILD Differential Input LOW Voltage VEE VCC ï 75 mV

VCMR Input Common Mode Range (Differential Configuration) 1163 VCC – 38 mV

VID Differential Input Voltage (VIHD ï VILD) 75 2500 mV

IIH Input HIGH Current D0/D0/D1/D1SEL/SEL

00

5020

150150

A

IIL Input LOW Current D0/D0/D1/D1SEL/SEL

ï50ï50

5020

100100

A

RTIN Internal Input Termination Resistor 45 50 55

RTOUT Internal Output Termination Resistor 45 50 55

RTemp Coef Internal I/O Termination Resistor Temperature Coefficient 6.38 m /°C

NOTE: Device will meet the specifications after thermal equilibrium has been established when mounted in a test socket or printed circuit boardwith maintained airflow greater than 500 lfpm. Electrical parameters are guaranteed only over the declared operating temperature range.Functional operation of the device exceeding these conditions is not implied. Device specification limit values are applied individuallyunder normal operating conditions and not valid simultaneously.

9. CML outputs require 50 receiver termination resistors to VCC for proper operation.10. Input and output parameters vary 1:1 with VCC.11. Vth is applied to the complementary input when operating in singleïended mode.12.VCMR min varies 1:1 with VEE, VCMR max varies 1:1 with VCC.


NB7L86M

Table 9. AC CHARACTERISTICS (VCC = 2.375 V to 3.465 V, VEE = 0 V; Note 13)

Symbol Characteristic ï40 C 25 C 85 C Unit

Min Typ Max Min Typ Max Min Typ Max

VOUTPP Output Voltage Amplitude (@VINPPmin) fin ≤ 4 GHz(See Figure 7) fin ≤ 8 GHz

240

125

350

230

240

125

350

230

240

125

350

230

mV

fdata Maximum Operating Data Rate 10.7 12 10.7 12 10.7 12 Gb/s

tPLH,tPHL

Propagation Delay to Dx/Dx to Q/QOutput Differential @ 1 GHz SEL/SEL to Q/Q(See Figure 7)

70

110

90

135

120

180

70

110

90

135

120

180

70

110

90

135

120

180

ps

tSKEW Duty Cycle Skew (Note 14)

DeviceïtoïDevice Skew (Note 15)

2.0

5.0

10

20

2.0

5.0

10

20

2.0

5.0

10

20

ps

tS SetïUp Time (Dx to SEL) 100 100 100 ps

tH HoldïUp Time (Dx to SEL) ï15 ï15 ï15 ps

tJITTER RMS Random Clock Jitter (Note 16) fin = 4 GHz

fin =8 GHz

Peak/Peak Data Dependent Jitter fdata = 5 Gb/s

(Note 17) fdata =10 Gb/s

0.2

0.2

2.0

4.0

0.5

0.5

8.0

10

0.2

0.2

2.0

4.0

0.5

0.5

8.0

10

0.2

0.2

2.0

4.0

0.5

0.5

8.0

10

ps

VINPP Input Voltage Swing/Sensitivity(Differential Configuration) (Note 18)

75 400 2500 75 400 2500 75 400 2500 mV

trtf

Output Rise/Fall Times @ 1 GHz Q, Q(20% ï 80%)

35 60 35 60 35 60 ps

NOTE: Device will meet the specifications after thermal equilibrium has been established when mounted in a test socket or printed circuit boardwith maintained airflow greater than 500 lfpm. Electrical parameters are guaranteed only over the declared operating temperature range.Functional operation of the device exceeding these conditions is not implied. Device specification limit values are applied individuallyunder normal operating conditions and not valid simultaneously.

13.Measured by forcing VINPP (TYP) from a 50% duty cycle clock source. All loading with an external RL = 50 to VCC.Input edge rates 40 ps (20% ï 80%).

14.Duty cycle skew is measured between differential outputs using the deviations of the sum of Tpwï and Tpw+ @1 GHz.15.Device to device skew is measured between outputs under identical transition @ 1 GHz.16.Additive RMS jitter with 50% duty cycle clock signal.17.Additive peakïtoïpeak data dependent jitter with input NRZ data (PRBS 2^23ï1).18.VINPP (MAX) cannot exceed VCC ï VEE. Input voltage swing is a singleïended measurement operating in differential mode.

INPUT FREQUENCY (GHz)

Figure 7. Output Voltage Amplitude (VOUTPP) versus

Input Clock Frequency (fin) at Ambient Temperature (Typical)

OU

TP

UT

VO

LTA

GE

AM

PLIT

UD

E(m

V)

500

400

300

200

100

01211109876543210

VCC ï VEE = 3.3 V

VCC ï VEE = 2.5 V


NB7L86M

Figure 8. Typical Output Waveform at 2.488 Gb/s

with PRBS 2^23ï1 (Vinpp = 75 mV)

Figure 9. Typical Output Waveform at 2.488 Gb/s


Figure 10. Typical Output Waveform at 10 Gb/s








Time (72 ps/div) Time (72 ps/div)



Voltage (

45 m

V/d

iv)

Voltage (

45 m

V/d

iv)

Voltage (

45 m

V/d

iv)

Voltage (

45 m

V/d

iv)

Voltage (

45 m

V/d

iv)

Voltage (

45 m

V/d

iv)

DDJ = 1.2 ps* DDJ = 1.2 ps*

DDJ = 2 ps** DDJ = 2 ps**

DDJ = 4 ps*** DDJ = 4 ps***

*Input signal DDJ = 10 ps

**Input signal DDJ = 12 ps

***Input signal DDJ = 14 ps


NB7L86M

Figure 14. AC Reference Measurement

D

D

Q

Q

tPHL

tPLH

VINPP = VIH(D) ï VIL(D)

VOUTPP = VOH(Q) ï VOL(Q)

DriverDevice

ReceiverDevice

Q D

Figure 15. Typical Termination for Output Driver and Device Evaluation (Refer to Application Note AND8173 ïTermination and Interface of ON Semiconductor of ECL Logic Devices with CML Output Structure)

Q D

VCC

50 50

Z = 50

Z = 50

Figure 16. Differential Input Driven

SingleïEnded

Figure 17. Differential Inputs Driven

Differentially

Figure 18. Vth Diagram Figure 19. VCMR Diagram

D

VCC

GND

VIH

VIHmin

VIHmaxVthmax

VthVth

Vthmin VCMmax

VCMmax

DVCMR

VCC

GND

D

D

Vth

Vth

D

D

VILmax

VIL

VILmin

D

VILDmax

VIHDmax

VID = VIHD ï VILD

VILDtyp

VIHDtyp

VILDmin

VIHDmin


NB7L86M

Q

Q

VCC

16 mA

50 50

Figure 20. CML Output Structure

VEE

Table 10. INTERFACING OPTIONS

INTERFACING OPTIONS CONNECTIONS

CML Connect VTD0, VTD0, VTD1, VTD1, VTSEL to VCC

LVDS Connect VTD0, VTD0 together for D0 input. Connect VTD1, VTD1 together for D0 input.Leave VTSEL open for SEL input.

ACïCOUPLED Bias VTD0, VTD0, VTSEL and VTD1, VTD1 Inputs within (VCMR) Common Mode Range

RSECL, LVPECL Standard ECL Termination Techniques. See AND8020/D.

LVTTL, LVCMOS An external voltage should be applied to the unused complementary differential input.Nominal voltage 1.5 V for LVTTL and VCC/2 for LVCMOS inputs.


NB7L86M

Application Information

All inputs can accept PECL, CML, and LVDS signal

levels. The input voltage can range from VCC to 1.2 V.

Examples interfaces are illustrated below in a 50 environment (Z = 50 ).

50

VCC

D

D

50 NB7L86MVCC

VTD

VEE

VCC

Q50 50

NB7L86M

VEE

Figure 21. CML to CML Interface

Z

Q

Z

Figure 22. PECL to CML Receiver Interface

50

Z

VCC VCC

LVDS

Driver

D

D

50

NB7L86M

VEE

VTD

VEE

Figure 23. LVDS to CML Receiver Interface

50

Z

Z

VCC VCC

PECL

Driver

D

D

50

NB7L86M

VEE

VBIASVTD

VEE

RTRT

VEE

VCC RT

5.0 V 290

3.3 V 150

2.5 V 80

Recommended RT Values

50

50

VTD

VCC

VTD

VBias

VTD

Z

123

Kapitel 7

Der Mikrocomputer

Prinzipaufbau eines Mikrocomputers:

Bild 7.1: Blockschaltung eines Mikrocomputers

Im Detail: - Mikroprozessor- Bus-Systeme

„Bus“: Sammelleitungen zum Senden und Empfangenvon binären Informationen.

124 Der Mikrocomputer

7.1 Der Mikroprozessor

Prinzipaufbau des Prozessors:

Bild 7.2: Aufbau des Mikroprozessors

Steuereinheit:

- Befehlsregister- Befehlsdekoder- Zeitablaufsteuerung

7.1 Der Mikroprozessor 125

7.1.1 Rechenwerke

Bild 7.3: Darstellung des ALU - Schemas

Allgemein: Berechnung des Ergebnisses S einer Operation (z.B. ⊙)zwischen n-Bit Operanden A und B.

A = (an−1, . . . . , a0) ; B = (bn−1, . . . . , b0)

S = (sn−1, . . . . , s0)

S = A⊙B n = 8, 16, 32, 64, ...

Einsatz im Computer zur Durchführung von

a) Arithmetischen und logischen Berechnungen.

b) Vergleichen, z.B. if A ≥ B .

c) Adressberechnungen.


Realisierung der logischen Funktionen(Bus-Schaltplan!) hier n=32

Bild 7.4: Illustration der ALU-Realisierung

7.1.2 Arithmetische Operationen

Sämtliche arithmetische Operationen lassen sich auf Additionen zurückführen.

Volladdierer (Full Adder, FA) liefern ein Übertragsbit (Carry bit / Carry flag).

N-Bit Binäraddierer: Ripple Carry Adder (RCA)

Bild 7.5: Aufbau eines Ripple Carry Adders


Nachteil des RCA:

Rechenzeit = n · Additionszeit eines FA

Abhilfe:

Berechnung der Übertragungsbits mittels zusätzlicher Hardwarelösung.

Darstellung in der 4. Übung!

N-Bit-Addierer berechnet die Summe der Zahlen

A =n−1∑

k=0ak · 2k und B =

n−1∑

k=0bk · 2k

und c−1 als S =n∑

k=0sk · 2k

sn ist das Übertragsbit; c−1 ist Übertragseingang

Beispiel: n = 8 A = 117 117B = 213 213

1c−1 = 1 331

1. Schritt: Übertragsbit (CY) berechnen:

A 01110101B 11010101

CY 11101011S 101001011 = 331


CY kann üblicherweise im Rechner abgefragt werden.Rechner haben oft 2 Addierwerke:

ADD A,B S:= A + BADDC A,B S:= A + B + CY

Inkrementierung: S = A’ = A+1

Setze B = 0 und C−1 = 1 ⇒ Addition

Subtraktion:

(hier n=8, 8 Bit = 1 Byte)

1. Schritt: Bildung des 2-Komplements (2kpl)2kpl (B) = 1kpl (B) + 1

Beispiel:

B: 000000011kpl 111111102kpl 11111111

2. Schritt: Addition A + 2kpl (B)

Beispiel:

A: 01110101 A = 117 c−1 = 0+ 2kpl (B): 11111111 B = 1

CY: 11111110S: 1|01110100 = 116


Addier- /Subtrahier- /Inkrement- und Dekrementeinheit

Bild 7.6: n-Bit Addierer

Dekrementierung: S = A’ = A-1

Setze B = 0 und C−1 = 1 ⇒ Subtraktion

Multiplikation und Division:

→ siehe Folge-Vorlesungen!

grundlagen der digitaltechnik · peta p 1015 femto f 10−15 exa e 1018 atto a 10−18 beispiel: l...

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