６．２ 消費電力

消費電力と動作速度の関係

2

CMOS回路の消費電力の分類

回路の動作状態による分類

原因による分類

動作時消費電力 Pat(W)

待機時消費電力 Pst(W)

A. 充放電電流による電力 Pcd(W)(Charge-discharge current)

B. 貫通電流による電力 Pdp(W)(Direct path short circuit current)

C. pn接合逆方向電流やサブスレッショルド電流による電力 PL(W)(Leakage current)

3

電力消費の発生場所

Toshiba 5GHz 無線LAN

IBM Power 4 (Dual core)

メモリの比率は時代とともに増大(Pstによる消費電力の比率が増大)

メモリ

Logic

CPU

メモリ

Mixed Signal

PLL

95% area occupied by Memory

Memory

ITRS 2003 EDITION

Patが大きい

Pstが大きい

Logic

時代とともに電力消費の主要な発生場所が変化

4

充放電電流（充電）

CL

VDDON

OFF

Vi

Q

IdspVDD Vo

dtdVC

dtdQI

VCQ

OLdsp

OL

容量CLへの充電電流と出力電圧の関係

p-ch MOSFETで消費されるエネルギーEcは、

2

0 0

0 0

0

2

)()()(

)}(){(

VDDC

dVVCdVCVDD

dttVtIdttIVDD

dttVVDDtIE

L

OO

VDD VDD

LOL

Odspdsp

OdspC

※ 全供給エネルギーCL・VDD2の1／2をp-ch MOSFETが消費。残り半分は電場エネルギーとしてCLに蓄積

(6.2.1)

5

充放電電流（放電）

CL

VDD

ON

OFF

Vi

Q

IdsnVDD Vo

容量CLへの放電電流と出力電圧の関係

dtdVC

dtdQI

VCQ

OLdsn

OL

n-ch MOSFETで消費されるエネルギーEdは、

2

00

2

)(

)()(

VDDC

dVVC

dttVtIE

L

VDD OOL

Odsnd

(6.2.2)

time

Ener

gyVi

n-MOSが消費p-MOSが消費

CLに蓄積

6

充放電電流による消費電力

インバータが1クロック周期で消費するエネルギー Ecyc

2VDDC

EEE

L

dccyc

2

/

VDDfC

TEP

CL

Ccyccd

(J)

(6.2.3)

電力（単位時間の消費エネルギー）Pcdは、入力変化の周期をTc(=1/fc)として、

重要！

クロック周波数 電源電圧これらを下げれば消費電力が減る

1遷移分ｘ２のエネルギー／周期

7

インバータ以外の消費電力

前ページの計算は、インバータ以外のゲートでも同様に成立する。但し、出力の0→1, 1→0 遷移が起こる確率に依存する。

2入力NANDの例

A B Z0 0 10 1 11 0 11 1 0

0 1 169

43

43

161

41

41

163

43

41

163

41

43

状態遷移が起こる確率P0⇔1=6/16

確率3/4

確率1/4

前が１の確率 後が０の確率消費電力 CLcd fVDDCP

1662

2遷移あたりの消費エネルギー

8

貫通電流

CL

VDD半ON

半OFF

Vi IcVDD

Vo

Idp

p-ch, n-ch MOSFET両方が半導通状態

VDDVIH

VIL

Vi

time

CdpC

T

dpCdp

TIfVDD

dttIfVDDP C

2

)(20

消費電力

1. Icは、CLの充放電に使用されるので、CLが大きいほどIdpは小さい。従って、CLが大きいほどPdpは小さくなる

2. Pdpは、fCに比例するので、回路が高速動作するとPdpが増加する

TC

9

（参考）貫通電流とゲート閾値

ゲート閾値は、p/n比によって決定される。

貫通電流は、WnとWpによって決定され

るため、ゲート閾値との相関が見られる。

Wn固定、WpをパラメータにしたDC特性の比較

10

リーク電流

p-substratep-well n-well

p+n+ n+ p+

0VVDD

Vo

GND

IrevIrev

Is

逆バイアスされたpn接合のリーク電流 IrevMOSFETのサブスレッショルド電流 Isゲートトンネリング電流 IT

原因

微細MOSFETを使用したLSIではリーク電流が大きくなる

Is

)( TSrev

leakl

IIIVDDIVDDP

これらはMOSFETの比例縮小により増大

演習６．２．１

• CMOS 1umテクノロジとCMOS50nmテクノロジそれぞれについて、NANDゲート一個のリークによる消費電力を回路シミュレーションにより求めよ。50nmテクノロジのNAND回路は、作成済みのNAND(1umテクノロジ)をコピーして下記のようにパラメータを修正せよ。

11

param. n-ch p-chModel N_50n P_50nL 50n 50nW 250n 750nAD 0.038p 0.113pAS 0.038p 0.113pPD 550n 1050nPS 550n 1050nM 4 1

入力状態（4種）の消費電力を測定

12

LSIの消費電力の見積り

システムの消費電力を動作部 Pat と待機部 Pst に分けて概算する(貫通電流を無視)

VDDINPNP

VDDCfNPNP

PPP

lglgst

LCgcdgat

stattotal

2

Pcd:基本ゲート１個当たりの平均充放電電流による消費電力Pl :1ゲート当たりの平均リーク電流による消費電力

)||(

85.3

:

)(

00

max

の場合の式

　

：　動作周波数

負荷容量：　１ゲート当り平均

　ゲート活性化率

次スライド参照：　全ゲート数

tptn

pn

pn

LC

C

L

g

VV

CVDDf

fC

N

ゲート活性化率：１クロックでゲートが遷移する確率

[参考] ゲート数

• 論理LSIの回路規模は、トランジスタ数よりも、ゲート数で表されることが多い

• ゲート数は、NOT（CMOS回路では2トランジスタ）換算で表される場合と2入力NAND（CMOS回路では4トランジスタ）換算で表される場合があるが、慣習として、2入力NAND（CMOS回路では4トランジスタ）に換算した個数を意味している場合が多い

13

14

低消費電力化（１）

動作部Patの削減

• 電源電圧VDDを下げる（電源電圧制御・・・殆どの回路で既に行われている）

• クロック周波数fcを下げる（クロック周波数制御・・・殆どの回路で既に行われている）

• 動作の必要のない回路ブロックのクロックを停止（クロックゲーティング）

• 時間あたりの演算量を削減する（アルゴリズム、アーキテクチャを工夫）

• クロックを使用しない非同期式回路を使用（設計は難しい）

• 断熱的回路技術（波形の制御）

15

低消費電力化（２）

• 電源電圧ＶＤＤを下げる

• MOSFETの閾値を制御– MTCMOS(Multi-threshold CMOS)を使用

• 待機状態のときだけ高いVTのMOSFETで電流をOFFにする

– VTCMOS(Variable threshold CMOS)を使用

• Vsub電圧を制御してVTを動作モードにより変更する

– 不揮発性メモリ＋パワーゲーティング(動作回路のみ電源供給）VDD VDD

入力 出力

電源制御

Low |Vtp0|

Low Vtn0

High Vtn0

入力 出力

Vsub

動作中 Vsub=0待機中 Vsub < 0

待機部Pstの削減

MT-CMOS VT-CMOS

16

電力遅延時間積

充放電消費電力 P、遅延時間T

インバータの場合

2

2 1

VDDC

fVDDfCTPTP

L

CCLdcd

（テクノロジに依存）

微細化により、消費電力が下がり、動作速度が上がる！

（非常に重要）

P

T応用毎に最適点を探す

速度重視

低消費電力重視

高性能なテクノロジまたはアルゴリズム

(J) (6.2.4)

※ ただし、ゲート数、ゲート活性化率を変更しない場合の話（次ページ参照）

17

消費電力の目安

セラミックパッケージ （冷却時） ~30Wプラスティックパッケージ ~1W電池駆動（モーバイル応用等） ~0.1W

許容消費電力

• 必要最小限の処理速度を達成• 消費電力はできるだけ小さく

アルゴリズム、アーキテクチャ、回路の最適化

速度重視

消費電力重視

ディジタル回路の高性能化

18

算術演算量が少ない

論理演算量が少ない

電力遅延積が小さい

←アルゴリズムレベルの評価基準

←論理回路レベルの評価基準

（また、速いことと低消費電力は両立しないので、最適化が必要）（無駄な）データ量が

少ない

システムとしてのパフォーマンスを達成

←回路およびデバイスレベルの評価基準（テクノロジの選択）

問題点：事前に総合評価する方法が見つかっていないため、試行錯誤が必要

問題点：事前に総合評価する方法が見つかっていないため、試行錯誤が必要

演習６．２．２

• 下記の計算を参考にして、2入力NAND1個の電力遅延積

の電源電圧依存性と負荷容量（寄生容量）依存性をシミュレーションで求め、グラフに表示せよ。ただし、電力は、（A, B) = (0, 0)→(1, 1)と(A, B) = (1, 1) → (0, 0) の遷移の平均値として求めよ（※）

19

2

00 )(

)(

VDDC

dttiN

VDDTNT

dttiVDDTP

L

NTNT

※ 電力を正確に求めるためには、16とおり全ての遷移の平均を求める必要

があるが、入力パターンの作成を簡単化するため、ここでは、最も電力消費の大きい、2遷移のみをシミュレーションする。

P：平均有効電力、T：最短動作周期（≒遅延時間）、N:電力算出周期

（理論的予想）

（シミュレーション）

NANDの電力遅延時間積測定回路

20

どちらかを選択

立ち上がり遅延時間の測定

立ち下がり遅延時間の測定

電力遅延積の計算（4回の遷移の平均）