5.cyclone iiiデバイス・ファミリのクロック・ネットワーク …cyclone iii...

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Altera Corporation Cyclone III デバイス・ハンドブック Volume 12009年 12月

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5.Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLL

この章では、Cyclone® III デバイス・ファミリ (Cyclone III および Cyclone III LS デバイス ) の階層的なクロック・ネットワークおよび最先端の機能を備えた PLL

（Phase-Locked Loop）について説明します。

この章は、以下の項で構成されています

■ 5-1 ページの「クロック・ネットワーク」

■ 5-9 ページの「Cyclone III デバイス・ファミリの PLL」

■ 5-10 ページの「Cyclone III デバイス・ファミリの PLL ハードウェアの概要」

■ 5-12 ページの「クロック・フィードバック・モード」

■ 5-14 ページの「ハードウェア機能」

■ 5-22 ページの「プログラマブル帯域幅」

■ 5-22 ページの「位相シフトの実装」

■ 5-24 ページの「PLL カスケード接続」

■ 5-25 ページの「PLL リコンフィギュレーション」

■ 5-33 ページの「スペクトラム拡散クロッキング」

■ 5-34 ページの「PLL 仕様」

クロック・ネットワークCyclone III デバイス・ファミリには、グローバル・クロック（GCLK）をドライブできる専用クロック・ピン（CLK[15..0]）が最大 16 本あります。 Cyclone III デバイス・ファミリは、EP3C5 および EP3C10 デバイス以外のの各サイドで 4 本の専用クロック・ピンをサポートします。 EP3C5 および EP3C10 デバイスの場合、デバイスの左側と右側でのみ 4 本の専用クロック・ピンをサポートします。

f 各デバイス集積度の GCLK ネットワーク数について詳しくは、「Cyclone III Device Family Overview」を参照してください。

GCLKネットワークGCLK は、デバイスの 4 つのエリアにクロックを供給してデバイス全体をドライブします。デバイス内のすべてのリソース（I/O エレメント、ロジック・アレイ・ブロック（LAB）、専用乗算器ブロック、M9K メモリ・ブロック）は、GCLK をクロック・ソースとして使用します。これらのクロック・ネットワーク・リソースは、外

部ピンから供給されるクロック・イネーブルやクリアなどのコントロール信号に使

用できます。内部ロジックは、内部生成された GCLK と非同期クリア、クロック・イネーブル、またはその他の高ファンアウトのコントロール信号に対する GCLK もドライブできます。

CIII51006-3.2

http://www.altera.com/literature/hb/cyc3/cyc3_ciii51001.pdfhttp://www.altera.com/literature/hb/cyc3/cyc3_ciii51001.pdf

5–2 Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLLクロック・ネットワーク

Cyclone III デバイス・ハンドブック Volume 1 Altera Corporation 2009 年 12 月

表 5-1 に、クロック・リソースと GCLK ネットワークとの接続を示します。

表 5-1. Cyclone III デバイス・ファミリの GCLK ネットワーク接続 (１ /２ )

GCLK ネットワーク・クロック・ソース

GCLK ネットワーク ( 注 1)

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19

CLK0/DIFFCLK_0p v ̶ v ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶CLK1/DIFFCLK_0n ̶ v v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶CLK2/DIFFCLK_1p ̶ v ̶ v v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶CLK3/DIFFCLK_1n v ̶ ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶CLK4/DIFFCLK_2p ̶ ̶ ̶ ̶ ̶ v ̶ v ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶CLK5/DIFFCLK_2n ̶ ̶ ̶ ̶ ̶ ̶ v v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶CLK6/DIFFCLK_3p ̶ ̶ ̶ ̶ ̶ ̶ v ̶ v v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶CLK7/DIFFCLK_3n ̶ ̶ ̶ ̶ ̶ v ̶ ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶CLK8/DIFFCLK_5n (2) ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ v ̶ v ̶ ̶ ̶ ̶ ̶CLK9/DIFFCLK_5p (2) ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v v ̶ ̶ ̶ ̶ ̶ ̶ ̶CLK10/DIFFCLK_4n (2) ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ v v ̶ ̶ ̶ ̶ ̶CLK11/DIFFCLK_4p (2) ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ ̶ v ̶ ̶ ̶ ̶ ̶ ̶CLK12/DIFFCLK_7n (2) ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ v ̶ vCLK13/DIFFCLK_7p (2) ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v v ̶ ̶CLK14/DIFFCLK_6n (2) ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ v vCLK15/DIFFCLK_6p (2) ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ ̶ v ̶PLL1_C0 (3) v ̶ ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶PLL1_C1 (3) ̶ v ̶ ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶PLL1_C2 (3) v ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶PLL1_C3 (3) ̶ v ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶PLL1_C4 (3) ̶ ̶ v ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶PLL2_C0 (3) ̶ ̶ ̶ ̶ ̶ v ̶ ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶PLL2_C1 (3) ̶ ̶ ̶ ̶ ̶ ̶ v ̶ ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶PLL2_C2 (3) ̶ ̶ ̶ ̶ ̶ v ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶PLL2_C3 (3) ̶ ̶ ̶ ̶ ̶ ̶ v ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶PLL2_C4 (3) ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶PLL3_C0 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ ̶ v ̶ ̶ ̶ ̶ ̶ ̶PLL3_C1 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ ̶ v ̶ ̶ ̶ ̶ ̶PLL3_C2 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶PLL3_C3 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ v ̶ ̶ ̶ ̶ ̶ ̶PLL3_C4 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ v ̶ ̶ ̶ ̶ ̶PLL4_C0 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ ̶ v ̶PLL4_C1 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ ̶ vPLL4_C2 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ v ̶ ̶PLL4_C3 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ v ̶PLL4_C4 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ v

Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLL 5–3クロック・ネットワーク

Altera Corporation Cyclone III デバイス・ハンドブック Volume 12009 年 12 月

専用クロック・ピンを GCLK への供給に使用しない場合は、これらのピンを汎用入力ピンとして使用して、ロジック・アレイに供給することができます。ただし、専用クロック・ピンを汎用入力ピンとして使用する場合、これらのピンは I/O レジスタをサポートせず、I/O レジスタの代わりに LE ベースのレジスタを使用する必要があります。

DPCLK0 v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶DPCLK1 ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶DPCLK7 (4)

CDPCLK0、または

CDPCLK7 (2)、 (5)

̶ ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶

DPCLK2 (4)

CDPCLK1、または

CDPCLK2 (2)、 (5)

̶ ̶ ̶ v v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶

DPCLK5 (4)

DPCLK7 (2)

̶ ̶ ̶ ̶ ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶

DPCLK4 (4)

DPCLK6 (2)

̶ ̶ ̶ ̶ ̶ ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶

DPCLK6 (4)

CDPCLK5、または

CDPCLK6 (2)、 (5)

̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶

DPCLK3 (4)

CDPCLK4、またはCDPCLK3 (2)、 (5)

̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶

DPCLK8 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶DPCLK11 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶DPCLK9 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ ̶ ̶ ̶ ̶ ̶ ̶DPCLK10 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v v ̶ ̶ ̶ ̶ ̶DPCLK5 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ ̶ ̶ ̶DPCLK2 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ ̶ ̶DPCLK4 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v ̶ ̶DPCLK3 ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ ̶ v v

表 5-1の注：(1) EP3C5 と EP3C10 デバイスは、0 ～ 9 の GCLK ネットワークのみ備えています。(2) これらのピンは、EP3C5 および EP3C10 デバイスを除く Cyclone III デバイス・ファミリのすべてのデバイスに適用します。(3) EP3C5 および EP3C10 デバイスは、PLL1 および PLL2 のみ備えています。(4) このピンは、EP3C5 および EP3C10 デバイスにのみ適用します。(5) 2 本の CDPCLKピンのうち 1 本のみがクロック・コントロール・ブロックに信号を供給できます。その他のピンは、通常の I/O ピン

として使用できます。

表 5-1. Cyclone III デバイス・ファミリの GCLK ネットワーク接続 (２ /２ )

GCLK ネットワーク・クロック・ソース

GCLK ネットワーク ( 注 1)

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19



f クロック・ピンおよび PLL ピンの接続方法について詳しくは、アルテラ・ウェブサイトの「Cyclone III Device Family Pin Connection Guidelines」を参照してください。

クロック・コントロール・ブロッククロック・コントロール・ブロックは、GCLK をドライブします。クロック・コントロール・ブロックはデバイスの各サイドの専用クロック入力ピンの近くに配置され

ています。 GCLK は、クロック・スキューと遅延が最小になるように最適化されています。

表 5-2 に、クロック・コントロール・ブロックに供給できるソースのリストを示し

ます。クロック・コントロール・ブロックからは GCLK に信号が供給されます。

Cyclone III デバイス・ファミリでは、専用クロック入力ピン、PLL カウンタ出力、兼用クロック I/O ピン、および内部ロジックはすべて、各 GCLK のクロック・コントロール・ブロックに信号を供給できます。またクロック・コントロール・ブロッ

クからの出力が対応する GCLK に供給されます。この GCLK は、クロック・コントロール・ブロック入力が別の PLL または専用クロック入力ピンの出力である場合は、PLL 入力をドライブできます。クロック・コントロール・ブロックはデバイスの周辺に存在し、1 個の Cyclone III デバイス・ファミリあたり最大 20 個のクロック・コントロール・ブロックを利用できます。

コントロール・ブロックは以下の 2 つの機能を備えています。

■ ダイナミックな GCLK のクロック・ソースの選択（DPCLKまたは CDPCLKおよび内部ロジック入力には適用しません）

■ GCLK のパワーダウン（ダイナミック・イネーブル / ディセーブル）

表 5-2. クロック・コントロール・ブロックの入力

入力説明

専用クロック入力

専用クロック入力ピンは、クロック、または同期および非同期クリア、プリセット、クロック・イネーブルなどのグローバル信号を GCLK にドライブすることができます。

兼用クロック (DPCLK および CDPCLK) の I/O 入力

DPCLKおよび CDPCLK I/O ピンは、プロトコル信号などの高ファンアウト・コントロール信号、PCI 用の TRDYおよび IRDY信号に GCLK 経由で使用される双方向デュアル・ファンクション・ピンです。入力が兼用クロックI/O ピンでドライブされるクロック・コントロール・ブロックは、PLL 入力をドライブできません。入力が兼用クロック I/O ピンでドライブされるクロック・コントロール・ブロックは、PLL 入力をドライブできません。

PLL 出力 PLL カウンタ出力は、GCLK をドライブできます。

内部ロジック

ロジック・アレイ配線を通じて GCLK をドライブし、内部ロジック・エレメント（LE）が高ファンアウト、低スキュー信号パスをドライブできるようにします。入力が内部ロジックでドライブされるクロック・コントロール・ブロックは、PLL 入力をドライブできません。

http://www.altera.com/literature/dp/cyclone3/PCG-01003.pdf



図 5-1 にクロック・コントロール・ブロックを示します。

各 PLL は c[4..0]カウンタを通じて、5 個のクロック出力を生成します。これらのクロックのうち 2 個は、図 5-1 に示すように、クロック・コントロール・ブロックを通じて、GCLK をドライブできます。

f Quartus® II ソフトウェアのクロック・コントロール・ブロックの使用方法について詳しくは、「ALTCLKCTRL Megafunction User Guide」を参照してください。

図 5-1. クロック・コントロール・ブロック

図 5-1の注：(1) clkswitch信号は、コンフィギュレーション・ファイルを通じて設定するか、マニュアル操作の PLL スイッチオーバー機能

の使用時にダイナミックに設定することができます。マルチプレクサの出力は、PLL の入力クロック (fIN) です。(2) clkselect[1..0] 信号は内部ロジックで供給され、デバイスがユーザー・モードのときにグローバル・クロック・ネット

ワークのクロック・ソースをダイナミックに選択するのに使用されます。

(3) スタティックなクロック選択信号は、コンフィギュレーション・ファイルで設定されます。したがって、デバイスがユーザー・モードのときのダイナミック・コントロールは実現できません。

(4) ユーザー・モードで GCLK をイネーブルまたはディセーブルにする場合、内部ロジックを使用できます。

CLKSWITCH (1)

Static Clock Select (3)

Static ClockSelect (3)

Internal Logic

Clock Control Block

DPCLK or CDPCLK

CLKSELECT[1..0] (2) Internal Logic (4)

inclk1inclk0

CLK[n + 3]CLK[n + 2]CLK[n + 1]

CLK[n]

fIN

C0C1

C2PLL

GlobalClock

Enable/Disable

C3C4

http://www.altera.com/literature/ug/ug_altclock.pdf



GCLKネットワークのクロック・ソースの生成図 5-2 に、Cyclone III デバイス・ファミリの PLL、クロック入力およびクロック・コントロール・ブロックの配置をデバイスの集積度別に示します。

図 5-2. Cyclone IIIデバイス・ファミリの PLL、CLK[]、 DPCLK[]、およびクロック・コントロール・ブロックの位置 ( 注 1)

図 5-2の注：(1) 各サイドには、5 個のクロック・コントロール・ブロックがあります。(2) 各コーナーにあるコーナー CDPCLKピンのうち 1 本のみがクロック・コントロール・ブロックに信号を供給します。その他の

CDPCLKピンは、汎用 I/O ピンとして使用できます。(3) リモート・クロックは、PLL に信号を供給するために使用することはできません。(4) 専用クロック・パスはこの PLL に信号を供給できます。ただし、これらのパスは完全に補償されていません。

PLL1

PLL4

PLL2

PLL3

20

20

20

20

4

4

4

44

4

4

4

2

2

2

2

2 2

2 2

5

5

5

5

(2)(2)

(2) (2)

CDPCLK7

CDPCLK0

CDPCLK1

DPCLK1

DPCLK[11.10] DPCLK[9..8]

CLK[11..8] CDPCLK6

DPCLK0

CLK[3..0]

Clock ControlBlock (1)

GCLK[19..0]

GCLK[19..0]

CDPCLK5

DPCLK7

CLK[7..4]

DPCLK6

CDPCLK4

CDPCLK2

DPCLK[3..2]

CLK[15..12]

DPCLK[5..4]

CDPCLK3

Remote clock fromtwo clock pins at adjacent edge of device

Clock ControlBlock (1)

(3)

4

4

4

4

(4)

(4)

(4)

(4)



各サイド 5 個のクロック・コントロール・ブロックへの入力は、以下のクロック・ソースから選択する必要があります。

■ 4 本のクロック入力ピン

■ 5 つの PLL カウンタ出力

■ 左側と右側でそれぞれ 2本のDPCLKピンと 2本のCDPCLKピン、およびトップとボトムにそれぞれ 4 本の DPCLKピンと 2 本の CDPCLKピン

■ 内部ロジックからの 5 つの信号

上記のクロック・ソースのうち、5 ページの図 5-1 に示すように、任意のクロック・

コントロール・ブロックにドライブできるのは 2 本のクロック入力ピン、2 つのPLL クロック入力、1 本の DPCLK または CDPCLK ピン、および内部ロジックの 1 つのソースのみです。

これらのクロック･コントロール・ブロックへの 5 つの入力のうち、GCLK への供給には 2 本のクロック入力ピンと 2 つの PLL 出力のみダイナミックに選択されます。クロック・コントロール・ブロックは、内部ロジックからの信号のスタティックな

選択をサポートします。

図 5-3 に、Cyclone III デバイス・ファミリ周辺の各サイドにおける、簡略バージョンの 5 つのクロック・コントロール・ブロックを示します。

GCLK ネットワークのパワーダウンCyclone III デバイス・ファミリの GCLK は、スタティックとダイナミックのいずれの手法でもディセーブル（パワーダウン）できます。スタティック手法では、コン

フィギュレーション・ビットは、未使用の GCLK を自動的にディセーブルするQuartus II ソフトウェアで生成されるコンフィギュレーション・ファイルで設定されます。ダイナミック・クロック・イネーブルまたはディセーブル機能により、内部ロジックで Cyclone III デバイス・ファミリの GCLK のイネーブルまたはディセーブルを制御できます。

クロック・ネットワークがディセーブルされると、クロック・ネットワークから信

号が供給されるすべてのロジックがオフ状態になり、デバイスの全体的な消費電力

が減少します。このファンクションは PLL とは独立しており、5 ページの図 5-1 に示すようにクロック・ネットワークに直接適用されます。

図 5-3. Cyclone IIIデバイス・ファミリの各サイドのクロック・コントロール・ブロック ( 注 1)

図 5-3の注：(1) デバイスの左側と右側には、2 本の DPCLKピンがあります。デバイスのトップとボトムには 4 本の

DPCLKピンがあります。

5GCLK

Clock Input Pins4

DPCLK

Internal Logic

ClockControlBlock

5PLL Outputs

5

2 or 4

CDPCLK2

Five Clock ControlBlocks on Each Side

of the Device



GCLK マルチプレクサ用の入力クロック・ソースと clkena信号は、QuartusII ソフトウェアで altclkctrl メガファンクションを使用して設定できます。

f 詳細は、「ALTCLKCTRL Megafunction User Guide」を参照してください。

clkena 信号Cyclone III デバイス・ファミリでは、デバイスは GCLK ネットワーク・レベルでclkena信号をサポートします。このサポートにより、PLL が使用されている場合でもクロックをゲート・オフできます。出力クロックを再イネーブルすると、回路は

クロック・ネットワーク・レベルでクロックをゲート・オフするため、PLL は再同期または再ロック期間を必要としません。また、ループ関連のカウンタに影響しな

いため、clkena信号とは無関係に PLL をロック状態に維持できます。

図 5-4 に、clkena 信号の実装方法を示します。

1 図5-4に示すように、出力ピンにPLLの出力C0をコントロールするclkena回路は、1個のレジスタの代わりに 2 個のレジスタと実装されます。

図 5-5 に、クロック出力イネーブルの波形例を示します。 clkena信号は、クロック（clkin）の立ち下がりエッジでサンプリングされます。

1 この機能は、低消費電力またはスリープ・モードを必要とするアプリケーションに

便利です。

図 5-4. clkena信号の実装

D Qclkena clkena_out

clk_out

clkin

図 5-5. clkenaの実装：出力イネーブル

clkin

clkena

clk_out

http://www.altera.com/literature/ug/ug_altclock.pdf

Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLL 5–9Cyclone IIIデバイス・ファミリの PLL


clkena信号は、システムが PLL 再同期中の周波数オーバーシュートを許容できない場合は、クロック出力をディセーブルにすることもできます。

アルテラでは、クロック・ソースを PLL または GCLK に切り換えるときは、clkena信号の使用を推奨しています。以下の手順を推奨しています。

1. clkena 信号をディアサートして、プライマリ出力クロックをディセーブルにします。

2. クロック・コントロール・ブロックのダイナミック選択信号を使用して、セカンダリ・クロックに切り換えます。

3. セカンダリ・クロックの一部のクロック・サイクルが、clkena 信号の再アサート前に通過できるようにします。セカンダリ・クロックをイネーブルにするまで

に必要なクロック・サイクルの正確な数は、デザインにより異なります。カスタ

ム・ロジックを作成して、異なるクロック・ソースを切り換えるときにグリッチ

なしで移行させることができます。

Cyclone IIIデバイス・ファミリの PLLCyclone III デバイス・ファミリは、デバイスのクロック管理、外部システム・クロック管理、および高速 I/O インタフェースのための堅牢なクロック・マネージメントおよび合成機能を提供する最大 4 個の PLL を提供しています。

f 各デバイス集積度の PLL 数について詳しくは、「Cyclone III Device Family Overview」を参照してください。

Cyclone III デバイス・ファミリの PLL はすべて、同じコア・アナログ構造を持っています。

表 5-3 に、Cyclone III デバイス・ファミリの PLL で利用できる機能を示します。

表 5-3. Cyclone III デバイス・ファミリの PLLのハードウェア機能 (１ /２ )

ハードウェア機能説明

C ( 出力カウンタ ) 5

M、N、C カウンタ・サイズ 1 ～ 512 (1)専用クロック出力 1 本のシングル・エンドまたは 1 差動ペア

クロック入力ピン 4 本のシングル・エンドまたは 2 差動ペアスペクトラム拡散入力クロック・トラッキング v (2)PLL カスケード接続スルー GCLK

補正モードソース同期モード、非補償モード、ノーマル・モード、ゼロ遅延バッファ・モード

位相シフト分解能最小 96ps の増分量 (3)プログラマブル・デューティ・サイクル v

出力カウンタ・カスケード接続 v

力クロック・スイッチオーバー v

ユーザー・モード・リコンフィギュレーション v

http://www.altera.com/literature/hb/cyc3/cyc3_ciii51001.pdf

5–10 Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLLCyclone III デバイス・ファミリの PLL ハードウェアの概要


Cyclone IIIデバイス・ファミリの PLLハードウェアの概要この項では、Cyclone III デバイス・ファミリの PLL のハードウェアの概要について説明します。

図 5-6 に、Cyclone III デバイス・ファミリの PLL の主要コンポーネントの簡略ブロック図を示します。

1 VCO ポスト・スケール・カウンタ K は、サポートされている VCO 範囲を 2 で分周するのに使用されます。 Quartus II ソフトウェアのコンパイル・レポートの PLL サマリー・セクションでレポートされた VCO 周波数は、VCO ポスト・スケール・カウンタ値を考慮します。したがって、VCO ポスト・スケール・カウンタの値が 2 の場合、レポートされる周波数は、「Cyclone III Device Data Sheet」および「Cyclone III LS Device Data Sheet」の章で規定される fVCO 仕様よりも低くなります。

ロック検出の喪失 v

表 5-3の注：(1) 出力クロックが 50% のデューティ・サイクルを使用する場合、C カウンタの範囲は 1 ～ 512 です。50% 以外のデュー

ティ・サイクルを使用する出力クロックの場合、ポストスケール・カウンタの範囲は 1 ～ 256 です。(2) 発生する入力クロック・ジッタが入力ジッタ許容差仕様の範囲内にある場合のみです。(3) 最小位相シフトは、動作制御発振器 (VCO：Voltage-Controlled Oscillator) の期間を 8 で除算して求められます。位相の増

分については、Cyclone III デバイスはすべての出力周波数を最小 45° の増分でシフトできます。周波数および分周パラメータによっては、より細かな微調整も可能です。

表 5-3. Cyclone III デバイス・ファミリの PLLのハードウェア機能 (２ /２ )

ハードウェア機能説明

図 5-6. Cyclone IIIデバイス・ファミリの PLLのブロック図 ( 注 1)

図 5-6の注：(1) 各クロック・ソースは、PLL と同じデバイスのサイドに配置されている 4 本のクロック・ピンのどれからでも供給できます。(2) これは VCO ポストスケール・カウンタ K です。(3) この入力ポートには、ピンでドライブされる専用 GCLK も供給できますが、クロック・コントロール・ブロックに別の PLL

からの出力またはピンでドライブされる専用 GCLK が供給される場合は、クロック・コントロール・ブロックを通じて供給できます。内部で生成されるグローバル信号で PLL をドライブすることはできません。

ClockSwitchover

Block

inclk0

inclk1

Clock inputsfrom pins

GCLK

pfdena

clkswitch

clkbad0clkbad1

activeclock

PFD

LOCKcircuit

lock

÷n CP LF VCO ÷2 (2)

÷C0

÷C1

÷C2

÷C3

÷C4

÷M

PLLoutputmux

GCLKs

External clockoutput

8 84

GCLKnetworks

no compensation; ZDB mode

source-synchronous;normal mode

VCO Range

Detector

VCOOVRR

VCOUNDR

(3)

http://www.altera.com/literature/hb/cyc3/cyc3_ciii52001.pdfhttp://www.altera.com/literature/hb/cyc3/cyc3_ciii52002.pdfhttp://www.altera.com/literature/hb/cyc3/cyc3_ciii52002.pdf

Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLL 5–11Cyclone IIIデバイス・ファミリの PLLハードウェアの概要


外部クロック出力Cyclone III デバイス・ファミリの各 PLL は、シングル・エンド・クロック出力（または 1 組の差動ペア）を 1 つサポートします。図 5-7 に示すように、C0 出力カウンタのみが GCLK を通さずに専用外部クロック出力に信号を供給できます。その他の出力カウンタは、GCLK を介してその他の I/O ピンに信号を供給します。

図 5-7 に、PLL の外部クロック出力を示します。

差動出力ペアの各ピンの位相差は 180° です。QuartusII ソフトウェアは、デザインの I/O エレメントに NOT ゲートを配置して、ペアのもう一方のピンを基準にして180° の位相を実現します。クロック出力ピンのペアは、LVDS、LVPECL、差動HSTL、差動 SSTL はもとより、標準出力ピン（トップおよびボトム・バンク内）と同じ I/O 規格もサポートします。

f PLLクロック入力および出力ピンでサポートされる I/O規格については、「Cyclone III Device I/O Features」の章を参照してください。

Cyclone III デバイス・ファミリの PLL は、GCLK を通じて、通常の I/O ピンにドライブ・アウトできます。外部への出力クロックが不要な場合は、外部クロック出力ピンを汎用 I/O ピンとして使用することもできます。

図 5-7. PLLの外部クロック出力

図 5-7の注：(1) これらの外部クロック・イネーブル信号は、ALTCLKCTRL メガファンクションを使用する場合に限

り使用できます。 (2) PLL#_CLKOUTpピンと PLL#_CLKOUTnピンは、1 つのシングル・エンドまたは 1 つの差動クロック

出力として使用できる兼用 I/O ピンです。

C0

C1

C2

C4

C3PLL #

clkena 1 (1)

clkena 0 (1)

PLL #_CLKOUTp (2)

PLL #_CLKOUTn (2)

http://www.altera.com/literature/hb/cyc3/cyc3_ciii51007.pdfhttp://www.altera.com/literature/hb/cyc3/cyc3_ciii51007.pdf

5–12 Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLLクロック・フィードバック・モード


クロック・フィードバック・モードCyclone III デバイス・ファミリの PLL は、最大 4 種類のクロック・フィードバック・モードをサポートします。各モードでは、クロックの逓倍と分周、位相シフト、プログラマブル・デューティ・サイクルを実行できます。

1 入力および出力遅延は、特定の PLL に関連する専用クロック入力ピンをクロック・ソースとして使用する場合に限り、PLL によって完全に補償されます。例えば、ノーマル・モードで PLL1 を使用する場合、入力ピンから PLL クロックの出力 - デスティネーション・レジスタまでのクロック遅延は、以下のいずれかがクロック入

力ピンに使用されていれば、完全に補正されます。

■ CLK0

■ CLK1

■ CLK2

■ CLK3

GCLK ネットワークを使用して PLL をドライブするとき、QuartusII ソフトウェアでは入力および出力遅延が完全に補償されない場合があります。

ソース・シンクロナス・モード入力ピンにデータとクロックが同時に到達する場合、どの I/O エレメント入力レジスタのクロック・ポートとデータ・ポートでもそれらの位相関係は同じです。

図 5-8 に、このモードでのデータとクロックの波形例を示します。このモードをソース・シンクロナス・データ転送に使用てください。I/O エレメントのデータ信号とクロック信号では、同じ I/O 規格が使用されている限り、同様のバッファ遅延が発生します。

ソース・シンクロナス・モードでは、使用されるクロック・ネットワークの遅延と

以下の 2 つのパス間の遅延の差を補償します。

■ データ・ピンから I/O エレメント・レジスタ入力

■ クロック入力ピンから PLL 位相周波数検知器（PFD）入力

図 5-8. ソース・シンクロナス・モードにおけるデータおよびクロック間の位相関係

Data pin

PLL referenceclock at input pin

Data at register

Clock at register

Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLL 5–13クロック・フィードバック・モード


1 入力ピンから I/O エレメント内のレジスタ遅延チェインまでの遅延を、QuartusII ソフトウェアでソース・シンクロナス・モードの PLL でクロックされるすべてのデータ・ピンに対してゼロに設定します。また、すべてのデータ・ピンは QuartusII ソフトウェアの PLL COMPENSATED ロジック・オプションを使用しなければなりません。

非補償モード非補償モードでは、PLL はクロック・ネットワークに対する補償を行いません。これにより、PFD へのクロック・フィードバックが大量に回路を通過することがないため、ジッタ性能が改善されます。 PLL の内部クロック出力と外部クロック出力はいずれも、PLL クロック入力を基準にして位相シフトされます。

図 5-9 に、このモードの PLL クロックの位相関係の波形例を示します。

ノーマル・モードノーマル・モードの内部クロックは、入力クロック・ピンに位相アラインメントさ

れます。外部クロック出力ピンは、このモードで接続された場合は、クロック入力ピンに相対した位相遅延を生じます。 Quartus II ソフトウェアのタイミング・アナライザは、この 2 本のピンに生じる位相差をレポートします。ノーマル・モードでは、PLL は GCLK ネットワークで導入される遅延を完全に補償します。

図 5-9. 補正なしモードでの PLLクロック間の位相関係

図 5-9の注：(1) PLL から供給される内部クロックは、互いに位相調整されます。(2) PLL クロック出力は、PLL 入力クロックより進む場合または遅れる場合があります。

PLL ReferenceClock at the Input Pin

PLL Clock at theRegister Clock Port(1), (2)

External PLL ClockOutputs (2)

Phase Aligned

5–14 Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLLハードウェア機能


図 5-10 に、このモードの PLL クロックの位相関係の波形例を示します。

ゼロ遅延バッファ・モードゼロ遅延バッファ（ZDB）モードでは、デバイス全体でのゼロ遅延のために、外部クロック出力ピンはクロック入力ピンと位相調整されます。このモードを使用する

場合、入力ピンと出力ピンでのクロック・アラインメントを保証するには、入力ク

ロックと出力クロックに同じ I/O 規格を使用しなければなりません。

図 5-11 に、ZDB モードの PLL クロックの位相関係の波形例を示します。

ハードウェア機能Cyclone III デバイス・ファミリの PLL は、汎用クロック管理のための多数くの機能をサポートしています。この項では、クロックの逓倍と分周の実装、位相シフトの

実装、プログラマブル・デューティ・サイクルについて説明します。

図 5-10. ノーマル・モードでの PLLクロック間の位相関係

図 5-10の注：(1) 外部クロック出力は、PLL 内部クロック信号よりも早くなるか、または遅くなることがあります。

PLL ReferenceClock at the Input pin

PLL Clock at theRegister Clock Port

External PLL ClockOutputs (1)

Phase Aligned

図 5-11. ZDBモードでの PLLクロック間の位相関係

PLL Reference Clock at the Input Pin

PLL Clockat the Register Clock Port

External PLL Clock Outputat the Output Pin

Phase Aligned

Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLL 5–15ハードウェア機能


クロックの逓倍と分周Cyclone III デバイス・ファミリの各 PLL は、M/（N* ポストスケール・カウンタ）スケーリング係数を使用して、PLL 出力ポートのクロック合成を行います。入力クロックは、プリ・スケール係数 N によって分周され、M フィードバック係数で逓倍されます。コントロール・ループは、 fIN (M/N) になるように VCO をドライブします。各出力ポートには、高周波数 VCO を分周する専用のポストスケール・カウンタがあります。周波数の異なる PLL 出力が複数ある場合、VCO 値は周波数規格に適合する出力周波数の最小公倍数になります。例えば、1 つの PLL から要求される出力周波数が 33 MHz と 66 MHz の場合、Quartus II ソフトウェアは VCO を 660 MHz に設定します（VCO 範囲内での 33 MHz と 66 MHz の最小公倍数）。その後、ポストスケール・カウンタは各出力ポートの VCO 周波数を分周します。

PLL ごとにプリ・スケール・カウンタ（N）と逓倍カウンタ（M）が 1 個ずつあり、M と N の範囲は両方とも 1 ～ 512 です。N カウンタの目的は、周波数分周の計算に限定されるため、このカウンタはデューティ・サイクル・コントロールを行いませ

ん。 GCLK または外部クロック出力に供給できる汎用ポストスケール・カウンタがPLL ごとに 5 個あります。これらのポストスケール・カウンタの範囲は、50%デューティ・サイクル設定で 1 ～ 512 です。ポストスケール・カウンタの範囲は、50% 以外のデューティ・サイクル設定で 1 ～ 256 です。デザインに選択されたHigh/Low カウンタ値の合計により、カウンタの分周値が選択されます。

Quartus II ソフトウェアは、ALTPLL メガファンクションに入力される入力周波数、逓倍値、および分周値に従って、適切なスケーリング係数を自動的に選択します。

1 出力カウンタ間の位相アラインメントは、tPLL_PSERR 仕様で決定されます。



ポストスケール・カウンタのカスケード接続Cyclone III デバイス・ファミリの PLL は、512 を超えるカウンタを作成するために、ポストスケール・カウンタのカスケード接続をサポートしています。これは、図 5-

12 に示すように、ある C カウンタの出力を次の C カウンタの入力に供給することによって実装されます。

カウンタをカスケード接続して、高周波 VCO クロックのより大きい分周を実装するときは、カスケード接続されたカウンタは個々のカウンタ設定の積を持つ 1 個のカウンタとして動作します。

例えば、C0=4 、 C1=2 の場合、カスケード値は C0 × C1=8 となります。

1 ポストスケール・カウンタのカスケード接続は、コンフィギュレーション・ファイ

ルで Quartus II ソフトウェアによって自動的に設定されます。ポストスケール・カウンタは PLL リコンフィギュレーションで実行できません。

プログラマブル・デューティ・サイクルプログラマブル・デューティ・サイクルにより、PLL は可変デューティ・サイクルのクロック出力を生成できます。この機能は PLL ポストスケール・カウンタでサポートされます。デューティ・サイクルの設定は、ポストスケール・カウンタのLow および High タイム・カウントの設定によって行われます。 Quartus II ソフトウェアは、周波数入力と所要の逓倍または分周レートを使用して、デューティ・サ

イクルの選択肢を決定します。ポストスケール・カウンタ値により、デューティ・サイクルの精度が決まります。精度は 50% をポストスケール・カウンタ値で除算した値で定義されます。例えば、C0 カウンタが 10 の場合、5 ～ 90% のデューティ・サイクルの選択肢では、5% のステップが可能です。

プログラマブル・デューティ・サイクルをプログラマブル位相シフトと組み合わせ

ることで、オーバーラップのない正確なクロックを生成できます。

図 5-12. カウンタのカスケード接続

C0

C1

C2

C3

C4

VCO Output

VCO Output

VCO Output

VCO Output

VCO Output

VCO Output



PLLコントロール信号PLL の演算および再同期を観察および制御する場合は、以下の 3 つの信号を使用できます。

pfdenapfdena信号は、最後にロックされた周波数を維持し、システムがシャットダウンする前に現在の設定を保存する時間を確保するために使用します。pfdena 信号は、プログラマブル・ゲートで PFD 出力をコントロールします。PFD をディセーブルすると、VCO は最後に設定された値のコントロール電圧および周波数で動作し、長期的なドリフトを起こして周波数が低くなります。

aresetareset信号は、各 PLL に対するリセットまたは再同期化入力です。これらの入力信号をドライブできるのは、デバイスの入力ピンまたは内部ロジックです。 High にドライブされると、PLL カウンタがリセットされ、PLL 出力がクリアされて、PLL のロックが解除されます。 VCO は標準設定に戻されます。再び Low にドライブされると、PLL は再ロックして入力に再同期されます。

以下の条件のいずれかが true の場合は、areset 信号をデザインに含めなければなりません。

■ デザインで PLL リコンフィギュレーションまたはクロック・スイッチオーバーがイネーブルされている。

■ ロック状態喪失後に、PLL 入力クロックと出力クロック間の位相関係を維持する必要がある。

1 パワーアップ時に PLL の入力クロックが切り換わるかまたは不安定な場合は、入力クロックが安定して仕様範囲内に収まった後、areset 信号をアサートします。

lockedlocked出力は、PLL が基準クロックをロックし、PLL クロック出力は Quartus II ソフトウェア、 MegaWizard™ Plug-in Manager で設定された、必要な位相および周波数で動作していることを示しています。

1 アルテラでは、デザインに areset信号と locked 信号を使用して、PLL のステータスをコントロールおよび観察することを推奨しています。

図 5-13 に、この実装を示します。

図 5-13. ロックされた信号の実装

OFF

D QPLL

locked

locked

areset

VCC



D フリップ・フロップの前に locked信号をプローブするために SignalTap® II ツールを使用すると、areset がディアサートされたときにのみ locked信号は Low になります。areset 信号がイネーブルされていない場合、追加ロジックは ALTPLL メガファンクションに実装されません。

f PLL コントロール信号について詳しくは、「ALTPLL Megafunction User Guide」を参照してください。

クロック・スイッチオーバークロック・スイッチオーバー機能により、PLL は 2 つの基準入力クロックを切り換えることができます。この機能はクロック冗長性の目的で、あるいは前のクロックが停止した場合に冗長クロックがオンになるシステムのようなデュアル・クロック・

ドメイン・アプリケーションに使用します。クロックがそれ以上トグルしていないとき、またはユーザー・コントロール信号 clkswitch をベースにしている場合、デザインはクロック・スイッチオーバーを自動的に実行できます。

自動クロック・スイッチオーバーCyclone III デバイス・ファミリの PLL は、完全にコンフィギュレーション可能なクロック・スイッチオーバ機能をサポートします。

現在の基準クロックが存在しない場合、クロック検出ブロックは自動的に PLL リファレンス用のバックアップ・クロックに切り換わります。またクロック・スイッチオーバー回路は、PLL から 3 つのステータス信号 clkbad[0]、clkbad[1]、activeclockを送出し、カスタム・スイッチオーバー回路を実装します。バックアップ・クロックでクロック・ソースを選択する場合は、デザインの PLL のinclk1ポートにクロック・ソースを接続します。

図 5-14 に、 PLL に組み込まれたスイッチオーバ回路のブロック図を示します。

図 5-14. 自動クロック・スイッチオーバー回路

SwitchoverState

Machine

ClockSense

n Counter PFD

clkswitch (provides manual switchover support)

Activeclock

clkbad1

clkbad0

muxout

inclk0

inclk1

refclk

fbclk

clksw

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クロック・スイッチオーバー機能を使用する方法は 2 つあります。

■ inclk0を同じ周波数で動作する inclk1に切り換えるには、スイッチオーバー回路を使用します。例えば、基準クロックと同じ周波数の冗長クロックが必要なアプリケーションでは、切り換えステート・マシンは図 5-14 に示すマルチプレク

サ選択入力を制御する信号を生成します。この場合、 inclk1が PLL の基準クロックになります。この自動スイッチオーバーでは、inclk0クロックとinclk1クロックの 2 つのクロックのうちいずれかが停止し、他方が使用可能なときには、これらを何回でも切り換えることができます。

■ clkswitch 入力は、ユーザーまたはシステムが制御する切り換え条件に使用します。これは、同じ周波数で切り換える場合、または異なる周波数の入力間で切

り換える場合に可能です。例えば、inclk0が 66 MHz で、inclk1が 200 MHzの場合、自動クロック検出回路は周波数の差が 20% を超えるプライマリ・クロックとセカンダリ・クロックの周波数をモニタできないため、切り換えを制御

する必要があります。この機能は、クロック・ソースがバックプレーン上の複数のカードからきていて、システムが動作周波数の切り換えを制御する必要がある

場合に便利です。セカンダリ・クロック周波数は、VCO が推奨周波数範囲内で動作するように選択しなければなりません。また、VCO の動作周波数を推奨範囲内に維持するように、M、N、および C の各カウンタを設定する必要があります。

図 5-15 に、自動クロック喪失検出を使用したときの切り換え機能の波形例を示します。ここでは、inclk0信号は Low になったままです。inclk0 信号が約 2 クロック・サイクルの間 Low に維持された後、クロック検知回路は clkbad[0] 信号をHigh にドライブします。また、基準クロック信号はトグルしていないため、切り換えステート・マシンは clksw信号でマルチプレクサを制御して、inclk1に切り換えます。

図 5-15. クロック喪失検出時の自動切り換え ( 注 1)

図 5-15の注：(1) 切り換えは、使用可能なクロックに応じて、inclk0 または inclk1の立ち下がりエッジでイネーブ

ルになります。この図では、切り換えは inclk1の立ち下がりエッジでイネーブルになります。

inclk0

inclk1

muxout

clkbad0

clkbad1

(1)

activeclock



マニュアル・オーバーライド自動スイッチオーバを使用する場合は、clkswitch入力と手動オーバライド機能を使用して、入力クロックを切り換える必要があります。

図 5-16 は、clkswitch で制御したときの切り換え機能を示す波形例です。この場合、両方のクロック・ソースが動作し、inclk0が基準クロックとして選択されます。 clkswitch 信号が Low から High への遷移することにより、スイッチオーバー・シーケンスが開始されます。clkswitch信号は、最低 3 クロック・サイクルの間は High である必要があります（inclk0および inclk1の周波数が異なる場合、長いクロック周期で最低 3 サイクルです）。カウンタの基準クロック muxoutは、inclk0 の立ち下がりエッジでゲート・オフされ、クロックでのグリッジの発生を防止します。 inclk1 の立ち下がりエッジで、基準クロックのマルチプレクサは inclk0から PLL 基準としての inclk1に切り換わります。基準クロックのマルチプレクサは、inclk1の立ち下がりエッジで PLL 基準を inclk0から inclk1に切り換え、activeclock 信号が変化して、現在 PLL に信号を供給しているクロックを示します。

このモードでは、activeclock 信号は clkswitch信号をミラーリングします。マニュアル切り換えの間は両方のブロックが機能しているため、いずれの clkbad信号も High になりません。スイッチオーバー回路はエッジ・センシティブなので、clkswitch信号の立ち下がりエッジで回路がinclk1からinclk0に戻ることはありません。clkswitch信号が再び High になると、このプロセスが繰り返されます。clkswitch信号および自動スイッチオーバーは、切り換えられるクロックが使用可能な場合にのみ機能します。クロックが使用できない場合、ステート・マシンはク

ロックが使用可能になるまで待機します。

図 5-16. clkswitchコントロールを使用したクロック・スイッチオーバー (1)

図 5-16の注：(1) マニュアル・クロック・スイッチオーバー・イベントを開始するためには、clkswitch信号が High

になると、inclk0 および inclk1の両方を実行する必要があります。

inclk0

inclk1

muxout

clkswitch

activeclock

clkbad0

clkbad1



マニュアル・クロック・スイッチオーバーCyclone III デバイス・ファミリの PLL はマニュアル操作の切り換えをサポートしています。ここで、clkswitch 信号は inclk0または inclk1のいずれが PLL の入力クロックであるかを制御します。マニュアル・スイッチオーバーの特性は、ス

イッチオーバー回路がエッジ・センシティブな自動クロック・スイッチオーバーの

マニュアル・オーバーライド機能と類似しています。 clkswitch 信号が High になると、このスイッチオーバー・シーケンスが開始します。 clkswitchの立ち下がりエッジは、回路を前の入力クロックにスイッチ・バックさせません。

f QuartusII ソフトウェアの PLL ソフトウェア・サポートについて詳しくは、「ALTPLL Megafunction User Guide」を参照してください。

ガイドラインPLL でクロック・スイッチオーバーを使用して設計する場合は、以下のガイドラインに従います。

■ クロック喪失検出および自動クロック・スイッチオーバーを使用するには、

inclk0およびinclk1の周波数が他方の20%以内でなければなりません。この要件に適合しない場合、clkbad[0]信号と clkbad[1]信号は正しく機能しません。

■ マニュアル・クロック・スイッチオーバーを使用する場合、inclk0と inclk1の差が 20% を超える場合でも可能です。しかし、2 つのクロック・ソースの差（周波数、位相、または両方）によって、PLL がロックを失う可能性があります。 PLL をリセットすると、入力クロックと出力クロック間の正しい位相関係が維持されます。

1 マニュアル・クロック・スイッチオーバー・イベントを開始するためには、

clkswitch信号がHighになると、inclk0およびinclk1の両方を実行しなければなりません。この要件を満たしていない場合、clkbad[0] 信号と clkbad[1]信号は正しく機能しません。

■ クロック・スイッチオーバ機能と小さな周波数ドリフトを必要とするアプリケー

ションでは、狭帯域幅 PLL を使用する必要があります。狭帯域幅 PLL は、基準入力クロックの変動に対する反応が広帯域幅 PLL よりも遅くなります。切り換えが発生したとき、狭帯域幅 PLL が出力にクロック停止を伝える速度は、広帯域幅PLL よりも遅くなります。狭帯域幅 PLL は、基準クロックのジッタをフィルタします。ただし、狭帯域幅 PLL ではロック時間も長くなることに注意してください。

■ 切り換えが起こった後、PLL が新しいクロックにロックするための有限の再同期期間が生じる場合があります。 PLL が再ロックするのに要する正確な時間は、PLL リコンフィギュレーションによって異なります。

■ デザインでPLLの入力クロックとPLLの出力クロックの位相関係が重要な場合は、クロック・スイッチオーバーを実行した後、10ns の間 areset をアサートします。PLL の出力クロックを再度イネーブルにする前に、ロックされた信号（またはゲート制御ロック）が High になるのを待ちます。

■ 図 5-17 に、プライマリ・クロックが失われると VCO 周波数が徐々に低下し、VCO がセカンダリ・クロックにロックすると、VCO 周波数が上昇する様子を示します。VCO がセカンダリ・クロックをロックした後、VCO 周波数で多少のオーバーシュート（過周波数状態）が発生することがあります。

http://www.altera.com/literature/ug/ug_altpll.pdfhttp://www.altera.com/literature/ug/ug_altpll.pdf

5–22 Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLLプログラマブル帯域幅


■ PLL の再同期期間に、システムが周波数変動を許容できない場合は、切り換え中にシステムをディセーブルにします。clkbad[0]と clkbad[1] のステータス信号を使用すると、VCO が最新の周波数を維持できるように、PFD をオフにすることができます（pfdena = 0）。また、切り換えステート・マシンを使用して、セカンダリ・クロックに切り換えることも可能です。 PFD をイネーブルにすると、出力クロック・イネーブル信号（clkena）は、切り換えおよび再同期期間中にクロック出力をディセーブルにすることができます。ロックの表示が安定すると、システムは出力クロックを再びイネーブルできます。

プログラマブル帯域幅PLL の帯域幅は、PLL の入力クロックと関連するジッタの追跡能力を示す測度です。 Cyclone III デバイス・ファミリの PLL では、ループ・フィルタやチャージ・ポンプを含む、PLL ループのプログラマブル特性を使用して、PLL 帯域幅を高度にコントロールすることができます。PLL のクローズド・ループ・ゲインが 3dB になる周波数によって、PLL の帯域幅が決まります。この帯域幅は、オープン・ループ PLL 応答のユニティ・ゲイン・ポイントとほぼ一致します。

位相シフトの実装位相シフトは、Cyclone III デバイス・ファミリのクロック遅延に対する堅牢なソリューションを実装するのに使用します。位相シフトは、VCO 位相出力とカウンタ開始時間を組み合わせて使用することによって実装されます。VCO 位相出力とカウンタ開始時間は、プロセス、電圧、および温度に関係なく、純粋にカウンタ設定に

基づくため、最も精度の高い遅延挿入方法です。

以下のいずれかの方法で、Cyclone III デバイス・ファミリの PLL から出力クロックを位相シフトすることができます。

■ VCO 位相タップを使用した細かい分解能

■ カウンタ始動時間を使用した粗い分解能

細かい分解能の位相シフトの実装では、出力カウンタのいずれか（C[4..0]）または M カウンタが、VCO の 8 つの位相のいずれかを基準クロックとして使用できるようにします。これにより、遅延時間を精細な分解能で調整することができます。この方法を使用して挿入できる最小遅延時間は、式 5-1 によって定義されます。

図 5-17. VCO切り換え動作周波数

ΔFvco

Primary Clock Stops Running

Switchover Occurs

VCO Tracks Secondary Clock

Frequency Overshoot

Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLL 5–23位相シフトの実装


ここで、fREF は入力基準クロック周波数です。

例えば、fREF が 100 MHz、N が 1、 M が 8 の場合、fVCO は 800 MHz になり、fine は156.25 ps になります。この位相シフトは PLL の動作周波数で定義され、位相シフトの値は基準クロック周波数とカウンタ設定に依存します。

粗い分解能の位相シフトは、事前に定義されたカウンタ・クロック数だけカウンタ

の始動を延期させることによって実装されます。式 5-2 に、粗い位相シフトを示し

ます。

ここで、C はカウンタ遅延時間に設定されたカウント値です（これは、QuartusII ソフトウェアのコンパイル・レポートの PLL 利用セクションの初期設定です）。初期値が 1 の場合、C – 1 = 0° 位相シフトです。

図 5-18 に、VCO 位相タップ方式により細かな分解能を使用して位相シフトを挿入する例を示します。VCO からの 8 つの位相に参照用の名前を付けて示しています。この例では、CLK0は VCO からの 0 位相を基準とし、カウンタの C 値はゼロに設定されています。CLK1信号は 4 分周され、High 時間と Low 時間の長さはそれぞれ 2 VCO クロックになります。CLK1 は VCO の 135° 位相タップに基づき、カウンタのC 値を 1 に設定しています。CLK1信号も 4 分周されます。この例では、2 個のクロックは 3 fine だけオフセットされます。 CLK2 は VCO からの 0° 位相を基準としていますが、カウンタの C 値は 3 に設定されています。最終的な遅延は、2 coarse になります（2VCO 期間）。

式 5-1. 細かい分解能の位相シフト

式 5-2. 粗い分解能の位相シフト

fineTVCO

8----------- 1

8fVCO-------------- N

8MfREF------------------= = =

coarse C 1–fVCO------------ C 1– N

MfREF---------------------= =

5–24 Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLLPLL カスケード接続


Cyclone III デバイス・ファミリにクロック遅延を実装するには、coarse および fineの位相シフトを使用できます。

Cyclone III デバイス・ファミリは、VCO 位相タップのダイナミック位相シフトのみサポートします。位相シフトは、何回でもコンフィギュレーション可能です。各位相シフトには 1 scanclk サイクルを要し、大きな位相シフトを迅速に実装できます。

PLLカスケード接続クロック・ネットワークを使用して、2 個の PLL をカスケード接続することができます。PLL をカスケード接続するデザインでは、ソース（アップストリーム）PLLは狭帯域幅設定にし、デスティネーション（ダウンストリーム）PLL は広帯域幅設定にする必要があります。

図 5-19 に、GCLK を使用した PLL カスケード接続を示します。

図 5-18. VCO位相出力およびカウンタ遅延時間を使用した遅延挿入

td0-1

td0-2

1/8 tVCO tVCO

0

90

135

180

225

270

315

CLK0

CLK1

CLK2

45

Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLL 5–25PLLリコンフィギュレーション


PLLリコンフィギュレーションPLL はいくつかの分周カウンタと異なる VCO 位相タップを使用して、周波数合成および位相シフトを実行します。Cyclone III デバイス・ファミリの PLL では、両方のカウンタ設定をリコンフィギュレーションして、PLL 出力クロックをリアルタイムで位相シフトすることができます。またチャージ・ポンプおよびループ・フィルタ・

コンポーネントを変更することも可能ですが、PLL の帯域幅にダイナミックに影響を及ぼします。これらの PLL コンポーネントを使用して、FPGA 全体をリコンフィギュレーションすることなく、出力クロック周波数、PLL 帯域幅、および位相シフトをリアルタイムで更新することができます。

図 5-19. GCLKを使用した PLLカスケード接続

CLK[0..3]

CLK[8..11]

GCLK[0..4]

GCLK[5..9]

GCLK[15..19]

GCLK[10..14]

CLK[12..15]

CLK[4..7]

Output from PLL

Output from PLL

Input to PLL

Output from PLL

Output from PLL

Five Clock Control Blocks

Five ClockControl Blocks



PLL1

PLL4

PLL2

PLL3

5

5

5

5

Remote clock from two Clock pins at adjacentedge of device

2

2

2

2

2

4

2

4

4

2

2

4

120

GCLK[0:19]

20 1

20

1

GCLK[0:19]

20

1

GCLK[0:19]

GCLK[0:19]

5–26 Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLLPLL リコンフィギュレーション


PLL をリアルタイムでリコンフィギュレーションする機能は、複数の周波数で動作する可能性があるアプリケーションで役立ちます。また、プロトタイプ環境でも有用であり、PLL 出力周波数をスイープし、出力クロック位相をダイナミックに調整可能です。例えば、被試験デバイスの要件に応じて、75 MHz または 150MHz でパターンを生成および送信するのに必要なテスト・パターンを生成するシステムが必

要です。PLL コンポーネントをリアルタイムでリコンフィギュレーションできるため、このような 2 つの出力周波数を数マイクロ秒以内に切り換えることができます。

また、この機能を使用すると、PLL 出力クロック位相シフトを変更して、クロック -出力（tCO）遅延を調整することも可能です。この手法により、新しい PLL 設定でコンフィギュレーション・ファイルを再生成する必要がなくなります。

PLLリコンフィギュレーションのハードウェア実装以下の PLL コンポーネントは、リアルタイムでコンフィギュレーションできます。

■ プリ・スケール・カウンタ（N）

■ フィードバック・カウンタ（M）

■ ポストスケール出力カウンタ (C0-C4)

■ チャージ・ポンプ電流 (ICP)、ループ・フィルタ・コンポーネント（R、C）をダイナミックに調整して、PLL 帯域幅の動作時リコンフィギュレーションを可能にします。

図 5-20 に、新しい設定をシリアル・シフト・レジスタ・チェインまたはスキャン・チェインにシフトして、PLL カウンタ設定をダイナミックに調整する方法を示します。scandataport レジスタとシフト・レジスタによるスキャン・チェインへのシリアル・データ・シフトは、scanclkによってクロックされます。 scanclk の最大周波数は 100MHz です。データの最後のビットをシフトした後、1 scanclk クロック・サイクル以上 configupdate 信号をアサートすると、PLL コンフィギュレーション・ビットがスキャン・レジスタのデータで同期的に更新されます。

図 5-20. PLL コンフィギュレーション・スキャン・チェイン

/C4 /C3 /C2 /C1 /C0 /M /N

scanclk

scandone

scandata

LF/K/CP

configupdate

inclk

PFD VCO

FVCO

scanclkena

scandataout

from M counterfrom N counter



1 カウンタの設定は、個々のカウンタのクロック周波数に同期して更新されます。したがって、すべてのカウンタが同時に更新されるわけではありません。

PLL カウンタをリコンフィギュレーションするには、以下の手順を実行します。

1. scandata の最初のビット（Dn）をシフトする最低 1 scanclk サイクル前に、scanclkena 信号がアサートされます。

2. シリアル・データ（scandata）は、scanclk の 2 番目の立ち上がりエッジでスキャン・チェインにシフトされます。

3. 144 ビットがすべてスキャン・チェインにスキャンされた後、scanclkena 信号がディアサートされ、スキャン・チェインのビットの偶発的なシフトを防止しま

す。

4. configupdate 信号が 1 scanclk サイクルの間アサートされ、PLL カウンタをスキャン・チェインの内容で更新します。

5. scandone 信号は High になり、PLL がリコンフィギュレーション中であることを示します。立ち下がりエッジは PLL カウンタが新しい設定で更新されたことを示します。

6. M、N、ポストスケール出力 C カウンタまたは Icp、R、C 設定を変更する場合は、areset 信号を使用して PLL をリセットします。

7. ステップ 1~ ステップ 5 を繰り返して、PLL を何回でもリコンフィギュレーションできます。

図 5-21 に、PLL リコンフィギュレーション機能の機能シミュレーションを示します。

1 カウンタ・クロック周波数をリコンフィギュレーションする場合、同じインタ

フェースを使用して対応するカウンタ位相シフト設定をリコンフィギュレーション

することはできません。ダイナミック位相シフト・リコンフィギュレーション・インタフェースを使用して、位相シフトをリアルタイムでリコンフィギュレーションで

きます。クロック出力で同じ非ゼロ位相シフト設定（例えば、90°）を維持したまま、カウンタ周波数をリコンフィギュレーションする場合、カウンタ・クロック周波数

をリコンフィギュレーションした後に位相シフトをリコンフィギュレーションする

必要があります。

図 5-21. PLLリコンフィギュレーション・スキャン・チェイン

scandata

scanclk

scanclkena

scandataout

configupdate

scandone

areset

Dn_old D0_old Dn

D0Dn

LSB



ポストスケール・カウンタ (C0～ C4)ポストスケール・カウンタの逓倍値または分周値およびデューティ・サイクルは、

リアルタイムでリコンフィギュレーションできます。各カウンタには 8 ビットのHigh タイム、8 ビットの Low タイム設定が格納されています。デューティ・サイクルは、全サイクル時間（High タイムと Low タイムの合計）に対する出力 High タイムまたは Low タイムの比率です。さらに、これらのカウンタには、カウンタをバイパスするための rbypass、および出力クロック・デューティ・サイクルを選択するための rselodd の 2 つのコントロール・ビットが含まれています。

rbypassビットが 1 に設定されるとカウンタはバイパスされ、1 分周になります。このビットが 0 に設定されると、PLL は High および Low タイムカウンタに基づき、VCO 出力周波数の有効な分周を計算します。例えば、ポストスケール分周係数が 10の場合に、High および Low のカウント値をそれぞれ 5 と 5 に設定すると、50%-50% のデューティ・サイクルを達成できます。 PLL は VCO 出力クロックの立ち上がりエッジで、出力クロックを High から Low に遷移させて、このデューティ・サイクルを実装します。ただし、High および Low カウント値がそれぞれ 4 と 6 に設定されると、デューティ・サイクルが 40%-60% の出力クロックが生成されます。

rseloddビットは、50% デューティ・サイクルの場合に VCO 出力周波数の分周係数が奇数になることを示します。例えば、ポストスケール分周係数が 3 の場合、この分周を達成するには High および Low タイム・カウント値はそれぞれ 2 と 1 に設定されます。これは 67%-33％のデューティ・サイクルを意味します。50%-50% のデューティ・サイクルが必要な場合は、奇数の分周係数でもこのデューティ・サイ

クルを達成するために、rselodd コントロール・ビットを 1 に設定する必要があります。 PLL は VCO 出力クロックの立ち下りエッジで、出力クロックを High からLow に遷移させて、このデューティ・サイクルを実装します。rselodd=1 に設定した場合、High タイムから 0.5 サイクルを減算し、Low タイムに 0.5 サイクルを加算します。

例：

■ High タイム・カウント = 2 サイクル

■ Low タイム・カウント = 1 サイクル

■ rselodd = 1 は実質的に以下に等しくなります。

■ High タイム・カウント = 1.5 サイクル

■ Low タイム・カウント = 1.5 サイクル

■ デューティ・サイクル = （1.5/3）%High タイム・カウントと（1.5/3）%Lowタイム・カウント

スキャン・チェインの説明Cyclone III デバイス・ファミリの PLL は 144 ビットのスキャン・チェインを備えています。

表 5-4 に、PLL の各コンポーネントのビット数を示します。



図 5-22 に、PLL コンポーネントのスキャン・チェイン・オーダを示します。

図 5-23 に、Cyclone III デバイス・ファミリの PLL の PLL ポストスケール・カウンタのスキャン・チェインのビット・オーダ・シーケンスを示します。

表 5-4. Cyclone IIIデバイス・ファミリの PLLリプログラミング・ビット

ブロック名

ビット数

カウンタその他合計C4 (1) 16 2 (2) 18C3 16 2 (2) 18C2 16 2 (2) 18C1 16 2 (2) 18C0 16 2 (2) 18M 16 2 (2) 18N 16 2 (2) 18チャージ・ポンプ 9 0 9ループ・フィルタ (3) 9 0 9合計ビット数： 144 表 5-4の注：(1) C4 Low カウント値の LSB ビットは、スキャン・チェインに最初にシフトされるビットです。(2) これらの 2 つのコントロール・ビットには、カウンタをバイパスするための rbypassと、出力ク

ロックのデューティ・サイクルを選択するための rseloddがあります。

(3) ループ・フィルタの MSB ビットは、最後にスキャン・チェインにシフトされるビットです。

図 5-22. PLLコンポーネントのスキャン・チェイン・オーダ

DATAIN

C1C2C3C4DATAOUT

MSBLF CP

LSBN M C0

図 5-23. スキャン・チェインのビット・オーダ er

DATAINrbypass

HB

7

HB

6

HB

5

HB

4

HB

3

HB

2

HB

1

HB

0

rselodd

LB

7

LB

6

LB

5

LB

4

LB

3

LB

2

LB

1

LB

0DATAOUT

HB

9

HB

8

LB

9

LB

8



チャージ・ポンプおよびループ・フィルタPLL 帯域幅をリアルタイムで更新するように、チャージ・ポンプとループ・フィルタの設定をリコンフィギュレーションできます。表 5-5 ～表 5-7 に、Cyclone III デバイス・ファミリの PLL のチャージ・ポンプ（ICP）、ループ・フィルタ抵抗（R）、コンデンサ（C）値に対して可能な設定を示します。

PLLカウンタのバイパスPLL カウンタをバイパスすると、逓倍（M カウンタ）または分周（N、C0 ～ C4 カウンタ）の係数が 1 になります。

表 5-5. チャージ・ポンプのビット・コントロール

CP[2] CP[1] CP[0] 設定（10進数）

0 0 0 01 0 0 11 1 0 31 1 1 7

表 5-6. ループ・フィルタの抵抗値コントロール

LFR[4] LFR[3] LFR[2] LFR[1] LFR[0]設定

（10進数）)

0 0 0 0 0 00 0 0 1 1 30 0 1 0 0 40 1 0 0 0 81 0 0 0 0 161 0 0 1 1 191 0 1 0 0 201 1 0 0 0 241 1 0 1 1 271 1 1 0 0 281 1 1 1 0 30

表 5-7. 高周波コンデンサのループ・フィルタ・コントロール

LFC[1] LFC[0] 設定（10進数）

0 0 00 1 11 1 3



表 5-8 に、Cyclone III デバイス・ファミリの PLL のカウンタをバイパスするための設定を示します。

PLL カウンタのいずれかをバイパスするには、バイパス・ビットを 1 に設定します。これで、他のビットの値は無視されるようになります。

ダイナミック位相シフトダイナミック位相シフト機能により、対応する PLL のスキャン・チェインを通じてシリアル・データを送信することなく、個々の PLL 出力の出力位相を他方の PLL 出力や基準クロックに対してダイナミックに調整できます。この機能により、インタ

フェースが簡素化され、出力クロック位相シフトをリアルタイムで変更して clock-to-out（tCO）遅延を迅速に調整することができます。これは VCO 位相タップの選択を、特定の C カウンタまたは M カウンタに合わせて増減することによって行います。位相は VCO 周波数から一度に 1/8 ずつシフトされます。出力クロックは、この位相リコンフィギュレーション・プロセスの間アクティブです。

表 5-9 に、ダイナミック位相シフトに使用されるコントロール信号を示します。

表 5-8. PLLカウンタの設定

PLLスキャン・チェイン・ビット [0…8]設定

説明LSB MSB

X X X X X X X X 1 (1) PLLカウンタはバイパスされる X X X X X X X X 0 (1) バイパスされていない PLL カ

ウンタ

表 5-8の注：(1) バイパス・ビット

表 5-9. ダイナミック位相シフト・コントロール信号 (１ /２ )

信号名説明ソースデスティネーション

PHASECOUNTERSELECT[2:0]

カウンタ選択。位相調整のために、Mカウンタまたは C カウンタのいずれかを選択するためにデコードされる3 ビット。 1 つのアドレスはすべてのC カウンタを選択するようにマップされます。この信号は SCANCLKの立ち上がりエッジで PLL に登録されます。

ロジック・アレイまたは I/O ピン

PLL リコンフィギュレーション回路

PHASEUPDOWN

ダイナミック位相シフト方向を選択、1 = UP、0 = DOWN。信号はSCANCLKの立ち上がりエッジで PLLに登録されます。



PHASESTEP ロジック High でダイナミック位相シフトをイネーブル。





表 5-10 に、対応する PHASECOUNTERSELECT 設定に基づく PLL カウンタ選択を示します。

ダイナミック位相シフトを 1 ステップ実行するには、以下の手順を実行する必要があります。

1. 必要に応じて、phaseupdownと phasecounterselectを設定します。

2. phasestep を最低 2 scanclkサイクルアサートします。 phasestep パルスごとに、1 位相シフトします。

3. phasestep をディアサートします。

4. phasedone が High になるのを待ちます。

5. ステップ 1 から 4 を必要なだけ繰り返して、複数の位相シフトを得ることができます。

すべての信号は scanclkに同期しているため、scanclkエッジでラッチされ、また scanclkエッジを基準とする tSU または tH 要件を満たす必要があります。

SCANCLK

PHASESTEPと組み合わせて使用され、ダイナミック位相シフトをイネーブル / ディセーブルにするコアからの自走クロック。ダイナミック・リコンフィギュレーションの場合にSCANCLKと共有されます。

GCLK または I/Oピン


PHASEDONE

アサートされると、位相調整が完了し、PLL が 2 番目の調整パルスに反応できる状態であることをコア・ロジックに示します。内部 PLL タイミングに基づいてアサートします。SCANCLKの立ち上がりエッジでディアサートします。


ロジック・アレイまたはI/O ピン

表 5-9. ダイナミック位相シフト・コントロール信号 (２ /２ )

信号名説明ソースデスティネーション

表 5-10. 位相カウンタ選択のマッピング

PHASECOUNTERSELECT [2] [1] [0] 選択

0 0 0 すべての出力カウンタ0 0 1 M カウンタ0 1 0 C0 カウンタ0 1 1 C1 カウンタ1 0 0 C2 カウンタ1 0 1 C3 カウンタ1 1 0 C4 カウンタ

Cyclone IIIデバイス・ファミリのクロック・ネットワークおよび PLL 5–33スペクトラム拡散クロッキング


ダイナミック位相シフトは無限に繰り返すことができます。すべての信号はscanclkに同期し、scanclkエッジを基準とする tSU または tH要件を満足する必要があります。

phasestep信号は scanclkの負エッジでラッチされます。図 5-24 では、これは 2 番目の scanclk の立ち下がりエッジで示されています。phasestepは、最低 2 scanclkサイクルの間 High 状態を維持しなければなりません。位相ステップがラッチされた後の 2 番目の scanclk の立ち上がりエッジ（4 番目の立ち上がりエッジで示される）で、phaseupdownおよび phasecounterselect の値がラッチされ、PLL は指定されたカウンタに対して指定された方向で、ダイナミック位相シフトを開始します。 4 番目の scanclk の立ち上がりエッジで、phasedone が High からLow になり、PLL がダイナミック位相シフトを終了するまで Low を維持します。 phasedone信号が Low から High になった後、新たなダイナミック位相シフトを実行することができます。

VCO および scanclkの周波数に応じて、phasedone の Low 時間は 1 scanclk サイクルよりも長くなるか、または短くなることがあります。位相シフトをダイナ

ミックにリコンフィギュレーションするための最大時間は、デバイス特性に基づい

て決定されます（TBD）。

phasedoneが Low から High に遷移した後で、別のダイナミック位相シフトを実行できます。 phasestep パルス同士には、1 s

5.cyclone iiiデバイス・ファミリの クロック・ネットワーク …cyclone iii...

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