AN 778: インテル® Stratix® 10 トランシーバー・ユーザーガイド

インテル® Quartus® Prime 開発デザインスイートの更新情報: 18.0

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AN-778 | 2018.07.13

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目次

1. トランシーバーのレイアウト..................................................................................................... 31.1. L タイルと H タイルの概要........................................................................................... 4

1.1.1. PLL.......................................................................................................... 41.1.2. トランスミッター・クロック・ネットワーク................................................................81.1.3. GXT クロック・ネットワーク.............................................................................121.1.4. キャリブレーション.......................................................................................15

2. タイル・アーキテクチャーの制約............................................................................................... 162.1. トランシーバー・チャネルの配置....................................................................................16

2.1.1. GX チャネルと GXT チャネルの可能な組み合わせ...................................................162.1.2. GX チャネル.............................................................................................. 212.1.3. GXT チャネル............................................................................................ 232.1.4. L タイルおよび H タイルに向けたリファレンス・クロックのガイドライン...........................292.1.5. PLL の配置............................................................................................... 30

2.2. サポートされていないダイナミック・リコンフィグレーションの機能............................................352.3. インテル Stratix 10 L タイル・トランシーバーから H タイル・トランシーバーへのマイグレーション.... 352.4. 温度に関するガイドライン.......................................................................................... 36

3. PCIe のガイドライン........................................................................................................... 373.1. PCIe ハード IP.......................................................................................................37

3.1.1. PCIe ハード IP のチャネル配置........................................................................373.1.2. PCIe ハード IP の PLL 配置............................................................................38

3.2. PCIe Express 用 PHY インターフェイス (PIPE)............................................................... 423.2.1. PIPE のチャネル配置....................................................................................423.2.2. PIPE の PLL 配置........................................................................................42

4. 改訂履歴.......................................................................................................................... 44

目次

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2

1. トランシーバーのレイアウト

注意: 本アプリケーション・ノートは現在のところ、 インテル® Stratix® 10 L タイル ES1、L タイル、およびH タイル (L タイル/H タイル) についての情報をカバーしています。E タイルの情報については、今後リリースされる予定です。

インテル Stratix 10 デバイスはトランシーバー・タイル・アーキテクチャーをサポートしています。1 つのタイルは、24 個のトランシーバー・チャネルとそれに関連するフェーズ・ロック・ループ (PLL)、リファレンス・クロック・バッファー、およびハード IP で構成されています。現在、4 種類のトランシーバー・タイルがあります。

• L タイル ES1

• L タイル

• H タイル

• E タイル

各タイルの機能の範囲は、さまざまなトランシーバー・アプリケーションに適合するようカスタマイズされたソリューションを提供します。次の項では、L タイルについてさらに詳しく説明します。インテルStratix 10 デバイスには、デバイスの左側と右側に 1 つあるいは複数のタイルが含まれています。タイルの種類は均質である必要はありません。

より詳細な情報については、 インテル Stratix 10 L- and H-Tile Transceiver PHY User Guide の章「Transceiver Tile Variants—Comparison of Transceiver Capabilities」を参照してください。

図 -1: トランシーバー・タイルのレイアウト次の図は、デバイスの左側に 2 種類のタイルを持つ インテル Stratix 10® 10 TX デバイスの例です。E タイルが H タイルの上方に配置されています。

Transceiver Tile (24 Channels) E-Tile

H-Tile

Package Substrate

4

x 10

0GE

EMIB

Trans

ceive

r

Bank

(6 Ch

anne

ls)

Trans

ceive

r PLL

s

Trans

ceive

r

Bank

(6 Ch

anne

ls)

Trans

ceive

r

Bank

(6 Ch

anne

ls)PC

Ie H

ard I

P

Refer

ence

Cloc

k Net

work

Clock

Net

work

Trans

ceive

r

Bank

(6 Ch

anne

ls)

Transceiver Tile (24 Channels)

H-Tile

PCIe

Gen3

Har

d IP

EMIB

®

Trans

ceive

r PLL

s

100G

Ethe

rnet

Har

d IP

Refer

ence

Cloc

k Net

work

Clock

Net

work

Trans

ceive

rs (2

4 Cha

nnels

)

E-Tile

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Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporationの商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を 新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。

ISO9001:2015登録済

関連情報概要

1.1. L タイルと H タイルの概要

インテル Stratix 10 の L タイル/H タイル・トランシーバーには、4 つのトランシーバー・バンクにグループ化された 24 の全二重チャネルが含まれています。

各タイルは、それぞれ 6 チャンネルのバンクに分割されています。

• 1 タイル = 4 バンク * 6 チャネル = 24 トランシーバー・チャネル

各バンクには、それぞれ 3 チャネルのトリプレットが 2 個含まれています。

• 1 タイル = 4 バンク * 2 トリプレット * 3 チャネル = 24 トランシーバー・チャネル

L タイルには、 大 8 つのトランシーバー・チャネルが GXT チャネルとして設定可能であり、 大 26.6Gbps のデータレートが達成可能です。同様に、H タイルも 大 16 チャネルを GXT チャネルとして設定可能で、 大 28.3 Gbps のデータレートを達成することができます。

1.1.1. PLL

各 インテル Stratix 10 L タイル/H タイル・トランシーバー・バンクには、次の TX PLL が含まれています。

• ATX (Advanced Transmit) PLL - 2 個

• フラクショナル PLL - 2 個

• クロック乗算ユニット (CMU) PLL - 2 個 (各バンクのチャネル 1 とチャネル 4 に位置します)

表 1. Stratix 10 L タイル/H タイルデバイスのトランスミッター PLL

PLL の種類 特性

ATX PLL • 良のジッター・パフォーマンス• LC タンクベースの電圧制御オシレーター (VCO)• フラクショナル合成モードをサポート (カスケードモードでのみ)• ボンディングおよびノン・ボンディング・チャネル・コンフィグレーショ

ンの両方で使用

フラクショナル PLL (fPLL) • VCO ベースのリング・オシレーター• フラクショナル合成モードをサポート• ボンディングおよびノン・ボンディング・チャネル・コンフィグレーショ

ンの両方で使用

クロック乗算ユニット (CMU) PLL またはチャネル PLL (1) • VCO ベースのリング・オシレーター• ノン・ボンディング・アプリケーション用の追加クロックソースとして

使用

(1) CMU PLL およびチャネル 1 とチャネル 4 のチャネル PLL はトランスミッター PLL またはクロック・データ・リカバリー (CDR) ブロックとして使用可能です。他のすべてのチャネル (0、2、3、および 5) のチャネル PLL は、CDRとしてのみ使用可能です。

1. トランシーバーのレイアウトAN-778 | 2018.07.13

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4

タイルあたりの TX PLL の総数は次のとおりです。

• 8 個の ATX PLL (1 バンクあたり 2 ATX PLL * 1 タイルあたり 4 バンク)

• 8 個の fPLL (1 バンクあたり 2 fPLL * 1 タイルあたり 4 バンク)

• 8 個の CMU PLL (1 バンクあたり 2 CMU PLL * 1 タイルあたり 4 バンク)

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5

図 -2: インテル Stratix 10 L タイル/H タイルの 2 つのバンクに含まれる Stratix 10 PLL およびクロック・ネットワークATX PLL、fPLL、および CMU PLL は、x1 クロック・ネットワークを駆動して、ボンディングされていないトランシーバーのサポートが可能です。 ATX PLL と fPLL は x6 クロック・ネットワークを駆動して、バンク内のボンディング・トランシーバーのサポートが可能です。x6 クロックネットワークは隣接するバンクの x24 クロックネットワークを駆動し、ATX PLL と fPLL による 大 24 のボンディング・トランシーバー・チャネルのサポートを可能にします。 x1、x6、および x24 クロックネット・ワークについては、「 TransceiverClock Network」の項で説明しています。

Local CGB

CDRCH2

Local CGB

CDR/CMUCH1

Local CGB

CDRCH0

fPLL

ATXPLL

MasterCGB

Local CGB

CDRCH5

Local CGB

CDR/CMUCH4

Local CGB

CDRCH3

fPLL

ATXPLL

MasterCGB

Local CGB

CDRCH2

Local CGB

CDR/CMUCH1

Local CGB

CDRCH0

fPLL

ATXPLL

MasterCGB

Local CGB

CDRCH5

Local CGB

CDR/CMUCH4

Local CGB

CDRCH3

fPLL

ATXPLL

MasterCGB

x1 Clock Lines x6 Clock Lines x24 Clock LinesTransceiver

Bank

TransceiverBank

注意: CGB の詳細について、 インテル Stratix 10 L タイルおよび H タイル・トランシーバー PHY ユーザーガイドの章「PLL and Clock Networks」を参照してください。

1. トランシーバーのレイアウトAN-778 | 2018.07.13

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関連情報• トランスミッター・クロック・ネットワーク (8 ページ)

• PLL and Clock Networks

1.1.1.1. ATX PLL

ATX PLL は、ボンディングおよびノン・ボンディング・アプリケーションに使用可能です。ATX PLL はx1、x6、および x24 クロックラインにアクセス可能です。同じ VCO 周波数で動作する 2 つの ATX PLLの間には間隔についての規則があります。VCO 周波数は、PLL IP Platform Designer のパラメーターから確認することができます。詳細については、トランシーバー・クロック・ネットワークおよび ATXPLL の間隔要件を参照してください。

図 -3: ATX PLL のブロック図

Note:1. The Delta Sigma Modulator is engaged only when the ATX PLL is used in fractional mode.

N Counter

M Counter

L CounterPFDCharge Pump

and Loop FilterVCO

Delta SigmaModulator (1)

Dedicated Reference Clock Pin

Reference Clock Network

Receiver Input Pin

Reference ClockMultiplexer

/2

InputReference

Clock

refclk Up

Down

Lock Detector

2

2

pll_locked

fbclk

1

関連情報トランスミッター・クロック・ネットワーク (8 ページ)

1.1.1.2. fPLL

fPLL は、ボンディングおよびノン・ボンディング・アプリケーションに使用可能です。fPLL は、x1、x6、および x24 クロックラインにアクセス可能です。VCO 周波数に関係なく、fPLL 間に間隔の規則はありません。

図 -4: fPLL ブロック図

N Counter

M Counter

L Counter

C Counter

PFDCharge Pump

and Loop FilterVCO

Delta SigmaModulator

Dedicated Reference Clock Pin

TransmitterClock Network

Reference Clock NetworkReceiver Input Pin

PLL Cascade OutputCore Clock Network

Reference ClockMultiplexer

EMIB/1

/2

/4

Clock Divider

Lock Detectorpll_locked

/2

/2

CascadeNetwork

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7

1.1.1.3. CMU PLL

CMU PLL は、ノン・ボンディング・アプリケーションにのみ使用可能です。CMU PLL は、x1 クロックラインにのみアクセス可能です。

バンクのチャネル 1 またはチャネル 4 で CMU PLL を使用すると、そのチャネルはデータの受信に使用できなくなりますが、チャネルはデータ送信には使用できます。

図 -5: CMU PLL ブロック図

OutputN Counter

M Counter

L CounterPFDCharge Pump

and Loop FilterVCO

Reference Clock NetworkReceiver Input Pin

Reference ClockMultiplexer

InputReference

Clock

refclk Up

Down

Lock Detector

fbclk

PLL Lock Status

Lock toReferenceController

User Control(LTR/LTD) Lock to Reference

1.1.2. トランスミッター・クロック・ネットワーク

トランスミッタークロック・ネットワークはクロックをトランスミッター PLL から 1 つまたは複数のトランスミッター・チャネルへルーティングします。トランスミッターのクロック・ネットワークは、トランスミッター・チャネルへ 2 種類のクロックを提供します

• 高速シリアルクロック - シリアライザー用の高速クロック

• 低速パラレルクロック - シリアライザーおよび PCS 用の低速クロック

ボンディング・チャネル・コンフィグレーションでは、シリアルクロックとパラレルクロックの両方がトランスミッター PLL からトランスミッター・チャネルにルーティングされます。ノン・ボンディング・チャネル・コンフィグレーションでは、シリアルクロックのみが、トランスミッター・チャネルにルーティングされ、パラレルクロックは、各ャネル内で局所的に生成されます。

さまざまなボンディングおよびノン・ボンディング・クロッキング・コンフィグレーションに対応するために、3 種類のトランスミッター・クロック・ネットワーク・ラインが利用可能です。

• x1 クロックライン: タイル内の単一のバンクにおよび、ノン・ボンディング・チャネルのクロッキングにのみ使用されます

• x6 クロックライン: タイル内の単一のバンクにおよび、ボンディングチャネルのクロッキングに使用されます

• x24 クロックライン: タイル内の全バンクにおよび、PMA ボンディングおよび PMA-PCS ボンディング・トランシーバー・チャネルに使用されます

すべてのクロックラインは単一のタイル内に含まれており、複数のタイルにまたがることはできません。

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8

図 -6: ×1 クロックライン

CMU or CDR

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

x1 Network

MasterCGB

MasterCGB

ATX PLL1

ATX PLL0

fPLL1

fPLL0

CMU or CDR

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9

図 -7: x6 クロックライン

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

MasterCGB

MasterCGB

x6Top

x6Bottom

x6Network

CMU or CDR

CMU or CDR

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10

図 -8: x24 クロックライン

CGBCh 4

CDRCGB

Ch 3

CDRCGB

Ch 2

CGBCh 1

CDRCGB

Ch 0

CDRCGB

Ch 5

x6Top

MasterCGB1

MasterCGB0

x6Bottom

CMU or CDR

CMU or CDR

CGBCh 4

CDRCGB

Ch 3

CDRCGB

Ch 2

CGBCh 1

CDRCGB

Ch 0

CDRCGB

Ch 5

x6Top

MasterCGB1

MasterCGB0

x6Bottom

x24 Up x24 Down

CMU or CDR

CMU or CDR

CGBCh 4

CDRCGB

Ch 3

CDRCGB

Ch 2

CGBCh 1

CDRCGB

Ch 0

CDRCGB

Ch 5x6Top

MasterCGB1

MasterCGB0

x6Bottom

x24 Up x24 Down

CMU or CDR

CMU or CDR

CGBCh 4

CDRCGB

Ch 3

CDRCGB

Ch 2

CGBCh 1

CDRCGB

Ch 0

CDRCGB

Ch 5

x6Top

MasterCGB1

MasterCGB0

x6Bottom

x24 Up x24 Down

CMU or CDR

CMU or CDR

Bank 3

Bank 2

Bank 1

Bank 0

タイルあたり 2 つの x24 ラインが使用可能です:

• x24 Up: 現在のバンクの上に配置されたトランシーバー・バンクにクロックをルーティングします

• x24 Down: 現在のバンクの下に配置されたトランシーバー・バンクにクロックをルーティングします

1. トランシーバーのレイアウトAN-778 | 2018.07.13

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x24 ラインを使用する場合、 大チャネルスパンは、インスタンス化された TX PLL が含まれるマスターバンクの 2 バンク上および 2 バンク下となります。タイル内の 4 つのバンクすべてに x24 クロックラインを使用する場合は、チャネルスパン要件を満たすために、TX PLL をいずれかの中間バンクでインスタンス化する必要があります。

関連情報• PLL and Clock Networks

• Channel Bonding

1.1.2.1. ボンディング・トランシーバー・チャネル - VCCR_GXB および VCCT_GXB のガイドライン

表 2. 電圧要件x6/x24 トランシーバー・クロック・ネットワークを介したボンディングを必要とするトランシーバー・チャネルの場合、特定の電圧要件については次の表を参照してください。

チャネルの種類 トランシーバー・リンクの種類 データレート VCCR_GXB/VCCT_GXB

最小 通常 最大

GX チップ-チップ間またはバックプレーン

1Gbps～16Gbps 1 V 1.03 V 1.06 V

16Gbps～17.4Gbps 1.1 V 1.12 V 1.14 V

GXT チップ-チップ間またはバックプレーン

> 17.4 Gbps 該当なし (ボンディングはサポートされていません)

ノン・ボンディング・トランシーバー・チャネルについては、 インテル Stratix 10 デバイス・データシートの「トランシーバー電源の動作条件」を参照してください。

関連情報インテル Stratix 10 デバイス・データシート

1.1.3. GXT クロック・ネットワーク

L タイルと H タイルの両方に GXT クロック・ネットワークが含まれています。 GXT クロック・ネットワークは、ATX PLL による 大 6 つのトランスミッター・チャネル (そのバンク内の 4 つ、隣接するバンクの2 つ) の駆動を可能とします。GXT クロック・ネットワークは、17.4 Gbps を超えるデータレートに使用されます。 L タイルと H タイルの GXT チャネルの仕様については、「GXT チャネル」を参照してください。

注意: インテル Stratix 10 L タイル ES1 は、GXT クロック・ネットワークをサポートしていません。

1. トランシーバーのレイアウトAN-778 | 2018.07.13

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図 -9: 上部 ATX PLL GXT のネットワーク範囲ATX PLL が上位トリプレットに位置する場合、その駆動範囲は、その ATX PLL が位置するバンク内の 4 つの GXT チャネルすべてと、その上部のバンクのチャネル ch0 および ch1 です。

CMU or CDR

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

CMU or CDR

CMU or CDR

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

CMU or CDR

ATX PLL 1

Bank 1

Bank 0

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13

図 -10: 下部 ATX PLL GXT のネットワーク範囲ATX PLL が下位トリプレットに位置する場合、その駆動範囲は、その ATX PLL が位置するバンク内の 4 つの GXT チャネルすべてと、その下部のバンクのチャネル ch3 および ch4 です。

CMU or CDR

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

CMU or CDR

CMU or CDR

CGBCh 4

CDR

CGBCh 3

CDR

CGBCh 2

CGBCh 1

CDR

CGBCh 0

CDR

CGBCh 5

CMU or CDR

ATX PLL 0

Bank 1

Bank 0

関連情報GXT チャネル (23 ページ)

1. トランシーバーのレイアウトAN-778 | 2018.07.13

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14

1.1.4. キャリブレーション

トランシーバーは、電源投入時にキャリブレーションされます。OSC_CLK_1信号は、デバイス・コンフィグレーションおよびトランシーバー・キャリブレーション・ロジックに向けて使用されます。トランシーバー・タイルを使用する場合、OSC_CLK_1は自走 25 MHz、100 MHz、または 125 MHz のクロックソースで駆動する必要があります。内蔵 FPGA オシレーターはトランシーバーのキャリブレーションには使用できません。

クロックソースは FPGA デバイス・コンフィグレーション時に安定しており、デバイス動作中も継続して動作する必要があります。

1. トランシーバーのレイアウトAN-778 | 2018.07.13

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2. タイル・アーキテクチャーの制約

2.1. トランシーバー・チャネルの配置

インテル Stratix 10 製品ファミリーには、さまざまなプロトコル実装をサポートするためにいくつかのトランシーバー・タイルのバリエーションが導入されています。

表 3. チャネルの種類タイルごとに合計 24 のチャンネルが使用可能です。合計が 24 を超えない限り、GX チャネルとして設定することも、GX チャネルとGXT チャネル ( 大 16) の組み合わせとして設定すること可能です。GXT チャネルは GX チャネルとして使用可能ですが、 GX チャネルのすべての配置制約が適用されます。

機能 L タイル・トランシーバー

H タイル・トランシーバー E タイル・トランシーバー

大データレート (チップ-チップ間)

GX (2)—17.4 Gbps

GX—17.4 GbpsGXT—28.3 Gbps

GXE—57.8 Gbps パルス振幅変調 (PAM-4)

GXE—30 Gbps 非ゼロ復帰 (NRZ)

GXT (2)—26.6Gbps

大データレート (バックプレーン)

GX および GXT—12.5 Gbps

関連情報L-Tile/H-Tile Building Blocks

2.1.1. GX チャネルと GXT チャネルの可能な組み合わせ

本項では、L タイル ES1 と L タイル/H タイルでの GX チャネルと GXT チャネルの可能な組み合わせについて説明します。

関連情報GXT チャンネルを駆動する際の ATX PLL 使用モデル (32 ページ)

2.1.1.1. H タイルでの GX チャネルと GXT チャネルの可能な組み合わせ

表 4. 組み合わせ 1: 4 GXT チャネルと 2 GX チャネル

チャネルの種類 バンクあたりのチャネル数H タイルのチャネル性能

チップ-チップ間 バックプレーン

GX 2 12.5 Gbps 該当なし

GXT (3) 4 28.3 Gbps 28.3 Gbps

(2) GX および GT チャネルについての詳細は、項「L-Tile/H-Tile Building Blocks」を参照してください。

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ISO9001:2015登録済

図 -11: 組み合わせ 1 の例: 4 GXT チャネルと 2 GX チャネル

ch0

ch1ch2ch3ch4ch5

Bank

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

GXT channel

GX channel

Note:You cannot use ATX PLL for GX channels when using more than 2 GXT channels per bank

表 5. 組み合わせ 2: 3 GXT チャネルと 3 GX チャネル

チャネルの種類 バンクあたりのチャネル数H タイルのチャネル性能

チップ間 バックプレーン

GX 3 12.5 Gbps 該当なし

GXT (3) 3 28.3 Gbps 28.3 Gbps

図 -12: 組み合わせ 2 の例: 3 GXT チャネルと 3 GX チャネル

ch0

ch1ch2ch3ch4ch5

Bank

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

GXT channel

GX channel

Note:You cannot use ATX PLL for GX channels when using more than 2 GXT channels per bank

(3) GXT チャネル・データレートを使用する場合、VCCR_GXB と VCCT_GXB の電圧を 1.12 V に設定する必要があります。

2. タイル・アーキテクチャーの制約AN-778 | 2018.07.13

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17

表 6. 組み合わせ 3: 2 GXT チャネルと 4 GX チャネル

チャネルの種類 バンクあたりのチャネル数H タイルのチャネル性能

チップ-チップ間 バックプレーン

GX 4 12.5 Gbps 該当なし

GXT (3) 2 28.3 Gbps 28.3 Gbps

図 -13: 組み合わせ 3 の例: 2 GXT チャネルと 4 GX チャネル

ch0

ch1ch2ch3ch4ch5

Bank

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

GXT channel

GX channel

表 7. 組み合わせ 4: 1 GXT チャネルと 5 GX チャネル

チャネルの種類 バンクあたりのチャネル数H タイルのチャネル性能

チップ-チップ間 バックプレーン

GX 5 12.5 Gbps 該当なし

GXT (3) 1 28.3 Gbps 28.3 Gbps

図 -14: 組み合わせ 4 の例: 1 GXT チャネルと 5 GX チャネル

ch0

ch1ch2ch3ch4ch5

Bank

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

GXT channel

GX channel

Note:You can place the single GXT channel in channel locations 0, 1, 3 or 4

2. タイル・アーキテクチャーの制約AN-778 | 2018.07.13

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2.1.1.2. L タイルでの GX チャネルと GXT チャネルの可能な組み合わせ

GXT チャネルは、バンク GXB1D/H/L、GXB4D/H/L、GXB1F/J/N、GXB4F/J/N でのみサポートされています。

表 8. 組み合わせ 1: 4 GXT チャネルと 0 GX チャネル

チャネルの種類 バンクあたりのチャネル数L タイルのチャネル性能

チップ-チップ間 バックプレーン

GX 0 該当なし 該当なし

GXT (4) 4 26.6 Gbps 該当なし

図 -15: 組み合わせ 1 の例: 4 GXT チャネルと 0 GX チャネル

ch0

ch1ch2ch3ch4ch5

Bank

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

Note:You cannot use ATX PLL for GX channels when using more than 2 GXT channels per bank

表 9. 組み合わせ 2: 3 GXT チャネルと 1 GX チャネル

チャネルの種類 バンクあたりのチャネル数L タイルのチャネル性能

チップ-チップ間 バックプレーン

GX 1 12.5 Gbps 12.5 Gbps

GXT (4) 3 26.6 Gbps 該当なし

(4) GXT チャネル・データレートを使用する場合、VCCR_GXB と VCCT_GXB の電圧を 1.12 V に設定する必要があります。

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19

図 -16: 組み合わせ 2 の例: 3 GXT チャネルと 1 GX チャネル

ch0

ch1ch2ch3ch4ch5

Bank

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

GXT channel

GX channel

Note:You cannot use ATX PLL for GX channels when using more than 2 GXT channels per bank

表 10. 組み合わせ 3: 2 GXT チャネルと 2 GX チャネル

チャネルの種類 バンクあたりのチャネル数L タイル・プロダクションのチャネル性能

チップ-チップ間 バックプレーン

GX 2 12.5 Gbps 12.5 Gbps

GXT (4) 2 26.6 Gbps 該当なし

図 -17: 組み合わせ 3 の例: 2 GXT チャネルと 2 GX チャネル

ch0

ch1ch2ch3ch4ch5

Bank

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

GXT channel

GX channel

表 11. 組み合わせ 4: 1 GXT チャネルと 3 GX チャネル

チャネルの種類 バンクあたりのチャネル数L タイルのチャネル性能

チップ-チップ間 バックプレーン

GX 3 12.5 Gbps 12.5 Gbps

GXT (4) 1 26.6 Gbps 該当なし

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20

図 -18: 組み合わせ 4 の例: 1 GXT チャネルと 3 GX チャネル

ch0

ch1ch2ch3ch4ch5

Bank

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

GXT channel

GX channel

Note:You can place the single GXT channel in channel locations 0, 1, 3 or 4

2.1.2. GX チャネル

インテル Stratix 10 GX トランシーバー・チャネルは、チップ-チップ間アプリケーション向けに 大17.4 Gbps のデータ・レート、そしてバックプレーン・アプリケーション向けに 12.5 Gbps のデータ・レートをサポートすることが可能です。

インテル Stratix 10 トランシーバー・クロッキング・アーキテクチャーは、ボンディング・トランシーバー・チャネル・コンフィグレーションとノン・ボンディング・トランシーバー・チャネル・コンフィグレーションの両方をサポートします。チャネルのボンディングは、複数のトランシーバー・チャネル間におけるクロックスキューを抑制する目的で使用されます。インテル Stratix 10 トランシーバーの場合、ボンディングはPMA ボンディングおよび PMA、そして PMA-PCS ボンディングを意味します。

2.1.2.1. ノン・ボンディング GX チャネル

ノン・ボンディング・チャネルは、トランシーバー・タイル内の任意の箇所に配置することができます。

トランシーバーが同じ機能で同じデータレートで動作している場合でも、タイルごとに別々の PHY IP コア、TX PLL、および REFCLK ソースが必要です。

2.1.2.2. ボンディング GX チャネル

複数のトランシーバー・タイルにまたがるボンディングはサポートされていません。ボンディング・チャネルはすべて、同じトランシーバ・タイル内に配置する必要があります。 大で 24 チャネルをボンディングすることができます。

PMA ボンディングがイネーブルされている場合、チャネルをトランシーバー・タイル内で隣接して配置する必要はありません。 PMA ボンディングと PCS ボンディングの両方がイネーブルされている場合、チャネルをトランシーバー・タイル内で昇順に隣接して配置する必要があります。

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21

図 -19: x4 チャネルのコンフィグレーション以下の図に、4 つのボンディング・チャネルを配置する方法を示します。この場合、PCS マスター論理チャネル番号 2 がバンク 0 の物理チャネル 4 になるように指定する必要があります。

CH5

CH4

CH3

CH2

CH1

CH0

CH5

CH4

CH3

CH2

CH1

CH0

Data CH

fPLL

ATXPLL

fPLL

ATXPLL

fPLL

ATXPLL

fPLL

ATXPLL

LogicalChannel

PhysicalChannel

0

1

Transceiver bank 1

Transceiver bank 0

2

3

Data CH

Master CGB

Master CGB

Master CH Master CGB

Master CGB

Data CH

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22

図 -20: ミックスおよびマッチ GX チャネルデザインの例次の図は、Interlaken、10GBaseKR、および PCIe トランシーバーがインスタンス化されたインテル Stratix 10 L タイル/H タイルの例です。

Transceiver Bank 0

ATX PLL4 GHz

Transceiver Bank 1

fPLL, 0.625 GHz

Transceiver Bank 2

fPLL5.15625 GHz

Interlaken 12.5G

1.25G

Interlaken 12.5GInterlaken 12.5GInterlaken 12.5GInterlaken 12.5GInterlaken 12.5G

Interlaken 12.5GInterlaken 12.5GInterlaken 12.5GInterlaken 12.5G10GBASE-KR10GBASE-KR

1.25G1.25G

1.25GPCIe HIP Gen 1/2/3 x8PCIe HIP Gen 1/2/3 x8

PCIe HIP Gen 1/2/3 x8

PCIe HIP Gen 1/2/3 x8PCIe HIP Gen 1/2/3 x8

PCIe HIP Gen 1/2/3 x8PCIe HIP Gen 1/2/3 x8PCIe HIP Gen 1/2/3 x8

Transceiver Bank 3

ATX PLL6.25 GHz MCGB

x24

x6

x1

x6MCGB

fPLL2.5 GHz mcgb_aux_clk0

x1

Interlaken12.5G10GBASE-KR

LegendPCIe HIP Gen 1/2, 2.5 GHzPCIe HIP Gen 3, 4 GHz

Tile

x24

2.1.3. GXT チャネル

インテル Stratix 10 GXT チャネルは、L タイル ES2、L タイル、およびインテル Stratix 10 H タイル・トランシーバーでサポートされています。これらのチャネルは、 インテル Stratix 10 L タイル ES1 トランシーバーでは利用不可能です。

さまざまなチャネルタイプとそれらがサポートするデータレートについての詳細は、「L-Tile and H-TileOverview」の章の「Channel Types」の表を参照してください。

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23

図 -21: インテル Stratix 10 L タイル GXT チャネルの位置

CH5CH4CH3CH2CH1CH0

GXT(1)

GXT(1)GXT(1)

ATXfPLL

ATXfPLL

x1/x6

GXBz_TX/RX_CH5GXBz_TX/RX_CH4GXBz_TX/RX_CH3GXBz_TX/RX_CH2GXBz_TX/RX_CH1GXBz_TX/RX_CH0

REFCLK_GXBz_CHT

REFCLK_GXBz_CHB

Notes:1. Refer to table “Channel Types” for GXT channel capabilities.

CH5CH4CH3CH2CH1CH0

ATXfPLL

ATXfPLL

x1/x6

GXBy_TX/RX_CH5GXBy_TX/RX_CH4GXBy_TX/RX_CH3GXBy_TX/RX_CH2GXBy_TX/RX_CH1GXBy_TX/RX_CH0

REFCLK_GXBy_CHT

REFCLK_GXBy_CHB

CH5CH4CH3CH2CH1CH0

GXT(1)GXT(1)

GXT(1)GXT(1)

ATXfPLL

ATXfPLL

x1/x6

GXBx_TX/RX_CH5GXBx_TX/RX_CH4GXBx_TX/RX_CH3GXBx_TX/RX_CH2GXBx_TX/RX_CH1GXBx_TX/RX_CH0

REFCLK_GXBx_CHT

REFCLK_GXBx_CHB

CH5CH4CH3CH2CH1CH0

ATXfPLL

ATXfPLL

x1/x6

GXBw_TX/RX_CH5GXBw_TX/RX_CH4GXBw_TX/RX_CH3GXBw_TX/RX_CH2GXBw_TX/RX_CH1GXBw_TX/RX_CH0

REFCLK_GXBw_CHT

REFCLK_GXBw_CHB

x24

PCIeHard IP

x16

Tile

EMIB

Transceiver ChannelTransceiver Channel and CMU PLLPCIe Hard IP x8 Maximum Lanes Supported on EAP and Initial ES

6-Pack Separation within Tile(x1/x6 Lines Do Not Cross These Lines)

GXBwGXB1CGXB1GGXB1KGXB4CGXB4GGXB4K

GXBxGXB1DGXB1HGXB1LGXB4DGXB4HGXB4L

GXByGXB1EGXB1I

GXB1MGXB4EGXB4I

GXB4M

GXBzGXB1FGXB1JGXB1NGXB4FGXB4JGXB4N

Tile Bottom LeftTile Middle LeftTile Top LeftTile Bottom RightTile Middle RightTile Top Right

GXT(1)

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24

図 -22: インテル Stratix 10 H タイル GXT チャネルの位置

CH5CH4CH3CH2CH1CH0

GXT(1)GXT(1)

GXT(1)GXT(1)

ATXfPLL

ATXfPLL

x1/x6

GXBz_TX/RX_CH5GXBz_TX/RX_CH4GXBz_TX/RX_CH3GXBz_TX/RX_CH2GXBz_TX/RX_CH1GXBz_TX/RX_CH0

REFCLK_GXBz_CHT

REFCLK_GXBz_CHB

Notes:1. Refer to table “Channel Types” for GXT Channel Capabilities.

CH5CH4CH3CH2CH1CH0

GXT(1)GXT(1)

GXT(1)GXT(1)

ATXfPLL

ATXfPLL

x1/x6

GXBy_TX/RX_CH5GXBy_TX/RX_CH4GXBy_TX/RX_CH3GXBy_TX/RX_CH2GXBy_TX/RX_CH1GXBy_TX/RX_CH0

REFCLK_GXBy_CHT

REFCLK_GXBy_CHB

CH5CH4CH3CH2CH1CH0

GXT(1)GXT(1)

GXT(1)GXT(1)

ATXfPLL

ATXfPLL

x1/x6

GXBx_TX/RX_CH5GXBx_TX/RX_CH4GXBx_TX/RX_CH3GXBx_TX/RX_CH2GXBx_TX/RX_CH1GXBx_TX/RX_CH0

REFCLK_GXBx_CHT

REFCLK_GXBx_CHB

CH5CH4CH3CH2CH1CH0

GXT(1)GXT(1)

GXT(1)GXT(1)

ATXfPLL

ATXfPLL

x1/x6

GXBw_TX/RX_CH5GXBw_TX/RX_CH4GXBw_TX/RX_CH3GXBw_TX/RX_CH2GXBw_TX/RX_CH1GXBw_TX/RX_CH0

REFCLK_GXBw_CHT

REFCLK_GXBw_CHB

x24

PCIeHard IP

x16

Tile

EMIB

Transceiver ChannelTransceiver Channel and CMU PLLPCIe Hard IP x8 Maximum Lanes Supported on EAP and Initial ES

6-Pack Separation within Tile(x1/x6 Lines Do Not Cross These Lines)

GXBwGXB1CGXB1GGXB1KGXB4CGXB4GGXB4K

GXBxGXB1DGXB1HGXB1LGXB4DGXB4HGXB4L

GXByGXB1EGXB1I

GXB1MGXB4EGXB4I

GXB4M

GXBzGXB1FGXB1JGXB1NGXB4FGXB4JGXB4N

Tile Bottom LeftTile Middle LeftTile Top LeftTile Bottom RightTile Middle RightTile Top Right

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25

図 -23: L タイルの GXT および GX チャネルの配置例

ch0

ch1ch2ch3ch4ch5

L-Tile

ILKN (C2C)ILKN (C2C)

ILKN (C2C)

ILKN (C2C)

Bank 3

ch0

ch1ch2ch3ch4ch5

ch0

ch1ch2ch3ch4ch5

ch0

ch1ch2ch3ch4ch5

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

= 26.6 Gbps channel

= 12.5 Gbps channel

PCIe Hard IP(BP)

= PCIe Gen3 x16

Bank 2

Bank 1

Bank 0

= BackplaneBPC2C = Chip-to-chip

JESD (C2C)

JESD (C2C)

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26

図 -24: H タイルの GXT および GX チャネルの配置例

ch0

ch1ch2ch3ch4ch5

H-Tile

ILKN (C2C)ILKN (C2C)

ILKN (C2C)

ILKN (C2C)

Bank 3

ch0

ch1ch2ch3ch4ch5

ILKN (C2C)ILKN (C2C)

ILKN (C2C)

ILKN (C2C)

ch0

ch1ch2ch3ch4ch5

ILKN (C2C)ILKN (C2C)

ILKN (C2C)

ILKN (C2C)

ch0

ch1ch2ch3ch4ch5

JESD (C2C)JESD (C2C)

JESD (C2C)

JESD (C2C)

JESD (C2C)

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

= 28.3 Gbps channel

= 12.5 Gbps channel

Bank 2

Bank 1

Bank 0

= Chip-to-chipC2C

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図 -25: H タイルの PCIe インターフェイスを持つ GXT および GX チャネルの配置例

ch0

ch1ch2ch3ch4ch5

H-Tile

ILKN (C2C)ILKN (C2C)

ILKN (C2C)

ILKN (C2C)

Bank 3

ch0

ch1ch2ch3ch4ch5

ILKN (C2C)ILKN (C2C)

JESD (C2C)

JESD (C2C)

ch0

ch1ch2ch3ch4ch5

ch0

ch1ch2ch3ch4ch5

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

fPLL

fPLL

ATX PLL

ATX PLLREFCLK0

REFCLK1

= 28.3 Gbps channel

= 12.5 Gbps channel

UnusableUnusable

Unusable

UnusablePCIe Hard IP

(BP)

JESD (C2C)JESD (C2C)

JESD (C2C)

= PCIe Gen3 x4

Bank 2

Bank 1

Bank 0

= BackplaneBPC2C = Chip-to-chip

性能仕様についての詳細は、 インテル Stratix 10 デバイス・データシートを参照してください。

関連情報• L タイルと H タイルの概要 (4 ページ)

• インテル Stratix 10 デバイス・データシート

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28

2.1.4. L タイルおよび H タイルに向けたリファレンス・クロックのガイドライン

トランスミッター PLL とクロック・データ・リカバリー (CDR) ブロックは、トランシーバーの動作に必須となるロックの生成に入力リファレンス・クロックソースを必要とします。適切な PLL キャリブレーションの実行には、デバイス起動時に入力リファレンス・クロックが安定しており、かつフリーランニングである必要があります。

インテル Stratix 10 トランシーバー PLL は、5 つの入力リファレンス・クロック・ソースを備えています。

• 専用のリファレンス・クロック・ピン

• レシーバー入力ピン

• リファレンス・クロック・ネットワーク

• PLL カスケード出力 (fPLL のみ)

• コア・クロック・ネットワーク (fPLL のみ)

注意: 各コア・クロック・ネットワークのリファレンス・クロックピンは、複数の L/H タイルに配置された fPLL は駆動できません。

インテルでは、 良のジッター・パフォーマンスを得るには、専用のリファレンス・クロック・ピンと入力リファレンス・クロックソースの使用を推奨しています。

良のジッター・パフォーマンスを得るには、インテルではリファレンス・クロックを可能な限りトランスミッター PLL に近い位置に配置することを推奨しています。次のプロトコルでは、リファレンス・クロックをトランスミッター PLL と同じバンクに配置する必要があります。

• OTU2e、OTU2、OC-192、および 10G PON

• 6G および 12G SDI

注意: GXT チャネルの 良のパフォーマンスを得るには、トランスミッター PLL のリファレンス・クロックが同じバンクの専用リファレンス・クロックからのものであることが推奨されます。

図 -26: 入力リファレンス・クロックのソース

Dedicated refclk pin

RX pin 4

Note : (1) Any RX pin in the same bank can be used as an input reference clock.

RX pin 0

Reference ClockNetwork

Serial Clock

FractionalPLL

ATX PLL, Channel PLL

(CMU PLL/CDR), or fPLL

Input Reference

Clock

(2)

(2) The output of another PLL can be used as an input reference clock source during PLL cascading. Intel Stratix 10 transceivers support fPLL to fPLL and ATX PLL to fPLL cascading. Refer to “PLL Cascading Clock Network” for more details on PLL cascading.

(1)

(fPLL)Core Clock (3)

RX pin 5

(3) Core Clock present only for fPLL.

注意: インテル Stratix 10 デバイスでは、FPGA ファブリックのコア・クロック・ネットワークは、fPLL の入力リファレンス・ソースとしてのみ使用可能です。

2. タイル・アーキテクチャーの制約AN-778 | 2018.07.13

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29

入力リファレンス・クロックは、作動信号です。インテルでは、 良のジッター・パフォーマンスを得るには、トランスミッター PLL と同じバンクで専用リファレンス・クロックを使用することを推奨しています。適切な PLL 動作および PLL キャリブレーションの実行には、デバイス起動時に入力リファレンス・クロックが安定しており、かつフリーランニングである必要があります。デバイス起動時にリファレンス・クロックが利用可能でない場合、PLL はリファレンス・クロックが利用可能となる際に再度キャリブレーションする必要があります。

図 -27: 専用リファレンス・クロック・ピンおよびその他のリファレンス・クロック・ソースインテル Stratix 10 の L タイルおよび H タイルデバイスでは、専用リファレンス・クロック・ピンおよびリファレンス・クロック・ネットワークはトランスミッター PLL (ATX PLL および fPLL) による使用が可能です。

Refclk

CH5

CMU PLLCH4

CDR PLLCH3

fPLL1

ATX PLL1

CDR PLL

From PLL Cascading ClockNetwork

Refclk

CH2

CMU PLLCH1

CDR PLLCH0

fPLL0

ATX PLL0

CDR PLL

Reference ClockNetwork

Reference ClockNetwork

Reference ClockNetwork

Input Reference Clock to the PLLscan come from either the ReferenceClock Network or the PLL Cascading Clock Network

ATX and fPLL can receive the Input Reference Clock from a Dedicated refclk Pin

From PLL Cascading ClockNetwork

関連情報• 入力リファレンス・クロック・ソース

• PLL カスケード接続の実装

2.1.5. PLL の配置

2.1.5.1. ATX PLL の間隔要件

同じ VCO 周波数またはそれぞれが 100 MHz 以内で動作する ATX PLL を複数使用する場合は、次の表に示す間隔の要件に従う必要があります。

2. タイル・アーキテクチャーの制約AN-778 | 2018.07.13

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30

表 12. ATX PLL の間隔要件

ATX PLL の条件 L タイル ES1 L タイル/H タイル

PCIe/PIPE (PCI Express 用 PHY インターフェイス) Gen3 用のシリアルクロックを提供する 2 つの ATX PLL

4 (3 PLL をスキップ) 2 (1 PLL をスキップ)

非 PCIe の ATX PLL と ATX PLL の間隔 VCO 周波数に依存します。詳細については、「 インテル Stratix10 L-Tile ES1Transceiver PHYUser Guide」を参照してください。

• 17.4 Gbps を超えるデータレートではなし(GXT)

• 同じバンクに配置され、GX チャネルを駆動する 2 つの ATX PLL: データレートが 17.4Gbps より低い場合、2 ATX PLL 離します(1 スキップ) (GX)別々のバンクに配置され、GX チャンネルを駆動する 2 つの ATX PLL: なし

2 つの異なるタイル間では、ATX PLL の配置制限はありません。

図 -28: ATX PLL の配置例

10GE Channel10GE Channel10GE Channel10GE Channel10GE Channel10GE Channel10GE Channel10GE Channel10GE Channel10GE Channel

Bank 1

Bank 0

1

3

2

ATX PLL

Acceptable Spacing

f VCO =10312.5 MHz

10GE Channel10GE Channel10GE Channel10GE Channel10GE Channel10GE Channel10GE Channel10GE Channel10GE Channel10GE Channel

Bank 1

Bank 0

1

3

2

ATX PLL

Spacing Rule Violated

fVCO =10312.5 MHz

Spacing is acceptable Violates

spacing rules

f VCO =10312.5 MHz

f VCO =10312.5 MHz

ATX PLL

ATX PLL

関連情報インテル Stratix 10 L- and H-Tile Transceiver PHY User Guide

2.1.5.2. ATX PLL と fPLL の間隔要件

表 13. ATX PLL と fPLL の間隔要件同じ VCO 周波数または 100 MHz 以内で動作する ATX PLL と fPLL を使用する場合は、次の表に示す間隔の要件に従う必要があります。

ATX PLL と fPLL の間隔 間隔要件

ATX PLL と fPLL の間隔 • 1 ATX PLL をスキップまたは• fPLL L カウンターが 2 以上の

場合、なし

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31

図 -29: ATX PLL と fPLL の配置例

fPLL_3ATX_3

fPLL_2ATX_2

fPLL_1ATX_1

fPLL_0ATX_0

fPLL_3ATX_3

fPLL_2ATX_2

fPLL_1ATX_1

fPLL_0ATX_0

If fPLL_0, fPLL1, or both run at the same VCO frequency as ATX_1,this placement is not allowed.

If fPLL_2 runs at the same VCOfrequency as ATX_1,this placement is OK.

2.1.5.3. GXT チャンネルを駆動する際の ATX PLL 使用モデル

• ATX PLL IP が「Main ATX PLL」(ローカル ATX PLL 出力) としてコンフィグレーションされている場合、ATX PLL マスタークロック生成ブロック (MCGB) は使用できません。

• ATX PLL IP が「Adjacent ATX PLL」(ATX PLL 下部/上部からの入力選択) としてコンフィグレーションされている場合、3 パック内の MCGB は使用できません。

— ATX PLL または Adjacent ATX PLL としての同じ 3 パックでは、fPLL は x1 クロックラインを駆動するようコンフィグレーションが可能です。

2. タイル・アーキテクチャーの制約AN-778 | 2018.07.13

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32

図 -30: ATX PLL GX および MCGB の制約

Local CGB

CDRCH2

Local CGB

CDR/CMUCH1

Local CGB

CDRCH0

fPLL

ATXPLL

MasterCGB

Local CGB

CDRCH5

Local CGB

CDR/CMUCH4

Local CGB

CDRCH3

fPLL

ATXPLL

MasterCGB

Local CGB

CDRCH2

Local CGB

CDR/CMUCH1

Local CGB

CDRCH0

fPLL

ATXPLL

MasterCGB

Local CGB

CDRCH5

Local CGB

CDR/CMUCH4

Local CGB

CDRCH3

fPLL

ATXPLL

MasterCGB

x1 Clock Lines x6 Clock Lines x24 Clock LinesTransceiver

Bank

TransceiverBank

Main ATX PLL

Adjacent ATX PLL

GXT Channels driven by the Main ATX PLL and Adjacent ATX PLL

関連情報• Using the ATX PLL for GXT Channels

• GXT Implementation Usage Restrictions for ATX PLL GX & MCGB

2.1.5.4. シンプレックス・チャネルのマージ

次のロジックインスタンスは、単一の物理チャネルにマージ可能です。

2. タイル・アーキテクチャーの制約AN-778 | 2018.07.13

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33

• RX-only PHY および TX-only PHY インスタンス

• CMU PLL および TX-only PHY インスタンス

図 -31: 単純なチャネルのマージ: RX-only PHY および TX-only PHY

Reconfiguration Interface 0

TX Channel

RX Channel

User Logic

Native PHY IP Core

Native PHY IP Core

Logical

User Logic

Native PHY IP Core

Physical

TX Channel

RX Channel

Reconfiguration Interface 0 merged into Reconfiguration Interface1

Merging QSF: from Reconfiguration Interface 0 to Reconfiguration Interface 1

Reconfiguration Interface 1

Reconfiguration Interface 1

図 -32: チャネルのマージ: CMU PLL および TX-only PHY インスタンス

CMU

TX Channel

User Logic

Transceiver PLL IP Core

Native PHY IP Core

Logical

User Logic

Native PHY IP Core

Physical

CMU

TX Channel

Reconfiguration Interface 1 merged into Reconfiguration Interface 0

Merging QSF: from Reconfiguration Interface 1 to Reconfiguration Interface 0

Reconfiguration Interface 0

Reconfiguration Interface 0

Reconfiguration Interface 1

マージの規則• マージする両方のインスタンスのリコンフィグレーション・インターフェイス (reconfig_ *) は、同

じソースで駆動する必要があります。

• マージする 2 つのリコンフィグレーション・インターフェイスを指定するには、QSF 割り当てが必要です。

— オプション 1: リコンフィグレーション・インターフェイスの名前を使用する

• set_instance_assignment -name XCVR_RECONFIG_GROUP 0 -to topdesign:topdesign_inst|<TX only instance name>*ct1_hssi_avmm1_if_inst->inst_ct1_xcvr_avmm1

• set_instance_assignment -name XCVR_RECONFIG_GROUP 0 -to topdesign:topdesign_inst|<RX only instance name>*ct1_hssi_avmm1_if_inst->inst_ct1_xcvr_avmm1

— オプション 2: ピンの名前を使用する

• set_instance_assignment -name XCVR_RECONFIG_GROUP 1 –to tx[0]

• set_instance_assignment -name XCVR_RECONFIG_GROUP 0 –to rx[0]

2. タイル・アーキテクチャーの制約AN-778 | 2018.07.13

AN 778: インテル® Stratix® 10 トランシーバー・ユーザーガイド フィードバック

34

• 片方もしくは双方のシンプレックス・インスタンスで次のいずれかのオプションがイネーブルされている場合、シンプレックス・チャネルはマージできません。

— Altera Debug Master Endpoint (ADME)

— オプションのリコンフィグレーション・ロジック

— エンベデッド・リコンフィグレーション・ストリーマー

— 共有リコンフィグレーション・インターフェイス

関連情報リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション

2.1.5.5. PCIe 使用時の TX PLL の制約

インテル では、Gen 2 または Gen 3 スピードで 4 チャネル以上の PCIe が使用されている場合、L タイル ES 1/L タイル・プロダクション (PIPE) のタイルの残りのチャネルを ATX PLL で駆動することを推奨しています。ATX PLL を使用してこのようなチャネルを駆動することで、より良いパフォーマンスの達成に役立ちます。 インテル Quartus® Prime は、残りのチャネルの駆動に fPLL が使用されている場合、警告を表示します。

2.2. サポートされていないダイナミック・リコンフィグレーションの機能

以下は、サポートされていないダイナミック・リコンフィグレーションの機能です。

• ボンディングされたコンフィグレーションからボンディングされていないコンフィグレーションへのリコンフィグレーション、またはその逆

• ボンディングされたプロトコルから別のプロトコルへのリコンフィグレーション

• (ハード IP を持つ) PCIe から (ハード IP を持たない) PCIe へのリコンフィグレーション、または非 PCIe ボンディング・プロトコルの切り替え

• マスタークロック生成ブロック (MCGB) のリコンフィグレーション

• 2 つの MCGB 間の切り替え

• ボンディング・チャネルでのシリアライゼーション・ファクターの変更

• ボンディング・チャネルでの TX PLL の切り替え

2.3. インテル Stratix 10 L タイル・トランシーバーから H タイル・トランシーバーへのマイグレーション

L タイル・トランシーバーのすべての制約は、H タイル・トランシーバーにも適用されます。H タイル・トランシーバーは GXT チャネルを除き、L タイル・トランシーバーが持つ制約以外の制約はありません。

H タイルで GXT チャネルを使用するのであれば、このタイル上の VCCR_GXB ピンと VCCT_GXB ピンを1.12 V に設定する必要があります。

注意: L タイル・トランシーバーから H タイル・トランシーバーへマイグレーションする際、Stratix 10 EarlyPower Estimator (EPE)ツールを使用してレギュレーターのサイズを確認してください。

L タイルおよび H タイル・トランシーバーで利用可能な GXT チャネルの配置制約は、GXT チャネルの項に記載されています。

2. タイル・アーキテクチャーの制約AN-778 | 2018.07.13

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35

関連情報GXT チャネル (23 ページ)

2.4. 温度に関するガイドライン

トランシーバー・タイル内の出力密度を下げることで、 良の熱性能を達成することができます。多数の高データレート・チャネルを隣接して配置すると、タイル内に高い出力密度の領域が生成されます。出力密度を 低限に抑える次の一般的なガイドラインに従うことで、FPGA に対して、それほど複雑でなく安価な冷却ソリューションを得ることができます。

良の熱性能を達成するには、早期の段階でトランシーバー・チャネルの配置位置を選択することで出力密度を低く抑えることができます。タイル内でトランシーバー・チャネルを配置する際、次のガイドラインに従ってください。

• チャネルは可能なかぎり広い範囲で配置します。

• タイル内のチャネルがすべて使用されている場合、低データレートと高データレートのチャネルを分散させます。

• Pin Planner で見た場合、タイルの中央部分が 良の熱性能を持ち、各タイルの下部と上部がそれに続きます。

新の インテル Stratix 10 Early Power Estimator (EPE) には、サーマル・ソリューションの要件に照らし合わせてトランシーバーの配置による影響の判断に役立つサーマル・ワークシートが含まれています。ボードデザインの完成前に、熱対策が 適であることを確認するために、 インテル Stratix 10EPE を使用してトランシーバー・チャネルの配置を分析してください。

注意: すべてのトランシーバー・チャネルの配置後、ボードデザインの熱解析の実行にあたっては、お近くの販売代理店までお問い合わせください。

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36

3. PCIe のガイドライン

3.1. PCIe ハード IP

トランシーバー・タイルごとに 1 つの PCIe ハード IP が使用可能です。

3.1.1. PCIe ハード IP のチャネル配置

PCIe レーンの 0 は常にトランシーバー・タイルの ch0 にマッピングされます。トランシーバー・タイルのチャネル 0 は、バンク 0、チャネル 0 です。

PCIe x1、x2、x4、および x8 コンフィグレーションは常に合計 8 つのトランシーバー・チャネルを消費します。

CvP サポート

左下のトランシーバー・タイルのみ CvP (Configuration Via Protocol) をサポートしています。

図 -33: PCIe x1、X2、x4、x8 、および x16 に向けたトランシーバー・チャネルの使用

PCIe Hard IP x1

7 ChannelsUnusable

PCIe x1

PCIe Hard IP x2

6 ChannelsUnusable

PCIe x2

PCIe Hard IP x4

4 ChannelsUnusable

PCIe x4

PCIe Hard IP x8

PCIe x8

PCIe Hard IP x16

PCIe x16

Transceiver Tile Transceiver Tile Transceiver Tile Transceiver Tile Transceiver Tile0 0 0 0 0

15

23 23 23 23 23

8 8 87 7

8

134

1

7

2

7

16 ChannelsUsable

16 ChannelsUsable

16 ChannelsUsable

16 ChannelsUsable

8 ChannelsUsable

16

L-タイル ES1 および L タイル・プロダクション (PIPE のみ) では、Gen2 または Gen3 に対応し、2 レーン以上でコンフィグレーションされたアクティブ PCI Express インターフェイスを持つタイルと共有する、6.5 Gbps を超えるデータレートで動作するすべてのトランシーバー・チャネル (Gen2/3 x4, x8,x16) では、PCI Express のレート変更イベント (リンクダウンやリンク・トレーニングの開始などの

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Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporationの商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を 新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。

ISO9001:2015登録済

PCIe リンク・トレーニングのアップとダウンの両方) 実行中に一時的にビットエラー (BER) が観測されることがあります。Gen1 のみに対応するアクティブ PCI Express インターフェイスとタイルを共有するトランシーバー・チャネルは、影響を受けません。

3.1.2. PCIe ハード IP の PLL 配置

PCIe ハード IP が Gen1/Gen2 対応 IP としてコンフィグレーションされている場合、fPLL はトランスミッター PLL として使用されます。

PCIe ハード IP が Gen3 対応 IP としてコンフィグレーションされている場合:

• fPLL は、Gen1/Gen2 スピードで実行している際、トランスミッター PLL として使用されます。

• ATX PLL は、Gen3 スピードで実行している際、トランスミッター PLL として使用されます。

図 -34: Gen1 および Gen2 x1/x2/x4/x8 での PLL 配置

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0

ATXPLL0

ATXPLL1

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0

ATXPLL0

ATXPLL1

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0

ATXPLL0

ATXPLL1

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0

ATXPLL0

ATXPLL1

Ch 15Ch 14Ch 13Ch 12Ch 11Ch 10Ch 9Ch 8Ch 7Ch 6Ch 5Ch 4Ch 3Ch 2Ch 1Ch 0

PCIe Hard IP

HRCconnects to

fPLL0

3. PCIe のガイドラインAN-778 | 2018.07.13

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38

図 -35: Gen1 および Gen2 x16 での PLL 配置

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0

ATXPLL0

ATXPLL1

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0

ATXPLL0

ATXPLL1

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0

ATXPLL0

ATXPLL1

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0

ATXPLL0

ATXPLL1

Ch 15Ch 14Ch 13Ch 12Ch 11Ch 10Ch 9Ch 8Ch 7Ch 6Ch 5Ch 4Ch 3Ch 2Ch 1Ch 0

PCIe Hard IP

HRCconnects to

fPLL0 middletransceiver bank

3. PCIe のガイドラインAN-778 | 2018.07.13

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図 -36: Gen3 x1/x2/x4/x8 での PLL 配置

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0

ATXPLL0

ATXPLL1

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0

ATXPLL0

ATXPLL1

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0ATXPLL0(Gen3)

ATXPLL1

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0

ATXPLL0

ATXPLL1

Ch 15Ch 14Ch 13Ch 12Ch 11Ch 10Ch 9Ch 8Ch 7Ch 6Ch 5Ch 4Ch 3Ch 2Ch 1Ch 0

PCIe Hard IP

HRCconnects to

fPLL0 &ATXPLL0

3. PCIe のガイドラインAN-778 | 2018.07.13

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図 -37: Gen3 x16 での PLL 配置

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0

ATXPLL0

ATXPLL1

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0

ATXPLL0

ATXPLL1

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0ATXPLL0(Gen3)

ATXPLL1

PMA Channel 5PMA Channel 4PMA Channel 3PMA Channel 2PMA Channel 1PMA Channel 0

PCS Channel 5PCS Channel 4PCS Channel 3PCS Channel 2PCS Channel 1PCS Channel 0

fPLL1

fPLL0

ATXPLL0

ATXPLL1

Ch 15Ch 14Ch 13Ch 12Ch 11Ch 10Ch 9Ch 8Ch 7Ch 6Ch 5Ch 4Ch 3Ch 2Ch 1Ch 0

PCIe Hard IP

HRCconnects to

fPLL0 &ATXPLL1middle

transceiver bank

PCIe 使用時の TX PLL ガイドライン1. 4 チャネル以上の PCIe が Gen2 または Gen3 スピードで使用されている場合、L タイル ES1 の

タイルの残りのチャネルは ATX PLL で駆動することを推奨します。これらのチャネルの駆動に ATXPLL を使用することで、より良いパフォーマンスを達成することができます。 インテル QuartusPrime は、残りのチャネルの駆動に fPLL が使用されている場合、警告を表示します。

表 14. PCIe 使用時の TX PLL ガイドライン

PCIE CONFIG 残りのチャネルに向けて推奨される PLL 選択

PCIE GEN 1 (任意のレーン幅) 任意の PLL

PCIE GEN 2 (x4、x8、x16) ATX PLL (5)

PCIE GEN 3 (x4、x8、x16) ATX PLL(5)

2. 同じトランシーバー・タイルで PIPE インターフェイスと PCIe ハード IP をインスタンス化する場合、ATX PLL と ATX-fPLL の間隔規則に注意してください。詳細については、PLL の配置の項を参照してください。

関連情報PLL の配置 (30 ページ)

(5) ATX PLL ではなく fPLL が使用されている場合、Quartus 開発ソフトウェアは警告を表示します。

3. PCIe のガイドラインAN-778 | 2018.07.13

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41

3.2. PCIe Express 用 PHY インターフェイス (PIPE)

PIPE は、柔軟なチャネル配置を希望する場合や、既存のサードパーティー製 PCIe IP を搭載した インテル Stratix 10 PCIe PHY とインターフェイスする場合に使用することができます。

3.2.1. PIPE のチャネル配置

L-タイル ES1 および L タイル・プロダクション (PIPE のみ) では、Gen2 または Gen3 に対応し、2 レーン以上でコンフィグレーションされたアクティブ PCI Express インターフェイスを持つタイルと共有する、6.5 Gbps を超えるデータレートで動作するすべてのトランシーバー・チャネル (Gen2/3 x4, x8,x16) では、PCI Express のレート変更イベント (リンクダウンやリンク・トレーニングの開始などのPCIe リンク・トレーニングのアップとダウンの両方) 実行中に一時的にビットエラー (BER) が観測されることがあります。Gen1 のみに対応するアクティブ PCI Express インターフェイスとタイルを共有するトランシーバー・チャネルは、影響を受けません。

これは、L タイル ES1 および L タイル・プロダクション (PIPE のみ) に適用されます。

PIPE のチャンネル配置についての詳細は、「 インテル Stratix 10 Transceiver PHY User Guide」の項「How to place channels for PIPE configurations」を参照してください。

関連情報How to Place Channels for PIPE Configurations

3.2.2. PIPE の PLL 配置

同じトランシーバー・タイルで PIPE インターフェイスと PCIe ハード IP をインスタンス化する場合、ATX PLL と ATX-fPLL の間隔規則に注意してください。詳細については、PLL の配置の項を参照してください。

PCIe 使用時の TX PLL ガイドライン1. インテル では、4 チャネル以上の PCIe が Gen2 または Gen3 スピードで使用されている場合、L-

Tile ES1/L タイル・プロダクションのタイルの残りのチャネル (PIPE のみ) は ATX PLL で駆動することを推奨します。これらのチャネルの駆動に ATX PLL を使用することで、より良いパフォーマンスを達成することができます。 インテル Quartus Prime は、残りのチャネルの駆動に fPLL が使用されている場合、警告を表示します。

表 15. PCIe 使用時の TX PLL ガイドライン

PCIE CONFIG 残りのチャネルに向けて推奨される PLL 選択

PCIE GEN 1 (任意のレーン幅) 任意の PLL

PCIE GEN 2 (x4、x8、x16) ATX PLL (6)

PCIE GEN 3 (x4、x8、x16) ATX PLL(6)

2. PIPE の PLL 配置についての詳細は、「 インテル Stratix 10 Transceiver PHY User Guide」の項「How to Connect TX PLLs for PIPE Gen1, Gen2, and Gen3 Modes」を参照してください。

(6) ATX PLL ではなく fPLL が使用されている場合、Quartus 開発ソフトウェアは警告を表示します。

3. PCIe のガイドラインAN-778 | 2018.07.13

AN 778: インテル® Stratix® 10 トランシーバー・ユーザーガイド フィードバック

42

関連情報• PLL の配置 (30 ページ)

• How to Connect TX PLLs for PIPE Gen1, Gen2, and Gen3 Modes

3. PCIe のガイドラインAN-778 | 2018.07.13

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4. 改訂履歴

ドキュメント・バージョン

変更内容

2018.07.13 次の内容を変更しました• アップストリーム PLL からのカスケード入力がサポートされていないことを明記する目的で、「ATX PLL のブロック図」

を更新しました。• 注「GXT チャネルは、バンク GXB1D/H/L、GXB4D/H/L、GXB1F/J/N、GXB4F/J/N でのみサポートされています。」を

L タイルでの GX チャネルと GXT チャネルの可能な組み合わせに追記しました。

2017.11.06 次の内容を変更しました• L タイルチャネルを含めるよう「チャネルの種類」を更新しました。• 表「ATX PLL の間隔要件」と表「ATX PLL-fPLL の間隔要件」を更新しました。• 項「温度に関するガイドライン」を更新しました。• 図「ミックスおよびマッチ GX チャネルデザインの例」で次の内容を変更しました。

— PCIe Gen 1/2/3 x8 を PCIe HIP Gen 1/2/3x8 に変更しました。— PCIe Gen 1/2、2.5 GHz を PCIe HIP Gen 1/2、2.5 GHz に変更しました。— PCIe Gen 3、4 GHz を PCIe HIP Gen 3、4 GHz に変更しました。

• 「PCIe x16 使用時の TX PLL の制約」の説明を更新しました。• 「PCIe ハード IP の配置」の説明を更新しました。• PCIe/PIPE Gen3 に向けて 1 つあるいは複数のチャネルがバンクで使用される場合の制約について記載しました。• 「How to Place Channels for PIPE Configurations」の手順を更新しました。• 表「PIPE コンフィグレーションに向けた PCS マスター論理チャネル」で PCS マスター論理チャネル番号の値を 1 から

0 に変更しました。• 注「各コア・クロック・ネットワークのリファレンス・クロックピンは、複数の L/H タイルに配置された fPLL は駆動できま

せん。」を追加しました。• チャネル配置の優先順位を説明するために、新しい図「ボンディング GX チャネル」を「x4 コンフィグレーション」に追加

しました。

2017.01.13 次の内容を変更しました• 項「ATX PLL GXT チャネルの配置」を新しく追加しました。

2016.12.19 次の内容を変更しました• Clarified the ATX PLL の間隔規則を明確にし、その内容を「ATX PLL の間隔規則」にリスト表示しました。

2016.09.20 初版

AN-778 | 2018.07.13

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Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporationの商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を 新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。

ISO9001:2015登録済