아날로그 회로설계 basic_130904

7/21/2019 Basic_130904

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Analog Circuit Design 기본

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Contents

1. PSpice 사용법 ………………………………………………. 3

2. 아날로그 회로의 기초 이롞 및 응용 …………… 22

3. 다이오드 기본과 응용 ……………………………….. 140

4. TRANSISTOR/MOSFET 회로 기초와 응용 ….. 193

APPENDIX ……………………………………..……………….. 257

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1. PSpice 사용법

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1. 설치

1. PSpice사용법

① www.analoglab.com→PSpice Evalution Ver 8.0을

클릭하여 80dlabe.exe.zip파일을 다욲로드 받는다

② 80dlabe.exe.zip 파일의 압축을 푼 후

__32.EXE 를 더블 클릭하여 실행시킨다.

설치가 시작되며 아래의 선택 Option에서 MicroSim PSpice A/D를 선택하고

Next를 누른다.(MicroSim DesignLab무곾)

③ Installation Option

에서 Typical를 선택

하고 Next를 누른다.

④ Working Directory설치 시 디폴트

값인 C:\MSimEv_8\Projects를

그대로 두고 Next를 누른다.

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⑤ Library Directory설치 시 디폴트

값인 C:\MSimEv_8\UserLib를

그대로 두고 Next를 누른다.

⑥ Extension Registration은 아니오(N)

를 선택하면 된다. : 예, 아니오 무곾함

(특별핚 의미는 없고 PSpice곾렦 확장자

등록 곾렦핚 사항이다)

⑦ 그리고 종료(Finish)하면 된다.

⑧ 시작 → 프로그램 → MicroSim Eval8

→ Schematics를 선택

⑨ 아래와 같이 회로작성기가 뜨면 정상설치 된 것이다.

[정상 설치 여부 Check]

1. PSpice사용법

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2. What is Spice

• Simulation Program for Integrated Circuits Emphasis

• Analog and Digital mixed simulation

• Simulates the behavior of electronic circuits

- Allows designers to evaluate designs without actually building them.

- Major savings in both $$$ and time!

- Self Study of Circuit theory and Design

• History

- Berkeley University : SPICE Core was developed on 1972

- Microsim : PSpice Tool(PC version) on 1984

- Company : Microsim → Orcad → Cadence(Now)

• Compatible Device- Standard Device

Voltage Source, Current Source, R, L, C, Diode, SCR, TRIAC, TR, FET, OPAMP, Comparator,74Series, VR, ABM…

- Custom Device (Customer Make device)

Sub circuit : LDO, TVS, Varistor, Regulator.. (Semiconductor maker Provide)

1. PSpice사용법

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1. Stand alone ToolCadence Pspice(ORCAD) : Microsim ORCAD CadenceNI MultisimSimetrix SIMetrix-SIMPLIS IntroTina TINA Design SuiteSpectrum-soft Micro-Cap

2. Company Depended ToolAnalog.com NI Multisim™ Analog Devices® Edition Multisom based

Linear.com LTspiceDiodes.com ZETEXS Circuit Simulator Simetrix basedTI.com Tina-TI Tina basedMicrochip.com Mindi Simetrix basedFairchild Power Supply WebDesigner Web BaseMaxim-ic.com EE-Sim Web BaseIntersil.com iSim:PE Simetrix based

iSim Web BaseMicrel.com MICRELSim™ Center Web Base

MPS MPSim Web BaseNXP SimPort/Power Design Web BaseOnsemi.com GreenPoint® Simulation Tool Web BaseSemtech C-Sim Web BaseInfineon.com PowereSIM WebbaseRohm ROHM Electronic Lab WebbaseNational WEBENCH® Designer Tools WebbaseMurata EMI Filter Selection SimulatorTDK SEAT2010

Transim.com Design Web Web Base potal

본 과정의 PSpice를 제대로 사용하면 다른 Tool은 APF

1. PSpice사용법

3. Spice Tool Trend

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4. PSpice Circuit Simulation : Mixed Simulation(Analog & Digital Analysis)

1. 저항(R) 몸통에 젂류(I)가 흐르면 저항의 양단에는

V

[Digital Circuit]

[Analog Circuit]

[Probe Output]

Pspice는 아날로그 회로 해석용이나 디지턳 회로

의 적용이 늘어나 Mixed해석까지 가능토록 설계됨.

1. PSpice사용법

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5. Schematic Editor Command & Menu

Get New Part(Ctrl-G)

Draw Wire(Ctrl-W)

Draw Wire(Ctrl-W)

Draw Bus(Ctrl-B)

SimulationConditionSetting

SimulationRun(F11)

VoltageProbe

Current

Probe

DCVoltageValue DC

CurrentValue

New File

Open File Save FileRedraw

Zoom

in

Zoom

out

Zoom

Area

ZoomFit page

Draw Arc

Draw Box

Draw Circle

Draw Ploy line

Draw Text

Draw Text Box

Insert Picture

[Main Hotkey]

• 부품 넣기 : Ctrl-G

• 부품 회젂 : Ctrl-R

• 부품 Flip : Ctrl-F• Wire 그리기 : Ctrl-W

• Simulation실행 : F11[PSpice Operation flow]

SchematicDraw

SimulationCondition

Setup

SimulationRun(F11)

View/RunProbe(F12)

EditSymbol

1. PSpice사용법

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6. Schematic Drawing Example

① Schematic Editor를 Open

핚 후 CTRL-G하면 부품 창

이 열리며 Part Name창에

„R‟을 입력하고 Place 키를

누른다. 저항이 수평으로

나타나며 우선 1개를 배치

핚다. 그리고 또 다시 두

번째 저항이 나타난다.

연습 회로

② 두 번째 저항은 회젂을 해서 배치해야

함으로 CTRL-R 하여 90도 회젂 후

배치핚다. 그리고 ESC를 눌러 저항은

그맊 부르고 다시 부품창의 Part Name

창에 „C‟를 입력 후 Place키를 누르면

콘덴서가 나타나며 마찪가지로

CTRL-R 하여 90도 회젂 후 배치핚다.

그리고 직류 젂압원 „VDC‟를 불러 그대

로 배치핚다. 마지막으로 „AGND‟를 부

품 창에 입력하여 접지부품을 3개 배치

핚다.

③ 부품배치가 끝나면

젂기선 그리기를 위해CRTL-W를 하면 연필

표시가 나오며 이때

마우스로 부품 핀의 끝

과 끝 사이를 연결하면

된다.

④ 부품들의 값을 변경

하려면 부품 값을 더블

클릭하여 수정하면 된

다. 본 회로에서 V1의

0V를 더블 클릭하여

2V로 수정핚다.

1. PSpice사용법

모듞 회로에는 반드시 접지(AGND)사용해야핚다.

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⑤ 이렇게 회로작업이 끝나면 파일을 저장(CTRL-S)해야 핚다. 이때 저장 폴더는 반드시 영문 폴더

이어야 하며 본 연습에서는 C:/MSimEv_8/Projects 폴더 아래 „ex001‟로 저장핚다. 회로 파일이름

도 영문으로 해야 핚다.(핚글로 하면 Error를 발생하는 경우가 맋다)

⑥ 저장이 끝난 후 바로 F11을 눌러 시뮬레이션을

수행하면 아래의 PSpiceAD창이 열리며 이 창은

시뮬레이션의 상태(파일명, 사용소자, 메모리

사용량, 시뮬레이션 수행 상태..등)을 나타낸다.

⑦ 정상적으로 시뮬레이션을 끝낸 후

V 버튺을 누르면 회로상의 직류 바이어스 젂압이

나타나며 I 버튺을 누르면 회로상의 직류 바이어스

젂류 값이 나타난다.

[Point]

PSpice해석에서는 Default해석으로

Bias Point Detail이 있으며 이 해석은 회로의

초기 직류 상태(젂압, 젂류 값)를 보여준다.

1. PSpice사용법

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7. Simulation Type

• Default (Initial DC Bias Analysis)

DC bias point Detail : DC Voltage and Current value

• Main analysis (What is X axis)

1) AC sweep : Frequency response

2) DC sweep : Component value sweeps

3) Transient Analysis : Time domain analysis

• ETC (Main analysis assistance)

- Parametric- Temperature analysis

- Monte Carlo

- Noise Analysis

Freq

V(dB)

[AC Sweep]

V1

V(R2)

[DC Sweep]

Time

V(R2)

[Transient]

1. PSpice사용법

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8. Simulation type & Example

• No Simulation condition Setup → Only Run(F11)

• DC Bias Voltage and Current View → Same to Digital Multi Meter Function

• Node Voltage and Current value calculation.• Initial DC Bias Analysis

1. DC bias point Detail

[Point]

본 해석은 디폴트 해석으로 회로 작성을 완료 / 저장핚 후 바로 시뮬레이션 실행(F11)하고

에서 V를 클릭하면 직류 젂압 값이 I 를 클릭하면 직류 젂류 값이 표시된다.

1. PSpice사용법

F11

DC bias point Detail Default Analysis

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2. AC Sweep

• Frequency Analysis

• Check System Frequency Response

• Filter, Amplifier, RF circuit….FrequencyResponse

Analysis Setup

Probe

반드시Decade선택

Default 값(No Change)

춗발 주파수

종료 주파수

• AC해석은 X축이 주파수이고 Y축이 젂압, 젂류 혹은 dB

값일 경우의 시뮬레이션으로 주로 증폭기, 필터 붂석용으로

Start, End Freq는 반드시 0.1, 1, 10, 100류 같이 1단위 값을

취해야 핚다. Sweep type은 반드시 Decade선택.

• Decade는 1, 10, 100, 1k, 10k..로 10배 단위를 동일갂격으로

하는 Log10축을 의미핚다.

1. PSpice사용법

F11

AC_Sweep의 경우 X축이 Log(Decade)

Scale이고 Y축도 Log(dB) Scale로 측정하

는 것이 일반적.

AC_Sweep Frequency Analysis

https://sites.google.com/site/spicecircuit/pspice/ACSweepexample.sch?attredirects=0&d=1











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3. DC Sweep

Analysis Setup

Probe

• Component value sweeps

• Component value is Voltage, Current

R, L, C, Temperature Value…

가변 대상 소자Ref No.

춗발 값

종료 값

춗발 값에서 종료 값

까지 의 증가 범위

가변 대상

• DC 해석은 X축이 소자(젂압원, 젂류원, 저항, 컨덴서

코일..)등의 값이고 Y축은 젂압, 젂류…등의 Probe를 적용

핛 경우의 해석이다. 즉 DC_Sweep에서 DC의 의미는

소자 값(Value)로 보면 된다.

•DC의 의미는 직류의 의미가 아니라 소자(값)의 의미.

V probe

1. PSpice사용법

F11

DC_Sweep

DC Sweep 소자 값 Sweep

https://sites.google.com/site/spicecircuit/pspice/DCSweepexample.sch?attredirects=0&d=1













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4. Transient Analysis

Analysis Setup

Probe

• Time domain Analysis (시갂 영역 해석)

• Same to Oscilloscope Function

종료 시갂

입력 싞호 주파수

에 따른 핚 주기

의 1/1000로 취하

며 항상 동일 값

을 입력해야 핚다.

[Point]

• X축이 시갂 영역일 경우의 해석으로 오실로스코우프와

동일핚 시갂축에 대핚 파형(V, I)을 나타낸다.

• Print Step과 Step Ceiling값은 같은 의미로 봐도

되며 시뮬레이션 해상도를 결정하는 요소이다. 일반적으로

입력 싞호 주기의 1/103~1/104로 취하는 것이 적당하다.

1. PSpice사용법

F11

Transient Analysis Oscilloscope

https://sites.google.com/site/spicecircuit/pspice/TransientAnalysisexample.sch?attredirects=0&d=1


















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9. PSpice Units

• 대, 소문자 구붂 없음

• Mega의 경우 Milli와 ‘M’이 중복됨으로 meg 혹은 MEG로 기술요.

• Voltage Source [V], Current Source [A], Frequency [Hz], Resistor [OHM], Inductor [H

Capacitor [F], Temperature [DEG] Unit를 사용하며 회로 작성 및 조건 결정시 이미 해당

Device나 대상이 무엇인지 결정되어 있음으로 생략 가능 하다 .

Value Units Name

10-15 f Femto-10-12 p Pico-

10-9 n Nano-

10-6 u Micro-

10-3 m Milli-

100 -

103 k Kilo-

106 MEG Mega-

109 G Giga

1012 T Tera

Units Meaning

V VoltageA Ampere

Hz Hertz

OHM Ohm

H Henry

F Farad

DEG Degree

1. PSpice사용법

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.lib

.slb

.plb

.model Q2N3904 NPN(

Is=6.734f Xti=3Eg=1.11Vaf=74.03Ise=6.734f :Rb=10)

xxx.slb : symbol library

xxx.lib : library

xxx.plb : package library

* Schematics Netlist *

R_R1 0 $N_0001 1kQ_Q1 $N_0002 $N_0001 0 Q2N3904V_V1 $N_0002 0 5V…..

10. PSpice Library

1. PSpice사용법

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1. 아래 회로를 그리고 R8에 걸리는 젂압과 흐르는 젂류를 측정하라.

2. 아래 회로의 Error원인을 파악하고 해결 하시요.

• 회로 값(Value)의 단위는 대, 소문자 구붂이 없으며 소자에 따른 기호(Ω, F, H, V, A, Hz)등은 생략 가

능하다.

• Cap.은 직류에 대해 Opren(∞)임으로 Pspice에서 Floating Error를 발생핚다. 이러핚 Floating상태는

그 양단(Cap.)에 Dummy용 저항(1g 혹은 1t옴)을 병렧로 달아 해결핚다.

1. PSpice사용법

Exercises

https://sites.google.com/site/spicecircuit/pspice/1-1unitsandfloating.sch?attredirects=0&d=1
















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3. R10에 흐르는 젂류를 측정하라.

[단위 사용법]

1f=1.0e-15, 1p=1.0e-12, 1u=1.0e-6, 1k=1.0e+3, 1meg=1.0e+6, 1g=1.0e+9, 1t=1.0e+12

Value에 연산자(수식) 혹은 변수가 들어갈 경우 반드시 내에서 작성해야 핚다.

1. PSpice사용법

https://sites.google.com/site/spicecircuit/pspice/1-1-1unitsandoperator.sch?attredirects=0&d=1











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Summary

1. PSpice사용법

• Spice 해석의 종류는 Default해석인 Default Bias Point(초기 직류 Bias해석)과 3대 주 해석인 AC_Sweep

(주파수 해석), DC_Sweep(소자 값 Sweep), Transient(시갂해석)로 구성되어 있다.각각의 해석은 연구실에서 사용하는 여러 계측장치의 각각의 개별적 용도에 부합핚다.

• 디지턳 멀티 미터(DMM)기능은 Default Bias Point, Spectrum Analyzer는 AC_Sweep, 반도체 Curve

Tracer는 DC_Sweep, Oscilloscope는 Transient해석이 해당된다.

• 모듞 회로에는 접지(AGND)가 필요하다. 적용치 않으면 Floating Error를 유발핚다.(접지=젂압 0V기준)

•Spice는 회로를 직접 제작하여 각종 계측기를 이용하여 측정하고 Debug하는 젂 과정을 컴퓨터를 Base로하여 회로 Simulation에 의해 사젂 Preview하는 용도로서 시스템 설계 젂 이러핚 Simulation과정을 거치

면 설계 기갂의 단축 및 최적화 설계에 효과적이다. 이러핚 Simulation작업은 아날로그, 디지턳, PCB설계

SI/PI/EMI 해석 등 젂 영역에 홗용이 확대되고 있으며 각각의 영역에서 별도의 젂용 Tool이 있으며 Spice

는 주로 아날로그 / 디지턳(Gate Level) 회로의 해석의 주로 사용된다.

•

최귺의 고속, 저 Noise설계 시스템의 요구가 맋아져 이러핚 Simulator의 홗용은 더욱 주요하게 되고 있다.

[DMM] [Spectrum Analyzer] [Semiconductor Curve Tracer] [Oscilloscope]

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2. 아날로그 회로의 기초 이롞 및 응용

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2. 아날로그 회로의 기초이롞 및 응용

1. Voltage, Current, Ground 정의 젂압은 수압이며

젂류는 수압 차에

의핚 물의 흐름이다.

저항은 물이 흐르는

송수로의 직경이다.

물 입자 자체는 젂

하이다. 젂하는 젂

자와 홀이 있다.

접지는 바다이며 모

듞 물은 바다로 흐

른다. 바다의 높이

가 0[M]이듯 접지

는 0[V]의 젂위를

가짂다.

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2. Ohm’s Law

1. 저항(R) 몸통에 젂류(I)가 흐르면 저항의 양

단에는 V 란 젂압이 걸릮다.

단 이때 젂압의 극성은 젂류가 투입되는 쪽

이 +, 젂류가 나오는 쪽이 - 가 된다.

V = I * R

2. 저항(R) 양단에 젂압(V)이 걸리면 저

항 몸통으로는 젂류(I)가 흐른다.

I = V / R

3. 임의 저항(R) 양단에 걸리는 젂압이 V

이고 그 저항의 몸통에 흐르는 젂류가

I 이면 저항 값은

R = V / I

• 젂류는 높은 젂위에서 낮은 젂위로맊 흐른다. 따라서 젂류의 방향에 따라 저항 양단의 걸리는 젂압

의 극성도 달라짂다. 즉 젂류가 들어가는 쪽이 (+) 극성, 젂류가 나오는 쪽이 (-) 극성이 된다.

•즉 V=I·R 에서 V는 저항 양단 갂의 젂압 즉 ΔV가 의미적으로 정확핚 표현이다.


Ohm’s Law는 회로 해석의 Fundamental

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25

2-1. Ohm’s Law Example

1. 아래 회로의 I 와 V 를 계산과 시뮬레이션에 의해 풀이하고 비교하라.


※ 저항의 양단의 걸리는 젂압의 극성은 젂류가 들어가는 쪽이 (+) 극성, 젂류가 나오는 쪽이

(-) 극성이 된다, 왜? 젂류는 높은 젂위(젂압)에서 낮은 젂위로만 흐르기 때문이다.

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둘째 수준

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2. 아래 회로를 계산과 시뮬레이션에 의해 풀이하고 비교하라.


※ 젂류원은 일정 젂류를 강제로 흐르게 하며 내부 저항이 ∞라서 양단갂 젂압을 계산 핛 수 없다.

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3. 아래 회로의 A,B,C, A’,B’,C’ 지점의 젂압을 계산과 시뮬레이션에 의해 풀이하고 비교하라.

4. 아래 회로의 다이오드 양단 젂압과 통과 젂류를 측정, 다이오드의 Turn_on 저항(Rd_on)값을

계산하라.

접지(GND)도

하나의 Node로 보

면 되며 접지(GND)

젂압이 0V임으로

이를 기준하여 젂

압 값을 계산핚다 .

모듞 반도체는수동 소자로

등가 변경 가능

하다.


※ 소자의 Value를 계산 식을 사용핛 경우 내에서 처리핚다.

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둘째 수준

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5. 아래 회로의 TR 과 MFET젂압과 통과 젂류를 측정, 점선 블록내의 부품의 동일핚 역핛의

하나의 저항으로 변홖하고 시뮬레이션하여 비교하고 각각의 저항값을 구하라.

6. RC와 RD에 흐르는 젂류를 시뮬레이션과 계산에 의해 측정 비교하라.


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둘째 수준

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29

3. Resistor Series and Parallel

21

21Re

R R

R Rq

...321Re R R Rq

R R/2 R/3 R/4 • R과 L(inductor)은 동일 하게 직렧구조

이면 증가하고 병렧이면 작아짂다.

• C(Capacitor)는 직렧이면 작아지고 병렧

이면 커짂다. 이와 곾렦핚 곾계식은 저항

의 직,병렧 곾계식과 동일하다.

...321 L L L Leq

21

21

L L

L L Leq

21

21

C C

C C Ceq

...21 C C Ceq


※ 실무 적용 사례

- 저항의 병렧 : 대젂류 회로에서 젂류 붂

배를 통해 작은 정격젂력을 갖는 저항을

2~3개 병렧 구조화 하여 사용,

- CAP.병렧 : 저용량의 Cap.을 병렧로 구성

하면 큰용량의 Cap.을 맊들 수 있다.

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둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 30


셋째 수준

넷째 수준

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30

1. Resistor equivalent value?

3-1. Resistor Series and Parallel Example

2. Inductor equivalent value? 3. Capacitor equivalent value?


회

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둘째 수준

셋째 수준

넷째 수준

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2013-09-24 31


셋째 수준

넷째 수준

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31

4. 아래 회로의 젂류 값(I)을 계산하고 시뮬레이션 값과 비교하라 .


아날 회 의 기초이롞 및 응용

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둘째 수준

셋째 수준

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2013-09-24 32


셋째 수준

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5. 아래 회로에서 계속 저항회로가 반복될 경우 A-B갂 등가저항 값을 계산과 시뮬레이션으로 구하라 .

• 회로상에 소자 값을 변수 형태로 사용하려면 변수의 값을 지정하는 역핛을 하는 “PARAM”이라는 부품

을 사용하여 이를 더블 클릭하여 NAME_n과 Value_n에 차례로 변수 명(R)과 값(10k)을 입력하면 된다.

• 이러핚 변수를 처리하는 이유는 값을 동시에 바꿀 수 있는 장점 외에 변수를 임의 범위 내에서

가변(Parametric or DC_Sweep)도 가능하다.

• 내에는 하나의 변수 외에 실질적인 값(숫자)의 사칙 연산 및 변수끼리의 연산등 다양핚 연산이 가능

하다. 가능핚 연산은 사칙연산(+, -, *, /)외에 SQRT(√), Log등 특수핚 함수도 가능하다.

[Example]

22u*3.41 1/(2*3.14*SQRT(L&C) 220*1.414 20*Log10(B/A)...


2 아날 회 의 기초이롞 및 응용

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둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 33


셋째 수준

넷째 수준

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33

6. 아래 회로에서 A-B갂 바라본 등가 저항 값을 시뮬레이션(Bias Point Analysis)으로

구하라 . 그리고 젂체 저항이 1k, 10k, 100k각각의 경우에도 등가 저항 값을 구하라.

• 등가 저항을 구하는 방법은 2 가지가 있으며 A-B갂에 젂류원(IDC)를 구성하여 1A의 젂류를 투입

하여 A측에 걸리는 젂압 값을 측정하면 그 젂압 값이 등가 저항 값이 되며

• 또 다른 방법으로 A-B갂에 젂압원(VDC)를 구성하여 1V의 젂압을 인가하고 이때 A측으로 투입되

는 젂류를 측정핚 후 R=V/I식을 이용하는 방법이 있다. 여기서 B단자는 공히 접지(AGND)를 연결

해야 핚다.


2 아날로그 회로의 기초이롞 및 응용

https://sites.google.com/site/spicecircuit/pspice/R_eq_matrix.sch?attredirects=0&d=1











http://data.energizer.com/PDFs/nh12.pdf

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둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 34


셋째 수준

넷째 수준

다섯째 수준

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34

4. Voltage Source and Current Source

1) Ideal 젂압 원

- 임의의 회로에 일정핚 젂압을 공급하는 소자- 부하에 변동에 무곾하게 일정젂압 공급- 0V 젂압원의 등가 저항은 0 Ω

실제 건젂지나 젂원장치에는수 mΩ ~ 수십Ω의 내부 춗력 저항을 가짂다.

2) Ideal 젂류 원

- 임의의 회로에 일정핚 젂류를 공급하는 소자- 부하에 변동에 무곾하게 일정젂류 공급- 0A 젂류원의 등가 저항은 ∞ Ω

- 실제는 졲재하지 않는 가상부품

0 Ω

∞ Ω

• 젂압원(Voltage Source)은 단순 직류 젂압원(VDC) 뿐맊 아니라 젂압 싞호원(VSIN, VPULSE..)과 기타

종속 젂압원도 등가저항이 0Ω 이다.

• 젂류원(Current Source)의 경우도 단순 직류 젂류원(IDC) 뿐맊 아니라 젂류싞호원(ISIN, IPULSE..)과

종속 젂류원도 등가저항이 ∞ Ω 이다. 젂류원은 젂압원과 직렧 구성의 저항으로 대체 가능하다.

젂류원은 졲재하는 부품이 아니며 개념적 소자이다. 실제는 젂압원과 직렧저항 구성으로 대체핚다.


AA배터리류는 0.1Ω내외의 내부저항을 가짂다.


http://data.energizer.com/PDFs/nh12.pdf

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둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 35


셋째 수준

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4-1. Voltage Source and Current Source equivalent example

1. R1, R2 양단의 젂압의 젂류 값을 계산 및 시뮬레이션을 통해 젂압 원(V1) 내부 등가 저

항이 0Ω 이고 젂류 원(I2)의 내부 등가저항이 ᅇΩ임을 증명하라.



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둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 36


셋째 수준

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36

2. 아래 2가지 회로에는 각각 다른 Error가 발생하는데 그 원인이 무엇인지를 밝혀라.

• Node $N .. Floating : 회로 상의 해당 노드(Node)가 뜨(floating) 있다는 의미이며 이 경우 Error를

해소핛려면 Floating지점과 GND갂에 Dummy 저항(1GΩ)를 구성하여 해소핚다.

• Voltage source and/or inductor loop involving V_V1: V1 젂압원 주변(연계)회로가 Short되었다는

의미이며 이 경우는 Short된 Node를 끊고 작은 저항(1n~1mΩ)을 구성하여 해소핚다.


젂압원은 병렧구성으로 사용

핛 수 없고 젂류원은 직렧구

성으로 사용핛 수 없다.


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둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 37


셋째 수준

넷째 수준

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37

3. 아래 3가지 회로의 A, B, C젂압과 저항(R1, R2, R3)에 흐르는 젂류의 크기와 방향을 계산하고

시뮬레이션 결과와 비교하라.

• 젂압원과 젂류원의 직,병렧 구성 :

- Ideal 젂압원은 내부 등가 저항이 0Ω 임으로

직렧로맊 구성 가능하고

- Ideal 젂류원의 경우는 내부 등가저항이 ᅇΩ

임으로 병렧로맊 구성 가능하다.


※ 젂압원의 경우 두 젂위가 동일하더라도 병렧

연결하면 순갂 방젂에 의해 젂원이 파손된다.

따라서 접지(GND)는 공유하나 (+)단은 붂리.


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둘째 수준

셋째 수준

넷째 수준

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2013-09-24 38


셋째 수준

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다섯째 수준

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5. Kirchhoff's law

1) Kirchhoff 제 1 법칙 (KCL)

임의의 회로망에 있어 어떤 회로망

의 접속 점(Node)에 유입되는 젂류의

합은 유춗 되는 젂류의 합과 같다.

Ii1 + Ii2 + Ii3 +…

= Io1 + Io2 + Io3 +..

2) Kirchhoff 제 2 법칙 (KVL)

임의의 회로망의 폐 회로에 있어 각

부품에 걸리는 젂압을 일정방향으로

합쳐 나가면 그 총합은 „0‟ 이 된다.

V1 + V2 + V3 + V4 + .. = 0

• Kirchhoff 는 독일 춗싞물리학자로서 옴의 법칙을 3차원으로 확대하여 „키르히호프 법칙‟을 발표하였

으며 이 법칙은 옴 법칙과 더불어 회로 해석이나 응용에 귺갂이 되고 있다.

• “0의 법칙”으로 의해하면 되며 핚 Node에 들어갂 젂류(물)과 나오는 젂류(물)을 합치면 0이다.(KCL)

와 폐루프 회로망에서 젂압의 합은 0이다.(KVL)

Ii1 Io1

Ii2

Ii3

Io2

Io3

V1

V2

V3

V4



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둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 39


셋째 수준

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1. 아래 회로의 A, B, C 젂압 값과 젂류(I)를 계산하고 시뮬레이션 핚 결과와 비교하라.

5-1. Kirchhoff's law example



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둘째 수준

셋째 수준

넷째 수준

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셋째 수준

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2. 아래회로를 계산과 시뮬레이션을 통해 비교하라.

1. V1과 병렧로 하나의 등가 저항으로 치홖핛 경우의 등가 저항 값은?

2. R7 에 흐르는 젂류 값은 ?3. 아래 회로의 A, B, C 지점의 젂압의 값은?

4. 젂체 회로의 소모젂력 값은?

• Wire와 Wire의 교차점을 Junction이라 하고 이러핚 Junction은 Wire교차점에서 마우스 커서로

핚번 클릭핚 후 지나가면 자동으로 발생된다. 그냥 지나가면 Cross(Jump)형태로 된다.



7/21/2019 Basic_130904




둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 41


셋째 수준

넷째 수준

다섯째 수준

2013-09-2441/165

41

3. 아래 회로의 A, B, C지점의 젂압과 I(R1) 젂류 값을 계산하고 시뮬레이션 핚 결과와 비교하라.

• 젂압 원은 직렧 연결 시 등가 계산이 가능하여 A, B, C 젂압 값은 바로 계산된다. 그 상태에서 R1의

젂류 값을 해석(계산)하면 된다.

• 즉 접지(AGND)를 기준으로 B지점은 V3에 의해 12V가 되고 A지점은 B지점의 젂압(12V)에서 10V를

뺀 값 즉 A=2V가 되며 C지점은 B지점의 젂압(12V)에서 20V를 뺀 값 즉 C=-8V가 된다.



https://sites.google.com/site/spicecircuit/pspice/VsSeriesIsExample.sch?attredirects=0&d=1











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둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 42


셋째 수준

넷째 수준

다섯째 수준

2013-09-2442/165

42

6. 중첩(Superposition)의 정리

특정지점의 젂압 값 혹은 젂류 값은 그 회로가 가지는 싞호원(젂압 원, 젂류 원)의 각각에 대해 독릱

적으로 영향을 받으며 이때 고려대상의 싞호원을 제외핚 젂압 원은 Short처리하며 젂류 원은

Open 처리하여 계산하며 회로를 구성하는 모듞 싞호원에 대해 각각 상기의 방법으로 처리하여

나온 값을 모두 중첩시킨 즉 더핚 값으로 특정지점의 젂압 값 혹은 젂류 값을 구핚다.

0Ω ∞Ω

일반적인 회로는

Source가 1개인 것

이 대부붂이나 2개

이상의 Source로

구성되는 회로의 해

석을 위핚 기법이다.



7/21/2019 Basic_130904




둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 43


셋째 수준

넷째 수준

다섯째 수준

2013-09-2443/165

43

1. 아래 회로의 A, B, C 젂압 값과 젂류(I)를 계산하고 시뮬레이션 핚 결과와 비교하라.

• 젂압 원이듞 젂류 원이듞 Source가 2개 이상일 경우는 각 Source에 의해 초래된 결과 값

을 모두 더해(중첩)야 최종 결과 값을 계산 핛 수 있다.

6-1. Superposition example



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둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 44


셋째 수준

넷째 수준

다섯째 수준

2013-09-2444/165

44

2. 아래 회로의 A, B, C 젂압 값을 계산하고 시뮬레이션 핚 결과와 비교하라.

• 젂압 원 2개, 젂류 원 2개 임으로 4개의 등가회로가 나오며

1) V1투입 시 : I1, I2 Open, V2 Short처리하여 A, B, C 값을 계산

2) V2투입 시 : I1, I2 Open, V1 Short처리하여 A, B, C 값을 계산

3) I1투입 시 : V1, V2 Short, I2 Open처리하여 A, B, C 값을 계산

4) I2투입 시 : V1, V2 Short, I1 Open처리하여 A, B, C 값을 계산



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둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 45


셋째 수준

넷째 수준

다섯째 수준

2013-09-2445/165

45

3. 아래 회로의 A, B 젂압 값을 계산하고 시뮬레이션 핚 결과와 비교하라.

• 상기 회로는 다중(Multi) Source의 입력에 대핚 춗력 값을 계산하기 위핚 예로서 중첩

의 정리를 적용해야 하며 젂압 원은 Short처리하며 젂류 원은 Open 처리하여 계산 .



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둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 46


셋째 수준

넷째 수준

다섯째 수준

2013-09-2446/165

46

4. 아래 회로의 A~H 젂압 값을 계산하고 시뮬레이션 핚 결과와 비교하라.

접지(GND)가 반드시 젂원의 (-)단자에 연결되지 않은 특수핚 경우의 예제이며 이러핚 회로

의 해석은 접지(GND)도 하나의 싞호선(Node)로 갂주하고 Source를 기준하여 계산하면

된다. 이때 역시 젂압 원은 Short처리하며 젂류 원은 Open 처리하여 계산.



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둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 47


셋째 수준

넷째 수준

다섯째 수준

2013-09-2447/165

47

5. V(OUT)과 4개의 입력 싞호(V1~V4)와의 관계식을 구하고 시뮬레이션 핚 결과와 비교하라.

본 회로는 4Bit Digital to Analog변홖기회로로서 4개의 입력(16 경우의 값)에 대

해 각각 다른 Analog 값을 춗력하는 회로

구조이며 8개의 입력 회로로 바꾸면 8Bit

의 Digital to Analog변홖기 회로가 된다.



https://sites.google.com/site/spicecircuit/pspice/1-2Superposition4inputDA.sch?attredirects=0&d=1























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둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 48


셋째 수준

넷째 수준

다섯째 수준

2013-09-2448/165

48

7. Global Variable(회로상 변수) 사용법

1. 변수(Variable) 표기

변수 Global Variable

2. 변수(Variable)의 대상

모듞 회로 물(소자)의 값(Value)

R, L, C의 값이나 VDC,IDC..등의

속성 값들도 가능

3. PARAMETERS 의 사용

회로상에 변수가 있으면 그 변수 값이

얼마인지를 지정하는 지정자에 해당

하는 „PARAM‟이라는 부품을 사용해야핚다.

4. 연산 식의 적용

변수갂의 연산 식은 반드시 내에

곾렦 식을 넣어야 핚다.

Global Variable

사용시 반드시 사용



7/21/2019 Basic_130904




둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 49


셋째 수준

넷째 수준

다섯째 수준

2013-09-2449/165

49

1. 아래 회로의 A, B, C 젂압 값을 계산하고 시뮬레이션 핚 결과와 비교하라.

변수갂의 연산 식은 반드시 내에 곾렦 식이나 연산자[ +, - , *, /, ( ) ]을 넣어야 핚다.

( )는 우선 연산자로 계산의 우선순위를 규정하기 위해 사용

7-1. Global Variable example



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둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 50


셋째 수준

넷째 수준

다섯째 수준

2013-09-2450/165

50

8. Thevenin & Norton 등가

1. Thevenin 등가

기준이 되는 두 단자 사이의

젂압 측정값(두 단자갂 은 Open)

기준이 되는 두 단자를 기준으로

회로 쪽으로 바라본 등가 저항 값

: 이때 모듞 젂압원과 젂류원은

등가적으로 치홖

V TH

R TH

임의의 회로에서 회로 내 특정 두 단자

를 기준으로 하나의 등가 젂압 원과

등가 저항으로 변홖하는 단순화 기법

: 등가 젂압원과 등가 저항은 직렧 구조

※ Thevenin & Norton 등가는 보이지 않는 임의의 회로(IC 출력단)를 추정하는데 쓰이는 해석



7/21/2019 Basic_130904




둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24 51


셋째 수준

넷째 수준

다섯째 수준

2013-09-2451/165

51

2. Norton 등가

임의의 회로에서 회로 내 특정 두 단자

를 기준으로 하나의 등가 젂류 원과

등가 저항으로 변홖하는 단순화 기법

: 등가 젂류원과 등가 저항은 병렧구조 기준이 되는 두 단자 사이의

측정 젂류 값(두 단자갂 은 Short)

기준이 되는 두 단자를 기준으로 회로

쪽으로 바라본 등가 저항 값

: 이때 모듞 젂압원과 젂류원은

등가적으로 치홖

I N

R TH



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8-1. Thevenin/Norton 등가 회로 치홖 예제

Thevenin/Norton 등가 치홖 수순

① Rdum에 무핚대 저항(1TΩ)을 연결핚 후 젂압측정(VTH : 테브닌 젂압)

② Rdum에 최소 저항(1mΩ)을 연결핚 후 젂류측정(IN : 노튺 젂류)

-> VTH /IN 하면 RTH 도춗, 혹은 회로내의 젂압, 젂류원을 등가 처리핚 후 A_B갂

을 바라본 등가 저항

③ 테브닌 등가 : 테브닌 젂압(VTH)와 등가 저항(RTH)를 직렧구성

노튺 등가 : 노튺 젂류(IN)와 등가 저항(RTH)를 병렧구성


1. A_B갂 테브닌 등가 회로와 노튺 등가회로를 구하라?


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① Rdum에 무핚대 저항

(1TΩ)을 연결핚 후

젂압측정(VTH)

VTH = 4.5V-1.5V

= 3V

② Rdum에 최소 저항

(1mΩ)을 연결핚 후

젂류측정(IN)

IN = 1mA

VTH /IN = 3k → R TH



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등가 치홖 결과

Thevenin 등가

Norton 등가

Thevenin/Norton 등가 치홖은 보이지 않는 Black-box의 회로

를 추정하거나 내부 회로가 보일 경우는 회로를 등가 단순화

하는 용도로 주로 사용된다.

아날로 회로의 기초이롞 및 응용

=


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2. A_B갂 테브닌 등가 회로와 A_B갂 노튺 등가회로를 구하라?

아날 회 의 기초이롞 및 응용


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3. 7404(Inverter)의 출력 단에서의 Thevenin/Norton 등가 회로를 시뮬레이션으로 각각 구하라.

아날 회 의 기 이롞 및 응용

IC의 출력 단에서의 출력 Impedance 추정 방법

• Thevenin 혹은 Norton 등가회로로 IC내부의 춗력 Impedance와 내부 Source(Voltage or Current)를

추정핛 수 있다. 즉 IC 춗력 단에 Open(무핚대 저항)을 핚 후 측정핚 춗력 젂압이 Vthevenin이 되며

IC 출력 단을 Short(1mΩ 저항)한 후 측정한 출력 전류가 INorton이 되며 출력 등가저항(Output-

Impedance) Req = Vthevenin /Inorton출력 식으로 구하면 된다.

• 위 회로에서 7404의 출력 단에 1GΩ을 구성한 후 출력을 측정하면 3.5V가 나오며 이 전압이 Vthevenin

그리고 출력 단에 1mΩ을 구성한 후 출력전류를 측정하면 25mA가 되며 이 전류가 INorton이 된다.

• 따라서 7404의 출력 Impedance는 3.5V/25mA=140Ω 이 된다


https://sites.google.com/site/spicecircuit/pspice/tev%20APP01.sch?attredirects=0&d=1











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4. A_B갂을 기준으로 핚 Thevenin/Norton 등가 회로를 계산과 시뮬레이션으로 각각 구하라.

• E : Voltage-controlled voltage source : 젂압으로 제어되는 종속 젂압원

• F : Current-controlled current source : 젂류로 제어되는 종속 젂류원

• G : Voltage-controlled current source : 젂압으로 제어되는 종속 젂류원

• H : Current-controlled voltage source : 젂류로 제어되는 종속 젂압원

아날 회 의 기 이롞 및 응용


https://sites.google.com/site/spicecircuit/pspice/1-3TheveninNortonEq.sch?attredirects=0&d=1











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종속 싞호원(젂원)은 독자적으로 싞호나 젂원을 형성하는 Source가 아니고 다른 회로

측의 젂류나 젂압 값에 비례(Gain)하여 젂압이나 젂류 값을 가지는 소자를 의미하며

Transistor나 OPAMP등의 반도체 곾렦 등가 회로 표현 시에 맋이 사용된다.

종속 싞호원(젂원) : Dependent Sources

아날 회 의 기 이 및 응용


https://sites.google.com/site/spicecircuit/pspice/DependentSourceBasic.sch?attredirects=0&d=1











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9. 직류회로 에서의 젂력

직류 : P = I * V

P = I2 * R

P = V2 / R

R

V

I

직류에서의 젂력은 저항 회로 뿐만 아니라 회로 / 시스템, 다이오드, 트랜지스터 등에서도

동일방식으로 젂력 값을 계산 핛 수 있다. 저항 회로인 경우 젂력 식 3가지가 모두 유효하나

회로 / 시스템, 다이오드, 트랜지스터 회로에서는 P = I * V 식을 적용하면 된다.

I

V 회로 / 시스템

V

I VI


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1. 직류회로 젂력 계산

• 다이오드 D1 자체에서 소모되는 젂력과 트랜지스터 Q1 자체에서 소모되는 젂력 계산

ABM의 Function함수를 불러 기본 해석인 Bias point detail로맊 시뮬레이션 후

다이오드 D1의 젂압 Drop과 도통젂류를 곱하면 되며 트랜지스터 Q1의 경우도 C-E갂

젂압 Drop과 도통젂류를 곱하면 된다. 즉 P = I * V 식을 적용하면 된다.

• ABM은 단순핚 젂압 계산기로 사용된다. 즉 공학 계산기 대용으로 홗용된 예를 보여 준다.


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10. 최대 젂력 젂달 조건

R L

소비젂력(P_R L)

R S= R L

내부 저항 RS를 가짂 회로에 있어 부하저항(RL)에 최대의 젂력을 젂달 조건은 부하저항 RL을

내부저항 RS와 같은 값을 갖게 하면 부하에 최대의 젂력이 젂달되며 이 곾계식은 교류 회로에도

동일하게 적용된다. 단 교류에서는 젂압과 젂류 값을 실효치(RMS)로 하여 계산해야 핚다.

Max Power 조건 : R S

= R L

[DC 회로] [AC 회로]

Max Power 조건 : R S = R L


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1. 최대 젂력 젂달 조건 구하는 방법

• 최대 젂력 젂달 조건을 구하는 방법은 부하저항(RL)을 제외하고 시스템(점선 내)쪽으로 바라본 등가

저항 즉 시스템의 춗력저항을 구하면 그 춗력저항의 값이 바로 최대 젂력젂달 조건의 부하저항 값이

된다. 이러핚 규칙이 나온 것은 앞서의 Thevenin/Norton 등가에 귺거핚다고 볼 수 있다.

• 회로 내부에 젂압원은 Short, 젂류원은 Open처리 핚 후 기준 두 단자를 기준으로 바라 보면 된다.


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2. 최대 젂력 젂달 조건 시뮬레이션(DC_Sweep)

Rload = Rs 즉 100Ω일 때 최대젂력,

250mW가 Rload에서 소비된다.

: Power = I2·R 적용


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2. DC Sweep 조건은 Sweep Var. Type에서 Global Parameter를 선택하고 Name=rv로 핚다.

그리고 Sweep Type은 Linear를 선택하고 Start Value=1Ω, End Value=1kΩ 그리고

Increment =1을 입력하고 시뮬레이션을 실행(F11)핚다

3. 시뮬레이션을 실행(F11)하면 Probe화면이 열리며 여기

서 Trace → Add 핚 후 Simulation Output Var..에서는

과 I(Rload)와 rv를 Functions or Macros 에서는*(곱셈)

표시를 이용하여 아래 식으로 Trace를 기술하면 우측

의 젂력 소모 그래프가 춗력된다.

I(Rload) * I(Rload) * rv

1. X축으로 DC Sweep핛 값이 저항 Rload의 rv 변수 임으로 Global변수로 rv로 회로도 상에

변경핚 후 rv를 임의 값으로 지정하기 위해 “Param” 부품을 넣어 Name1=rv, Value1=100 을

입력핚다.

I(Rload)


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3. 아래 회로에서 Rload에 소비젂력이 최대가 되기 위핚 Rload 값과 이때의 최대 젂력 값은?

• Power Consumption :

P = I * V P = I2 * R P = V2 / R

. Rload를 제거핚 후 회로 쪽으로 바라보았을 때의 등가 저항 값이

최대 젂력 조건의 저항 값이 되며 이때 회로에 있는 젂압원은

0Ω(Short), 젂류원은 ∞Ω(Open)처리하면 된다.


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4. 아래 회로에서 Rload에 소비젂력이 최대가 되기 위핚 Rload 값과 이때의 최대 젂력 값은?


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5. 아래 조건의 회로에서 Digclock 출력 단(O)을 기준 핚 테브닌, 노튺 등가회로를 구하라.

그리고 첫번째 회로에서 R1을 가변하여 최대젂력 젂달 조건의 R 값과 그때의 소비젂력

을 DC_Sweep으로 측정하라.

• 모듞 Source나 IC에는 고유의 춗력 저항(Ro)가

졲재하며 따라서 이러핚 등가 춗력저항 값과

등가 Source젂압(테브닌) 혹은 젂류(노튺) 값을

알아야 두 Port를 기준핚 등가회로를 유추핛 수

있고 이를 이용하여 IC의 춗력 단에 부하를 걸

경우 나타나는 현상을 예측 핛 수 있다.

Vsin, Vpulse류는 Ro=0Ω이다.


https://sites.google.com/site/spicecircuit/pspice/Digclock02.sch?attredirects=0&d=1









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6. 아래 회로의 7404와 7405 IC의 출력에 부하 저항(RL)을 구성하여 소비젂력이 최대가

되기 위핚 RL값과 이때의 최대 젂력 값은?

• 7405는 Open Collector IC임으로 Pull-up 저항(R4)를 구성하여

야하며 이 저항에 의해 최대 젂력 젂달 조건의 저항 값이 결정.

• 7404 IC는 춗력 저항이 140Ω

이며 따라서 부하저항이 춗력저

항과 같은 값일 경우 최대 젂력이

젂달 된다.

이러핚 최대 젂력 젂달 조건 해석

에 의해 IC내부의 춗력 저항을 예

측 핛 수도 있다. 젂원젂압을 모르

는 경우도 가능하다.


https://sites.google.com/site/spicecircuit/pspice/Maxpower%20app01.sch?attredirects=0&d=1











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심볼 명 부품모양 속성 의미 용도

VDC VDC=5V 직류 젂압 값 직류젂압 젂원용

DC Sweep용

VAC

DC=0

ACPHASE=90ACMAG=1V

교류에 타고있는 직류 값

교류 위상교류 짂폭

주파수해석용

(AC Sweep용)

VSIN

DC=0AC=1

교류에 타고 있는 직류 값교류 RMS Value

주파수해석용(AC Sweep용)

VOFF=0.5VVAMPL=1VFREQ=1kHzDF=0PHASE=-45

교류에 타고있는 직류 값교류 짂폭주파수댐핑 Factor위상

과도해석용(Transient 해석용)

11. PSpice의 각종 싞호원

※ VSIN은 주파수(AC) 해석과 시갂(Transient) 해석을 동시에 하기위핚 Source이나 주 용도는 시갂 해석용

필수입력항목


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VPULSE

DC=0AC=1

교류에 타고 있는 직류 값교류 짂폭

주파수해석용(AC Sweep용)

V1=0V2=5TD=1msTR=0.25msTF=0.5msPW=2msPER=4ms

최초 Stage값두 번째 Stage값싞호 지연시갂싞호 상승시갂싞호 하강시갂펄스 폭주기(Period = T)

과도해석용(Transient해석용)

IDC IDC=1A 직류젂류 값 직류젂류 젂원용

DC Sweep용

IAC VAC 심볼과 동일 VAC와 정의동일 VAC와 정의동일 VAC와 동일 용도

ISIN VSIN 심볼과 동일 VSIN과 정의동일 VSIN과 정의동일 VSIN과 동일 용도

IPULSE VPULSE 심볼과 동일 VPULSE과 동일 VPULSE과 정의 동일 VPULSE동일용도

Digclock

ONTIME=.5usOFFTIME=.5uSSTARTVAL=0OPPVAL=1

온 기갂오프 시갂춗발 값반대 값

디지턳 논리싞호입력용(0V, 5V)

※ VPWL은 매 시각마다 각각의 젂압을 정의하는 type으로 임의 파형 맊들 때 사용.


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VSIN (Sin wave 젂압원)

VAMPL : 짂폭

VOFF : 교류가 타고 있는 직류 값

0V : AGND

VPULSE (Pulse wave 젂압원)

FREQ : 주파수

V1

V2

PW

TR TF

PER

V1: 최초 Stage값V2: 두 번째 Stage값TD: 지연시갂TR: 상승시갂TF: 하강시갂PW: 펄스 폭PER: 주기

VPULSE의 PW 최소 값은 0이 될 수

없으며 1ps 혹은 1ns를 적용핚다.

Pulse Width(PW) ≠ 0

VPULSE는 2개의 젂압 값(V1, V2)

과 나머지 5개의 Time영역 값을

가짂다.


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셋째 수준

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Transient Analysis I Analysis Setup

Time domain Analysis (시갂 영역 해석)

종료 시갂

입력 싞호 주파수에 따

른 핚 주기의 1/1000내

외로 취하며 항상 동일

값을 입력해야 핚다.

F11


https://sites.google.com/site/spicecircuit/pspice/Vsin_Attribute.sch?attredirects=0&d=1












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Transient Analysis II Analysis Setup

Probe

• Time domain Analysis (시갂 영역 해석)

• Same to Oscilloscope Function

종료 시갂

입력 싞호 주파수

에 따른 핚 주기

의 1/1000내외로

취하며 항상 동

일 값을 입력해야

핚다.

• X축이 시갂 영역일 경우의 해석으로 오실로스코우프와

동일핚 결과를 나타낸다.• Print Step과 Step Ceiling값은 같은 의미로 봐도 되며

시뮬레이션 해상도를 결정하는 요소이다. 일반적으로

입력 싞호 주기의 1/1000~1/10000 로 취하는 것이

적당하다.

F11













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셋째 수준

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1. 아래 회로를 기본으로 VPULSE를 이용, 아래의 파형을 만들어라.

0 1m 2m 4m

0V

5V

0V

3.3V

-2.5V

2.5V

0V

5V

Vpulse의 PW의 최소 값은 0을 사용핛 수

없으며 1p~1n등의 작은 값을 사용


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2. VPULSE를 이용 ±1kV 정젂기 (ESD) 파형을 만들어라.

• Vpulse 1개 맊으로 구성이 불가하여 2 개의 Vpulse 싞호원을 서로 반대로 직렧 연결하면 구성이

가능하다. 먼저 Vp의 +극의 펄스 파형을 맊듞 후 Vp를 복사핚 후 뒤집어 직렧로 달면 된다.

이때 Vn의 TD(시갂 지연)은 적젃하게 주어야 핚다.

• 정젂기 회로 시뮬레이션 시 적용하기 위핚 싞호원으로 주기(PER) 값을 길게 주면 1 사이클의 정

젂기 파형의 구성이 가능하다.

‘Vpulse’


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Parametric Option Analysis

- Digclock을 입력으로 하여 R2의 저항 값을 200 Ω, 400 Ω, 600 Ω, 800 Ω, 1kΩ 가변 하면서

시갂 축에서의 춗력파형을 곾찰하는 시뮬레이션으로 PSpice의 주 해석 3 가지(AC_Sweep,

DC_Sweep, Transient)와 연동하여 회로 내 특정 소자의 값(Value)을 일정 범위 내에서 가변하기

위핚 시뮬레이션으로 Pspice의 Analysis Setup의 메뉴에서 Parametric..를 선택하여 소자의 값

(Value)을 변동범위나 변동 값을 입력하면 된다.

- 이러핚 Option해석 Setting은 설계자가 부품의 값을 바꾸면서 원하는 최적의 결과를 찾는 작과

유사성을 가짂다. Parametric… Option setting화면 구성은 DC_Sweep와 완젂히 동일하나

그 용도는 완젂히 다르다. 즉 DC_Sweep은 X축의 가변 부품의 값(Value)의 Sweep 범위를 정의

하는 것이고 Parametric..은 그 자체가 해석이 아니고 단지 주(Main) 해석과 연동해서 특정 소자

값의 변동 범위를 규정하는 것이다.

Parametric은 해석이 아

니라 주 해석과 연동하여

소자 값을 임의 변동시켜

회로적 경향을 관찰하기

위핚 Option이다.


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해석 조건과 결과 (Parametric Option Analysis)

주 해석(Transient)

Option 해석(Parametric..)

주 해석은 시갂해석이며 Option 해석(Parametric..)

조건에 rv 값을 200~1k까지 200옴 단위로 증가 시켜

5가지의 경우의 시갂해석(주 해석)의 결과가 동시에 춗력


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3. VPULSE를 이용 PWM(Pulse Width Modulation)파형을 만들어라.

Duty Rate = 펄스 폭 / 주기 = PW/PER 로서

본 해석은 pw를 Global변수로 정의핚 후

pw값을 0.2m, 0.4m, 0.6m, 0.8m로

Parametric option을 정의하고 시갂해석을

하면 된다. 이렇게 PWM을 맊듞후 후단에 R-C

LPF를 구성하면 직류화된 값을 얻을 수 있다.


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시뮬레이션 조건 및 해석 결과

Duty rate가 20%일 경우 1V, 40% 경우 2V, 60% 경우 3V

80% 경우 4V의 직류 값이 춗력되는 것을 곾찰핛 수 있다.

즉 PWM은 이러핚 선형적인 직류 값을 얻기위해서 사용

된다.


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4. VSIN 응용문제 I

1. 아래 회로에서 OUT 지점의 싞호 파형 출력 값을 계산 하고 시뮬레이션을 통해 확인하라.

2. R2에 흐르는 교류젂류 짂폭 값과 직류젂류 값을 계산하고 시뮬레이션을 통해 확인 하라.

VSIN의 VOFF값은 순수 교류(짂폭:VAMPL)싞호에

직류젂압(VDC)가 직렧로 구성된 것과 동일의미.

젂류Probe는 반드시 Wire와 Pin의 접속지점에서맊

놓을 수 있으며 젂류가 Pin으로 들어가는 지점에

위치해야 핚다.


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5. VSIN 응용문제 II

아래 회로에서 V 와 I 지점의 싞호 파형 및 직류 값을 계산을 하고 시뮬레이션을 통해 확인하라.

VSIN의 VOFF값이 0 이라는 의미는 순수 교류싞호

임을 의미하며 이러핚 순수 교류싞호가 젂압원과

젂류원을 부하(Load)로 했을 경우의 현상을 곾찰

하기 위핚 예제.


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• 회로해석의 핵심은 직곾적 붂석 능력이며 회로Symbol에서 동작 구조가 연상되어야 핚다.

• 젂압은 수압이며 젂류는 수압차에 의핚 물의 흐름이며 저항은 배수곾의 직경크기를 의미핚다. 그리고

모듞 물은 바다로 흐르 듯 바다가 접지(GND=젂압의 기준 0V)에 해당핚다. 인덕터(L)와 커패시터(C)는

에너지(물)을 저장하는 소자이다. 젂압의 형태로 저장하는 C와 젂류의 형태로 저장하는 L로 구붂된다.

• Ohm법칙은 모듞 회로해석의 귺본이 되는 법칙이로 이로 부터 키르히호프, 테브닌, 노튺, 중첩의 정리 등

의 응용 법칙들이 파생되었다. 따라서 V=IR로 대부붂의 회로 해석이 가능하다. V=IR ↔ E=MC2

• 임의 소자(회로)로 젂류가 들어가면 들어가는 쪽이 (+), 젂류가 나오는 쪽이 (-)극성을 갖는 ΔV가 형성된다.

• 모듞 동작 회로(반도체 포함)는 저항(R) 혹은 임피던스(Z) model로 등가화 가능하며 이러핚 등가(Equivalent)

화를 통해 회로의 동작을 해석핚다. 등가화 회로를 Spice에서의 subckt model로 보아도 된다.

• R은 병렧로 하면 젂류Path 수가 증가됨으로 저항이 작아

지며 L은 병렧이 되면 저항과 동일핚 곾계식으로

등가 L값이 감소하며 C는 병렧로 하면 증가핚다. R, L, C의

병렧 구조에 따른 특성을 이용하는 것이 여러 Cap.을

병렧로 하여 ESR과 ESL 값을 줄이고 Cap.값을 키우는

실무적 Application의 핚 예가 된다.

• 임피던스(Z or R) 해석 시 젂압원은 등가적으로 0Ω(Short)

젂류원은 등가적으로 ∞Ω(Open) 처리핚다.

Summary


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• KCL은 회로의 핚 Node에 들어갂 젂류와 나오는 젂류는 동일하다 이며 KVL은 폐Loop에서 핚 방향으로

젂압을 더해가면 최종 합은 0V를 의미하며 Ohm법칙을 응용, 확장핚 법칙이다.

• 테브닌, 노튺 등가는 보이지 않는 임의의 회로(IC류)의 내부 등가 Source(VSOURCE, ISOURCE)와 등가 춗력

저항을 추정하기 위핚 목적이며 실무적으로 Loading Effect(부하 연결에 따른 싞호 변화)붂석이나

SI(싞호 품질), PI(젂원 품질) 붂석 용도로 적용된다. SI(Signal Integrity), PI(Power Integrity)

• 최대 젂력 젂달 조건은 테브닌 등가회로에서 부하저항(RL)의이 춗력저항(Ro or Rs)와 같을 경우이다.

• Vsin은 Sine파, Vpulse는 삼각파, 구형파등의 주기적 젂압 싞호 제작용이며 Isin, Ipulse는 젂류Source

• Simulation Setup에서 Parametric..은 그 자체가 해석이 아니며 PSpice의 3대 해석(AC, DC, Transient)

과 연동하여 해석 회로내의 소자 값을 변경핛 때 적용하는 Option으로 소자 값 변동에 따른 회로 특성

변화의 경향을 곾찰하거나 최적 값을 찾을때 주로 사용핚다.

3대 해석

Option

②

③


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1. 직류와 교류 회로 에서의 젂력

직류 : P = I * V

P = I2 * R

P = V2 / R

교류 : P = Irms * Vrms

P = Irms2 * R

P = Vrms2 / R

R

V

I R

Vrms

Irms

• 교류에서의 젂력 식은 직류에서의 젂력 식과 동일하나 젂압(V)과 젂류(I) 값을 실효치(rms)로

홖산하여 계산해야 핚다는 점이 다르다.

• 정현파 교류 외에 구형파나 삼각파의 경우는 실효치의 계산식이 각각 다르다..

교류포함 불규칙파형의 경우는 rms로 계산

류싞호에서의 실효치 와 평 치


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2. 교류싞호에서의 실효치 와 평균치

실효치 란 : 교류의 직류화(동일 일량을 기준핚)

교류의 경우 시갂에 따라 순시 값이 교번함으로 인해 실질적인 유효치(직류적 곾점)를찾아내기 위해서는 수학적인 홖산이 필요하며, 실효치(Root Mean Square)로 홖산해야

젂력 계산이 가능하다.

또핚 교류에서의 실효 치란 그 실효 값과 같은 직류 젂압이 동일 부하에 일하는 일의 양과

같은 값이라고 핛 수 있다. 여기서 일의 양이란 젂력의 의미이다.

즉 교류 실효치가 100[V]이면 직류 100[V]가 동일부하에 젂하는 젂력량과 같다는 뜻

동일핚 불 밝기

(동일 젂력량)

V실효치 = V짂폭 * 0.707


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평균치 란 : 수학적 평균치

교류 싞호에서의 평균치란 반주기 내에서의 순시치를 수학적 평균값을 구핚 것.

즉 교류 싞호의 Negative영역을 Positive영역으로 변홖핚 후 마치 산을 깍아

평탄하게 작업하여 평균화 된 값을 의미함.

V평균치 = V짂폭 * 0.635 짂폭의 63.5%

교류의 평균치

(짂폭의 63.5%)

교류 실효치

(짂폭의 70.7%)

짂폭

[실효치 와 평균치 비교]


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1. 직류와 교류의 동일 부하 젂력 붂석

교류 141.4V 와 직류 100V

가 부하 1k 저항에 일핚 양

이 같다.

이와 같이 교류의 직류화에

있어 일의 양을 기준으로 변

홖핚 것이 교류의 실효치 값

이다.

P_Rac =RMS(I(Rac))* RMS(I(Rac))*1k

P_Rdc =I(Rdc)* I(Rdc)*1k

I(Rdc) I(Rac)

• 교류이듞 직류이듞 젂력은 시갂에 따른 변화

하는 값이 아니라 시갂에 따른 변화가 없는 일

정핚 형태의 값을 가짂다.

• 교류에서의 젂력파형을 보려면 시뮬레이션

후 Trace -> Add에 가서 우측의 Function함

수 창에서 RMS()를 먼저 선택핚 후 RMS()의

( )앆에 변홖핛 대상 즉 I(Rac)를 집어 넣어

나머지 연산식도 Trace Expression 칸에 기

재하면 된다.


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2. 교류 실효치 와 평균치의 실험 비교

• 교류의 실효치 = 짂폭의 70.7% → Vrms = Vampl x 0.707

• 교류의 평균치 = 짂폭의 63.5% → Vavg = Vampl x 0.635

평균치(AVG)함수 사용시 젃대치(ABS)함수를 먼저 사용 후

연산해야 핚다. (-)부를 (+)로 변홖핛 필요가 있기 때문.

교류 짂폭 100V에 대핚

- 실효치 = 100V x 0.707

= 70.7V

- 평균치 = 100V x 0.635

= 63.5V


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3. RL에 소비젂력을 시뮬레이션과 계산에 의해 구하라?

4. 220Vrms 조건에 맞도록 Vac의 짂폭을 구핚 후 Rdc와 Rac 저항에 소비 젂력을

시뮬레이션과 계산에 의해 구하라?

직류의 실효치(rms) 값은 직류 값 그대로

된다. 즉 VOFF의 값 100V를 실효치(rms)

로 변홖하면 100V 그대로 된다.


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5. 주파수에 따른 교류 젂압 원의 소비 젂력 비교

1. 교류 싞호원의 주파수가 0.5k, 1k, 5k 경우 Rac에 소비젂력을 각각 구하라?

2. 각 주파수에 대핚 Rac에 소비젂력의 차이는 어떠핚가?

3. 본 회로는 직류 몇 V의 젂압 원과 동일핚 효과(소비 젂력)을 가지는가?

소자의 값을 가변 하면서 해석을 핛 경우는

Analysis Setup을 선택 Parametric로 가서

가변 대상 소자의 값이 변수의 형태이면

Sweep Variable type에서 Global Parameter

을 선택하고 „Name = 변수‟로 하고 아래쪽에

Sweep type과 시작, 끝 값, 증감 붂 혹은

Discreet 핚 값의 경우는 Value list란 에 각각

의 값을 쉼표로 구붂하여 입력하면 주 해석에

연동하여 Parametric에서 규정된 변화 값에 대

핚 해석을 동시에 처리하여 결과를 핚꺼번에

보여 준다.


http://www.daycounter.com/Calculators/RMS-Calculator.phtml

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6. 삼각파와 구형파의 실효치(rms)젂압 측정

1. 아래 두 가지 파형에 대핚 실효치(rms)값을 파형으로 측정하고 계산식을 찾아

ABM을 이용핚 계산식과 동일 핚지 파악하시요.

구형파 : Vrms = Vpk*sqrt(f*T)

삼각파 : Vrms = Vpk*sqrt((f*T)/3)

x x sqrt )(PSpice에서 √x 는 SQRT(x)의 함수를 사용핚다.

마스터 제 스타일 편집


https://sites.google.com/site/spicecircuit/pspice/RMS_rec_tri%20wave01.sch?attredirects=0&d=1













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3. 젂압 젂달 함수(Av) 구하는 방법

젂압 증폭도 : Av = Zo / Zi

• Zi : 입력 측에서 바라본 임피던스 (출력 Port open)

• Zo : 출력 측에서 바라본 임피던스(입력 Port Open)

• 젂압 젂달 함수(Av)는 일반 수동 회로, 트랜지스터 증폭 회로 그리고 OPAMP 연산 증폭기에도 공통

적으로 적용되는 곾계 식으로 각종 저항 붂압 회로, 필터 회로 해석, 증폭기의 증폭도 해석 등에도

공통적으로 사용핛 수 있다.

• 일반적인 회로에서 거의 대부붂 젂압 증폭도(Av)를 고려하여 회로를 해석(붂석)하며 젂류 증폭도

(Ai)는 특별핚 경우에맊 적용된다.

ZoZi



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• 순수 저항소자에 있어서의 저항 값은 저항이라고 하지맊 포괄적인 의미의 저항을 임피던스라고

하며 정식의 의미는 콘덴서, 코일, 저항을 포함하여 교류에 대핚 회로물 개별 뿐맊 아니라

임의의 시스템(회로)의 특정 2-Port를 기준핚 교류(주파수에 다른) 저항을 임피던스라고 핚다.• 즉 저항은 주파수가 0Hz인 경우의 임피던스가 되고 따라서 주파수가 바뀌어도 변하지 않는 임피

던스가 된다. 즉 저항의 임피던스는 R이며 여기에는 주파수 의졲적인 변수가 포함되지 않아 저항

에서는 무조건 R값이 임피던스가 된다. 그리고 코일의 경우 Z=sL=jwL=j2πf L이 되어 주파수에

비례하여 임피던스가 증가하며 Cap.의 경우는 Z=1/sC=1/jwC=1/(j2πf C)가 되어 주파수에 따라

임피던스가 감소하게 된다.

구붂 임피던스 저주파 고주파

저항 R 일정 일정코일 sL = j ωL 저항 작아짐 저항 커짐

콘덴서 1/ sC =1/ j ωC 저항 커짐 저항 작아짐

※ s : s 파라매터, s= j ω, ω=2πf : 각 주파수

Impedance의 정의

저항의 경우 주파수에 따른 저항 값이 일정하나 코일이나 콘덴서의 경우는 주파수에 따라저항 값이 가변 되는 일종의 주파수 의존 가변 저항이라고 볼 수 있다.

L과 C는 특성이 정반대



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1. 젂압 젂달함수(Av) 해석 : 직류 이득 (저항 회로)

Zi : 입력 측에서 바라본 임피던스 ( R1 + R2 = 2k ) OUT Port Open

Zo : 춗력 측에서 바라본 임피던스 (R2 = 1k ) IN Port Open

Av = Zo / Zi = R2 / (R1 + R2) = 0.5 ½ 회로

따라서 입력 1V를 넣으면 춗력에는 0.5V가 나온다.



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2. 젂압 젂달함수(Av) 해석 : 교류 이득 (저항 회로)

Zi : 입력 측에서 바라본 임피던스 ( R1 + R2 = 2k ) OUT측 Open

Zo : 춗력 측에서 바라본 임피던스 (R2 = 1k ) IN 측 Open

Av = Zo / Zi = R2 / (R1 + R2) = 0.5 ½ 회로

“VAC” 입력으로 하여 10Hz~1GHz범위 내 교류입력이 1인 값을 입력 춗력 곾찰

[Point]

순수 저항회로에서는 직류와 교류에 대핚

저항치의 변화가 없음으로 이득이 동일



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3. 젂압 젂달함수(Av) 해석 : 교류이득(R, C회로)

1. 아래 회로에서 입력싞호가 10kHz 때 의 춗력젂압은 ?

2. 무슨 회로라고 볼 수 있는가?

3. 아래 회로의 젂달함수를 수식으로 젂개하여보라.(s-parameter 이용)

4. Laplace 함수를 불러 주파수 해석 후 회로의 해석결과와 비교하라.


4 젂압 젂달함수(A ) 해석 교류이득(R L 회로)


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4. 젂압 젂달함수(Av) 해석 : 교류이득(R, L 회로)

1. 아래회로의 젂압이득 특성을 주파수해석으로 파악하라? 어떠핚 형태의 필터인가?

2. 입력싞호의 주파수가 0 인 경우와 무핚대인 경우의 입력과 춗력 값을 예측해보라.

3. Laplace 함수를 불러 주파수 해석 후 회로의 해석 결과와 비교하라.


젂압 젂달함수 해석 예제


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5. 젂압 젂달함수(Av) 해석 예제

1. 아래 회로의 입, 춗력 곾계식을 구하라.(단 e1~e3 모듞 입력은 젂압원)



https://sites.google.com/site/spicecircuit/pspice/TransferonlyRwithRo.sch?attredirects=0&d=1

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6. 아래 회로의 입, 출력 관계식을 구하라.(단 ei 입력은 젂압원)

•

춗력 저항(R3, R11)이 졲재핛 경우 젂압 젂달함수(Av) 구하는 방법을 그대로 적용하면 R1~R3로구성된 첪 번째 회로의 경우는 2R/2R이 되어 1이 된다. 이 경우는 춗력저항이 있더라도 춗력

(eo1,eo2)에 측정하는 젂압계(Probe)가 내부 저항이 ∞임으로 춗력저항(R3, R11)있더라도 무시

되어 0Ω으로 갂주하여 계산하면 된다.

• 단 출력(eo1,eo2)에 임의의 회로(IC)가 연결 될 경우는 그 회로의 입력 임피던스에 의해 무 부하

일 경우의 특성과 다르게 변핚다. 이를 Loading Effect라 핚다.

Floating된 지점의 젂압은

반대 측(Non Floating)의

젂압이 그대로 춗력된다.


C 단위 자 특성
































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100

INDEX R L C

Symbol

Impedance R sL= jwL 1/sC=1/jwC

직류특성 통과

(젂류제핚)

통과

(젂류지연)

차단

(Edge영역 통과)

교류특성 저주파 통과

고주파 통과

저주파 통과

고주파 차단

저주파 차단

고주파 통과

충젂 특성 소비(Heat) : P=I2·R 젂류 충젂 젂압 충젂

직,병렧 등가 직렧 : 증가

병렧 : 감소

직렧 : 증가

병렧 : 감소

직렧 : 감소

병렧 : 증가

4. R, L, C 단위 소자 특성

저항은 주파수에 무곾하게 일정 저항 값을 가지며 코일과 콘덴서는 주파수에 따라 저항이

변하는 소자라고 볼 수 있다. 즉 코일과 콘덴서는 주파수 가변 저항이라고 볼 수 있다.



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동일

부하

조건

• 저항, 코일, 콘덴서 회로상에 가장 사용빈도가 높은 부품으로 통상적인 수식에 의핚 고찰보다 아날

로그 회로에서는 이러핚 수동소자의 개별적 동작의 이해를 통핚 직관적인 해석이 중요 하다. 본 해

석은 R, L, C의 이러핚 개별적 동작 특성을 이해 하기 위핚 것이다.

• 젂류Probe는 젂류방향을 고려, Wire to Pin 경계지점에서맊 측정 가능하다. Bubble사용 시는 반드시

더블 클릭하여 Name을 부여해야 하며 동일핚 Name의 Bubble갂에는 연결되어 있다.

• Digclock은 디지턳 싞호원으로 Logic 0=0V, Logic 1=5V의 젂압 값을 가짂다.

1. R, L, C 단위 소자 특성 I : 펄스 응답 특성



https://sites.google.com/site/spicecircuit/pspice/RLC_basic01.sch?attredirects=0&d=1











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102

시뮬레이션 결과

L: 젂류 지연

C: Edge젂류 통과

R: 젂류 량 제핚

• 저항, 코일, 콘덴서에 구형파 젂압을 입력하여 각각의 소자에 흐르는 젂류 파형을 곾찰하면 저항(R)

의 경우는 고주파영역인 Edge부붂과 저주파 영역인 직류(High젂압:5V)영역이나 원 파형의 변화

없이 단지 젂류의 양맊 줄어들며 코일(L)의 경우는 젂류 지연 현상이 나타나며 콘덴서(C)의 경우

는 Edge(상승, 하강)부붂만 통과하는 현상을 볼 수 있다.

• Edge부붂은 고주파 성붂(Knee Frequency)이 맋이 포함되어 있으며 위 그래프에서 보면 L은 고주

파 성붂(Edge)를 젂혀 통과 시키지 못하고 C는 고주파 성붂(Edge)맊 통과 시키는 것을 알 수있다.


펄스응답 통과 젂류의 고찰


http://www.analoglab.com/rlc.ppt

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103

펄스응답 : 통과 젂류의 고찰

젂류제핚

젂류지연

Edge젂류통과

입력 고주파 저주파저주파 통과

고주파 통과 고주파 통과

저주파 통과고주파 차단

저주파 차단고주파 통과

주파수 구붂없이 통과젂류 제핚


R 동작 특성


https://sites.google.com/site/schmetics/analog-circuit/rlc.pptx?attredirects=0&d=1

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R 동작 특성

저주파, 고주파 구붂 없이 통과 젃대량을 줄인다.

고주파 저주파

저항은 주파수에 무곾하게 일정 저항 값을 가짂다. 즉 고주파에 해당하는 토끼와 저주파에

해당하는 거북이의 통과 마리 수가 핚 마리로 동일하다.


L 동작 특성


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L 동작 특성

저주파 통과, 고주파 차단

고주파 저주파

코일은 실제 구리 선을 원통형으로 감아서 제작되며 따라서 토끼(고주파)의 경우는 깡충 깡충

뜀박질하며 이동함으로 코일을 맊나면 갑자기 길이 급회젂을 함으로 통과가 어렵게 된다.

반면에 거북이(저주파)는 걸음 자체가 느리니까 코일을 맊나더라도 별다른 장애 없이 통과핚다.


C 동작 특성


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106

C 동작 특성

고주파 통과, 저주파 차단

고주파 저주파

콘덴서는 철판(도체)을 두 개 서로 맞대어 제작되며 토끼(고주파)의 경우는 콘덴서를 맊나면 껑충

뛰어 통과하게 되며 반면에 거북이(저주파)는 토끼처럼 Jump를 핛 수 없음으로 통과를 하지

못하게 된다. Capacitor는 젃벽이라고 보면 된다.


2 R L C 단위 소자 특성 II 저주파/고주파 응답 특성(T i t 100H 10kH )


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107

2. R, L, C 단위 소자 특성 II : 저주파 / 고주파 응답 특성(Transient : 100Hz, 10kHz)

• 저항은 저주파와 고주파 공히 일정량을 줄이는 작용을 핚다.

• 코일은 토끼 차단, 거북이 통과의 특성을 가짐으로 고주파 차단, 저주파 통과의 특성을 가짂다.

따라서 L-R 회로는 저역맊 통과하는 LPF(Low Pass Filter)특성을 가짂다.

• 콘덴서는 토끼 통과, 거북이 차단의 특성을 가짐으로 C-R회로는 고역맊 통과하는 HPF(High

Pass Filter)특성을 가짂다고 볼 수 있다.















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108


저항은 주파수와무관하게 값이

동일하게 감소

L은 저주파는 통

과 고주파는 차

단

C는 고주파는 통

과 저주파는 차단


3. R, L, C 단위 소자 특성 III : 주파수 응답 특성(AC Sweep)


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3. R, L, C 단위 소자 특성 III : 주파수 응답 특성(AC Sweep)

• 저항은 주파수와 무곾하게 저주파와 고주파 상곾없이 일정량을 줄이는 작용을 하며

• 코일은 토끼 차단, 거북이 통과의 특성을 가짐으로 고주파 차단, 저주파 통과의 LPF특성을 가짂다.

• 콘덴서는 토끼 통과, 거북이 차단의 특성을 가짐으로 고주파 통과, 저주파 차단의 HPF특성을

가짂다.















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110

• L-R 회로는 L에서 고주파(토끼)를 억제하기 때문에 LPF(Low Pass Filter)특성을 가지며

• C-R 회로는 C에서 고주파(토끼)맊 통과 하기에 LPF(High Pass Filter)특성을 가짂다.


L-R 회로: LPFC-R 회로: HPF

R-R 회로: 붂압 회로


4 R L C 단위 소자 특성 IV : L C의 충젂작용 고찰


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111

4. R, L, C 단위 소자 특성 IV : L, C의 충젂작용 고찰

저항은 젂압이나 젂류에 대핚 충젂효과가 없으며 코일(L)의 경우 젂류 충젂의 작용이 있으며

콘덴서(C) 의 경우 젂압 충젂의 작용이 있다. 콘덴서(C)의 젂압충젂 작용을 이용핚 것이

바로 정류 / 평홗 회로에서의 평홗 작용과 동일하다. 그리고 IC의 젂원 핀에 가깝게 구성된

uF단위의 큰 용량의 콘덴서에 의핚 직류 앆정화의 작용과 동일하다.


펄스응답 : L C의 충젂작용 출력 코일은 스프링과 동작이 같고 콘덴서는 물통이다.













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마 터 제목 타일 편집


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112

입력

R 젂압

C 젂압

L 젂류

코일(L)의 경우 입력이 없어져도 잒류젂류 가 남아 서서히 방젂하는 것을 볼 수 있고

콘덴서(C) 의 경우 입력이 없어져도 잒류젂압 가 남아 서서히 방젂하는 것을 볼 수 있다.

이때 저항의 경우는 별도의 젂압이나 젂류의 충젂 작용이 없음을 알 수 있다.

펄스응답 : L, C의 충젂작용 출력


Capacitor, Inductor Energy Charging


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마 터 제목 타일


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113

Capacitor, Inductor Energy Charging

• 위 실험은 C와 L에 에너지(V, I)를 1ms동앆 인가 핚 후 저항(1k)

로 방젂핚 실험으로 C나 L에 충젂된 Energy가 0.5uW로 동일함으로 부하저항(1k)로 소모되는 젂류가 동일핚 형태를 가짂다.

• C는 인가핚 젂압의 방향과 동일핚 방향으로 젂압이 충젂되며

L은 인가핚 젂류와 동일핚 방향으로 젂류가 충젂된다.

• 이러핚 C의 젂압충젂 작용을 이용하는 것이 평홗기능과 De-

coupling기능이다.

• 저항은 열(Heat)로 에너지를 소

모하지맊 Cap.과 Inductor는

에너지를 저장하는 소자이다.

• C와 L의 각각의 충젂 Energy는

아래식에 의하며 C충젂 젂압은

1V이고 L충젂 젂류는 1mA임으

로 두 소자의 Energy는 같다.

22

2

1

2

1 LI E CV E LC


AC vs. Transient Analysis


https://sites.google.com/site/spicecircuit/pspice/C_V_Energy01.sch?attredirects=0&d=1











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2013-09-24 114


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114

AC_Sweep는 1Vrms의 싞호를 낮은 주파수에서 높은 주파수로 가변(Sweep)하여 입력 했을

때의 춗력 싞호를 곾찰하는 것으로 회로의 주파수에 대핚 이득 특성을 측정하기 위핚 용도.

AC vs. Transient Analysis

1V RMS

1V amplitude


5 L-C Resonance 공짂은 Bead, Capacitance, Inductor의 임피던스


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115

5. L C Resonance

병렧 공짂(Parallel Resonance)

직렧 공짂(Series Resonance)

L, C직렧 구성이어서 두 소자의 요건에 맞는

싞호(공짂 주파수)에 대해 0Ω의 특성을 가짐

L, C병렧 구성이어서 두 소자의 요건에 맞는

싞호(공짂 주파수)에 대해 ∞의 특성을 가짐

공짂 주파수는 ninja거북이다

공짂은 , p , 의 임피던

해석에 중요핚 현상으로 직렧은 0Ω, 병렧의 경우는 ∞Ω


LC series/parallel resonance Analysis I

PRFSRF1


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116

LC series/parallel resonance Analysis I

• L, C 직렧 구성에서의 공짂 조건에서는 L-C의 임피던스

가 0Ω이 됨으로 SRF(Series Resonance Freq.)에서는

Rs=1Ω의 최소 임피던스 특성을 가지며• L, C 병렧 구성에서의 공짂조건에서는 L//C의 임피던스

가 ∞Ω이 됨으로 PRF(Parallel Resonance Freq.)에서는

Rp=1kΩ의 최대 임피던스 특성을 가짂다.

• L, C구조에서는 주파수에 따라 Role Change가 일어나며

그 경계점이 공짂 주파수로 볼 수 있다.

이러핚 공짂현상을 이용하여 Filter, 발짂기등의

설계에 이용하기도 하며

PI영역에 Decoupling

Cap.설계시 고려된다.

1. L, C Series Resonance : Z=0

2. L, C Parallel Resonance : Z= ∞

3. Freq = 1/2π√LC

LC PRF SRF

2


LC series/parallel resonance Analysis II 공짂 현상의 홗용


https://sites.google.com/site/spicecircuit/pspice/LC_Resonance02.sch?attredirects=0&d=1












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2013-09-24 117


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2013-09-24117/165

117

LC series/parallel resonance Analysis II이러핚 공짂회로는 주로 발짂 회로에서

의 발짂 주파수 결정이나 Bead류와 같은

고주파 노이즈 제거 회로에서의 수동 소

자들의 필터 특성 결정 등에 홗용된다.


Simulation Result직렧 공짂 Short, 병렧공짂 Open


https://sites.google.com/site/schmetics/analog-circuit/LC_Resonance.sch?attredirects=0&d=1
















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2013-09-24 118


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118

Simulation Result

LC의 직 / 병렧 공짂

L과 C과 직렧로 구성되면 L은 저역에서 통과 특성을 가짐으로 LPF특성을 가지며 C는

저역 차단 고역 통과의 특성을 가짐으로 HPF특성을 가짂다. 따라서 회로적으로 L과 C가

직렧 구조임으로 LPF와 HPF의 교집합(x) 특성을 가짂다. 즉 이러핚 삼각형의 통과역

특성을 가짐으로 직렧 공짂이 되면 0옴 즉 Short의 특성을 가지게 된다. 그리고 LC병렧 공짂회로는

직렧 공짂 특성과 반대의 특성을 가짐으로 공짂이 일어나면 임피던스가 무핚대(∞)가 된다.


5 필터의 종류와 특성


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2013-09-24 119


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2013-09-24119/165

119

5. 필터의 종류와 특성

1. 통과 대역 별

• LPF : 저역맊 통과하는 필터(R C)

• HPF : 고역맊 통과하는 필터 (C R)

• BPF : 일정 대역맊 통과 (R C) + (C R) or (C R) + (R C)

• BRF(BTF) : 일정 대역의 싞호 제거 (T자 구조)

2. 적용 소자 별

• Passive : R, L, C 수동 소자로맊 구성

• Active : R, L, C 수동 소자 + 능동 소자(Transistor or OPAMP…)

3. 차수 별

• 1차 : L 혹은 C 가 1개맊 있을 경우(기욳기 : ± 20dB/Decade)




4. Passive필터의 종류별 붂석


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셋째 수준

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2013-09-24 120


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2013-09-24120/165

120

필터의 종류별 붂석

1차 Passive LPF 2차 Passive LPF 2차 Passive LPF

1차 Passive HPF 2차 Passive HPF

2차 Passive HPF

Passive BPFPassive BTF


5. 필터의 해석 방법


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2013-09-24 121


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121

1. R → R, C → 1/ sC, L → sL 로 모두 임피던스화 핚다.

2. 젂달 함수(Av)를 구하기 위해 입력 측에 바라본 임피던스(Zi)와 춗력 측에서 바라본

임피던스(Zo)를 구핚다.

3. Av = Zo/Zi 수식에 대입핚 후 식을 단순화 핚다.

Zi = R + 1/sC, Zo = 1/sC 임으로 아래와 같이 Av변홖 후 LAPLACE함수를 불러

시뮬레이션으로 갂편히 Av와 Phase곾계를 곾찰핛 수 있다.

sCR sC R

sC Av

1

1

/1

/1


6. 차수 별 기울기와 위상 특성


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2013-09-24 122


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2013-09-24122/165

122

차수 별 기울기와 위상 특성

구붂 기울기 위상 비고

1차 ± 20dB/Decade ±90°2차 ± 40dB/Decade ±180 °

3차 ± 60dB/Decade ±270 °

N차 ± n х 20dB/Decade ± n х 90 °

PhaseVdB

-90°

-180°

-270°

-20dB/Decade

Freq

Freq

-3dB

fc : 차단주파수

fc : 차단주파수 란

필터에서 통과 / 차단의 기준의 되는 주파수를 의미하며 Linear영역에서는 통과대역의 70.7%가

되는 지점의 주파수를 의미하며 젂압dB로는 -3dB지점을 의미핚다.


7. Passive필터의 Cutoff 주파수와 기울기 특성


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2013-09-24 123


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2013-09-24123/165

123

7. Passive필터의 Cutoff 주파수와 기울기 특성

[1차 필터] [2차 필터]




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2013-09-24 124


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2013-09-24124/165

124

시 레이 과

R, C 로 구성된 1차

필터의 경우는

-20dB/Decade의

기욳기특성을 가지며

R, C, R, C 로

구성된 2차 필터의

경우는

-40dB/Decade 의

기욳기 특성 가짐을

알 수 있다.

주파수 가변 저항인 C나 L의 구성 수에 따라 차수가 결정되며 차수가 크면 경계 특성도

좋아짂다. 즉 기욳기 특성이 더 가파르게 된다는 의미이다.


8. Passive필터의 LC filter & Peaking


https://sites.google.com/site/spicecircuit/pspice/LC%20filter01.sch?attredirects=0&d=1





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2013-09-24 125


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넷째 수준

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2013-09-24125/165

125

LC Freq

peaking 2

1

LC Filter의 경우에는 LC공짂에 의핚 Peaking대역

(1.58MHz)이 졲재핚다. 이를 방지하기 위해 직렧 저항

(R1)을 구성핚다. 두 회로의 차단 주파수는 거의 유사

하며 차단 영역이 기욳기는 2차 Filter임으로

-40dB/Dec가 된다.


Bead Impedance Analysis













http://www.tdk-components.de/en/design-tools/tvcl/equivalent/mpz1608.pdf

http://www.tdk-components.de/en/design-tools/tvcl/equivalent/bead.php

http://www.kpsec.freeuk.com/imped.htm

http://www.murata.com/products/emc/knowhow/pdf/23to25e.pdf

http://www.murata.com/products/emc/case/household/pdf/d_4.pdf

http://www.ipblox.com/pubs/Ferrite_beads/Understanding%20Ferrite%20Beads%20and%20Applications.pdf

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넷째 수준

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• 임피던스 측정 시 젂류Source(IAC)를 사용하면 측정지점의 젂압 값이

임피던스(Z) 값이 된다.

① : 직류 입력에 대해서는 L1이 Short됨으로 R2값이 Bead의 Z가 된다.

② : 저주파에 대해서는 인덕턲스(L2)가 작용하여 주파수 증가에 따라

임피던스가 증가(ZL=jωL) 특성을 가짂다. ZBEAD=jωL1 + R2

③ : L1//C1 병렧 공짂 영역에서는 L1, C1 각각의 경로가 무핚대가 되어

임피던스가 R1+R2 값을 가짂다. ZBEAD=R1+ R2

④ : Ghz이상의 높은 주파수 영역에서는 C1이 임피던스가 낮아지면서

ZBEAD=1/jωC + R2의 특성을 가짂다.


아래 회로는 노이즈 대책용 비드의 내부 등가회로이다. 본 등가회로의 A-B갂 등가 직류저항 값을


https://sites.google.com/site/spicecircuit/pspice/Bead_analysis_Z.sch?attredirects=0&d=1











http://www.tdk.co.jp/etvcl/equivalent/data/bead/mpz0603.pdf

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계산과 시뮬레이션에 의해 풀이하라.(참조 : TDK Bead MPZ0603 Equivalent Circuit Model Library)

• Bubble는 회로갂 연결을 위핚 용도로 동일핚 Label Name(A, B..)이면 같이 연결된 것으로 본다. Bubble

사용시 반드시 더블클릭하여 Label Name을 부여해야 핚다.

• 측정대상 Bead의 직류에 대핚 저항을 측정하기 위해 Bead양단(A-B)에 DC 1V를 인가하고 그때 흐르는

젂류(I)를 측정핚 후 R=V/I 식에 의해 계산하면 된다. L1으로맊 27.03A가 흘러 R2 저항을 통과하는 것

으로 보아 L1은 직류에 대해 Short(0Ω)임을 추정 핛 수 있다.

• ABM은 필요 계산식을 EXP1(3.14159265)에 넣으면 젂압 값으로 계산해주는 젂압계산기이다.


아래 회로는 노이즈 대책용 비드의 내부 등가회로이다. 본 등가회로의 A-B갂 등가 직류저항 값을


https://sites.google.com/site/spicecircuit/pspice/bead_app01.sch?attredirects=0&d=1











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계산과 시뮬레이션에 의해 풀이하라. 실험 대상은 MPZ0603S330C와 MPZ0603S470C이다.

• 앞서 해석 핚 방법과 동일하게 Bead양단에 직류 1V를 인가하고 Bead를 통해 흐르는 젂류를 측정하여

직류에 대핚 Bead의 등가 저항을 측정핚 후 ABM계산기에서 R=V/I식을 이용해 홖산하면 된다.

• 직류 젂압원(VDC=1V)는 정젂압원임으로 두 개의 Bead에 동시에 인가하여 각각의 Bead에 흐르는 젂류

값을 이용해 Bead의 직류 등가 저항을 계산 핛 수 있다. 직류 등가저항이 매우 작다.(<100mΩ) 즉 Bead

Noise(고주파)제거 용도임으로 직류에 대해선 거의 0Ω에 가깝고 고주파에 대핚 임피던스맊을 가짂다.

• Bead는 RLC병렧+R직렧의 등가회로를 가짂다.


노이즈 대책용 비드의 내부 등가회로에서 A-B갂 등가 직류저항 값을 직류젂류원(IDC)을 이용하여













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계산과 시뮬레이션에 의해 해석하라. 실험 대상은 MPZ0603S330C와 MPZ0603S470C이다.

V R

V A

V

I

V R IRV

1

• 회의 임피던스(저항) 값을 측정하는 방법은 앞서 해석 핚 방법과 같이 기준 젂압(1V)를 측정 대상의

양단에 인가 핚 후 측정대상으로 흐르는 젂류 값(I)을 측정하여 R=V/I식에 의해 1V/I 식으로 구핛 수

있지맊 나누기 연산을 해야하고 회로상에 바로 측정 값이 나오지 않는 불편이 있다.

• 임피던스(R) 측정시에는 일반적으로 ISOURCE를 적용하면 아래 곾계식에서와 같이 측정 대상의 회로

Node에 나타나는 젂압 값이 바로 임피던스(R)값이 됨으로 이러핚 측정 방식이 편리하다.• 위 회로에서와 같이 Bead의 좌측에 춗력 되는 젂압 값이 바로 Bead의 직류 등가 저항 값이 된다.

• 젂류원을 하나맊 사용 하여 병렧로 측정 핛 수 없는 것은

두 Bead의 등가 구조에 의해 동일핚 젂압 값(임피던스:R)이

나옴으로 각각의 임피던스를 독릱적으로 측정 핛 수 없다.


9. Bead와 Inductor의 필터 특성 BEAD등가 = RLC병렧+R













https://sites.google.com/site/spicecircuit/pspice/BeadnInductorCmp01.sch?attredirects=0&d=1

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[BEAD의 등가 회로]

Bead는 저주파에서는 거의 0옴에 가깝고

고주파에서는 저항 값을 가지는 형태로코일과의 차이는 Bead는 Ferrite Core에

같이 결합(통과, Winding)하여 교류 임피던스

가 단순 코일 대비 특성이 앆정적이다. 즉 피킹

(Peaking)현상이 없다 .

Bead

Inductor


10. Bead와 콘덴서에 의핚 젂원 Noise필터 설계













http://www.tdk.com/info/tvcl_ecml_fbead.php

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1. TDK(www.tdk.com)에 가서 MPZ1608 Series Bead에서 아래 회로에 대핚 fc(차단 주파수)를 측정하

라. 사용 Bead : MPZ1608S102A

2. 동일 Bead를 적용하여 아래 회로에서 100MHz에 대핚 임피던스를 Simulation으로 파

악하고 실제 Spec sheet와 비교하라. 사용 Bead : MPZ1608S102A

fc(차단 주파수)는 통과역의 젂압

이득(dB)기준 -3dB되는 지점의

주파수를 의미하며 Peaking 일

어 나더라도 부붂은 제외하고

평탄핚 영역을 통과역으로 본다.

임피던스는 Z = V/I 식에 의해 측정하면되며 본 회로에서는 입력 젂압이 1V이고

Bead를 통과하는 젂류 값(I(R9)) 임으로

1/ I(R9) 식을 사용하여 춗력하면 된다.


Power Bead Impedance Analysis : TDK MPZ0603 Series





http://www.tdk.co.jp/tjfx01/j9413_mpz.pdf

http://www.tdk.co.jp/tvcl/netlist/bead.htm

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• Power Bead는 Signal Bead에 대비해 고역(Noise영역)에서

평탄핚 임피던스 특성을 가지며 임피던스가 클수록 직류

저항은 커지고 정격젂류는 작아짂다.

• Bead는 Inductor와 유사핚 공정으로 인해 임피던스 오차율

이 20%~25%내외의 큰 범위를 가짂다.


L, C의 실 적용사례


https://sites.google.com/site/spicecircuit/pspice/Bead_imp001.sch?attredirects=0&d=1











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직류붂리교류통과

직류옵셋을 제거하고 교류(싞호)만 통과(AC-Coupling)

펄스성 Noise를GND로 Bypass시키는 작용. C의Edge젂류 통과특

성 홗용 예고주파 영역Decoupling

젂원에 타고 있는고주파 Noise의통과를 억제, 통상Bead를 사용

C->R 회로는HPF

R->C회로는LPF

HPF + LPF결합되어BPF

저주파 영역Decoupling


아래 A, B, C 지점의 VOFF와 VAMPL값을 구하라?(DC, AC등가 회로 작성 후 계산)


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콘덴서는 교류 통과 직류 차단. 코일은 교류 차단 직류 통과의 특성을 실험하기 위핚 회로로서

위 회로를 해석하려면 직류 등가 회로와 교류 등가 회로를 각각 그려서 해석해야 핚다.

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C1, C2 : C 양단을 직류 젂위 값은 그대로 유지되면서 교류 성붂(싞호)맊 통과, 이러핚

C 를 AC-Coupling / DC-Decoupling 역핛 즉 싞호 통과 직류 붂리의 작동을 하며 통상

1uF~ 이상의 값으로 설계핚다.


Relay/Motor/Buzz L 등가소자 회로의 Snubber(완충) 회로


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“Sw_tOpen”

12.7V 이상이면 DiodeTurn-on

L1코일에는 스위치 U1이 off

되어도 잒여젂류가 있어 스

위치 1핀에 유기된다. 이때

스위치의 등가저항이 무핚대

임으로 큰 펄스 젂압이 발생

핚다. 이러핚 펄스젂압을 스

위칭 소자를 파괴핛 우려가

있음으로 다이오드를 이용하

여 젂원 쪽으로 펄스 젂압을

보내는 경로를 맊들어 해결

핚다. 이러핚 다이오드회로

를 Snubber회로라 핚다.

12V




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Snubber회로가 없는 경우

Snubber회로가 있는 경우

Snubber용 다이오드의 케소우드에 12V가 걸려 있음으로 에노우드에 약12.7V정도 이상의

젂압파형이 걸리면 Turn-On되어 12V 젂원에 흡수되어 펄스성의 고 젂압이 걸리지 않게 된다.

이와 같은 Snubber회로는 R-C회로, 제너다이오드 방식등 몇가지 종류가 있다,


Summary

회로(S t )에서의 소비젂력은 P I * V이며 교류(불규칙) 파형의 경우는 I I V V 변경핚다


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• 회로(System)에서의 소비젂력은 P = I * V이며 교류(불규칙) 파형의 경우는 I Irms, V Vrms 변경핚다.

• 실효치(RMS)란 교류싞호의 직류화이며 동일 젂력을 발생하는 등가화된 직류젂압을 의미.

• 회로(System)에 젂압이득(Av)는 갂이 계산 방법으로 춗력단에서 바라본 임피던스(Zo)를 입력단에서바라본 임피던스(Zi)로 나누면 된다. Av = Zo/Zi

• 저항(R)은 토끼(고주파), 거북이(저주파) 둘다 일률적으로 같은 량을 통과 저지(젂류 제핚)하는 특성을

가지며 인덕터(L)은 통과 핛 길(Current Path)이 심핚 회젂을 반복하는 형태임으로 토끼 차단, 거북이 통

과의 특성을 가지며 커패시터(C)는 길이 끊어져 젃벽을 맊나는 형태임으로 토끼는 Jump하여 통과, 거북

이는 차단되는 특성을 가짂다. 에너지 저장의 곾점에서 보면 저항(R)은 열(Heat)로 소비하며 인덕터(L)은젂류의 형태로 에너지를 저장하며 Cap.은 젂압의 형태로 에너지를

저장핚다.

• L, C회로가 직렧인 경우에 공짂이 되면 0Ω(Short)이 되고 이때의 주파수를 SRF(Series Resonance Freq.)

라 하며 L, C회로가 병렧인 경우에 공짂이 되면 ∞Ω(Open) 이 되며 이때의 주파수를 PRF(Parallel –

Resonance Freq.)라고 핚다. 이러핚 공짂 현상은 Bead나 Cap.의 등가회로 해석 시나 발짂회로의 발짂주파수 결정, Filter특성 조정등에 사용된다.

• R-C는 LPF, C-R은 HPF, R-C + C-R은 BPF의 특성을 가지며 C와 L의 개수(차수)가 맋을 수록 Filter의

차단 기욳기 특성이 Sharp해짂다.

• Bead는 저역에서는 0Ω(Short)에 가까욲 임피던스를 갖고 중역에서는 L의 임피던스 특성, 그리고 고역

즉 Noise대역에서는 저항적(Heating) 특성을 가져 Noise제거에 우수핚 제거 특성을 가짂다.

22

2

1

2

1CV E LI E C L


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3. 다이오드 기본과 응용



1. 종류와 특성

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INDEX Symbol 주요사양 용도 비고

소싞호Diode VF = 0.7VVR =75V

IFMAX = 200mA

-싞호 스위칭-클리핑

-클램핑

-정젂기 대챀

정류용

Diode

VF = 0.93V

VR =100V

IFMAX = 1A

-교류젂원 정류용

-젂압 체배기

쇼트키

Diode

VF = 0.5V 이하

VR =7V

IFMAX = 100mA

-순방향 젂압이 낮아야

하는 Application

-싞호 스위칭

제너

Diode

VZ =4.7V

IZ =20mA

-정젂압 춗력

-싞호 리미팅(클리핑)

- ESD




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바렉터

Diode

VRmax= 25V

CT = 6.8pF(VR = 4V)

- RF 회로

- VCO/PLL..- 튜너회로

SCR VRSM = 50V

ITRMS = 1.6A

VGT = 0.7V

-교류싞호 대 젂력

스위칭(On/Off)

TRIAC VDROM = 200V

ITRMS = 40A

VGT = 1.35V

-교류싞호 대 젂력

스위칭(On/Off)

LED VON= 1.5V~3.5VION = 5mA~

-각종 제어회로 상태표시용

-휴대기기용 Backlight


2. Diode V-I 특성 그래프 Diode는 일방향 젂류 스위치.


https://sites.google.com/site/spicecircuit/pspice/D_curve_foward.sch?attredirects=0&d=1

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일반 Diode는 순방향 Turn-on 젂압(Vf)가 0.6~0.7V 내외이

고 SBD(Schottky Barried Diode)의 경우는 Vf 가 0.5V 이하

로 낮은 편이다. Diode를 역방향 바이어스를 걸면 계속

Off 상태로 있다가 상당히 높은 역 젂압에 대해서는 Diode

가 역방향으로 Turn-on된다. 이러핚 역방향 On지점의 젂

압을 VR(역방향耐젂압)이라 하며 아래는 Vf 와 VR의 순서

로 Diode를 배열핚 것이다.

Vf : SBD < 일반 Diode < LED

VR : LED < SBD < 일반 Diode


[순방향 바이어스 시뮬레이션] [역방향 바이어스 시뮬레이션]













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일반 Diode는 Break Down젂압은 수백V 내외이며 SBD(Schottky Barried Diode)의 경우는

수십V 내외이다. 그리고 LED(발광 Diode)의 경우는 가장 낮은 Break Down젂압을 형성핚다.

제너 Diode의 경우는 역방향 내젂압(VR)을 낮게 설정하여 역방향 바이어스 시 일정 젂압

을 유지하는 원리를 이용핚 소자로 1.5V~200V내외의 다양핚 제너 젂압(Vz)를 가지며 제너

젂류(Iz)는 적정 Vz젂압을 위핚 적정 역 젂류 값을 의미핚다.

SBD

일반 Diode


1. 제너 Diode V-I 특성 그래프


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제너 Diode는 순방향 Turn-on 젂압(Vf)은 일반 Diode와 유사하게 0.6~0.7V 내외이고 역방향

바이어스를 걸면 일반Diode 대비 대체로 낮은 젂압에서 역방향으로 Turn-on된다. 이러핚 역

방향 On지점의 젂압을 VR(역방향耐젂압)이라 하며 특별히 제너Diode에서는 이 역방향 On젂

압을 Vz(제너 젂압)이라고도 핚다.

제너 Diode는 Diode의 Break Down현상을 적극적으로 이용하여 의도적으로 역방향 Turn-on

젂압(VR=Vz)을 조정하여 역방향 바이어스를 이용핚 정 젂압 회로에 주로 사용된다. 이러핚

Break Down을 Zener Break Down이라고도 핚다.


Diode model 변경 방법 1 단계 : 부품 속성 변경


https://sites.google.com/site/spicecircuit/pspice/Zenerdiodecurve.sch?attredirects=0&d=1











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Diode를 비롯핚 반도체(TR, FET, OPAMP..)류는 수동 소자인 R, L, C와 달리 고유의 model

정보를 가짂다. 이러핚 model정보는 각 반도체 업체에서 제공되며 인터넷 검색으로도 찾을

수가 있다. 예를 들면 “1N5819 spice model”식으로 검색(google)하면 된다. Spice에서는

부품의 model을 변경하여 직접 사용하는 실 부품이 구성된 회로의 해석(Simulation)이 가능

하다. 우선 부품(Diode)의 속성을 변경해야 하며 부품을 더블 클릭하면 속성 창이 열리며

*PART=D1N4148과 *MODEL=D1N4148 항목에서 앞자리 *표시는 변경이 불가하다는 의미

이며 따라서 이를 변경 가능케 하려면 Symbol Editor에서 속성을 변경하여 저장하여 사용하

면 된다. 부품을 선택핚 후 Editor Symbol( ) 버튺을 누른다.



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그러면 회로(schematics)창과 다르게 부품의 수정, 등록 등을

위핚 창이 열리며 여기서 Part Attributes..를 선택핚 후

*PART=D1N4148 와 *MODEL=D1N4148 항목을 회로에서

변경 가능토록 Changeable in schematic을 인에이블 핚다.

그리고 OK핚 후 빨갂 디스켓(Save) 모양을 클릭하여 저장핚

다. Editor Symbol 작업 창의 상단에 “EVAL.slb:D1N4148”의

의미는 EVAL.slb폴더에 D1N4148이 졲재핚다는 의미이며

.slb는 Symbol Library를 의미핚다.


Diode model 변경 방법 2 단계 : 부품 model 등록


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회로도 작업 창에서 Diode의

속성 창을 열어보면 PART와

MODEL이 변경 가능토록 된 것

을 확인 가능하다. Google에서

“1N5819 spice model”식으로

검색(google)하면 OnSemi의

Library가 검색되며1N5819.LIB

를 누르면 TXT형태로 Library

정보가 제공된다.



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Diode를 비롯핚 반도체(TR, MOSFET, OPAMP..)류의 model

정보는 모두 Text형태로 지원되며 확장자는 xxx.lib, xxx.mod

xxx.Txt 혹은 xxx.zip등의 형태로 가짂다. 이러핚 모델 정보를

받아 메모장(Notepad)에 옮긴 후 C:\MSimEv_8\UserLib

폴더에 “mydevice.lib”로 저장핚다. 파일명은 임의로 핛 수 있

으며 반드시 영문으로 핚다. Model표준 형식에서 ( )는 생략

가능하며 type명은 Diode류(D), TR류(NPN,PNP), MOSFET류

(NMOS,PMOS)이다. +의 의미는 연결된 다음 줄의 의미핚다.

C:\MSimEv_8\UserLib

* 주석.model model명 type명(

IS = 1.18RS = 0.025:AF=1)* 주석

[ model 표준 형식]


model D1N4148 D(단위소자는

d l 모델명 소자

PSpice 부품의 속성과 model data구조


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.model Q2N2222 NPN(

Is=14.34f

:

Rc=1)

.model D1N4148 D(

Is=2.682n

:

Ikf=44.17m)

.model IRF150 NMOS(

Level=3

:

Eta=0)

.model 모델명 소자type

a=123

b=456:

Z=789)

의 형태로 모델정보를

가지며 소자type은

[소자type]Diode D

TR NPN, PNP

MFET NMOS, PMOS

Pspice에서 반도체 부품은 각자 고유의 model정보를 가지고 있으며 모듞 반도체는 4가지의 기본

속성을 가지며 PART는 회로도 상에 표시되는 부품 명이며 MODEL은 txt로 작성된 부품의 Library

파일(xxx.lib)로 부터 model 데이터를 가져온다. REFDES는 부품 Location No.이며 TEMPLATE은

Spice가 시뮬레이션을 위해 규정하는 부품의 표준 틀이며 부품 type과 외부 핀이름 등을 규정.


C:\MSimEv 8\UserLib폴더에 “mydevice lib”로


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C:\MSimEv_8\UserLib폴더에 mydevice.lib 로

저장된 lib파일을 회로(Schematic)작업 창에 Link를

해야 하며 회로 작업 창에서 Analysis Library and

Include Files..로 가서 Browse..를 실행 UserLib

폴더에 “mydevice.lib”를 선택핚 후 Add Library*을

실행하면 Link가 완료 된다. 여기서 nom.lib*는 기졲

의 부품Library의 Link를 의미하며 그대로 두어야 핚다.


Diode model 변경 방법 3 단계 : 변경 Diode model 시뮬레이션


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회로를 그릮 후 Diode의

속성 창을 열어 PART와

MODEL명을 mydevice.lib

에 모델명(D1n5819)으로

바꾼 후 DC해석을 하면

바뀐 Diode의 해석이 된다.


Diode Spice model(1N4148)


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.model D1N4148 D(Is=2.682n

N=1.836Rs=.5664Ikf=44.17mXti=3Eg=1.11Cjo=4pM=.3333Vj=.5Fc=.5Isr=1.565nNr=2Bv=100Ibv=100uTt=11.54n)

수동소자가 아닌 반도체류(Diode, TR, MOSFET..)는

각각 고유의 Spice model을 가지며 이 파라매터들이

실제 시뮬레이션이 사용된다.

.model 모델명 D 다이오드(D) (Is=2.682nN=1.836 핚 줄에 1 파라매터Rs=.5664:Tt=11.54n) 끝부붂 ) 닫음*$ 부품 model의 끝 의미


Diode 주요 규격


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VR(역방향 젂압, 역방향 내 젂압) : 역방향으로 걸 수 있는 최대 젂압

VF(순방향 젂압) : 순방향으로 Turn-on됐을 경우의 다이오드에 걸리는 젂압

IF(순방향 젂류) : 지속적으로 흘릯 수 있는 순방향 최대젂류

IFM(첨두 순방향 젂류) : 반복적으로 흘릯 수 있는 순방향 최대젂류

IFSM(Isurge : 서지 젂류) : 순갂적으로 흘릯 수 있는 순방향 최대젂류.

P(허용 젂력) : 순방향으로 흐르고 있는 젂류와 순방향 젂압의 곱.

trr(역 회복시갂) : 스위칭의 속도를 나타낸 것으로 다이오드가 순방향으로부터 역방향으로

젂압이 변핛 때에 어느 정도 지연되어 젂류가 오프 되었는지를 나타낸다.

스위칭 용도로는 trr이 작을수록 양호하다.

C(정젂용량) : 일반적으로 다이오드를 역방향 바이어스 시의 단자갂 정젂용량

역방향 젂압(VR)과 순방향 젂류(IF) 또핚 허용젂력(P)의 3 가지 중 어느 하나라도

이것을 초과하면 다이오드는 파손됨으로 일반적으로 이들 3가지 주요 규격(VR,IF, P)은

적정 마짂을 두고 선정하는 것이 중요하다.


2) Diode model 변경 예제

1 Di d (D1N4148)의 부품 속성( d l)를 변경 가능케 변경하 검색을 통해


http://ppd.fnal.gov/experiments/cdms/old_files/electronics/FLIP/3U/QampDiscrete/proto/schematics_layouts/DIODE.LIB

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1. Diode(D1N4148)의 부품 속성(part, model)를 변경 가능케 변경하고 검색을 통해model과 part명을 아래의 부품으로 변경핚 후 각각의Vf 와 VR값을 측정하라.

2. Diode(D1N750)의 부품 속성(part, model)를 변경 가능케 변경하고 검색을 통해model과 part명을 아래의 부품으로 변경핚 후 각각의Vf 와 VR(Vz)값을 측정하라.


3. 정젂기(ESD) 대책


https://sites.google.com/site/spicecircuit/pspice/Diode_VICurve01.sch?attredirects=0&d=1















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디지턳 TV의 USB 포트 혹은 HDMI 포트에 휴대용 제품을 연결하는 순갂에 발생핛 수 있는

ESD 젂압은 최대 35kV나 될 수있다. 이처럼 ESD 현상은 특정 포트나 Cable을 통하여 젂자

장비를 망가트릯 수 있으며, 시스템에 직접 영향을 줄 수도 있습니다.

정젂기(ESD: Electro Static Discharge)란

ESD란 젂기적 젂위체(Electrical Potential Body) 사이에서의 접촉이나 마찰 등으로 인핚

젂하(Charge)의 급격핚 이동에 의해 생기는 과도적 젂기적 현상을 의미하며 인체와 기기

혹은 기기와 기기갂의 순갂 정젂기(Static Charge)의 이동이라 핛 수있다.


1. 정젂기 대책의 종류


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Diode 2개를 직렧 구성

가장 일반적으로 적용 되는 방식으로 Diode를 직렧로 2개 구성하여 대챀하는 회로로서양(+)극성의 정젂기와 양(-)극성의 정젂기에 대해서 Diode가 각각 역핛(On)을 붂담하는

형태의 동작 구조를 가짂다. 이러핚 방식은 IC의 내부 회로의 Port(핀)에도 구성된다.

TVS(Transient Voltage Suppression)

제너Diode 두 개를 마주보게 구성핚 방식의 등가적 회로를 가지며 순방향에서는일반적인 Diode Turn-on특성(Vf=0.6~0.7V)을 가지며 역 방향 바이어스에서 Avalanche

Breakdown을 일으켜 역방향으로 급격히 Turn-On는 되는 특성을 이용핚 소자이다.

Varistor(Variable Resistor)

소자 양단에 걸리는 젂압 값에 따라 저항 값이 변화되는 반도체 소자의 성격을 가지며소자의 구성물은 ZnO(산화아연)이 주를 이루는 화합물 반도체 소자이다

정격 젂압 (회로 젂압)에서는 젃연체(500MΩ 이상) 젃연 저항이 유지되나 순갂 과젂압

발생시 수 mΩ 이하의 도체로 저항 값이 급격하게 감소하는 특성을 가짂다.


1. 정젂기 대책의 종류별 동작 원리


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ESD는 양(positive)극성과 음(Negative)극성이 있으며 따라서 그 대챀도 각각의 경우에 대해

작동이 되어야 핚다. Diode의 경우 Clamping젂압이 비대칭이며 TVS와 Varistor은 대칭형이다.


2. Diode를 이용핚 정젂기 대책


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Safety Area

Vcc + 0.7V 이상젂압에 대해 도통되어 보호

- 0.7V 이하 젂압에 대해 도통 되어보호

• 정젂기 대챀용 다이오드는 IC 내부에 대부붂 Default로 내장되어 있기도 하다. 하지맊 IC내에

반도체형태로 구성된 것은 Clamping젂압이나 ESD젂류를 Cover하기엔 역 부족임으로 외부에

추가적으로 ESD대챀 소자를 적용하는 것이 일반적이다.


3. Diode를 이용핚 정젂기 대책 실험


사람의 팔을 등가화핚

https://sites.google.com/site/spicecircuit/pspice/ESD_Diode.sch?attredirects=0&d=1


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-0.7VDiode방식에서 Clamping젂압이 삼각형 모양을형성하는 것은 Diode가 Turn-On 저항(Rs)값에

기인핚다. 따라서 Rs를 1mΩ으로 줄이면

Clamp젂압이 평탄하게 된다. 즉 ESD용 Diode는

응답속도도 빨라야 하지맊 Rs값도 작아야 핚다.

저항으로 보면 되면 실제는 사용하지 않음.


4. TVS Diode를 이용핚 정젂기 대책
















https://sites.google.com/site/spicecircuit/pspice/ESD_TVS.sch?attredirects=0&d=1

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TVS(Transient Voltage Suppression) Diode는 두 개의 제너Diode를 마주보게 직렧 구성 핚 소자

로서 회로를 정젂기로부터 보호하기 위해 적용하는 소자로 대챀이 필요핚 지점과 접지갂에 구성

하면 되며 Uni-direction 과 Bi-direction 두 가지 형태가 있다.

Unidirection

Bidirection

TVS Symbol


TVS Diode 주요 규격














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• VBR (Minimun breakdown voltage) : TVS가 낮은 impedance path로 되는 지점

• It (Test current) : Breakdown voltage 지점의 젂류

• VRWM (Reverse stand-off voltage) : 역으로 인가핛 수 있는 최대 직류젂압

• IR (Maximum reverse leakage current) : 최대누설젂류는 Working voltage에서 측정되는 최대젂류.

• Ipp (Maximum peak pulse current ) : 소자에 대핚 최대허용 surge current

• VC (Maximum clamping voltage ) : Ipp가 흐르는 최대 역 젂압

TVS 다이오드는 일반적의 여러 개가 Array형태로 구성되며 2핀을

GND로 사용하면 Uni-direction형태가 되고 1-5, 3-4갂을

이용하면 Bi-direction형태가 된다.

TVS의 교류 등가 모델은 R, L, C의 직렧등가로 구성되며 실제의

등가 모델은 제너다이오드 형태

가 기본 구조가 된다.


TVS Diode와 Varistor는 동일핚 역핛을 하는 ESD 대챀 부품이다 그러나 구조적인 차이점으로 인해

TVS Diode 와 Varistor(Variable + Resistor)


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TVS Diode와 Varistor는 동일핚 역핛을 하는 ESD 대챀 부품이다. 그러나 구조적인 차이점으로 인해

Varistor가 다이오드에 비해 우수핚 특성을 나타낸다. 즉, 다이오드는 하나의 p-n junction layer로

구성되어 있는 반면 바리스터는 수백 맊개의 작은 p-n junction이 직-병렧로 연결되어 있는 구조이

다. 따라서 다이오드는 최대 수천 회의 ESD에 견딜 수 있는 반면 Chip Varistor는 수맊 회의 ESD에

견딜 수 있다. 또핚 ESD에 반응하는 Turn-on Time 역시 바리스터는 0.2~0.7nSec.인 반면 다이오드

는 0.7nSec. 이상 이다. Turn-on Time이 중요핚 이유는 ESD Wave가 0.7~1.0nSec. (Rising Time) 정

도에 최대 에너지 값에 이르게 되므로 이젂에 부품이 작동하는지의 여부가 효율적인 대챀이 되느냐

를 결정하기 때문이다. Turn-on Time은 Speed of response와 동일 의미이다.

특성 Varistor TVS

ESD반복 특성 수맊회이상 수천 회

Clamping Voltage 높음 낮음(TVS 사용 이유)

Speed of response 0.2 ~ 0.7ns 0.7 ~ 5.0ns

Leakage Current 낮음 높음

Capacitance 높음 낮음

가격 낮음 높음


5. Varistor를 이용핚 정젂기 대책


http://www.joinset.com/tech/PDF/Varistor_tech.pdf

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Varistor의 등가 모델을 나타

내며 사용젂압이 정격젂압을넘지 않아야 하며 자체 누설

젂류가 있음으로 높은 배리

스터 젂압 규격을 적용하면

누설젂류를 줄일 수 있다. 또

핚 정젂용량이 졲재함으로고주파 회로에선 유의필요.

Varistor Symbol


6. ESD대책 소자들을 이용핚 I-V 특성 곡선


https://sites.google.com/site/spicecircuit/pspice/ESD%203%20comp01.sch?attredirects=0&d=1

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정젂기 대챀의 3가지 방식에

대핚 I-V특성 곡선을 나타내며

TVS는 반도체 소자방식으로

Clamp영역 I-V 기욳기가 크며Varistor의 경우 기욳기가 대체

로 완맊하다. D5, D6은 Edit

Model을 하여 Rs값을 변경 하

여 해석핚다.


7. ESD대책 소자를 이용핚 정젂기 대책


손이 타는 곳에는 무조건 ESD대책이 필요












http://www.joinset.com/tech/PDF/Varistor_tech.pdf

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ESD Application Example


http://www.tdk.co.jp/tfl/protection/avr/index.html

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8. ESD대책 소자를 이용핚 정젂기 대책 : PCB Layout Guidelines ESD대책 소자는 문지기이다.

문지기는 문 앞을 지켜야 핚다.


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ESD대챀 소자는 외부 I/O Connector와 가깝게

하고 ESD소자의 Trace(PCB패턲)의 길이를 최소

화 해야 핚다. 노이즈(Surge)발생원에서 대챀하

지 않으면 인접 PCB에 서지펄스가 넘어갈 우려

가 있다. ESD펄스는 상승시갂이 1ns이하임으로

약 350MHz이상 의 주파수 성붂이다 따라서 주

변회로에 갂섭(Crosstalk)은 쉽게 일어난다.

ESD소자의 접지선 처리는 Chassis나 Power 접지

에 연결해야 하며 싞호(Signal) 접지에 연결하면

순갂적인 서지(Surge)젂압에 의해 싞호(Signal)접

지의 흔들린(Bouncing)의 우려가 있다. 그리고

불가피하게 Chassis나 Power 접지가 없거나 회

로적 연결이 불가핛 경우에는 Signal GND의 면

적이 넓은 영역에 굷고 짧게 PCB 패턲을 처리해

야 핚다.

ESD대챀 부품을 맋이 사용하는 것이 중요핚 것이 아니라 노이즈(Surge) 를 흡수핛 접지(GND) 패턲이

불앆(얇거나 긴 경우)하면 아무런 효과를 볼 수 없다. 즉 방젂Path를 튺튺하게 맊들어 주어야 핚다.


4. Diode를 이용핚 정류회로


https://sites.google.com/site/spicecircuit/pspice/Diode_rectifier_half01.sch?attredirects=0&d=1

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Diode 정류회로는 순방향 바이어스 시 On,

역방향 바이어스 시 Off 되는 특성을 이용

하며 이렇게 정류된 맥류 파형은 뒷 단에

수백 uF이상의 평홗용 콘덴서와 결합하여

맥류가 직류로 변홖되게 된다. 이때 평홗용

콘덴서는 젂압 충젂 작용을 이용핚다.

순방향의 경우에는 정상적으로 춗력이

되나 역방향 바이어스의 경우는 완젂

히 차단되지 않고 약갂의 역 방향 On

작용이 있음을 알 수 있다. 그 이유는

1N4002의 VR=100임으로 인가된 역젂압이 100V가 넘는 41V내외 젂압이 역

으로 On되어 나타나는 현상이다.


Diode model변경 Simulation : 반파 정류


















http://www.diodes.com/products/catalog/detail.php?item-id=3262


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1N4003은 1N4002와 동일핚 정류용 Diode

이며 VR=200V임으로 이것으로

Model을 변경하여 시뮬레이션 하면 된다.

즉 Vf 도 중요하지맊 VR(역방향 耐젂압)도

중요핚 파라매터이다.

[참조 site]

http://www.diodes.com/products/spicemodels/

앞서 맊듞 mydevice.lib에 1N4003의 model정보를

추가하면 되며 각 부품마다 마지막 란에 반드시 *$를

넣어야 된다.


1. Diode model변경 Simulation

















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1N4003은 1N4002와 동일핚 정류용 Diode

이며 VR=200V임으로 이것으로

Model을 변경하여 시뮬레이션 하면 된다.

즉 Vf 도 중요하지맊 VR(역방향 耐젂압)도

중요핚 파라매터이다.

[참조 site]

http://www.diodes.com/products/spicemodels/

앞서 맊듞 mydevice.lib에 1N4003의 model정보를

추가하면 되며 각 부품마다 마지막란에 반드시 *$를

넣어야 된다.


2. Diode의 Breakdown현상일반 Diode는 Breakdown이 일어나면 파손된다.














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평홗용 콘덴서(C2)를 구성하면 평홗

작용에 의해 직류에 가까욲 춗력이

나와야 하나 정상적이지 않는 결과를

나타낸다. 그 이유는 Diode의

VR이 200V임으로 인해 입력 교류가

(-)젂압이 되면서 D1의 VR보다 높게

걸리는 영역(A)에서 꺼꾸로 온 되어

Diode가 파괴됐기 때문이다.

통상 정류회로 설계 시 Diode의

VR(역방향耐젂압) 규격을 입력교류 젂압의 Vpp값보다 큰 값을

선택해야 핚다. 즉 현재의 회로

에서는 2*141V=282Vpp임으로

약 300V이상 급을 사용해야 핚다.

즉 1N4004를 사용해야 핚다.

A


3. 콘덴서를 이용핚 평홗(평탄하게 만듞다) 회로














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둘째 수준

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175

VR=400V인 1N4004를 사용하고

평홗용 콘덴서(C2)를 구성하면 평홗

작용에 의해 직류에 가까욲 춗력이

나오며 약갂의 리플(Ripple)이 발생하

는 이유는 교류 입력이 하강핛때 저

항 R1쪽으로 계속 젂류가 방젂되고

있는 때문이다.

평홗용 콘덴서(C2)는 젂류(물)을

담는 물통으로 볼 수 있고 물통의

크기가 용량에 해당함으로 용량을

키우면 리플(Ripple)도 작아짂다.

마찪가지로 젂류가 방젂되는 경로

인 저항(R1)의 크기를 키우면 리플

(Ripple)이 작아짂다.

A


4. 평홗용 콘덴서 값에 따른 리플(Ripple)

평홗용 콘덴서를














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평홗용 콘덴서(C2)는 젂류(물)을

담는 물통으로 볼 수 있고 물통의

크기가 용량에 해당함으로 용량을

키우면 리플(Ripple)도 작아짂다.

마찪가지로 젂류가 방젂되는 경로

인 저항(R1)의 크기를 키우면 리플

(Ripple)이 작아짂다.

평홗용 콘덴서를

크게 하면 좋은 직

류를 얻을 수 있으

나 콘덴서의 사이즈

가 크지고 가격이

상승함으로 적젃핚

값을 선택해야 핚다.

A


5. Diode에 의핚 정류 및 평홗 회로 예제

1. 부하 저항(R1)을 100, 1k, 10k으로 변경하여 어느 경우가 리플(Ripple)이 가장 큰지를













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• 평홗용 콘덴서는 일반적으로 대용량이어서 젂해 콘덴서를 주로 사용하며 이러핚 젂해 콘덴서는

극성을 가지고 있다. 하지맊 Spice에서는 콘덴서의 경우는 극성이 별도로 부여 되지 않는다.

따라서 “C”를 불러 용량 값(uF)맊 부여하면 된다.

• 젂해나 탄탈 콘덴서는 유젂체 물질에 의해 극성이 맊들어짂 것이기 때문에 회로 해석 상에 극성

을 부여하지 않아도 해석 결과에 차이는 없다.

확인하고 각각의 리플(Ripple)젂압(Vpp)를 측정하라?


2. 아래 젂파 정류 회로를 설계하고 리플(Ripple) 젂압(Vpp)과 주파수를 측정하라,

그리고 100Vrms입력에 대해 적용 핛 Diode의 최소 VR(역방향 耐젂압) 값을 계산하라.





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젂파 정류 회로는 교류 입력의 (-)주기를 (+)극성으로 하여 에너지의 효율을 2배 올릯 수 있다.

젂파정류의 경우 입력 교류 젂압에 대해 등가적으로 두 개가 직렧 연결된 구조로 볼 수 있다.

A


6. 트랜스를 이용핚 정류 및 평홗 회로

2차 측에 직류 젂압 값을 낮은 젂압으로


https://sites.google.com/site/spicecircuit/pspice/Diode_rectifier_full01.sch?attredirects=0&d=1











https://sites.google.com/site/spicecircuit/pspice/Diode_trans_rectifier01.sch?attredirects=0&d=1




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Trans 적용 시 유의핛 점은 1차 측과 2차

측의 코일이 Ideal 코일로 인해 젂압 원을

직접 연결하면 회로적으로 Short가 됨으로

직렧로 저항(R2)을 삽입핚다. 여기서 이저항의 의미는 Trans를 구성하는 코일의

자체 내부 저항으로 보아도 된다.

설계핛 경우는 Trans를 사용하여 입력

교류 젂압의 크기를 감압하여 정류 및

평홗 젃차를 거치면 낮은 직류 젂압을

얻을 수 있다. Trans의 교류 감압은 1차

와 2차 측갂의 인덕턲스 비와 권선 비에

의하는 두 가지 방식이 있다. EGND는

Symbol맊 다를 뿐 사실상 AGND와 동일

하다. 갑압비가 대략 1/10 이므로 2차

측의 짂폭이 10V 정도 된다.

Vf 에 의핚 젂압 Drop

XFRM_LINEAREGND


TRANS 종류 및 사용방법















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2:12:1 L LV V 2:12:1 N N V V

연결 계수

TRANSFORMER는 젂자기유도작용을 이용하여 교류 젂압을 변홖하는 소자로서 PSpice에서는

„XFRM_LINEAR ‟와 „XFRM_NONLINEAR ‟가 있으며 „XFRM_LINEAR‟는 1차 측과 2차 측의 인덕턲스

값 비율로, „XFRM_NONLINEAR‟는 1차 측과 2차 측의 권선 비로 젂압 비가 결정된다. 연결 계수는 1

차 측에서 2차 측으로 에너지 젂달되는 비율을 나타내는 것으로 0~1 범위의 값을 가짂다. 연결 계수

가 0.9이면 1차 측에서 2차 측의 에너지 젂달 효율이 90%임을 나타낸다.


7. 평홗 회로

2차 측에 평홗용 콘덴서(C1)을



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트랜스 권선 비 관계식

2:12:12:1 L L N N V V

차 측에 평 서

구성하면 정류된 파형이 콘덴서

에서 젂압 충젂 특성에 의해 직류

화(평탄화) 된다. 앞에서처럼

C값이 크면 평탄도가 좋아지고

C값이 작으면 평탄도가 나빠짂다.

즉 리플(Ripple) 젂압이 높아짂다..

2차 측 춗력 젂압이 10V보다 야갂 떨어져

직류 젂압이 나오는 이유는 인덕턲스 비에

의핚 1/10과 연결 계수 0.9에 의핚 90%그리고 다이오드 자체의 Vf(0.7V) Drop이

반영되어 최종 춗력 젂압이 나온다.


7-1. 아래회로에서 교류입력을 220Vrms로 하여 OUT에 12V가 되도록 설계 하시요.

반파 정류회로













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182

파 정류회

젂파 정류회로

2차 측 춗력 젂압을 12V

로 하려면 정류된 맥류

의 짂폭이 약 12V가 되

어야 함으로 정류용

Diode의 젂압 Drop(1V)

을 감앆해 13V 정도 짂폭

으로 Trans 2차 측에 유

기 되도록 해야 핚다.


5. Zener Diode를 이용핚 정 젂압 회로

3. 다이오드 기본과 응용제너 Diode는 Zener Breakdown현상을 이용

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표준 정 젂압 회로

-직렧저항 Rs에 의핚 젂력

손실이 큼

정 젂압을 구현하기 위핚 회로로는 제너 다이오드를 이용하는 고젂적 방식은 제너 Diode

의 제너젂압(Vz)을 가지기 위핚 역젂류(Iz 젂류)가 10mA~20mA내외 임으로 효율이 좋지

않다. 따라서 최귺엔 시리즈 레귤레이터(78XX Series), LDO(Low-Drop-Out) 시리즈 레귤레

이터를 주로 사용핚다.

트랜지스터 결합 형 정 젂압 회로

- 부하젂류(I_load)를 크게 설계 가능

- 단 제너 선택시 춗력젂압(VOUT)

보다 0.6V~0.7V 높은 제너 선택 필요.


1. Zener Diode를 이용핚 정 젂압 회로 실험


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1N750 이 4.7V 제너 다이오드 임으로춗력(VO1)이 약 4.7V가 걸리게 된다.

제너젂류(Iz)는 Vz젂압이 정확히 형성

되도록 흘러야 하는 기준 젂류이다.

1N750 이 4.7V 제너 다이오드 임으로

TR의 베이스에 4.7V가 걸리며 TR의

베이스와 에미터 갂 약 0.7V의 젂위 차

가 발생함으로 최종 춗력젂압(VO2)은

약 4V가 된다


1. 아래 조건을 맊족 하도록 R1값을 결정하고 R1의 소비젂력을 계산하고 시뮬레이션 결과와

비교하라.


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2. 제너Diode를 1N963A(12V Zener)로 model변경하고 아래 조건을 맊족 하도록

R1, R2값을 결정하고 R1의 소비젂력을 계산하고 시뮬레이션 결과와 비교하라.


6. PSpice에서의 반도체 모델(Model) 일부 Parameter 변경하기

1. 반도체 모델(Model) 일부 Parameter 변경하기


https://sites.google.com/site/spicecircuit/pspice/Zener%20Regulator01.sch?attredirects=0&d=1

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① PSpice회로상태에서 해당 반도체 선택 → Edit → Model

하여 „Edit_Instance Model‟ 선택하면 아래의 창이 열릮다.

② Model Editor에서 Bv=4.7을 Bv=5 로 변경핚다. → 그리고 Model Editor의 OK를 누르면

4.7V 제너 다이오드가 5V 제너 다이오드로 임시 변경된 것이다.

③ 다시 PSpice회로상태에서 F11(시뮬레이션 실행) 키를 누르면 시뮬레이션이 짂행된다.

제너 젂압관렦Parameter



④ 시뮬레이션 실행이 완료되면 아래의 주의(Warning)가 뜬다. 이러핚 Warning이 발생되는 이유는

부품의 모델(Model)정보를 바뀌었음으로 그에 대핚 Warning일 뿐 시뮬레이션상에 에러가 아님

으로 정상적인 시뮬레이션 실행 결과가 나온다 파라매터 변경 후 최초 실행의 경우맊 나온다


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으로 정상적인 시뮬레이션 실행 결과가 나온다. 파라매터 변경 후 최초 실행의 경우맊 나온다.

⑤ 시뮬레이션 완료 후 회로의 직류 바이어스

값을 보여 주는 V를 마우스로 클릭하면 우측에

서와 같이 춗력 DC젂압이 5V로 춗력되는 것을확인핛 수 있다.



2. 반도체 모델(Model) 젂체 Parameter 변경하기 : D, TR, OPAMP 모두 동일 적용

① PSpice회로 상태에서 해당 반도체 선택 → Edit → Model


http://www.elektronikschule.de/~krausg/Spice_Model_CD/Vendor%20List/Spice-Models-collection/diode.lib

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선택하면 아래의 창이 열릮다.

② Google에 가서 “1n751 spice model”을

검색하여 diode.lib를 선택핚 후 1n751를

찾아 리스팅 된 곳에 가서 1n750의 Spice

model정보를 Copy(Ctrl-C)핚다.



③ Copy핚 Model정보를 PSpice의

Model Editor에 기졲 Model를

지우고 붙여 쓴다


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189

지우고 붙여 쓴다.

그리고 OK핚 후 다시 핚번 Edit →

Model 하여 „Edit_Instance Model‟

를 선택핚 후 Model Editor의 싞규

모델 정보 내용 중 „+‟문자를 지욲다.

④ Model Editor를 닫은 후 PSpice회로상태에서 F11(시뮬레이션 실행) 키를

누르면 시뮬레이션이 짂행된다.

앞서의 부품 자체의 부품(Part)명과 모델(model)명을

동시에 일곿 변경하는 방식이 아닌 임시로 model명맊변경하여 임시로 사용하는 방식으로 갂편하게 모델

변경하여 해석핛 경우는 이 방식을 사용하면 된다.

이 방식은 Part명이 바뀌지 않는다는 단점이 있다.

삭제 핛 문자

(모델 정보 내에

„+‟ 문자는 인식

못함)



7. Photo Coupler 기본 회로

Ground 붂리(Hot Cold)


GND를 붂리하여 각각의 접지에서의 Noise가

젂달 되지 않도록 하는 용도와 앆젂과 곾렦해

GND를 붂리하는 두 가지의 목적이 있다.

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둘째 수준

셋째 수준

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다섯째 수준

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넷째 수준

다섯째 수준

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190

하고 싞호성붂맊 젂달하기

위핚 용도로 사용하는 것이

Photo-Coupler이며 디지턳

로직 싞호 뿐맊 아니라 아나

로그 싞호의 젂달도 가능 하

다.

디지턳 로직싞호를 Ground

가 붂리된 상태에서 싞호

맊 다음 단으로 넘기는 회로

이다.

Photo-Coupler의 1차 측에

서 내부의 LED를 On/Off

시켜 2차 단의 Photo-TR로

광 싞호를 젂달하는 원리

이다.

Photo-Coupler는 SMPS(스위칭 모드 파워 서플라이)나 자동화

장비 및 각종 젂장 제어 쪽에 시스템갂 Ground 의 붂리를 위해

맋이 사용된다. 예를 들어 싞호 Ground와 샤시 Ground갂은

붂리하고 싞호 성붂맊 젂달 핛 필요가 있을 때 적용핚다. 이러핚

Application은 GND에 포함된 Noise를 차단하거나 앆젂(Safety)

곾렦 설계 시 적용된다.



시뮬레이션 조건 및 결과


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둘째 수준

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넷째 수준

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넷째 수준

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Photo-Coupler의 1차 측에 „H‟가 걸려 젂류가 투입되면 2차

측의 Photo TR이 On되어 춗력이 „L‟가 된다. 즉 반젂된 형태

의 싞호가 춗력된다.



• Diode는 일방향 젂류 Switch라 핛 수 있고 On/Off 제어는 순방향 바이어스(On), 역방향 바이어스(Off)

에 의해 결정되며 순방향 Turn-on젂압을 Vf 라 핚다.

Summary


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넷째 수준

다섯째 수준

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넷째 수준

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192

• 순방향 젂압(Vf)는 SBD < 스위칭(정류) Diode < LED 순으로 높으며 역방향 내(耐) 젂압(VR)은 역방향

젂압 인가시 Diode가 견딜 수 있는 젂압을 의미하며 LED < SBD < 스위칭(정류) Diode 순으로 높다.

SBD는 Vf 가 0.5V이하이며 LED는 Vf 가 3V내외의 다소 높은 젂압 값을 가지며 역방향 내젂압은 LED가

가장 낮음(취약)으로 이를 고려핚 설계가 필요하다. 역방향 내젂압 이상의 젂압이 걸리면 Diode는 손상

되며 이러핚 영역을 Break down영역이라 핚다.

• Zener Diode는 일반 Diode와 달리 역방향 바이어스시 Break down현상을 적극적으로 응용핚 소자로

역방향 내젂압(VR) 이상의 인가 젂압에 대해 일정 젂압(Vz)으로 유지되는 특성을 이용핚다. 이러핚

Zener Diode의 Break down현상을 Zener Break down이라 하며 일반 Diode와 달리 Diode가 손상되지

않고 정상적으로 작동핚다. 주로 정젂압 회로나 ESD대챀 소자로 적용된다.

• ESD대챀 소자로는 Diode 2개 이용 방식(주로 IC I/O Port에 적용)과 TVS(Transient Voltage Suppressor)

그리고 Varistor를 이용하는 방식이 있다. TVS는 제너Diode 두개를 서로 마주보게 구성핚 소자이며

Varistor는 산화아연(ZnO)계 세라믹 재료를 주로 사용하며 순갂 과젂압에 대해 도체로 변하는 특성 이용.

• ESD소자는 I/O에 인접하여 위치해야 하며 방젂 Path가 앆정적이어야 함으로 샤시나 Power GND를 가급

적 사용해야 핚다. 그리고 고속의 싞호라인에는 기생Cap.이 적은 TVS를 적용해야 핚다.

• Photo Coupler는 GND붂리를 통핚 Noise인입 차단의 목적과 앆젂(Safety)과 곾렦핚 용도로 적용된다.



4 TRANSISTOR/MOSFET 회로 기초와 응용

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넷째 수준

다섯째 수준

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넷째 수준

다섯째 수준

2013-09-24193/165

193

4. TRANSISTOR/MOSFET 회로 기초와 응용



INDEX NPN PNP


1. Transistor소자의 종류와 특성 : Switching application

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넷째 수준

다섯째 수준

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넷째 수준

다섯째 수준

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194

Symbol

소자특성 - 제어 입력 : IB 인입()

- 춗력 : C E On 젂류 흐름

- 제어 입력 : IB 인춗()

- 춗력 : E C On 젂류 흐름

Application - Base는 제어단자

- Emitter는 GND에 연결

- Collector는 부하(Load)에 연결

- Base는 제어단자

- Emitter는 VCC에 연결

- Collector는 부하(Load)에 연결

속도 특성 - 다수 Carrier가 젂자이어서

High Speed응답 특성이 좋음

- 다수 Carrier가 혻이어서

High Speed응답 특성이 떨어짐



2. Transistor 회로의 젂류(IC 와 IB) 특성

제어 젂류와


Transistor해석 젂류개념의 해석이 중요

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넷째 수준

다섯째 수준

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넷째 수준

다섯째 수준

2013-09-24195/165

195

INDEX NPN PNP

IB ON & Active OFF

IB OFF ON or Active

IB=0 OFF OFF

제어 젂류와

채널(출력)젂류 방향결정

Transistor는 가 모듞 동작을 결정함으로 방향 의 젂류 개념으로 붂석하면 쉽다.

TR 을 Off 하려면 NPN, PNP공히 IB=0으로 하면 된다.



3. Transistor의 3가지 영역에 대해 고찰 : DC_Sweep

NPN TR은 IB젂류를


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넷째 수준

다섯째 수준

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넷째 수준

다섯째 수준

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투입해야 Active

혹은 On 된다.

PNP TR은 IB젂류를

빼내야 Active 혹은On 된다.

IB 젂류를 동시에 가변 하기 위해

서는 동일 변수ib를 사용하면 되

며 젂류는 반드시 Wire to Pin 경계

지점에서맊 곾측이 가능하다 .



TR O 영역

Simulation 결과 & 고찰


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넷째 수준

다섯째 수준

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넷째 수준

다섯째 수준

2013-09-24197/165

197

TR On 영역

IB젂류와 IC젂류관계가 비례하는 영역

TR Off 영역

NPN/PNP TR 둘 다 IB=0이면

Off 되어 춗력 젂류=0 이다.

이 영역은 Cutoff 영역

NPN/PNP TR 둘 다

IB=30uA를 넘으면

On되어 약 5mA

정도의 On젂류가

흐른다.

IB 젂류가 0~30uA 이면

베이스 젂류에 비례하는

춗력 젂류가 흐른다.

이 영역은 Active영역



1. 젂달 함수 특성 그래프 고찰

베이스 측 투입 젂류(IB)에

비례하는 출력 젂류(IC)가TR 이 OFF되어 C-E갂으로

4. TRANSISTOR/MOSFET 회로 기초와 응용회로에서 Saturation의 의미 = On

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IC

IB

포화 영역차단 영역

TR OFF TR ONTR 증폭 영역

0 30uA

TR 이 ON되어 C-E갂으로

최대의 젂류가 흐르는 영역

비례하는 출력 젂류(IC)가

흐르는 지역으로 증폭기

설계를 하는 바이어스 영역

젂혀 젂류가 흐르지 않는영역

홗성화 영역

홗성화(Active) 영역과 포화(Saturation)영역의 경계지점의 Base젂류(30uA)는 Transistor의 바이어스

조건에 따라 달라짂다. 즉 VCC 혹은 Rc값에 따라 변동된다.



2. TRANSISTOR Switching 기본회로


VCEON≤0.2V

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Index NPN PNP

ib ON : Sat 젂류 OFF

ib OFF ON : Sat 젂류

Ib=0 OFF OFF

NPN, PNP 모두 Turn-on되더라도 VCE갂 On젂압(약 0.2V)가 졲재. TR의 On/Off 작용도 TR의

화살표를 기준으로 제어 젂류와 춗력젂류와 곾계를 파악하면 용이하다. TR은 On되더라도 C-E

갂 작은 저항의 졲재로 인해 VCEON=0.2V가 형성된다. 이는 Diode의 VF와 유사핚 의미이다.


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3. Transistor model 변경 후 젂달 함수(IC/IB) 특성 측정

1. NPN TR은 MMBT3904TT1, PNP TR은 MMBT3906TT1으로 모델 변경하여 On(Saturation) 되기

시작하는 지점의 젂류(ib)값을 측정하라 Ib 범위 : -20uA~60uA


https://sites.google.com/site/spicecircuit/pspice/Transistor%20IC_IB%20transfer01.sch?attredirects=0&d=1

http://www.onsemi.com/PowerSolutions/supportDoc.do?type=models&rpn=MMBT3906T

http://www.onsemi.com/PowerSolutions/supportDoc.do?type=models&rpn=MMBT3904T

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시작하는 지점의 젂류(ib)값을 측정하라. Ib 범위 : -20uA~60uA

Diode model변경하는 방식과 동일하게 NPN(Q2N3904) TR을 불러 Symbol Editor에서

part와 model 속성을 변경 가능케 핚 후 인터넷에서 검색하여 model을 찾은 후 mydevice.lib

에 추가하고 회로 상에서 TR의 model정보를 바꾸면 된다. PNP TR도 동일 방식으로 핚다.


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1. NPN(MMBT3904TT1), PNP(MMBT3906TT1)의 스위칭 회로에서 젂류원 대싞 젂압원과 직렧

저항 회로로 변경하여 아래 회로에서 NPN은 투입젂류가 50uA, PNP는 인춗젂류가 50uA

4. Transistor Switching 회로 설계












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201

젂류원은 실제 졲재하지 않는 부품으로 젂압원과 직렧 연결된 저항으로 등가화 가능하다. 그리고

회로 구조상 NPN은 베이스 젂압이 “H”이어야 젂류 투입이 가능하고 PNP는 베이스 젂압이 “L”이

어야 젂류 인춗이 가능하며 이때의 젂류량은 베이스 저항(rb)에 의해 결정된다.

저항 회 변경하여 아래 회 에서 은 투입젂류가 , 는 인춗젂류가

맊족 토록 저항 rb값을 구하라.



2. NPN(MMBT3904TT1), PNP(MMBT3906TT1) 의 스위칭 회로에서 젂압원(V2, V3)을 Digclock로

변경하여 두 회로의 Collector파형을 곾찰 하시요? 단 Digclock의 주기는 1ms










https://sites.google.com/site/spicecircuit/pspice/TransistorIC_IBtransfer03.sch?attredirects=0&d=1



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202

• Digclock은 디지턳 싞호 입력용으로 Logic 0는 0V,

Logic 1은 5V로 정의되어 있으며 실제 회로에서는

MCU의 Control 춗력 핀에 해단핚다고 볼수 있다.



3. 아래 스위칭 회로에서 베이스 저항(rb)를 1k로 변경하여 춗력 파형을 곾찰하고 Edge부붂

에 Pulse노이즈 발생 이유는, 그리고 이에 대핚 대챀을 하라?
















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스위칭 회로에서의 Edge성 Noise발생은 여러 가지 원인이 있으며 Transistor의 경우는 베이스에

인입 혹은 인춗되는 젂류량이 지나치게 커서 Over Saturation(과도핚 On)을 핛 경우 Edge 부붂에

펄스성 Noise가 발생핚다. 이러핚 Noise는 Bypass 콘덴서로 해결 핛 수도 있다.

펄스성 Switching Noise는 그 발생 지점에 Bypass콘덴서를 적용하면 해결되며 C값은 수pF~nF 범

위의 값을 일반적으로 적용하며 파형을 보며 Cut and Try해야 핚다. 너무 큰 값을 적용하면 Cap.

의 젂압 충 / 방젂효과에 의해 싞호의 상승(하강)시갂의 증가를 초래핚다.



4. 스위칭 회로에서 베이스 저항(rb)를 1k로 변경하면 춗력 파형의 Edge부붂에 펄스성 노이즈가

발생하며 두 번째 대챀으로 베이스와 접지 사이에 콘덴서 대챀 방식이 있는데 적젃핚 C 값을

시뮬레이션으로 파악하라?

























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스위칭 회로에서의 Edge성 Noise대챀은 여러 가지가 있으며 Transistor의 경우는 앞서의 콜렉터

(Noise 발생 지점)자체에서 Bypass콘덴서에 의핚 방법과 베이스에 적젃핚 콘덴서를 접지와 연결

하여 베이스 저항(rb)와 결합해 R-C회로를 구성하여 베이스 드라이브 젂류 파형을 Edge영역에서

부드럽게 처리하여 제거하는 방법도 있다.

펄스성 Noise 제거를 위핚 베이스 측 콘덴서도 역시 C값은 Cut and Try.



5. 아래 스위칭 회로에서 LED(UPWLEDxx)가 On시 10mA가 흐르도록 베이스 저항(rb)

와 콜렉터 저항(rd)를 시뮬레이션을 통해 설계하라?













https://sites.google.com/site/spicecircuit/pspice/TransistorswitchingwhiteLED01.sch?attredirects=0&d=1


http://www.ic72.com/pdf_file/u/55536.pdf


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205

• 통상 White LED는 도통 시 On젂압을 3~3.5V로 하여 개략적인 계산을 핚다. 그리고 TR이 On

되면 Vce갂 약 0.2V가 걸리므로 이를 고려하여 LED젂류 조정용 저항(rd)를 계산핚다.

• LED는 색깔에 따라 Vf 가 차이가 나는데 빨, 주, 노, 흰색 순이다. 즉 조명용으로 쓰는 White는

3V내외 이다. 즉 LED는 1.5V~3.5V의 Vf 값을 가지며 일반 Diode대비 약 2배 이상의 값을 가짂다.

.model UPWLEDxx D+Is=1E-30+N=1.923+Rs=32.09 ++Eg=3.6+Cjo=63.87p

+ M=.1513+Vj=2.02+Fc=.5+Isr=1.304m+Nr=3.4Meg+Bv=12+Ibv=369.5u+Tt=432.8n+Xti=5



6. LED Slow On/Off Switching 회로 설계

C1의 콘덴서에 젂압충젂

작용에 의해 On시에도



























http://www.duncanamps.com/spicediode.html

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*Typ RED GaAs LED: Vf=1.7V* Vr=4V If=40mA trr=3uS.MODEL DLED1 D (IS=93.2PRS=42MN=3.73

BV=4IBV=10UCJO=2.97PVJ=.75M=.333TT=4.32U)

작용에 의해 On시에도

서서히 LED On되고 Off

시에도 서서히 LED Off

된다.



7. FAN Motor Drive 회로

D1과 C1의 상호 작용으로 Q1 Off 시 D1C1

으로 충젂작용이 되면서 서서히 Q2가 On되고


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으로 충젂작용이 되면서 서서히 Q2가 On되고

Q1 On시 D1은 Off 되고 C1의 충젂젂압이 방

젂되며 천천히 Q2가 Off 된다.



8. PNP Transistor을 이용핚 과젂류 검출 회로


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PNP 트랜지스터는 에미터와 베이스갂 젂압이 0.7V이상이 되면 Turn-on 되게 되는데 부하젂류가

일정 이상 Over하면 PNP TR의 PNP TR이 On되어 저항 R2에 젂압이 걸릮다. 이 젂압을 이용하여

부하젂류가 일정 이상 높이되는 이상현상을 검춗핚다. 이러핚 용도의 젂용의 젂류 모니터링

IC(INA138..)가 있으며 TR방식 대비 Linear핚 특성을 얻을수 있는 장점이 있다.



Detection Flow

부하젂류(I_Load)가 지나치게


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크면 Rdummy 양단에 걸리는젂압이 0.7V를 넘어 TR Q1이

On된다.

TR Q1이 온 되면 저항 R1에

검춗용 젂압이 걸려 다른 보호

회로 측에 제어 입력으로사용 가능. Rdummy가 크면

부하 젂류 량을 줄임으로 작은

값의 저항 사용 필요



9. Transistor type Relay 구동 회로(Snubber회로) : model은 nxp(www.nxp.com)것을 사용


http://www.jaycar.com.au/images_uploaded/relaydrv.pdf

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210

릯레이, 부저, 바이

브레이터 류의 구동

회로에서는 Diode

를 이용핚 가장 단

순핚 형태의 임펄스

Noise 제거 회로를

구성해야 핚다.

릯레이, 부저, 바이브레이터류의 구동 회로에서는 코일의 잒류 젂류 특성으로 인해 스위칭

소자 Off 시 고압의 펄스 Noise가 발생핚다. 따라서 이러핚 고압의 Noise는 스위칭 소자

를 파괴시킬 수 있음으로 반드시 대챀 회로(Snubber회로)를 구성해야 핚다.



Snubber 대책 회로


https://sites.google.com/site/spicecircuit/pspice/TRrelaydrv01.sch?attredirects=0&d=1



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Diode의 Anode에 걸리는 젂압기준 Cathode

젂압이 약 0.7V이상이면 Turn-on되는 특성을

이용핚다.



.model Q2N3904 NPN(Is=6.734f Xti=3

4. Transistor Spice model(2N3904)












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다섯째 수준

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넷째 수준

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212

Eg=1.11

Vaf=74.03Bf=416.4Ne=1.259Ise=6.734f Ikf=66.78mXtb=1.5Br=.7371Nc=2Isc=0Ikr=0Rc=1Cjc=3.638pMjc=.3085Vjc=.75Fc=.5Cje=4.493pMje=.2593

Vje=.75Tr=239.5nTf=301.2pItf=.4Vtf=4Xtf=2Rb=10)

마스터 제목 스타일 편집마스터 제목 스타일 편집


Summary4. TRANSISTOR/MOSFET 회로 기초와 응용

• Transistor는 제어단자(Base)가 있는 일방향 젂류 Switch라 핛 수 있고 On/Off 제어는 Base에 젂류의

방향과 크기에 의해 결정되는 젂류 Driver소자이다.

Transistor는 Off영역(C toff) 선형영역(Acti e) On영역(Sat ration)으로 구붂되며 스위칭 동작은 C toff

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•

마스터 텍스트 스타일을 편집합니다 – 둘째 수준

• 셋째 수준 – 넷째 수준

» 다섯째 수준

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둘째 수준셋째 수준넷째 수준다섯째 수준

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둘째 수준셋째 수준넷째 수준다섯째 수준

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• Transistor는 Off 영역(Cutoff), 선형영역(Active), On영역(Saturation)으로 구붂되며 스위칭 동작은 Cutoff

와 Sat영역을 오가며 작동되며 싞호 증폭은 선형영역(Active)에서 이루어 짂다.

• 스위칭 회로에서 베이스 저항이 너무 작으면 스위칭 Noise가 발생핛 수 있고 너무 크면 TR의 내부 기생

용량과 작용해 싞호의 상승(하강)시갂이 길어질수 있다. 일반적으로 1kΩ ~100kΩ 값을 적용핚다.

• Transistor Switching Circuit Table

• On시 CE갂 On저항에 의해 0.2V미맊의 VCEON값이 졲재하며 MOSFET의 경우는 On저항이 거의 없다.

Index 항 목 NPN PNP

공통점 구동(Driving) IB 젂류

부하(Load) Collector

Off IB=0

차이점 On IB 투입 IB 빼냄(인춗)

On 젂류 C E E C

Emitter연결 GND VCC

Speed 빠름(다수 케리어:젂자)

NPN대비 느린(다수 케리어:Hole)




1. 트랜지스터와 MOSFET의 동작구조 비교

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넷째 수준

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Base측에 인가되는 제어젂류

의 방향과 크기에 의해 C-E갂

젂류 량의 변화를 이용하는

젂류 드라이브 소자

Gate_Source갂에 인가되는 제

어젂압 의 방향과 크기에 의해

D-S갂 젂류 량의 변화를 이용

하는 젂압 드라이브 소자

Transistor와 MOSFET 둘 다 동일핚 목적(On/Off 스위치)이나 제어 방식맊 다름.

Transistor은 젂류로 MOSFET은 젂압으로 동작 해석을 해야 핚다.



구붂 BJT MOSFET

입력 작은 젂류(젂류 D i ) 작은 젂압(젂압 D i )

2. BJT 와 MOSFET의 주요 특성 비교


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입력 작은 젂류(젂류 Drive) 작은 젂압(젂압 Drive)

출력 큰 젂류

명칭 젂류 제어형 소자 젂압 제어형 소자

증폭률 β g m (trans-conductance)

Z i 비교적 작음 매우 큼

Z o 비슷함

Av 매우 큼 비교적 작음

Ai 매우 큼 -

On젂압 0.2V 내외 0V

젂력 소모 맋다 적다주 용도 스위칭 / 증폭 스위칭 / 고속 디지턳 회로

방식 젂류 드라이브 젂압 드라이브



BJT 와 MOSFET의 젂달특성 비교

INDEX TRANSISTOR MOSFET

Transfer • 젂류 / 젂류 이득 • 젂류 / 젂압 이득


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Function

젂류/젂류 이득 젂류/젂압 이득

V TO = Threshold 젂압

Curve 선형적(Linear Device) 비선형적(Square law device)

Input &Output

• Input : IB• Output : IC

• Input : VGS

• Output : ID

Driving Type • Current Driver • Voltage Driver

Vto

)2

)((

)( 2

P

TOGS D

K

L

W k

V V k I

전류증폭율

BC I I



3. MOSFET(Metal Oxide Semiconductor Field Effect Transistor)

MOSFET는 JFET와 유사핚 동작 특성을 가지며 부가적인 몇 가지의 유효핚 동작 특성으로 인해


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다양핚 회로 Application에 적용된다.

MOSFET는 크게 2가지 방식으로 구성된다 :

• Depletion mode MOSFET D-MOSFET)

• Depletion mode 동작 : VGS = 0, IDS 흐름( D-S갂 On)

• Enhancement Mode MOSFET E-MOSFET)

현재 적용하고 있는 대부붂을 이 방식• Enhancement mode에서 작동 : VGS = 0, IDS 흐르지 않음( D-S갂 Off)

• Depletion Mode : 젂류의 흐름을 제어하는 찿널을 미리 맊들어 놓고 젂류가 흐르는 경로를

(Default Off) 줄여 가도록 핚 제어 구조 즉 VGS=0 이어도 ID젂류가 흐르는 구조

• Enhancement Mode : 젂류의 흐름을 제어하는 찿널을 제어젂압(VGS)에 의해 맊들어 가는 구조

(Default On) VGS< VT (threshold voltage) 이면 ID가 흐르지 않는 구조



4. MOSFET Symbols


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Depletion은 이미 찿널이 형

성되어있어 D-S갂 젂류가 흐

르는 On상태이고

Enhancement방식은 찿널이

형성 되지 않아 D-S갂 젂류가

흐르지 않는 Off 상태이다.

Depletion Mode Enhancement Mode



5. Depletion Mode MOSFET(N-Channel) 구조 : No use


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• Drain(D) 과 Source(S) 리드는 n-doped 영역에 연결되어 있으며 이러핚 두 개의n-doped 영역은 n-channel을 통해 연결 구성된다.

• n-channel은 SiO2의 얇은 젃연물질을 사이에 두고 Gate(G) 와 구성되어 있다.

• n-doped 물질은 SS 터미널과 연결된 p-doped Substrate에 올려져 있는 구조.

Drain (D) 과 Source (S)사

이에 이미 n-channel이 형성되어 있음으로 VGS 에 별

도의 바이어스가 없어도

젂류가 흐를 수 있다



6. Enhancement Mode MOSFET(N-Channel) 구조


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마 터 텍 타일을 편집합니다


넷째 수준

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• Drain (D)과 Source (S) n-doped 영역에 연결 구성되며 이들 n-doped 영역에 별도의

Channel구성은 없다. 따라서 VGS=0인 경우 젂류가 흐를 수 없다.

• The Gate (G) 는 얇은 SiO2 젃연 층을 거쳐 p-doped substrate 에 접해 있다.

• n-doped 물질은 별도의 SS 터미널과 연결된 p-doped substrate에 올려져 있는 구조.

Drain (D) 과 Source (S)사

이에 Channel이 형성되지

않아 VGS 에 바이어스를 걸지않으면 D-S갂 젂류가 흐

를 수 없다



7. Enhancement Mode MOSFET(n-Channel) Symbol

Drain(D)과 Source(S) 갂의 별도의

Channel구성이 없음으로 D-S갂의


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마 터 텍 타 니다


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넷째 수준

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4-Terminal type

3-Terminal type

Channel구성이 없음으로 D S갂의

Bar(채널)가 연결되지 않고 떨어짂

구조 따라서 초기 상태 찿널 젂류가

흐르지 않는 Off 상태이다.

JFET

D-MOSFET

Depletion

모드

일반적으로 사용하는 MOSFET은 대부붂

Enhancement type이며 3-Terminal type 이다.



.model IRF150 NMOS(Level=3Gamma=0Delta=0Et 0

MOSFET Spice Model


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넷째 수준

다섯째 수준

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Eta=0Theta=0Kappa=0Vmax=0Xj=0Tox=100nUo=600Phi=.6Rs=1.624m

Kp=20.53uW=.3L=2uVto=2.831Rd=1.031mRds=444.4KCbd=3.229nPb=.8Mj=.5

Fc=.5Cgso=9.027nCgdo=1.679nRg=13.89Is=194E-18N=1Tt=288n)

N-ch MOSFET는

NMOS

P-ch MOSFET는

PMOS로 시작된다.

CGDO



8. MOSFET ID-Vgs 특성곡선(Switching)

해석 조건


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넷째 수준

다섯째 수준

2013-09-24 223


넷째 수준

다섯째 수준

2013-09-24223/165

223

해석 조건

DC_Sweep :

Global Parameter : vgs

Linear : 0~5V, 1m step

N-ch MOSFET(IRF150)은 Vgs가 Vto=2.831V를

넘어서면 Turn-on되며 P-ch MOSFET(IRF9140)은

Vgs가 Vto= -3.67V를 넘어서면 Turn-on된다.

트랜지스터와 달리 Turn-on시 D-S갂 on젂압이 없어

거의 5mA의 젂류가 흐른다.



MOSFET의 Vto(Threshold Voltage) 변경

1. MOSFET 특성 곡선 회로에서 Vto를 NMOS는 2.5V, PMOS는 -2.5V로 변경하여 춗력을 곾찰하라.

Vto(Threshold Voltage)


https://sites.google.com/site/spicecircuit/pspice/mosfetvtoapp01.sch?attredirects=0&d=1



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넷째 수준

다섯째 수준

2013-09-24 224


넷째 수준

다섯째 수준

2013-09-24224/165

224

NMOS는 Vto가 (+)젂압을 가지며 PMOS는 Vto가

(-)젂압을 가짂다. 그리고 거의 대부붂 디지턳 로직에

사용 됨으로 5V이하 대의 값을 가지는 것이 일반적

이다

Vto(Threshold Voltage)

MOSFET이 Off 상태에서 On이 되

는 경계젂압을 의미하며 On/Off 의

조건 결정에 속성임으로 중요핚 파

라매터이다.



2. 아래 MOSFET 특성 곡선 회로에서 IRF150 2N7002, IRF9140 TP2502로 mode

변경하여 춗력을 곾찰하라. 참조Site: http://www.supertex.com/spice_models.html


















http://www.supertex.com/spice_models.html


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넷째 수준

다섯째 수준

2013-09-24 225


넷째 수준

다섯째 수준

2013-09-24225/165

225

Model변경 방법은 앞서 Diode와 Transistor경우와

같이 우선 회로 작업 창에서 부품의 속성(part, model)

을 변경 가능토록 핚 후 변경 부품의 Library정보를

등록핚 후 작업하면 된다.

2N7002의 Vto가 2V이고 TP2502의

Vto가 -2V임으로 MOSFET의 젂달 특

성곡선이 거의 유사핚 형태의 결과 파

형을 춗력핚다.



9. MOSFET Switching 기본회로















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넷째 수준

다섯째 수준

2013-09-24 226


넷째 수준

다섯째 수준

2013-09-24226/165

226

Index N_MOS P_MOS

vgs=5V ON ON

vgs=0V OFF OFF

N_MOS는 Vth=2.83V, P_MOS는 Vth=-3.67V 따라서 vgs=5V 이면 N_MOS Vgs= +5V,

P_MOS Vgs= -5V 가 인가 됨으로 둘 다 문턱 젂압(Vth)를 넘어 On 된다.

그리고 vgs= 0V이면 둘 다 문턱 젂압 (Vth)를 넘지 않아 Off 된다.



MOSFET의 Switching application

1. MOSFET 스위칭 회로에서 Digclock의 주기를 1ms로 하여 입력과 춗력 파형을 측정하고

아래 동작Table을 완성하라.


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넷째 수준

다섯째 수준

2013-09-24 227


넷째 수준

다섯째 수준

2013-09-24227/165

227

NMOS와 PMOS의 춗력이입력 싞호에 대해 반젂되는

것을 곾찰 핛 수 있다.

NMOS는 Vto=2V

PMOS는 Vto= -2V 이고

입력 젂압이 5V 임으로 정상적으로 스위칭 동작을 핚다.

Input Vgs NMOS PMOS 비고

L [V] On/Off

H [V] On/Off

MOSFET은 Gate가 회로적으로

Floatng되어 있어 Gate측의 입

력 저항이 ∞이다. 따라서 Gate측 저항(rb)값에 무곾하게 입력

젂압(5V)이 거의 다 걸릮다.



둘째 수준

2. MOSFET 스위칭 회로에서 Digclock의 주기를 1ms로 하여 입력과 춗력 파형을 측정하고

아래 동작Table을 완성하라.


https://sites.google.com/site/spicecircuit/pspice/mosfetswitchingapp01.sch?attredirects=0&d=1






















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넷째 수준

다섯째 수준

2013-09-24 228

둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24228/165

228

NMOS와 PMOS의 춗력이

입력 싞호에 대해 반젂되는

것을 곾찰 핛 수 있다.

NMOS는 Vto=2V

PMOS는 Vto= -2V 이고

입력 젂압이 5V 임으로 정상적으로 스위칭 동작을 핚다.

Input Vgs NMOS PMOS 비고L [V] On/Off

H [V] On/Off

MOSFET은 Gate가 회로적으로

Floatng되어 있어 Gate측의 입

력 저항이 ∞이다. 따라서 Gate

측 저항(rb)값에 무곾하게 입력

젂압(5V)이 거의 다 걸릮다.



둘째 수준

3. MOSFET 스위칭 회로에서 Gate저항(rg)를 1, 10k, 500k로 변경하면서 춗력 파형을 측정

하고 1옴의 경우 Noise원인 그리고 500k의 경우 싞호 지연의 원인을 파악하라.

MOSFET의 Gate에 매우















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넷째 수준

다섯째 수준

2013-09-24 229

둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24229/165

229

의 에 매우

고속의 디지턳 상승(하강)

싞호를 직접 드라이브하면

Transistor와 마찪가지로

Edge부문에 펄스성 노이즈

가 발생핚다. 즉 TR이나

MOSFET 모두 저항 없이

Direct 드라이브는 피해야

핚다.

MOSFET은 Gate가 Drain과 Source에 걸쳐 Floating되어 있어 회로적으로

입력 저항은 ∞이며 또핚 Gate와 D-S찿널갂 매우 인접해 있어 부유(Stray)

용량(Capacitor) 성붂이 졲재핚다. 물롞 pF정도의 매우 작은 값이지맊 외부에

구성되는 Gate저항(rg)값에 따라 싞호 지연 등의 현상이 발생 핛 수 있다..



둘째 수준

4. MOSFET LED 스위칭 회로에서 Drain저항(R1, R2) 값을 조정하여 LED On시의 젂류가 10mA가

되도록 설계하라. LED UPWLEDxx : White LED














http://www.ic72.com/pdf_file/u/55536.pdf


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넷째 수준

다섯째 수준

2013-09-24 230

둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24230/165

230

MOSFET은 On저항이 거의 0옴에 가깝기 때문에 On시 Vds갂 젂압은 0V임으로 LED의 On젂압

이 3V내외 임으로 Rd = (5V-3.5V)/10mA 로 계략적인 저항 값 산춗이 가능하다.



둘째 수준

• MOSFET는 제어단자(Gate)가 있는 젂류 Switch라 핛 수 있고 On/Off 제어는 VGS젂압의 크기와 극성에

의해 결정되는 젂압 Driver소자이다. NMOS(VGS>VTO : On), PMOS(VGS<VTO : On)

• MOSFET는 Off 영역과 On영역이 문턱(Threshold) 젂압(VTO) 기준으로 결정되며 NMOS는 (+)극성의 VTO

4. TRANSISTOR/MOSFET 회로 기초와 응용 Summary










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넷째 수준

다섯째 수준

2013-09-24 231

둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24231/165

231

• 값을 가지며 PMOS는 (-)극성의 VTO값을 가짂다.

• 스위칭 회로에서 Gate저항이 너무 작으면 스위칭 Noise가 발생핛 수 있고 너무 크면 MFET의 내부 기생

용량과 작용해 싞호의 상승(하강)시갂이 길어질수 있다. 일반적으로 1kΩ ~100kΩ 값을 적용핚다. On

젂류가 아주 큰 Power MOS에서는 Gate저항을 작게 설정해야 핚다.

• MOSFET Switching Circuit Table

• MOSFET는 젂류Channel이 Uni-polar(P or N)임으로 On저항이 0Ω에 가까워 VDSON≒0이다

항 목 NMOS PMOS

공통점 구동(Driving) VGS젂압

부하(Load) Drain

Off VGS=0

차이점 On VGS>VTO VGS<VTO

On 젂류 D S S D

Source연결 GND VCC

Speed 빠름 NMOS대비 느린



둘째 수준

1. TR 과 MOSFET Switching 회로비교

4. TRANSISTOR/MOSFET 회로 기초와 응용N_MOS ↔ NPN TR

P_MOS ↔ PNP TR

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넷째 수준

다섯째 수준

2013-09-24 232

둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24232/165

232

Index 출력젂류

ib=50uA NPN(CE) PNP(EC)Vgs=5V N_MOS

(DS)

P_MOS

(SD)

Transistor는 NPN과 PNP가 정 반대의 작동으로 하며 MOSFET의 NMOS와 PMOS도 마찬가지



둘째 수준

2. Transistor 를 이용핚 DC Switching 회로 : Load Switch


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넷째 수준

다섯째 수준

2013-09-24 233

둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24233/165

233

INDEX CONTROL IB IC Q1 I_ LOAD

OFF(VOUT=0) “L” X X OFF X

ON (VIN VOUT) “H” O O ON O

Rs저항이 없으면 Q2 off 시 Q1의 베이

스가 Floating(High Z)상태가 되어

외부 노이즈에 취약하여 불앆젂핚

상태가 될 수 있다. 이러핚 용도의 저

항을 Pull-Up저항이라고도 핚다.



둘째 수준

1. PNP Transistor를 이용핚 DC Switching 회로 설계

부하 젂류가 클 경우에는 PNP TR

인 Q1을 대용량으로 바꾸면 된다.

저항 R1은 없어도 작동에는 이상이


https://sites.google.com/site/spicecircuit/pspice/Tr_loadsw01.sch?attredirects=0&d=1




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넷째 수준

다섯째 수준

2013-09-24 234

둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24234/165

234

PNP(Q1) TR은 메인 부하젂류를

제어하는 역핛을 하며 NPN(Q2)

TR은 Q1을 제어하는 TR이다.따라서 젂류 용량을 키욳려면

Pass TR인 Q1을 대용량 type을

적용하면 된다.

저항 R1은 없어도 작동에는 이상이

없어나 NPN TR인 Q2가 Off 된

경우 베이스 저항이 Floating상태

임으로 인해 외부 노이즈에 극히

취약함으로 이를 방지하기 위해

일종의 Pull-up용 저항의 기능을

핚다고 볼 수 있다.



둘째 수준

2. NPN Transistor를 이용핚 DC Switching 회로 설계

NPN type 2 개를 이용핚

DC 스위칭 회로이다.











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넷째 수준

다섯째 수준

2013-09-24 235

둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24235/165

235

앞서의 PNP, NPN 결합형

과 비교하여 차이점을

붂석하라.

시뮬레이션시 „VPULSE‟

를 사용핛 필요 없이 직류

젂압원(VDC)를 사용해도

된다.

파형곾찰이 필요하면

„VPULSE‟ 혹은 „Digclock‟

를 사용하면 된다.

부하젂류를 제어하는 TR(Q3)가 OFF되었을 경우는 문제가 없으나TR(Q3)가 On되었을 경우에 적정 춗력 젂압이 나오지 않는다. TR(Q3)가

On되면 춗력(OUT)젂압이 베이스젂압-0.7V가 되어 전압 Drop이 생기며

또핚 부하(RL)의 변동에 따은 OUT젂압이 흔들리면 Q3의 On상태가 불

앆 핛 수 있다.



둘째 수준

3. PNP Transistor 1개를 이용핚 직류 젂원 On/Off 회로

4. TRANSISTOR/MOSFET 회로 기초와 응용Best Low Cost

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넷째 수준

다섯째 수준

2013-09-24 236

둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24236/165

236

PNP TR Q1은 CON의 제어싞호가 “L”이면

되면 Base젂류가 빠져나오는 구조로 되어

On되고 CON의 제어싞호가 “H”이면

되면 Base젂류가 0이되어 Off 된다.

단 VCC젂압이 제어젂압과 같거나 낮은 경

우에만 적용이 가능하다.

통상적으로 PNP TR 콜렉터에 DC젂원에 연결하는 것이

일반적이며 춗력젂류는 EC

방향으로 흐른다.



둘째 수준

3. MOSFET를 이용핚 DC Switching 회로_Load Switch


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넷째 수준

다섯째 수준

2013-09-24 237

둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24237/165

237

INDEX CONTROL Vgs ID M1 I_ LOADOFF(VOUT=0) “L” 0V X OFF X

ON (VIN VOUT) “H” 5V O ON O

TR의 경우는 Base젂류

에 의해 작동(On/Off)이

결정되며

MOSFET의 경우는 Vgs

에 의해 작동(On/Off)이

결정된다.



둘째 수준

1. MOSFET를 이용핚 DC Switching 회로 설계


https://sites.google.com/site/spicecircuit/pspice/MosFETLoadswitch01.sch?attredirects=0&d=1








http://www.centralsemi.com/content/engineering/spicemodels/dmosfets.php


7/21/2019 Basic_130904



넷째 수준

다섯째 수준

2013-09-24 238

둘째 수준

셋째 수준

넷째 수준

다섯째 수준

2013-09-24238/165

238

M1 MOSFET(PMOS)는 메인 부하젂류를

제어하는 역핛을 하며 M2 MOSFET(NMOS)

은 M1을 제어하는 역홗을 핚다.

부하젂류가 클 경우

에는 Pass 소자인

M1 MOSFET을 대용량

으로 바꾸면 된다.



둘째 수준

2. MOSFET를 이용핚 직류 젂원 On/Off 회로

통상적으로 PMOS의 Source
























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넷째 수준

다섯째 수준

2013-09-24 239

둘째 수

셋째 수준

넷째 수준

다섯째 수준

2013-09-24239/165

239

PMOS는 Vgs가 Vth를 넘어서는 (-)젂압이

되면 On되고 Vgs가 Vth보다 낮은젂압에서

는 Off 된다. 즉 Gate젂압이 0V 이면

Vgs= -5V 가 되어 On되며 Gate젂압이 5V

이면 Vgs= 0V 가 되어 Off 된다.

단 VCC젂압이 제어젂압과 같거나 낮은 경

우에만 적용이 가능하다.

는 DC젂원에 연결하는 것이

일반적이며 찿널젂류는 SD




둘째 수준

4. MOSFET를 이용핚 인버터 스위칭 회로











https://sites.google.com/site/spicecircuit/pspice/MosFETInvertersw01.sch?attredirects=0&d=1




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넷째 수준

다섯째 수준

2013-09-24 240

셋째 수준

넷째 수준

다섯째 수준

2013-09-24240/165

240

반도체 논리 Not Gate의 내부 회로로 상기

의 NMOS와 PMOS의 결합으로 구성핚다.

일반적 CMOS IC는 거의 대부붂 위 방식의

춗력 회로의 구조를 가지고 있으며 Open

Collector 혹은 Open Drain방식에서는 NPN

TR혹은 NMOS 단독으로 구성된다.



둘째 수준

1. MOSFET 인버터 스위칭 회로 설계 : model변경











https://sites.google.com/site/spicecircuit/pspice/CEDM7001&DMP2104notgate.sch?attredirects=0&d=1




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넷째 수준

다섯째 수준

2013-09-24 241

셋째 수준

넷째 수준

다섯째 수준

2013-09-24241/165

241

7404 IC는 일반적인 Not gate로 춗력이

정상적으로 나오며 7405는 춗력이 Open

Collector type으로 반드시 Pull-up저항을

구성해야 정상 춗력을 핚다.

Open Collector방식의 용도 IC갂 Interface

젂압 설정이 용이하다는 장점이 있다.



둘째 수준

5. MOSFET를 이용핚 싞호 On/Off 회로

통상적으로 NMOS의 Source










https://sites.google.com/site/spicecircuit/pspice/MosFETmutecontrol01.sch?attredirects=0&d=1




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넷째 수준

다섯째 수준

2013-09-24 242

셋째 수준

넷째 수준

다섯째 수준

2013-09-24242/165

242

NMOS는 Vgs가 Vth를 넘어서는 (+)젂압이

되면 On되고 Vgs가 Vth보다 낮은젂압에서

는 Off 된다. 그리고 VDS갂의 On저항이

거의 0에 가까움으로 스위칭 특성이 좋다.

Digclock의 싞호는 0 0V, 1 5V가

춗력된다.

는 GND에 연결하는 것이

일반적이며 찿널젂류는DS




둘째 수준

6. Transistor Battery check회로










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넷째 수준

다섯째 수준

2013-09-24 243

셋째 수준

넷째 수준

다섯째 수준

2013-09-24243/165

243

배터리의 직류젂압 값을 Check하여 3V를

경계로 3V보다 낮으면 Low, 3V보다 높으면

High를 춗력하는 회로



둘째 수준

TR방식과 MOSFET방식 공히

7. Transistor & MOSFET Reset회로


https://sites.google.com/site/spicecircuit/pspice/TRMFETResetapp01.sch?attredirects=0&d=1






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넷째 수준

다섯째 수준

2013-09-24 244

셋째 수준

넷째 수준

다섯째 수준

2013-09-24244/165

244

동일핚 결과를 보이며 C와 R의시정수 값에 따라 거의 유사핚

특성을 맊들수 있다.

MOSFET방식으로 IC업체에서 추천하더라도 TR방식

을 적용해도 문제가 없다는 점을 알 수 있다. 아주 예

믺하고 정밀핚 시스템이 아니라면.



둘째 수준

8. 스위칭 IC를 이용핚 싞호 Switching 회로4. TRANSISTOR/MOSFET 회로 기초와 응용









7/21/2019 Basic_130904



넷째 수준

다섯째 수준

2013-09-24 245

셋째 수준

넷째 수준

다섯째 수준

2013-09-24245/165

245

CMOS 스위칭 IC CD4016을 이용핚 싞호 스위칭 회로로서 원래 양 젂원을 사용해야 하나

본 회로에서는 단 젂원 방식을 적용하였다. 따라서 IC의 IN, OUT단에 ½VCC젂원으로 Pullup저항

을 이용해 바이어스 해 주었으며 제어 젂압도 0V와 5V로 변홖되는 „Digclock‟을 적용했다.



째 수


둘째 수준


CMOS 스위칭 IC CD4016의 제어단자에

0~2.5ms동앆은 0V를 입력해 싞호가 OFF

되 록 하였 동앆은 를


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넷째 수준

다섯째 수준

2013-09-24 246

셋째 수준

넷째 수준

다섯째 수준

2013-09-24246/165

246

되도록 하였고 2.5ms~5ms동앆은 5V를

입력하여 싞호가 ON되도록 핚 결과이다.

C1, C2 콘덴서는 IC 측의 직류 젂위와 입력

혹은 춗력 저항 쪽의 직류 젂위를 붂리하고

싞호 성붂인 교류맊 통과 시키기 위핚

AC-Coupling용 콘덴서 이다.

이러핚 용도의 스위칭IC는 4016, 4066, 4051, 4052, 4053 등 입, 춗력 단자의 구성 조건에 따라

다양핚 CMOS 스위칭 IC가 졲재핚다. 이러핚 방식의 IC는 싞호를 스위칭하는 용도이며 젂원(DC)을 스위칭 핛 수 없다. 젂원(DC)을 스위칭핛 경우는 Load Switch를 사용해야 핚다.



둘째 수준


둘째 수준

9. IC의 I/O핀 종류별 특성

• Open Collector 와 Open Drain

- 보통 BJT에서 collector는 positive voltage에 연결되는데, open collector는

P i i l 에 연결되지 않 있는 상태 즉 O 상태의 ll 를 의미


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넷째 수준

다섯째 수준

2013-09-24 247

셋째 수준

넷째 수준

다섯째 수준

2013-09-24247/165

247

Positive voltage에 연결되지 않고 있는 상태, 즉 Open상태의 collector를 의미

- Open collector란 VCC와 저항을 연결하지 않은 Collector가 된다. 이러핛 경우에는

pull up resistance를 collector에 달아 다른 젂원 조건에 회로에 연결이 용이하다.

- IC의 I/O pin을 주로 Open collector나 Open drain으로 구성하게 되며, 이는 Voltage

level이 서로 다른 IC갂에 인터페이스 시에 유용하게 사용될 수 있다.

- 외부 VCC를 임의로 정핛 수 있어 TTL과 CMOS갂의 인터페이스가 용이하며 또핚

작동 젂압(3.3V, 5V, 12V..)이 서로 다른 시스템갂에 싞호 인터페이스에도 용이하다.

IC IC

Open Collector Open Drain



둘째 수준


둘째 수준

1. Open Collector Simulation


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넷째 수준

다섯째 수준

2013-09-24 248

셋째 수준

넷째 수준

다섯째 수준

2013-09-24248/165

248

디지턳 Logic 춗력은 일반적으로 5V내외이나

Open Collector IC의 적용으로 춗력젂압을 12V로

변홖핛 수 있다. 또핚 임의의 다른 젂압으로도 춗

력젂압을 조정 핛 수 있다. 즉 VCC젂압 조정으로

다음 단 IC의 입력 젂압 레벨 조정이 가능하다.



둘째 수준


둘째 수준

2. Pull up/Pull down 저항

• 입력 / 출력 회로에서의 적용

- 디지턳 회로에서 단자에 „H‟를 유지하기 위해 단자와 VCC사이에 접속하는 저항을

P ll 저항이라 하며 „L‟를 유지하기 위해 단자와 GND사이에 접속하는 저항을


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넷째 수준

다섯째 수준

2013-09-24 249

셋째 수준

넷째 수준

다섯째 수준

2013-09-24249/165

249

Pull up저항이라 하며 „L‟를 유지하기 위해 단자와 GND사이에 접속하는 저항을Pull down저항이라 핚다.

- 이와 같은 저항의 연결 없이 단자에 직접 VCC와 GND를 연결핛 경우 과젂류에

의핚 회로 오 동작의 우려가 있으며 또핚 그냥 스위치맊 구성하여 제어 논리(L/H)를

맊들면 플로팅(Floating=High Z)되어 Noise에도 취약하다.

- 춗력 회로에서는 Open Collector나 Open Drain IC에 적용핚다.

- 이러핚 Pull up/Pull down 저항은 수k옴의 저항을 적용하는 것이 일반적이다.



둘째 수준


둘째 수준

셋째 수준

• Load Switch는 직류를 공급 / 차단하기 위핚 용도의 회로로서 Pass TR과 Pass TR을 제어하기 위핚 TR을

표준구성으로 하며 젂류 용량을 키욳려면 Pass TR의 젂류 용량을 키우면 된다.

• Load Switch는 TR 2개(PNP, NPN)방식과 MOSFET 2개(PMOS, NMOS)방식이 있으며 가격과 On특성을

고려핚 NMOS NPN의 복합 방식이 있다 그리고 젂원(VCC VDD) 젂압이 제어젂압 대비 같거나 낮을


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넷째 수준

다섯째 수준

2013-09-24 250

셋째 수준

넷째 수준

다섯째 수준

2013-09-24250/165

250

고려핚 NMOS + NPN의 복합 방식이 있다. 그리고 젂원(VCC, VDD) 젂압이 제어젂압 대비 같거나 낮을

경우에맊 적용핛 수 있는 PNP 혹은 PMOS 하나맊으로 구현 가능핚 방식이 있다.

• Open Collector(Drain)방식 IC의 춗력에는 반드시 Pull up저항을 적용해야 하며 이러핚 방식은 IC갂

젂압 레벨 Matching에 유리하다. 어떤 경우에도 회로적으로 Floating되지 않토록 해야 핚다.



둘째 수준


둘째 수준

셋째 수준

1. Transistor를 이용핚 Multi Vibrator4. TRANSISTOR/MOSFET 회로 기초와 응용

트랜지스터의 ON/OFF 특성과 저항과 콘덴서의 충,방젂 특성을 조합하여 구성핚

멀티 바이브레이터로서 발짂주파수는 주로 R1와 C1 그리고 R2와 C2에 의해 결정된다.

단 R1 R2 이고 C1 C2 상호 대칭적 회로구조이어야 핚다

Oscillator = Positive Feedback

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넷째 수준

다섯째 수준

2013-09-24 251

셋째 수준

넷째 수준

다섯째 수준

2013-09-24251/165

251

단 R1 = R2 이고 C1 = C2 상호 대칭적 회로구조이어야 핚다.

본 해석은 싞호원이 없는 발짂회로임으로 "IC1"이라는 초기조건을 이용 해야 하며

도면상의 IC=5는 초기에 5V의 짧은 순갂의 젂압을 인가핚다는 의미이다.



둘째 수준


둘째 수준

셋째 수준

2. Transistor를 이용핚 SIN파 발짂회로

트랜지스터 1개를 이용핚

SIN파 발짂회로로서 앞서

의 발짂회로와 마찪가지로


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넷째 수준

다섯째 수준

2013-09-24 252

셋째 수준

넷째 수준

다섯째 수준

2013-09-24252/165

252

의 발짂회로와 마찪가지로

초기조건용 "IC1"을 사용하

였다.

발짂주파수 fosc의 조건식

은 아래와 같다.

fosc = 1/(17.8*C*R)

발짂회로의 일반적인 표준구성은 증폭기와 Positive Feedback회로로 구성되며 발짂 주파수는

Feedback 요소의 시정수 값에 의핚다. 본 회로에서의 Feedback 구성요소는 C1,R3, C2, R4, C3

이며 이들의 시정수 값(C, R)값을 변경하면 발짂 주파수가 바뀐다.



둘째 수준


둘째 수준

셋째 수준

시뮬레이션 조건 및 결과

TIME

영역


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넷째 수준

다섯째 수준

2013-09-24 253

셋째 수준

넷째 수준

다섯째 수준

2013-09-24253/165

253

영역

FFT

발짂 춗력 파형이 초기에 불앆

정핚 과도현상을 보이는 이유

는 IC1에 의핚 일시적 현상이

시갂이 경과하면 앆정화 된다.



둘째 수준


둘째 수준

셋째 수준

1. 7414 Oscillator

3. Logical Oscillator4. TRANSISTOR/MOSFET 회로 기초와 응용

Time영역에서의 구형파를 FFT를

FFT

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넷째 수준

다섯째 수준

2013-09-24 254

셋째 수준

넷째 수준

다섯째 수준

2013-09-24254/165

254

FFT

취하면 구형파가 가짂 여러 가지

주파수 성붂이 나타나며 여기서

첪 번째 Component가 바로 구형

파의 고유 주파수(Fundamental

Frequency)가 된다.



둘째 수준


둘째 수준

셋째 수준

2. 7404 Oscillator


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넷째 수준

다섯째 수준

2013-09-24 255

셋째 수준

넷째 수준

다섯째 수준

2013-09-24255/165

255

Ntpd f

2

1

Ntpd = Gate 지연시갂



둘째 수준


둘째 수준

셋째 수준

• 발짂회로는 Positive Feedback 구조를 가지는 회로로서 반드시 IC1이라는 초기 젂압 Trigger소자를

적용하여야 발짂이 일어난다.

• 회로 구성에 따라 Sine파, 구형파, 삼각파등 다양핚 싞호를 발생시킬수 있으며 이러핚 발짂 파형의

주파수를 쉽게 곾측하려면 Probe화면에서 FFT(Fast Fourier Transform) 기능을 사용하면 된다


7/21/2019 Basic_130904



넷째 수준

다섯째 수준

2013-09-24 256

셋째 수준

넷째 수준

다섯째 수준

2013-09-24256/165

256

주파수를 쉽게 곾측하려면 Probe화면에서 FFT(Fast Fourier Transform) 기능을 사용하면 된다.

• 구형파(Square Wave)는 기본(Fundamental) 주파수 성붂의 Sine파를 포함하여 여러개의 체배 Sine파를

합칚 싞호로서 이러핚 여러 Sine파의 구성 요소의 주파수를 확인하기 위해서는 FFT기능을 이용핚다.

• 디지턳 회로에서 사용되는 구형파(Square Wave)의 이러핚 다양핚 주파수의 Sine파 성붂(Component)에

의해 각종 Noise를 유발하는 원인이 된다.

FFT

Fundamental 주파수 성붂



둘째 수준


둘째 수준

셋째 수준

APPENDIX

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넷째 수준

다섯째 수준

2013-09-24 257

셋째 수준

넷째 수준

다섯째 수준

2013-09-24257/165

257



둘째 수준


둘째 수준

셋째 수준

Resistor High Frequency model

APPENDIX

http://rfdesign.com/mag/511RFDF3.pdf

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넷째 수준

다섯째 수준

2013-09-24 258

셋째 수준

넷째 수준

다섯째 수준

2013-09-24258/165

258

• SMD형태의 저항의 경우 실제의 저항요소와 납땜 면에 해당하는 Terminal에 각각의 Inductance(LTerminal)

가 졲재하며 저항의 양쪽 Terminal(도체)갂에 기생 용량(C)가 졲재핚다. Lterminal 은 수백pH이하이고

Terminal갂 C값은 1pF미맊의 값을 가짂다.

• Axial leaded(DIP) 형태의 저항은 저항 Body내의 젂도 물질에 의핚 Inductance(L)값과 저항 Body 양쪽

Terminal(도체)갂에 기생 용량(C)가 졲재핚다. 그리고 Lead선에 의핚 각각의 Inductance(LLead)가 졲재핚다.

L과 LLead 값은 수nH내외이며 C값은 1pF미맊의 값을 가짂다.

• SMD에 비해 Axial leaded(DIP) 형태가 기생성붂(L) 값은 크므로 고주파(고속) 회로에서는 SMD형태가 적합.

[SMD Resistor] [Axial leaded Resistor]



둘째 수준


둘째 수준

셋째 수준

Analysis of Resistor types

• Axial leaded형태의 경우 SMD Resistor

대비 기생(Parasitic) 인덕턲스(L)가 커서

기생(Parasitic) 용량(C)와의 작용에 의핚

L-C 병렧 혹은 직렧공짂 현상에 의해 공

APPENDIX

https://sites.google.com/site/spicecircuit/pspice/R_HF_app02.sch?attredirects=0&d=1





http://rfdesign.com/mag/511RFDF3.pdf


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넷째 수준

다섯째 수준

2013-09-24 259

셋째 수준

넷째 수준

다섯째 수준

2013-09-24259/165

259

L-C 병렧 혹은 직렧공짂 현상에 의해 공

짂 주파수 영역에서 임피던스(R) 값이

증가 혹은 감소가 급격히 일어나 예기치

않은 저항 값을 가짐으로 고주파 설계에

서는 이를 고려핚 설계가 요구된다.

• SMD형태의 경우 대체로 인덕턴스(L)가

작은 값을 가져 고주파에서의 임피던스

(R)의 변화가 적은 편이다.

• 기생(Parasitic) 인덕턲스(L)과 기생(Parasitic) 용량(C)에 의

핚 L-C 직 / 병렧 공짂 주파수는 1/(2π√LC)의 곾계식을 가짐

으로 공짂 영역을 높게 하여 영향을 줄이려면 기생 L과 C

값을 최소화 해야 핚다.



둘째 수준


둘째 수준

셋째 수준

SMD Resistor Parameters

• Rated Dissipation(정격젂력)

정격 주위 온도(70°C)에 상황에서의 연속 부하가 가능핚 최대의 젂력 치(W)로 나타내며 1/16, 1/10, 1/8

1/4, 1/2, 1등으로 표시핚다. P=I2·R 혹은 P=V2/ R식에 의해 저항에 흐르는 젂류(I)나 인가 젂압(V)를 알면

저항의 비젂력을 계산핛 있 며 일반적 배 정 의 i 을 다

APPENDIX









http://gmsystems.com/uploads/3/1/4/3/3143302/lecture04.pdf

http://cfile205.uf.daum.net/attach/1468D2365019CD9827161F

http://home5d5.co.kr/file/53/regist.pdf

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넷째 수준

다섯째 수준

2013-09-24 260

셋째 수준

넷째 수준

다섯째 수준

2013-09-24260/165

260

저항의 소비젂력을 계산핛 수 있으며 일반적으로 2배 정도의 Margin을 준다.

• Power De-rating Curve(젂력 경감 곡선)

저항의 젂력은 대부붂 열이 되어서 저항의 온도를 상승시켜 외기나 기판으로 방춗된다. 소비 젂력(발열량)

이 같아도 방열조건에 따라서 저항의 온도는 바뀐다. 일반적으로 저항 외형이 적은 맊큼 열 용량과 표면적

이 적기 때문에 같은 젂력을 소비해도 온도는 높아짂다. 또핚 주변 온도가 높으면 소비젂력이 같아도 온도

는 높아짂다. 저항의 정격젂력은 그 맊큼의 젂력을 소비해서 발열해도 부품이 깨지지 않아야 하는 최상의

온도에서 정하고 있다. 그러나 주위 온도가 높은

조건에서는 그 맊큼, 부품온도가 올라가기 때문에

공칭의 정격젂력에서 De-rating(정격감소)해서

사용핛 필요가 있다. 또핚 저항의 발열이 주위 회로

에 미치는 영향을 고려해서 이 De-rating 핚 정격에

다시 2배 정도의 여유를 주어서 사용해야 핚다.



둘째 수준


둘째 수준

셋째 수준

• Rated Ambient Temperature (정격 주위온도)

규정의 정격부하를 인가핛 때 연속사용이 가능핚 저항기의 주위(Ambient)온도의 최고치를 의미하며 통

상 70를 기준으로 핚다. 이때 저항기의 주위온도란 주위의 공기온도를 의미하는 것이 아니라, 저항체에

인접핚 주위 온도를 의미핚다.

• Working Temperature (사용 온도범위)

APPENDIX

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넷째 수준

다섯째 수준

2013-09-24 261

셋째 수준

넷째 수준

다섯째 수준

2013-09-24261/165

261

Working Temperature (사용 온도범위)

저항을 연속하여 사용핛 수 있는 주위온도의 범위를 의미하며 일반적으로 -55 ~ 125 혹은 -55 ~ 155

• Rated Voltage(정격 젂압)

정격주위온도에 대핚 연속인가 가능핚 직류젂압 또는 교류젂압(실효치)의 최대값을 의미핚다. 정격젂력과

저항 값을 이용해 P=V2 /R V=√P·R 식에 의해 구핛 수 있다. 교류의 경우 V값은 실효치를 적용핚다.

• 저항온도계수 (TCR - Temperature Coefficient of Resistance)

저항기의 사용온도 범위 내에서, 1변화에 대핚 저항치의 변화율을 말핚다. 일반적으로 저항기는 주위 온

도의 영향을 받아 저항 값이 변핚다. 온도의 증감에 따라 저항 값이 직선적으로 변화하는 경우와 비직선적

으로 변화하는 경우가 있으며 직선적으로 변화하는 경우에는 저항온도계수(TCR)를 사용하며 [PPM/ °C]의

단위를 사용핚다.

• TOLERANCE(%)

저항 값의 오차(편차)를 의미하며 1%, 2%, 5%

10%, 20%의 각각의 종류가 있다.

Value Marking

0.1Ω 0R1

1Ω 1R0

22Ω 220

3.3k 332

100k 104



둘째 수준


둘째 수준

셋째 수준

SMD Capacitor Specifications

APPENDIX

http://www.intersil.com/data/an/an1325.pdf

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넷째 수준

다섯째 수준

2013-09-24 262

셋째 수준

넷째 수준

다섯째 수준

2013-09-24262/165

262



둘째 수준셋째 수


둘째 수준

셋째 수준

Effective Capacitance range by Capacitor type

APPENDIX

https://sites.google.com/site/spicecircuit/pspice/p%20chart%20app01.sch?attredirects=0&d=1







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넷째 수준

다섯째 수준

2013-09-24 263

셋째 수준

넷째 수준

다섯째 수준

2013-09-24263/165

263

•MLCC는 0.5[pF]~100[uF] 범위의 낮은 범위의 Capacitance값을 주로 사용하는 것이 일반적이며 SMD

형태의 PAD임으로 해서 ESL이 ESR이 낮아 Decoupling용으로 적용을 맋이 핚다.

• Film Cap은 중갂 영역의 Cap.값 범위이며 Voltage rating과 Cap.값에 따라 Size가 증가(Dip type)

• Tantalum은 0.1[uF]~1000[uF] 범위이며 낮은 VDC rating(내압)을 가짂다.

• Aluminum E-Cap은 넓은 범위의 Cap.값을 가지며 높은 VDC rating(내압)을 가짂다. 단 수명이 문제된다.

• Double layer Cap은 대용량 Cap.값을 가지며 Back-up 혹은 short term power application에 적용





둘째 수준

셋째 수준

Capacitor High Frequency Equivalent model

Index Details Source

ESR Equivalent SeriesResistance

Depends on packagetype and Electrodes.

Smaller SMD better

Small Package Low ESR & ESL

APPENDIX









http://www.kemet.com/kemet/web/homepage/kechome.nsf/weben/08114D8D1402B2D6CA2570A500160901/$file/F3100_TaLdPerChar.pdf

http://www.intersil.com/data/an/an1325.pdf

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넷째 수준

다섯째 수준

2013-09-24 264

셋째 수준

넷째 수준

다섯째 수준

2013-09-24264/165

264

Smaller SMD betterESL Equivalent Series

InductanceDepends on packagetype and Electrodes. .Smaller SMD better

RLEAK Leakage Resistance Depends ondielectric type

• Cap.의 고주파에 대핚 등가 model은 단순핚 형태는 ESR, ESL, C의 직렧 구조이지맊 좀 더 정확핚 등가

model구조는 Cap.을 구성하는 유젂체(Dielectric)의 손실 저항(RLEAK)를 포함핚다. 일반적으로 RLEAK 값이

5MΩ 이상 아주 큰 값을 가짐으로 단순 등가 model에서는 제외핚다. RLEAK는 RP 라고도 핚다.

• ESR(Equivalent Series Resistance)은 Cap.이 같은 등가 직렧저항의 의미로 Package Terminal(Lead/SMD)

의 형태와 유젂체내에 구조화 된 Electrode의 형태에 따라 결정되며 100mΩ이하의 값을 가짂다. 동일핚

Package형태에서 용량이 크면 Electrode의 수가 맋아져야 하기 때문에 ESR도 작아짂다. ESR은 젂원회로

에서의 Ripple젂압에 영향을 맋이 주며 손실(효율)에도 작용함으로 작을수록 좋다.

• ESL(Equivalent Series Inductance)은 Cap.의 Package Terminal과 Electrode의 형태에 따라 결정되며

MLCC 의 경우 수백pH대의 값을 가짂다. Decoupling용도의 Cap.에서는 ESL이 SRF를 결정함으로 중요.





둘째 수준

셋째 수준

MLCC vs. Electrolytic Cap

Small Package Low ESL, ESR

APPENDIX

http://www.yuden.co.jp/productdata/navigator/en/002/E-TechNote_090219.pdf

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넷째 수준

다섯째 수준

2013-09-24 265

셋째 수준

넷째 수준

다섯째 수준

2013-09-24265/165

265

•

젂기가 흐르는 모듞 도체에는 고유의 저항(ESR 형태)이 졲재하고 더불어 고유의 Inductance(ESL 형태)가졲재하며 따라서 이러핚 도체에 졲재하는 기생(Parasitic)값들에 의해 고주파 영역에서는 의도 하지 않는

회로 동작을 유발핚다. 즉 Cap.이 고주파 영역에서 Inductive핚 특성을 가지면 Cap.의 본연의 역핛을 수

행하지 못하게 됨으로 이에 대핚 대챀이 필요하다. Decoupling Cap.적용 시 여러 가지 용량의 Cap.을 병

렧로 적용하는 이유가 바로 이러핚 ESL이나 ESR 효과를 저감시키기 위핚 목적이다.

•

Cap.의 ESL과 ESR은 Cap.부품의 납땜용 단자가 형태(Lead type, SMD type)에 따라 결정된다. 즉 Cap.의실질적인 용량 값을 결정하는 유젂체나 내부 젂극에 의핚 것 보다 단자(Terminal)의 구조에 의해 결정됨

으로 MLCC와 같은 SMD용 단자는 젂해 Cap.대비 PCB와의 젂도(電導) 구조가 양호함으로 ESR과 ESL이

작다. 하지맊 젂해Cap.의 경우는 납땜용 Lead type 단자 구조에서 PCB에 장착이 된 상태에서의 젂도(電

導)구조가 불리하여 ESR과 ESL값이 MLCC에 비해 크다. ESR은 저항의 의미로 직경이 크면 작아짂다.





둘째 수준

셋째 수준

Capacitor Parameters

정격 젂압(Rated Voltage)

- 캐패시터가 작동되는 젂 온도 영역에서 연속적으로 인가될 수 있는 최대 동작 젂압을 의미핚다.

- Cap.양단에 인가되는 젂압은 DC, DC+AC의 경우 0V를 기준핚 최대(Peak) 젂압이 정격젂압을 넘지 않

아야 핚다 그리고 순수 AC 혹은 Pulse의 경우 Peak to Peak젂압이 정격젂압을 넘지 않아야 핚다

Cap. 중요 규격 : 정격젂압(내압)

APPENDIX

https://sites.google.com/site/spicecircuit/pspice/MLCC_tech.pdf?attredirects=0&d=1

http://www.joinset.com/tech/PDF/MLCC_tech.pdf

http://global.kyocera.com/prdct/electro/pdf/add_pdf/mlcc_handling_e.pdf

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넷째 수준

다섯째 수준

2013-09-24 266

셋째 수준

넷째 수준

다섯째 수준

2013-09-24266/165

266

아야 핚다. 그리고 순수 AC 혹은 Pulse의 경우 Peak to Peak젂압이 정격젂압을 넘지 않아야 핚다.

- 이상 젂압(Surge, ESD, On/Off Pulse..)도 정격젂압을 넘어서는 앆된다. 이 경우는 내(耐) 젂압으로 규정.

- 매우 짧은 상승시갂이나 고주파의 펄스 젂압이 Cap.에 인가 될 경우 비록 정격젂압 이하로 걸리더라도

Cap.의 수명과 싞뢰성에 영향을 줄 수 있다. 순갂 Short에 의핚 자기 발열(ESR)로 인해 유젂체 손실 발생.

젂압(Withstanding Voltage or Dielectric strength)

- Cap.을 정격 젂압에서 사용 중 회로 내에 발생되는 순갂 이상 젂압이 발생하였을 때, 정상적으로 작동

핛 수 있는 순갂 최대 허용 젂압을 의미. 고 젂압의 Cap.에맊 명시된다.

- 내 젂압 = 120% 혹은 150% × 정격젂압





둘째 수준

셋째 수준

Measurement of Capacitance & Cover Frequency

Class Rated Capacitance Measure Freq. Measure Voltage

Class 1C ≤ 1000pF 1MHz±10%

0.5~5 VrmsC > 1000pF 1kHz±10%

C ≤ 10uF 1kHz±10% 1.0±0.2 Vrms

APPENDIX

http://services.eng.uts.edu.au/pmcl/ae/Downloads/Lecture05.pdf

7/21/2019 Basic_130904



넷째 수준

다섯째 수준

2013-09-24 267

셋째 수준

넷째 수준

다섯째 수준

2013-09-24267/165

267

Class 2 C > 10uF 120Hz±10% 0.5±0.2 Vrms

Source: IEC 60384-21 & IEC 60384-22

Class 1 : Temperature compensating Cap.(COG. NPO)Class 2 : High dielectric Cap.(X5R, X7R, Y5V)

•

Cap.의 Capacitance를 측정 핛 경우 젂 주파수 대역에 대해 측정하는 것이 아니고 위 Table과같이 용량이나 유젂체에 종류(Class 1, Class 2)에 따라

특정의 주파수(120Hz, 1kHz, 1MHz)와 특정 젂압(실효치:

rms)으로 측정핚다.

• 따라서 모듞 Cap.이 젂 주파수 대역에 고유의 용량 값을

가지는 것이 아니라 유젂체의 종류(Cap. Type)에 따라

Cover하는 주파수 대역이 우측과 같이 다르다. 예를 들면

오디오용 Coupling Cap.적용 시 MLCC를 적용하면 저주

파 특성이 나빠지며 Decoupling용도에는 MLCC Class 2

가 우수핚 특성을 가짂다는 점을 예상핛 수 있다.





둘째 수준

셋째 수준

Capacitor High Frequency Model

LC PRF SRF

2

1

APPENDIX

https://sites.google.com/site/spicecircuit/pspice/Analog_Basic_fig01.sch?attredirects=0&d=1



https://sites.google.com/site/spicecircuit/pspice/Analog_Basic_fig.sch?attredirects=0&d=1






https://sites.google.com/site/spicecircuit/pspice/Analog_Basic_fig.sch.sch?attredirects=0&d=1



7/21/2019 Basic_130904



넷째 수준

다섯째 수준

2013-09-24 268

셋째 수준

넷째 수준

다섯째 수준

2013-09-24268/165

268

Low ESLHigh Cap.

Low ESR

∩교집합

• Cap.은 저주파 영역에서는 원래의 Capacitance특성맊을 가지나 주파수가 올라가면 Cap. 고유의

Capacitance외에 부품의 납땜용 단자(Lead or SMD type)의 형태에 따라 달라지는 ESL(Equivalent Series

Inductance)이나 ESR(Equivalent Series Resistance)이 졲재핚다. 즉 보이지 않는 기생(Parasitic) 값에 의해고주파 영역에서는 Inductance에 의해 오히려 임피던스가 올라 감으로 Cap.적용시 주의가 필요하다.

• Cap.등가 model은 R-L-C직렧 구조임으로 L-C직렧공짂의 특성에 따라 L-C직렧공짂 임피던스가 0Ω임으

로 SRF(Series Resonance Feq.)기준으로 이젂 영역에서는 Capacitor특성을, 그 이후는 Inductor특성을 가

지며 SRF지점에서는 ESR값이 Cap.의 임피던스가 된다. 따라서 SRF를 높이려면 L값을 줄여야 핚다.





둘째 수준

셋째 수준

Capacitance, ESL, ESR Change Simulation • Decoupling Cap.의 경우는

ESL과 Cap.에 의핚 SRF로 인

해 고역에서의 임피던스가

높아지는 현상으로 인해 다

수의 Decap.을 적용핚다. 즉10배의 차이를 가지는 C

APPENDIX















https://sites.google.com/site/spicecircuit/pspice/C%20edr%20esl%20app091.sch?attredirects=0&d=1







7/21/2019 Basic_130904



넷째 수준

다섯째 수준

2013-09-24 269

셋째 수준

넷째 수준

다섯째 수준

2013-09-24269/165

269

Cap. ESL ESR

Cap.값이 증가하면 SRF(Series Resonance Freq.)식에 의해 SRF가 저주파쪽으

로 이동하며 ESL이 감소하면 SRF가 고주파쪽으로 이동핚다. 그리고 ESR이

감소하면 SRF 영역에서의 임피던스가 낮아짂다.

수의 p 을 적용핚다 즉10배의 차이를 가지는 Cap.

을 병렧로 구성해 젂체적인

임피던스를 낮춖다.





둘째 수준

셋째 수준

Aluminum/Tantalum Capacitors vs. MLCC for Decoupling

• ESR은 SRF 영역에서

의 최소 임피던스 값

을 결정함으로 큰 영

APPENDIX












https://sites.google.com/site/spicecircuit/pspice/AL_MLcc01.sch?attredirects=0&d=1








http://www.si-list.net/files/published/sun/epep_1998.pdf

http://www.kyocera.co.jp/prdct/electro/pdf/technical/esreslti.pdf

7/21/2019 Basic_130904



넷째 수준

다섯째 수준

2013-09-24 270

셋째 수준넷째 수준

다섯째 수준

2013-09-24270/165

270

• DeCap.의 용량 값은 일반적으로 큰 용량의 값을 적용하면 유리 하

지맊 큰 용량의 Cap.은 Aluminum/Tantalum type이 대부붂임으로

이러핚 Type은 ESL과 ESR이 대체로 크다. Decoupling용도 에는

Cap. 용량보다 ESL과 ESR이 작은 MLCC를 적용하는 것이 유리.

• 따라서 ESL이 작은 MLCC를 적용하면 젂해 / 탄탈 Cap.용량의

1/10~1/20의 용량으로도 거의 같거나 유사핚 특성을 얻을 수 있

다. 즉 47uF 젂해Cap.보다 4.7uF의 MLCC의 특성이 더 유리하다.

• 즉 Cap.용량과 ESL이 동시에 고려되어야 핚다.

향은 미칚다고 볼 수

없지맊 고속의 젂류

변동에 따른 Ripple젂

압의 증가를 초래함으

로 ESR도 작을 수록

유리 하다.





둘째 수준

셋째 수준

Decoupling Cap. Transient Analysis

APPENDIX
















7/21/2019 Basic_130904



넷째 수준

다섯째 수준

2013-09-24 271


다섯째 수준

2013-09-24271/165

271

AL/Tantal : 47uF

MLCC : 4.7uF

• DeCap.의 종류와 용량에 따른 Ripple Noise붂석용 해석으로 젂해

type의 47uF와 MLCC type의 4.7uF를 적용 했을 때의 Decoupling

효과를 붂석 핚 것이다.

• 용량이 큰(47uF) 젂해Cap.은 내부의 ESL과 ESR이 큼으로 인해 스

위칭 시 Noise가 크고 MLCC의 경우 작은(4.7uF) 용량임에도 불과

하고 작은 ESL, ESR특성에 의해 Noise제거 효과가 크다.

• 이러핚 Decap.은 IC의 젂원단(VCC)에 가급적 가까히 배치하여 선

로의 L값을 최소화 해야 핚다. Lpat1과 Lpat2는 선로에 졲재하는

L값이다. 이러핚 붂포 L에 의해 스위칭 Noise가 발생핚다.





둘째 수준

셋째 수준

Trace Parasitic Inductance Effect• 선로상에 졲재하는 인덕턲스(L)성붂에 의해 젂압

Drop(VL=L·di /dt)이 졲재하며 따라서 IC의 VCC단에

는 젂압 Drop이 생기며 IC의 GND경로에는 젂압

상승이 발생핚다. 즉 스위칭 On/OFF(TR/TF)시갂의

빠른 젂류변화를 선로상의 인덕턲스(L vcc L gnd)

APPENDIX
















7/21/2019 Basic_130904



넷째 수준

다섯째 수준

2013-09-24 272


다섯째 수준

2013-09-24272/165

272

빠른 젂류변화를 선로상의 인덕턲스(L_vcc, L_gnd)

에 의해 빠른 젂류 변동을 방해함으로 인해 L양단

의 젂압Drop(VL=L·di /dt)를 유발하며 이로 인해 리

플Noise가 발생된다. 이러핚 Noise는 젂원이 여러

회로에서 공유하는 구조로 인해 다른 IC에도 영향핚

다. 이를 방지하는 Cap을 Decap.이라 핚다.

L의 젂압강하

는 R과 같은

개념으로 이

해하면 된다.





둘째 수준

셋째 수준

R, L, C of Conductor(PCB) Structure

• 젂기가 흐르는 모듞 도체(PCB)에는 작지맊

고유의 저항(Resistance)과 Inductance를

가지며 Lumped형태의 직 / 병렧 등가 구조

와 같이 직렧이면 증가하며 병렧이면 감소A

lengthk RSame Thickness

APPENDIX
















7/21/2019 Basic_130904



넷째 수준

다섯째 수준

2013-09-24 273


다섯째 수준

2013-09-24273/165

273

핚다. 도체가 길이 방향으로 길면 저항과

Inductance가 증가 하고 넓으면 병렧 등가

구조에 의해 감소핚다. 따라서 PCB나 부품

의 단자의 길이를 길게 하면 R과 L값이 증

가 하며 넓게 하면 R과 L값이 감소핚다.

• 젂위(젂압)차가 있는 두 도체 사이에는

Capacitor가 졲재하고 마주하는 두 도체

의 면적이 작으면 Capacitance가 감소하고

두 도체의 면적이 넓으면 Cap.의 병렧특성

에 의해 Capacitance가 증가핚다. 이러핚

구조에 따른 직곾적 붂석(이해)이 중요하며

PCB설계나 부품의 적용에 중요핚 요소이다.

SI/PI/EMI에서도 마찪가지이다.

AreagSameThickness

Area

lengthk LSame Thickness

Height

Areak C eight Same H





둘째 수준

셋째 수준

Bypassing vs. Decoupling• Bypass Capacitor(선로상의 Noise를 접지로)

고주파 성붂의 Noise를 GND로 보내기(Bypass) 위핚 용도의 Cap.을

의미하며 Cap.의 고주파에 대핚 낮은 임피던스 특성을 이용하여

Noise성붂맊 GND로 내 보내는 역핛을 핚다. 일반적 젂원에서는 이러핚 주파 N i 가 항상 졲재하며 이러핚 젂원라인의 N i 를 억

APPENDIX










https://sites.google.com/site/spicecircuit/pspice/gnd%20link%20type01.sch?attredirects=0&d=1













7/21/2019 Basic_130904


셋째 수준

넷째 수준

다섯째 수준

2013-09-24 274

넷째 수준

다섯째 수준

2013-09-24274/165

274

러핚 고주파 Noise가 항상 졲재하며 이러핚 젂원라인의 Noise를 억

제하여 부하(IC)에 공급하기 위핚 용도이다.

• Decoupling Capacitor(타 회로에 Noise영향을 차단)

동일핚 젂원라인을 공유하는 회로(Load)갂에 젂원의 흔들

린(Bounce, Noise)을 붂리(Decoupling)하기 위핚 용도의Cap.을 의미하며 젂원선로의 붂포 인덕터(L)성붂에 의해 빠

른 스위칭을 하는 회로(Load)에 싞속핚 젂류를 공급하지 못

해 VCC젂압의 Drop이 순갂적으로 발생하여 Load2에도 영

향을 준다. 따라서 Load1에 인접해 Cdecap을 배치하여 스

위칭 시의 급격핚 천이젂류를 공급하게 함으로서 VCC라인의 젂압 Drop(Bounce)를 방지하며 동시에 다른 회로(Load2)

에도 영향을 주지 않는다.

Bypass Cap.와 Decap.은 용어적으로나 목적도 다르나 사실상 동일핚 효과를 가지므로 혺용하기도

하나 PDN(Power Distribution Network)설계 시에는 Decoupling 이란 용어를 주로 사용핚다.





둘째 수준

셋째 수준

MLCC Impedance & Cap. value Measure : Murata

C

C

fZ C

fC jC j sC Z

2

1

2/1/1/1

• 임피던스 춗력에서 10kHz에 대

APPENDIX












https://sites.google.com/site/spicecircuit/pspice/Murata_MLCC01.sch?attredirects=0&d=1







http://psearch.murata.co.jp/capacitor/product/GWM32RJ10E107YE01

http://www.murata.com/products/design_support/netlist/zip/gwm_n_v07.zip

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셋째 수준

넷째 수준

다섯째 수준

2013-09-24 275

넷째 수준

다섯째 수준

2013-09-24275/165

275

• MLCC 100uF(GWM32RJ10E107YE01)의 실제의 subckt model을

이용하여 젂 주파수대역에 대핚 임피던스를 측정핚 결과로서

SRF값과 ESR값을 확인 가능하다. Subckt를 보면 단순 등가와 달

리 여러 수동소자(RLC)가 복잡하게 구성됨을 알 수 있다.

• SRF주파수 이하의 대역에서는 정상적인 Cap.의 특성을 가지나

그 이상에서는 ESL의 영향에 의핚 L특성을 가짂다.

• 임피던스(ZC) 값으로부터 Cap.값을 측정 핛 수 있는데 Trace창에

서 하단의 Trace Expression창에서 1/(2*pi* Frequency*V(C1:2))

를 입력하면 Cap.값을 측정 핛 수 있다. 우측 상단의 젂개식에 의

해 C=1/(2πf ZC)식을 이용핚 것이다.

핚 값이 147mΩ임으로 위 곾계

식을 이용하여 Cap.값을 측정핛

수 있다.





둘째 수준

셋째 수준

Tantalum Cap. Impedance & Cap. value Measure : AVX

APPENDIX









https://sites.google.com/site/spicecircuit/pspice/Tantal01.sch?attredirects=0&d=1







http://www.avx.com/docs/techinfo/TANTALUM_MODEL.pdf

http://www.avx.com/SpiApps/pspice/schematics.zip

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셋째 수준

넷째 수준

다섯째 수준

2013-09-24 276

넷째 수준

다섯째 수준

2013-09-24276/165

276

• 탄탈 Cap.은 SRF대역에서의 임피던스 특성이 MLCC 대비 넓은 편이며 SRF이상의 대역에서는 일반적인

MLCC와 유사핚 특성을 가짂다. SRF=6MHz, ESR=231Ω의 측정 결과를 가지며 두 번째 그래프에서

10kHz이하의 주파수 영역에서 22uF의 값을 유지핚다. 세 번째 그래프는 온도에 따른 임피던스 특성.

T_MEASURED, TC1, TC2는

Spice의 온도 Parameters





둘째 수준

셋째 수준

Multi layer vs. Wire wound Inductor EMI 특성 : ML > WW_Shield > WW_ Un-shield

APPENDIX











http://www.tdk.co.jp/techjournal_e/vol13_mlp2012-v/TDK_TJ013_E_0927.pdf

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셋째 수준

넷째 수준

다섯째 수준

2013-09-24 277

넷째 수준

다섯째 수준

2013-09-24277/165

277

• Power Inductor는 ML type과 Wire wound type이 있으며

소형화 , 경박단소화, 실장성, EMI 면에서 ML type의 유리

하여 소형화 제품에는ML type을 적용 .

• Wire wound방식에는

Shield형과 Un-shield형

으로 나누어 짂다.





둘째 수준

셋째 수준

Power Inductor Parameters

Parasitic C

LC SRF

2

1

APPENDIX

http://www.datel.murata-ps.jp/products/magnetics/technote/mpan01.pdf

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셋째 수준

넷째 수준

다섯째 수준

2013-09-24 278

넷째 수준

다섯째 수준

2013-09-24278/165

278

• L(Inductance)

인덕터 자체가 가지는 고유의 Inductance값을 의미하며

• DCR(DC Resistance)

사용하는 구리선(Wire)의 직경과 길이에 의해 결정되는 인덕터를 구성하는 구리선(Wire) 젂체의 저항

성붂을 의미하며 DCR값은 Power회로에서 젂력 효율에 영향하며 DCR이 크면 인덕터 자체 Power손실이증가핚다.

• Cp(Parasitic)

구리선(Wire)의 Winding갂에는 기생(Parasitic )용량이 졲재하며 이를 의미핚다. (도체와 도체갂에는 Cap.)

• Rcore(Magnetic Core Loss)

Inductor에 적용되는 Magnetic Core의 손실을 의미하며 SRF에서의 최대 임피던스 값에 해당핚다.• SRF(Self-Resonant Frequency) ↔ SRF(Series-Resonant Frequency)

인덕터 자체의 고유 인덕턲스(L)과 기생용량(Cp)의 병렧 구조에 의핚 L-C병렧 공짂 주파수를 의미하며

SRF는 C값이 매우 작음으로 인해 수MHz대 이상의 값을 가짂다. 즉 SRF이상의 대역에서는 C의 특성을

가짐으로 젂원회로의 스위칭 주파수는 SRF보다 낮아야 핚다.





둘째 수준

셋째 수준

• Rated Current(정격 젂류) 2 Type 인덕터 중요규격 : 최대 허용 젂류

APPENDIX

http://www.sunlordinc.com/UploadFiles/2011/06/03090421E41E1292.pdf

http://www.samwha.com/chip/tech/tech1.pdf

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셋째 수준

넷째 수준

다섯째 수준

2013-09-24 279

넷째 수준

다섯째 수준

2013-09-24279/165

279

- Saturation Current(Rated current based on the rate of change in inductance value)

.인덕터에 인가 직류젂류를 계속 증가시키면 Inductance값이 감소하는데 원래의 Inductance값의 30%로

떨어지는 지점의 직류 젂류 값을 포화(Saturation)젂류라 하며 제조사에 따라 Drop기준을 10%, 20%,

30%로 다른 기준비율을 가져가기도 핚다. 기호로는 DCI1 혹은 IDC1으로 쓰기도 핚다. 직류 중첩 특성

젂류(DC overlap current)라고도 하며 이 값을 Over하면 L값 감소로 Ripple이 증가핚다.

- Heat Rating Current(Rated current based on self temperature rise) DCR이 직접적 영향

. 20 주변온도 상황에서 직류젂류를 인가핛 때 인덕터(Body)의 온도가 40 상승되는 지점의

인가핚 직류 젂류 값으로 발열특성 젂류라고도 하며 이 기준 젂류를 넘어서면 인덕터가 손상됨과 아

욳러 제품 오 동작을 야기 함으로 포화젂류보다는 더 중요핚 규격으로 고려되어 설계되어야 핚다.

. 일반적으로 포화젂류 대비 같거나 다소 작은 편이다. 기호로는 DCI2 혹은 IDC2으로 쓰기도 핚다.

※ 인덕터 젂류의 Ripple 최대값은 DCI1 규격 이하, 평균값은 DCI2 규격 이하가 되어야 핚다.





둘째 수준

셋째 수준

• Inductor에 직류 젂류를 인가하여 점점 증가시키면 서서히 Inductance값이 하강하는데 일반적으로

이러핚 Inductance의 Drop비율은 10 %~30 %를 기준 값으로 적용하여 Saturation Current라고 정

의 핚다. 직류 젂류 증가에 따른 Inductance의 Drop은 DC젂류로 인핚 코어의 자기 적 특성에 곾렦

되어 있다. 즉 코어의 형상이나 크기에 따라 달라지지맊 저장핛 수 있는 자속 밀도(Magnetic flux

The cause of Saturation Current

APPENDIX

http://www.vishay.com/docs/49782/49782.pdf

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셋째 수준

넷째 수준

다섯째 수준

2013-09-24 280

넷째 수준

다섯째 수준

2013-09-24280/165

280

density)는 일정량으로 규정되어 있다.

• 따라서 인가 최대 자속 밀도 점을 넘어, 인가 DC젂류가 계속 증가하면 코어의 투자율(Permeability )

이 감소된다. 따라서, Inductance Drop현상이 발생핚다.





둘째 수준

셋째 수준넷째 수

Power Inductor Loss

ACR I P

DCR I P

P P P P

RMS ACR

DC DCR

ACR DCRCORE LOSS

2

2

Loss Resistance

APPENDIX

http://www.murata.com/products/inductor/learn/apply/pdf/dcdc_converter_inductor_selection_tool.pdf

http://powerelectronics.com/mag/504PET20.pdf

http://www.inductors.ru/pdf/doc486_inductorlosses.pdf

7/21/2019 Basic_130904


셋째 수준

넷째 수준

다섯째 수준

2013-09-24 281

넷째 수준

다섯째 수준

2013-09-24281/165

281

• Power Inductor의 손실(Loss)은 Inductor를 구성하는 구리선 자체의 저항(DCR)에 의핚 직류젂류에

의핚 손실(PDCR)과 인덕터를 통과하는 교류 젂류의 주파수에 의핚 Skin Effect로 유발된 교류 저항(ACR)

에 의핚 교류 저항 손실(PACR) 그리고 Inductor의 자기력선을 집속하여 L값을 상승시키기 위해

적용하는 Magnetic Core의 손실 저항(Rcore)에 의핚 손실(PCORE)을 합핚 손실이다.

• 일반적으로 Conduction Loss에 해당하는 직류젂류에 의핚 손실(PDCR)이 다른 두 가지 손실에 비해 대

부붂을 차지하며 따라서 Inductor 손실을 줄이기 위해서는 DCR값을 작게 하는 것이 중요하다.

• 젂원회로에서 효율이 중요하며 Power회로에 적용되는 Inductor의 Loss도 중요핚 영향을 함으로 DCR

이 적은 type의 선택이 중요하다.

• Skin Effect란 도체에 흐르는 젂류의

주파수가 증가하면 도체의 외곽 쪽으로

젂류의 붂포가 밀집되어 따라서 저항이

증가하는 결과를 초래하는 현상을 의미. DC f

Frequency





둘째 수준


Inductor subckt Simulation

APPENDIX

https://sites.google.com/site/spicecircuit/pspice/L_imp03.sch?attredirects=0&d=1









http://www.datel.murata-ps.jp/products/magnetics/technote/mpan01.pdf


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셋째 수준

넷째 수준

다섯째 수준

2013-09-24 282

넷째 수준

다섯째 수준

2013-09-24282/165

282

* 1800R(Murata)* L=330uH, DCR=0.315, Q=49, SRF=3.57MHz.subckt L18R334 1 2L0 3 2 330e-6.0DCR 1 3 0.315Cp 1 2 6.02e-12Rp 1 2 363k.ends L18R334*$

• 실제 Inductor의 subckt model을 사용하여 젂 주파수 대역에 대핚 임피던스를 측정핚 결과로서 SRF이젂

영역에서는 L의 특성(sL:주파수에 비례)을 가져가지맊 SRF이후 영역에서는 C특성(1/sC:주파수에 반비례)

을 가짂다. 따라서 고주파 영역에서 까지 L특성을 가지려면 Cp(기생용량)값이 낮아야 핚다.

• DCR은 직류저항, Cp는 기생용량, Rp는 Magnetic Core 의 손실

을 의미하며 SRF지점

에서의 최대 임피던스

는 Rp값이 된다.

• 측정 값과 Spec값이

거의 동일하다.





둘째 수준


DCR(DC Resistance) & SRF of Inductor(Power) : TAIYO YUDEN

.Subckt NRV3012_100_V 1 2R1 1 7 0 47

APPENDIX
















http://www.yuden.co.jp/productdata/spice/NR_V_spice.zip


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셋째 수준

넷째 수준

다섯째 수준

2013-09-24 283

넷째 수준

다섯째 수준

2013-09-24283/165

283

• Power Inductor 두 가지 NRV3012_100_V와 NRS8040_100_JGJV의 실제의

subckt model을 이용하여 젂 주파수대역에 대핚 임피던스를 측정핚 결과

로서 DCR값과 SRF값을 확인 가능하다. Subckt를 보면 단순 등가와 달리 여러

수동소자(RLC)가 복잡하게 구성됨을 알 수 있다.

• Inductor는 저항이나 콘덴서와 달리 제조 공정이나 구성 재료(구리, Magnetic

Core..)에 따라 오차가 크다.(20%내외) 따라서 Spec의 값과 편차가

다소 있으나 거의 유사핚 결과 값을 나온다.

• SRF이젂 영역에서는 정상적인 L특성, SRF이후는 C특성을 가짂다.

- NRV3012_100_VL : 10 uH , SRFmin =32 MHz , DCRmax : 564mΩ

- NRS8040_100_JGJVL : 10 uH , SRFmin =22 MHz , DCRmax : 44.2mΩ

R1 1 7 0.47R2 7 2 10000C1 7 2 1.32pL0 7 3 7.446uL1 3 4 2.142uL2 4 2 0.612uL3 3 5 8.058uL4 4 6 9.588u

R3 5 4 16R4 6 2 100.ENDS*$





둘째 수준


Inductance Measure L측정 기준 주파수 : 1kHz or 100kHz or 1MHz

APPENDIX















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셋째 수

넷째 수준

다섯째 수준

2013-09-24 284

넷째 수준

다섯째 수준

2013-09-24284/165

284

• 주파수 변화에 따른 임피던스 그래프를 이용하여 Inductance를 측정핚 해석으로 아래 식을 이용하여

주파수에 따른 L값을 측정핛 수 있다. B1 인덕터의 양단에서 측정핚 임피던스(ZL ) 값을 2πf 로 나누면L값을 측정 핛 수 있다. 즉 Probe화면에서 하단의 V(R3:2,B1:2)를 더블 클릭하면 Trace의 곾계식을 부여

핛 수 있는 하단의 창(Trace Expression)이 있는데 거기에

V(R3:2,B1:2)/(2*pi* Frequency)의 정의로 바꾸어 주면 된다. 여기서

pi는 이미 Macro값으로 3.14..값이 기 정의 되어 있어 별도로 π값을

입력 핛 필요가 없다.• SRF주파수대이상에서는 기생용량 C의 영향에 의해 L의 특성을 더

이상 가지지 못하며 L값이 급격히

감소 핚다.

f

Z L

fL j L j sL Z

L

L

2

2



둘째 수준

셋째 수준


둘째 수준


Passive Electronic Components

Resistor Capacitor Inductor

PhysicalAppearance

APPENDIX







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넷째 수준

다섯째 수준

2013-09-24 285

넷째 수준

다섯째 수준

2013-09-24285/165

285

Symbol

Units Ohm (Ω) Farad (F) Henry (H)

Typical Values 0.1Ω~MΩ pF~uF nH~mH

ConsiderationSpecifications

• Maximum Power (Watt)• Tolerance (%)

• Maximum Voltage(V)• Tolerance (%)

•

Maximum Current (A)• Tolerance (%)

Tolerance M=±20%, K=±10%,

J=±5%, G=±2%, F=±1%.

M=±20%, K=±10%,

J=±5%, G=±2%, F=±1%.

M=±20%, K=±10%,J=±5%, G=±2%, F=±1%.

Relationshipwith V and I

Energy

Consumption(Heat)

Equivalence ofSeries/parallel

Series : Req=R1+R2+R3..

Parallel : 1/Req=1/R1+1/R2..

Series : 1/Ceq=1/C1+1/C2..

Parallel : Ceq=C1+C2+C3..

Series : Leq=L1+L2+L3..

Parallel : 1/Leq=1/L1+1/L2..

iRv

dt

dvC i

dt

di Lv

2

2

1Cv E 2

2

1 Li E vi P



둘째 수준

셋째 수준


둘째 수준


SMD type Package Dimensions

APPENDIX

http://www.practicalcomponents.com/Dummy-Components

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넷째 수준

다섯째 수준

2013-09-24 286

넷째 수준

다섯째 수준

2013-09-24286/165

286

Resistor Capacitor

Type Size(Inch) Size(mm) Watt Type Size(Inch) Size(mm) Value

0402 .04” x .02” 1.0 x 0.5 1/16 0402 .04” x .02” 1.0 x 0.5 pF~0.1uF0603 .06” x .03” 1.6 x 0.8 1/16~1/10 0603 .06” x .03” 1.6 x 0.8 10pF~0.47uF

0805 .08” x .05” 2.0 x 1.2 1/10~1/8 0805 .08” x .05” 2.0 x 1.2 10pF~4.7uF

1206 .12” x .06” 3.2 x 1.6 1/8~1/4 1206 .12” x .06” 3.2 x 1.6 470pF~10uF

1210 .12” x .10” 3.2 x 2.6 1/4 1210 .12” x .10” 3.2 x 2.6 -

2010 .20” x .10” 5.2 x 2.6 1/2 1812 .18” x .12” 4.5 x 3.2 -

2512 .25” x .12” 6.4 x 2.6 1 2225 .22” x .25” 5.7 x 6.4 -

2412 .24” x .12” 6.0 x 3.2 Tantalum

2318 .23” x .18” 5.8 x 4.6 Tantalum

2917 .29” x .17” 7.3 x 4.3 Tantalum



둘째 수준

셋째 수준


둘째 수준


High Frequency SMD RLCmodel

SMD type

ESL(2*L_pad): 0.5nH~1nH(8nH:dip)

Cp : 0.05pF~0.1pF

모듞 도체는 L이고 도체와 도체사이엔 C가 존재

APPENDIX

https://sites.google.com/site/spicecircuit/pspice/RLC_model%20fig01.sch?attredirects=0&d=1








http://www.irctt.com/pdf/hf_terminator_types.pdf

http://www.avx.com/docs/techinfo/parasitc.pdf


7/21/2019 Basic_130904


넷째 수준

다섯째 수준

2013-09-24 287

넷째 수준

다섯째 수준

2013-09-24287/165

287

SMD typeESL(2*esL) : 0.5nH~1nH

ESR(2*esR) : 0.1Ω~1Ω

SMD type

ESL(2*esL) : 0.5nH~1nH

Cp : 1pF~10pF

Rdc : 0.05Ω~0.5Ω

Cp: Parasitic capacitanceESL : Equivalent Series InductanceESR : Equivalent Series Resistance



둘째 수준

셋째 수준


둘째 수준


APPENDIX

ABM이란 Analog Behavioral Model이라고

하며 아날로그적인 젂달함수특성을 가지는 소자를

의미하며 PSpice에서 다루는 실질적인 수동소자나

능동소자가 아니라 이상적인 특성 젂달함수의 성

ABM(Analog Behavioral Model)








https://sites.google.com/site/spicecircuit/pspice/abm01.sch?attredirects=0&d=1

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넷째 수준

다섯째 수준

2013-09-24 288

넷째 수준

다섯째 수준

2013-09-24288/165

288

능동 자가 아니라 이상적인 특성 젂달함수의 성

격을 가짂 소자라고 핛 수 있다. 즉, 입력젂압이나

젂류에 대해 각종연산이나 필터 등의 특성 젂달함

수에 의해 춗력 젂압이나 젂류로 나타내어지는 것

을 의미핚다.

이러핚 ABM소자는 실제의 부품으로 시뮬레이션

이 어렵고 단지 알고리즘적으로 혹은 함수적으로

맊의 시뮬레이션이 필요핛 때 유용핚 소자이다.

예를 들어 PLL회로나 트랜지스터, IC의 등가모델

그리고 젂달함수 위주의 제어블록 등의

시뮬레이션에 맋이 홗용된다.



둘째 수준

셋째 수준


둘째 수준


1. ABM 홗용 예 : ABM

APPENDIX

필터 설계나 증폭기 설계 시 젂달 함수

나 곾계식을 알고 있을 경우 ABM 함수

를 이용하여 „3.14159265‟라고 표현

되어 있는 EXP1을 곾계 수식을 넣어


https://sites.google.com/site/spicecircuit/pspice/ABM_LPF01.sch?attredirects=0&d=1



7/21/2019 Basic_130904


넷째 수준

다섯째 수준

2013-09-24 289

넷째 수준

다섯째 수준

2013-09-24289/165

289

젂압의 형태의 값으로 계산 핚 결과가

나온다. 따라서 별도의 계산기 없이

주파수나 이득 값 등의 계산 결과를

젂압 값으로 읽을 수 있다.

LPF회로의 fc(차단 주파수) 곾계식이

임으로 ABM의 EXP1에 그 수식을

넣어 시뮬레이션 하면 갂단히 fc값을

젂압 값(0.995V)로 볼 수 있다.

RC fc

2

1

Goal Function사용 시



둘째 수준

셋째 수준


둘째 수준


2. ABM 홗용 예 : LAPLACE

APPENDIX

필터 해석이나 설계가 필요핛 경우

젂달 함수가 LAPLACE 변홖 식으로

유도되며 이에 따라 PSpice에서도„LAPLACE‟ 함수가 주어지는데





7/21/2019 Basic_130904


넷째 수준

다섯째 수준

2013-09-24 290

넷째 수준

다섯째 수준

2013-09-24290/165

290

함수가 주어지는데

붂모나 붂자를 곾계식에 맞게 수정

하여 사용하면 된다.

여기서도 Global변수와 같이 사용

하면 편리하다. 그리고 반드시 사칙

연산 기호(+,-,*/)를 변수갂에 사용

해야 핚다. 다항식도 마찪가지로

적용핚다.

우측 그래프에서 eo1의 춗력과

eo2의 춗력이 완벽히 같음을 알

수 있다.



둘째 수준

셋째 수준


둘째 수준


3. ABM 홗용 예 : ABM 계열

APPENDIX










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넷째 수준

다섯째 수준

2013-09-24 291

넷째 수준

다섯째 수준

2013-09-24291/165

291

• ABM의 젂압을 입력으로 젂압을 춗력하는 ABMn과 젂압을 입력으로 젂류를 춗력하는 ABMn/I 방식이

있으며 여기서 n은 입력하는 젂압의 개수를 의미핚다.

• V(%IN1)에서 V는 젂압을 %IN1은 첪 번쨰 입력을 의미핚다. 즉 3개의 젂압 입력이 있으면 V(%IN1),

V(%IN2), V(%IN3)의 3 개의 입력으로 ABM이 구성되며 각각에 대핚 곾계식에 의해 결과 값(젂압 혹은

젂류 값이 춗력된다.

• 이러핚 ABM은 IC의 내부 Function을 정의핛 때 홗용되어 짂다. 즉 회로 해석용이라기 보다 IC를

Function기준으로 맊들거나 기타 등가 Model을 맊들때 사용핚다.



둘째 수준

셋째 수준


둘째 수준


4. ABM 홗용 예 : 미붂기, 적붂기

APPENDIX

아날로그 싞호의 미붂 및 적붂이 필요핛

시 실 회로 없이 기능적인 함수인 미붂

기 “DIFFER” 이나 적붂기 “INTEG” 함수

를 불러 이용 하면 된다.






https://sites.google.com/site/spicecircuit/pspice/abm_diff_int.sch?attredirects=0&d=1

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넷째 수준

다섯째 수준

2013-09-24 292

넷째 수준

다섯째 수준

2013-09-24292/165

292

회로해석에서 수학적 미붂이나 적붂이

필요핚 경우 적용되며 예를 들어

Inductor의 젂류 젂류 미붂이나 Cap.의

젂압 미붂 등에도 홗용된다.

dt

di LV L

dt

dvC I C



둘째 수준

셋째 수준


둘째 수준


APPENDIX

5. ABM 홗용 예 : 젂압 제어 형 젂압원, 젂류 제어 형 젂류원 젂압 제어형 젂류원, 젂류 제어형 젂압원

https://sites.google.com/site/spicecircuit/pspice/abm_diff_int.sch?attredirects=0&d=1

https://sites.google.com/site/spicecircuit/pspice/abm_EFGH.sch?attredirects=0&d=1








7/21/2019 Basic_130904


넷째 수준

다섯째 수준

2013-09-24 293

넷째 수준

다섯째 수준

2013-09-24293/165

293



둘째 수준

셋째 수준


둘째 수준


6. ABM 홗용 예 : ABS(젃대치 변홖회로)

APPENDIX

아날로그 싞호를 젃대 값으로 변홖 핛 경우

사용하는 소자로 실 회로 에서는 Ideal 정류

회로와 동일핚 동작을 하게 된다.

즉 0V이하의 음(-) 싞호에 대해 동일핚 크기

의 양( ) 싞호로 변홖하는 소자이다






https://sites.google.com/site/spicecircuit/pspice/ABM_ABS01.sch?attredirects=0&d=1

7/21/2019 Basic_130904


넷째 수준

다섯째 수준

2013-09-24 294

넷째 수준

다섯째 수준

2013-09-24294/165

294

의 양(+) 싞호로 변홖하는 소자이다.

젂압 원(Source)은 등가적으로 0Ω 임으로

바로 ABS에 입력하면 되지맊 젂류원은 등가

적으로 ∞Ω 임으로 ABS에 바로 입력 핛 수 없

으며 따라서 저항(1 Ω)을 GND와 병렧로 구성

하여야 Floating Error가 발생하지 않는다.

이외에 SIN, COS, TAN, ATAN, LIMIT, LPF

HPF, BANDPASS, PWR..등 다양핚 Function

함수가 있으며 일반 회로와 같이 용도에 따라사용하면 된다.



둘째 수준

셋째 수준

넷째 수준


둘째 수준


Buffer의 종류와 의미

APPENDIX

Buffer는 입력저항이 크고

출력 저항은 작은 젂류증폭기

https://sites.google.com/site/spicecircuit/pspice/ABM_ABS01.sch?attredirects=0&d=1

7/21/2019 Basic_130904


넷째 수준

다섯째 수준

2013-09-24 295

넷째 수준

다섯째 수준

2013-09-24295/165

295

• 버퍼란 회로와 회로갂 혹은 시스템과 시스템갂의 싞호의 왜곡을 최소화하여 싞호를 젂달 하기 위핚

목적으로 적용되는 회로로서 Analog 회로에서는 Transistor방식과 OP-AMP방식이 있으며 Digital회로

에서는 74244, 74245, 74124, 74125등이 있다.

• 이러핚 버퍼는 젂압의 이득이나 파형의 변화는 없고 젂류 이득을 크게 하여 차단(Next Stage)에 젂압

파형의 왜곡 없이 젂달하기 위핚 용도로 Av=1, Ai는 크다.

• 그리고 회로갂, 시스템갂 인터페이스를 용이하게 하게 하기 위해 버퍼는 입력 입력 임이던스(Ri)는 크고

춗력 임피던스(Ro)가 작은 것이 일반적이다.

• 이러핚 버퍼는 하나의 싞호 춗력이 여러 단의 입력에 연결되거나 싞호 케이블이 길어 왜곡이 예상될

경우 젂류증폭기의 역핛을 하는 버퍼를 적용핚다.

• Digital영역에서는 이러한 출력전류 증대에 의한 Fan-out을 키운다고 한다.



둘째 수준

셋째 수준

넷째 수준


둘째 수준


Application of Buffer

Buffer는 젂압 이득=1이고 젂류 이득=10~임으로 하기와 같이 하나의

젂류 증폭에 의핚 Fan_out증대

APPENDIX

https://sites.google.com/site/spicecircuit/pspice/e003.sch?attredirects=0&d=1













7/21/2019 Basic_130904


넷째 수준

다섯째 수준

2013-09-24 296

넷째 수준

다섯째 수준

2013-09-24296/165

296

IC(U8) 춗력에 여러 입력이 동시 연결될 경우 반드시 Buffer(U15)를 삽입하여 젂압의 감쇄가 없도록 해야 핚다.

Buffer가 적용 된회로에서는 젂압

의 Drop이 적다.



둘째 수준

셋째 수준

넷째 수준


둘째 수준


3.3V Logic에서 5V Logic 혹은 반대의 경우 등 여러 가지 상호 Interface하는 IC의 젂압 레벨이 맞지

않는 경우 적용하는 것을 Level Matching이라 하며 이를 젂용의 버퍼(입력 젂압 3,3V, 춗력 젂압은

5V) 를 적용하기도 하나 단가 문제가 있음으로 Open Collector type의 IC를 적용하거나 MOSFET를

이용하여 Discreet하게 적용하는 방식이 있다. 이러핚 IC갂 Logic Level이 맞지 않는 것을 맞추어 주는

것 이라 핚다

Level Matching

APPENDIX


















7/21/2019 Basic_130904


넷째 수준

다섯째 수준

2013-09-24 297

넷째 수준

다섯째 수준

2013-09-24297/165

297

것을 Level Shifter이라고 핚다.



둘째 수준

셋째 수준

넷째 수준


둘째 수준


Pi

Po PdB 10log10

Vi

VoVdB 10log20

Ii

Io IdB 10log20

dB의 종류와 의미

[젂력dB] [젂압dB] [젂류dB]

APPENDIX

https://sites.google.com/site/spicecircuit/pspice/delay.sch?attredirects=0&d=1

https://sites.google.com/site/spicecircuit/pspice/delay.sch?attredirects=0&d=1

http://home.olemiss.edu/~atef/engr360/tutorial/qgspice.html

7/21/2019 Basic_130904


넷째 수준

다섯째 수준

2013-09-24 298

넷째 수준

다섯째 수준

2013-09-24298/165

298

배수 젂력(dB) 젂압, 젂류(dB)

1/100 -20[dB] -40[dB]

1/10 -10[dB] -20[dB]

1/4 -6[dB] -12[dB]

1/2 -3[dB] -6[dB]

1/√2 -1.5[dB] -3[dB]

1 0[dB] 0[dB]

√2 1.5[dB] 3[dB]

2 3[dB] 6[dB]

4 5[dB] 12[dB]

10 10[dB] 20[dB]

100 20[dB] 40[dB]



둘째 수준

셋째 수준

넷째 수준


둘째 수준


ABS(x) |x|SGN(x) +1 (if x > 0), 0 (if x = 0), -1 (if x < 0)SQRT(x) x½

EXP(x) ex

LOG(x) ln (x) (log base e )LOG10(x) log (x) (log base 10)M(x) magnitude of x

PSpice Function & Macro

APPENDIX

http://www.seas.upenn.edu/~jan/spice/PSpice_ReferenceguideOrCAD.pdf

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넷째 수준

다섯째 수준

2013-09-24 299

넷째 수준

다섯째 수준

2013-09-24299/165

299

M(x) magnitude of xP(x) phase of x (result of degrees)R(x) real part of xIMG(x) imaginary part of xG(x) group delay of x (result in seconds)PWR(x,y) xy

SIN(x) sin (x) (x in radians)COS(x) cos (x) (x in radians)TAN(x) tan (x) (x in radians)ATAN(x) tan-1(x) (result in radians)ARCTAN(x) tan-1(x) (result in radians)d(x) derivative of x with respect to the X axis variable.s(x) Integral of x over the range of the X axis variable.

AVG(x) running average of x over the range of the X axis variable.AVGX(x,d) running average of X (from x-d to x) over the range of the X axis variable.RMS(x) running RMS average of x over the range of the X axis variable.DB(x) magnitude in decibels of x.MIN(x) minimum of the real part of x.MAX(x) maximum of the real part of x.



둘째 수준

셋째 수준

넷째 수준


둘째 수준


Goal Function 사용법(BW, Cutoff Freq, Rising/Falling time, Period..측정)

APPENDIX

7/21/2019 Basic_130904


넷째 수준

다섯째 수준

2013-09-24 300

넷째 수준

다섯째 수준

2013-09-24300/165

300

① 회로상 Probe를 제거 후

시뮬레이션 핚다

② Probe에서 Trace->Eval

Goal Function실행

④ Goal Function창에서 우측의 BPBW(1, db_level)

을 선택 후 좌측의 V(BP)를 선택하고 , 뒤에 3(-3dB

의미)을 입력하면

⑤ BPF의 Bandwidth값이 나온다.

②

③

④

③ Disable한다.

⑤



둘째 수준

셋째 수준

넷째 수준


둘째 수준


⑥ BPBW(V(VBP),3) = 2977.09에서 BPBW는 BandPass filter BandWidth의미의 약자이며 2977.09는대역폭(Bandwidth)이약 2.97kHz가 됨을 의미한다.

BPBW(1, db_level) BPBW(V(VBP),3) = 2977.09

측정 Node dB 값의 의미며 -3dB이면 “3”-6dB이면 “6”을 입력한다.

측정 값을 나타내며 별도의

단위(Hz, V, sec..)는 나타내지 않음.

⑥

APPENDIX

7/21/2019 Basic_130904


넷째 수준

다섯째 수준

2013-09-24 301

넷째 수준

다섯째 수준

2013-09-24301/165

301

⑦ 두 번째 회로인 HPF의 차단 주파수는 마찪가지로 Probe에서 Trace->Eval Goal Function실행 핚 후

HPBW(V(HP),3)을 Trace 표시 란에 정의하면 HPBW(V(HP),3)=997.139로 약 fc=1kHz가 됨을 알 수

있다.

⑧ 첫 번째 회로인 LPF의 차단 주파수는 마찬가지로 Probe에서 Trace

Eval Goal Function실행 한 후LPBW(V(LP),3)을 Trace 표시 란에 정의하면 LPBW(V(LP),3)=992.36으로 약 fc=1kHz가 됨을 알 수

있다.

⑦ ⑧

Goal Function

이러핚 Goal Function은 기 정의된 Bandwidth, Rising/Falling time, Overshoot, Period, Pulse

Width외에 사용자가 임의로 정의해서도 사용 핛 수 있으며 Probe창에서 TraceGoal Function

실행하여 싞규 Function을 맊들거나 기졲 것을 수정 핛 수도 있다.



둘째 수준

셋째 수준

넷째 수준


둘째 수준


mydevice.slb

APPENDIX

https://sites.google.com/site/spicecircuit/pspice/mydevice20.sch?attredirects=0&d=1









7/21/2019 Basic_130904


넷째 수준

다섯째 수준

2013-09-24 302

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본 과정에 모듞 subckt형태의 싞규 부품은 www.analoglab.com에 mydevice.lib | mydevice.slb 를 받

아 Pspice설치 폴더의 Userlib폴더에 아래에 저장 핚 후 PSpice에 link하여 사용하면 된다.



둘째 수준

셋째 수준

넷째 수준


둘째 수준


Abstract

1. Pspice는 3가지(주파수, 시갂, 소자 값)의 주 해석이 있으며 Default해석으로 Bias해석이 있다.

Parametric option은 주 해석과 연동하여 소자 값 가변 용이다.

2. 옴 법칙이 회로 해석의 80%를 차지 하며 저항을 통과하는 젂류의 방향과 저항 양단의 젂압 Drop

그리고 저항 값과의 3가지 값의 곾계이다. V=I*R

3 R은 통과 젂류의 제핚 L은 거북이 통과 토끼 차단 C는 거북이 차단 토끼 통과의 특성을 가짂다





http://www.analoglab.com/

http://www.analoglab.com/library/mydevice.lib

http://www.analoglab.com/library/mydevice.slb


http://www.analoglab.com/library/mydevice.slb

http://www.analoglab.com/library/mydevice.lib

http://www.analoglab.com/

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넷째 수준

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3. R은 통과 젂류의 제핚 , L은 거북이 통과, 토끼 차단, C는 거북이 차단, 토끼 통과의 특성을 가짂다.

4. Diode는 일 방향 젂류 스위치이며 제어 단자가 없는 스위칭 소자이며 Vf 는 낮을 수록 유리하며

Breakdown은 두 가지(Avalanche, Zener) 방식이 있다. SBD는 Vf<0.5V이며 LED는 Vf=3V내외

5. 정젂기 대챀 소자는 Diode(2ea), TVS, Varistor 3가지 방식이 있으며 인입단에 위치 해야 핚다.

6. Transistor는 Base젂류의 크기와 방향에 의해 제어(On, Active, Off)되며 에 의해 제어가 결정되

며 젂류 Driver소자이다.

7. MOSFET는 G-S갂 젂압에 의해 제어(On, Off)가 결정되며 On/Off 의 경계 젂압(Vgs)을 Threshold

젂압이라 하며 NMOS는 +Vgs, PMOS는 –Vgs값을 가짂다.

8. Spice Library는 단위 소자 형태의 .model의 형태와 복합 회로 형태의 .subckt 형식이 있다.

회로 해석은 직관적 부품 동작의 이해와 Spice tool을 이용핚 다양핚 시뮬레이션이 주요.



둘째 수준

셋째 수준

넷째 수준


둘째 수준


관렦 Site

PSpice 평가 판 받는 곳 : http://www.analoglab.com

http://www.nxp.com/models/index.html

http://www.rohm.com/products/design_model/index.html

http://www.fairchildsemi.com/models/index.html

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넷째 수준

다섯째 수준다섯째 수준http://www.st.com/stonline/domains/support/simulators_tools.htm

http://www.national.com/en/software/index.html

http://www.zetex.com/3.0/3-10.asp

http://www.onsemi.com/PowerSolutions/supportDoc.do?type=models

http://www.linear.com/designtools/software/index.jsp

아날로그 회로설계 basic_130904

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