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Tema 7Tema 7

“Registro de la información y “Registro de la información y sistemas de memoria”sistemas de memoria”

Agustín Álvarez MarquinaAgustín Álvarez Marquina

Registro electrónico de la información y Registro electrónico de la información y i t d i (I)i t d i (I)sistemas de memoria (I)sistemas de memoria (I)

Sistemas regenerativosSistemas regenerativos.

Realimentación positiva.

Latch basado en un multiplexor 2:1.

Principio de la biestabilidad Principio de la biestabilidad.

Sistemas master-slave basados en multiplexores.

Sistemas no regenerativos.

El registro dinámico.

Registros de desplazamiento

11/12/2008 Facultad de Informática, UPM. 2

Registros de desplazamiento.

Registro electrónico de la información y Registro electrónico de la información y i t d i (II)i t d i (II)sistemas de memoria (II)sistemas de memoria (II)

Celdas básicas de la memoria estáticaCeldas básicas de la memoria estática.

Celda de bit.

Celdas de amplificación (sensor).

Celdas de precarga. Celdas de precarga.

Interfaz de escritura.

Funcionamiento del conjunto precarga, celda de bit ysensor.

Fase de lectura.

Fase de escritura.

D difi d


Decodificador.

Registro electrónico de la información y Registro electrónico de la información y i t d i (III)i t d i (III)sistemas de memoria (III)sistemas de memoria (III)

Celdas básicas de la memoria dinámicaCeldas básicas de la memoria dinámica.

Celda de bit de memoria dinámica.


Sistemas regenerativosSistemas regenerativos

Son aquellos en los que la información se puedeguardar de forma indefinida en tanto en cuanto elguardar de forma indefinida en tanto en cuanto elsistema permanezca alimentado.

Su fundamento es la retroalimentación o realimentación Su fundamento es la retroalimentación o realimentaciónpositiva, que consiste en utilizar un sistema que amplifiquey refuerce una determinada señal que vuelve a serinyectada en la entrada de dicho sistema.

El principio regenerativo basado en realimentaciónEl principio regenerativo basado en realimentaciónpositiva se puede ver en la cadena de los dosinversores que aparecen en la siguiente figura.inversores que aparecen en la siguiente figura.

s1=0 s2=1


e1=1

1

e2=0

2

Realimentación positiva (I)Realimentación positiva (I)

Mecanismo para cargar un valor externo en elbucle regenerativo.bucle regenerativo.

Cuando C=1 y !C=0 se desconecta el bucle regenerativopara introducir un nuevo valor en la entradapara introducir un nuevo valor en la entrada.

Esta asignación puede ser relativamente débil, porque laentrada podría proceder de una fuente lejana o degradada,p p j g ,pero la señal a la salida Q estará reforzada por proceder de laasignación directa de la fuente de alimentación quecorresponda !Ccorresponda. !C

C

D e1

e2 Q

!Q

C


!Q!C

Realimentación positiva (II)Realimentación positiva (II)

Layout del circuito anterior con señales decontrol CLK y CLK_n.y _


Latch basado en un multiplexor 2:1 (I)Latch basado en un multiplexor 2:1 (I)

La estructura estudiada en el apartado anterior sedenomina latch o cerrojo aunque esta últimadenomina latch, o cerrojo, aunque esta últimadenominación se utiliza poco.

El nombre q iere significar q e d rante la acti ación de El nombre quiere significar que durante la activación dela señal de control (la llave) se abre el depósito deinformación para cargar un nuevo valor y cuando seinformación para cargar un nuevo valor, y cuando sedesactiva la señal de control dicha información quedaacerrojada o atrapada en el sistema.

Una pequeña modificación en la forma en queestá dibujado el esquemático de la figura anteriorpermite comprobar que la estructura es la ya vista

l lti l 2 1


para el multiplexor 2:1.

Latch basado en un multiplexor 2:1 (II)Latch basado en un multiplexor 2:1 (II)

E

Q

E0

!C C

!Q

E1

Q E0

Mux 2:1

!Q E1


C

Principio de biestabilidad (I)Principio de biestabilidad (I)

La estructura de dos inversores retroalimentadoscomo sistema para almacenar información puedecomo sistema para almacenar información puedecambiar de estado fácilmente si en lugar deinversores se utilizan puertas NAND o NOR.p

En ese caso las entradas libres de las puertas puedenservir para hacer cambiar de estado al sistemaservir para hacer cambiar de estado al sistema.

Entradas libres son aquellas que no se utilizan para crearel bucle de retroalimentaciónel bucle de retroalimentación.

!Q!R

Q


Q !S

Principio de biestabilidad (II)Principio de biestabilidad (II)

La estructura anterior (latch RS_NAND) tiene dossituaciones estables.

Para hacer pasar de la primera a la segunda se fuerzaR=1 y S=0 (Q=0 !Q=1)R 1 y S 0 (Q 0, !Q 1).

Recíprocamente con R=0 y S=1 se pasa de lasegunda a la primera (Q=1 !Q=0)segunda a la primera (Q=1, !Q=0).

La combinación R=1, S=1 produce una salida que seconsidera no válida desde el punto de vista del latch yaconsidera no válida desde el punto de vista del latch, yaque no mantiene valores complementarios para Q y !Q.

Este fenómeno se conoce como biestabilidad, yse explota para construir sistemas de memoria


que almacenan un solo bit.

Principio de biestabilidad (III)Principio de biestabilidad (III)

Layout de un latch RS_NAND.


Sistemas Sistemas MasterMaster--SlaveSlave basados en basados en lti l (I)lti l (I)multiplexores (I)multiplexores (I)

Los latches tipo D simples activados por relojesLos latches tipo D simples activados por relojesde nivel no resultan utilizables en sistemasretroalimentados como los autómatas finitosretroalimentados como los autómatas finitos.

Pueden dar lugar a la aparición de carreras mientras elreloj por nivel esté activadoreloj por nivel esté activado.

Para evitar la aparición de carreras se utilizanPara evitar la aparición de carreras se utilizansistemas de doble compuerta o master-slave, quedeberían traducirse como amo-esclavo.deberían traducirse como amo esclavo.

Estando compuestos por dos latches tipo D, realizan lacarga de información en dos tiempos


carga de información en dos tiempos.

Sistemas Sistemas MasterMaster--SlaveSlave basados en basados en lti l (II)lti l (II)multiplexores (II)multiplexores (II)

El primer tiempo se denomina muestreo El primer tiempo se denomina muestreo.

Durante el cual se registra el valor a la entrada del primer latch, ytiene lugar durante uno de los niveles del reloj (ej. nivel bajo).tiene lugar durante uno de los niveles del reloj (ej. nivel bajo).

El segundo tiempo se denomina asignación.

Se transfiere el valor del primer latch al segundo, y tiene lugardurante el nivel complementario del reloj (ej. nivel alto).

Por tanto, el funcionamiento de este sistema es el deuna doble esclusa, que impide que la entrada D y lau a dob e esc usa, que p de que a e t ada y asalida Q estén conectadas directamente en undeterminado instante, con lo que las carreras ya no


son posibles.

Sistemas Sistemas MasterMaster--SlaveSlave basados en basados en lti l (III)lti l (III)multiplexores (III)multiplexores (III)

Estructura de un biestable MS construido con doscerrojos tipo D.

La forma de sincronizar estos dos subsistemas mediante undiagrama de tiempos de doble fase de reloj no solapada por mediode dos señales de reloj con tiempos de guarda tg1 y tg2 queimpiden que se produzca una carrera en el caso peorimpiden que se produzca una carrera en el caso peor.

+φ1

Doble fase de reloj no solapable

Q E0

Mux 2:1

Q E0

Mux 2:1

φ

-φ1

!Q E1

+Φ

!QE1

+Φ2

+φ2

-φ2


+Φ1 +Φ2

tg1 tg2

Sistemas no regenerativos (I)Sistemas no regenerativos (I)

Existen otras formas de almacenar informaciónsin que la misma sea regenerada de modoq gpermanente, sino periódicamente, o incluso no seregenere.

La información se guarda habitualmente en forma decarga almacenada en una capacidad.g p

El principio de presencia o ausencia de carga en dichacapacidad (o conjunto de capacidades) determina elcapacidad (o conjunto de capacidades) determina elvalor de la información almacenada.

Este principio, también denominado de cargadinámica se puede comprender analizando la


p psiguiente figura...

Sistemas no regenerativos (II)Sistemas no regenerativos (II)

La información se registra en el caso de la figuracomo carga almacenada en la capacidad decomo carga almacenada en la capacidad depuerta del transistor de la derecha Cg.

v es la entrada de datos v es la entrada de escritura vi es la entrada de datos, vw es la entrada de escritura.

En realidad el efecto de la información almacenada aparecel t i t d l d h d ú t d den el transistor de la derecha expresado según su estado de

conducción, siendo activo con carga positiva en su puerta, ydesactivado con carga nula en su puerta.g p

vc

vo

Este estado de conducción/ no vcvi

Cg

Este estado de conducción/ noconducción puede utilizarse paraactivar un circuito de salida.


vw -VSS

El registro dinámico (I)El registro dinámico (I)

La anterior estructura puede verse más en detalleen el siguiente diagramaen el siguiente diagrama.

En éste aprecia cómo la estructura de conmutaciónl it i d d t dpara la escritura viene dada por una puerta de

transmisión controlada por una fase de reloj Φ y suinversa !Φinversa !Φ

vw=Φ Cp

vi

vc

vo

!vw=!Φ vc

Cn


El registro dinámico (II)El registro dinámico (II)

La estructura de almacenamiento está ahora soportadapor las dos capacidades de puerta C y C de los dospor las dos capacidades de puerta Cn y Cp de los dostransistores que configuran el inversor de salida.

En este caso también la salida v tomará el valor inverso En este caso, también la salida vo tomará el valor inversode la entrada. Este problema podría resolverse añadiendoun segundo inversor al sistema, en serie con el de lag ,figura.

Cp

vw=Φ vi vo

p

!vw=!Φvc

Cn


Registros de desplazamiento (I)Registros de desplazamiento (I)

La repetición de dos estructuras similares a laLa repetición de dos estructuras similares a lavista anteriormente constituye una célulacompleta de registro de desplazamiento.p g p

Está activada por fases contrapuestas del reloj.

Si la primera célula es activada por Φ la segunda losea por su opuesta !Φ.p p

El layout de uno de tales sistemas puede verse enla siguiente figura.


Registros de desplazamiento (II)Registros de desplazamiento (II)


Celdas básicas de la memoria estáticaCeldas básicas de la memoria estática

Celda de bitCelda de bit.

Celda de amplificaciónCelda de amplificación.

Celda de precarga.Celda de precarga.

Interfaz de escritura.

Decodificador.


Celda de bit (I)Celda de bit (I)

Consiste en dos inversores retroalimentados, quereproducen el ya sabido sistema con dos estadosp yestables alternos.

La célula es accedida tanto para lectura como para La célula es accedida tanto para lectura como paraescritura mediante la activación de la señal selec.

Esta señal permite la conexión de las líneas de bit b y de Esta señal permite la conexión de las líneas de bit b y debit negado !b a los puntos de activación de la célula depor medio de dos transistores de paso (Tp).

Tp Tp b !b!b

selec


Celda de bit (II)Celda de bit (II)

Cuando se desee leer la información presente en lacélula, un dispositivo denominado amplificador o, p psensor de línea medirá la diferencia de tensión entrelas líneas b e !b, y la amplificará hasta llevarla a dosvalores contrapuestos bien conformados.

Cuando se desee escribir información en la célula sefijarán dos niveles contrapuestos en b e !b mediante elmismo amplificador de línea, alimentado desde el

t iexterior.

Cuando la célula se deja desconectada por medio deselec=0 el sistema de doble inversor mantiene lainformación.


Celda de bit (III)Celda de bit (III)

Layout de una celdade bitde bit.

Tp Tp

sel_palj

bi !bi


Celdas de amplificación (sensor) (I)Celdas de amplificación (sensor) (I)

Tienen la misma estructura que las celdas de bit,únicamente varía en ellos la relación de aspectoúnicamente varía en ellos la relación de aspectode los transistores, que es mucho mayor que lasde la celda de bitde la celda de bit.

Además siempre conectados a los hilos de bit,p ,sin transistores de paso.

El funcionamiento de esta estructura tiene que verse El funcionamiento de esta estructura tiene que verseconectado como mínimo a una célula de bit, para teneren cuenta los fenómenos que se producen en laq plectura y escritura de información, y cómo elamplificador contribuye a asentar los valores en laslí d bit bit d (b !b )


líneas de bit y bit negado (bi y !bi).

Celdas de amplificación (sensor) (II)Celdas de amplificación (sensor) (II)

Layout de la célulaamplificadoraamplificadora.


Celdas de amplificación (sensor) (III)Celdas de amplificación (sensor) (III)

Lo más importante a destacar es que la celda estádiseñada para funcionar durante la fase de evaluacióndiseñada para funcionar durante la fase de evaluaciónmarcada por el reloj Φ, ya que en ese momento seactivan las compuertas que conectan tanto lostransistores p como los n con los hilos bi y !bi

Se supone que dichos hilos se hallan a una tensiónp qpróxima a VDD/2 en ese instante, aunque uno de ellosestará un poco por encima del otro...

– bien porque haya una célula de memoria en lecturaintentando forzar un valor de ‘1’ en uno de ellos y de ‘0’sin haberlo aún conseguido.g

– bien por que haya unos drivers de columna intentandoforzar dicha situación en una célula durante una escritura.


Celda de precarga (I)Celda de precarga (I)

El funcionamiento del sistema de memoria se basa en lafijación anticipada de una tensión intermedia en amboshilos de bit.

Objetivo: que el recorrido de carga o descarga a realizar sea másl t t étilento, y con menor coste energético.

Para ello, se activará a la baja la señal Φ2 y se procede aconfigurar los hilos de bit como v =VDD/2 y v =VDD/2 (fase deconfigurar los hilos de bit como vbi=VDD/2 y v!bi=VDD/2 (fase deprecarga).

El orden habitual será:

Activar la precarga a VDD/2 de ambos hilos (señales bi y !bi).

Liberar la información de la celda a los hilos (en lectura) o activarlos hilos desde los drivers (en escritura)


A continuación activar el amplificador de línea.

Celda de precarga (II)Celda de precarga (II)

Layout de la célula de precargay p g


Interfaz de escritura (I)Interfaz de escritura (I)

La escritura de un contenido dado en una celdadeterminada pasa por la fijación de las señalesp p jadecuadas en los hilos bi y !bi, paraposteriormente abrir la celda seleccionada yforzar dicha información en su interior.

Para evitar que esta operación interfiera con la dea a e ta que esta ope ac ó te e a co a delectura, será necesario que los dispositivos que fijen losvalores en los hilos bi y !bi puedan quedardesconectados durante la lectura.

Esto se consigue mediante drivers triestado.

entrada_de_bit salida_de_bit

hilo de bit

hilo de bit

negado


control_de_escritura

Interfaz de escritura (II)Interfaz de escritura (II)

Layout del driver doble inversor triestado deyescritura.


Funcionamiento del conjunto Funcionamiento del conjunto ld d bit (I)ld d bit (I)precarga, celda de bit y sensor (I)precarga, celda de bit y sensor (I)

El hilo de bit y el hilo de bit negado

El hilo_de_bit y el hilo_de_bit_negadoson precargados por orden de laseñal de control_de_precarga.

hilo_de_bit hilo_de_bit_negado

control_de_precarga . . . ...

La conexión con la celda_de_bitviene dado por el selector_de_bit.

L i f ió d t d lselector_de_bit

celda_de_bit

La información procedente de lacélula puede ser amplificadaactivando los transistores depaso del amplificador de columna por !f1

. . . . . .

paso del amplificador_de_columna pormedio de las señales de control f1y !f1. Amplificador de

Columna

Si la operación es de lectura lasalida puede obtenerse tantodesde el hilo_de_bit como de sunegado

entrada_de_bit salida_de_bit

f1


negado.control_de_escritura

Funcionamiento del conjunto Funcionamiento del conjunto ld d bit (II)ld d bit (II)precarga, celda de bit y sensor (II)precarga, celda de bit y sensor (II)

Plano de la memoria en que se muestra laóorganización de palabra.

Vdd/2 Precargas

!Φp

Sel_pali

Células

Sel_pali+1

Vdd !Φe Amplificadores

Φ


Φe bj !bj

Funcionamiento del conjunto Funcionamiento del conjunto ld d bit (III)ld d bit (III)precarga, celda de bit y sensor (III)precarga, celda de bit y sensor (III)

Esquemático de un plano completo de memoria quesque át co de u p a o co p eto de e o a queincluye una interfaz de lectura/escritura unificada

Precarga Precarga Precarga Precarga PrecargaΦBit

Bit

Bit

Bit

Bit

Bit

Bit

Bit

Bit

Bit

Φp

Bit

Bit

Bit

Bit

Bit

Bit

Bit

Bit

Bit

Bit Sel_palk

S l lBit

Amp

Bit

Amp

Bit

Amp

Bit

Amp

Bit

Amp Φ

Sel_palk+1

Φe

Lectura

Escritura


Lectura

Biti Biti+1

Fase de lectura (I)Fase de lectura (I)

Pasos:

P d l hil b !b l t ió V /2 i t Precarga de los hilos bi y !bi a la tensión VDD/2 mientrasel resto del sistema permanece inactivo (Φp=‘0’ ).

Los hilos citados tienden a aproximarse a dicha tensióndesde el valor que estuviesen manteniendo antes.

S d ti l ti l i ió d Se desactiva la precarga, se activa la comunicación delos hilos bi y !bi con la celda de memoria (Sel_palk=‘1’)y si activa la línea de Lecturay si activa la línea de Lectura.

Los hilos bi y !bi se ven arrastrados de forma incompletahacia tensiones opuestashacia tensiones opuestas.

– Queda establecida una clara diferencia en los niveles detensión de ambos hilos, ya que el nivel de uno de ellos es


y qmás bajo que el del otro.

Fase de lectura (II)Fase de lectura (II)

Pasos:

E t dif i l t d l lifi d d Esta diferencia es explotada por el amplificador decolumna para insertar valores más claramentediferenciadosdiferenciados.

Para ello, manteniendo la selección de la celdaSel pal =‘1’ se procede a conectar el amplificador deSel_palk= 1 se procede a conectar el amplificador decolumna a las fuentes de tensión activando lostransistores de paso de su estructura (Φe=‘1’, !Φe=‘0’).

Esto hace que se produzca un fuerte efecto regenerativoque lleva a los hilos bi y !bi a los valores de tensiónmáximo y mínimomáximo y mínimo

– Dichos valores se mantienen después de eliminar lasselecciones.


selecciones.

Fase de escritura (I)Fase de escritura (I)

Pasos:

Precarga de los hilos bi y !bi a la tensión VDD/2 mientras el resto Precarga de los hilos bi y !bi a la tensión VDD/2 mientras el restodel sistema permanece inactivo (Φp=‘0’ ).

Los hilos citados tienden a aproximarse a dicha tensión desdeel valor que estuviesen manteniendo antesel valor que estuviesen manteniendo antes.

Se desactiva la precarga y se activa señal de Escritura.

El dato de entrada (cada bit b ) pasa afirmado al hilo b y El dato de entrada (cada bit bi) pasa afirmado al hilo bi ynegado al !bi.

La acción de los drivers triestado es suficiente para trasladarl l á i b hillos valores máximos a ambos hilos.

Finalmente, se procede a activar sel_palk, así como los selectoresdel amplificador de columna. Al mismo tiempo se procede ap p pdeshabilitar los drivers triestado (desactivación de la señal deEscritura), que ya no es necesaria.

Los valores de b y !b se transportan a los puntos internos de


Los valores de bi y !bi se transportan a los puntos internos decada celda implicada.

Decodificador (I)Decodificador (I)

Su estructura comprende una serie de líneas de bitsde direccionamiento, y de sus valores negados., y g

Estas líneas activan a una serie de puertas NAND de nentradas, cuya salida se conecta por medio de inversores, y pde refuerzo (buffer) a la línea de selección de palabra(sel_palk).

Esta última señal activa los transistores de paso.

Los inversores de refuerzo son necesarios porque lasLos inversores de refuerzo son necesarios porque lasseñales de selección se transmiten por hilo de siliciopolicristalino, que tiene alta resistencia (mala calidadp , q (conductora).

Hay que tener en cuenta que, además, tienen que actuar


Hay que tener en cuenta que, además, tienen que actuarsobre muchos transistores de paso.

Decodificador (II)Decodificador (II)

Cada transistor de paso representa una capacidad depuerta alta que debe activarse o desactivarsepuerta alta que debe activarse o desactivarseconvenientemente...

lo cual requiere una fuerza de bombeo de corriente que lo cual requiere una fuerza de bombeo de corriente quedebe venir proporcionada por transistores de altarelación de aspecto, como los diseñados para el buffer.

Este subsistema consiste en dos inversorescolocados en paralelo q e permiten na altacolocados en paralelo, que permiten una altacapacidad de bombeo de corriente manteniendola dimensión vertical de la célula relativamentela dimensión vertical de la célula relativamentereducida.


Decodificador (III)Decodificador (III)

Layout de una celda del decodificador para unamemoria con 3 líneas de direcciónmemoria con 3 líneas de dirección.


Celdas básicas de la memoria dinámicaCeldas básicas de la memoria dinámica

La información puede almacenarse asimismo enf di á i i h d lforma dinámica, si se hace uso de los recursoscapacitivos presentes en los dispositivoselectrónicos elementales, como los transistores.electrónicos elementales, como los transistores.

Los subsistemas de precarga, amplificación dep g pcolumna, e interfaces de lectura y escritura, soncomunes a los sistemas de memoria estática ydinámicadinámica.

Por tanto sólo analizaremos las bases quePor tanto sólo analizaremos las bases quepermiten construir celdas de memoria dinámica.


Celda de bit de memoria dinámica (I)Celda de bit de memoria dinámica (I)

Frente a la estructura dinámica vistat i t ( ) fi t áanteriormente (caso a), se prefiere otra más

simple (caso b).

Ventaja: la posibilidad de almacenar información enforma más compacta, con menos coste de superficietili d iti l l i t iutilizada, para permitir el almacenamiento masivo.

Capacidadesa)

l lb)

C Capacidades

de puerta Sel_palj

C

Inversor de salida

b

Cp


!C bi Vss

Celda de bit de memoria dinámica (II)Celda de bit de memoria dinámica (II)

Estructura transversal de celda.

El t i t d t di t t El transistor de paso conecta directamente unacapacidad enterrada en profundidad en el sustrato.

Está construida mediante una puerta de siliciopolicristalino que se deposita sobre óxido finoaprovechando la amplia superficie de contacto queaprovechando la amplia superficie de contacto queaparece en las paredes del pozo.

– La capacidad no se distribuye en superficie sino enprofundidad, para que no ocupe demasiada área.

bi sel_palj

capacidad de trinchera


Celda de bit de memoria dinámica (III)Celda de bit de memoria dinámica (III)

Sin embargo, la descrita no es la única forma deconstruir una capacidad suficientemente grande comop gpara actuar de almacenamiento dinámico.

También se puede aprovechar la capacidad de uniónTambién se puede aprovechar la capacidad de uniónentre una difusión y el sustrato sobre el que se hadifundido.


Celda de bit de memoria dinámica (IV)Celda de bit de memoria dinámica (IV)

En la solución anterior se ha generado una isla dedifusión con amplia área para que presente suficientep p q pcapacidad parásita respecto al sustrato circundantecomo para actuar como almacenamiento dinámico.

Su principal inconveniente es la distribución superficialde la capacidad, que hace que requiera más espaciop q q q pque la de trinchera.


Celda de bit de memoria dinámica (V)Celda de bit de memoria dinámica (V)

Layout de una celda doble dinámicasobre capacidades difusión-sustrato.

á Las celdas dinámicas se agrupan deforma que se aproveche mejor el áreaocupada.

La línea de bit bi (metal 2) integrados transistores de paso que

t d i l d dif ióconectan sendas islas de difusión(parte superior e inferior).

Controladas por las señales depselección de palabra sel0 y sel1(líneas horizontales de siliciopolicristalino)


policristalino).

Celda de bit de memoria dinámica (VI)Celda de bit de memoria dinámica (VI)

Corte transversal dellayout anterior.


Celda de bit de memoria dinámica (VII)Celda de bit de memoria dinámica (VII)

Apilamiento de doblesApilamiento de doblesceldas dinámicas enun plano de 8 palabrasun plano de 8 palabrasde 8 bits.


Estructura de columna de una memoria Estructura de columna de una memoria di á i f d t d l f (I)di á i f d t d l f (I)dinámica y fundamento del refresco (I)dinámica y fundamento del refresco (I)

Para que estas celdas sean

Para que estas celdas seanoperativas necesitarán unaamplificación de línea por cada Hilo de Bit

Negado Hilo de Bit

Control de Precarga

Celda de Bit

bit, que se basa en estructurasamplificadoras similares a las yamostradas para las celdas Selector de Bit

g

mostradas para las celdasestáticas.

T bié l t d l i t!f1

También el resto de los sistemasauxiliares, como losdecodificadores y drivers de

Amplificador de Columna decodificadores y drivers de

escritura-lectura son similares alos ya expuestos. Entrada de Bit Salida de Bit

f1


Control de Escritura

Estructura de columna de una memoria Estructura de columna de una memoria di á i f d t d l f (II)di á i f d t d l f (II)dinámica y fundamento del refresco (II)dinámica y fundamento del refresco (II)

La operación de la memoria dinámica se apoya enLa operación de la memoria dinámica se apoya enla actividad de refresco.

Debe llevarse a cabo con una cierta periodicidad pararegenerar la información.

Al basarse la memoria en el almacenamiento de carga,el proceso de descarga paulatino que tiene lugar por lasvías de fuga –sobre todo corrientes inversas devías de fuga –sobre todo corrientes inversas desaturación de las uniones- puede hacer que lainformación se desvanezca con el paso del tiempo.


Estructura de columna de una memoria Estructura de columna de una memoria di á i f d t d l f (III)di á i f d t d l f (III)dinámica y fundamento del refresco (III)dinámica y fundamento del refresco (III)

Cuando se opera una lectura ésta se lleva a caboCuando se opera una lectura, ésta se lleva a cabosobre una línea de bit que está conectada con unamplificador de líneaamplificador de línea.

La carga depositada en la capacidad de la celda espequeña ya que la capacidad total del hilo y de laspequeña, ya que la capacidad total del hilo y de lasestructuras a él conectadas es mucho mayor.

Cuando se active el transistor de selecciónselector_de_bit la carga en la capacidad de celda setendrá que repartir entre toda la línea lo cual setendrá que repartir entre toda la línea, lo cual setraducirá en un cambio de tensión sobre la precarga deVDD/2 muy pequeño.


y p q

Estructura de columna de una memoria Estructura de columna de una memoria di á i f d t d l f (IV)di á i f d t d l f (IV)dinámica y fundamento del refresco (IV)dinámica y fundamento del refresco (IV)

Pero al intervenir el amplificador de línea dicho cambio Pero al intervenir el amplificador de línea, dicho cambiode tensión será llevado con fuerza hacia VDD o VSS,según corresponda, y al seguir conectada la capacidadg p , y g pde celda a la línea de bit, dicho valor será impuesto endicha capacidad, regenerando de esta forma lainformación allí depositada.

De modo que por el procedimiento de lectura serefrescará de forma automática el valor depositado en lacelda.


Estructura de columna de una memoria Estructura de columna de una memoria di á i f d t d l f (V)di á i f d t d l f (V)dinámica y fundamento del refresco (V)dinámica y fundamento del refresco (V)

Por ello se dota a la memoria dinámica de un Por ello se dota a la memoria dinámica de unmecanismo para realizar lecturas simultáneas en unade las celdas conectadas a cada hilo de bit por vez,p ,recorriendo todas las líneas seleccionadas por elmismo bit (selección de fila) en un tiempo dado.

Este tiempo debe permitir refrescar los contenidos detodas las filas antes de que se pierda su contenido.q p

Este procedimiento es característico de la memoriadinámica.


tema 7 “registro de la información y sistemas de...

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