prezentace flash fpga firmy actel vladimír měsíček [email protected]
DESCRIPTION
Prezentace flash FPGA firmy ACTEL Vladimír Měsíček [email protected]. ProASIC reprogramovatelné součástky 100 – 450 tisíc hradel ProASICplus reprogramovatelné součástky 75 tisíc – 1 milion hradel ProASIC3 reprogramovatelné součástky 30 tisíc – 1 mil. hradel. - PowerPoint PPT PresentationTRANSCRIPT
![Page 1: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/1.jpg)
Vladimír Měsíček 1
Prezentace flash FPGA firmy Prezentace flash FPGA firmy ACTELACTEL
Vladimír MěsíčekVladimír Měsíč[email protected]@fel.cvut.cz
![Page 2: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/2.jpg)
2Vladimír Měsíček
ProASIC reprogramovatelné ProASIC reprogramovatelné součástky 100 – 450 tisíc součástky 100 – 450 tisíc hradelhradel
ProASICplus reprogramovatelné ProASICplus reprogramovatelné součástky 75 tisíc – 1 milion součástky 75 tisíc – 1 milion hradelhradel
ProASIC3 reprogramovatelné ProASIC3 reprogramovatelné součástky 30 tisíc – 1 mil. hradelsoučástky 30 tisíc – 1 mil. hradel
![Page 3: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/3.jpg)
3Vladimír Měsíček
Rodina součástek Rodina součástek ProAsicProAsic
![Page 4: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/4.jpg)
4Vladimír Měsíček
Obecný popis ProAsicObecný popis ProAsic Součástky se vyrábějí 0,25Součástky se vyrábějí 0,25m m
flash/CMOS technologiiflash/CMOS technologii Vysoká hustota integraceVysoká hustota integrace Nízká spotřebaNízká spotřeba ReprogramovatelnostReprogramovatelnost
![Page 5: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/5.jpg)
5Vladimír Měsíček
Vlastnosti ProAsicVlastnosti ProAsicKapacitaKapacita 100-475 tis. sytémových 100-475 tis. sytémových
hradelhradel 14k-63k bit two port SRAM14k-63k bit two port SRAM 106-440 uživatelských I/O106-440 uživatelských I/OVýkonVýkon 33 MHz PCI 32-bit PCI33 MHz PCI 32-bit PCI Interní rychlost do 250MHzInterní rychlost do 250MHz Externí rychlost do 100MHzExterní rychlost do 100MHzNízká spotřebaNízká spotřeba Nízkoimpedanční FLASH Nízkoimpedanční FLASH
přepínačepřepínače Segmentová hierarchie Segmentová hierarchie
propojovací strukturypropojovací struktury
Výkonné propojovací Výkonné propojovací strukturystruktury
ultrarychlá místní ultrarychlá místní propojovací síť (Ultra Fast propojovací síť (Ultra Fast Local Network) Local Network)
výkonná síť dlouhých výkonná síť dlouhých linek (Efficient Long Line linek (Efficient Long Line Netvork) Netvork)
vysokorychlostní síť velmi vysokorychlostní síť velmi dlouhých linek (High dlouhých linek (High Speed Very Long Line Speed Very Long Line Network) Network)
vysokovýkonostní globální vysokovýkonostní globální síť (High Performance síť (High Performance Global Network)Global Network)
![Page 6: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/6.jpg)
6Vladimír Měsíček
Vlastnosti ProAsicVlastnosti ProAsicVstupy/výstupyVstupy/výstupy Možnost 2,5V/3,3V logikyMožnost 2,5V/3,3V logiky Kompatibilita s 3,3V PCI Kompatibilita s 3,3V PCI
technologiitechnologiiZabezpečení Zabezpečení
naprogramovaných datnaprogramovaných dat Zabezpečení pomocí Zabezpečení pomocí
zabezpečovacího kóduzabezpečovacího kóduPodpora ISP Podpora ISP Programování pomocí Programování pomocí
Silicon Sculptor a Flash Silicon Sculptor a Flash ProPro
SRAM a FIFOSRAM a FIFO Maximální rychlost je Maximální rychlost je
250MHz synchronních a 250MHz synchronních a asynchronních operacíasynchronních operací
Netlist generátor pro Netlist generátor pro optimální využívání optimální využívání vnitřních pamětívnitřních pamětí
![Page 7: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/7.jpg)
7Vladimír Měsíček
Architektura ProAsicArchitektura ProAsic Využívá členění srovnatelné s hradlovými poliVyužívá členění srovnatelné s hradlovými poli Na rozdíl od SRAM FPGA využívá LOOK – UP Na rozdíl od SRAM FPGA využívá LOOK – UP
table nebo architekturalní mapování během table nebo architekturalní mapování během návrhu návrhu
Jádrem součástek ProAsic jsou SEA OF TILES Jádrem součástek ProAsic jsou SEA OF TILES ( moře dlaždic)( moře dlaždic)
Každá dlaždice může být naprogramována jako 3 Každá dlaždice může být naprogramována jako 3 vstupová logická funkce(NAND, D-klopný obvod vstupová logická funkce(NAND, D-klopný obvod atd. )atd. )
Programování je možné FLASH přepínačiProgramování je možné FLASH přepínači K propojování jednotlivých funkcí a hradel slouží K propojování jednotlivých funkcí a hradel slouží
4 úrovně propojovací struktury 4 úrovně propojovací struktury
![Page 8: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/8.jpg)
8Vladimír Měsíček
Architektura ProAsicArchitektura ProAsic FLASH přepínače slouží k přivádění signálů FLASH přepínače slouží k přivádění signálů
na vstupy a z výstupů hradelna vstupy a z výstupů hradel ProAsic obsahují Dual-Port SRAM bloky s ProAsic obsahují Dual-Port SRAM bloky s
vestavěnou FIFO/RAM řídící logikouvestavěnou FIFO/RAM řídící logikou Logikou se nastavuje dimeze paměti, Logikou se nastavuje dimeze paměti,
potřebná například pro zpracování potřebná například pro zpracování synchronních či asynchronních operacísynchronních či asynchronních operací
![Page 9: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/9.jpg)
9Vladimír Měsíček
SEA OF tilesSEA OF tilesVnitřní uspořádání nazývané moře Vnitřní uspořádání nazývané moře
dlaždicdlaždic
![Page 10: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/10.jpg)
10Vladimír Měsíček
Flash switchFlash switch Oba tranzistory se dělí o plovoucí hradloOba tranzistory se dělí o plovoucí hradlo Pravý tranzistor slouží k spínání/rozpínání Pravý tranzistor slouží k spínání/rozpínání Levý tranzistor slouží k zápisu/vymazání Levý tranzistor slouží k zápisu/vymazání
informaceinformace
![Page 11: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/11.jpg)
11Vladimír Měsíček
Logická buňkaLogická buňkaTřívstupová logická buňkaTřívstupová logická buňka
Všechny vstupy mohou být invertované nebo Všechny vstupy mohou být invertované nebo neinvertovanéneinvertované
Výstup pro lokální propojováníVýstup pro lokální propojování Výstup pro vzdálené propojováníVýstup pro vzdálené propojování
![Page 12: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/12.jpg)
12Vladimír Měsíček
Propojovací strategiePropojovací strategieK propojování jednotlivých dlaždic K propojování jednotlivých dlaždic
slouží 4 úrovně propojovacího slouží 4 úrovně propojovacího mechanizmumechanizmu
1.1. Ultra fast local line Ultra fast local line 2.2. Efficient long lineEfficient long line3.3. High speed very long lineHigh speed very long line4.4. High performance global networkHigh performance global network
![Page 13: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/13.jpg)
13Vladimír Měsíček
Ultra fast local lineUltra fast local line
Propojuje dvě sousední dlaždicePropojuje dvě sousední dlaždice Propojuje I/O bufferPropojuje I/O buffer Propojuje paměťové blokyPropojuje paměťové bloky
![Page 14: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/14.jpg)
14Vladimír Měsíček
Ultra fast local lineUltra fast local line
![Page 15: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/15.jpg)
15Vladimír Měsíček
Efficient long lineEfficient long line Slouží k překlenutí větších vzdáleností a k více
rozvětveným spojům Délka překlenutí se pohybuje od 1 do 4 dlaždic
(vodorovně nebo svisle) Každý výstup modulu může být propojen s
každým vstupem jakéhokoliv dalšího modulu v součástce
Programovací software součástky navíc automaticky vloží do cesty buffer, je-li potřeba kompenzovat zátěž cesty například kvůli její velké délce
![Page 16: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/16.jpg)
16Vladimír Měsíček
Efficient long lineEfficient long line
![Page 17: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/17.jpg)
17Vladimír Měsíček
High speed High speed very long linevery long line
Tato linka určena k překlenutí celé Tato linka určena k překlenutí celé součástky s minimálním zpožděním součástky s minimálním zpožděním signálu signálu
Užívá se pro velmi dlouhé linky a velmi Užívá se pro velmi dlouhé linky a velmi rozsáhlé sítě rozsáhlé sítě
Tyto spoje vedou vertikálně a Tyto spoje vedou vertikálně a horizontálněhorizontálně
Poskytují vícenásobný přístup ke Poskytují vícenásobný přístup ke každé skupině modulů v součástcekaždé skupině modulů v součástce
![Page 18: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/18.jpg)
18Vladimír Měsíček
High High speed very long linespeed very long line
![Page 19: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/19.jpg)
19Vladimír Měsíček
High performance High performance global networkglobal network
Určena k rozvodu hodinového Určena k rozvodu hodinového signálu (4 piny součástky nebo signálu (4 piny součástky nebo vnitřní logika). vnitřní logika).
Tato propojovací úroveň je typická Tato propojovací úroveň je typická pro rozvod hodin a resetu.pro rozvod hodin a resetu.
![Page 20: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/20.jpg)
20Vladimír Měsíček
High performance High performance global networkglobal network
![Page 21: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/21.jpg)
21Vladimír Měsíček
Rozvod hodinového signáluRozvod hodinového signálu Možnost nastavení zpoždění Možnost nastavení zpoždění
hodinového signálu. hodinového signálu. ProASIC rodina nabízí 4 globální ProASIC rodina nabízí 4 globální
stromy stromy Každý z těchto stromů je založen na síti Každý z těchto stromů je založen na síti
„pátěř – žebro“, tak že každý zasahuje „pátěř – žebro“, tak že každý zasahuje všechny dlaždice ve své oblasti všechny dlaždice ve své oblasti
Stromová struktura umožňuje v Stromová struktura umožňuje v součástce více hodinsoučástce více hodin
![Page 22: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/22.jpg)
22Vladimír Měsíček
Počet hodinových sítí Počet hodinových sítí
![Page 23: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/23.jpg)
23Vladimír Měsíček
Vstupně/výstupní bloky Vstupně/výstupní bloky Rodina Pro ASIC 500K nabízí až 440 Rodina Pro ASIC 500K nabízí až 440
uživatelských I/O pinůuživatelských I/O pinů Pokud je blok napájen 3,3 V lze konfigurovat Pokud je blok napájen 3,3 V lze konfigurovat
napěťovou úroveň I/O na 2,5 V nebo na 3,3 Vnapěťovou úroveň I/O na 2,5 V nebo na 3,3 V I/O bloky jsou plně konfigurovatelné I/O bloky jsou plně konfigurovatelné
k poskytování nejvyšší flexibility a rychlosti.k poskytování nejvyšší flexibility a rychlosti. Každý může být konfigurován jako vstup, Každý může být konfigurován jako vstup,
výstup, třístavový řadič nebo jako výstup, třístavový řadič nebo jako obousměrný bufferobousměrný buffer
![Page 24: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/24.jpg)
24Vladimír Měsíček
Počet vstupně výstupních pinů rodiny ProASIC
![Page 25: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/25.jpg)
25Vladimír Měsíček
Napěťová kompatibilita
![Page 26: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/26.jpg)
26Vladimír Měsíček
Blokové schema I/O
![Page 27: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/27.jpg)
27Vladimír Měsíček
Konfigurace I/O jako vstupního pinu
Nezávisle volitelné velikost napěťové Nezávisle volitelné velikost napěťové úrovně 2,5V nebo 3,3Vúrovně 2,5V nebo 3,3V
Volitelný pull up rezistorVolitelný pull up rezistor
![Page 28: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/28.jpg)
28Vladimír Měsíček
Konfigurace I/O jako výstupního pinu
Nezávisle volitelné velikost napěťové Nezávisle volitelné velikost napěťové úrovně 2,5V nebo 3,3V nebo 3,3V PCI úrovně 2,5V nebo 3,3V nebo 3,3V PCI kompatibilníkompatibilní
Možnost řízení LVTTL nebo LVCMOS Možnost řízení LVTTL nebo LVCMOS logikylogiky
Možnost nastavení rychlosti přeběhu Možnost nastavení rychlosti přeběhu SLEW RATESLEW RATE
Možnost třístavového výstupuMožnost třístavového výstupu
![Page 29: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/29.jpg)
29Vladimír Měsíček
Konfigurace I/O jako obousměrného bufferu
Nezávisle volitelné velikost napěťové Nezávisle volitelné velikost napěťové úrovně 2,5V nebo 3,3V nebo 3,3V PCI úrovně 2,5V nebo 3,3V nebo 3,3V PCI kompatibilníkompatibilní
Možnost řízení LVTTL nebo LVCMOS Možnost řízení LVTTL nebo LVCMOS logikylogiky
Možnost nastavení rychlosti přeběhu Možnost nastavení rychlosti přeběhu SLEW RATESLEW RATE
Možnost třístavového výstupuMožnost třístavového výstupu
![Page 30: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/30.jpg)
30Vladimír Měsíček
Vnitřní paměť Každá součástka má určitý počet Každá součástka má určitý počet
paměťových bloku velikosti 256x9 bitů paměťových bloku velikosti 256x9 bitů Počet bloku závisí na typu součástky (6-Počet bloku závisí na typu součástky (6-
28)28) Možnost široké konfigurace Možnost široké konfigurace
paměťového prostoru( možno používat paměťového prostoru( možno používat samostatně nebo slučovat do bloků)samostatně nebo slučovat do bloků)
Konfigurace buď jako FIFO nebo SRAMKonfigurace buď jako FIFO nebo SRAM Bloky jsou dvou portové ( možnost Bloky jsou dvou portové ( možnost
současného čtení a zápisu ) současného čtení a zápisu )
![Page 31: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/31.jpg)
31Vladimír Měsíček
Příklady konfigurace paměťových bloků
![Page 32: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/32.jpg)
32Vladimír Měsíček
Příklady konfigurace multiportové paměti
![Page 33: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/33.jpg)
33Vladimír Měsíček
Závislost spotřeby na pracovní frekvenci
![Page 34: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/34.jpg)
34Vladimír Měsíček
ProAsic plus ProAsic plus FLASH FPGAFLASH FPGA
![Page 35: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/35.jpg)
35Vladimír Měsíček
Rozdíly oproti ProASicRozdíly oproti ProASicKapacitaKapacita 75 tis.-1 mil. systémových 75 tis.-1 mil. systémových
hradelhradel 27k-198k bit two port 27k-198k bit two port
SRAMSRAM 66-712 uživatelských I/O66-712 uživatelských I/O
VýkonVýkon 50 MHz PCI 32-bit PCI50 MHz PCI 32-bit PCI Externí rychlost do Externí rychlost do
150MHz150MHz
Výkonné propojovací Výkonné propojovací strukturystruktury
ultrarychlá místní ultrarychlá místní propojovací síť (Ultra Fast propojovací síť (Ultra Fast Local and long line Network) Local and long line Network)
vysokorychlostní síť velmi vysokorychlostní síť velmi dlouhých linek (High Speed dlouhých linek (High Speed Very Long Line Network) Very Long Line Network)
vysokovýkonná globální síť vysokovýkonná globální síť (High Performance Global (High Performance Global Network)Network)
100100% propojitelnost a v% propojitelnost a využitíyužití
![Page 36: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/36.jpg)
36Vladimír Měsíček
Tabulka rodiny Tabulka rodiny ProAsic plusProAsic plus
![Page 37: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/37.jpg)
37Vladimír Měsíček
Obecné rozdíly mezi Obecné rozdíly mezi ProAsic a ProAsic ProAsic a ProAsic
plusplus ProAsic plus vychází z ProAsic – ProAsic plus vychází z ProAsic –
vylepšuje vlastnosti předchůdcevylepšuje vlastnosti předchůdce Řada PLUS má větší počet I/O, více Řada PLUS má větší počet I/O, více
integrované paměti, větší počet logických integrované paměti, větší počet logických bloků, větší pracovní frekvencebloků, větší pracovní frekvence
Navíc řada plus obsahuje interní hodiny s Navíc řada plus obsahuje interní hodiny s fázovým závěsemfázovým závěsem
Změna technologie výroby z 0,25Změna technologie výroby z 0,25m na m na 0,220,22m LVCMOSm LVCMOS
![Page 38: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/38.jpg)
38Vladimír Měsíček
Vnitřní uspořádáníVnitřní uspořádání
![Page 39: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/39.jpg)
39Vladimír Měsíček
LVPECL vstupní pinyLVPECL vstupní piny Jedná se o speciální vstupní piny Jedná se o speciální vstupní piny Jedná se o vysokorychlostní diferenční vstupJedná se o vysokorychlostní diferenční vstup Obsahuje vstupní buffer s nízkopříkonovým Obsahuje vstupní buffer s nízkopříkonovým
diferenčním zesilovačem signálu a jeho diferenčním zesilovačem signálu a jeho komplementu PPCEL a NPCEL. komplementu PPCEL a NPCEL.
LVPECL buňka porovná napětí na PPCEL LVPECL buňka porovná napětí na PPCEL pinu s napětím na NPCEL pinu a výsledek pinu s napětím na NPCEL pinu a výsledek pošle na globální multiplexovanou linku pošle na globální multiplexovanou linku (možný vstup do PLL). (možný vstup do PLL).
![Page 40: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/40.jpg)
40Vladimír Měsíček
LVPECL vstupní pinyLVPECL vstupní piny
![Page 41: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/41.jpg)
41Vladimír Měsíček
Interní Interní generátor s generátor s
fázovým fázovým závěsemzávěsem Každý čip obsahuje 2 interní Každý čip obsahuje 2 interní
generátory hodin generátory hodin Rychlost fázového závěsu je 240MHzRychlost fázového závěsu je 240MHz Zpožďovací linka pro 0.25ns, 0.50ns, Zpožďovací linka pro 0.25ns, 0.50ns,
4ns4ns Fázový posuv 0º, 90º, 180º, 270ºFázový posuv 0º, 90º, 180º, 270º Obsahuje násobičku a děličku kmitočtuObsahuje násobičku a děličku kmitočtu Signál je možné propojovat pomocí Signál je možné propojovat pomocí
globální propojovací sítěglobální propojovací sítě
![Page 42: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/42.jpg)
42Vladimír Měsíček
Interní Interní generátor s generátor s
fázovým fázovým závěsemzávěsem
![Page 43: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/43.jpg)
43Vladimír Měsíček
ProAsic 3 ProAsic 3 FLASH FPGAFLASH FPGA
![Page 44: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/44.jpg)
44Vladimír Měsíček
Vlastnosti ProAsic3Vlastnosti ProAsic3KapacitaKapacita 30 tis.-1 mil. sytémových 30 tis.-1 mil. sytémových
hradelhradel Až 144k bit two port SRAMAž 144k bit two port SRAM Až 300 uživatelských I/OAž 300 uživatelských I/O 1kbit uživatelské FROM1kbit uživatelské FROMVýkonVýkon 66 MHz PCI 64-bit PCI66 MHz PCI 64-bit PCIČasováníČasování 6x obvod pro úpravu 6x obvod pro úpravu
hodinového signálu, jeden hodinového signálu, jeden obsahuje integrovaný fázový obsahuje integrovaný fázový závěs závěs
Široký kmitočtový rozsah Široký kmitočtový rozsah 1,5MHz-350MHz 1,5MHz-350MHz
Výkonné propojovací Výkonné propojovací strukturystruktury
Ultrarychlá místní Ultrarychlá místní propojovací síť (Ultra Fast propojovací síť (Ultra Fast Local and long line Local and long line Network) Network)
Vysokorychlostní síť velmi Vysokorychlostní síť velmi dlouhých linek (High dlouhých linek (High Speed Very Long Line Speed Very Long Line Network) Network)
vysokovýkonná globální síť vysokovýkonná globální síť (High Performance Global (High Performance Global Network)Network)
Segmentové, hierarchické Segmentové, hierarchické spojování a časové spojování a časové spojováníspojování
![Page 45: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/45.jpg)
45Vladimír Měsíček
Vlastnosti ProAsic3Vlastnosti ProAsic3Vstupy/výstupyVstupy/výstupy Možnost 1,5-1,8-2,5-3,3V Možnost 1,5-1,8-2,5-3,3V
vstupůvstupů Vstupy jsou rozčleněny do více Vstupy jsou rozčleněny do více
bankbank Podpora napěťových Podpora napěťových
standardů standardů LVTTL, LVCMOS 3.3 V/ 2.5
V/1.8V /1.5 V, 3.3 V PCI/3.3 V PCI-X, LVCMOS 2.5 V/5.0 V
I/O bufersI/O bufers Volitelná doba přeběhu SLEW Volitelná doba přeběhu SLEW
RATERATE Volitelný pull-Up/Down Volitelný pull-Up/Down
rezistor rezistor
NapájeníNapájení Pro optimalizaci ztrát je Pro optimalizaci ztrát je
použito pro napájení použito pro napájení jádra 1,5Vjádra 1,5V
Podpora pro systémy s Podpora pro systémy s napájením 1,5Vnapájením 1,5V
Vnitřní paměťVnitřní paměť Volitelné Aspect ratio Volitelné Aspect ratio
4608bit RAM bloků4608bit RAM bloků 24 SRAM nebo FIFO 24 SRAM nebo FIFO
konfiguracíkonfigurací
![Page 46: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/46.jpg)
46Vladimír Měsíček
Tabulka ProAsic3Tabulka ProAsic3
![Page 47: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/47.jpg)
47Vladimír Měsíček
Tabulka ProAsic3-I/OTabulka ProAsic3-I/O
![Page 48: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/48.jpg)
48Vladimír Měsíček
Vnitřní uspořádání Vnitřní uspořádání pro 2 banky I/Opro 2 banky I/O
![Page 49: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/49.jpg)
49Vladimír Měsíček
Vnitřní uspořádání Vnitřní uspořádání pro 4 banky I/Opro 4 banky I/O
![Page 50: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/50.jpg)
50Vladimír Měsíček
Versa TilesVersa Tiles
Třívstupová logická fceTřívstupová logická fce D-klopný obvod s nulováním a D-klopný obvod s nulováním a
nastavovánímnastavováním D-klopný obvod s nulováním, D-klopný obvod s nulováním,
nastavováním a blokovánímnastavováním a blokováním
![Page 51: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/51.jpg)
51Vladimír Měsíček
Versa TilesVersa Tiles
![Page 52: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/52.jpg)
52Vladimír Měsíček
Propojování ultra Propojování ultra fast local linesfast local lines
![Page 53: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/53.jpg)
53Vladimír Měsíček
Propojování Propojování Efficient long line Efficient long line
![Page 54: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/54.jpg)
54Vladimír Měsíček
Propojování Propojování Very long line Very long line
![Page 55: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/55.jpg)
55Vladimír Měsíček
Propojování Propojování versa net global versa net global
![Page 56: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/56.jpg)
56Vladimír Měsíček
Tabulka versa netTabulka versa net
![Page 57: Prezentace flash FPGA firmy ACTEL Vladimír Měsíček mesicev@fel.cvut.cz](https://reader035.vdocuments.mx/reader035/viewer/2022081604/56814abe550346895db7d2da/html5/thumbnails/57.jpg)
57Vladimír Měsíček
To je všeTo je všeDěkuji za pozornostDěkuji za pozornost