fpga actel – plice based
DESCRIPTION
FPGA Actel – PLICE based. Semestrální práce z předmětu AP. Vypracoval: Zdeněk Suchomel 24.11.2005. Společnost Actel se zabývá výrobou programovatelných obvodů FPGA v technologiích antifuse (Programmable Low Impedance Circuit Element) a technologií flash. Nabízí tyto druhy produktů: - PowerPoint PPT PresentationTRANSCRIPT
![Page 1: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/1.jpg)
FPGA Actel – PLICE based
Semestrální práce z předmětu AP
Vypracoval: Zdeněk Suchomel 24.11.2005
![Page 2: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/2.jpg)
• Společnost Actel se zabývá výrobou programovatelných obvodů FPGA v technologiích antifuse (Programmable Low Impedance Circuit Element) a technologií flash.
Nabízí tyto druhy produktů:
součástky technologie FLASH
součástky technologie ANTIFUSE
součástky pro armádu/vesmír a s vysokou spolehlivostí
![Page 3: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/3.jpg)
Rozdělení vyráběných FPGA
![Page 4: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/4.jpg)
FPGA technologie - Antifuse
Technologie je založena na propojkách typu antifuse, tedy propojkách, které jsou před vlastním programováním nevodivé a po programování vodivé resp. mají malou impedanci (PLICE). Strukturu propojky tvoří dvě elektrody s vodivého materiálu nebo polykrystalického křemíku oddělené isolační dielektickou vrstvou.Při přivedení proudu se protavením vytvoří trvale vodivý křemíkový spoj.
PLICE – Programmable low impedance circuit element
![Page 5: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/5.jpg)
Legacy products
Mezi první FPGA firmy Actel lze zařadit čtyři řady logických obvodů:
- Integrator Series FPGA
- ACTTM 1 Series FPGA
- ACTTM 2 Series FPGA
- ACTTM 3 Series FPGA
![Page 6: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/6.jpg)
Integrator Series FPGA
- první obvody optimalizované pro vysokou rychlost integrované logiky
- založeny na technologii antipropojek- 0.6u technologie CMOS- 2.500 – 30.000 logichých hradel- až 3kb konfigurovatelný duální port SRAM přístup 5ns- obvody rychlého dekódování sběrnice- až 250 uživatelsky programovatelných I/O pinů- 225 MHz- 100 MHz FIFO- 7.5ns 35 bitový dekodér adres
![Page 7: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/7.jpg)
Integrator 1200XL, 3200DX
![Page 8: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/8.jpg)
Logická buňka C-modul
![Page 9: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/9.jpg)
Logická buňka S-modul
![Page 10: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/10.jpg)
Logická buňka D-modul
![Page 11: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/11.jpg)
Modul duálního portu SRAM
![Page 12: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/12.jpg)
I/O moduly
![Page 13: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/13.jpg)
Hodinový rozvod
![Page 14: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/14.jpg)
Propojovací linky
Obvody této řady používají pro propojování jednotlivých logických modulů horizontální a vertikální propojovací linky.
Horizontální rozvod je umístěn mezi řádky modulů viz. obr.
Vertikální rozvod vede přes všechny moduly. Jsou tu základní tři typy linek: Input, Output a Long.
Input a Output linky jsou přiřazeny danému modulu
Dlouhé linky jsou „neutrální“ a procházejí strukturou.
Každý výstupní segment překlene čtyři kanály (dva nad a dva pod).
![Page 15: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/15.jpg)
Propojovací linky
![Page 16: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/16.jpg)
Horizontální linky
![Page 17: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/17.jpg)
Vertikální linky
![Page 18: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/18.jpg)
Model časování 1200XL
![Page 19: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/19.jpg)
Model časování 3200DX
![Page 20: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/20.jpg)
ACTTM 1 Series FPGA- 5V a 3.3V řady plně kompatibilní s JEDEC- až 2000 ekvivalentních hradel (ekvivalent 6000 u
PLD)- nahrazují až 50 TTL obvodů nebo dvacet 20-ti
pinových PALů- návrhová knihovna obsahuje více než 250 maker- až 547 programovatelných logických modulů- až 273 FLIP-FLOPů- rychlost přenosu dat až 75 MHz- Dva diagnostické piny podporující rychlou analýzu
do 25 MHz- vysokorychlostní rozvod hodin- I/O proudy 10mA (5V), 6mA (3.3V)- vyrábí se 1u CMOS technologií
![Page 21: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/21.jpg)
• Obvody jsou realizovány křemíkovými hradly 1u dvouvrstvou technologií metal CMOS
• používají PLICE antifuse technologii
• využití součástky je 95 až 100 %
• I/O piny mohou být připojeny ja na TTL tak i na CMOS
• nabízejí možnost ochrany bezpečnostní přepalovatelnou pojistkou
![Page 22: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/22.jpg)
Struktura součástky
Na obrázku je nastíněn princip propojování logických buněk, v oblastech překrytí horizontálního a vertikálního rozvodu jsou umístěny propojovací prvky PLICE antifuse.
Při programování jsou tyto „antipropojky“ adresovány a programovány tak, aby vytvořily spojení potřebná pro danou aplikaci.
![Page 23: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/23.jpg)
Logická buňka
![Page 24: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/24.jpg)
„Funkční kolečko“
![Page 25: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/25.jpg)
Tabulka funkcí
I/O pinyVšechny piny mohou být použity jak pro vstup tak i výstup a to třístavový nebo jako obousměrný buffer
I/O proudy 10mA (5V), 6mA (3.3V)
![Page 26: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/26.jpg)
Model časování
![Page 27: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/27.jpg)
ACTTM 2 Series FPGA- až 8000 ekvivalentních hradel (ekvivalent u 20 000
PLD)- nahrazují až 200 TTL obvodů nebo osmdesát
20-ti pinových PALů- návrhová knihovna obsahuje více než 500 maker- až 1232 programovatelných logických modulů- až 998 FLIP-FLOPů- rychlost přenosu dat až 105 MHz- 16-ti bitový akumulátor- Dva diagnostické piny podporující rychlou analýzu
do 50 MHz- vysokorychlostní rozvod hodin- I/O proudy 10mA- vyrábí se 1u CMOS technologií
![Page 28: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/28.jpg)
![Page 29: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/29.jpg)
Popis• tyto obvody reprezentují druhou řadu FPGA fy ACTEL• jsou založeny na dvoumodulové technologii, skládají se z C-
modulů a S-modulů, které jsou optimalizovány jak pro sekvenční tak i kombinační návrhy
• jsou kompatibilní jak s řadou ACT 1 tak i ACT 3• Obvody jsou realizovány křemíkovými hradly 1u dvouvrstvou
technologií metal CMOS• používají PLICE antifuse technologii
![Page 30: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/30.jpg)
Logická buňka
![Page 31: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/31.jpg)
Model časování
![Page 32: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/32.jpg)
ACTTM 3 Series FPGA- až 10000 ekvivalentních hradel (ekvivalent u 25 000
PLD)- nahrazují až 20 32 macro-cell CPLD nebo sto 20-ti
pinových PALů- návrhová knihovna obsahuje více než 500 maker- až 1153 FLIP-FLOPů- až 228 programovatelných pinů- rychlost přenosu dat až 250 MHz- čtyři vysokorychlostní rozvody hodin- I/O proudy 10mA- vyrábí se low-pover CMOS technologií- varianty 5,0 V a 3.3 V
![Page 33: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/33.jpg)
![Page 34: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/34.jpg)
Popis
• architektura této řady je založena na šesti základních blocích:
• Logické buňky• I/O buňky• pin - řízení• propojovací linky• rozvod hodin• obvody pro programování a testování
![Page 35: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/35.jpg)
Logické buňky
![Page 36: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/36.jpg)
Modul C
Modul C
implementuje logickou funkci
Y = !S1*!S0*D00+ !S1*S0*D01+ S1*!S0*D10+ S1*S0*D11
kde S0 = A0*B0 a S1 = A1*B1
![Page 37: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/37.jpg)
Modul S
Modul S
implementuje stejnou logickou funkci, na výstupu KO-D
Y = !S1*!S0*D00+ !S1*S0*D01+ S1*!S0*D10+ S1*S0*D11
kde S0 = A0*B0 a S1 = A1*B1
![Page 38: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/38.jpg)
I/O buňky
![Page 39: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/39.jpg)
Řízení pinu
![Page 40: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/40.jpg)
Model časování
![Page 41: FPGA Actel – PLICE based](https://reader036.vdocuments.mx/reader036/viewer/2022062301/56813347550346895d9a4051/html5/thumbnails/41.jpg)
Děkuji za pozornost