pll کمک هب fpga لخاد رد یراگنزمر یاهمتیروگلا یزاسمواقم

11شماره پیاپی 8941، تابستان 2، شماره 94مجله مهندسی برق دانشگاه تبریز، جلد

Tabriz Journal of Electrical Engineering, vol. 49, no. 2, summer 2019 Serial no. 88

PLLبه کمک FPGAدر داخل یرمزنگار یها تمیالگور یساز مقاوم

دانشجوی دکتری ،2موسوی درضایحمسید ؛، دانشیار8وحید رشتچی

[email protected] – رانیا -زنجان - زنجاندانشگاه - وتریو کامپ برق یدانشکده مهندس -8

[email protected] – رانیا -زنجان -زنجان دانشگاه - وتریو کامپ برق یدانشکده مهندس -2

همواره یحملات کانال جانب ،انیم نیدر ا. است ییبالا اریبس تیامن ازمندین وترهایو کامپ یمخابرات یها ستمیامروزه اشتراک اطلاعات در س :چکیده

در. رود یهوشمند بکار م یها کارت ازجمله یحمله به ادوات رمزنگار یکه برا ،باشد یم ها ستمیس یدر رمزنگار یتیامن یها از چالش یکیعنوان به

نیاساس ا. است شده ادهیپ FPGAدر یافزار صورت سخت است که به یرمزنگار یها تمیالگور یساز مقاوم یبرا یدیمقاله هدف ارائه طرح جد نیا

یاجرا یها و زمان یتوان مصرف زانیزدن م که با به هم باشد یم AES یرمزنگار یها تمیدر الگور PLLطرح استفاده از حلقه فاز قفل شده

یبرا hidingو masking کیروش از دو تکن نیا. برد یرا در برابر حملات توان بالا م یرمزنگار یها تمیمقاومت الگور ،تمیالگورمختلف یها شبخ

دهتوجه نشان دا قابل تیشده و موفق یساز هیشب TSMC 65nm یدر تکنولوژ یشنهادیطرح پ کند، یاستفاده م یرمزنگار یخصوص دیحفاظت کل

تنها فرکانس ،یتوان مصرف یدرصد 81 شیو افزا CMOS یاشغال یدر فضا% 89سربار نهیبا هز AES یکه توانسته است در رمزنگار یطور به ،است

یبر رو یشنهادی، روش پهمچنین. دیسخت نما اریکننده را بس حمله یبرا حیصح دیکم کرده و امکان به دست آوردن کل% 2ه اندازه را ب یکار

FPGA است آمده دست از نمودار توان به یتعداد قابل قبول یبر رو یبخش تیرضا جیاست و نتا شده یساز ادهیپ.

(FPGA)یزیر برنامه قابل یها تیگایه رتوان، آ یریگ اندازه، تفاضلی ، پردازش توان(AES) استاندارد رمزنگاری پیشرفته :یدیلک یها واژه

Countermeasure cryptography algorithm by PLL to FPGA

Vahid Rashtchi1, Associate Professor; S. Hamidreza Mousavi2, PhD Student

1- Faculty of Electrical and Computer Engineering, University of Zanjan, Zanjan, Iran, Email: [email protected]

2- Faculty of Electrical and Computer Engineering, University of Zanjan, Zanjan, Iran, Email: [email protected]

Abstract: Now days, sharing data in communication systems and computers require high levels of Information security. Side

channel attack is one of the methods which it is applied to attack cryptographic systems such as smart cards. In this paper, a new

approach for countermeasuring cryptographic algorithms has been proposed and implemented on FPGA. The scheme is based on

using Phase Locked Loop in AES algorithm which by disturbing power consumption pattern and execution time of different rounds,

the resistance of the algorithm against power attack has been increased. Masking and hiding technique has been used to protect the

encryption key. Overall, the proposed method has been simulated within TSMC 65nm technology platform and outstanding success

has been obtained; in applying the technique to AES, the overhead was 13% in CMOS area, 15% in power consumption, 2%

decrease in working frequency while finding the key became difficult for attackers. In addition, the proposed method has been

implemented on FPGA and satisfactory results have been obtained for an acceptable number of samples of the power trace.

Keywords: Advanced Encryption Standard (AES), Differential Power Analysis (DPA), Power Analysis (PA), power measurement,

Field Programmable Gate Array (FPGA).

60/69/8940 :مقاله ارسالخ یرتا

61/61/8940 :خ اصلاح مقالهیتار

81/61/8940 :رش مقالهیخ پذیتار

یرشتچ دیوح :مسئول سندهینام نو

.وتریدانشکده مهندسی برق و کامپ - زنجاندانشگاه - جاده تبریز 1کیلومتر – زنجان - رانیا: سنده مسئولینشانی نو

. . . یرمزنگار یها تمیالگور یساز مقاوم 8941، تابستان 2، شماره 94مجله مهندسی برق دانشگاه تبریز، جلد / 062


مقدمه -8

اطلاعات، منیبر حفظ و انتقال ا یمبتن یافزار سخت یدر کاربردها

جهینت. است شده ادیزبسیار یرمزنگار یها ستمیاستفاده از س

به شدت در توان یمبرم به آن را م ازیو ن یتیامن یها شرفتیپ

قابل یها انهیکارت هوشمند، را ل،یاز جمله موبا یامروز یها دستگاه

با [. 9،2،8]مشاهده نمود رهیو غ یکنترل صنعت یها ستمیسحمل و

کم، یقابل قبول و توان مصرف تیبازار به سرعت بالا، امن ازیتوجه به ن

یبعد از معرف. اند تمرکز کرده یافزار سخت یها یرمزنگار یرو نیمحقق

توسط یرمزنگار دیآوردن کل بدست یبرا یتوان به عنوان ابزار لیتحل

زین یرمزنگار یها ستمیکنندگان به س ، حمله[9] 8444کوچر در سال

در که یطور بهاند، کار کرده اریبس یجانب یها حملات کانال یرو

یرمزنگار یها ستمیس هیعل دیتهد نیتر مهم ریاخ یها سال

یها کیتکن[. 1]است توان شده لیبر تحل یحملات مبتن ،یافزار سخت

SCA ،DPA، CPA یمختلف توان از دست آوردها یها لیو تحل

ها روش نیا یو سرعت بالا یسادگ[. 0-1]است ریاخ یها سال یاصل

یاتیاضیر یها لیتحل یبجا ها کیتکن نیاز ا عیاستفاده وس یعلت اصل

یاستفاده از ادوات رمزنگار ،یتکنولوژ شرفتیبا پ. است یو تئور

شیدر حال افزا یافزار همراه با تنوع حملات سخت د،یجد یافزار سخت

بر یاساس کار مبتن یکانال جانبحملات یها لیدر تحل[. 1-88]است

توان ایدما و حرارت و ک،یامواج آکوست ،یسیامواج الکترومغناط زانیم

ینحو امترها بهپار نیا. شود یخارج م ستمیاست که از س یمصرف

-89]ها هستند داخل تراشه ی در حال پردازش درها وابسته به داده

82.]

را ممکن حیصح دیکل داکردنیپ، ها یخروج نیا قیدق یریگ اندازه

یتوان مصرف یریگ نفوذ، اندازه یرهایمس نیدتریاز مف یکی، سازد یم

تمرکز بایدتوان یریگ در اندازه[. 89]باشد یم یافزار رمزنگار در سخت

اطلاعات کیاستات یتوان مصرف رایباشد، ز پویا یتوان مصرف یرو

یوابستگ پویاتوان . دهد یکننده قرار نم حمله اریدر اخت یانچند

امر نقطه قوت نیدارد، که ا ستورهایحالات ترانز رییبه تغ میمستق

اساس عملکرد ستورهایحالات ترانز رییتغ. است یحملات کانال جانب

یا زیر دیکل افتنی منجربه تواند یکه م[ 81]باشد یم زین نگیفاصله هم

ارائه DESکه پس از شکسته شدن AES تمیالگور. شود حیصح کلید

اکنون که هم باشد یم منیپرسرعت و ا اریبس یها تمیاز الگور یکیشد،

تیامن یبرا تمیالگور نیدر ا. ردیگ یمورد استفاده قرار م اریبس زین

صورت نیکه در ا رسد یم زین تیب 210به یحت دهایطول کل شتر،یب

تعداد نیکه ا باشد یم 2210با عدد ابربر دیکل یتعداد حالات ممکن برا

قبول را و خطا در زمان قابل یبا سع دیکل داکردنیپحالات امکان

هنوز هم در مقابل حملات AES تمیالگور وجود نیباا. کند یم یمنتف

به دنبال به ینحو موجود به یها همه روش[. 80]است ریپذ بیتوان آس

افزار با سخت لدر حال پردازش در داخ یها داده انیزدن رابطه م هم

نیهرکدام از ا. باشند یم یریگ مشاهده و اندازه قابل یتوان مصرف

توان ایضا ساخت، ف نهیشامل هز یسربار نهیهز یها به نوع روش

.را به دنبال دارند ستمیس یو کاهش فرکانس کار یمصرف

در AES تمیشکست الگور یبرا CPAو SCA ،DPAهمچون یحملات

ها روش آن انی، که از م[81-81]است شده یمقالات مختلف بررس

DPA وCPA ی بررسها مورد استفاده قرار گرفته و روش هیاز بق شتریب

ها تمیدو روش در شکست الگور نیا یالاب آن، قدرت لیکه دل اند شده

گرها حمله نیمقابله با ا یبرا یادیز اریبس یها ، تاکنون روشباشد یم

بر یمبتن یها یساز مواز مقا اکثراًکه ، ندا ارائه شده نیتوسط متخصص

در موارد ها آن نیتر مهم شده ارائهاز بین روشهای . هستند افزار سخت

، SABL ،WDDL مقاوم سازی یها روش. است زیر خلاصه شده

Dual-Rail Logic ] 28-84[ به سلول ازینسازی که برای پیاده

پویاو فرکانس [ 22] تاژبر ول یمبتن یها روش .دندار دیکتابخانه جد

. است ریپذ امکان یبا استفاده از مدارات جانبسازی آنها که پیاده[ 29]

روش و [29] یتصادف یها تیگبر استفاده از یمبتن RSLروش

صورت بهسازی آن که پیاده حافظه کردن و به اشتراک گذاشتن یمواز

، [20]حافظه نمودن و موازی رمزکردن .قابل انجام است [21] یافزار نرم

مختلف، یها کننده مصرفکردن با اضافه یکردن توان مصرف یتصادف

،glitch یها روشو [ 21-21] زمان رهمیغمنطق مکمل و منطق

hazard[24] ،Ring Oscillators [96] ،یرهایبر تأخ یمبتن یها روش

کدکردنبر یمبتن of-n-1، روش [98]اجرا یها زماندر یتصادف

نیاکثر ا متأسفانه .باشند یمشده ارائه یها روش از دیگر [ 92]داده

یبرا. هستند ناکارآمدها در عمل FPGA تمحافظ یبرا ها کیتکن

قابل ریغ FPGAدر Ring Oscillators ای SABLمثال طرح

دو شدن، ساخته درصورت Dual-Rail Logicطرح ای ،است یساز ادهیپ

فضا اشغال کرده و توان مصرف یاصل تمیحجم خود الگور برابر

[.99]کند یم

نرم یبر مقاوم ساز یمبتن یطرحها جز بهفوق یها روش اکثر

یافزار در ساختار سخت رییبه تغ ازین ینحو به ،ریتأخ جادیو اافزاری

اوقات یبالا گاه نهیکار علاوه بر هز نیا . دارند CMOS هیدر لا

اریدر اخت صرفاً CMOSدر سطح رییتغ جادیا رایز باشد، نمی ریپذ امکان

گفته شد، امکان نیز قبلاًطور که همان. باشد یم دکنندهیتولشرکت

مثال در یبرا. وجود ندارد FPGAدر ها روش نیاکثر ا یساز ادهیپ

FPGA تا وجود ندارد فیدبک دار یبیاستفاده از مدارات ترک ییتوانا

مقدور دبکیبا ف NOT تیبر گ یلاتور مبتنیاس نگیرسازی پیاده

ستورهایترانز کیبه تحر ازین حتماً RSLروش یساز ادهیپ یبرا .گردد

یمبن FPGA یبا خواص ذات میعمل در تعارض مستق نیکه اباشد می

.بودن آن است تالیجیبر د

با استفاده ها دادهو یتوان مصرف انیرابطه م ختنیر هم اگرچه بر

مورد بررسی قرار ]91،99،21،21 [در مقالات متعددی زینو قیاز تزر

گذرا هیدر ناح PLL تغییرات توان مصرفی استفاده ازولی .است گرفته

با استفاده از یهای تصادفریاعمال تاخ عنوان نویز توان توام با به

. است در ناحیه گذرا کمتر بررسی شده PLLخروجی



یکیدو راه کار وجود دارد، FPGAدر داخل PLL یساز ادهیپ یبرا

و ،است یامروز یها تراشهاز قبل در قرارگرفته های core IPاستفاده از

یکدها ای یمنطق هایتیتوسط گ تالیجید PLL کیروش دوم ساخت

یبررس کیمقاله هر دو تکن نیدر ا[. 90]است FPGAدر داخل یبیترت

یها تیگبا استفاده از PLL یساز ادهیپ یبرا یاست و طرح شده

ستمیمقاومت س تواند یماست که ارائه شده یبیترتو مدارات یبیترک

طور که گفته شد، اساس همان. دهد شیدر مقابل حملات توان را افزا

کشف یو پردازش آن برا یتوان مصرف یریگ اندازه ،حملات توان یکل

اصولاً. باشد یمداخل تراشه در حال پردازش ریتوان با مقاد نیارتباط ا

بکار یمختلف هایتوان روش حملاتتوان در گیری اندازه یبرا

FPGAو CADموجود دو روش یروشها نیکه از ب[. 91-91]رود یم

Board است شدهانتخاب.

و یرمزنگار. است مرتب شده ریصورت ز مانده به باقی یها بخش

مرور 2 بخشدر AES تمیو الگور FPGAدر یحملات کانال جانب

و انطباق یشنهادیپ PLL یساز ادهیپ یها روش 9 بخشاست، در شده

شیمورد آزما یطرح کل 9 بخشدر است و شده یبررس FPGAآن با

حاصل از جینتا 1 بخشدر تیدرنها. است شده یساز ادهیمطرح و پ

.است دهیطرح فوق گزارش گرد

تاریخچه –2

یو حملات کانال جانب یرمزنگار زیآنال -2-8

در حال یها تراشه یتوان مصرف یدر دو دهه گذشته با بررس نیمحقق

رمز یها تراشهقرارگرفته در یخصوص هایدیتوانستند کل یرمزنگار

در روش . اورندیب به دست یتئور هایاز روش عتریسر یلیرا خ ینگار

به دفعات یدر زمان پردازش رمزنگار یتوان مصرف زانیتوان م لیتحل

زانیم یوابستگCMOS اصل که در مدارات نیو از ا هشد رهیمتعدد ذخ

در حال یانیم یها دادهبه ( 8)طبق رابطه توان یمرا یتوان مصرف

.شود یمپردازش مدل کرد، استفاده

تیظرف CLباشد و شده فرض پویا یتوان مصرف PDدر رابطه فوق اگر

ولتاژ VPPتراشه و یفرکانس کار fو ستورهایترانز ای ها تیگ یخازن

8به 6از تیگ یخروج راتتغیی احتمال را P(0→1) توان یم ،باشد هیتغذ

یریگ اندازه DPAحملات یاز ملزومات اصل یکی. [39]در نظر گرفت

در روش . باشد یمها ها، هنگام پردازش داده در تراشه پویا وانت قیدق

DPA از ادیز اتییبه دانستن جز یچندان ازیها ن روش ریبرخلاف سا

نیامر از نقاط قوت ا نیکه ا ،نیستدر تراشه تمیالگور یساز ادهینحوه پ

.است یتئور یروشها ریروش نسبت به سا

پردازش براساسموفق کاملاًحمله نیاول 2669سال در

بیش با گذشت . ]89[توسط ارس ارائه شد یسیتشعشعات الکترومغناط

در ساخت و استفاده ادیز اریبس های تشرفیو پ خیاز آن تار از یک دهه

بسیار زیاد یزیقطعه قابل برنامه ر نیاز ا ها، استفاده FPGAاز

مت،یبودن ق ها ارزان FPGAاستفاده از لیلد نیتر مهم. است شده

، باشد یمافزار آن در سطح سخت یریرپذییانعطاف و تغ تیقابل

فیتوص هایزبان شرفتیبه خاطر پ زین FPGAنحوه استفاده از نیهمچن

یفوق اگر سادگ است، به موارد شده تر آسان اریبس HDLافزار سخت

یکیکه خواهدشدگردد، مشاهده اضافه FPGAو سنتز در یساز هیشب

. ها هستند FPGA ،دیجد زاتیساخت تجه یها برا انتخاب نیاز بهتر

یساز ادهیپ یها برا انتخاب نیاز بهتر یکیعنوان به FPGAامروزه

الخصوص قبل از یعل ]96[باشد میبا سرعت بالا یرمزنگار تمیالگور

.باشد می نهیبه کاملاًکار کی FPGA، استفاده از ASICساخت تراشه

نیمحقق یبرا FPGAجالب توجه در های یژگیجمله و از

برنامه داخل آن به دفعات ردادنییتغو روزکردن به تی، قابلیرمزنگار

نیباشد که ا می FPGAهمزمان چند برنامه در یاجرا تیمتعدد و قابل

یذات تیقابل نیاز ا. است ساختار شده نیسرعت در ا شیامر موجب افزا

شیافزاعاملی برای ، علاوه برFPGAدر برنامهچند یعملکرد مواز

در برابر حملات کانال یساز مقاومعامل به عنوان توان یمسرعت

در زیمنبع نو کیکردن ینحو که با مواز نیاستفاده کرد به ا زین یجانب

در حال یها دادهبه پویاتوان یوابستگ زانیم ،یکنار برنامه اصل

که در حمله به یموفق یرهااز کا[. 98]کند یم دایکاهش پ یرمزنگار

FPGA ،اشاره کرد یبه گزارشات مختلف توان یمها صورت گرفته است

[.92-99]است اخیر ارائه شده یها سالکه در

در دسترس کاربران ستورهایترانز هیدر لا راتییها تغ FPGA در

در حد یساز مقاوم های روش یسادگ به توان ینم، لذا باشد ینم یعاد

CMOS نیسازنده ا های مگر شرکت[ 99]دکر ادهیرا در آن پ FPGA

موافقت شرکت سازنده مستلزم درصورتامر نیکنند، که ا یها همکار

از یهای ها روش FPGAلذا در . است ادیبالا و صرف زمان ز یها نهیهز

یتوسط کاربران عاد یساز ادهیپ تیاست که قابل موردقبول یساز مقاوم

.را داشته باشند

اصولاًاست انجام شده FPGA یمعمول که رو یها یساز مقاوم

، masking ،hidingها، کردن داده یتصادف ز،یکردن نو بر اضافه یمبتن

و یو تفاضل پویا یساز ادهیپ ،کردن کلاک یتصادف ،یزمان ریتأخ جادیا

HDRL قرار دادن ،Ring Oscillator باشد یم... در تراشه و ترتیبی .

نی، که اباشد یم یکردن توان مصرف دهیچیپ ها روش نیهدف اکثر ا

.باشد یمعامل مقاومت یدگیچیپ

فرکانس دیبر تول یمبتن ها FPGAسازی در روش دیگر برای مقاوم

نگیروش اساس کار استفاده از ر نیکه در ا باشد یم SIROبه روش

.است NAND تیساخته شده با گ لاتوریسا

است از یساده است، کاف اریبس FPGAدر SIRO یساز ادهیپ

وصل دبکیف تیآن گ هاییاز ورود یکیبه NAND تیگ کی یخروج

امکان FPGAشده در یساز ادهیکه در مدارات پ نیبا توجه به ا ،شود

یبی، لذا از مدارات ترتباشد ینمساده ،یبیترک یها حلقهساخت

توان یم، لذا دهد یمحالت را نشان دوهر ( 8)شکل . شود میاستفاده

SIRO [. 91]مشاهده کرد (ب8 )صورت شکل را در عمل به

(8)



یبه عنوان منبع کلاک برا SIRO یساختار از کلاک خروج نیدر ا

بودن فرکانس یبا توجه به تصادف است، شدهاستفاده FPGAپردازشهای

آن، زمان پردازشهای مختلف جابجا یرهایکلاک سرعت پردازش و تأخ

را تا یاصل یها دادهخود به یوابستگ یتوان مصرف تیشده و در نها

.دهد یماز دست یحدود

(الف)( ب)

یمبتن یبیمدارترک(الف: NAND تیساخته شده با گ لاتوریاس نگیر :8 شکل

FPGAشده در یساز ادهیمدار پ( ب. هیدو پا NANDبر

AES تمیروش عملکرد الگور -2-2

متقارن است، یرمزنگار یها تمیالگور نیتر منیاز ا یکی AES تمیالگور

هر دو حالت ی، برا(2)در شکل تمیالگور نیا یطبق فلوچارت کل

که هرکدام یچهار بخش اصل تمیالگور نیدر ا ییرمزگشاو یرمزنگار

یزهایهمه سا یبرا. ، وجود داردکند یمعمل لیتابع تبد کیبه مشابه

,SubByte, ShiftRows) یاصل لیچهار تبد د،یلک یممکن برا

MixColumns, AddRoundKey )ًشود یماعمال ها دادهبه حتما.

]AES ]90در ییرمزگشاو یرمزنگاربلوک دیاگرام کلی :2شکل

به داده بیترت و به سرهم پشتهر چهار بخش مورد اشاره

و نحوه ساخت ها لیتبد نیاز ا کیدر ادامه هر. شوند یماعمال یورود

.اند شدهداده حیآن به اختصار توض

SubByte لیتابع تبد-2-2-8

یرخطیغاست که با عملکرد AES تمیبخش از الگور نیواحد اول نیا

نسبت داده و مشابه دیجد تیب 1را به ورودی از داده تیخود هر با

یادیبه اندازه ز ردادنییتغ نی، و همکند یمعمل گشتیجدول جا کی

که ، لازم به ذکر است کند یم دهیچیو پ یرخطیغرا تمیعملکرد الگور

زیرا ن تمیالگور نیمصرف توان در ا یادیز ازهبه اند یدگیچیپ نیهم

. باشد یم ی، اساس کار خط(روندها) ها بخش ریدر سا .است داده شیافزا

جداکردنحملات موفق، یکنندگان توان برا حمله یها کیتکناز یکی

مختص بخش باشدکه یم یمختلف زمان یها بازهدر یمصرف یها توان

ستمیچنانچه کلاک عملکرد س. باشد تمیاز عملکرد الگور یخاص

بخشها ریرا از سا SubByteبخش توان یم یسادگ ثابت باشد به شهیهم

روش .نمود لیتحل مستقلاً را بخش نیدر ا یجدا کرده و توان مصرف

سرعت یشدت رو تر شود به دهیچیبخش چنانچه پ نیا یساز ادهیپ

لذا ، کند یمآن را کم سرعت گذاشته و ریتأث ییو رمزگشا یرمزنگار

.کرد ادهیرا پ یهر طرح توان ینم

ShiftRows لیتبدتابع -2-2-2

فتیجدول داده به سمت چپ ش یبخش هرکدام از سطرها نیا در

آنها یریقرارگو فقط محل رنکردهییتغها مقدار داده ی، ولشوند یمداده

استفاده شود، یبیبخش از مدارات ترت نیچنانچه در ا .ابدی یم رییتغ

راتییتغ نیبه ا یتوان مصرف یاز وابستگ تواند یمگر دوباره حمله

شیبر آرا یبخش مبتن نیا یساز ادهیروش مرسوم پ .دکناستفاده

و یمنطق تیگونه گ چیکه بدون استفاده از ه یطور به باشد یم رهایمس

تیمناسب از محل ب (wire)سیمبر یمبتن یرهایفقط با استفاده از مس

نیا تیمز. شوند یمانتقال داده ها داده یخروج تیبه محل ب یورود

یشنهادیدر طرح پ یتراشه است، ول رد یمصرف یروش کاهش فضا

ادهیپ یبرا یبیبخش از مدارات ترت نیسربار ا نهیمقاله با قبول هز نیا

.است استفاده شده ShiftRows یساز

MixColumns لیتابع تبد -2-2-9

با state از هر ستون جدول تی، چهار باMixColumnsمرحله در

تیتابع چهار با نیا. شوند یم بیمعکوس ترک یخط لیاستفاده از تبد

لیتحو یرا به خروج تیو چهار با ردیگ یدر نظر م یرا به عنوان ورود

بر هر یورود تیهر با وسیکه با استفاده از ضرب در حوزه گال دهد، یم

بخش به مرحله نیشدن ا با اضافه. گذارد یم ریتأث یجخرو تیچهار با

ShiftRows مرحله را نیا شود یمفراهم یدر رمزنگار یادیز یآشفتگ

جادیخاطر ا ساخت که به توان یم یبیو ترت یبیبا دو روش ترک زین

.است شدهاستفاده یبیدر زمان اجرا روش ترت یتصادف هایریتاخ



2-2-9- AddRoundKey

باشد یم AddRounKeyبخش AES چهارگانهبخش از مراحل نیآخر

ت یاز دو جهت حائز اهم یاصل دیکل از یدیرکلیزکردن که با اضافه

، از باشد یم یرمزنگاربه پروسه دیبخش لحظه ورود کل نیا اولاً. است

دیداده با کل بیار ساده بوده و فقط ترکیشده بس انجام اتیعمل یطرف

نینبودن زمان شروع ا لذا معلوم. شود میانجام XOR تیگ کیتوسط

.برد میبالا یادیز اریرا تا حد بس یساز مقاوم زانیبخش م

PLL یخروج یرمزنگار تمیالگور یساز مقاوم یشده برا ادهیطرح پ در

از هر یاصل یها بخشتک به تک( 9)گذرا طبق شکل هیدر ناح

.است متصل شده( روند)مرحله

PLLکنترل زمان اجرای توابع تبدیل با :9شکل

یدر آماده شدن خروج یتصادف یرهایدر طرح فوق دو عامل تاخ

صورت توام به PLLچهارگانه و مصرف توان توسط بلوک یها بلوک

ی، خروجشود یم دهید( 9)طور که در شکل همان. ستاتفاق افتاده ا

PLL در بخش رای، زشود یمبه سه بخش اول هر روند اعمال

AddRounKey قابل یبخش با بخش قبل نیا وبوده یبیترک اتیعمل

چهار بخش با هم نیمنظور دو بخش آخر از ا نیبد. اشدب یم بیترک

.شوند یم بیترک گرید

یافزار صورت سخت ، بهAES تمیالگور یساز ادهیحاصل از پ جینتا

حاصل جیشده و نتا ادهیپ ISEدر ( VHDL)افزار سخت فیبا زبان توص

.است شده یساز هیشب ModelSimآن توسط

FPGAو انطباق آن با یشنهادیپ PLLساختار –9

یدار برا دبکیف ستمیس کی( PLL)شده حلقه فاز قفل ستمیس کی

منطبق با ستیبا یم ی، که فاز خروجباشد یم یکلاک در خروج دیتول

.قرار دارد PLLمدار کیاز یا ساده ینما( 9)در شکل. باشد یفاز ورود

بخش اصلی 9با PLLدیاگرام کلی مدار :9شکل

:ها چهار بخش عمده وجود دارد PLLدر اصولاً

8- PFD :اختلاف صیفاز فرکانس که عملکرد آن تشخ صیمدار تشخ

.با فاز و فرکانس مرجع است یفاز فرکانس خروج

2- LF :یخروج یبالا یها فرکانساز مدار که کار آن حذف یبخش

.است یداریبه حالت پا دنیرس یبرا

9- VCO :کاه اسات، یمتناسب با ولتااژ ورود متناوبمنبع ولتاژ کی

.باشد یم زین PLLقلب

9- Divider :باا سهیانتقال و مقا یبرا ینقش آن مقسم فرکانس خروج

.است یورود

،آن ثابت است یکه ولتاژ ورود یتا زمان VCO یفرکانس خروج

یورود سهیمرجع مقا ایمقسم بیچنانچه ضر یول. کند ینم رییتغ

را به دنبال VCOداده و صیاختلاف را تشخ PFDکند، بلافاصله رییتغ

هیناح) یپس از گذشت زمان کوتاه تی،که درنهااندازد یمر ییخود به تغ

مقاله نی، هدف ما در ارسد یم داریبه حالت پا VCOدوباره ( گذرا

یبرا ،یداریبه زمان پا دنیتا رس PLLگذرا در هیکردن از ناح استفاده

.باشد یم زینو جادیا

PLL به فرکانس و ازیکه ن یهای ها به صورت عمده در دستگاه

که از جمله آن شوند یمسرعت بالا با دقت خوب باشد، استفاده

در حالت PLLاشاره کرد، مدار یمخابرات یها ستمیسبه توان یم

آن در میمستق یساز ادهیکه امکان پ باشد یم( 1)صورت شکل آنالوگ به

FPGA ستین ریپذ امکان.

در مد آنالوگ PLLبلوک دیاگرام حالت مدار :1شکل

تراشه مدل Spartan6در خانواده یامروز های FPGAدر

XC6SLX45-2FGG484I-Xilinx عدد چهارCMT وجود دارد و هر

است که فرکانس PLL جادیا یآماده برا core IPعدد کیکدام شامل

در موجود PLLعلاوه بر . کند دایپ شیافزا تواند یمیک گیگاهرتز آن تا

FPGA توان یمها PLL تحت زین تالیجیو د یارافز صورت نرم را به

PLL یبرا در این طرحکرد، طرح مورد استفاده ادهیپ یطیشرا

اگرامیصورت بلوک د به Pulse Steal PLLتحت عنوان تالیجید

.است( 0)شکل



Pulse Steal PLL ]99[دیاگرام مدار :0شکل

یدر کاربردها تالیجید یمدل فوق در مدارات فرکانس بالا

شدن با ما سنکرون ازیدر آنجا ن رایاست، ز پرکاربرد اریبس زین یمخابرات

بعد از یفرکانس پالس ورود( 9)، در مدار شکل [96]است یورود

نیرابطه ب و شود یممرجع استفاده فرکانس به عنوان Nشدن به میتقس

.است( 2) رابطهبا برابر لاتوریو فرکانس اس یورود

(2)

بزرگتر از فرکانس میفرکانس مرجع را ک توان یمروش نیبا ا

OSC لذا . در نظر گرفتOSC +انتخاب شود( 9) رابطهصورت به دیبا.

(9)

فرکانس توان یم Mو Kمقدار رییبا تغ یسادگ مدار به نیدر ا

فرکانس تواند ینم یصورت آن به راتییتغ نیا. داد رییرا تغ یخروج

رییو مقدار تغ یبسته به فرکانس فعل یدهد، و خروج رییرا تغ یخروج

K وM در . رسد یم داریپا هیکرده و سپس به ناح ریتأخPLL چنانچه

نیکه ا رسد یم یداریتر به پا عیسر ستمیس ،باشد رگحلقه باز بز نیگ

در PLLروش ساخت نیا. است ریپذ امر فقط در حالت آنالوگ امکان

FPGA است( 9) رابطهقفل شدن طبق دامنه یها دارا.

(9)

یدر حال رمزنگار یها دادهبه یمقاله فرکانس ورود نیدر طرح ا

یها تیبااز یکیبا توجه به Nصورت که مقدار نیا است، به وابسته شده

از یدیشد زینو جهیدر نت. شود یمانتخاب یصورت تصادف به یورود

رییو با تغ شود یم قیگذرا تزر هیدر ناح ستمیجهت مصرف توان به س

، حال شود یممتفاوت زین زینو زانیم یدر حال رمزنگار یها دادهمداوم

،شود یماستفاده ستمیس یبه عنوان فرکانس کار یاز فرکانس خروج

در . کرده است یرا تصادف یمحاسبات یرهایتاخ زانیم زیامر ن نیا

را در مقابل حملات ستمیس یافزار صورت سخت طرح به نیا تینها

DPA است کرده منیا.

طرح پیشنهادی – 9

دفاع کااملاً کیبر توان استات یحملات مبتن یرمزنگار یها ستمیس در

کیا همچنان به عنوان پویابر توان یکه حملات مبتن یدرحالاند شده

نارم افازار ،تاوان یسااز هی، در شبشود یممطرح نیمحقق یچالش برا

HSPICE وSynopsis- SYSPTPX یباارا ،یعنااوان دو اباازار قااو بااه

DPAحملات تفاضل توان لیشده در تحل یساز هیشب یها توان لیتحل

شاده یساز ادهیمدار پ یطرح کل( 1)در شکل [. 92]مورد استفاده است

.قرار دارد

قیو تزر ریتأخ جادیدو عامل ا تالیجید PLLدر طرح فوق توسط

، ها کلاکدر زمان نشست ریتأخ جادیا. شود میتوان را توأم انجام زینو

( دهد ریتأخ)جابجا کند Δتراشه را به اندازه یکار محل کلاک اگر

به زین موردنظربلوک ای تیآن کلاک در گ از یناش یتوان مصرف زانیم

زانیباشد، م یتصادف راتییتغ نیحال اگر ا .خواهدشدجابجا Δاندازه

را نشان رییتغ نیا( 1)شکل . شود یم شتریب یدر توان مصرف یآشفتگ

حمله ینمونه برا یشتریگر به تعداد ب حمله ییجابجا نی، با ادهد یم

یبرا RDI [98]یتصادف ریتأخروش فوق تحت عنوان، . دارد ازیموفق ن

.است یرمزنگار یعملکردها یمحل اجرا جابجاکردن

از نوع Digital PLLبلوک دیاگرام کلی سیستم مقاوم شده توسط : 1شکل Pulse Steal PLL

]RDI ]98به خاطر Δجابجایی نمودار توان به اندازه : 1شکل

منبع کلاک یمربوط به خروج( 4)در شکل یساز هینمودار شب

در دوحالت منبع کلاک ساده و منبع کلاک از AES یرمز نگار یبرا

.باشد یم PLLنوع

در ناحیه گذرا PLL، نمودار بالا برای حالت منبع کلاک یخروج :4شکل

، علاوه بر کننده یبا مدار رمزنگار Digital PLLمدار بیبا ترک

در . است جابجا شده زین رهایتاخ زانیمصرف توان، م میزان خوردن هم به

متفاوت از حالت بدون کاملاً یشدن داده خروج حالت زمان آماده نیا

قیمحل دق داکردنیپ یگر برا امر کار حمله نیا . باشد یممحافظت

یاز ورود تیبا کیدر طرح فوق [. 99]کند یم تر سختها را پرش

. شود یماعمال PLLبه بیعنوان ضر شده و به انتخاب یصورت تصادف به

با توجه بیبودن انتخاب ضر یشده دو عامل تصادف یطراح PLLلذا در



گذرا، هیدر ناح PLL یدر خروج یو عملکرد ناهمزمان یبه مقدار ورود

یوابستگ زانی، به شدت مشود یم عمالا تمیکه به مراحل مختلف الگور

.کند یمرا کم یرمزنگاردر حال یها دادهبه یتوان مصرف

یافزار سخت یساز ادهیو پ یساز هیشب جینتا -1

طرح یافزار سخت یساز ادهیو پ یساز هیشب جیبخش نتا نیا در

در مقابل حملات کانال AES تمیالگور یساز مقاوم یبرا یدشنهایپ

یها یساز ادهیپو یساز هیشب. گردد یمارائه DPAبه روش یجانب

IP core یآنالوگ بر مبنا PLL یریکارگ بهدوحالت یبرا یافزار سخت

Pulse Steal PLLبه روش یشنهادیپ تالیجید PLL یریکارگ به زیو ن

معیار کلی برای بررسی مقاومت مدارها در برابر .دیخواهدگردارائه

اعداد این .باشد می DPAمیزان جهش نمودار خروجی DPAحمله

شده روی کلید بندی نمودار میزان همبستگی توانهای دسته

.باشد شده می زده حدس

یساز هیشب جینتا -1-8

به Synopsis- SYSPTPXو HSPICEافزار نرم ،توان یساز هیشب در

لیشده در تحل یساز هیشب هایتوان لیتحل یبرا ،یعنوان دو ابزار قو

عملکرد دیتائ یبرا. مورد استفاده است DPAحملات تفاضل توان

شده یساز هیشب 65nmاستاندارد یمدار، طرح در تکنولوژ صحیح

ساخت یآن به تکنولوژ یکینزد یتکنولوژ نیل انتخاب ایدل. است

Xilinx XC6SLX45-2FGG484I 45باnm در ها نمونهتعداد . باشد یم

.نمونه است 21666 یساز هیحالت شب

یبرا د،یرکلیز کیآوردن بدست یبرا DPAحمله به روش یساز هیشب

تالیجید PLL یریکارگ به زیآنالوگ و ن PLL طرح یریکارگ بهدوحالت

انجام ( 0)شده در شکل ارائه Pulse Steal PLLبه روش یشنهادیپ

ارائه ( 88)و ( 86)های حاصل در شکل یساز هیشب جینتا. است شده

.است شده

آنالوگ PLL طرح است که یحالت یساز هیشب یبرا( 86)شکل

در شکل ،نمودار توان در حال پردازش. مورد استفاده قرار گرفته است

همان همبستگی که DPAحمله یو نمودار خروج( الف 86)

، باشد یمشده زده شده برای هر کلید حدس نمودارهای توان نمونه گرفته

دیرکلیزبا توجه به این که .است نشان داده شده( ب 86)در شکل

لذا در حالت کلی باشد یمبیت 1، دارای زدن حدسبرای موردنظر

زیر کلید متصور است که یکی از آنها صحیح بوده این حالت برای 210

روی کلید صحیح DPAنمودار خروجی .و مابقی اشتباه هستند

( ب 86)گونه که در شکل همان .دهد بیشترین همبستگی را نشان می

کیدر حالت آنالوگ، موفق عمل کرده و پ گر است حمله نشان داده شده

اتفاق (861عدد ) 0x6A حیصح دیرکلیزدر DPA لیتحل یخروج

.افتاده است

دیجیتال به روش PLLبرای حالتی است که ( 88)شکل

Pulse Steal PLL نمودار توان مصرفی . است مورد استفاده قرار گرفته

در DPAو نمودار خروجی حمله ( الف 88)در حال پردازش در شکل

که در این شکل نشان همانگونه. است نشان داده شده( ب 88)شکل

کاملاًموجود یها نمونهسیستم در مقابل حمله با تعداد است، ده شدهدا

یها دادهریختن رابطه توان و هم مقاوم شده است، که دلیل اصلی آن به

.است RDIمیانی به دو دلیل توان مصرفی اضافی و

91بیشترین همبستگی روی کلید ( ب 88)در نمودار

.باشد اشتباه میشده زده که این کلید حدس باشد یم

نمودار توان در حال پردازش ( الف

DPAنمودار خروجی حمله ( ب

یریکارگ بهبا DPAسازی توان و نمودار خروجی حمله نتایج شبیه :86شکل

PLL آنالوگ

0 20 40 60 80 100 120 140 160 180 2000

0.5

1

1.5

2

2.5

3

3.5

4

4.5

5x 10

-5

Time

Pow

er

0 50 100 150 200 250 300-3

-2

-1

0

1

2

3

4x 10

-5

X: 105

Y: 3.05e-05

Key

Corr

ela

tion C

oeff

icie

nt

DP

A o

utp

ut





یریکارگ بهبا DPAسازی توان و نمودار خروجی حمله نتایج شبیه :88شکل

Pulse Steal PLL

یافزار سخت یساز ادهیپ جینتا -1-2

یهاFPGAاز یکیشده، شامل ادهیپ یافزار سخت ستمیطرح فوق س در

Xilinx XC6SLX45-2FGG484Iتحت عنوان spatran6 ی خانواده

تم یابتدا الگور. است usart وتریآن با کامپ یباشد و پروتکل ارتباط می

AES یرا با معمار Unrolled – Loop یرو FPGA با استفاده از برد

کیتفک تیقابل یساز ادهیپ نیهدف ا. است شده یساز ادهیپ (82)شکل

یبرا. باشد یزمان م یبند میبا تقس تمیالگور ییاجرا یها بخش

قرار FPGA هیتغذ ریدر مس یاهم 86مقاومت کیتوان یریگ اندازه

گیری سرعت نمونه ،با توجه به این که در این سیسم .است شده دهدا

باشد لذا سرعت عملکرد FPGAبیش از فرکانس کاری یستیبا یمتوان

FPGA نس کاری فرکا. است ا مقسم فرکانسی کم شدهبFPGA در طول

هایی از برداری نمونه در طول پروسه نمونه. باشد یم KHz816الگوریتم

جهش بالایی ،بینی غیر قابل پیش یزهاینوتوان مصرفی که به خاطر

از بودها بیشتر ه از متوسط کل نمونه آنها ند و مقدار متوسطا داشته

.اند ها حذف شده جدول نمونه

Xilinx XC6SLX45-2FGG484Iبرد سخت افزاری شامل :82شکل

شد، سپس شیآزما یحفاظت هیچبدون تمیمقاله ابتدا الگور نیدر ا

شداستفاده FPGAدر داخل IP core یبر مبنا PLLمحافظت از یبرا

لازم به . است شده ادهیپ یشنهادیپ تالیجینوع د PLLطرح تیدر نها و

به رهیبعد از ضبط و ذخ ها نمونه DPAحمله یذکر است که برا

ها از نرم افزار داده یهمبستگ لیتحل یشده و برا انتقال داده وتریکامپ

.است دهیمتلب استفاده گرد

یبرا ینمونه تصادف یادیتعداد ز ،یافزار طول زمان حمله سخت در

که ابزار نیبا توجه به ا. است ازیتوان ن یریگ و اندازه یرمزنگار

ها را به اجبار تعداد نمونه ستند،یآل ن دهیها ا و ثبت داده یریگ زهاندا

91666جا نیدر ا. است شدهداده شیافزا ،یساز هینسبت به حالت شب

تا در شود یمو ضبط یریگ اندازه ،یحمله تفاضل شیآزما ینمونه برا

MHz 96 یبردار فرکانس نمونه. ردیقرارگمورد استفاده یپردازش بعد

یبر رو DPAحمله یتوان در حال پردازش و خروج یها یمنحن .است

صورت نگرفته یساز مقاوم چگونهیکه ه یحالت یو برا یافزار برد سخت

زانیم( الف 89)طبق شکل . است نشان داده شده( 89)است در شکل

یمشخص ی، الگوروندهامحل صیتشخ تیبا وجود قابل یتوان مصرف

با شود یمموفق DPAانجام نشود یساز وجود اگر مقاوم نیندارد، با ا

دایپ یدسترس( ب 89)طبق شکل یاصل دیرکلیزنمونه به 91666

یریگ ها در هر دوره اندازه نمونه زانیم ،توان یریگ در حالت اندازه. کند

شود، می دهید ( ب 89) شکل طور که در همان. باشد یمنقطه 266

که نشان از همبستگی است شده جادیا 861 جهش حول عدد یمقدار

به جهش نیاگرچه دامنه ا. بالا در این نقطه نسبت به سایر نقاط دارد

یکمتر است ول در مقایسه با نقاط دیگر یساز هیحالت شبت نسب

یریپذ بیآس حیحص دیرکلیزهمبستگی روی و جهش نیوجود ا

.کند یمآشکار نشده را محافظت تمیالگور

بر DPAحمله یخروج نمودار توان در حال پردازش و یها یمنحن

PLLبا استفاده از یساز که مقاوم یحالت یو برا یافزار برد سخت یرو

نشان داده ( 89)صورت گرفته است در شکل IP core یبرمبناهای

نمونه موفق تعداد شیفزاا با کمی DPA زیحالت ن نیدر ا. است شده

( الف 89)طبق شکل . کند دایپ یدسترس صحیح دیرکلیزبه شود یم

ندارد، یمشخص یدوباره مشابه حالت قبل الگو یتوان مصرف زانیم

0 50 100 150 200 250 300-2.5

-2

-1.5

-1

-0.5

0

0.5

1

1.5

2

2.5x 10

-5

X: 47

Y: 2.435e-05

Key

Corr

ela

tion C

oeff

icie

nt

DP

A o

utp

ut



حالت تبه نسب DPA یدامنه جهش در خروج زین نجایهرچند در ا

زیجهش کم ن نیدوباره وجود ا یکمتر است ول ،یساز بدون مقاوم

تمیالگور یریپذ بیآس صحیح و دیرکلیزهمبستگی بالا در

.کند یم دیرا تائ FPGAآماده در داخل PLLشده با محافظت

Pulse Stealبا استفاده از یساز مقاوم یبرمبنا یساز ادهیپ جینتا

PLL که در همانطورحالت نیدر ا. است نشان داده شده( 81)در شکل

نمونه مشابه دو است، مدار با تعداد نشان داده شده( ب 81)شکل

در DPA گر با روش است، که حمله مقاومت کرده یحالت قبل به قدر

توان لیتحل یبا استفاده از نمودار خروج حیصح دیرکلیزآوردن بدست

یدسترس یاصل دیگر نتوانسته است به کل لذا حمله. است موفق نشده

896بیشترین همبستگی روی کلید ( ب 81)در نمودار .کند دایپ

باشد لذا مقاومت شده، اشتباه می که این کلید حدس زده باشد یم

.رددگ مشاهده می DPAسیستم در برابر حمله



بدون DPAسازی توان و نمودار خروجی حمله نتایج پیاده :89شکل

سازی مقاوم



برای DPAسازی توان و نمودار خروجی حمله نتایج پیاده :89شکل

IP coreبر مبنای PLLسازی با مقاوم


0 20 40 60 80 100 120 140 160 180 2000

0.5

1

1.5

2

2.5

3

3.5x 10

-5

Time

Pow

er

0 20 40 60 80 100 120 140 160 180 2000

0.5

1

1.5

2

2.5

3

3.5x 10

-5

Time

Pow

er

0 50 100 150 200 250 300-3

-2

-1

0

1

2

3x 10

-5

X: 105

Y: 2.605e-05

Corr

ela

tion C

oeff

icie

nt

DP

A o

utp

ut

Key

0 20 40 60 80 100 120 140 160 180 2000

0.5

1

1.5

2

2.5

3

3.5x 10

-5

Time

Pow

er




برای مقاوم DPAنتایج پیاده سازی توان و نمودار خروجی حمله :81شکل

Pulse Steal PLLسازی با

کارهای قبلیمقایسه با -1-9

سازی مندی روشهای مقاومتوانیکی از معیارهایی که برای بررسی

روش در افزاری و تحمیل توان اضافی وجود دارد میزان سربار سخت

برای بررسی این موضوع سربار . باشد یمسازی پیشنهادی مقاوم

سازی شده بر روی برد افزاری و توان مصرفی سه روش پیاده سخت

FPGA ارائه گردیده است( 8)در جدول . به سیستم مقاوم و مقایسه با حالت ساده سربارشدههزینه : 8جدول

حالت ساده هزینه سربار ردیف

بدون

سازی مقاوم

سازی با مقاوم

PLLاستفاده از

FPGAداخل

سازی با استفاده مقاوم

PLLاز طرح

RDIدیجیتال با

PLL 881.996+869.916 869.926 سلول مصرفی 8

81mw 81.9mw 84.9mw توان مصرفی 2

سازی که روش مقاوم گردد یمبر اساس جدول فوق ملاحظه

افزاری است، دارای سربار سخت پیاده شده FPGAپیشنهادی که در

.باشد یمدرصد 81درصد و سربار توان 89

قبلی هایمقایسه و هزینه سربار شده به سیستم با روش: 2جدول

روش

پیشنهادی]12[ ]18[ ]16[ ]94[ ]96[ ]91[

65

nm 130 nm

130 nm

65

nm

180

nm 90

nm 40 nm

تکنولوژی

Puls

e S

teal

PL

L Dupli

cate

d

com

ple

men

t

Curr

ent

equal

izer

CP

-PL

L W

DD

L C

BR

O R

MT

L

روش

هزینه سربار 30% 31% 530% 1.2% 52% 301% 31%

فضای اشغالی

17

mW

19

.7m

W

ش رزا

گده

شن

33

.2 m

W

44

.34

mW

14

.5 m

W

15

.5 m

W

54

mW

20

0 m

W

دهش

نش

رزا

گ

دهش

نش

رزا

گ

توان مصرفی

نشده محافظت

محافظت

شده

32% - 11% 1.2% 570%

- 50% هزینه سربار

توان مصرفی

براساس شده سازی ارائه های مقاوم نتایج مشابه برای دیگر روش

طرح معروف .است ارائه شده( 2)در جدول تعدادی از کارهای قبلی

WDDL ]94[ با اینکه مقاومت خوبی در مقابل حملات تفاضلی توان

و توان CMOSدارد ولی به خاطر هزینه بالا در فضای اشغالی از سطح

ی در ابزار هوشمند قابل حمل روش مورد قبول تواند ینممصرفی بالا

هزینه و توان مصرفی با اینکه از لحاظ ]RMTL ]91باشد، روش

در تواند ینمخاطر نوع طراحی ه درسطح قابل قبولی قرار دارد ولی ب

FPGA ها بدون تغییر در لایهCMOS طرح مشابه .کارائی داشته باشد

اشغالی نیاز سیستم را ازلحاظ توان مصرفی و فضای اگرچهدیگر هم

ذاتی یها تیمحدودسازی به خاطر از لحاظ پیاده کند، می برطرف

FPGA های با مقایسه طرح فوق با طرحلذا .دباش قابل استفاده نمی

و توان CMOSشده سازی از نظر فضای اشغال قبلی در حالت شبیه

مصرفی و مقاومتی که در این روش حاصل شده است، این روش

. سازی قابل قبولی باشد روش مقاوم تواند یم

جینتا -0

تمیدر الگور DPAمقابله با حملات یبرا یدیمقاله روش جد نیا در

AES و رهایدر تاخ رییتغ یژگیدو و بیروش ترک نیاساس ا. ارائه شد

است، که تالیجیطرح د PLLبا استفاده از ستمیتوان به س زینو قیتزر

جینتا سهیاست، مقا شده یساز ادهیپ FPGAدر یافزار سخت صورت به

در مقابل ستمینشان داد که س یساز ادهیو پ یازس هیدر حالت شب

تنها ،دارد یاز نمودار توان، مقاومت خوب یبا تعداد معقول DPAحملات

به اندازه یاشغالفضای حجم شیبه اندازه افزا ستمیسربار س نهیهز

یکار فرکانس تاًینهادرصد است، که 81 یدرصد و توان مصرف89

.است درصد کم کرده 2ه اندازه کمتر از را ب ستمیس

یقدردانبه خاطر انپوریک نیدکتر مع یاز آقا میدان میواجب برخود

و ریو اندازه توان تقد یساز ادهیبستر پ یساز در آماده شانیها کمک

.مییتشکر نما

مراجع

[1] M. Lazzaroni, V. Piuri, and C. Maziero, Computer security

aspects in industrial instrumentation and measurements, in Proc.

IEEE Instrum. Meas. Technol. Conf. (I2MTC), Austin, TX, USA, pp. 1216–1221, 2010.

[2] P. Bilski and W. Winiecki, Multi-core implementation of the symmetric cryptography algorithms in the measurement system,

Measurement, vol.43, no. 8, pp. 1049–1060, 2010.

[3] P. Bilski, W. Winiecki, and T. Adamski, Implementation of symmetric cryptography in embedded systems for secure

measurement systems, in Proc. IEEE Instrum. Meas. Technol. Conf. (I2MTC), Warsaw, Poland, pp. 1–6, 2011.

[4] P. Kocher, J. Jaffe, and B. Jun, Differential power analysis, in Proc.19th Annu. Int. Cryptol. Conf., Santa Barbara, CA, USA,

pp.388–397, 1999.

[5] Lee, J.W., Chung, S.C., Chang, H.C. and Lee, C.Y., Efficient power-analysis-resistant dual-field elliptic curve cryptographic

processor using heterogeneous dual-processing-element

architecture, IEEE Transactions on very large scale integration (vlsi) systems, 22(1), pp.49-61, 2014.

0 50 100 150 200 250 300-2.5

-2

-1.5

-1

-0.5

0

0.5

1

1.5

2

2.5x 10

-5

X: 140

Y: 2.433e-05

Corr

ela

tion C

oeff

icie

nt

DP

A o

utp

ut

Key



[6] E. Brier, C. Clavier, and F. Olivier, Correlation power analysis with a leakage model, in Proc. Cryptographic Hardware

Embedded Syst.,Cambridge, MA, USA, pp. 16–29, 2004.

[7] S. Mangard, E. Oswald, and T. Popp, Power Analysis Attacks, New York,NY, USA: Springer Science Business Media, LLC,

2007.

[8] R. Modugu, Y.-B. Kim, and M. Choi, Design and performance

measurement of efficient IDEA (International Data Encryption Algorithm) crypto-hardware using novel Modular arithmetic, in

Proc. IEEE Instrum. Meas. Technol. Conf. (I2MTC), Austin, TX

, USA, pp.1222–1227, 2010.

[9] S. B. Ors, E. Oswald, and B. Preneel, Power-analysis attacks on

an FPGA—First experimental results, in Proc. Workshop

Cryptographic Hardware Embedded Syst., LNCS 2779, pp. 35–50, 2003.

[10] J. Wu, Y. Shi, and M. Choi, Measurement and evaluation of power analysis attacks on asynchronous S-box, IEEE Trans.

Instrum. Meas.,vol. 61, no. 10, pp.2765–2775, 2012.

[11] K. Tiri and I. Verbauwhede, A logic level design methodology for a secure DPA resistant ASIC or FPGA implementation, in

Proc. Des., Autom. Test Eur. Conf. Exhib., vol. 1. pp. 246–251, 2004.

[12] S. Mangard, A simple power-analysis (SPA) attack on implementations of the AES key expansion, Fifth Int. Conf.

Information Security and Cryptology, pp. 343358, November

2002.

[13] R. Bevan and E. Knudsen, Ways to enhance differential power

analysis,LCNS 2587, pp. 327342, 2003.

[14] Siddika Berna, Ors, Frank K. G, urkaynak, Elisabeth Oswald, and Bart Preneel. Power-Analysis Attack on an ASIC AES

Implementation. In Proccedings International Conference on Information Technology - ITCC 2004, Las Vegas, USA,

Proceedings, 2004.

[15] J. Li, W. Shan, and C. Tian, Hamming distance model based power analysis for cryptographic algorithms, in Proc. Int. Conf.

Front. Manuf. Des. Sci., Chonqqing, China, pp. 867–871, 2011.

[16] Masoumi, M., Habibi, P., Dehghan, A., Jadidi, M. and Yousefi,

L., Efficient implementation of power analysis attack resistant advanced encryption standard algorithm on side-channel attack

standard evaluation board. International Journal of Internet

Technology and Secured Transactions, 6(3), pp.203-218, 2016.

[17] E. Brier, C. Clavier, F. Olivier, "Correlation Power Analysis with

a Leakage Model", Proc. Int'l Workshop Cryptographic

Hardware and Embedded Systems (CHES '04), pp. 16-29, 2004.

[18] T.S. Messerges. Using second-order power analysis to attack

DPA resistant software. In Cryptographic Hardware and Embedded Systems — CHES 2000 LNCS 1965, pp. 238–252,

Springer-Verlag, 2000.

[19] D. Sokolov, J. P. Murphy, A. Bystrov, and A. Yakovlev, Improving the security of dual-rail circuits, in Proc. Workshop

CHES, Cambridge,MA, USA, pp. 282–297, 2004.

[20] S. Guiley, S. L. Sauvage, P. Hoogvorst, R. Pacalet, G. M.

Bertoni, and S.Chaudhuri, Security evaluation of WDDL and

seclib countermeasures against power attacks, IEEE Trans. Comput., vol. 57, pp. 1482–1497, 2008.

[21] D. Hwang, K. Tiri, A. Hodjat, B. C. Lai, S. Yang, P. Schaumont, and I. Verbauwhede, AES-based security coprocessor IC in

0.18μm CMOS with resistance to differential power analysis

side-channel attacks, IEEE J. Solid-State Circuits, vol. 41, no. 4, pp. 781-792, Apr. 2006.

[22] T.S. Messerges, E. Dabbish, and R. Sloan, Investigations of Power Analysis Attacks on Smartcards, Proc. USENIX

Workshop Smartcard Technology, pp. 151-161, 1999.

[23] S. Yang, W. Wolf, N. Vijaykrishnan, D.N. Serpanos, Y. Xie, Power attack resistant cryptosystem design: a dynamic voltage

and frequency switching approach, in Design, Automation and Test in Europe DATE 2005 (IEEE Computer Society, Los

Alamitos), pp. 64–69, 2005.

[24] Daisuke Suzuki, Minoru Saeki, and Tetsuya Ichikawa. Random Switching Logic: A Countermeasure against DPA based on

Transition robability. Cryptology ePrint Archive (

http://eprint.iacr.org), Report 2004/346, 2004.

[25] Gülmezoğlu B, Inci MS, Irazoqui G, Eisenbarth T, Sunar B. A

faster and more realistic flush+ reload attack on AES.

InInternational Workshop on Constructive Side-Channel Analysis and Secure Design, pp.111-126, Springer International

Publishing, 2015.

[26] Gülmezoğlu, B., Inci, M.S., Irazoqui, G., Eisenbarth, T. and Sunar, B., A faster and more realistic flush+ reload attack on

AES. In International Workshop on Constructive Side-Channel

Analysis and Secure Design (pp. 111-126). Springer International Publishing, 2015.

[27] J. J. A. Fournier, S. Moore, H. Li, R. Mullins, and G. Taylor, Security Evaluation of Asynchronous Circuits, Proc.

International Workshop on Cryptographic Hardware and

Embedded Systems, pp. 125-136, 2003.

[28] K. Tiri, D. Hwang, A. Hodjat, B. C. Lai, S. Yang, P. Schaumont,

and I. Verbauwhede, Prototype IC with WDDL and differential routing-DPA sesistance assessment, Proc. International

Workshop on Cryptographic Hardware and Embedded Systems,

pp. 354-365, 2005.

[29] Mangard, S., Oswald, E., Popp, T.: Power analysis attacks:

revealing the secrets of smart cards. Springer, New York . ISBN: 978-0-387-30857-9, 2007.

[30] Liu PC, Chang HC, Lee CY. A low overhead DPA

countermeasure circuit based on ring oscillators. IEEE

Transactions on Circuits and Systems II: Express Briefs.

Jul;57(7):546-50, 2010.

[31] Lu, Y., O'Neill, M.P. and McCanny, J.V., 2008, December. FPGA implementation and analysis of random delay insertion

countermeasure against DPA. In ICECE Technology, 2008. FPT. International Conference on (pp. 201-208). IEEE, 2008.

[32] Moore, S., Anderson, R., Cunningham, P., Mullins, R. and Taylor, G., Improving smart card security using self-timed

circuits. In Asynchronous Circuits and Systems, 2002.

Proceedings. Eighth International Symposium on (pp. 211-218). IEEE, 2002.

[33] K. Tiri, and I. Verbauwhede, Securing Encryption Algorithms

against DPA at the Logic Level: Next Generation Smart Card Technology, Proc. International Workshop on Cryptographic

Hardware and Embedded Systems, pp.125‐136, 2003.

[34] Standaert, F.X., Rouvroy, G. and Quisquater, J.J., 2006, August. FPGA implementations of the DES and Triple-DES masked

against power analysis attacks. In Field Programmable Logic

and Applications, FPL'06. International Conference on (pp. 1-4). IEEE, 2006.

[35] Johnson, A.P., Chakraborty, R.S. and Mukhopadhyay, D.,

October. A Novel Attack on a FPGA based True Random Number Generator. In Proceedings of the WESS'15: Workshop

on Embedded Systems Security (p. 6). ACM, 2015.

[36] Trimberger SM, editor. Field-programmable gate array

technology. Springer Science & Business Media; 2012 Dec 6.

[37] Synopsys. Inc., PrimeTime®PX User Guide Version E-2010.12, Mar. 2011.

[38] M. Alioto, S. Bongiovanni, M. Djukanovic, G. Scotti, and A. Tri filetti, Effectiveness of leakage power an alysis attacks on DPA

resistant logic styles under process variations, IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 61, no. 2, pp. 429–442, Feb.

2014.

دومینو مبتنی بر مقایسه جریان ارتقاءیافته برای »آسیایی، محمد [94]

مجله مهندسی برق دانشگاه «،های عریض توان پایین طراحی گیت

8940، 86-8 ،صفحه 8، شماره 91تبریز، دوره

سازی پیاده و طراحی »سعیدی، حسین قیاسیان، علی درّی، پرهام [96]

مجله مهندسی «پرسرعت، خطوط برای FPGA بستر در AES رمزنگار

8941، 801-819 ،صفحه 8، شماره 90برق دانشگاه تبریز، دوره [41] S. Bongiovanni, F. Centurelli, G. Scotti, and A. Trifiletti. Design

and vali-dation through a frequency-based metric of a new

countermeasure to pro-tect nanometer ICs from Side-Channel

Attacks. Journal of CryptographicEngineering, 5(4):269–288, 2015.

[42] . uhrmair, . u, . S olter, A. Mahmoud, M. Majzoobi, F. Koushanfar, and W. P. Burleson. Efficient power and timing

side channels for physical unclonable functions. In 16th



International Workshop on Cryptographic Hardware and Embedded Systems (CHES 2014) , pages 476–492, 2014.

[43] A. Moradi, D. Oswald, C. Paar, andP. Swierczynski, Side

channel attacks on thebitstream encryption mechanism of AlteraStratix II, inProc. ACM/SIGDA Int. Symp.Field-

Programm. Gate Arrays, pp. 91–100, 2013.

[44] D. Suzuki et al., Fabrication of a 3000-6-input-LUTs embedded and block-level power-gated nonvolatile FPGA chip using p-

MTJ-based logic-in-memory structure, Proc. Symp. VLSI Circuits, pp. C172-C173, 2015.

[45] Y. Zafar and A. Ahmed, A Novel FPGA Compliant Micropipeline, IEEE Transactions on Circuits and Systems -II:

Express Briefs, vol. 52, no. 9, pp. 611-615, September 2005.

[46] M. Khalil, and M. Hani, Verilog Design of a 256-Bit AES Crypto Processor Core, Universiti Teknologi Malaysia, Faculty of

Electrical Engineering, 2007.

[47] Trimberger SM, editor. Field-programmable gate array technology. Springer Science & Business Media; 2012 Dec 6.

[48] Avital M, Dagan H, Keren O, Fish A. Randomized multitopology logic against differential power analysis. IEEE Transactions on

Very Large Scale Integration (VLSI) Systems. Apr;23(4):702-11,

2015.

[49] D. Hwang, et al., AES-based Security Coprocessor IC in 0.18 μm

CMOS with Resistance to Differential Power Analysis Side-Channel Attacks, J. Solid State Circuits, vol. 41, pp. 781-792,

Apr. 2006.

[50] Attaran, A. and Mirhassani, M., 2015, July. An embedded low-overhead PLL-based countermeasure against DPA side channel

attack. In Signals, Circuits and Systems (ISSCS), International Symposium on (pp. 1-4). IEEE, 2015.

[51] C. Tokunaga, D. Blaauw, Secure AES engine with a local

switched-capacitor current equalizer, In Proceedings of ISSCC Dig. Tech. Papers, pp. 274-275, Feb. 2009.

[52] M. Doulcier-Verdier, et al., A side-channel and fault-attack resistant AES circuit working on duplicated complemented

values, In Proceedings of ISSCC Dig. Tech. Papers, pp. 274-275,

Feb. 2011.

pll کمک هب fpga لخاد رد یراگنزمر یاهمتیروگلا یزاسمواقم

Documents