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yms yieldmanagementsolutions

www.kla-tencor.com/ymsmagazine2008 | 第 1 期

歡迎閱讀 KLA-Tencor 2008年春季YMS雜誌。本雜

誌內容可在 CD-ROM 或 www.kla-tencor.com/yms-magazine 上找到。

內容第2頁

文章主題：

缺陷管理第3頁

晶圓廠經濟情況第25頁

檢測第29頁

度量第33頁

產品新聞第38頁

Yield Management Solutions (良率管理解決方案) 是由 KLA-Tencor Corporation 所發行。如欲獲得 Yield Management Solutions (良率管理解決方案)，請造訪：www.kla-tencor.com/ymsmagazine

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資料。本文件中產品商標分別屬於其各自公司或組織。

缺陷管理

SEM再檢查的進步能更有效率的產生有意義的Pareto 圖 Crolles 2 Alliance 及 KLA-Tencor Corporation 第3頁

使用以設計圖為基準的分類來改善 45 奈米生產的缺陷數量偏移控制 United Microelectronic Corporation 及 KLA-Tencor Corporation 第7頁

缺陷臨界性指數 (DCI) : 在 45 奈米生產環境中大幅改善關鍵缺陷取樣的新方法 Toshiba Corporation 及 KLA-Tencor Corporation 第11頁

為 45 奈米製程技術節點表徵雷射後退火表面狀態的新方法 United Microelectronics Corporation and KLA-Tencor Corporation 第15頁

使用 MEEF 驅動缺陷處理的自動優化來解決污物檢測挑戰 United Microelectronic Corporation 及 KLA-Tencor Corporation 第18頁

晶圓廠經濟情況

比較成型晶圓檢測儀的新式決策模型Micron Technology, Inc. 及 KLA-Tencor Corporation 第25頁

檢測

浸潤式光蝕技術對晶圓邊緣缺陷的影響IMEC 及 KLA-Tencor Corporation 第29頁

度量

應用散射方式測試複雜的 Spacer 結構來預測器件電性能IBM Microelectronics 及 KLA-Tencor Corporation 第33頁

產品新聞

Aleris 8500, 8350 及 8310 第38頁

SensArray 蝕刻測量套件第39頁

WaferSight 2 第40頁 Terafab Family of Systems 第41頁

主編 Charles Lewis

特約作者Becky PintoReeti PunjaLisa Garcia

藝術總監與生產經理 Inga Talmantiene

生產顧問 Jovita Rinkunaite

發行編輯Cathy Silva

內容

2008 | Yield Management Solutions 第 1 期 | www.kla-tencor.com/ymsmagazine

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SEM 再檢查的進步能更有效率的產生有意義的 Pareto 圖L. Tétar, B. Hinschberger, D. Pepper – Crolles 2 AllianceM.K. Raghunathan, O. Moreau, D. Randall – KLA-Tencor Corporation

的SNV干擾了缺陷或良率工程師監測相關關鍵缺陷的能力，並大幅降低了Parato圖的意義或資訊內容。這會直接影響到當製程出現異常或大量生產所需的正確決策。資訊匱乏會導至決策延誤，嚴重時甚至會導致決策錯誤。這樣就會影響到量產所需時間，即影響晶片製造商獲利的最大因素。

實驗和結果

我們調查了會影響產生富有意義的Parato圖之能力的若干因素：

• SEM的解析度 • 缺陷偵測

- SEM的平台精度 - 缺陷再偵測演算法的效率

• 缺陷分類 - 前層和色差缺陷的多寡 - 自動缺陷分類的精度和純

• 檢測程式的品質在Crolles，我們針對三個不同的技術節點（90、65和45 奈米）大約800塊晶圓測量了六個月，我們測試了新型電子束再檢查和分類系統 (KLA-Tencor eDR-5200) 與我們現有的檢測工具的相容能力，並逐一改善上述因素，以使我們能夠產生更好的缺陷Parato圖。

SEM的解析度

由於領先的晶圓廠需要生產65奈米產品，並研發45奈米和32奈米的製程技術。高SEM解析度（相當於2-3奈米）對於極細微的缺陷成像極為重要。eDR-5200的高解析度可藉由65奈米和45奈米上微小的致命缺陷影像加以

從45奈米世代開始，傳統的SEM再檢查工具產生高品質缺陷Parato圖的能力已達其極限。新型的eDR- 5200經廣泛

測試已證明能改善，90、65和45奈米節點的SEM再檢查和分類效能。藉由改善eDR-5200和檢測儀之間的連接性，使

用者可在更短的時間內建立更好的檢測程式，並更迅速地做出良率相關的決策。

簡介

在產生對缺陷控制循環極為重要的缺陷Parato圖時，缺陷檢測、再檢查和分類都是其中的關鍵步驟。由於致命缺陷的尺寸越來越小，且整合複雜度逐漸增加，缺陷和良率工程師越來越重視SEM再檢查工具所產生的缺陷Pareto圖品質。在許多情況下，半導體製造商發現在其缺陷Parato圖中，最大的一項分類是「SEM 不可見 (SNV)」的缺陷。我們使用新推出的eDR-5200系統研究在產生有意義的Parato圖時所需面臨的挑戰，並開發出相對應的解決方案，藉此協助良率工程師在製程開發或大量生產期間做出正確決策。

圖1顯示SEM不可見的缺陷，在Crolles的90和65奈米技術三個不同製程站點上增加的百分比。缺陷Parato圖中

缺陷管理

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FEOL 1 FEOL 2 BEOL 1

Layer

% S

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90nm65nm

圖 1：在Crolles SNV 的百分比隨著設計線寬縮小而增加，資料來自三

個不同的製程站點。


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證明，如圖 2 所示。

缺陷再偵測

SEM的平台精度當設計線寬低於65奈米及以下時，高精度平台和先進的糾偏演算法極為重要，只有這樣才能在處於更小的設計線寬時找到關鍵缺陷（圖3）。我們採用業界標準的明場檢測儀，對我們在晶圓廠檢測得出的結果進行了定位效能研究。我們發現，在配備了高精度平台的eDR-5200上，缺陷始終處於2–3μm視場內。

系統具備高精度平台，使它能夠在「直接缺陷定位 (DDL)」模式中操作，在這種模式下，只需遵循整體的糾偏，它即可自動在缺陷位置驅動和擷取影像。由於無需涉及缺陷再偵測，因此所有的晶圓廠使用者均可很容易的設定DDL程式。

我們在兩個不同的沉積站點使用DDL自動執行再檢查工作。這些DDL再檢查工作以3μm視場進行，其成功率>90%。而且，完成速度比一般的再檢查工作快約2倍。

缺陷再偵測演算法使用傳統的缺陷再偵測方法時，低對比度或細微缺陷（圖4）會被完全忽略或分類為SNV。

使用eDR-5200，我們在600多片，三個不同技術節點（90、65 和 45奈米）晶圓的29 個製程步驟中，發現平均的缺陷再偵測比率>90%（圖 5）。

缺陷分類

前層／色差缺陷的多寡由於電子束僅與表面產生相互作用，深度嵌入的或前層的缺陷在 SEM 影像中是不可見的，因此它們被分類為 SNV。

eDR-5200使用了一種新方法，它可使用一種名為「資料點播」(DOD)的應用程式，從相容的檢測工具存取光學資訊，以協助分類前層缺陷。使用此功能可存取 KLARF（KLA 結果檔案）中所有缺陷的光學斑駁影像，

缺陷管理

0.5µm 0.5µm 0.5µm

圖 2：eDR-5200的0.5μm 視場 (FOV) 高解析度影像之範例

6µm 3.5µm

圖 3：平台精度需求

3.5µm 1.5µm

圖 4：使用高級演算法進行低對比度缺陷的再偵測

Average Defect Re-detection Rate across 29 layers - 90, 65 & 45nm

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圖 5：eDR-5200 上的平均缺陷再偵測率


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這有助於更好地理解惱人的缺陷—無論它是前層缺陷、色差缺陷還是來自檢測儀的雜訊。

圖6顯示，除色差缺陷外，還有一些前層的缺陷被檢測到。透過光學技術可以看到這些缺陷，但使用SEM卻看不到。它們在傳統上應分類為SNV，但有了新方法，它們可被歸入「前層／光學可見」缺陷類別。

自動缺陷分類我們在90奈米技術的三個站點上執行了自動缺陷分類。在這三個站點中，每個站點的分類器都有七至八個不同的類別代碼。這些分類器的基礎是有效區分致命缺陷和非致命缺陷。

圖 7 顯示分類器在一個前段製程站點上的效能，自動和手動缺陷分類極其相近。這顯示出大量生產的適用性。

檢測程式的品質

利用eDR-5200和相容光學檢測系統間的連接能力，我們重新檢視檢測程式優化程序，並發現它更快更精確。其原因為不需要在檢測儀和 SEM 間反覆調整。

檢測程式調節功能在新的SEM系統上是互動式的，因此使用者在調整檢測程式之臨界值可即時得到SEM影像和缺陷類別的回饋。由於與檢測工具採用通用介面，範圍廣泛的晶圓廠員工都可將此製程應用於高科技和大規模生產。此方法已成為我們用於明場檢測儀方法優化的標準程序。而且，省下的機台時間可進行額外生產檢測。

我們使用此技術優化了90、65和45奈米技術等十個程式。我們發現，僅需一個來回就可以獲取最終程式。此檢測程式與用現有的方法所設的程式相比有很大進步，請參閱圖8。在這種情況下，只需調節局部臨界值即可降低SNV率，同時保持致命缺陷數。

在某些情況下，此技術有助於找出檢測工具上的最佳光學模式，以最大化Parato圖中的（SEM 可視）致命性關鍵缺陷。圖 9 顯示在 45奈米之接觸顯影層進行檢測時，測試三種不同的光學模式下所獲得的Parato圖範例。從結果來看，光學模式3是此方法的理想模式，因為得出的Parato圖：(1)SNV數低；(2) 前層缺陷數低；(3) 對致命性關鍵缺陷的靈敏度最佳。

圖10顯示優化光學模式的 45 奈米檢測程式需要大約 5 小時。我們預計，若無此效能，優化至少需要兩個班次。

使用此方法優化檢測程式後得出的Parato圖，在幾個組中都得到了驗證。圖11 顯示 SNV 和關鍵缺陷的百分比穩定且表現一致。

結論

經過90、65和45奈米節點的多種使用案例分析後，我們已證明，eDR-5200具備所有以上功能，可提高我們的SEM檢測與再檢查和分類效能。我們現在可使用eDR-5200和檢測儀之間的連接性，只需極少的訓練就能在很短的時間內為晶圓廠員工設定更好的晶圓檢測程式。這可協助我們更迅速地做出製程良率相關決策。

在Crolles的研發與生產環境中，使用eDR-5200的再檢查使用案例和方法已成為我們佈署缺陷控制計劃中不可或缺的一部分。這是因為它能縮短獲得結果的時間、改善晶圓廠資源和工具的使用率，並提供可確保獲得高品

缺陷管理

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Nuisance Previous-Layer Defect Color Variation

w/o DODw/ DOD

OM Ref

SEM

OM

SEM

OM Def

圖 6：使用 DOD在eDR-5200上分類前層／色差缺陷

FEOL #1: 90nm Defect Pareto

Nuisance NK DOI #1 NK DOI #2 NK DOI #3 K DOI #1 K DOI #2 K DOI #3 K DOI #4

eADC Classification

Manual Classification

圖 7：eDR-5200 的自動缺陷分類效能

Actionable Pareto: Before Inspector Recipe Optimization vs After

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SNV Killer DOI 1 Killer DOI 2 Killer DOI 3

Def

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Defect Count using traditional Inspector Recipe Optimization

Defect Count after using new technique Inspector Recipe Optimization

圖 8：在SEM上優化檢測程式後SNV因此降低


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質結果的漸進方法。此方法協助Crolles改善了開發時間，以及最終的進入市場時間，這在現今競爭激烈的半導體市場中非常重要。

作者簡介

L. Tétar 曾在一家SEM檢查工具生產廠擔任應用工程師，後在英特爾愛爾蘭公司擔任檢測工具持有人，他在缺陷方面積累了相當豐富的經驗。L. Tétar於2006年加入ST Microelectronics公司，現在負責先進研發工作，致力於減少前段製程缺陷。

M. K. Raghunathan畢業於墨爾本皇家理工大學，榮獲微電子工程專業的工程碩士學位。他在 KLA-Tencor 的電子束檢查與分類部門擔任應用工程師已有兩年半，為亞洲和歐洲數家最先進的半導體晶圓廠開發應用程式和使用案例。

缺陷管理

45nm: PHOTO LAYER: Defect Pareto w/ 3 Different Optical Modes on 2xxx

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Optical Mode 1 High nuisance rate, sensitive to previous-layer defects

Optical Mode 3 Low nuisance rate, highly sensitive to previous-layer defects

Optical Mode 2 Low nuisance rate, not sensitive to previous-layer defects, and demonstrating high count of all killer DOIs

圖 9：在SEM上優化先進的檢測程式

Quick review on 2xxx

Color variations?yes

Create eDR-5200 recipe

Sampling + auto review of each test using DDL

Classification

RICO optimization

Finalize & upload to 2xxx

DOI capture?

Create basic recipe

Create 3 tests with different optical combos

Run hot scans

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1hr 45min

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25min / Test

15min / Test

10min / Test

Adjust Thresholds

圖 10：在SEM上優化檢測程式的流程

45nm: FEOL: DOI % SNV % after 1 Iteration of Inspection Recipe Optimization on SEM

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DOI %

SNV %56.5%

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DO

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After Inspection Recipe Optimization

Before Inspection Recipe Optimization

圖 11：在SEM上優化檢測程式的效能穩定性


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缺陷管理

使用以設計圖為基準的分類來改善45奈米生產的缺陷數量偏移控制 Crockett Huang, Hermes Liu, S.F. Tzou – 聯華電子股份有限公司，台灣台南 Chris Young, David Tsui, Alex Tsai, Ellis Chang, – 加州米爾皮塔斯

以設計圖為基準的分類(DBB)方法是綜合線路設計圖的資訊和缺陷檢查結果，可用於判斷頻繁發生缺陷的位置，使

先進晶圓廠能夠透過線路設計，或修改OPC來校正因線路設計圖所產生的系統缺陷問題。另外還可以對DBB技術加

以延伸應用，對生產中之系統性和隨機性的缺陷數量做有效的監控。

簡介

對於45奈米技術而言，濕浸式微影技術已成為一項能將設計圖縮小的主要技術。微影技術研發工程師應用 OPC和更嚴謹的製程標準來降低因為縮小間距和複雜圖形設計所帶來的影響。但是因其複雜設計圖所衍生之系統良率損失仍被列為45奈米先進製程上的一個主要障礙。某些線路圖形設計對於薄膜沈積、顯影和蝕刻步驟中的製程變異會變得十分敏感。在這些相關連的步驟中，薄膜過度沈積和蝕刻不足容易導致薄膜殘留或是線路連接上的缺陷（圖1）。

在生產階段，由於多種機台和製程的組合所導致製程差異，會讓問題變得更嚴重。藉由高感度的檢測機台和小像素檢查程式，可以找到缺陷。然而，如果固定良率損失之系統性缺陷數量很低（數十個）且總缺陷數量很高（數千個），以目前的隨機抽樣方法（每個晶圓抽樣 50-100個缺陷）,此系統性缺陷將不會被檢測出。這將會嚴重的影響產品的良率、上市時間和公司獲利。

為解決此問題，我們提出了一個名為「以設計圖為基準的分類」(Design Based Binning, DBB) 的新方法，是藉由缺陷所代表的設計圖形之環境資訊來分類。此資訊可用於判斷頻繁發生固定缺陷的特定設計位置。了解這些設計圖形資訊後，可以透過OPC修改,解決因設計圖形所產生的系統性缺陷問題，但是，這些缺陷在生產階段仍可能因製程變異再度出現而影響良率，因此需要將此類”已知容易發生系統缺陷”的關鍵設計圖形來進行持續監控。我們使用DBC（以設計圖為基準的比對，圖2 描述了其概念）的比對方法來追蹤此類缺陷。

我們還可使用線路設計圖的圖形資訊來監控隨機發生的缺陷。用一個適用的模式套用於每一個缺陷，將缺陷發

overunderEtch

overunderPhoto

overunderDep

Line bridging (28xx)

Line broken (28xx)

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圖 1. 臨界之設計和製程差異易導致系統性缺陷。


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缺陷管理

生位子的設計圖形資訊與從檢驗機台所得到的缺陷本身的大小相合併，並產生一個值，此值表示該缺陷對良率的可能影響程度，我們稱此模式為”缺陷臨界性指數 (DCI)”，其值範圍為 0-1。(值大表示該缺陷對良率的可能影響程度較大)

運用DBC和DCI於檢測缺陷結果，我們可以構建SPC圖表，以監控系統性(DBC)和隨機性(DCI)的缺陷。在研發階段，我們可以透過設計之資料庫/OPC或PWQ/FEM 的資料來判斷這些潛在可能發生缺陷的關鍵設計圖形位置,再將這些圖形特性儲存成一個資料庫，並交由生產部門進行監控和比對。試產／生產階段可藉由SPC圖表指出缺陷數量偏移問題發生時的所在，將有問題的產品進行更多的缺陷抽樣，並同時針對關鍵設計圖形所造成的缺陷進行取樣。此方法讓我們能夠在缺陷數量偏移發生的早期階段即時採取校正措施，以免造成大量晶圓損失。

實驗資料和結果

晶圓檢測和缺陷分類:

我們選擇同一批次中的四個 SRAM 晶圓，這些晶圓經過了閘極蝕刻處理。我們使用科磊檢測機台 (KLA-Tencor 28xx) 檢測這些晶圓，並使用 SEM 對每個晶圓上的大約 50個缺陷進行隨機抽樣檢查。然後人工分類這些缺陷，並按缺陷類型進行資料標準化，以檢查缺陷數量偏移。圖3中的結果顯示了晶圓3和4上的潛在隨機缺陷數量偏移及晶圓4上的系統性缺陷問題（B 類）。但是，由於晶圓的總缺陷數量較高，且SEM 檢查樣本有限（平均值 =42），缺陷數量偏移訊號並沒有明確說明問題的程度。

系統性缺陷數量偏移監控的DBC分類結果:

接下來，我們使用DBB對四個晶圓的結果進行分類。圖4是4號晶圓的DBB結果範例。最高分類的一組表示空曠圖

Class-1 Class-2 Class-3 Class-4

1. Extract design clips 3. Assign Pattern Class code

2. Compare against Pattern Library

Define “patterns of interest” in Pattern Library

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圖 2. 透過以設計圖為基準的分類(DBB)來進行系統性缺陷的監控。

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Polyembed

Particle Type S NV Type B Residue Previouslayer

wafer 1: 666 defects




圖 3. 使用道統檢驗抽樣和標準化方法繪製的缺陷帕雷托排列圖。

380360340320300280260240220200180160140120100806040200

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GDS Pattern Group ID

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圖 4. 晶圓4上的 DBB 結果。最高分類的一組表示缺陷發生在空曠設計圖形上。


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四個晶圓之中，其DCI值<0.1百分比較低(即DCI>0.1影響良率百分比教高)的值晶圓。此結果促使我們從較高 DCI組中抽取一部分缺陷樣本做SEM檢查。我們發現了被道統抽樣方法漏掉的聚合物數量偏移缺陷。

總結

我們在表1中對新的DBB方法和目前UMC方法之間的比較進行了匯總。

在很多UMC使用案例中，DBB在尋找45奈米先進製程上之因線路設計圖形相關所引發的缺陷方面有顯著優勢。DBB 提供尋找系統性缺陷的一種新方法且對系統性數量偏移和隨機數量偏移的同步監控方面也有相當的幫助。

缺陷管理

形區域上的缺陷，此區域被認為是「無影響」的區域。這些缺陷可以被過濾而不影響良率。透過對四個晶圓進行DBC分類，我們發現，資料庫中的一個圖形類型在晶圓4上有發生很高的缺陷數（圖 5）。此晶圓被送去進行進一步的SEM 檢查，結果確認為系統性缺陷。

隨機數量偏移監控的 DCI 結果：

對於每個缺陷，可自動計算DCI已表示該缺陷之影響。較小的指數表示缺陷對良率的影響較不嚴重。DCI結果可協助排列缺陷的嚴重性，以決定是否將其納入SEM 做抽樣。圖6是DCI值及其相應的缺陷影像範例。為了保護客戶的智慧財產權，所有GDS圖形都是手繪的，並不反映它們的原始設計。

根據SEM檢查結果和DCI資料，我們將隨機缺陷的DCI值為0.1以下視為不影響良率（稀疏圖形上的小缺陷）的。DCI值< 0.1的百分比圖示（圖 7）顯示 3 號晶圓是

DCI = 0.01

Type B defect count

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Wafer 1 Wafer 2 Wafer 3 Wafer 4

圖 5. DBC 結果顯示 4 號晶圓有系統性數量偏移︰SEM 影像中顯示的「斷線」缺陷類型。

DCI =0.06

DCI = 0.65

DCI =0

DCI =0.33 DCI = 0.01

Dummy: No DCI value

圖 6. DCI 樣本顯示缺陷大小（藍色矩形）和圖形環境資訊。


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34

35

36

37

38

39

40

41

缺陷管理

項目目前方法新的 DBB 方法

空曠圖形上的缺陷空曠圖形上有大量缺陷會被取樣

0 %

雜訊（多晶矽微粒／、小微粒／大區塊）

多種類且高數量缺陷會被取樣

使用 DCI<0.1 條件排除隨機缺陷中之”無影響”

系統性缺陷（設計圖形造成之缺陷）確定

使用重複性分析以檢查相同類型缺陷的次數

「已知關鍵圖形 (POI)」的比對

缺陷取樣訊號按總缺陷數量，壞晶粒百分比

按數量和 DCI 百分比（例如DCI < 0.1 的百分比）

SEM 檢查抽樣，50個缺陷

隨機選擇50個使用 DBC 分類系統性缺陷並對高 DCI 缺陷進行隨機檢查

© 2007 IEEE。經2007年國際半導體制造研討會(ISSM)大會許可翻印，2007年10月。ISSM 文章編號︰DM-P-240

鳴謝作者感謝 UMC CRD 的 Tzou 博士對本文出版給予全力支持。我們還感謝 KLA-Tencor 的 Allen Park 為本文提出寶貴意見。

參考文獻 K. Monahan and B. Trafas, “Design and Process Limited Yield at the 65nm Node and Beyond” Proceedings, SPIE, 2005.

J. Yeh, A. Park, “Novel technique to separate systematic and random defect during 65-nm and 45-nm process R&D stage,” Proceedings, SPIE 6521-40, 2007.

MaryJane Brodsky et al., “Process-window sensitive full-chip in-spection for design-to-silicon optimization in the sub-wavelength era,” Design and Process Integration for Microelectronic Manufac-turing III, SPIE 5756, 2005.

Table 1: UMC current practice compared with DBB method

Percentage defects with DCI < 0.1

50%

60%

70%

80%

90%

Wafer 1 Wafer 2 Wafer 3 Wafer 4

Perc

enta

ge

Potential random excursion

Potential systematic /nuisance excursion

DCI = 0.37

圖 7. DCI 圖表顯示 3 號晶圓對於影響良率的隨機缺陷數量偏移有較

高可能性。


1

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缺陷管理

缺陷臨界性指數 (DCI)：在 45 奈米生產環境中大幅改善關鍵缺陷取樣的新方法Yoshiyuki Sato, Yasuyuki Yamada, Yasuhiro Kaga, Yuuichiro Yamazaki – 日本橫濱市東芝株式會社 Masami Aoki, David Tsui, Chris Young, Ellis Chang 日本橫濱市 – KLA-Tencor Corporation

在晶片大量生產過程中為了能在複雜之線路設計佈局中（GDS design layout）檢測到可能影響良率的微小缺陷，

提高檢測機台的靈敏度是一般使用的方法。但是同時也容易檢測出大量且無關緊要的微小缺陷（無良率影響）

和因提高靈敏度伴隨之的雜訊。然而在不影響生產時效性的考量之下通常每片晶圓只抽樣50~100個缺陷加以分析

（SEM）。故在如此低的取樣率中，如何在大量缺陷數量中選出那些潛在可能影響良率的缺陷，並且繪出和良率

相關的缺陷圖表是很重要的。在此，我們提出了新的方法，一種將GDS線路設計佈局資訊與檢測系統偵測到的缺

陷資料，如缺陷大小和亮度等相關聯資訊加以結合的新方法。此方法稱為缺陷臨界性指數（DCI, defect criticality

index），其已被證實能大幅改善關鍵缺陷的取樣率。

簡介

隨著設計尺寸不斷縮小，影響良率的缺陷也變得越來越小。有鑑於此，檢測機台必須提升晶圓檢測程式的靈敏度，才能擷取所有關鍵缺陷 (DOI, defect of interest)。這容易導致檢測到的缺陷數量增加，其中不重要之微小缺陷和雜訊等類型所佔的百分比大量提高。另一個問題隨之而來的是當在使用SEM檢查機台進一步觀察和分類這些缺陷來判斷問題根源時，晶圓廠的生產時效限制讓檢查取樣數量被限制在一個相對較小、且固定的缺陷取樣數量範圍之內 — 通常是每個晶圓取樣50-100個缺陷。如果從一片晶圓上的數千個缺陷中取樣100個缺陷以進行檢查，那麼取樣率只有幾個百分點。在這種情況下，將很難判斷在生產中應監控哪些類型的關鍵缺陷。因此需要一種新的取樣方法，以便在低取樣率條件下做有效率的關鍵缺陷取樣（圖 1）。

在本文中，我們將驗證如何有效的使用設計資料以分離關鍵缺陷與非關鍵缺陷。我們提出一種新的檢查取樣方法，此方法根據線路設計佈局資料產生一個稱為「臨界性」指數。此指數結合傳統缺陷資訊後，可以改善關鍵缺陷的取樣。 Technology Node

Def

ect

Co

un

t

Increase

d defect

counts

as des

ign featu

res sh

rink

Constant review sample

Increased risk of missing critical defects

Figure 1: Increased risk with technology node of missing critical

defects, from low review sampling rate.


1

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3

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41

缺陷管理

系統回顧

以設計圖為基準的分類

圖2描述了以設計圖為基準的分類 (DBB, design-based binning) 的基本原則。在缺陷檢測機台同步檢測完成之後將執行以下操作：

將每個缺陷發生的位子投射到它的GDS座標，並提1. 取相應的線路設計圖形背景資料（GDS 環境）。其中可以為選擇任何一層線路設計圖(GDS)。

比較線路設計圖形背景（GDS）環境。 2.

根據線路設計圖形、缺陷影像和設計屬性（例如3.

線寬和線間距）之比配，將缺陷進行進一步分類。分類結果用於分離關鍵缺陷，非關鍵缺陷，和系統性非系統性缺陷之分析。

系統驗證

為了驗證此系統，我們使用圖 3 中所示的 TEG（測試元件組），每個 TEG 塊代表不同的設計圖形和線寬方向之線寬和間距的。金屬溝槽蝕刻成形後，使用科磊檢測系統 (KLA-Tencor 28xx) 來檢測晶圓缺陷。

晶圓檢測完成後，我們將金屬層的線路設計圖形片段環

境（GDS clips），並執行上述之以設計圖為基準的分類（DBB）。其自動分類的結果代表四個背景圖形的四個組。按圖形組別可繪出帕雷托排列圖如圖 4 所示。

各組中的缺陷數量差異很大。組1表示具有較小之線間距的水平圖形，顯示出最高的缺陷數量。於每一個圖形組可透過 SEM 檢查取樣，可以確認特定圖形的缺陷。

圖5顯示了缺陷晶圓圖的一部分，並按圖形組進行顏色編碼。每個TEG塊清晰地顯示一種單色，說明按背景圖形自動分類具有良好的精度和純度。

圖6顯示了45奈米DBB分類結果所代表之SRAM閘極製程的缺陷資料。檢測機台對晶圓檢測完成後，合併閘極層的線路設計圖形環境（GDS 圖形），並對圖形進行自動分類。顯示最多缺陷的圖形類型是「空曠區設計」（無任何閘極層線路設計）；因此，空曠區域的缺陷在檢查資料結果中佔了多數。而這些缺陷為非關鍵缺陷（不影響良率）。

缺陷臨界性指數 (DCI, defect criticality index)

檢測機台偵測到的每個缺陷都有各自的屬性，例如缺陷大小和亮度，以及說明其在晶圓上位置的座標資料。這些缺陷屬性傳統上用於缺陷的自動分類。

圖7顯示了缺陷臨界性指數 (DCI) 的新概念。是透過缺陷落在相鄰區域的相關線路設計的背景圖形及傳統缺陷屬性來判斷缺陷的臨界性（良率相關性）。例如，稀疏背景（稀疏線路設計圖形）中的小缺陷會被認為良率相關性較低。反之，複雜背景圖形中的大缺陷對良率的影響相對較大。

使用以設計圖為基準的分類，從GDS片段圖形中取每個缺陷位置所代表的設計環境。然後，將設計環境屬性與傳統缺陷屬性相結合，計算DCI。DCI 值的範圍為從 0 到 1，用於評估缺陷的重要程度，以判斷是否將缺陷納入 SEM 當做抽測樣本（值大表示該缺陷對良率的可能影響程度較大)。此分類特別有效於應用在過濾出落於空曠設計圖區的缺陷，因為這些不影響良率的缺陷其DCI 值為0。我們可透過排列DCI值的大小，可輕易過濾

Group 1 Group 2 Group 3 Group 4

1. Extract design clips

3. Create Pattern based Pareto

2. Compare clips against themselves

Figure 2: Overview of Design Based Binning.

Pattern-1: Pitch-A, Horizontal Pattern-2: Pitch-A, Vertical

Pattern-3: Pitch-B, Horizontal Pattern-4: Pitch-B, Vertical

Figure 3: TEG pattern used for system verification.

Def

ect

cou

nt

Group-1 Group-2 Group-3 Group-4

20000

18000

18621

16000

14000

115 14

12000

1247

10000

8000

6000

4000

2000

0

Figure 4: Pareto chart by pattern group..


1

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40

41

缺陷管理

出這些落於空曠設計圖區的缺陷被送去做進一步的檢驗（SEM）。

取樣實驗

為了驗證以 DCI 值為參考的取樣方法，我們計畫並進行了以下實驗。首先，我們在矽化物成形後，對具有45 奈米設計規則 TEG 圖形的晶圓進行了檢查。我們對在 SEM 上觀察到的所有缺陷（總計 1315 個）進行人工分類。我們找到五個因為線路圖形相關造成的缺陷和微粒缺陷並將其視其為關鍵缺陷類。落於空曠區的缺陷和微小錐形（Si 尖峰）缺陷視為非關鍵缺陷類。關鍵缺陷約佔全部缺陷的 11%（圖 8）。

然後我們針對所有的缺陷進行三種不同的取樣方法，每一種都以取100個缺陷為基準。第一種方法是隨機抽樣，按照隨機抽樣產生的帕雷托排列圖為基準的方法，此方法是為晶圓廠現今最常用的方法。第二種方法使用檢測機台所檢測出之缺陷大小資訊來取樣，以缺陷尺寸由大排到小之100個缺陷個數進行取樣。第三種方法使用上述新的DCI方法，以DCI值由大排到小之100個缺陷個數進行取樣。DCI的計算包含使用了缺陷尺寸大小和其落在線路設計圖之環境。

結果和討論

圖9摘要說明了取樣實驗的結果。在隨機取樣組（基準）中，70% 的缺陷位於空曠區域的線路設計圖形上。在基準帕雷托排列圖中，總關鍵缺陷百分比為12%（與透過100%檢查發現的實際關鍵缺陷數近似），但在全部五種關鍵缺陷類型中，此隨機取樣的方法之帕雷托排列圖中只顯示了二種關鍵缺陷類型。

在按照缺陷大小排序的取樣組中，總關鍵缺陷百分比提升至33%，且列出所有五種關鍵缺陷類型。第三種以DCI 的取樣組中的結果最為理想，顯示了 68% 的關鍵缺陷。DCI 帕雷托排列圖還顯示了圖形缺陷 AA（被視為最關鍵的缺陷類型）的最高數量。

DCI 取樣組中的關鍵缺陷率如此之高的原因之一是，它從取樣組中完全剔除了缺陷發生的位置位於空曠區域的線路設計圖形類型。這些位於空曠區域的陷率可輕易的被分類並過濾出來。

P2

P2

P2

P3

P3

P3

P1

P1

P1

P4

P4

Figure 5: Defect map by pattern group.

Def

ect

cou

nt

DBG Group

1000

800

600

400

200

0 1

57

996

47 22 14 122 3

34

4 45

5 5 5 5 56 7

78 9

910 11 12 13 14 15

0

Non-DOI

Figure 6: Pareto chart resulting from Design Based Binning for 45nm

SRAM gate layer. Top defect type is non-DOI ‘blank clip.’

Defect Criticality Index (0 to 1)

Defect size

Patt

ern

co

mp

lexi

ty

Figure 7: Defect Criticality Index concept..

Manually classified all defects (1315) by SEM Review

1056

8528

4

107

53

17

Defect on Dummy

SEM-NV

Cone

L-particle

S-particle

Micro-scratch

Pattern defect (GC)

Pattern defect (AA)

DO

I (11%)

Figure 8: Complete defect data set for sampling experiment, based

on 100% SEM review. Results show 11% DOI in the total population

of detected defects, and five distinct DOI types. (45nm SRAM device,

gate layer, inspected by KLA-Tencor 2800).

Defect on Dummy

SEM-NV

Cone

L-particle

S-particle

Micro-scratch

Pattern defect (GC)

Pattern defect (AA)

DOI

100%

90%

80%

70%

60%

50%

40%

30%

20%

10%

0%Random-100 DCI top-100Defect size

top-100

Sampling scheme

Def

ect

Cla

ss %

Figure 9: Comparison of DOI capture rate and DOI type for three

different sampling scenarios.


1

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我們利用SEM的影像來針對隨機抽樣中之微粒缺陷類和用DCI 結果中的微粒缺陷類型做進一步的比較。在隨機取樣組中，多數的微粒缺陷位於局部氧化區域中，而在 DCI 順序取樣組中，有著更多的微粒缺陷位於電晶體結構（活動區域和閘極多晶矽結構）上。此觀察結果顯示，除了能提升更多關鍵缺陷率外，DCI 排序取樣還能改善檢查樣本的品質。

與閘極製程相關的缺陷也會影響後續的製程。如圖10 所示，落在閘極結構上的微粒可能導致線路接觸點不能完全被覆蓋。透過結合接觸層之GDS資料（下一層製程），可以計算另一個 DCI 的值。新的 DCI 值可協助預測與下一層製程相關（接觸層）的缺陷其所造成的良率影響。

為了驗證此一想法，我們設計了另一個取樣實驗。我們使用閘極層的缺陷資料即其相關位置之閘極層與接觸層的線路設計圖形GDS資料。我們使用DCI方法對結果進行比較，如圖11所示。以接觸層GDS為參考的關鍵缺陷百分比為62%，和於閘極層為參考GDS 的68%值接近。但是，在接觸層GDS例子中，更多的微粒類型缺陷（大微粒和小微粒）顯示於帕雷托排列圖中。很明顯，這些缺陷中的一部分在閘極層的臨界性比在接觸層要低（DCI值更低），因為這些缺陷還可能導致線路接觸點失效。此結果顯示，DCI可以使用目前製程之線路設計圖形缺陷資料和下一層製程之線路設計圖形 GDS 資料的組合來預測後續製程的良率。

結論

以新的取樣方法將從檢測機台偵測到的所有缺陷並對每一個缺陷給予缺陷臨界性指數(DCI)，並使用此數值來作為SEM的檢查取樣選擇，以獲得較高的關鍵缺陷百分比。DCI的計算方法是透過將檢測機台偵測到的缺陷特性與缺陷座標位於線路設計圖形之相鄰區域的線路設計環境相結合。

我們已證明了此方法在 45 奈米邏輯電路設計上的價值。在閘極製程，有效率的分類出缺陷位於空曠區域的線路設計圖形類，並將關鍵缺陷取樣率從 12% 上升到 68%。此外，透過使用接觸層（下一道製程）的電路設計資料加上和閘極層的缺陷資料，此DCI的值可用於預測接觸製程的相關良率。

我們透過使用DCI的方法使 SEM 取樣樣本能代表更多可能影響良率的缺陷，其目的為了建立具有更高良率相關性的缺陷帕雷托排列圖並對生產中良率做預測。而如何將DCI的結果與真實良率資料的關連串接起來，並優化生產線上之缺陷分佈，還需要進一步研究。

本文原標題為「缺陷臨界性指數 (DCI, defect criticality index)：在 45 奈米生產環境中大幅提升關鍵缺陷取樣率的一種新方法」，作者為 Yoshiyuki Sato 等人，刊載於 Metrology， Inspection， and Process Control for Microlithography XXII， Proc. of SPIE， Vol. 6922， 6922-37 (2008)。

參考文獻

K. Monahan and B. Trafas, “Design and Process Limited Yield at the 65nm Node and Beyond” SPIE 2005 Proceedings 5756_23

J. H. Yeh and A. Park, “Novel Technique to Separate Systematic and Random Defects During 65nm and 45 奈米 Process Development” SPIE 2007 Proceedings 6521_40

Metal-2

Metal-1

Via

Contact

Incomplete contact

STI

Gate

Defect

Figure 10: Particles at the gate layer could cause an incomplete contact.

100%

90%

80%

70%

60%

50%

40%

30%

20%

10%

0%DCI top-100 (Gate) DCI top-100 (Contact)

Sampling scheme

Def

ect

Cla

ss %

Defect on Dummy

SEM-NV

Cone

L-particle

S-particle

Micro-scratch

Pattern defect (GC)

Pattern defect (AA)

DOI

Figure 11: Comparison of DCI-generated defect Paretos for gate and

contact layers, based on gate defect data, and both gate and contact

GDS information.


1

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缺陷管理

為 45nm 製程技術節點表徵雷射後退火表面狀態的新方法W-Y Teng and J-H Yeh – United Microelectronics Corporation P. Chen, S. Radovanovic, D.K. Chen, H. Cheng, and U. Mahajan – KLA-Tencor Corporation

在本研究中，我們應用先進的UV雷射散射技術來監控雷射退火晶圓的表面狀態。除slip line瑕疵外，我們還能使用

高解析度haze，在低於奈米的垂直解析度擷取整個晶圓表面資訊。此表面狀態顯示出與LSA製程條件的相關性良

好。結果得到SEM檢查的進一步確認，說明了將haze資料用於製程開發、特性及控制的潛力。

前言

隨著先進技術design rule 的不斷縮小，因此shallow

junction需要低電阻率接面來抑制short channel影響，

並提升元件效能[1]。控制整個晶圓退火溫度uniformity

及儘量降低對pattern密度影響於45nm製程及其後的

node超淺接面 (USJ) 重要關鍵。一種頗被看好的方法就

是雷射瞬間退火 (LSA) [1,2,3,4]。此程序可在植入層的快速

退火實現高度定位升溫，而不會影響thermal budget。

然而，LSA製程因快速加熱經常會引起 slip line瑕疵及

其他表面defect [5]。因此，為了開發健全的LSA 製程而

理解和表徵退火後晶圓的表面狀態就變得是重要關鍵。

傳統的defect（Bright Field／Dark Field式晶圓檢測

儀）檢測方法無法有效檢測出slip line瑕疵，或者只能

提供一小部分晶圓的資訊（OM，光學顯微鏡），如圖

1 所示。在理解退火後晶圓表面形態方面，也存在類似

情況。原子力顯微鏡檢查 (AFM) 雖然能夠提供準確和

定量的表面資訊，但其速度卻不適於整面晶圓表徵與生

產監控。

長期以來，雷射散射技術一直被用於監控unpattern的

slip line及其他瑕疵。此外，來自晶圓表面散射（慣稱

haze）對於unpattern形態及表面粗糙度的變化高度敏

感。Haze會取在瑕疵中未檢測到的大量資訊。整面晶圓

haze資訊允許在與生產相稱的產能上表徵和控制表面品

質 [6]。

在本研究中，我們應用先進的UV雷射散射技術來監控

雷射退火晶圓的表面狀態。除slip line瑕疵外，我們還

能使用高解析度haze，在低於奈米的垂直解析度擷取整

個晶圓表面資訊。此表面狀態顯示出與LSA製程條件的

相關性良好。結果得到SEM檢查的進一步確認，說明了

將haze資料用於製程開發、特性及控制的潛力。

圖 1：光學顯微鏡下定位及觀察到的雷射後退火slip line defect


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缺陷管理

實驗細節

本研究中使用裸晶圓做為開始substrate。在檢測前，透過雷射退火工具對晶圓進行處理。在研究的第一部分，為了儘量降低將要使用的晶圓品質對最終表面形態的影響，一個晶圓在6個不同的溫度且圍繞製程中心線 T°C（T-75、T-50、T-25、T、T+25 和 T+50°C）進行退火。圖 2 為退火劃分示意圖。隨後，在每 1-2 個製程條件一個晶圓上進行LSA實驗，以檢驗此表徵方法的可重複性，並理解退火製程中晶圓內的變化。

使用 KLA-Tencor 的 Surfscan SP2 unpattern晶圓檢測系統進行雷射散射測量。以高產能模式在常規發生率下進行掃描，這是檢測因其瑕疵散射表徵而造成的slip line及其他淺瑕疵最佳掃描條件。經由SURFimages的

表現，在SP2上所偵測到的haze散射，可獲得表面形態資訊。 SURFimage haze圖提供了pixel橫向解析度，及奈米以下垂直解析度的局部表面資訊。此資訊也以192位灰階呈現，顯示出清晰的表面變化形像。Haze資料是使用新開發的功能[7] 從每個退火區域取得，該功能可依使用者定義的參數實現局部資料提取、分析及局部表面散射信號的defect重新分級。此分析結果之後與LSA製程條件進行關聯。此外還進行了SEM檢查，以理解每個區域的表面狀態，並驗證SURFimage的結果。

結果與討論

圖3顯示了此研究中使用的第一個晶圓的Light Point Defect (LPD) 圖。在晶圓上面的邊緣defect特徵通常就是看到的slip line瑕疵。然而，LPD 圖並未顯示不同退火製程狀態（區域）之間的顯著差異。這表示，可能發生在雷射退火期間對晶圓表面的任何修改均低於defect channel的常規可檢測值。

另一方面，SURFimage晶圓圖（圖4）顯示出晶圓上不同製程區域之間的明顯可見差異。來自每個製程區域的平均haze（透過原始掃描資料的分析）對照LSA溫度標示出來。圖 5 顯示了wide channel haze對比製程溫度。可以看到一個非常好的關聯性，顯示表面散射信號正隨著退火溫度而增加。

以前的研究[8]顯示出，當使用雷射散射測量時，表面散射光譜密度 (PSD) 與表面粗糙度間具有良好的關聯性。在這些工具及其他表徵工作[9]的基礎上，從本研究得到的haze結果說明，晶圓表面會因LSA製程而發生變更且變粗糙。此表面變粗糙程度會隨LSA溫度增加（雷射能量密度）。

此外還對不同的區域進行了SEM檢查，以獲得對退火晶圓表面特性的理解。結果（圖6）清晰顯示，在更高溫度退火的區域，表面外形及變更隨之增加，此驗證了haze結果與趨勢。

其他退火晶圓（圖7）顯示出LSA溫度與SP2 haze 間的

T -75ºC

T -50ºC

T -25ºC

TºC

T +25ºC

T +50ºC

圖 2：不同雷射退火製程區域的晶圓示意圖圖 3：顯示邊緣特徵的 LSA 後晶圓的LPD圖。

對於不同的 LSA 區域無法看到關聯性。

T -75ºC − 7ppm

T -50ºC − 15ppm

T -25ºC − 26ppm

TºC − 34ppm

T +25ºC − 37ppm

T +50ºC − 40ppm

HTN-W

圖 4：各區域在不同溫度退火的晶圓的

SURFimage 圖，顯示出對於不同製程區域

表面散射信號的變化。低haze區較暗，而高

haze區則較亮。暗條是不同退火區域之間的

未處理區。

0

5

10

15

20

25

30

35

40

45

50

Zone 1

Zone 2

Zone 3

Zone 4

Zone 5

Zone 6

Anneal Temp. (ºC)

Zon

al H

aze

(pp

m)

T-100 T-75 T-50 T-25 T T+25 T+50 T+75

圖 5：在測量到的 SURFimage haze與 LSA 製程溫度間觀察到的良好

關聯性。這說明，在更高的退火溫度，表面粗糙度增加，並產生更高

的haze。

A SURFimage wafer map shows surface-quality zones which correlate with anneal

temperature.


1

2

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缺陷管理

類似關聯性，從而驗證了此方法的可重複性。在每個晶圓上還可以清晰看到雷射的光柵圖形。

在擷取表面形態的晶圓內部變化方面，此方法也有效。在 (T-75°C) 退火的晶圓在SP2上以高敏感度模式進行掃描（以擷取最大表面資訊）。SURFimage 圖（圖 8）能夠有效檢測到透過局部haze變化的晶圓內退火差異。第 2 張圖顯示出晶圓分為低、中、高haze區，以便於檢視。這些結果顯示，SURFimage 能夠以可量產化的產能提供整面晶圓表面資訊。

本研究的後續步驟包括對不同LSA區域的AFM分析，以獲得測量表面粗糙度與haze之間的直接定量相互關

係。此外，unpattern晶圓的瑕疵度及表面形態將與線內產品晶圓檢測結果相互關聯。隨著對 45nm node的表面形態控制要求愈加嚴格，這些結果可用於為LSA製程的生產監控確立SPC 管制。

結論

隨著 IC 技術進步，使得元件尺寸日益縮小，瞭解表徵晶圓表面狀態製程差異的影響及辨識潛在的表面損傷變成為極重要。UV 雷射散射技術能夠以奈米以下的垂直解析度及高產能實現全晶圓表面監控。此方法已證明對於LSA製程溫度中的微小變化非常敏感，而使用標準defect監控方法卻無法檢測出此類變化。因此，此方法為晶圓代工廠生產環境中的製程開發及監控提供了一個強有力的工具。

誌謝

特別感謝W-Y Teng 與 J-H Yeh 在聯華電子所提供支援及協助。

參考資料

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9. KLA-Tencor, Internal Communication, (2006)

Zone 1 (T -75°C) = 7ppm Zone 2 (T -50°C) = 15ppm Zone 3 (T -25°C) = 26ppm

Zone 4 (T°C) = 34ppm Zone 5 (T +25°C) = 37ppm Zone 6 (T+50°C) = 40ppm

圖 6：對退火區域的 SEM 檢查顯示，表面外形會隨著 LSA 溫度而

增加。

TºC − 34.8ppmT -75ºC − 14.6ppm

T +25ºC − 33.8ppm

圖 7：兩張 SURFimage 圖顯示出不同 LSA 製程狀態的區域，以及雷

射的明顯特徵。

HSN: 1200°C anneal

圖 8：在 T-75C（T 是製程中心線）退火的晶圓的高敏感性 SURF-imag。暗區（7~8ppm haze）與亮區（18~20ppm haze）說明 LSA 製程狀態中的局部變化，導致表面外形的差異。右側的晶圓圖顯示出分為高（綠）、中（橙）、低（粉紅）haze類別的不同區域。


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使用 MEEF 驅動缺陷處理的自動優化來解決污染物檢測挑戰Yung-Feng Cheng, Shih-Ming Yen, James Cheng, Peter Peng – 聯華電子股份有限公司，台灣 Tracy Huang, Aditya Dayal, Kaustuve Bhattacharyya, Joe Huang – KLA-Tencor Corporation ，加州聖荷西

光罩霧度缺陷會在晶圓廠和光罩車間迅速形成，即使微量的空氣傳播污染物也有可能導致缺陷增加。新的

STARlight2‘Litho3’演算法計算局部光罩誤差增強係數 (Mask Error Enhancement Factor, MEEF) 值，然後對缺

陷臨界性進行分類，並歸類臨界缺陷。Litho3 可擷取到所有臨界缺陷，包括那些最終印在晶圓上，並影響產品良率

的缺陷。與未實施 Litho3 相比，要在清潔和處理光罩前檢查的缺陷數量大為減少。

簡介

設備升級已成為晶圓廠採用 193 奈米光蝕技術時要考量的一個關鍵因素。193 奈米光蝕所需的增強光子能量加速了晶體和霧度缺陷的形成。這對於日益複雜的OPC 設計和低k1光罩的影響尤重。高解析度檢查系統提供了出色能力來檢測各類細微缺陷。但是，光蝕中關注的主要缺陷是那些實際印到晶圓上的缺陷，這些缺陷可能只佔檢查系統能偵測到的總缺陷的一小部分。大範圍廣泛檢查各種缺陷不僅會嚴重拖延清潔和處理決策制訂，而且會對生產造成極大妨礙。

KLA-Tencor 的新型 STARlight2 Litho3 演算法是設計來計算光蝕環境中的局部光罩誤差增強係數 (Mask Er-ror Enhancement Factor, MEEF)，並藉此對局部幾何圖形和 MEEF 值對缺陷臨界性進行分類。新演算法可以對高 MEEF 幾何圖形區域聚積的臨界缺陷進行分類 1-5。

在晶圓廠，無論是在光蝕曝光還在非曝光狀態下，常見的光罩缺陷都會迅速加劇。污染源相當普遍，幾乎無處不在；微量空氣傳播污染物，如銨、硫、二氧化碳或濕氣，都會增加缺陷，即使在室內條件下也是如此。這些晶體缺陷的形成開始於所有類型的表面，包括那些在 EPSM表面上優先形成的缺陷；緊隨其後是更加快速的二次發展階段，稱為晶體生長。圖 1 是一個90 奈米生產光罩上的缺陷遷移範例。此光罩通過了進廠檢查。但是，一週後，它出現嚴重影響產品良率的缺陷 2-6。

LITHO3 的缺陷識別效率

我們設計了一個名為 Litho3 的 MEEF 驅動光蝕檢測儀，以進行即時光罩檢查。此檢測儀能根據缺陷的臨界性將臨界缺陷分組至一個單獨類別。透過 KLA-Tencor 9x 系統上的 XLINK 功能，可以將這些臨界缺陷的座標從光罩傳輸到KLARF 格式的晶圓域。然後，KLARF 檔案被傳送到 KLA-Tencor 缺陷檢查系統，以進行晶圓級

缺陷管理

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圖 1. 晶圓廠中生產光罩上的晶體缺陷進展示意圖。


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缺陷分析。

在本文中，我們使用配備 Litho3 檢測儀的 STAR-light2 演算法來類比旨在成形多晶矽層的四個三全音光罩。檢查這些光罩使用的像素尺寸為 90 奈米和 125 奈米。Litho3 擷取到具有最高臨界性的缺陷，然後對這些缺陷進行可印性檢驗。Litho3 始終如一地擷取被檢查的光罩上的所有可印缺陷。

前幾篇文章中詳細介紹和論述了 Litho3 在擷取臨界缺陷時的效率6。圖 2 中範例顯示報告的光罩缺陷總數為 568 個，其中五個缺陷發展為經 SEM 檢查證實的晶圓缺陷。這五個缺陷全都被 Litho3 擷取。在下文中，我們將討論與設計特性功能有關的主要缺陷類別，然後再介紹一個可加速 Litho3 優化的自動程式。

污染概述

光罩在晶圓廠使用期間經常會發現污染缺陷。污染源可能來自分步投影光蝕機和晶圓廠環境，分步投影光蝕機中的DUV曝光（在此過程中污染物反應會顯著加劇），以及光罩清潔和加工期間使用的各種化學品。最近一些文章指出，硫酸銨和氰酸是在光罩表面上觀察到的主要污染物種類。硫酸銨和氰酸的形成和生長機制取決於多種參數，例如環境溫度和壓力、濕度水準，另外，這些污染物所駐留的表面及其相關屬性也是相當重要的參數。一個公認的觀點是，霧度缺陷是由於深度 UV 曝光激發的多重光化學反應造成的結果。在產生硫酸鹽、碳酸鹽和草酸鹽的多重反應中，硫酸銨放熱反應是 (1) 導致霧度形成的核心原因。FTIR 和拉曼光譜測量結果顯示，在缺陷混合物中，硫酸銨的含量最高11、12。

在下文中，我們將討論一些常見的污染物缺陷類別，以更好地瞭解缺陷形成機制、駐留於表面的化學和物理屬性如何將污染物演變成可印缺陷，以及缺陷與Litho3 相關的行為表現。出於本文需要，我們根據缺陷相對於其設計特徵的位置對缺陷進行分類。由於在 EPSM 上產生的缺陷比 COG 光罩上的更多，因此，我們在這裡主要討論 EPSM 光罩，其中，「透明」是指石英，「不透明」是指 MoSi。

A. 透明表面形成的污染

案例 A1 – 高 MEEF 區域的污染第一個類別主要討論在石英上形成的缺陷。如果污染密度大，或者在高 MEEF 區域產生污染，那麼透明表面上的污染印到晶圓上的可能性將比印到 MoSi 或鉻上要高，導致 CD 差異超出規格範圍。在石英表面，任何駐留的矽烷醇都將由於表面水解而出現，這會產生以後晶體生長的晶核點。從結晶動力學的角度來看，成核的發生通常比晶體生長具有更高的速率常數，因為後者是速率受限的過程。對於硫酸鹽晶體，由於表面能量較低，其晶體生長速率高於晶體或半晶體聚合物或低聚合物的生長速度。因此，硫酸鹽晶體的數量多於氰酸晶體 8、10、

24。

從表面能量的觀點來看，MoSi 和鉻表面的表面能量高於石英。與石英相似，MoSi 和鉻的表面有豐富的精細 MoSi 和鉻晶體，更易於吸收和保留濕氣。這種吸收濕氣的能力對於硫酸鹽和氰酸晶體生長具有至關重要的作用 7, 8。

在透明表面的高 MEEF 區域的成核缺陷，由於可能產生橋接，因此偵測是十分重要的。圖 4 舉例闡述了 Litho3 如何擷取此類缺陷。如圖所示，高 MEEF 區域的缺陷靈敏度增加，而 Litho3 參數主要是透過被檢查光罩中的輔助和暗色特性來判斷。

據報告，在低 k1 光罩的密集幾何圖形區域，污染更為嚴重。這與缺陷更易於在高 MEEF 區域形成的事實是一致的。圖 5 描述了一種可能的缺陷形成過程。石英表面（最初透過火焰水解形成）經過緩慢水解，形成不穩定的矽烷醇。進一步水解導致形成更多的矽烷醇。矽烷醇可以與空氣環境中的銨發生反應。石英表面的氧離子吸引銨離子，形成硫酸銨。同樣，氰酸與表面的矽烷醇反應，繼而形成結晶 7、10。

案例 A2 — 透明表面的中低 MEEF 區域形成的污染相比較而言，透明表面的低 MEEF 區域形成的污染造成的影響比高 MEEF 區域聚積的污染影響小。儘管如此，綜合多方面的因素，此類污染仍然可能大量增加，如圖 6 所示。但是，與高 MEEF 區域形成的污染相比，其傳輸損失要小得多。左邊的缺陷影像幾乎無法用肉眼看見。一個可能的原因是，缺陷很容易在石英表面形成，然後迅速在所有方向側向擴展，而不是正對石英表面朝一個方向層積。這種單層、低高寬比晶體缺陷具有較低調製，僅能在標準靈敏度內偵測到。其相關的 MEEF 值相當低，因此只能使用標準 HiRes 檢測儀來檢測缺陷，而不能使用 Litho3。

在光罩的透明、開放區域隨處可以觀察到這種傾向性晶體生長。如果溫度和濕度處於較低的水準，或者如果晶體生長已渡過其萌芽狀態，且在首層晶體上形成了新核，那麼環境和動力因素的變化可以促進持續的晶體生

NH4+ + SO4

2- → (NH4 )2SO4 (1)

+

CaCO3 → (NH4 )2CO3

+

NH3 → NH4OOCCOONH4

CO2 + H2O → HOOCCOOH NH4 + CO2 → + H2O

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NH3 → NH4OOCCOONH4

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OH

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Ammonium sulfate Cyanuric acid

圖 3. 常見的硫酸鹽和氰酸缺陷。

Litho3

Total Defects = 568

Printable Defects = 5

(a) (b) (c)

Litho3 Defects = 115

圖 2. Litho3檢測儀成功擷取可印缺陷的圖示。a) 缺陷圖顯示檢測到

的總缺陷。b) Litho3 擷取到的臨界缺陷範例，包括五個已印缺陷，

如 c) 中的圖解顯示）。


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長，進而發展成多層或薄片狀結構 22-24。

B. MoSi 上形成的污染

案例 B1 — 高 MEEF 區域的污染由於光罩上的不透明區域具有較高的表面能量，因此，除了石英表面可以形成污染之外，MoSi 或鉻表面也可以形成污染。此外，具有 MoSi 結構並且經過沉積的 MoSi 表面上有懸浮矽烷醇，這些懸浮矽烷醇有可能充當核體，導致晶體生長。儘管 MoSi 表面形成的晶核尺寸與石英表面形成的晶核差不多，但是 MoSi 和鉻表面的晶體生長十分顯著。在相同的濕度水準下，MoSi 和鉻保留水份的時間更長，即使水份蒸發後，仍會留下成核點。

成核之後，高 MEEF 區域的暗部形成的污染將會經歷快速的晶體生長，這是因為存在相關的低介面表面能量。此外，當硫酸鹽晶體在首層上形成後，環境中的硫離子、銨和二氧化碳將合成更多的硫酸鹽晶體，且形成速度比首層更快。因此，任何提供最大表面能量和穩定矽烷醇（將轉化為晶核）的表面都會受到晶體污染。硫酸鹽晶體生長（或稱結晶的第二階段）在硫酸鹽結晶過程中發揮的重要作用僅次於成核。圖 7 是一個 MoSi 表面聚積晶體的範例 7、10、 24。

案例 B2 — MoSi 上的低 MEEF 區域形成的污染大多數情況下，低 MEEF 區域的暗部形成的污染對可印性的影響微乎其微，這已由 Litho3/XLINK 連通性得到證實。MEEF 計算結果是由設計特性及污染現象判斷，由於採用略高於標準的靈敏度，因此缺陷可以被 Litho3 擷取。在案例 A1（透明表面的高 MEEF 區域形成的污染）和案例 A2（透明表面的低 MEEF 區域形成的污染）中確定的 Litho3 參數可直接用於 B2（低 MEEF 區域的暗部形成的污染）功能（圖 8）。但是，大尺寸的污染可能是由於嚴重污染造成的結果，這與案例 B2（透明表面的低 MEEF 區域形成的污染）類

似。晶體進一步生長至石英區域後，污染將轉至案例C2 （低 MEEF 區域的明／暗部分形成的污染）。

C. 石英／MoSi 邊緣形成的污染

案例 C1 — 高 MEEF 污染與案例 B（暗部形成的污染）相比，可在明／暗部分的邊緣觀察到更多的污染。一個可能的原因是，經過沉積的 MoSi 具有成核點，而石英／MoSi 的邊緣（即蝕刻 MoSi 表面）活性更強，且富有較易受到濕氣影響的不穩定、沒有保護的 Mo-Si 聯結17-19。圖 9 中的一個 EPSM 示意圖可以更好地說明這種效應。類似的原理也適用於石英／鉻邊緣，在這些邊緣區域，蝕刻鉻表面吸收的濕氣比鉻塊更多。在密集幾何圖形或高密度設備圖形區域，濕氣侵蝕更頻繁且程度更深，尤其是存在輔助區域的情況下。

石英／MoSi 邊緣成核後，硫酸鹽污染將會沿邊緣切向生長，因為邊緣的介面表面能量最低。晶體傾向於向石英表面生長，而不是向 MoSi 表面生長是常見情況，這是由於介面表面能量差異造成的。類似地，在 COG 案例中，硫酸鹽晶體進一步向石英表面生長，而不是向鉻表面生長。此類缺陷的晶體生長速度比在大塊石英、MoSi 或鉻上更快；由於會導致嚴重的橋接，因此這對缺陷可印性十分有害 24。

需要指出的是，由於此類污染，包括暗色區域和透明區域在內的一些輔助區域，會導致更多的印刷缺陷。依缺陷處理和清潔策略而定，主要明／暗區域的邊緣生成的污染最終更有可能切向發展，並將相鄰的輔助區域連在一起，形成主要區域。到達相鄰的輔助區域後，污染很有可能正對光罩表面生長，而不是繼續切向發展並超出輔助區域本身。這些三維缺陷會將生長侷限在主要區域

圖 4. Litho3 擷取的高 MEEF 區域中透明表面上的缺陷生長。

(SiO2 )x + 2H2O ↔ (SiO2 )x-1 + Si(OH)4

=–Si-O-Si =– + H2O + 2=–Si-OH

=–Si-O- + =– Si-OH ↔ =–Si-O-Si =– + OH-

Si Si Si Si Si Si Si

O O O O O O

OH O- OH OH OH O- OH

H+ H H+H H+ H H

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NH2

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S

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H

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Quartz surface

圖 5. 石英表面的硫酸銨形成過程。

圖 6. 未被 Litho3 擷取到，在透明表面低 MEEF 區域生長的缺

陷。局部的偵測靈敏度與標準檢測儀的全局靈敏度相同（無靈敏

度增強）。

圖 7. 對高 MEEF 區域的暗部形成的缺陷進行 Litho3 偵測。局部

檢測靈敏度比低 MEEF 區域的靈敏度高 150%。


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與輔助區域間的有限空間內，使之聚積在主要幾何圖形旁邊。晶體的高度和寬度達到相當尺寸後，可能會改變輔助區域的缺陷可印性。在 Litho3 優化中，需要謹慎選擇 Litho3 參數的上限和下限，才能包含輔助區域中的缺陷，並讓 NILS (Normalized Image Log Slope) 包含足夠大的樣本大小。Litho3 實施之後，缺陷應具備高 MEEF 和高靈敏度。此類缺陷還具有高調製，可將它們從非臨界缺陷區區分出來。

SRAF 被直觀地劃分為低 MEEF（低靈敏度）區域。但是，如前所述，透過更深入地理解缺陷的形成過程可以發現，SRAF 很有可能發展為硫酸鹽污染，因此需要當成更高靈敏度區域來對待。在 MEEF 圖中，需要將 NILS從主要區域外推至輔助區域，以便讓這些缺陷將獲得與觀測主要區域一樣的高靈敏度。因此，在 Litho3 優化中，這些輔助區域的處理方式與主要區域相同。

案例 C2 — 低 MEEF 污染低MEEF區域的明／暗部分形成的污染的可印性影響遠低於高 M E E F 區域的明／暗部分形成的缺陷（圖11）。缺陷尺寸變大時，晶體生長模式轉入案例 A2（低 MEEF 區域的透明部分形成的污染）。如前所述，缺陷很容易在明／暗邊緣表面形成，且迅速向所有方向橫向擴展，這不同於在石英表面朝一個方向層積。然而，因此缺陷接近明／暗區域邊緣，所以其相應的 MEEF 值高於案例 B（低 MEEF 區域的透明部分形成的污染）中的 MEEF 值。因此，儘管明／暗邊緣的調製相對較低，但這些單層晶體缺陷被給予略高於標準的靈敏度，因此能被 Litho3 偵測到。

LITHO3 整合自動缺陷優化

前述的表面污染，尤其是橋接缺陷，對可印性影響巨

大。橋接位置可能視設備設計而異，例如主線對主線，主線對輔線或主線終端 (LE/LE)。在這些設計中，具有最高 MEEF 的區域對應到最高的臨界性，它們在缺陷可印性方面排名最高，根據缺陷可印性可計算出 Litho3 參數。

為理解 MEEF 與 Litho3 參數間的關係，我們根據若干具有代表性的設備特性來計算 MEEF，這些設備上的對應 Litho3 參數已被優化。圖12 是如何計算 L3 參數的一個範例。上圖顯示了一個經過處理或重繪的灰階圖，在該圖中，在重繪前應用了上限和下限。I-V 區表示具有不同 MEEF 值的區域，密集區域 IV 具有最高的 MEEF。下圖顯示靈敏度與 MEEF 的關係，描述了如何將 Litho3 運用於經過處理的灰階圖。Litho3 的全局靈敏度高於 HiRes 或標準靈敏度（實心藍線），其中沒有考量 MEEF 因素。I-V 區分佈在靈敏度與 MEEF關係圖中，其中，IV 區是 MEEF 最高的區域，I 區是 MEEF 最低的區域。L3C 是調節參數，用於判斷哪些 MEEF 值缺陷被給予全局 Litho3 靈敏度。

Litho3 優化後，總計擷取 568 個缺陷，其中 115 個缺陷被分類到 L3（如前面的圖 2 所示）。這些 L3 缺陷是依它們的相應 MEEF 值進行排序；結果直方圖如圖 13 所示。如前所述，此光罩經過光蝕製程處理，在最高的 L3 缺陷中，透過使用有效的 MEEF 值檢測到其中五個已印缺陷（圖 11）。其他光罩的結果還顯示，已印缺陷位於具有最高 MEEF 值的幾何圖形之中。如果在 MEEF 直方圖中畫一條 20% 直線，將高 MEEF 缺陷與所有 L3 缺陷分開，則需要進行檢查的缺陷數量將顯著低於原有 L3 類別的缺陷數量；事實上，已印缺陷被方便地包括在此頂端 20% MEEF 組中。使用此 20% MEEF 指導線有助於快速果斷地判斷是否需要清潔或檢查光罩，並藉此提升晶圓廠的產能。

自然，有人會提出異議，認為低 MEEF 區域中的一些缺陷有可能印到晶圓上。這種爭議不無道理，但可透過兩種方法解決。首先，相似尺寸的缺陷一般在高 MEEF 區域比在低 MEEF 區域具有更高的可印性。某些情況下，低 MEEF 區域的污染十分嚴重，以至於影響光罩品質，高MEEF區域的缺陷情況可能與此相同。根據我們的 20% MEEF 指導線，應對高 MEEF區域的此類高度可疑缺陷立即進行檢查，以判斷光罩是否受到嚴重污染。其次，缺陷傾向於聚集和層積在稠密或高 MEEF 區域，在稀疏或低 MEEF 區域，晶體傾向於在石英表面擴展，因而對可印性影響較小。

讓我們來更進一步瞭解 20% MEEF 檢查規則。在同一設備幾何圖形（圖14）中發現的缺陷在不同位置形成。左邊的缺陷（圖14a）幾乎在主要區域的末端形成，並切向朝下一個主要區域發展，繞過了相鄰的輔助線。右邊的缺陷（圖14b）在主要區域的中間部分形成，切向朝輔助線發展，然後停止。我們前面討論過，晶體更傾向於在石英上而非 EPSM 上生長，此類晶體生長模式與此相符。此外，圖14b 中缺陷的傳輸損失多於圖 12a，這主要是因為晶體正對表面的一個方向層積，光蝕時將受到 UV 衰減的影響。由於缺陷影響，與沒有缺陷相比，圖 14b 中的缺陷具有更高的 MEEF 值。同樣，與沒有缺陷相比，圖 14a 中的缺陷也具有更高的 MEEF 值；但是，其有效的 MEEF (= 9) 低於圖 14a（有效 MEEF =11）。這兩個圖中的缺陷都包括在頂端 20% MEEF 類別中，有待晶圓廠使用者檢查。因此，20% MEEF 檢查規則讓使

圖 8. Litho3 偵測低 MEEF 區域的暗部形成的缺陷。局部檢測靈

敏度與低 MEEF 區域的全局靈敏度相同。

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圖 9. 石英上的 EPSM 示意圖，蝕刻側壁有可能提供更多可供晶體

生長的晶核。


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用者能迅速檢測晶體生長情況，以便即時做出決策。

目前的 KLA-Tencor TeraScan 系統提供 MEEF 值圖，可以啟用實施 20% MEEF 規則的自動 Litho3 檢測功能。如此，當完成缺陷檢測後，使用者只需檢查總缺陷中的一小部分，即可判斷是否需要清潔光罩。由於 Litho3 缺陷的數量少於總缺陷數量，因此使用 20% 頂端 MEEF 規則讓使用者需要檢查的缺陷數量少於 20% 的總缺陷數量，即可制訂合理決策。這樣可以顯著提升產能。採用這種基於 MEEF 的 Litho3 偵測方法還有利於針對污染檢測實施光罩重檢。在相同光罩上，將自動計算 MEEF 值，並立即標識相關缺陷供使用者檢查，這讓使用者即使在整個光罩檢查工作完成之前也能做出正確判斷。

ProlithTM 的實現有助於驗證缺陷可印性（圖15）。我們選擇兩個缺陷進行模擬和晶圓印刷比較，其中，缺陷 A 的 MEEF 值高於 20% MEEF 線，缺陷 F 的 MEEF 值低於 20% 線。模擬和晶圓印刷結果相當一致，說明高 MEEF 區域（頂端）的透明部分形成的缺陷導致產生大於 10% 的 CD 差異，並印在晶圓上。MEEF 相對較低的區域（底端）的明／暗部分形成的缺陷儘管鄰近輔助線生長，但在晶圓表面無法偵測到。

結論

透過 XLINK 的光蝕曝光證實，Litho3 能擷取所有臨界缺陷，包括那些最終被印到晶圓上，並會嚴重影響產品良率的缺陷。與未實施 Litho3 相比，清潔和處理光罩前要檢查的缺陷數量明顯減少。

我們發現，低 k1 光罩上的污染最為嚴重，尤其是在高

MEEF 區域。此類缺陷行為與石英表面殘留大量的銨離子有關，隨後在密集區域形成封閉式晶體生長，導致大量的光傳輸損失。

我們對 Litho3 缺陷進行了詳細的 MEEF 與缺陷形成分析，發現高 MEEF 值的缺陷往往具有更高的可印性。因此，可以根據其相應的 MEEF 值對 Litho3 缺陷的臨界性進行評級。使用者只需要檢查具有最高 MEEF 的缺陷，即可迅速判斷晶體生長狀況。在我們的可印性研究中，最高 MEEF 組由頂端的 20% MEEF 構成。這種改良的 MEEF 驅動自動缺陷檢查方法可提升產能80% 以上。此外，這種檢查能力還可以進一步提升光罩重檢的效率，因為它可在檢查完成之前立即標識出高 MEEF 缺陷。

This paper was originally published in the Proceedings of the 18th An-

圖 10. Litho3 偵測低 MEEF 區域的明／暗部分形成的缺陷。局部

檢測靈敏度與 MEEF 區域的全局靈敏度相同。

圖 11. Litho3 檢測高 MEEF 區域的明／暗部分形成的缺陷。局部

檢測靈敏度高於低 MEEF 區域的全局靈敏度。

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Sensitivity

Lo MEEF

HiR FullSense

L3 FullSense

Hi MEEF

II

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IV

V

V

I=255

I =128

L3C = 50

I = 0

圖12. 設備幾何圖形（表示接受檢查的光罩）的Litho3 優化範例。

上方：經過處理的光罩檢查灰階軌跡。下方：L3C 定義描述。

Effective MEEF MapDefect GS Image

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圖 13. 對應有效 MEEF 值的 Litho3 缺陷直方圖。可印缺陷位於頂

端 20% 最高 MEEF 組，其中包括已印缺陷。


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缺陷管理

nual IEEE/SEMI Advanced Semiconductors Manufacturing Conference (ASMC 2007), 11-12 June 2007, Stresa, Italy.

鳴謝

KLA-Tencor 公司的 Yalin Xiong、Lih-Huah Yiin 和 Zhian Guo 提供了寶貴的參考意見和貢獻，作者謹此表示感謝。

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(a) (b)

圖 14.包括在 20% 頂端 MEEF 缺陷中的相似設備幾何圖形中產生的缺陷。

圖 15.可印缺陷在 193 奈米光蝕不同曝光條件 (NA 0.9)下的模擬和晶圓驗證結果，左：缺陷檢查影像。中：晶

圓印刷結果。右：模擬結果。


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缺陷管理

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24. B. Wunderlich, Nucleation, Crystallization, Annealing (1979)


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檢測工具評估方法

在每個晶圓廠特定的良率監測策略中，評估光學成型晶圓檢測工具時需要考慮許多參數。有一些是經濟因素，例如資本成本、擁有成本和平台擴展性。其他一些則是建置因素，例如配方設定的容易程度和自動的缺陷分類功能。但是，最關鍵的考慮因素是檢測儀的效率，即檢測儀能否儘量以最快的速度在一系列的檢測點找到關鍵的缺陷。

大多數檢測工具製造商都會公佈影像靈敏度（以像素大小表示）和產能之間的關係（圖1）。一般而言，靈敏度越高的模式其運行產能會越低。不過，檢測系統在關鍵層級上擷取關鍵缺陷的能力並非僅取決於像素大小。相反，檢測儀靈敏度是一個複雜的整體，它受許多工具參數的影響，例如峰值波長、波長光譜、數值孔徑、光學孔徑和檢測算法。檢測儀靈敏度亦隨層級、裝置和設計規則而異。

我們已透過實驗發現，在比較不同類型的檢測儀或比較不同供應商提供的檢測儀時，僅憑已公佈的靈敏度和產能規格並無法可靠地預測實際效能。靈敏度規格通常以像素大小為基礎，但僅憑像素大小卻無法直接判斷最終的靈敏度。而且，公佈的產能規格常以特定的測量方法為基礎，這些方法會因不同的檢測儀供應商而異。這些已公佈的產能還取決於檢查區域等因素，可能無法代表在晶圓廠觀察生產晶圓得出的實際產能。因此，在工具比較中使用已公佈的規格通常不準確，無法代表實際的工具效能。

較好的工具比較方法應該是使用供應商演示或現場評估所得到的實際生產晶圓資料。這樣可以更準確地判斷滿足特定的良率監測要求所需的像素大小。晶片製造商亦因此能透過生產晶圓測量實際的檢測儀產能。而且，這種方法還能使晶片製造商精準判斷檢測儀在處於特定制程層級所需的靈敏度時的相對產能。基於生產環境的監測需求，一些制程層級可能比其他的制程層級需要更頻繁的檢查，這樣會影響檢測儀的整體生產量。因此，這種比較方法的弊端在於它沒有考慮這些制程層級怎樣配合檢測工具理想的整體生產應用。


比較成型晶圓檢測儀的新式決策模型Justin Arrington, Paul Johnson – Micron Technology, Inc. ，愛達荷州博伊西 Ali Salehpour, Andy Phillips, Gangadharan Sivaraman, Anthony Moore, Ray Campbell, Wade Jensen – KLA-Tencor Corporation ，加州米爾皮塔斯

當今的光學成型晶圓檢測儀涵蓋許多配置，其中包括明場、暗場和明場／暗場組合工具。由於選擇眾多，如何挑選

出一台可滿足晶圓廠良率監測需求的機台就成為一項複雜而艱巨的任務。從成本、擷取缺陷率和提升良率的角度來

看，晶圓廠管理層該如何有效判斷何種工具才能提供最佳的整體投資報酬率？我們已經開發出了一套全新的判斷方

法，為這種評估過程建立了一種衡量的方法：生產加權平均產能 (WATIP)。

Thro

ug

hp

ut

Pixel A Pixel B Pixel C Pixel D Pixel E Pixel F Pixel G Pixel H

Sensitivity

圖 1. 表示光學成型晶圓檢測儀的靈敏度（以像素大小表示）和產能之

間反比關係的資料。像素靈敏度越高，產能越低。


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一種更新更完整的評估方法是使用一種稱之為「生產加權平均產能 (WATIP)」的參數。WATIP 透過層級或透過檢測段來分解檢測工具預期的生產應用。對於每一層級而言，靈敏度的要求決定了光學模式、像素大小和應使用的算法。像素大小可決定檢測儀在指定層級的產能。此外，每一層級預期的平均生產量可當成每一層級產能的加權因數使用。檢測儀的總 WATIP 就是每一層級的加權產能之和。WATIP 考慮了計劃在檢測儀上運行的每一層級的靈敏度、產能和生產量的要求。而且它考慮了不同工具在滿足特定敏感度要求下的產能是不同的，且評估這些差異是工具比較中的關鍵因素。以下部分將概述 WATIP 的計算方法。

計算生產加權平均產能 (WATIP)

WATIP是一種用於比較不同檢測工具效能的最新判斷方法。經由將靈敏度、產能和每層級的生產量納入考量，WATIP可準確評估檢測儀的總產能。它在滿足特定的靈敏度要求後，可立即判斷出每種工具的產能。WATIP 使用以下公式進行計算：

在這個等式中，TPT 是測量出的產能。平均生產量(Av-erageCapacity)是一個由用於每一層級或檢測段的檢測生產量百分比構成的加權因數。表 1 說明了兩種不同檢測儀如何計算和比較 WATIP。

在表 1 中，檢測儀將使用的操作點顯示於灰色陰影方塊中。這些可以是特定的制程層級，或者是更多的一般層級類別。表 1 中的檢測點是高端明場檢測儀生產應用的典型層級類別。在表格的 A 部分中，平均生產量以百分比的形式輸入。它可以基於工具的基準資料，也可基於工具的實際生產使用。B 部分列出了滿足每一層級靈敏度所需的像素大小。這些像素大小是基於不同檢測工具的基準資料或評估資料得出的。表格 C 部分中輸入了每個像素的產能。這些產能可從供應商的工具標準規格表中獲取；若要獲得更佳的精準性及測量一致性，可使用晶片製造商的晶圓從不同的檢測儀定時收集資料來進行計算。最後，將 A 部分中的平均生產量乘以 C 部分中

的產能，即可計算出 D 部分中的每一層級或層級類別的 WATIP。將各層級的 WATIP 計算結果相加，即可得出工具的總 WATIP。在此範例中，檢測儀 B 的 WATIP 比檢測儀 A 的 WATIP 高 1.6 倍。這種比較非常有意義，因為它運用了滿足靈敏度要求的每個檢測段的產能，並將每段的生產量利用率納入考量。檢測儀 B 提供的 WATIP 越高，說明批量抽樣越高，且越有助於降低檢測儀的擁有成本。

WATIP：DRAM 使用案例

最近的一項 DRAM 評估主要針對用於在線缺陷監測的兩種高端明場檢測工具。此項評估需在十個制程層級上評估檢測儀的高產能靈敏度。其中一台檢測儀是 KLA-Tencor 的 2800 寬頻明場成型晶圓檢測儀。對於每個制程層級來說，每個工具都會生成一個「生產」（高產能）檢測配方和一個「工程」（更低產能、更高靈敏度）檢測配方。根據對關鍵缺陷的靈敏度、對SEM 非視覺（SEM 檢查期間沒有重新偵測到的光學檢測系統所探測到的事件）的抑制和產能，將得出的檢測結果進行比較。在每個制程層級，判斷每個工具處於最高產能時最符合靈敏度要求的檢測配方。然後，根據每個檢測點的預期生產量利用率，計算每個檢測儀的 WATIP。以下是某個制程層級的資料。

比較在多晶矽 CMP 制程層級上的檢測儀效能。首先，在這一層為每個工具建立了兩個檢測配方 — 高靈敏度（更低產能）方法和高產能（更低靈敏度）方法。結果發現，高產能配方可提供對關鍵缺陷的足夠靈敏度，因此進一步的分析僅限於此產能模式。圖 2 顯示從兩種不同檢測儀的高產能配方中得出的檢測結果，並將結果進行比較後得出的缺陷帕雷托排列圖。儘管檢測儀 B 的 SEM 非視覺率 (4.2%) 低於檢測儀 A (8.8%)，但這兩種工具的比率都小於指定限制的10%。缺陷帕雷托排列圖表示檢測儀 B 提供的關鍵缺陷擷取率高於檢測儀 A，但這兩種工具都能滿足此層級的最低缺陷檢測要求。根據此檢測在生產中的預期生產量利用率，檢測儀 A 的 WATIP 為 3 wph，檢測儀 B 的 WATIP 為 4 wph。整體而言，檢測儀 B 的高產能方法在提供更低 SEM 非視覺率和更高產能的同時能提供更好的相關缺陷擷取率。因


A Etch CMP Litho

Etch: Critical Etch: Non-Critical CMP: Line Monitor Litho: ADI

Average Capacity (weighting) 24% 24% 10% 42% 100%

B Etch CMP Litho

Pixel Size Based on Benchmark Data Etch: Critical Etch: Non-Critical CMP: Line Monitor Litho: ADI

Inspector A Pixel 0.16μm 0.16μm 0.26μm 0.12μm

Inspector B Pixel 0.16μm 0.28μm 0.20μm 0.16μm

C Etch CMP Litho

Throughput Based on Pixel Size Etch: Critical Etch: Non-Critical CMP: Line Monitor Litho: ADI

Inspector A TPT (wph) 2 2 4 1

Inspector B TPT (wph) 2 5 3 2

D Etch CMP Litho

Weighted Average TPT in Production Etch: Critical Etch: Non-Critical CMP: Line Monitor Litho: ADI WATIP

Inspector A WATIP (wph) 0.48 0.48 0.40 0.42 1.78

Inspector B WATIP (wph) 0.48 1.20 0.30 0.84 2.82

表 1. 兩種檢測儀的 WATIP 的假定計算。對於每個檢測段而言，平均生產量利用率 (A)、滿足靈敏度要求所需的像素大小 (B) 和產能 (C) 均已確定，需計算WATIP (D)。將各層級

的 WATIP 相加，得出檢測儀的總 WATIP。檢測儀 B 的 WATIP 比檢測儀 A 的 WATIP 高 1.6 倍。WATIP 越高，說明檢測生產量越高，且越有助於降低檢測儀的擁有成本。


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此，對於此特定的制程層級，檢測儀 B 可提供最佳的高產能靈敏度。

對來自十個制程層級的資料進行相同分析後，證明檢測儀 B 的總 WA-TIP 比檢測儀 A 的 WATIP 大約高 30%。因此，檢測儀 B 最符合此 DRAM 技術節點的良率監測要求。

WATIP：NAND Flash 使用案例

除了明場 DRAM 比較之外，NAND Flash設備也可用來評估兩種暗場檢測工具的在線缺陷監測功能。其中一台檢測儀是 KLA-Tencor 的 Puma 9150 暗場成型晶圓檢測儀。對於每個制程層級，在每個工具上開發出了涵蓋不同產能的若干不同檢測配方。根據關鍵缺陷檢測和 SEM 非視覺抑制，將得出的檢測結果進行比較。針對每個制程層級，判斷每種工具處於最高產能時可提供最佳靈敏度的檢測配方。然後，根據每個檢測點的預期生產量利用率，計算每個檢測儀的WATIP。以下是來自某個制程層級的資料。

在氮化物薄膜沉積制程層級比較檢測儀的效能。針對每種工具，根據實現可能的最佳靈敏度這一目標開發出了使用不同產能的兩種檢測配方。檢測儀 C 的方法包括慢速產能模式和中速產能模式。檢測儀 D 的方法包括中速模式和快速模式。將使用不同的暗場工具得出的檢測結果進行比較，得到的缺陷帕雷托排列圖如圖 3 所示。這些結果顯示，檢測儀 C 的慢速方法的 SEM 非視覺率為 33%，遠高於 10% 的限制，因此不再納入考量。檢測儀 C 的中速方法 SEM 非視覺率 (6.6%) 和檢測儀 D 的兩種方法 (0%) 都在限制 10% 以下。這些結果進一步說明，與檢測儀 C 相比，檢測儀 D 能提供更高的關鍵缺陷擷取率，其中包括獨特的殘留缺陷擷取率。可為每種工具提供最佳高產能靈敏度的檢測配方為檢測儀 C 的中速配方和檢測儀 D 的快速配方。根據生產中此檢測的預期生產量利用率，檢測儀 C 中速配方的 WATIP 為13 wph；檢測儀 D 快速配方的 WATIP 為 21 wph。整體而言，檢測儀 D 的快速配方在處於較高的 WATIP 時可提供更佳的缺陷擷取率。因此，對於此特定制程層級的良率監控來說，它是更好的工具。

從十三個不同的制程層級收集類似資料。針對每一層評估兩種檢測模式 — 高靈敏度（更低產能）和高產


SurfaceParticle

SmallEmbeddedParticle

Large Embedded Particle

BlockedEtch

Missing Film/ Void

Pattern(Non-CMP)

SEM Non-Visual

Inspector A, High Throughput

Inspector B (2800), High Throughput

Defects of Interest

Def

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Nuisance

圖 2. 比較多晶矽 CMP DRAM 晶圓上的缺陷擷取率後得出的帕雷托排列圖。檢測儀 B 是 KLA-Ten-

cor 的 2800 寬頻明場成型晶圓檢測儀 (2800)。2800 的高產能配方和 4 wph 的 WATIP 結合在一起，

可提供最高的高產能靈敏度，因此，它是用於此層級良率監測的更佳檢測工具。

Small EmbeddedParticle

Large EmbeddedParticle

Residue SEM Non-Visual

Def

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Cou

nt

Defects of Interest

Defect count 15-150x higherthan maximum chart value

Inspector C, SlowInspector C, MediumInspector D (9150), MediumInspector D (9150), Fast

圖 3. 比較氮化物沉積 NAND Flash 晶圓上的缺陷擷取率後得出的帕雷托排列圖。檢測儀 D 是 KLA-

Tencor 的 Puma 9150 暗場成型晶圓檢測儀。對於每種工具，比較了涵蓋不同產能的兩種檢測配

方。Puma 9150 的高產能（快速）配方和 21 wph 的 WATIP 結合在一起，可提供最高的高產能靈敏

度。因此，它是此層級良率監測要使用的更佳檢測系統。


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能。基於這些分析，可確定對於高靈敏度檢測，檢測儀 D 的總 WATIP 比檢測儀 C 高 4 倍；對於高產能檢測，檢測儀 D 比檢測儀 C 大約高 2 倍。因此，檢測儀 D 最符合此 NAND Flash 技術節點的良率監測要求。

WATIP compares the overall production throughput of differ-

ent inspection tools by evaluating

sensitivity, throughput, and layer capacity.

結論

由於目前的光學成型晶圓檢測儀包括許多配置，因此採用能有效評估產品效能的工具選擇模型非常重要。目前的決策模型需依賴供應商公佈的基於像素大小的規格，難以說明實際的高產能靈敏度，因為靈敏度取決於多個工具參數，且產能會視乎測量方法和諸如檢測區域等因素而異。此外，每個檢查點的檢測儀應用會嚴重影響檢測系統整體效能的測量。

本文介紹了一種新的決策模型，它使用一種稱之為「生產加權平均產能(WATIP)」的參數。對於每個檢查點，WATIP 都會將檢測儀處於所需靈敏度的產能以及此檢測的預期生產量利用率納入考量。WATIP 方法可有效地判斷出哪種檢測儀能提供更佳的效能和更低的資產成本。文中詳細描述了如何計算 WATIP 的資訊以及如何使用 WATIP 比較兩種檢測儀的假定範例。最後，文中還探討了關於對記憶體缺陷監測的不同檢測儀進行比較的兩個使用案例。這些使用案例證明了使用 WA-TIP 的比較方法能夠有效地判斷哪種工具最能滿足晶圓廠特定的良率監測要求。

致謝

作者在此感謝 Micron Technology 公司的 Shawn Lyonsmith、Ryan Spear、David Daycock 和 Jon Morgan；KLA-Tencor 公司的 Adrian Wilson、Matthew McLaren、Cathy Perry-Sullivan、Becky Pinto 和 Mark Dishner，他們在作者撰寫本文時曾給予大力協助。



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檢測

浸潤式光蝕技術對晶圓邊緣缺陷的影響 I. Pollentier – IMECA. Somanchi, F. Burkeen, S. Vedula – KLA-Tencor Corporation

浸潤式曝光期間，顆粒可能會從晶圓邊緣區域轉移到光照區域或掃描曝光機的晶圓平台上。在這份研究資料中，我

們採用一種可提供完整的晶圓邊緣成像和缺陷分類的自動晶圓邊緣檢查系統，並由此證明了浸潤式光蝕技術對晶圓

邊緣缺陷的影響。這份研究揭示了控制晶圓邊緣缺陷所面臨的主要挑戰，其中包括光阻劑的選擇和對 EBR 配方的優

化。

簡介

在半導體製造過程中，控制晶圓邊緣缺陷是儘可能提高晶粒良率的關鍵要素。去除晶圓背面和邊緣的光阻劑特別重要，這是為了要避免光阻劑和掃描曝光機平台或晶圓傳送硬體間的接觸。一般而言，溶劑性邊膠去除 (EBR) 是塗層方法中的最後一個步驟：靜態噴嘴中的溶劑噴向晶圓背面再加上動態噴嘴中的溶劑噴向晶圓前方，兩者結合可溶解晶圓外邊緣幾毫米之厚的光阻劑。頂面 EBR 材料邊緣的目標位置（稱之為 EBR 寬度）理想與否取決於塗層材料（例如抗反光面漆和光阻材料）和／或設備內層（例如接觸視窗光蝕製程使用的EBR 寬度可能會和柵極製程有一點不同）。為提高晶粒良率，EBR 寬度越小越好。

浸潤式光蝕技術 [1–4] 顯著改善了晶圓邊緣的缺陷問題。在浸潤式曝光序列期間，晶圓邊緣與浸潤罩 (IH) 中

的水接觸時會引發光阻劑與掃描曝光機直接接觸以外的其他問題。首先，在 IH 掃描 EBR 區域時，它的移動可能損壞材料邊緣（圖 1a）。例如，IMEC 在浸潤式光蝕技術上的研究發現，光阻材料在 IH 移動期間可能會剝脫一部分（圖 1b）。

第二個問題涉及EBR 邊緣之外晶圓邊緣的清潔程度。IH 移動不僅會弄濕近邊頂部表面，也會弄濕晶圓曲面邊緣，甚至底部表面的一部份。缺陷可能會從此區域產生，並在晶圓或晶圓平台上再次沉積。在第一種情況下，會直接影響晶圓缺陷。在第二種情況下，晶圓平台上的缺陷仍然可能會在隨後的晶圓處理過程中轉移到晶圓上。IMEC 在浸潤式光蝕的研究發現，EBR 步驟不完整導致的晶圓曲面部分上的光阻殘留可能會在浸沒罩移動時損壞，導致碎片進入系統（圖 1c）。

傳統的缺陷檢查技術在監測這些新問題時有嚴重的限制。傳統的暗場或明場檢查工具無法達到晶圓邊緣，因為這些系統一般有大約 3 mm 厚的邊緣排除區域。儘管顯微工具能夠檢查邊緣區域，但它們只能提供定性資訊，針對晶圓邊緣的取樣資訊通常有限。

本研究使用一種名為 VisEdge® CV300 的全新邊緣自動檢查系統（由美科磊KLA-Tencor 公司設計製造），此系統使用基於雷射的光學和多感應器探測技術，可提供完整的晶圓邊緣成像（頂部近邊、頂斜面、頂點、底部斜面和底部近邊）。然後，此系統再使用自動式缺陷分類 (ADC) 軟體將有興趣的缺陷 (DOI) 分類。

用於檢查晶圓邊緣缺陷的 VisEdge 技術

用於檢查晶圓邊緣缺陷的 VisEdge技術（圖 2）是以指向晶圓邊緣表面的雷射源為基礎。四個偵測器可同時收集散射光、反射或反射光、不同極化中的相位轉移和外

wafer stagewafer

Damage/adhesion failure of material EBR edge (a)

(b) (c)

Transport of wafer edge contamination towards stage or wafer die region

coated materials

immersion hood

TCX007

Si

圖 1：(a) 浸潤式光蝕技術的潛在缺陷問題的系統化圖例說明；(b) 使用

俯式光學顯微鏡觀察受損光阻材料的範例；(c) 以斜度 SEM (45°) 的

角度觀察晶圓表面受損殘留的範例。


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檢測

形資訊。由於雷射可掃描晶圓邊緣表面，因此每個訊號都可能轉移為影像。每種類型的缺陷都會形成特定的訊號組合，使 ADC 軟體能夠執行。

WaferEdge 成像

成像涵蓋整個邊緣區域，其中包含以下區域：5mm 底部近邊、底部斜面、頂點和 5mm 頂部近邊。掃描可產生整個晶圓邊緣區域的連續高解析度影像，可被解譯為麥卡托投影或平面中展開的晶圓邊緣表面。

由於完整的晶圓邊緣在測量期間進行掃描，因此可以將整個圓周邊緣以影像的形式表現出來。偏心距和／或 EBR 寬度中的偏移可能會導致層邊緣在錯誤的基底結束，但現在使用這種檢查方法可輕而易舉地監測和校正偏移。

對於處理晶圓邊緣清潔度的相關浸潤式工作，高解析度的晶圓邊緣視圖一般來說會更有用。此處的影像僅能看到邊緣的幾毫米。圖 3 使用這種影像表示沿反射通道中頂點斜面區域上觀察到了光阻劑剝脫。

浸潤式缺陷製程特徵化和優化

晶圓邊緣的浸潤式相關缺陷可能是由於 IH 在 EBR 區域移動時，此區域內的塗層材料邊緣損壞所導致。另一方面，缺陷也可能是由於斜面上的顆粒轉移導致的。這些可能是由於浸潤罩的力量引發，再透過罩中的水轉移，最後再沉積在晶圓和／或平台上。此工作致力於解決後者，尤其是在過去的工作 [5] 中發現的剝脫缺陷 5。

能非常均勻。對於其他的光阻劑來說，可能會混合大片的厚殘留物和薄殘留物。

一旦探測到問題，透過調整 EBR 方法就能輕而易舉地解決此問題。不過，由於延長 EBR 方法會限制浸潤簇的產能，所以晶圓得儘量避免這種調整。因為傳統的檢查工具（例如斜度 SEM）只能測量晶圓邊緣有限的區域，將有光阻殘留的晶圓傳送到浸潤式掃描曝光機顯然是有風險的。

如果有光阻殘留的晶圓暴露在浸沒式掃描曝光機之下，很難預測 IH 移動到晶圓邊緣時是否會損壞光阻殘留，也無法預測（部分）殘留是否會再沉積到晶圓頂部，或沉積到掃描曝光機的晶圓平台上。斜度 SEM 檢查方法以定性方法顯示晶圓有某些殘留時會發生此類損壞。

邊緣剝脫特徵化的實驗條件

我們針對三種具有不同化學性質的光阻劑進行了實驗。這三種類型的光阻劑對邊緣損壞情況的靈敏度應該不同。我們進行過專門的曝光工作，在空間上分隔了應該發生剝脫的區域和不應該發生剝脫的區域。對槽口對面晶圓邊緣附近一個由兩行、十一欄組成的區域進行了曝光。對槽口區域由兩行、十一欄組成的類似區域也進行了曝光。在對晶圓邊緣附近（區域 II）的這兩個位置的兩行、十一欄區域進行曝光時，IH 不斷在晶圓邊緣區域上下掃描，會增加產生缺陷的可能性（圖 4）。曝光工作同時也經過特別設計，使在晶圓的另一部分（區域 I，位於右邊）上，浸沒罩不會在晶圓邊緣上移動。在區域 I 中，應該探測不到類似於剝脫的缺陷。

邊緣剝脫缺陷的 VisEdge 合格檢查

有光阻殘留的區域的鏡像可清楚顯示反射強度的差異：光阻殘留內的暗色區域表示厚層，淺色區域表示薄層。透過光阻劑 A 獲得的結果詳細資訊如下。

我們比較 IH 經過和不經過區域的 SideScan 影像。圖 5a 是區域 I（即 IH 不經過的地方）的典型 SideScan 反射影像。厚光阻殘留和薄光阻殘留之間的區別明顯可見，但並未出現光阻殘留的碎片。對照之下，請參見圖 5b 中區域 II 的影像，頂點底部的厚殘留部分已出現。從影像特寫中可見，邊緣剝脫的一部分（但不是全部）已重新沉積到頂點頂部區域旁邊的頂點上。

Phase shift

Laser beam

Specular intensity TopographyScatter

圖 2：VisEdge 測量原則的系統化圖例說明。

soak (s)200

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No IH pass (no IH-damage)

Multiple IH passes (damage expected)

圖 4：邊緣剝脫特徵化的 IH 曝光序列。

bottom bevel

apex

top bevel

圖 3：VisEdge 反射影像顯示斜面／頂點區

域的範例。這種圖例對評估晶圓邊緣品質尤

為重要。

邊緣區域剝脫缺陷

剝脫缺陷和塗層後晶圓邊緣上的材料殘留有關。一般而言，這些殘留只會出現在斜面的頂點部分，因此使用傳統的「從上而下」的檢查方法很難探測到。殘留是由於未被優化的 EBR 製程所導致的：由於晶圓邊緣上的塗層材料要比平坦的頂部區域厚許多，因此在頂部表面乾淨時溶劑供應不足會導致邊緣有殘留。這種現象在使用光阻材料時更為常見，使用 BARC 和面漆材料時相對會好一些。

邊緣殘留的形狀取決於光阻劑。對於一些光阻劑來說，頂點旁邊的殘留可


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檢測

為判斷任何這些邊緣剝脫是否會沉積在頂部區域（邊緣晶片可能會受損的位置），我們使用圖 5c 和圖 5d 中所示的散射訊號分析了圖 5a 和圖 5b 相應區域的 TopScan 影像。在區域 II 中探測到許多顆粒，但在區域 I 中，我們沒有在影像中發現顆粒。這項觀察對進一步的ADC 工作很有激勵作用。

指定探測邊緣區域剝脫的分類演算法時，透過設定 Sid-eScan 影像反射通道中的反射率閾級可探測到頂點邊上再沉積的邊緣剝脫。對於頂部近邊區域中的再沉積缺陷來說，將反射通道和散射通道中的訊號結合在一起可產生更準確的探測效果。一旦兩個區域的所有測量參數都確定後，所有的參數都可整合在單個測量方法中。對晶圓進行的單一測量序列，可得出對所有相關晶圓邊緣區域的缺陷分類和測繪。（圖 6）

浸潤式過程特徵化和邊緣薄片缺陷優化

由於我們的檢查能夠對邊緣剝脫缺陷進行分類和測繪，我們在實驗設計 (DOE) 中採用了我們的結果，以提高我們對這種缺陷源及其關鍵影響參數的理解。

光阻劑和製程優化

如上所示，光阻劑 A 在 IH 在其邊緣上移動時可能會產生剝脫。未被優化的塗佈程序會在另外兩個光阻劑 B 和 C 上留下殘留；但是，它們的殘留形狀是不一樣的。

當使用相同的浸潤式曝光工序時，光阻劑 B 和 C 近頂部區域探測到的邊緣剝脫比光阻劑 A 的少很多（圖 7）。此外，殘留缺陷並不先於曝光區域的，有些缺陷可能與剝脫無關，而是由於塗層和晶圓處理所導致的。在 TopScan 影像中，看不到明顯的損壞跡象。顯而易見，選擇光阻劑的化學性質對避免這種缺陷至關重要。

如前所述，光阻殘留可透過變更塗層軌跡上的 EBR 配方來優化。使用常規（短）EBR 序列後，光阻劑 A 顯

示了數百個缺陷剝脫。優化後，此光阻劑實現的缺陷值和使用不剝脫材料的光阻劑 B 和 C 獲得的背景值類似。

浸沒式光蝕技術中的其他晶圓邊緣挑戰

在浸沒式光蝕技術中，除邊緣區域剝脫之外，還有其他極其重要的缺陷類型。本部分將探討其他一些潛在的缺陷源。

晶圓處理標記和光阻劑再加工製程

即使在新的矽晶圓中，一樣可以看到多種偽像，主要是在斜面和頂部區域。這些晶圓的加工和處理功能極其有限。即使是在晶圓處理功能有限的新的矽晶圓上，在頂點／斜面區域一樣可以看到明顯的顆粒形式的損壞。這引出了另外一個轉移偽差的問題，並說明了在引入浸潤

式製程之前有必要評估晶圓邊緣品質和處理功能。

光阻劑再加工製程

在 IMEC，在乾灰化步驟之後採用濕洗方法通常可以完成光阻劑的工作。在某些情況下，需使用再加工來重新執行光蝕步驟，例如在不合規格的情況下。在其他情況下，例如監測晶圓的（日常）對焦／配劑／微距測量或套刻時，再加工的頻率會更高。有限的再加工通常會導致刮痕（通常位於斜面的下底部）增加和反射率變化增加。在經常再加工晶圓的地方（估計大約在十次以上），斜面／頂部區域會受更多影響。浸沒罩在晶圓上方移動時，這些缺陷可能會引發危險。

總結

在本論文中，我們調查了浸潤式光蝕技術對晶圓邊緣缺陷的影響。在過去，由於晶圓曲面邊緣的檢查問題和缺乏完整的缺陷檢查解決方案，此類工作一直僅限於檢查晶圓邊緣的頂部平面部分。這使得在晶圓邊緣的非平面部分上檢測並控制缺陷變得異常困難。我們的研究使用一種全新的邊緣自動檢查系統，它使用基於雷射的光學和多感應器探測技術，可提供完整的晶圓邊緣成像（頂部、側面、底部）並能使用 ADC 軟體分類關鍵缺陷。

Sid

eSca

n-s

pec

ula

r

Region I Region II

Top

Scan

-sca

tter

(a) (b)

(c)

top bevelScatter Scatter

Specular Specular

top near edge

bottom bevel

top bevel Continuous resistresidue on apex

Resist residues aredamaged & redeposited

apex

(d)

圖 5：測試晶圓區域 I（a 和 c）以及區域 II（b 和 d）的反射和散射影

像。如文中所述，區域 II 中更有可能出現 IH 損壞。

Top nearedge

圖 6：浸潤式特徵化（晶圓邊緣的邊緣剝脫量化）：使用 SideScan 和

TopScan 訊號的組合分析可量化頂點和頂部近邊的剝脫。


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檢測

此技術表明浸潤罩對晶圓邊緣缺陷的影響。而且，此工作揭示出控制晶圓邊緣缺陷還需面臨的幾項關鍵挑戰，

例如選擇光阻劑、優化 EBR 配方、晶圓處理等等。

致謝

感謝 Diziana Vangoidsenhoven、Christie Delvaux、Bart Baudem-prez 和 Tom Vandeweyer 協助撰寫處理和晶圓選擇部分。

感謝 Thomas Hoffmann 協助撰寫浸潤時間模擬部分。感謝 Philippe Foubert、Dieter Van Den Heuvel、Shinichi Hatakeya-ma (TEL)、Kathleen Nafus (TEL)、Sean O’Brien (TI)、Mireille Maenhoudt 和 Richard Bruls (ASM-L) 協助探討浸潤式工具和相關缺陷。

本文出版刊登於 SPIE 2007 Metrology, Inspection, and Process Control for Microlithography XXI Conference, Vol. 6518 和 Solid State Technology 雜誌 2007 年 2 月號中。

參考資料

1. B. Smith, H. Kang, A. Bourov, F. Cropanese, Y. Fan, “Water immersion optical lithography for the 45nm node,” Proc. SPIE, Vol. 5040, p. 679-689, 2003.

2. M. Kocsis et al., “Immersion specific defect mechanisms: Findings and recommendations for their control,” Proc. SPIE, 6154 (2006), 6154-180.

3. M. Maenhoudt et al., Journal of Photopolymer Science and Technology, 19 (2006), 585.

4. M. Ercken et al., Journal of Photopolymer Science and Tech-nology, 19 (2006), 539.

5. I. Pollentier et al., Proc. SPIE, 5754 (2005), 129.

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Edge flake count (VisEdge ADC output)

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Resist B Resist C

After EBR optimization

圖 7：邊緣剝脫缺陷，光阻劑化學物質和 EBR 配方的特性之一。


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度量

應用散射方式測試複雜的 Spacer 結構來預測器件電性能 Matthew Sendelbach, Javier Ayala – IBM MicroelectronicsPedro Herrera – KLA-Tencor Corporation

足夠的製程差異，完全可以探索結構差異和電性能間的關聯。

結構

本工作中測量了 NFET 和 PFET 90 奈米節點結構。根據散射技術標準，這兩種結構都非常複雜，且彼此間的差異很大。這兩種結構最明顯的特徵包括帶植入區域的絕緣矽 (SOI) 基層、其上覆蓋的摻雜閘極多晶矽和在氧化物spacer外部的氮化物spacer。PFET 亦包含第二個位於 L 形氮化物隔spacer頂部的氧化物結構。FET 所在的該結構和不同的植入物，造成各自結構間有很大的差異。FET 的 XSEM 影像範例請參閱圖 1。

2.3 散射技術模型

散射測量是在 KLA-Tencor SpectraCD100 系統上收集的。讓包含這些結構的多種不同薄膜有正確的建模，對讓已測量光譜和「實際」輪廓的完美配合至關重要。尤其應該考量多個植入物和其他製程的影響，以確保能夠提取精準的光學性質。對於 NFET 和 PFET 結構，初次建模有 10 個以上的變數參數或自由度 (DOF)。最後，為 NFET 設置七個 DOF；為 PFET 設置八個 DOF。這兩種結構常見的 DOF 為閘極頂部的氮化物拉片、摻雜閘極多晶矽高度、非摻雜閘極多晶矽高度、閘極多晶矽中部寬度 (MCD)、底部氮化物隔板寬度、植入 SOI 厚度和 SOI 高度。PFET 還有一個DOF是氮化物spacer厚度；此參數未應用於 NFET。FET 的模型圖和其 DOF 請參閱圖 2。

預測分析方法與散射技術結合使用後，可塑造複雜的 NFET 和 PFET 隔板結構。閘極電阻 (Lpoly) 和電晶體電流

(Ion) 的電性測量與氮化物隔板拉片，和閘極多晶矽臨界尺寸的線內散射測量關聯，能讓散射測量預測電性測量，並

具備 3 個西格瑪置信限。

簡介

長久以來，散射技術已展現出精準測量簡單結構的能力，例如在淺槽隔離 (STI) 和閘極模組中發現的結構。但是，IC 製造商現在需要監測和控制越來越複雜的結構。

Spacer是目前散射技術正在處理的複雜結構之一。因為它們會影響多種器件的特徵，所以非常重要。因此，在線測量spacer結構可預測器件性能，並籍此提高性能和良率。本文中描述的工作，證實了散射技術能測量複雜的spacer結構，並能使用此類測量預測電性測量。我們使用了一種名為「預測分析」的方法，判斷出某些參數的散射測量能夠與閘極電阻 (Lpoly) 和電晶體電流 (Ion) 的電性測量密切關聯。（有關預測分析方法的詳細資訊，請參閱《Proceedings of SPIE 2007 Metrology, Inspection, and Process Control for Microlithography XXI Con-ference》卷 6518 同名標題的原版 SPIE 出版物。）由於其關係密切，散射測量可在電性測試開始前，當成電性效能的重要預測指標。因此，散射技術是提高spacer控制、縮短某些輪廓異常平均檢測時間 (MTTD) 的可靠測量技術。

晶圓、結構和模型

晶圓樣本

本次工作共使用三批工程晶圓。這些晶圓上的器件都特意進行了非標準化設計，因為不同的製成劃分旨在將製程窗口擴展到正常器件功能之外。因此，這些晶圓擁有


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度量

為減緩複雜模型不穩定的問題，並取得較高的精準值，需收集短期動態精準資料。NFET取樣由一塊晶圓上的五塊晶片構成，每塊晶片有三個動態循環；PFET 取樣由一塊晶圓上的九塊晶片構成，每塊晶片上有五個動態循環。如果 PFET 取樣的九塊晶片之一產生「極端」結果，意味其測量包含極高的變數。儘管此取樣是有限制的，但仍然適合這種概念驗證實驗。此關鍵DOF 的 3σ 精準結果摘要請參閱表 1。表中顯示帶極端結果和不帶極端結果的 PFET 資料。大多數的 3σ 精準值小於 1 奈米；這些結果對於如此複雜模型是非常好的，並顯示模型穩定可靠。

3σ Precision

NitridePulldown (nm)

NitrideWidth (nm)

NitrideThickness (nm)

Poly MCD(nm)

NFET 1.26 0.79 0.09

PFET (no flyers removed)

0.79 2.93 1.18 0.12

PFET (1 flyers removed)

0.35 0.23 0.44 0.10

結果和討論

在此過程中共收集了兩個電學測試數據。第一個稱為 PS 測試，它是在閘極矽化物成形後收集的。第二個稱

為 M1 測試，它是在第一個後段金屬層噴鍍後立即收集的。所有影像均顯示晶圓中值資料，在每幅影像中，透過電性測量的晶片和使用散射測量的晶片都屬於同一組晶片。任何一組測量中的「極端」值都沒有從分析中移除。

計算電性測量錯誤 (Vy) 時使用 FMP 分析，而不是 TMU 分析，因為整個過程中使用的多個工具已被假定為良好的參考測量工具。計算散射測量錯誤 (Vx) 時使用表 1 中的精準資料（使用包含極端項的 PFET 資料）。需使用精準資料，這是因為只使用了一個機台，且 TMU 分析並未在散射資料上執行。儘管精度元素應該可以估算出來，但卻無法確知，因此併入 Vother 。精度元素能否預測或併入 Vother 對 TPE、CPE 和 CPQ 的主要度量區別不大，因此區別在於這些度量的二階效應。由於計算兩種系統測量錯誤時都需使用晶片級資料，所以誤差必須轉換為晶圓級數據，以便用於預測分析，因為已使用晶圓的中值。該轉換值是透過使用晶片級別資料的變化量除以每個晶圓上測得晶片的數量大致得出的。

PS 測試：閘極電阻

在 PS 測試時，發現閘極電阻與氮化物隔板拉片相關聯。NFET閘極電阻使用閘極電阻參數 PCN_Rs 和 PFET閘極電阻使用參數 PCP_Rs 進行測量。注意，閘極電阻的電性測量需要在兩個不同的物理結構上執行，因此僅將 NFET 拉片與 NFET 閘極電阻 (PCN_Rs) 相比較；並僅

將 PFET 拉片與 PFET 閘極電阻 (PCP_Rs) 相比較。在本文的結論部分中，進行其他測試對比也需分離 NFET 和 PFET 測量。結果請參閱圖 3。由於氮化物拉片在散射模型中被定義為負數，因此請注意每個影像的左邊表示更多拉片。

TPE、CPE 和 CPQ 的 x 和 y 形式以及百分比度量、資料對數量和R2，請參閱以下每張影像所示，資料顯示TPE{ CPE；這表示電性測量誤差可以被忽略。TPE 和 CPE 亦顯示氮化物拉片可預測閘極電阻針對 NFET 在 0.68 ohm/square 之內，對於 PFET 則在 1.4 ohm/square 內。影像的 CPQ 範圍大約在 3 和 4 之間；這是足夠表明密切關聯的資料範圍。Vother 是主要誤差來源；即使在 Vx 的精度元件已確定並且併入 Vx 時，這一點也很可能成立。Vother 支配發生在本文所有的其他關聯中，因此這種現象我們不再贅述。

此實驗資料的物理解釋如下：由於拉片增加，更多的閘極需面臨以後的矽化物成形（氧化物隔板在矽化物成形前將去除）。形成更多的矽化物後，閘極電阻由於矽化物的高傳導性而降低。

M1 測試：閘極電阻

閘極電阻也會在M1測試時測量，我們發現它和氮化物隔板拉片相關聯，具體請參閱圖4。由於TPE{CPE，電性測量誤差可

Chrome (for decoration)

Implanted Poly

Oxide Spacer

Oxide

Gate Poly

Implanted SOI

SOI

Buried Oxide not shownx/y scale intentionally altered

x/y scale intentionally altered

NFET PFET

Nitride Spacer

Figure 1: XSEM images of the NFET and PFET spacer structures used in this work.

The most significant features are labeled. Note that the chrome was added as part of the

XSEM sample preparation, and was not present during the scatterometry or electrical

measurements. The x/y scale was intentionally altered in these images.

Nitride Pulldown

Implanted Poly Height

Gate Poly Height

Gate Poly MCD

Nitride Spacer Width

Implanted SOI Thickness

SOI Height

x/y scale intentionally altered x/y scale intentionally altered

NFET PFET

Nitride Spacer Thickness

Figure 2: Schematics of the NFET and PFET scatterometry models used in this work.

The varying parameters are shown (7 for the NFET, 8 for the PFET). The x/y scale was

intentionally altered in these images.

表 1：NFET 和 PFET 散射測量模型的短期動態 3σ 精準資料。抽取關鍵變化

參數的精確資料。將顯示觀察到的帶極端值和不帶極端值的 PEFT 資料。


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度量

以忽略。TPE 和 CPE 顯示氮化物拉片可預測閘極電阻針對 NFET 在 0.73 ohm/square之內，對於 PFET 則在0.82 ohm/square 內。CPQ 的範圍大約在 3 到 4 之間，再次對應於某個資料範圍，足以顯示出其間良好（但不是極佳）的關聯性。此關聯的物理解釋和在 PS 測試測量閘極電阻的解釋相同。

圖 5 對 M1 測試時測得的閘極電阻與多晶矽 MCD 進行比較。這一次， T P E { CPE，且兩種度量都再次顯示多晶矽 MCD 可預測閘極電阻到 0.88 ohm/square 以內(NFET)，或 1.3 ohm/square 以內 (PFET)。對於氮化物拉片的比較，CPQ (~2–3) 值略低，這表示資料範圍足以顯示僅某些級別的關聯。此關聯的物理解釋如下：更大的閘極 CD 其閘極頂部的表面區域也更多，以方便未來矽化物成形，這樣會造成更低的閘極電阻。

M1 測試：Lpoly

Lpoly 是在 M1 測試中基於電容的閘極長度電性測量，我們發現它和閘極多晶矽 MCD 散射測量相關聯（圖 6）。CPE 略小於 TPE，因此電性測量誤差非常小，但對整體誤差率卻有明顯影響。多晶矽 MCD 測量能夠預測 Lpoly 的測量，對於 NFET 和 PFET 其誤差都在 ~1.5 nm 以內。NFET 的 CPQ 為 ~2–3，這表示資料範圍對顯示某些量級的關聯已足夠；PFET 的 CPQ 為 ~5，這表示資料範圍足以顯示其良好的關聯。Lpoly 測量2 的知識表示它能夠準確地測量物理閘極長度，因此應該（實際上能夠）和散射多晶矽 MCD 測量相關聯。

M1 測試：電晶體電流

圖 7 顯示進行 M1 測量時透過 NFET (nIon) 的電晶體電流和氮化物拉片測量相關聯。我們再次發現

more pulldown more pulldownPCP_

Rs (0

.5 o

hm/s

quar

ein

crem

ents

)

NFET Nitride PD vs. PSPCN_Rs (median of 15 chips)

nitride pulldown (10nm increments) nitride pulldown (5nm increments)

PFET Nitride PD vs. PSPCP_Rs (median of 15 chips)

TPEx5.3

CPEx5.3

CPQx3.2

TPEy1.4

CPEy1.4

CPQy2.9

%Vx0.15

%Vy0.06

%Vother99.80

data pairs13

R^20.64

PCN

_Rs

(0.5

ohm

/squ

are

incr

emen

ts)

%Vx0.04

%Vy0.25

%Vother99.71

data pairs13

R^20.76

TPEx16.5

CPEx16.5

CPQx3.5

TPEy0.68

CPEy0.68

CPQy3.9

Figure 3: Nitride pulldown vs. gate resistance (PCN_Rs and PCP_Rs) at PS test for the NFET (left) and

PFET (right). Nitride pulldown is defined in the scatterometry model as a negative number, so more pull-

down is indicated by a shift to the left.

more pulldown more pulldownPCP_

Rs (0

.5 o

hm/s

quar

ein

crem

ents

)

NFET Nitride PD vs. M1PCN_Rs (median of 23 chips)

nitride pulldown (10nm increments) nitride pulldown (5nm increments)

PFET Nitride PD vs. M1PCP_Rs (median of 23 chips)

TPEx3.6

CPEx3.6

CPQx4.2

TPEy0.82

CPEy0.82

CPQy4.0

%Vx0.21

%Vy0.11

%Vother99.68

data pairs16

R^20.79

PCN

_Rs

(0.5

ohm

/squ

are

incr

emen

ts)

%Vx0.01

%Vy0.14

%Vother99.85

data pairs16

R^20.64

TPEx22.2

CPEx22.2

CPQx2.7

TPEy0.73

CPEy0.73

CPQy3.2

Figure 4: Nitride pulldown vs. gate resistance (PCN_Rs and PCP_Rs) at M1 test for the NFET (left) and

PFET (right). Nitride pulldown is defined in the scatterometry model as a negative number, so more pull-

down is indicated by a shift to the left.

PCP_

Rs (0

.5 o

hm/s

quar

ein

crem

ents

)

NFET Poly MCD vs. M1PCN_Rs (median of 23 chips)

Poly MCD (1nm increments) Poly MCD (1nm increments)

PFET Poly MCD vs. M1PCP_Rs (median of 23 chips)

TPEx2.6

CPEx2.6

CPQx1.9

TPEy1.3

CPEy1.3

CPQy2.4

%Vx0.01

%Vy0.04

%Vother99.95

data pairs16

R^20.40

PCN

_Rs

(0.5

ohm

/squ

are

incr

emen

ts)

%Vx0.01

%Vy0.10

%Vother99.90

data pairs16

R^20.49

TPEx2.0

CPEx2.0

CPQx2.0

TPEy0.88

CPEy0.88

CPQy2.7

Figure 5: Gate poly Middle CD vs. gate resistance (PCN_Rs and PCP_Rs) at M1 test for the NFET (left)

and PFET (right).


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度量

CPE 僅略小於 TPE。氮化物拉片測量預測 NFET 電晶體電流誤差範圍在 ~40 μA/μm 以內，~2–3 的CPQ 值表示資料範圍已足夠顯示某些關聯。如前面的案例所示，此實驗資料的物理解釋如下：更多的spacer被蝕刻過度使氮化物拉片增加，導致摻雜的 SOI 層頂部氧化物損耗增加。由於氧化物層減少了源漏攙雜劑的向外擴散，更薄的氧化物導致更多的攙雜劑向外擴散。源漏中的攙雜劑變少會降低傳導性，導致 NFET 源漏中的電流 (nIon) 減少。由於 PFET 中的攙雜劑差異，在 pIon 和 PFET 氮化物拉片之間看不到類似的關聯。

總結

預測分析方法可用於預測一個基於其他測量（稱為引

數）的測量（因變數），因此不可避免會出現預測測量誤差。

散射技術可成功用於塑造複雜的 NFET 和 PFET spacer結構。散射測量資料是從非標準製成晶圓上收集的（故意更改以便將器件性能擴展到正常製程窗口外），以探索結構變數和電性參數之間的關係。閘極電阻 Lpoly 和電晶體電流 (Ion) 的電性測量與氮化物隔板拉片和閘極多晶矽 MCD 的線內散射測量相關聯。在每種情況中，都可使用散射測量預測電性測量，具備相關的 3 個西格瑪置信限。由於可透過在綫測量spacer來預測裝置效能，如此即可改善裝器件性能和良率。

此工作證實了電性測量是判斷複雜結構的散射測量品質的適當方法。由於有了這些功能，使用電性測量當成對這些複雜結構參數（在沒有適當的高產能參考測量的情況）在綫測試的驗證將會變得更普遍。

致謝

本文參考了《Proceedings of SPIE 2007 Metrology, Inspection, and Process Control for Microlithography XXI Conference》卷6518同名標題的原版SPIE出版物。

IBM 的 Chas Archie 為本文的預測分析發展部分提供了清楚、明確的建議；IBM 的 Blaze Messer 協助收集和分析過許多資料；IBM 的 Ron Fiege 和 Clem Bottini 協助收集過光譜，而 IBM 的 Ben Himmel 還提供過電性測試工具匹配資料。作者在此向以上人員致謝。最後，我們還要感謝 KLA-Tencor 的 Jesus Rivas，他曾協助我們提取薄膜光學常數。

參考資料

1. M. Sendelbach and C. Archie, “Scatterometry measurement precision and accuracy below 70nm,” Metrology, Inspection, and Process Control for Microlithography XVII, Daniel J. Herr, Editor, Proceedings of SPIE, Vol. 5038, pp. 224–238, 2003.

2. M. Sendelbach, C. Archie, B. Banke, J. Mayer, H. Nii, P. Herrera, and M. Hankinson, “Correlating scatterometry to CD-SEM and electrical gate measurements at the 90nm node using TMU analysis,” Metrology, Inspection, and Process Con-trol for Microlithography XVIII, Richard M. Silver, Edi-tor, Proceedings of SPIE, Vol. 5375, pp. 550–563, 2004.

3. M. Sendelbach, A. Munoz, K. Bandy, D. Prager, and M. Funk, “Integrated scatterometry in high volume manufacturing for poly-silicon gate etch control,” in Metrology, Inspection, and Process

more pulldown

NFET Nitride PD vs. M1 nlon(median of 8 chips)

nitride pulldown (10nm increments)

nl o

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5µA

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ts)

%Vx0.03

%Vy0.79

%Vother99.19

data pairs10

R^20.51

TPEx26.7

CPEx26.6

CPQx2.0

TPEy39.9

CPEy39.7

CPQy2.7

Figure 7: Gate poly Middle CD vs. gate resistance (PCN_Rs and

PCP_Rs) at M1 test for the NFET (left) and PFET (right).

pLpo

ly (1

nm in

crem

ents

)

NFET Poly MCD vs. M1 nLpoly (median of 15 chips)

Poly MCD (0.5nm increments) Poly MCD (0.5nm increments)

PFET Poly MCD vs. M1 pLpoly (median of 15 chips)

TPEx0.92

CPEx0.90

CPQx5.1

TPEy1.54

CPEy1.50

CPQy5.5

%Vx0.12

%Vy4.78

%Vother95.10

data pairs13

R^20.87

nLpo

ly (1

nm in

crem

ents

)

%Vx0.03

%Vy5.35

%Vother94.63

data pairs13

R^20.59

TPEx1.4

CPEx1.3

CPQx2.3

TPEy1.5

CPEy1.4

CPQy3.1

Figure 6: Gate poly Middle CD vs. gate resistance (PCN_Rs and PCP_Rs) at M1 test for the NFET (left)

and PFET (right).


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度量

Control for Microlithography XX, Chas N. Archie, Editor, Proceed-ings of SPIE Vol. 6152 (SPIE, Bellingham, WA, 2006), Article 61520F.

4. E. Solecky, C. Archie, and B. Banke, “New Comprehensive Metrics and Methodology for Metrology Tool Fleet Matching,” in Metrology, Inspection, and Process Control for Microlithog-raphy XIX, Richard M. Silver, Editor, Proceedings of SPIE Vol. 5752 (SPIE, Bellingham, WA, 2005), pp. 248–258.


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Aleris 系列先進薄膜度量系統為監控與產品晶圓提供了可靠和高度精準的先進製程

控制。運用新一代寬頻光譜橢圓偏光法（Broadband Spectroscopic Ellipsometry，

簡稱 BBSE）光學元件，晶片製造商能夠檢驗和監控涉及新材料、結構與設計基底

的先進薄膜 — 使用厚度、成份與先進的應力測量。一組配套的 Aleris 度量工具可

在整個晶圓廠的眾多應用領域共用，提升生產力的靈活性和利用率，同時顯著降低

度量工具的擁有成本。Aleris 系列還使用通用的配方、訓練、軟體與備件來推動晶

圓廠的改進和效率。

Aleris 8500, 8350 和 8310先進薄膜度量系統

產品新聞

Aleris 8500 提供最佳度量效能與技術，以滿足 45 奈米及更小尺寸的新材料和設備結構的進階應用厚度與成份要求。它是業界第一個用

於關鍵閘門應用生產監控的單工具解決方案。

• 新一代 BBSE 光學元件提升了精準度、匹配率和穩定性。

• 新的 150 奈米 BBSE 實現了高靈敏度成份測量。

New StressMapper• TM 技術實現了更高靈敏度及產能，可對關鍵 BEOL 和 FEOL 薄膜上的應力一致性進行全晶圓生產 2D 監控。

Aleris 8350 是最強悍的產品晶圓度量工具，能夠在厚度、折射率 (RI) 和應力測量方面滿足更加嚴格的製程公差。8350 適用於最廣泛的

應用領域，包括擴散、化學氣相沉積 (CVD)、蝕刻及其他應用。

• 產能和可靠性比上世代產品更好。

• 與舊款型號相較，厚度精準度最高提升至 2 倍，折射率 (RI) 匹配度達 4 倍。

• 更高的靈敏度及解析度 2D 局部應力映射。

Aleris 8310 適合於更厚的一般層度量應用，是可靠的高產能生產解決方案。此產品晶圓薄膜度量系統可以擴展，以滿足客戶晶圓廠不

斷成長的需求，特別適用於化學機械拋光 (CMP) 與光蝕模組中的較厚普通薄膜以及 SOI 晶圓製造商。

• 產能與可靠性提升 30% 至 60% 表示著高取樣率及最低的擁有成本。

• 可靠性更高，與上世代產品相較，平均故障間隔時間 (MTBF) 最高提升 70%。


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SensArray蝕刻測量套件

由於在製程中，或各反應室之間的細微差異也會影響設

備的生產和效能，所以用於關鍵層的蝕刻製程反應室需

要經常性的監測和預防性維護，以確保連貫一致的工作

狀態。KLA-Tencor 的 PlasmaWafer™ 套件可為晶片

製造商及蝕刻設備供應商提供一種易於使用的測量工

具，以協助檢驗電漿蝕刻反應室的健康狀況，並迅速找

出諸如偏差、不一致等問題所在，以及與和蝕刻反應室

匹配的細微差異。綜合來自 PlasmaWafer 套件的資料與

KLA-Tencor 的檢驗與度量系統提供的結果，晶片製造

商可獲得晶圓表面的新型製程資訊，這讓他們能夠更好

地瞭解其蝕刻系統的運作狀態。

KLA-Tencor 的 PlasmaWafer 套件由稱為 PlasmaTemp™

和 PlasmaVolt™ 的高精度 SensorWafers 組成，能夠直

接測量晶圓表面的溫度和電漿電壓。此資訊能夠協助迅

速診斷RF供電系統及其它關鍵蝕刻反應室元件中的問

題。為支援故障排除工作，並協助工程師判斷問題的根

本原因，PlasmaWafer 套件包括一個稱為PlasmaSuite

資料分析包的先進診斷模組。該模組具備統計製程管制

(SPC)、子系統級故障排除和關鍵製程參數的詳細特性描

述等功能。SensorWafers 包含在其自身配備的 Smart-

FOUP360ez 中，因此能像生產或監控晶圓一樣，將其載

入到蝕刻反應室中。

產品新聞

優勢

具有成本效益、可以反覆使用的測量工具，來協助檢

驗電漿蝕刻的健康狀況

迅速識別問題所在，例如偏差、不一致和蝕刻反應室

匹配複雜多步製程中的細微差異

能夠顯著縮短維護、恢復與檢驗時間

降低昂貴測試晶圓的消耗量，以及增加蝕刻系統的無

故障運作時間和可用性，藉此降低製造成本


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WaferSight 2先進晶圓幾何度量的完整解決方案

產品新聞

嚴格控制晶圓平度是克服焦深挑戰的關鍵，而

WaferSight2系統則能實現更嚴格的裸晶圓平度規範，

對 IC 公司及晶圓製造商均有助益。該系統的雙面干

涉儀可測量諸如厚度、外形與平度等關鍵晶圓幾何參

數。WaferSight 2 採用優質光學元件獲得 3D 資料，能夠

提供業界最佳的奈米形貌與捲邊度量。這種優異的光學

品質還有助於在機台間維持卓越的一致性。.

WaferSight 2 系統的精準平度測量支援多世代先進的矽

晶圓幾何要求，有助於降低擁有成本。該系統的高產能

設計還能夠縮短週期時間，減少在製品 (WIP) 排隊，並

提高設施的使用效率。

優勢

高解析度晶圓平度、厚度與形狀測量可實現先進的設

計規則

機台一致性獲得改善，讓使用者對前沿裸晶圓品質控

制更加放心

無偽差奈米形貌資料可提供化學機械拋光 (CMP) 後的

厚度均勻性控制

捲邊度量可提升邊緣晶粒良率

WaferSight 2 的完整幾何解決方案能夠降低擁有成本


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TeraFab 產品組合是一系列光罩檢查系統，可讓晶圓廠檢驗將要使用的光罩，並檢

查生產光罩是否存在會降低良率，以及增加生產風險的污染物。TeraFab 系統共提

供三種配置選擇，可滿足邏輯積體電路與記憶體晶圓廠，以及不同代光罩的獨特檢

查要求。這些配置為晶片製造商提供了極具成本效益的光罩品質控制的先進工具。

全新的 TeraFab 系統採用最近極成功的 STARlight2 技術上的演算法突破，拓展了

KLA-Tencor 市場領先的 TeraScan 平台。STARlight2 可偵測生產光罩上的晶體

生長和累積缺陷，這些缺陷是晶圓良率的致命殺手，會隨著時間的推移而對設備性

能和可靠性造成重大影響。全新的 STARlight2+ 演算法改善了 STARlight 檢測技

術，可順利進行 65 奈米和 45 奈米級的生產，以及 32 奈米級的開發。

TeraFab 產品組合晶圓廠的完整光罩品質控制解決方案

產品新聞

產品組合優勢

三種新的配置提供更好的靈活性給晶片製造商，讓他們得以定義出更具成本效益的光罩品質控制策略。•

STARlight2+ 技術中的優勢可應用於所有系統的多種像素尺寸，滿足各種技術節點的需要，包括使用最小、最先進的 72 奈米像•

素的檢查。

與上一代的 STARlight2 演算法相比，STARlight2+ 技術的增強功能可以找到更大及更小的缺陷。•

像素遷移功能讓這些系統能在相同的靈敏度下使用更大的像素，並藉此降低檢查成本 (CPI)。 •

新的 STARlight2 圖案訓練和描繪可將缺陷與主要區域及次解析度輔助區域 (SRAF) 進行區隔，並將靈敏度擴展至更廣闊的缺陷•

範圍，以達到更高的擷取率。

TeraFab SLQ-1X

具有最低擁有成本 (CoO) 的高產能系統 •

包含新的 STARlight2+ 演算法技術•

在需要時可擴展至更小的像素•

適合邏輯電路晶圓廠重檢中常用的單晶檢查 •

TeraFab SLQ-2X

最高性能的 STARlight 系統•

最靈活的配置適合特定晶圓廠應用•

新的 STARlight2+ 演算法和最小像素可達到最高靈敏度•

同樣適用於外來原料品質控制 (IQC) 和重檢•

TeraFab Q-3X

專為記憶體（包括快閃記憶體）晶片製造商而配置•

具備良好靈敏度與性能的專門系統，適合晶粒至晶粒範圍•

適合多晶重檢和外來原料品質控制 (IQC)•

magazine spring08 yms08 issue1 traditionalchinese

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