instituto politecnico nacional escuela superior de...

IPN ESIME CULHUACAN PROYECTO

INSTITUTO POLITECNICO NACIONAL

ESCUELA SUPERIOR DE INGENIERIA MECANICA Y ELECTRICA

UNIDAD CULHUACAN

Titulo de la Investigación:

DISEÑO DE MULTIPLICADORES ANALOGICOS APLICADOS AL ALGORITMO LMS NORMALIZADO

Registro de la CGPI:

20061507 Director: M. en C. OSVALDO LÓPEZ GARCÍA Partcipantes: M. en C. JOSÈ EFREN PEREZ CARMONA ING. ERNESTO MERCADO ESCUTIA ING. RICARDO VAZQUEZ MORAN LIC. VICTOR GUILLERMO LÒPEZ GARCIA

ENERO 2007

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1. Resumen En este proyecto de investigación se presenta el diseño y análisis de tres multiplicadores analógicos MOS, los cuales fueron realizados utilizando técnicas de diseño tales como modo de corriente y modo de transconductancia. Los multiplicadores son evaluados en términos de su distorsión, ancho de banda, consumo de energía y rango dinámico, a fin de establecer los criterios para su utilización en sistemas de procesamiento de señales analógicas en donde el multiplicador es un bloque utilizado ampliamente, tal como en los filtros adaptables, redes neuronales y circuitos de RF. Para este proyecto se busca que la realización de estas arquitecturas multiplicadoras sean aplicadas directamente al algoritmo LMS adaptivo modificado, o mejor conocido como LMS normalizado. 2. Introducción El propósito de este trabajo radica en la importancia de los multiplicadores analógicos en el procesamiento de la señal, en este caso en forma analógica, utilizando tecnología VLSI. La aplicación directa de estos circuitos en este proyecto es el algoritmo LMS normalizado, para el procesamiento de señales para comunicaciones móviles. Para llevar a cabo esta investigación se proponen tres estructuras con técnicas de diseño en modo de corriente y en modo de transconductancia. Los problemas que se abordarán será mejorar las características de cada uno de los multiplicadores, además de el acoplamiento del circuito multiplicador con el algoritmo. El desarrollo de la investigación se basa principalmente en el diseño de tres arquitecturas multiplicadoras que son diseñados en modo de corriente y transconductancia con características que ayudan a mejorar la calidad de la señal transmitida. Los problemas abordados fueron mejorar el funcionamiento de cada uno de ellos para la implementación tanto en programación como en circuito electrónico. Fueron diseñados y evaluados en términos de su distorsión, ancho de banda, consumo de potencia y rango dinámico, a fin de establecer los criterios para su utilización en sistemas de procesamiento de señales en donde el multiplicador es un bloque utilizado ampliamente, tal como en los filtros adaptables, redes neuronales y circuitos RF. 2.1. Bosquejo del trabajo. Durante los años recientes, el interés por el procesamiento adaptivo ha venido incrementándose hasta considerarlo como un tema de investigación de enorme actualidad. Esto se ha dado por los avances en las tecnologías de diseño VLSI que ha hecho posible el desarrollo de estructuras de filtros adaptivos analógicos, que tienen la capacidad de manejar componentes para aplicarlos a frecuencias muy altas, lo que implica velocidades de convergencia mayores y consumos de energía mucho menores que sus contrapartes digitales [1]-[3]. Estos factores hacen de los filtros adaptivos analógicos una alternativa atractiva con

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respecto a los filtros adaptivos digitales en aplicaciones prácticas, como es el caso de la igualación de canales de comunicación móviles terrestres, donde se requieren bajos consumos de energía, tamaños pequeños de los circuitos electrónicos y velocidades de convergencia rápidas [5]. Sin embargo los filtros adaptivos analógicos presentan varios problemas, debidos principalmente a las limitaciones de las realizaciones de algunos circuitos VLSI, como por ejemplo los circuitos de integración analógica, que pueden degradar considerablemente el rendimiento global de los sistemas.

La mayoría de los filtros adaptivos analógicos que se han propuesto en la literatura, usan la versión en tiempo continuo del algoritmo de mínimos cuadrados promedio (LMS, Least Mean Square), con un factor de convergencia constante para actualizar al vector de coeficientes del filtro [2], [3], [6]-[8]. Sin embargo este se puede conservar suficientemente pequeño para evitar la degradación de la convergencia debida a las fluctuaciones de la potencia de la señal de entrada. Una solución que ha resultado atractiva para resolver este problema es el uso de la versión normalizada del algoritmo LMS en tiempo continuo [1], cuya versión en tiempo discreto ha probado ser útil para el manejo de las fluctuaciones de la potencia de la señal de entrada [9]. Se propone un algoritmo LMS normalizado modificado, en el que la actualización de los coeficientes se lleva acabo usando una sección pasa bajas de primer orden, con retroalimentación positiva, evitando así la distorsión en la región de baja frecuencia debida a la imperfección de la integración. Se utiliza la normalización del tamaño del paso para evitar las distorsiones debidas a las fluctuaciones la potencia de la señal de entrada, dando como resultado una realización más fácil que la propuesta en [10]. Las simulaciones por computadora muestran que la propuesta de estructura de filtro adaptivo da un mejor comportamiento de la convergencia, que otros algoritmos de filtros LMS adaptivos en tiempo continuo que se han presentado anteriormente, y comportamiento similar que el propuesto en [10], con requisitos de hardware mucho menores. 2.1.1. Propuesta de algoritmo LMS adaptivo modificado Consideremos el vector de error V(t) esta dado por [11], [12]

)()( tt WHV −= (2.1)

donde Vp(t) es la componente de V(t) paralela al vector de entrada X(t), y Vo(t) es la componente de V(t) ortogonal a X(t) [10]-[12].

A continuación para estimar el valor de C, consideremos el error de salida e(t), como

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)()()()( ttTndne XW−= (2.2)

De acuerdo con el principio de ortogonalidad en la estimación de los mínimos cuadrados, los coeficientes óptimos se pueden obtener haciendo al vector de error V(t) ortogonal al vector de entrada X(t). Modificando al vector de coeficientes W(t), restándole αVp(t), a partir de una versión retardada del vector de coeficientes, es decir, W(t-To), donde, 0<α<2. Haciendo esto de las ecs. (2.1) y (2.3) obtenemos[11].

)()()()( tteoTtt XWW β+−= (2.3)

En la figura 1 se representa el algoritmo LMS propuesto para la aplicación de las estructuras multiplicadoras.

Figura 1. Estructura del algoritmo LMS.

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REFERENCIAS DEL CAPíTULO [1] L. Niño-de-Rivera, H. Perez-Meana and E. Sanchez-Sinencio: A modular analog NLMS

structure for adaptive filtering;” Proc. of The First Analog VLSI Workshop, pp.77-81, Ohio USA, 1997.

[2] L. Ortiz, A. Gonzalez, H. Perez-Meana and L. Niño-de-Rivera,: A continuous time adaptive filter structure,” Proc. of ICASSP, pp.1392-1395, Detroit USA, 1995.

[3] T. Linder, H. Zojer and B. Seger: Fully analog LMS adaptive notch filter in BICMOS technology, IEEE Journal of Solid State Circuits, Vol. 31, No. 1, pp.61-65, 1996.

[4] H. Perez-Meana and M. Nakano-Miyatake: A continuous time structure for filtering and prediction using Hopfield neural networks, Lectures Notes in Computer Science, Biological and Artificial Computation: From Science to Technology, Springer Verlag, pp.1241-1250, 1997.

[5] M. Nakano-Miyatake and H. Perez-Meana: Analog adaptive decision feedback equalizer structure for land mobile communications, Proc. of The First Analog VLSI Workshop, pp.77-81, Ohio USA, 1997.

[6] S. Karni and G. Zeng: The analysis of the continuous time LMS algorithm, IEEE Trans. on Acoustic, Speech and Signal Processing, vol. 37, No. 4, pp. 595-597, 1989.

[7] J. Kuo, J. Harris and J. Principe: Analog hardware implementation of adaptive filter structures, Proc. of The International Conference on Neural Networks, pp. 916-921, Houston USA, 1997.

[8] A. Shoval, D. Johns, M. Snelgrove: Comparison of DC offset effects in four LMS adaptive algorithms,” IEEE Trans. on Circuit and Systems, Vol. 42, No.3, pp.176-185, 1995.

[9] K. Murano and F. Amano: Echo canceling algorithms, Encyclopedia of Telecommunications, Vol. 6, pp. 383-409, 1993.

[10] Luis Niño-de-Rivera, Hector Perez-Meana and Edgar Sanchez-Sinencio, “Continuous Time Normalized LMS Adaptive Filter Structure,” Journal of Signal Processing, Vol. 2, No. 4, pp. 309-317, July 1998.

[11] H. Perez-Meana and S. Tsujii: A system identification algorithm using orthogonal functions, IEEE Trans. on Signal Processing, Vol. 39, No. 3, pp. 752-755, 1991.

[12] C. Sommen and C. Van Vanburg: Efficient realization of adaptive filter using and orthogonal projection method, Proc. of The International Conference on Speech Acoustic and Signal Processing, pp. 940-943, 1989.

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2.2. MULTIPLICADOR ANALÓGICO.

El creciente desarrollo de la microelectrónica, ha permitido un avance muy importante en ls telecomunicaciones modernas, por ejemplo las comunicaciones inalámbricas, la telefonía celular, los sistemas basados en tecnología xDSL, el procesamiento de señales digitales así como analógicas, etc. Uno de estos elementos que ha permitido tener una mejor calidad en las comunicaciones modernas es el circuito denominado multiplicador. Un proceso clave en los sistemas de comunicación es el llamado mezclado de señales (mixing), que es una combinación deliberada de señales de entrada de distintas frecuencias en un dispositivo no lineal para producir una señal de salida que contenga nuevas frecuencias. El multiplicador analógico junto con filtros pasabanda mezcla señales produciendo una salida que es producto instantáneo de las señales que se aplican a sus dos entradas.

Conceptualmente el multiplicador más simple es el multiplicador de gran señal de cuatro cuadrantes, un circuito cuya salida es el producto de sus dos entradas sin que importen sus signos. 2.3 TIPOS DE MULTIPLICADORES A menudo, en el diseño de instrumentación, comunicación y procesamiento de señales se requieren operaciones no lineales en señales analógicas de valor continuo. Estas operaciones incluyen rectificación, modulación, demodulación, multiplicación, traslación de frecuencia, y división. En el procesamiento de señales analógicas, frecuentemente surge la necesidad de un circuito que tome dos entradas analógicas y produzca una salida proporcional a su producto, tales circuitos son denominados “multiplicadores analógicos”. Los multiplicadores desempeñan el producto lineal de dos señales x y y, tomando la salida como z = Kxy, donde K es la constante de multiplicación con dimensiones adecuadas. El símbolo utilizado para representar al multiplicador se muestra en la figura 2. Si se conecta entre sí las entradas, el multiplicador realiza la operación de evaluación al cuadrado como se muestra en la figura 3. Los multiplicadores analógicos se clasifican de acuerdo al tipo de cuadrantes en donde este trabajando, existiendo desde un cuadrante hasta cuatro cuadrantes.

Figura 2. Símbolo de un multiplicador analógico.

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Figura 3. Símbolo de un multiplicador al cuadrado.

MULTIPLICADOR DE UN CUADRANTE.- Las señales Vx y Vy están limitadas a tener polaridad positiva (ver figura 4a). MULTIPLICADOR DE DOS CUADRANTES.- Una de las dos señales esta limitada a tener una u otra polaridad, mientras que la otra no tiene condición. (ver figura 4b). MULTIPLICADOR DE CUATRO CUADRANTES.- Ambas señales pueden tener una u otra polaridad, lo que lo hace ser mejor que los dos anteriores, y en la actualidad son los que más se diseñan y construyen (ver figura 4c).

Los multiplicadores analógicos de cuatro cuadrantes son importantes para el diseño de circuitos procesadores de señales como por ejemplo los correladores, detectores de envolvente, filtros adaptivos y generadores de funciones.

Figura .4. Multiplicador de (a) un cuadrante. (b) tres cuadrantes. (c) cuatro cuadrantes.

El ruido y el ancho de banda son a menudo optimizados por los multiplicadores. Los moduladores y mezcladores son casos particulares de los multiplicadores que son diseñados con ruido y limitaciones en la frecuencia. La historia del multiplicador analógico se originó cuando fue usado como mezclador y como modulador de amplitud el cual supone una multiplicación de dos señales.

2.4 TECNICAS DE DISEÑO DE BAJO VOLTAJE

Existen diferentes técnicas para la implementación de los multiplicadores analógicos de cuatro cuadrantes en tecnología CMOS, algunos de ellos han sido realizados utilizando la Celda de

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Gilbert [1], la cual originalmente fue implementada con transistores bipolares [1] aplicando la técnica de transconductancia. Otros se basan en la identidad algebraica cuadrática [2,3] que puede ser fácil de realizar usando la ley cuadrática de los dispositivos MOS que se encuentran trabajando en la región de saturación, o con las características de corriente - voltaje de los dispositivos MOS que trabajan en la región de triodo. Otros multiplicadores usan la técnica cuarto cuadrático; la técnica de modulación con pulso ancho; la técnica de capacitores conmutados y recientemente la técnica BiCMOS, que tiene la ventaja de operar a frecuencias altas y tener una baja distorsión armónica [4,5]. 2.4.1 MODO DE CORRIENTE. La técnica de modo de corriente en el procesamiento de señales en los circuitos integrados ha mostrado muchas ventajas sobre el modo de voltaje que incluye un incremento en el ancho de banda, rango dinámico alto y una mejor aptitud para operar con voltajes de alimentación bajos. El procesamiento en modo de corriente a menudo lleva una circuitería simple y un consumo de potencia bajo. Tradicionalmente, sin embargo, muchos procesamientos de señal analógica han utilizado al voltaje como la señal variable. Para mantener la compatibilidad con el procesamiento de circuitos en voltaje, es a menudo necesario convertir las señales de entrada y salida de un Procesador de Señales en Modo de Corriente (CMSP) a voltajes. La figura 5 muestra un diagrama a bloques de un CMSP con los circuitos de interfaz.

Figura 5. Sistema de Procesamiento de señales en modo de corriente.

Ya sea el transductor, el transresistor o ambos, pueden ser eliminados en estas aplicaciones donde la variable apropiada esta en forma de corriente. Cuando se presente, sin embargo, el transductor es una parte crucial del diseño desde que se puede limitar la linealidad, la respuesta en frecuencia y la respuesta al ruido en el sistema. Por lo tanto, cualquier transductor pensado para usarse como un CMSP debe seguir los siguientes criterios:

1. Alta linealidad para señales de entrada grandes. 2. Bajo ruido. 3. Polos internos no dominantes 4. Gran transconductancia. 5. Baja disipación de potencia.

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También puede ser un requerimiento importante en aplicaciones que requieren un valor preciso de gm (filtros) independiente del proceso y las variaciones de temperatura. 2.4.1.1 TRANSDUCTORES DE PAR DIFERENCIAL. El transductor sencillo y más usado es el par diferencial con fuente acoplada, mostrada en la figura 5. El par diferencial ofrece una entrada diferencial y puede fácilmente lograr ambos valores de transconductancia positivo y negativo. Con un ligero incremento en la complejidad para implementar la reacción en modo común, esto permite la implementación de una arquitectura totalmente balanceada, esto mejoraría el rango dinámico, del PSRR (Rapidez de Rechazo de la Fuente de Alimentación) y del CMRR (Razón de Rechazo de Modo Común). Además, la simetría inherente del amplificador diferencial tiende a reducir el desbalanceo de voltaje (offset). Mientras se ofrece un excelente desempeño con frecuencias altas (fundamentalmente limitadas por los efectos de línea en la transmisión en la compuerta) y un bajo ruido, estas características de la señal son no lineales. Como resultado tanto el rango dinámico y la eficiencia del par son limitados. 2.4.1.2 NO LINEALIDAD. Un análisis a gran señal del circuito ilustrará el manejo de la señal. Utilizando la relación simplificada de la relación cuadrática para un MOSFET en la región de saturación y asumiendo que M1 y M2 están perfectamente acoplados, la corriente de salida esta dada por[7]

⎪⎪⎩

⎪⎪⎨

⎧

≥

≤−=−=

KIVVI

KIVV

IKVKI

IIIoSS

ididSS

SSidid

SSidSS

DD

)sgn(

212 2

21

(3.1)

Claramente, la etapa de entrada es lineal solo sobre un rango limitado de voltaje de entrada diferencial. La no linealidad, la cual es una función de ISS, causa dos problemas. El primero, consiste en que como el nivel de señal se incrementó la función de transferencia llega a incrementar su no linealidad. Por lo tanto, las señales de entrada se afectarán en la distorsión armónica y las señales aleatorias son generadas debido a la intermodulación.

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Figura 6. Transductor de par diferencial.

El segundo, debido a que la transconductancia de la etapa de entrada es igual a la pendiente de Io vs Vid que es la curva característica, gm decrece cuando el nivel de la señal se incrementa. Esto hace que la transconductancia este en función del nivel de señal de entrada diferencial. Se puede notar que el rango dinámico lineal es solo una pequeña fracción (20%) del rango dinámico total, resultando una pobre eficiencia. La capacidad de la señal es manipulada para ser mejorada por el incremento de la corriente de polarización, incrementa la longitud del canal, o decrece el ancho del canal. Por lo tanto, estos ajustes o variaciones deben ser hechas cuando se selecciona la corriente de polarización y el tamaño de los dispositivos. Por ejemplo, incrementando ISS para mejorar la linealidad resulta un incremento en la disipación de potencia. Más importante, sin embargo, incrementando ISS o decrementando la razón W/L el cual degradará el desempeño debido a la reducción de la movilidad y reduce el rango de entrada negativo en modo común. 2.4.1.3 DISTORSIÓN ARMÓNICA. Aunque la no linealidad es el método más importante de caracterización a gran señal de un transductor, esto no revela alguna información directa acerca de los armónicos o de los productos de intermodulación generados. La generación armónica es una función no solamente de la no linealidad total, además del tipo de no linealidad y el modo de excitación. Por lo tanto, los términos de orden más alto pueden ser despreciados con poca pérdida en la exactitud. Basados en la distorsión armónica (THD) que esta dado por:

223 16

116

xVIKHDTHD id

SS

==≈ (3.2)

Para mantener el THD más bajo que 1%, Vid es restringido al rango de:

10


KIV

KI SS

idSS 40.40.0 ≤≤−

(3.3)

Note que la máxima señal de entrada para 1% de THD es el doble que para 1% de no linealidad. Por lo tanto, en la práctica común al especificar la no linealidad en vez del THD subestima a gran señal la capacidad del par diferencial. La no linealidad y la transconductancia como una función de Vid pueden ser determinadas de la serie de MaClaurin y pueden ser usadas para verificar los resultados. Por lo tanto, esta técnica es suficiente para proporcionar una completa descripción del rendimiento a gran señal. 2.4.1.4 RESPUESTA EN FRECUENCIA. El par diferencial tiene un excelente rendimiento en alta frecuencia. En las aplicaciones para ser considerado, la impedancia de carga vista por el transductor es igual a la impedancia de entrada del CMSP (idealmente cero). Por lo tanto, solo circuito de transconductancia puede ser considerado en respuesta en frecuencia. Por supuesto, una carga de impedancia finita causará un polo a la salida del transductor, pero puede ser dominada por las características de la entrada del CMSP. Bajo estas circunstancias, la respuesta en frecuencia del par diferencial es limitada por la magnitud de la resistencia en la fuente y por los efectos en la línea de transmisión en la compuerta. La figura 7 muestra la mitad del circuito del par diferencial y su equivalente en pequeña señal. Un análisis sencillo muestra que el circuito de transconductancia esta dado por:

( ) 1

1

)()(

++

⎟⎟⎠

⎞⎜⎜⎝

⎛−−

=gdgsS

m

gdm

id

O

CCsRgC

sg

sVsI

(3.4)

donde Rs es la resistencia de entrada de la fuente.

Figura 7. Modo diferencial de la mitad de un circuito par diferencial.

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2.4.2. MODO DE TRANSCONDUCTANCIA La expresión para la curva característica iD – vDS de la región de triodo se calcula como se indica en (3.5) y la expresión para la región de saturación se puede obtener al sustituir νDS – Vt, resultando (3.7).

( ) ( ) ⎥⎦⎤

⎢⎣⎡ −−⎟⎠⎞

⎜⎝⎛= 2

21

DSDStGSOXnD vvVvLWCi μ

(3.5)

( ) ( )[ ]2tGSOXnD Vv

LWCi −⎟

⎠⎞

⎜⎝⎛= μ

(3.6)

En las expresiones (3.5) y (3.6), μnCOX es una constante determinada por la tecnología de procesamiento utilizada para fabricar el transistor MOS. Se conoce como parámetro de transconductancia del proceso porque determina el valor de la transconductancia del MOSFET, que está denotada por k’n y tiene la dimensión de A/V2.

OXnn Ck μ=' (3.7)

2.4.2.1 LA CORRIENTE DE LA SEÑAL EN LA TERMINAL DE DRENAJE. Considerando la situación con la señal de entrada νgs aplicada. El voltaje total instantáneo de compuerta a dren es

gsGSGS V υυ += (3.8)

que resulta en una corriente instantánea de drenaje iD,

( )

( ) ( ) 2'22'

2'

21'

21

21

gsngstGSntGSnD

tgsGSnD

vLWkvVV

LWkVV

LWki

VvVLWki

+−+−=

−+=(3.9)

El primer término del lado derecho de la ecuación (3.9) se puede reconocer como la corriente ID de polarización. El segundo término representa una componente de corriente que es directamente proporcional a la señal de entrada vgs. El tercer término es una componente de corriente que es proporcional al cuadrado de la señal de entrada. Esta última componente es

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indeseable porque representa una distorsión no lineal. Para reducir la distorsión no lineal introducida por el MOS, la señal de entrada debe mantenerse pequeña para que:

( ) gstGSngsn vVVLWkv

LWk −⟨⟨ ''

21 2

(3.10)

que resulta en

)(2 tGSgs VVv −⟨⟨ (3.11)

Si se satisface esta condición a pequeña señal, podemos despreciar el último término de la expresión (3.11) y expresar iD como

dDD iII +≈ (3.12) Donde

gstGSnd vVVLWki )(' −=

(3.13)

El parámetro que relaciona id y vgs es la transconductancia gm del MOS.

( )tGSngs

dm VVk

vig −=≡ '

(3.14)

En la figura 8 se ve la interpretación gráfica de la operación a pequeña señal del amplificador MOSFET de enriquecimiento. Note que gm es igual a la pendiente de la curva característica iD – vGS en el punto de polarización.

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Figura 8. Operación del MOS de enriquecimiento a pequeña señal.

GSGS

GS

Vvv

Dm

ig =∂∂

≡

(3.15)

Esta es la definición formal de gm y se puede demostrar para obtener la expresión dada en la ecuación (3.15). Esto indica que gm es proporcional al parámetro de transconductancia del proceso k’n=μnCox y a la razón W/L del transistor MOS; por lo tanto, para obtener una transconductancia relativamente grande, el dispositivo debe ser corto y ancho. También observamos que para un dispositivo dado, la transconductancia es proporcional al voltaje en exceso o eficaz, Veff = VGS – Vt, la cantidad en la que el voltaje de polarización VGS excede al voltaje umbral Vt. Nótese, sin embargo que aumentar gm al polarizar el dispositivo a un VGS mayor tiene la desventaja de reducir la oscilación de señal de voltaje permisible en el drenaje. Otra expresión útil para gm puede obtenerse por medio de la ecuación (3.16)

Dnm ILWkg /'2= (3.16)

Esta expresión muestra que: 1) Para un MOS dado, gm es proporcional a la raíz cuadrada de la corriente de cd de

polarización. 2) A una corriente dada de polarización, gm es proporcional a LW / . En contraste, la tranconductancia del transistor BJT es proporcional a la corriente de polarización y es independiente del tamaño físico y geometría del dispositivo. Existe otra expresión para gm que esta dada por la expresión (3.17).

( ) 2/2

tGS

D

tGS

Dm VV

IVV

Ig−

=−

= (3.17)

Entonces, gm es la razón entre la corriente de polarización de cd y la mitad del voltaje eficaz. Esta expresión está en una forma muy semejante a la del BJT donde gm = IC / VT. Hay, sin embargo, una diferencia importante: mientras que VT es de unos 25 mV, los valores prácticos para (VGS – Vt)/2 son por lo menos 0.1 V o semejantes. Por lo tanto, la gm del BJT es mucho más alta que la del MOS. Sin embargo, a pesar de su baja gm, los MOS tienen muchas otras ventajas, incluyendo alta impedancia de entrada, pequeño tamaño, baja disipación de potencia y facilidad de fabricación.

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2.4.3 MODO DE VOLTAJE. Un transistor MOS contiene tres regiones distintas de operación: la región de corte, la región de triodo y la región de saturación. Para operar un MOS en la región de triodo, primero se induce un canal.

tGS VV ≥ (canal inducido) (3.18) y luego mantener νDS lo suficientemente pequeño para que el canal permanezca continuo. Esto se logra al asegurar que el voltaje de compuerta a drenaje sea

tGD V⟩υ (canal continuo) (3.19)

Esta indicación se puede indicar explícitamente en términos de νDS al escribir νGD = νGS + νSD = νGS - νDS; entonces,

tDSGS V⟩−υυ (canal continuo) (3.20)

Para averiguar cuál es la operación en la región de triodo. En otras palabras, el MOS de canal n opera en la región de triodo cuando νGS es mayor que Vt y el voltaje del drenaje es menor que el de la compuerta en por lo menos Vt volts. En la región del triodo, las curvas características iD - νDS se pueden describir mediante la relación descrita en (3.25).

( ) ⎥⎦⎤

⎢⎣⎡ −−= 2

21' DSDStGSnD V

LWki υυυ

(3.21)

donde k’n = μn Cox es el parámetro de transconductancia del proceso; su valor esta determinado por la tecnología de fabricación. Si νDS es suficientemente pequeño de modo que podamos despreciar el término νDS

2 de la expresión (3.21) se obtiene

( ) DStGSnD VLWki υυ −≅ '

(3.22)

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Para operar la región de saturación, debe inducirse un canal,

tGS V≥υ (canal inducido) (3.23)

y estrangulado en el extremo del drenaje al elevar νDS a un valor que resulte en una caída de voltaje de compuerta a drenaje por debajo de Vt.

tGD V≤υ (canal estrangulado) (3.24)

Esta condición se puede indicar explícitamente en términos de νDS como

tGSDS V−≥ υυ (canal estrangulado) (3.25)

La frontera entre la región de triodo y la región de saturación se caracteriza por

tGSDS V−= υυ (Frontera) (3.26) Al sustituir este valor de νDS resulta el valor de saturación de la corriente iD como

( )2'21

tGSnD VLWki −= υ

(3.27)

Por lo tanto, en saturación, el MOS proporciona una corriente de drenaje cuyo valor es independiente del voltaje νDS y esta determinada por el voltaje νGS, de acuerdo con la relación de la ley de cuadrados de la ecuación (3.27). Entonces el MOS saturado se comporta como una fuente ideal de corriente cuyo valor es controlado por νGS según la relación no lineal de la ecuación (3.27). 2.4.3.1 GANANCIA DE VOLTAJE. El voltaje total instantáneo de drenaje se puede expresar como

DDDDD iRV −=υ (3.28)

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Bajo la condición de pequeña señal, tenemos

( )dDDDDD iIRV +−=υ (3.29) que se puede escribir también como

dDDD iRV −=υ (3.30) Entonces, la componente de señal del voltaje de drenaje es

gsDmDdd RgRi υυ −=−= (3.31) que indica que la ganancia de voltaje está dada por

Dmgs

d Rg−=υυ

(3.32)

El signo menos indica que la señal de salida νd está 180° fuera de fase con respecto a la señal de entrada νgs.

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REFERENCIAS DEL CAPíTULO

[1] J. N. Babanezhad and G. Tames “A 20 V Four Quadrant CMOS Analog Multiplier”

IEEE J. Solid-State Circuits, vol. SC-20, no. 6, pp. 1158-1168, Dec. 1985.

[2] B. Gilbert, “A precisión four-cuadrant multiplier with subnanosecond response”, IEEE

J. Solid-State Circuits, vol. SC-3, pp. 353-365, Dec. 1968.

[3] H. Song and Choong-Ki “A CMOS Four Quadrant Analog Multiplier Using Simple

Two Input Squaring Circuits with Source Followers” IEEE J. Solid-State Circuits, vol.

SC-25, No. 3, Jun. 1990

[4] S.L. Wong, et al, “Wide Dynamic Range Four Quadrant CMOS Analog Multiplier

Using Linearizad Transconductance Stages” IEEE J. Solid-State Circuits, vol. SC-21,

No. 6, Dec. 1986.

[5] M. Franciotta, G. Colli, R. Castello, “A 100 MHz 4mV Four Quadrant BiCMOS

Analogue Multiplier” – ESSCIRC Ulm 1994.

[6] C. Abel, S. Sakurai, F. Larsen, M. Ismail, “Four Quadrant CMOS/BiCMOS Multiplier

using Linear Region MOS Transistor” – ISCAS, London 1994.

[7] P.E. Allen and D.R. Holberg, “CMOS Analog Circuit Design”, Holt, Rinehart, and

Winston, New York, 1987.

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2.5. DISEÑO DE CUATRO ESTRUCTURAS DE LOS MULTIPLICADORES CON TECNOLOGÍA CMOS Las cuatro estructuras de multiplicadores que fueron elegidas tomando en cuentas los parámetros ya mencionados y las cuales fueron diseñadas para este proyecto son:

2.5.1 MULTIPLICADOR ANALÓGICO CMOS DE CUATRO CUADRANTES A

BAJA POTENCIA Y BAJO VOLTAJE PARA APLICACIONES EN REDES NEURONALES.

El circuito multiplicador fue propuesto por Gianluca Colli y F. Montecchi[1] en el año 2001, el cual se muestra en la figura 9. Esta estructura utiliza señales de entrada diferenciales aplicadas a [M1-M8] con un voltaje en modo común, y la salida es obtenida por la diferencia de las corrientes de salida (Iout+, Iout-).

Figura 9. Diagrama del circuito propuesto por Colli.

Esta simple etapa de transconductancia usa cuatro ramas de corriente acopladas, cada una de ellas compuesta por tres transistores NMOS, los primeros dos son forzados a operar en la región de triodo por un transistor NMOS conectado en configuración de diodo [Md], el tercero ha sido dimensionado para trabajar en la región de sub-umbral [Mb1-Mb4] para reducir tanto como sea posible el voltaje overdrive y la impedancia de las fuentes por el nivel bajo de las corrientes con el objetivo de tener fuentes de corriente buenas, en comparación con un dispositivo que opera en el modo de saturación. La suma del Vds de los primeros dos transistores es establecida por el voltaje overdrive del diodo que es fijado por la corriente de

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polarización, de modo que el voltaje de drenaje a fuente de los transistores de entrada se mantiene más bajo que el voltaje overdrive forzando a operar en la región lineal de los transistores. Calculando la diferencia de las corrientes de salida, usando la ecuación que caracteriza al transistor MOS en la región de triodo es posible demostrar la función de multiplicación del circuito dada en [1] es:

−+ −=Δ outoutout III (4.1) En la figura 10 se muestra una sola rama del multiplicador.

Figura 10. Multiplicador esquemático de una sola rama.

La corriente de drenaje de un transistor NMOS que opera en la región lineal

( ) ⎥⎦

⎤⎢⎣

⎡−−=

2

2VdsVdsVthVgsKId (4.2)

donde K, Vgs, Vds, y Vth son los parámetros de transconductancia, voltaje de compuerta a fuente, voltaje de drenaje a fuente y voltaje de umbral, respectivamente. Aplicando la ecuación (4.2) a la estructura en la figura 10 y olvidando el término cuadrático resulta

( ⎥⎦

⎤⎢⎣

⎡−⎟

⎠⎞

⎜⎝⎛ −−+= VaVbVaVthVxVcmKId

21 ) (4.3)

donde: Va = Id* R + Vs Vb = Vpol + Vs y

20


( )⎟⎠⎞

⎜⎝⎛ −−+

=VthVsVcmVyK

VyR

2

1

2

(4.4)

KdIpolMVovVpol d =≈ ,

(4.5)

Combinando las ecuaciones (4.1, 4.2, 4.3, 4.4) la corriente de salida de una sola rama es:

⎟⎠⎞

⎜⎝⎛ −−+

⎟⎠⎞

⎜⎝⎛ −−+

+

⎟⎠⎞

⎜⎝⎛ −−+

=

VsVthVxVcmK

VsVthVxVcmK

VsVthVxVcmKId

2

21

2

2

1

1 (4.6)

donde Vcm es el voltaje de entrada en modo común y Vpol es el voltaje de overdrive del diodo. De la ecuación (4.6), haciendo las simplificaciones necesarias y asumiendo que K1 = K2 = K, y Vd = Vcm – Vth – Vs = constante, las cuatro corrientes de salida son

VpolVyVxVd

VdVyVdVx

KVyVxI⎟⎠⎞

⎜⎝⎛ ++

⎟⎠⎞

⎜⎝⎛ +⎟⎠⎞

⎜⎝⎛ +

=⎟⎠⎞

⎜⎝⎛

222

222

,2

(4.7)

VpolVyVxVd

VyVdVdVx

KVyVxI⎟⎠⎞

⎜⎝⎛ −+

⎟⎠⎞

⎜⎝⎛ −⎟⎠⎞

⎜⎝⎛ +

=⎟⎠⎞

⎜⎝⎛ −

222

2222

(4.8)

VpolVyVxVd

VdVyVdVx

KVyVxI⎟⎠⎞

⎜⎝⎛ +−+

⎟⎠⎞

⎜⎝⎛ +⎟⎠⎞

⎜⎝⎛ +−

=⎟⎠⎞

⎜⎝⎛−

222

222

,2

(4.9)

VpolVyVxVd

VdVyVdVx

KVyVxI⎟⎠⎞

⎜⎝⎛ −−+

⎟⎠⎞

⎜⎝⎛ +−⎟⎠⎞

⎜⎝⎛ +−

=⎟⎠⎞

⎜⎝⎛ −−

222

2222

(4.10)

21


La diferencia de las corrientes de salida es:

⎥⎦

⎤⎢⎣

⎡⎟⎠⎞

⎜⎝⎛+⎟

⎠⎞

⎜⎝⎛ −−−⎥

⎦

⎤⎢⎣

⎡⎟⎠⎞

⎜⎝⎛−+⎟

⎠⎞

⎜⎝⎛ −==Δ −+

2,

22,

22,

22,

2VyVxIVyVxIVyVxIVyVxIIoutIoutIout (4.11)

Sustituyendo las ecuaciones (4.7, 4.8, 4.9 y 4.10) en la ecuación (4.11) la ΔIout el valor obtenido es:

( )( ) ( )

[ ]VxVyVyVxVyVxVdVd

VyVxVdVdKVpolIout 4816

242222224

222

−++−

+−=Δ

(4.12)

Considerando que

( ) ( )22228 VyVxVyVxVd −⟩⟩+ (4.13) es válida siempre y cuando Vx y Vy sea el rango del voltaje de entrada respectivamente, después de algunos cálculos y substituciones, la ecuación (4.13) demuestra la operación de multiplicación del circuito propuesto:

( ) ( )VxVyVsVthVcm

KdIpol

KIout−−

=Δ4

(4.14)

2.5.2 MULTIPLICADOR CMOS EN MODO DE CORRIENTE DE CUATRO

CUADRANTES, INDEPENDIENTE DE LOS PARÁMETROS DEL DISPOSITIVO.

El circuito propuesto B.D. Liu, C.Y. Huang, and H. Y. Wu[2] se muestra en la figura 11 este consiste de un bloque de polarización (Ma y Mb), y un bloque de entrada (Mc y Md), y Me como se muestra en la figura 11. La corriente IB e Ii son las corrientes de polarización y la corriente de entrada respectivamente. Si todos los transistores MOS operan en la región de saturación y los parámetros de transconductancia Ka = Kb = mKc = mKd = mKe = mK, del análisis realizado en [2], VA y VB están dados por:

⎟⎟⎠

⎞⎜⎜⎝

⎛+== T

BAB V

mKI

VV 22 (4.15)

22


Dado que Ids de Mc es igual a Ii + Idsd,, Vi esta dado por

Tdsd V

kIIi

Vi ++

= (4.16)

Figura 11. Circuito propuesto por Liu.

Usando la ecuación del transistor MOS en saturación y la ecuación (4.16), Idsd e Idse puede derivarse como

( )B

Bdsd mI

ImIiI16

4 2−=

(4.17)

IiII dsddse += (4.18)

Usando (4.17) y (4.18), la corriente de salida del circuito cuadrático (Io) esta dado por:

B

Bdsedsd I

mIimIIIIo

82 2

+=+= (4.19)

De la ecuación (4.19), el circuito opera como un circuito cuadrático con una corriente de offset de salida dc de 2IB/m [2]. Esta corriente de offset es cancelada por la suma de la corriente de la fuente a la terminal de salida. Además, Io es insensible a los parámetros del dispositivo en el proceso de fabricación por que es independiente de K y VT. Posteriormente el multiplicador en modo de corriente es diseñado empleando el circuito cuadrático. El multiplicador mostrado[3] en la figura 12 consiste de bloques de polarización (M1 y M2), y cuatro bloques de entrada(M3 – M4 , M5 – M6 , M7 – M8 y M9 - M10) que comparten el bloque de polarización, eliminando a Me. Este arreglo contribuye al bajo consumo de potencia. Usando (4.17), Ia ∼ Id esta dado por

23


mI

I Ba =

(4.20)

( )[ ]

B

Bb mI

IIyIxmI16

4 2−+=

(4.21)

[ ]

B

Bc mI

ImIxI16

4 2−=

(4.22)

[ ]

B

Bd mI

ImIyI16

4 2−=

(4.23)

Iα(=Ia + Ib) y Iβ(=Ic + Id) pasa a través del substractor de corriente. Entonces, usando (4.20) – (5.23), la corriente de salida del multiplicador (Iout)[3] puede expresarse como:

Bout I

IxIymIII ⋅=−=8βα

(4.24)

Figura 12. Multiplicador analógico de cuatro cuadrantes en modo de corriente.

Iout es insensible a los parámetros del dispositivo en el proceso de fabricación. En conclusión, la ganancia del multiplicador puede ser variado por m e IB.El rango de entrada del B

24


multiplicador esta restringido por las condiciones de saturación de un transistor MOS, Vgs > VT y Vds > Vgs – VT. Asumiendo que el Vds de M4, M6, M8, y M10 son suficientemente grandes para satisfacer la condición de saturación, cada transistor MOS puede operar en la región de saturación solamente si Vgs > VT se satisface en M5 ∼ M10. Por lo tanto, el rango de entrada del multiplicador propuesto puede ser expresado como sigue:

B

B

B

Im

Iy

Im

Ix

Im

IyIx

4

4

4

⟨

⟨

⟨+

(4.25)

donde IB > 0. La resistencia de entrada (Rin) puede ser escrita como:

BKIm

IiViRin

41

=∂∂

= (4.26)

De donde se observa que Rin es independiente de Ii. Y en un futuro, Rin puede ser variada por W/L sin afectar la ganancia o el rango de entrada del multiplicador. 2.5.3 MULTIPLICADOR CMOS DE BAJO VOLTAJE EN MODO DE CORRIENTE. La técnica en modo de corriente ha sido usada en una gran variedad de estructuras como celdas de ganancia y multiplicadores [8], pero a pesar de esto, pocos diseños han sido implementados en la técnica de Corriente Conmutada, basados en filtros adaptivos LMS [9]. Un multiplicador de cuatro cuadrantes en el caso de la técnica de modo de corriente se muestra en la figura 13[10]. Este tiene dos corrientes de entrada a dos circuitos cuadráticos, uno de ellos toma la suma de las entradas y el otro la diferencia. La corriente de salida esta dada por la diferencia de la salida de cada uno de los bloques dadas por:

221

221

21

)()( IIIII

III

S

ooS

−−+=

−=

(4.27)

Entonces

214 IKIIs = (4.28) donde K es una constante dada por los parámetros de la tecnología de fabricación.

25


El mínimo voltaje de polarización para este multiplicador esta dado por:

tDSsatDD VVV 22 +≥ (4.29) Si Vds = 0.3V y Vt = 0.7 entonces el mínimo VDD es de 2.0V

Figura 13. Multiplicador de cuatro cuadrantes en modo de corriente.

26


REFERENCIAS DEL CAPÍTULO [1] G. Colli and F. Montecchi, “Low voltaje low power CMOS four-quadrant Analog

Multiplier for neural network applications”, IEEE J. Solid-State Circuits, pp. 496-499, 1996.

[2] B.D. Liu, C.Y. Huang, and H.Y. Wo, “Modular Current – Mode Defuzzification Circuit for Fuzzy Logic Controllers”, Electron, Lett., vol.30, Aug. 1994.

[3] K. Tanno, O. Ishizuka, N. Shimataka, and Z. Tang, “Current-Mode CMOS Analog Defuzzification Circuit for Fuzzy Controllers”, in Proc. Int. Symp. Nolinear Theory and its Aplication (NOLTA’95), vol 2, Dec. 1995.

[4] Shuo-Yuan and Chung-Yu, “A parallel Structures for MOS four-Quadrant Analog Multipliers and Its Application to a 2GHz RF downconversion Mixer”, IEEE J. Solid-State Circuits, vol. 33, No. 6, pp. 859-869, Jun. 1998.

[5] S.-I. Liu and Y. S. Hwang, “CMOS Squarer and Four Quadrant Multiplier”, IEEE Trans. Circuits Syst.-I, vol. 42, Feb.1995.

[6] Y. H. Kim and S.B. Park, “Four Quadrant CMOS Analogue Multiplier”, Electron, Lett., vol. 28, No. 7, Mar. 1992.

[7] S.-Y. Hsiao, “The design and analysis of new CMOS RF receiver front-end circuits”, Ph.D. dissertation, Nat Chiao Tung Univ., Taiwan.

[8] A. Diaz-Sanchez and J. Ramirez-Angulo, “A Current Mode Continuos Time Adaptive Filter”, XIX International Academic Congress of Electronics Engineer, ELECTRO97, Chihuahua, Mex. Oct. 1997.

[9] Y. L. Cheung and A. Buchwald, “A sample-data Switched-Current Analog 16-tap FIR Filter with digitally Programmable Coefficients in 0.8μm CMOS, Int. Solid-State Circuits Conf., Feb. 1997.

[10] J. Alejandro Díaz-Mendez, H. Pérez Meana, J.C. Sánchez-García y G. Duchén Sánchez, “A VLSI analog adaptive filter using fuzzy logic adaptation”, Journal Telecommunications and Radio Engineering, Edit. Begell House, Inc. Vol. 56, No. 1, pp. 94-105, Jul. 2001.

27


3. Métodos Experimentales Los métodos utilizados durante el trabajo de investigación fueron los siguientes: se llevó a cabo una revisión bibliografía acerca de los multiplicadores a diseñar y se procedió a la selección de uno de ellos de acuerdo a sus características que fueran óptimas para la investigación. Posteriormente se llevo a cabo el calculo de las dimensiones de los transistores y se procedió a realizar la simulación en pspice, para la obtención de las graficas de cada uno de ellos También se llevo a cabo el diseño del multiplicador en su forma esquemática (Layout) utilizando el software L-edit. Se obtuvieron resultados que posteriormente se fueron modificando ya que se requiere de valores especiales por lo cual se dio a la tarea de llevar a cabo el rediseño de cada uno de ellos. Se muestran las dimensiones de los transistores MOSFET’s utilizados en esta investigación. 4. Materiales utilizados Los materiales utilizados para esta investigación fueron los siguientes

• Materiales electrónicos: Circuitos integrados, resistencias, capacitores, tarjetas de montaje.

• Materiales y útiles de enseñanza: Papel, acetatos, tóner para impresora. • Herramientas, refacciones y accesorios: Herramientas y accesorios para el armado,

montaje y fabricación del circuito integrado.

• Accesorios para equipo de cómputo: Tarjetas de actualización de hardware para PC.

• Material para el procesamiento en equipo de cómputo: CD regrabables, discos 3 1/2.

• Material para la información (libros): Títulos relacionados con la investigación.

• Servicio de mantenimiento y conservación de bienes informáticos: actualización de licencias de software

28


5. Resultados Los resultados de las simulaciones realizadas a los multiplicadores analógicos CMOS son: 5.1.1 Multiplicador Analógico CMOS de Cuatro Cuadrantes a Baja Potencia y Bajo

Voltaje para Aplicaciones en Redes Neuronales. Este tipo de multiplicador analógico CMOS se clasifica dentro de la técnica de transconductancia y en el cual en la figura 14 muestra la linealidad del multiplicador con un rango de entrada de ± 2 V y con un rango de salida en corriente de 0 – 500n .

Figura 14. Linealidad del multiplicador

En la figura 15 nos muestra la Distorsión armónica total (THD) contra una señal de entrada a 10 KHz, 200 KHz y 1MHz y en la cual nos encontramos con un 2.65% ó –31.5 dB.

29


GRAFICA PARA NORMA2b

0.00%

1.00%

2.00%

3.00%

4.00%

5.00%

6.00%

7.00%

8.00%

9.00%

10.00%

1 2 3 4

VX

THD

THD1THD2THD3

Figura 15. THD del multiplicador

Además de que este multiplicador tiene un ancho de banda de 1.31 MHz, con un consumo de potencia de 5.26 μW, teniendo una alimentación de ± 0.75 V. Se utilizó una corriente de polarización de 3.5μA y 500 nA. Las dimensiones de los transistores en el layout de este multiplicador son

Transistor Dimensiones W/L Mb1 – Mb4 10.32 / 1.6 M1 – M8 1.6 / 26 Mx – My 4.2 / 4 Ma - Mb 20.8 / 4

En la figura 16 se muestra el diseño del layout final del multiplicador.

30


Figura 16. Layout del multiplicador

5.1.2 Multiplicador CMOS en modo de Corriente de cuatro cuadrantes, Independiente

de los parámetros del dispositivo. Este tipo de multiplicador analógico CMOS se clasifica dentro de la técnica de modo de corriente y en el cual en la figura 17 muestra la linealidad del multiplicador con un rango de entrada de ± 20 μA y con un rango de salida en corriente de 0 – 5.0μA .


31


En la figura 18 se muestra la Distorsión armónica total (THD) contra una señal de entrada a 10 KHz, 200 KHz y 1MHz y en la cual nos encontramos con un 4.54% ó –27 dB.

GRAFICA PARA NORMA 3c

0.00%

0.50%

1.00%

1.50%

2.00%

2.50%

3.00%

3.50%

4.00%

4.50%

5.00%

1 2 3 4

IX (10 E-6)

THD

THD1THD2THD3

Figura 18. THD del multiplicador

Además de que este multiplicador tiene un ancho de banda de 5.25 MHz, con una potencia de consumo de 0.565 μW, teniendo una alimentación de 5 V. Se utilizó una corriente de polarización de 9.6μA. Las dimensiones de los transistores en el layout de este multiplicador son:

Transistor Dimensiones W/L M1 – M2 12 / 4 M3 – M10 5.5 / 2

M11, M13, M16, M18 69 / 4 M12, M14, M15, M17 30 / 4

M19 – M22 19.6 / 4 Ma - Mb 36.9 / 4

En la figura 19 se muestra el diseño del layout final del multiplicador.

32


Figura 19. Layout del multiplicador.

5.1.3 Multiplicador de bajo voltaje en Modo de Corriente. Este tipo de multiplicador analógico CMOS se clasifica dentro de la técnica de modo de corriente y en el cual en la figura 20 muestra la linealidad del multiplicador con un rango de entrada de ± 20 μA y con un rango de salida en corriente de 0 – 20μA .


En la figura 21 nos muestra la Distorsión armónica total (THD) contra una señal de entrada a 10 KHz, 200 KHz y 1MHz y en la cual nos encontramos con un 2.45% ó –32.21 dB.

33


GRAFICA PARA NORMA5d

0.0%

0.5%

1.0%

1.5%

2.0%

2.5%

3.0%

1 2 3 4

IS1 (10E-6)

THD

THD1THD2THD3

Figura 21. THD del multiplicador (d)

Además de que este multiplicador tiene un ancho de banda de 3.03 MHz, con una potencia de consumo de 1.14 μW, teniendo una alimentación de 1.5 V. Se utilizó una corriente de polarización de 10μA. Las dimensiones de los transistores en el layout de este multiplicador son:

Transistor Dimensiones W/L Mm1 – Mm12 65.87 / 11.2 M1, M3, M4 60 / 1.95

M2 126 / 1.95 Mout1 16.8 / 3.95 Mout2 35.28 / 3.95

Ma - Mh 138.4 / 4 En la figura 22 se muestra el diseño del layout final del multiplicador.

Figura 22. Layout del multiplicador.

34


En la siguiente tabla se muestran los valores obtenidos durante la realización de este proyecto, con lo cual podemos observar que el segundo multiplicador en cuanto al ancho de banda que manejan es mucho mejor que los otros dos, al igual que el consumo de potencia y ademàs de que la distorsión armónica es la mas baja. Características

Baja potencia y bajo voltaje

Independiente de los parámetros

Filtro Adaptivo CMOS

Distorsión armónica total THD

2.65 % , -31.5 dB 4.45 % , -27 dB 2.45 % , -32.21 dB

Ancho de banda 1.31 MHz 5.25 MHz 3.03 MHz Potencia de consumo 5.26 μW 0.565 μW 1.14 μW

Tecnología CMOS para 1.5 μm N-well CMOS de 1.5 μm N-well CMOS de 1.5 μm N-well

Rango de entrada ± 2 v ± 2 0 μW ± 2 0 μA

Alimentación ± 0.75 v Vdd = 5 v Vdd= 1.5 v Año 2001 2001 2001 Longitud del canal 10.32 / 1.6

1.6 / 26

12 / 4 5.5 / 2 69 / 4 30 / 4

19.6 / 4

65.87 / 11.2 60 / 1.95 126 / 1.95 16.8 / 3.95

35.28 / 3.95 I polarización 3.5 μA y 500 nA 9.6 μA 10 μA Aplicación Redes Neuronales La ventaja es que la corriente de

salida es independiente de los parámetros del dispositivo

Filtrado adaptivo difuso

5.2 Conclusiones Para el algoritmo LMS normalizado donde el integrador requerido para la actualización del vector de coeficientes del filtro adaptivo se realizó utilizando una sección pasa bajas de primer orden con retroalimentación positiva. Esta estructura cancela prácticamente el efecto del polo de la sección pasa bajas de primer orden. La normalización del tamaño del paso se usó para evitar la distorsión debidas a las fluctuaciones de la potencia de la señal de entrada. La realización del circuito integrador en VLSI es posible dados los valores de sus componentes, inclusive, la utilización de capacitores tan pequeños como 5 pF, permiten su inclusión en el circuito VLSI. Las simulaciones por computadora usando PSpice y su comportamiento experimental también fueron presentados. Estos resultados muestran que su aplicación en filtrado adaptivo es adecuada con respecto a otros integradores, como los son el integrador de Miller o el de Al-Alaoui. Además tiene un buen comportamiento ante señales de baja y alta frecuencia, por lo que sus posibles aplicaciones pueden incluir al procesamiento de voz y señales moduladas.

35


La aplicación directa del multiplicador analógico se ve reflejada en el procesamiento de la señal en los sistemas de comunicación, y como estos últimos han ido evolucionando notoriamente, los cambios sufridos también han afectado la forma de realizar el procesamiento, lo que trae como consecuencia que también las arquitecturas y la forma de realizar el diseño de los dispositivos que llevan a cabo las operaciones cambie. Los multiplicadores no son la excepción ya que día con día se han dado a conocer diferentes arquitecturas que ofrecen muchas ventajas, y hacen que las operaciones se realicen en muy poco tiempo y con circuitos muy pequeños. Cabe señalar que una nueva línea de investigación que se desprende de este proyecto sería mejorar aún más estos multiplicadores para un propósito en específico, con lo cual se podría llevar una comparación entre ellos mismos 6. Impacto El desarrollo de este proyecto tiene una gran diversidad de impactos, en cuanto a su aplicación. La principal aportación es en el ramo de las comunicaciones, caso especifico de los sistemas de comunicación móvil, los cuales actualmente juegan un papel muy importante en la vida diaria de los seres humanos, ya que se requiere que estemos en constante comunicación por varios aspectos. Además, la globalización de estos estándares hace que el mundo entero este en constante evolución. Continuando en este punto podemos decir que en el sector productivo el gran impacto que tiene es que en los teléfonos celulares podrá ser utilizado ya que cada usuario deberá conectarse a Internet para utilizar diversos servicios que ofrecen estos sistemas. Para llevar a cabo esta operación es necesario utilizar multiplicadores que tengan un rápido procesamiento de señal, con una gran efectividad, además de ser lo más pequeño posible ya que los teléfonos actuales deben de cumplir con el requerimiento de que su tamaño y peso sean los más mínimos y que sean rápidos en su procesamiento ya que se esta buscando que la comunicación se lleve a cabo en tiempo real. También tendrá beneficios en cuanto a la calidad de voz que se maneja, ya que se busca una calidad muy similar a la que se ofrece en una línea de cobre. Con esto minimizará el error con lo cual se podrá mejorar este punto. El beneficio social como consecuencia de esto será que los nuevos modelos móviles serán mas baratos y muy completos en cuanto a servicios, y por lo tanto se abaratará mas el mercado de estos sistemas y por lo tanto cualquier persona tendrá la facilidad de tener acceso a este sistema de cualquier estatus social. En cuanto al sector educativo, se busca primeramente que los alumnos de licenciatura comiencen a diseñar en este tipo de tecnología, para el mejoramiento de nuestras técnicas de diseño. Además se busca que estos circuitos puedan ser diseñados para propósitos generales con un costo accesible, para que los alumnos puedan utilizarlos en laboratorio para cualquier práctica en donde requieran multiplicadores.

36

instituto politecnico nacional escuela superior de...

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