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Flip-Flop – Parte 1
SEL 0414 - Sistemas Digitais
Prof. Dr. Marcelo Andrade da Costa Vieira
Aula 12
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Combinacionais X Sequenciais
l Circuitos Combinacionais: o valor da saída no instante t depende apenas da combinação dos valores das entradas neste instante. Os estados anteriores não interessam.
l Circuitos Sequenciais: o valor da saída no
instante t não depende apenas dos valores das entradas neste instante, mas também da sequência das entradas anteriores.
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Combinacionais X Sequenciais
l Nem todos os projetos em sistemas digitais conseguem ser resolvidos utilizando circuitos combinacionais.
l Algumas vezes é necessário o conhecimento
de um ou mais estados anteriores e também da sequência anterior para se calcular a saída do circuito.
l Exemplo: Contadores
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Exemplo l Observar uma fileira de 3 lâmpadas; l As lâmpadas só acendem uma de cada vez; l Se as lâmpadas acenderem na sequência
1 – 2 – 3, deve-se soar um alarme.
1 2 3
ALARME !
l Não pode ser resolvido utilizando circuito combinatório.
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1. Latch* Básico 2 estados de saída possíveis: Q = 1 (SET) Q = 0 (RESET/CLEAR)
* Também chamado de multivibrador biestável
Q
Q
Latch Estático
Elemento de Memória
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1. Latch* Básico 2 estados de saída possíveis: Q = 1 (SET) Q = 0 (RESET/CLEAR)
* Também multivibrador biestável
Latch Estático
Q
Q
Elemento de Memória
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2. Símbolo geral de um Latch
2 estados de saída possíveis: Q = 1 e Q = 0
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Latch RS
R
S
Q
Q
1
2
Condição Inicial ➨ Q = 0
R S 1 2 Q Q
0
0
0
1
Latch RS
0 1 0 0 0 1 0 0
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Latch RS
R
S
Q
Q
1
2
Condição Inicial ➨ Q = 0
R S 1 2 Q Q
0
1
0
1
Latch RS
0 1 0 0 0 1 0 0
0 0 1 1 1 0 0 1
→ 0
→ 1
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Latch RS
R
S
Q
Q
1
2
Condição Inicial ➨ Q = 0
R S 1 2 Q Q
1
0
0
1
Latch RS
0 1 0 0 0 1 0 0 0 0 1 1 1 0 0 1
1 1 0 0 0 1 1 0
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Latch RS
R
S
Q
Q
1
2
Condição Inicial ➨ Q = 0
R S 1 2 Q Q
1
1
0
1
Latch RS
0 1 0 0 0 1 0 0
0 0 1 1 1 0 0 1 1 1 0 0 0 1 1 0
1 0 0 1 0 0 1 1 → 0
“Estado Proibido” Incompatibilidade
Q = Q
Não é possível prever o próximo estado após esta ocorrência!
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Latch RS
R
S
Q
Q
1
2
Condição Inicial ➨ Q = 1
R S 1 2 Q Q
0
0
1
0
Latch RS
0 0 1 0 1 0 0 0
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Latch RS
R
S
Q
Q
1
2
Condição Inicial ➨ Q = 1
R S 1 2 Q Q
0
1
1
0
Latch RS
0 0 1 0 1 0 0 0
0 0 1 1 1 0 0 1
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Latch RS
R
S
Q
Q
1
2
Condição Inicial ➨ Q = 1
R S 1 2 Q Q
1
0
1
0
Latch RS
0 0 1 0 1 0 0 0 0 0 1 1 1 0 0 1
1 1 0 0 0 1 1 0 → 1
→ 0
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Latch RS
R
S
Q
Q
1
2
Condição Inicial ➨ Q = 1
R S 1 2 Q Q
1
1
1
0
Latch RS
0 0 1 0 1 0 0 0
0 0 1 1 1 0 0 1 1 1 0 0 0 1 1 0
1 0 0 1 0 0 1 1
→ 0
“Estado Proibido” Incompatibilidade
Q = Q
Não é possível prever o próximo estado após esta ocorrência!
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Tabela verdade:
0 0 1 0 0 1 1 0 1 0 0 1 1 1 0 0**
0 0 0 1 0 1 1 0 1 0 0 1 1 1 0 0**
Q = 0 Q = 1
R S Q
* “Incompatibilidade” (Est. “proibido”)
Não é possível prever o próximo estado após esta
ocorrência.
0 0 Q0
0 1 1 1 0 0 1 1 0 *
R S Q Q R S Q Q
Latch RS
Latch RS
Mantém o estado anterior
R = Reset (nível lógico 0)
S = Set (nível lógico 1)
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Diagramas de Tempo de circuitos combinacionais
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FORMAS DE ONDA – PORTA AND
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FORMAS DE ONDA – PORTA AND
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Diagramas de Tempo de circuitos sequenciais
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Esquema Geral de um Latch RS:
Funcionamento:
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Tipos de Latch RS:
Latch RS com portas NOR
• Set e Reset ativados em nível lógico alto • Estado proibido: saída = 0 0
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Outros Tipos:
Latch RS com portas NAND
• Set e Reset ativados em nível lógico baixo • Estado proibido: saída = 1 1
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Outros Tipos: Latch RS com portas NOR + Inversor na entrada
• Set e Reset ativados em nível lógico baixo • Estado proibido: saída = 0 0
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Outros Tipos: Latch RS com portas NAND + Inversor na entrada
• Set e Reset ativados em nível lógico alto • Estado proibido: saída = 1 1
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Latch RS com portas NAND:
Funcionamento:
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Circuitos Sequenciais Síncronos e Assíncronos
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Assíncronos X Síncronos Os Circuitos Sequenciais podem ser divididos em
dois grandes grupos: l Circuitos Sequenciais Assíncronos (Latch):
– As saídas podem mudar de estado a qualquer momento em que uma ou mais entradas mudarem de estado;
– Há um atraso entre a mudança na entrada e a alteração da saída;
l Circuitos Sequenciais Síncronos (Flip-Flop): – O momento exato em que a saída pode mudar de
estado é determinado por um sinal periódico – “clock”;
– Geralmente um trem de pulsos de onda quadrada; – Sensível à nível ou à borda (subida ou descida) do “clock”.
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Flip-Flop RS Síncrono
S
R
Ck
• Para Ck=0 ➨ Q e Q não “sentirão” eventuais variações nas entradas
• Para Ck=1 ➨ funcionamento normal (portas de entrada habilitadas)
Sensível à Nível
Flip-Flop RS
Q
Q
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Flip-Flop RS Síncrono
S
R
Q
Q
Ck
• Para Ck=0 ➨ Q e Q não “sentirão” eventuais variações nas entradas
• Para Ck=1 ➨ funcionamento normal (portas de entrada habilitadas)
Sensível à Nível
Flip-Flop RS
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Flip-flop RS
FF RS sensível à nível: comportamento
Ck
R
S
Q
1
1
Estado Proibido
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Circuitos Sequenciais Síncronos
l Circuitos Sequenciais Síncronos:
– Em um sistema sequencial completo, que contém vários componentes digitais síncronos, as entradas de alguns deles podem ser ligadas às saídas de outros componentes;
– Todos eles devem seguir o mesmo pulso de clock;
– Para que a resposta final do sistema seja confiável, é necessário que cada circuito execute uma operação por ciclo do clock.
![Page 33: Flip-Flop – Parte 1 · 2017. 11. 27. · Latch RS Latch RS Mantém o estado anterior R = Reset (nível lógico 0) S = Set (nível lógico 1) Diagramas de Tempo de circuitos combinacionais](https://reader033.vdocuments.mx/reader033/viewer/2022051605/6010b3fccece8241bc099188/html5/thumbnails/33.jpg)
Circuitos Sequenciais Síncronos
l Circuitos Sequenciais Síncronos:
– Nesse caso, é necessário saber o momento exato da variação do valor de saída de cada componente, ou seja, é necessário que as mudanças sejam sincronizadas com o clock do sistema;
– Se o flip-flop for sensível à nível, ele fica “transparente” à mudanças de estado na entrada durante todo o ½ período do clock, e a saída pode variar durante esse tempo, fazendo com que a sincronização não seja perfeita.
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Flip-flop RS
FF RS sensível à nível: comportamento
Ck
R
S
Q
Não houve sincronização!
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Soluções para sincronização dos os FF síncronos
– Flip-Flops Mestre-Escravo – Flip-Flops Sensíveis à borda
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FLIP-FLOP Mestre-Escravo – Resolve o problema de sincronização fazendo
com que o FF não altere a saída durante o ½ período do clock;
– A mudança na saída só pode ocorrer na transição do pulso de clock, e mantém a saída em estado de memória até a próxima transição;
– Consiste em dois FFs individuais interligados
de modo que um seja o mestre (master) e o outro o escravo (slave).
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S
R
Q1
Q1
Ck S
R
Q
Q Ck
Mestre Escravo
FLIP-FLOP Mestre-Escravo
• A saída Q (escravo) copia o valor de Q1 (mestre) na transição do pulso de clock;
• Só pode ocorrer os estados Set ou Reset na saída, do escravo, pois na entrada dele só poderá ocorrer (S = 1 e R = 0) ou (S = 0 e R = 1).
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FF RS Mestre-escravo S
R
Q
Q
Q1
Q1
Ck
Mestre Escravo
S
R
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FF RS Mestre-escravo: comportamento
Ck
R
S
(Mestre) Q1
(Escravo) Q
• A saída Q (escravo) copia o valor de Q1 (mestre) no momento da descida do pulso de clock;
• O valor da saída é mantido durante todo o período do clock (memória), e só pode variar na transição de descida do clock (sincronismo).
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SINCRONISMO Ck
(Escravo) Q
Observe o sincronismo entre o pulso de clock e a saída do FF
![Page 41: Flip-Flop – Parte 1 · 2017. 11. 27. · Latch RS Latch RS Mantém o estado anterior R = Reset (nível lógico 0) S = Set (nível lógico 1) Diagramas de Tempo de circuitos combinacionais](https://reader033.vdocuments.mx/reader033/viewer/2022051605/6010b3fccece8241bc099188/html5/thumbnails/41.jpg)
Problema com o FF Mestre-Escravo
• Apesar de garantir que o estado de saída só se altere na borda de descida do pulso de clock, durante o ½ período positivo do clock, o estado do FF mestre pode alterar, resultando em operação imprevisível na saída;
• Assim, para um perfeito sincronismo, é necessário garantir que as estradas sejam mantidas extremamente estáveis durante todo o período do clock;
• Por isso, atualmente, o FF Mestre/Escravo tornou-se obsoleto, e foram substituídos por FF disparados por borda.
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FIM