fjdl7202-001-02fjdl7202-001-02 ml7202-001 3/70 端子接続（上面図） 64...

FJDL7202-001-02発行日： 2004 年 10 月 1 日

ML7202-001 2 CHANNEL MULTI FUNCTION ADPCM TRANSCODER with ECHO CANCELLER

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■ 概要 ML7202-001 は、PHS（Personal Handyphone System）用に開発された LSI で、送受信 2 チャンネルに対応

しています。送受信 1 チャンネルには、回線エコーキャンセラ、全二重 ADPCM トランスコーダを内蔵してい

ます。また、DTMF トーン、単一トーンの発生、トーン検出、送受データのミュート及びゲイン・コントール、

VOX 機能等を備えており、PHS システムに適な LSI です。 ■ 特長

単一 3.3V 電源動作（DVDD1,2,AVDD: 3.0～3.6 V） ADPCM 方式： ITU-T 勧告 G.726（32kbps）方式内蔵 PCM インタフェース符号形式： ITU-T 勧告 G.711（64kbps）方式, -law/A-law 選択可能回線エコーキャンセラ内蔵エコー消去量： 30ｄB（typ.）ホワイトノイズ消去可能なエコー遅延時間： 64mS（max）シリアル ADPCM、PCM 伝送レート： 64kbps～2048kbps デジタルインタフェース同期形式：Long Frame Sync 形式タイムスロットアサイメント機能 -law/A-law 設定：32 スロット対応（BCLK 設定：2.048MHz 外部入力時）送受ミュート機能、送受プログラマブルゲイン設定 DTMF トーン、単一トーン・ジェネレータ内蔵トーン検出機能 2100Hz ＊検出周波数変更可能 VOX 機能内蔵送信側：有音/無音検出機能受信側：無音時背景雑音発生機能パラレル・マイコンインタフェースによる制御マスタークロック周波数： 19.2MHz ハードウェア、ソフトウェアパワーダウン可能動作温度範囲（推奨動作条件）： -40℃～+85℃ パッケージ： 64 ピンプラスチック TQFP（TQFP64-P-1010-0.50-K） (製品名 : ML7202-001TB)

FJDL7202-001-02

ML7202-001

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■ ブロック図

ADPCM トランスコーダ

（チャンネル1）

Echo Canceller （チャンネル2）

Line AdaptiveFIR Filter (LAFF)

Power Calc

Howling Detector

Double Talk Det

Center Clip

ATTrL2GainL2

ATTsL2GPADL2

LPADL2

SinL2 SoutL2

RoutL2 RinL2

ADPCM CODER1

ADPCM DECODER1

Noise Gen2

Voice Det.

Tone Gen2(DTMF etc.)

I/O Controller

P/S & S/P

P/S

& S

/PT

imin

g G

en.

P/S

& S

/PT

imin

g G

en.

PC

MA

DO

2

PC

MA

DI2

PC

MA

CO

2

PC

MA

CI2

PCMLNO2

PCMLNI2

IS2

IR2

BCLKA

SYNCA

BCLKL

SYNCL

ATTtgtx2ATTtgrx2

VOXI1

VOXO1

P/S

& S

/P

PCMLNI1

PCMLNO1

Echo Canceller （チャンネル1）

Line AdaptiveFIR Filter (LAFF)

Power Calc

Howling Detector

Double Talk Det

Center Clip

ATTrL1GainL1

ATTsL1

GPADL1LPADL1

SinL1 SoutL1

RoutL1 RinL1

Tone Gen1(DTMF etc.)

ATTtgtx1ATTtgrx1

Voice Det.

Noise Gen1

I/O Controller

P/S & S/P

PC

MA

DO

1

PDN

/RST

PC

MA

CO

1

PC

MA

CI1

ADPCM トランスコーダ

（チャンネル2）

ADPCM CODER2

ADPCM DECODER2

P/S

& S

/P

IS1

IR1

VOXI2

VOXO2

MC

U I/

F

MTYPE

CS

RD

WR

A4-0

D7-0

INT

VREF Test I/F

TS

TI0

-9SG

5

8

10

VBG

VOUT1-2

DGND1-2

DVDD1-2

AGND

AVDD

Clock Generator

PC

MA

DI1

MC

K

Tone Det.

Tone Det.

Tone Det.

Tone Det.

TX

_MU

TE

1

RX

_MU

TE

1

TX

_MU

TE

2

RX

_MU

TE

2

FJDL7202-001-02

ML7202-001

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■ 端子接続（上面図）

64 ピンプラスチック TQFP

D0

D2

D3

D4

WR

AGND

D1

DGND1

RD

CS

PDN/RST

TSTI7

TS

TI8

SY

NC

A

VO

XO

1

VO

XI1

SG

AV

DD

TS

TI1

TS

TI2

IS1

IR1

TS

TI3

TS

TI4

TS

TI5

INT

VO

UT

2

DV

DD

2PCMLNI1

PCMLNO1

PCMACI2

TSTI9

PCMACO1

PCMADI1

PCMADO2

SYNCL

BCLKL

DGND2

A1

TS

TI6

VO

UT

1

DV

DD

1

VB

G

A4

A3

A2

A0

27 2825 2617 18 19 20 29 3021 22 23 24 3231

43

42

41

40

39

48

47

46

45

44

38

37

36

35

34

33

6

7

8

9

10

1

2

3

4

5

11

12

13

14

15

16

54 5356 5564 63 62 61 52 5160 59 58 57 4950M

TY

PE

TS

TI0

IS2

IR2

VO

XO

2

VO

XI2

PCMADO1

PCMACO2

PCMLNO2

PCMLNI2

PCMACI1

PCMADI2

D5

D6

D7

BC

LKA

MCK

FJDL7202-001-02

ML7202-001

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■ 端子機能説明

端子

番号端子名 I/O

PDN/RST

=”0” 機能

1 DGND1 －－デジタル用グランド端子です。 2 D0 I/O I 3 D1 I/O I 4 D2 I/O I 5 D3 I/O I 6 D4 I/O I 7 D5 I/O I 8 D6 I/O I 9 D7 I/O I

コントロールレジスタのアクセス用データ入出力端子です。

本 LSI 内部には 32 バイトのコントロールレジスタが用意されており、外部

マイコンより WR, RD, CS 端子を用いてデータのリード/ライトを行います。

電気的特性マイコンインタフェースタイミングを参照してください。

10 WR I I コントロールレジスタのアクセス用ライトイネーブル入力端子です。

11 RD I I

コントロールレジスタのアクセス用リードイネーブル入力端子です。この端子は、MTYPE 端子が、デジタル”0”の時に有効となり、デジタル”

1”の時には、無効となります。無効時には、デジタル”1”に固定してくださ

い。 12 CS I I コントロールレジスタのアクセス用チップセレクト入力端子です。

13 PDN/RST I “0”

パワーダウン及びリセット制御入力端子です。デジタル”0”でこの LSI はパ

ワーダウン状態になります。この時、コントロールレジスタの各ビット、内部

データメモリ、エコーキャンセラ内係数、及び ADPCM 内係数はリセットさ

れます。通常動作時にはこの端子をデジタル“1”に設定してください。このリセット制

御は、本端子の負論理とコントロールレジスタの CR0-B7（SPDN）との ORにより処理されますので、この端子を使用する時は CR0-B7（SPDN）をデ

ジタル“0”にしてください。

なお、電源投入時は、デジタル電源（DVDD1, DVDD2）及びアナログ電源

（AVDD）が 90%以上の電位が確認された後、マスタクロックを入力した状

態から本端子を 250μs 以上デジタル“0”としてください。タイミングチャー

トのリセット機能を参照してください。また、マスタクロックの入力（20 発 min.）と本端子の 250μs 以上のデジタル“0”の双方の条件が満たされる

以前の状態では、本データシート規定の仕様が満足されない場合がござ

いますのでご注意ください。

14 TSTI7 I I テスト用入力端子です。デジタル “0”に固定してください。

15 MCK I I マスタクロック入力端子です。入力周波数は、19.2MHz です。またマスタク

ロックは、SYNCL、SYNCA、BCLKL、BCLKA と非同期でもかまいませ

ん。 16 AGND - - アナログ用グランド端子です。

17 SG O “0”

LSI 内部アナログ信号グランド電位の出力端子です。出力電圧値は、約

1.4 V です。AGND 端子との間にバイパスコンデンサ 10 F と 0.1 F（セラ

ミックタイプ）を入れてください。なお、本出力をアナログ信号グランド電位として直接使用することはできま

せん。使用する場合は、必ずバッファを挿入してください。 18 AVDD - - アナログ用 + 3.3 V 電源端子です。

19 VOXO1 O “0”

チャンネル 1 の送信側 VOX 機能用出力端子です。この端子はコントロー

ルレジスタの CR21-B7（VOX_ON1）がデジタル“1”で有効になります。送

信信号のパワーを検出し有音/無音状態を識別します。有音の時この端子

にはデジタル“1”が、無音の時にはデジタル“0”が出力されます。識別する

閾値の設定は、コントロールレジスタの CR21-B6、B5（VOX_ON_LVL11, VOX_ON_LVL01）を用いて行います。また、この信号はコントロールレジ

スタの CR5-B2（VOX_OUT1）にも出力されます。VOX 機能のタイムチャ

ートを図4に示します。なお、送信信号とはPCMLNI1端子入力信号です。

FJDL7202-001-02

ML7202-001

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端子

番号端子名 I/O PDN/RST

=”0” 機能

20 VOXI1 I I

チャンネル 1 の受信側（回線エコーキャンセラ RinL1 側）VOX 機能用入力

端子です。この端子はコントロールレジスタの CR21-B7（VOX_ON1）が

デジタル“1”で有効になります。デジタル“1”は有音状態を表し通常の受信

信号処理を行います。また、デジタル“0”は無音状態を表し本 LSI 内部で

発生される背景雑音が出力されます。この背景雑音の大きさはコントロー

ルレジスタ CR21-B1,B0（RX_NOISE_LVL11, RX_NOISE_LVL01）を用

いて設定します。本端子は、CR21-B2(VOX_IN1)と内部で OR を取り処

理されていますので端子を使用する場合は CR21-B2(VOX_IN1)をデジタ

ル”0”に設定してください。

21 VOXO2 O “0”

チャンネル 2 の送信側 VOX 機能用出力端子です。この端子はコントロー

ルレジスタ CR22-B7（VOX_ON2）がデジタル“1”で有効になります。送信

信号のパワーを検出し有音/無音状態を識別します。有音の時この端子に

はデジタル“1”が、無音の時にはデジタル“0”が出力されます。識別する閾

値の設定はコントロールレジスタ CR22-B6、B5（VOX_ON_LVL12, VOX_ON_LVL02）を用いて行います。また、この信号はコントロールレジ

スタ CR5-B6（VOX_OUT2）にも出力されます。VOX 機能のタイムチャー

トを図 4 に示します。なお、送信信号とは PCMLNI2 端子入力信号です。

22 VOXI2 I I

チャンネル 2 の受信側（回線エコーキャンセラ RinL2 側）VOX 機能用入力

端子です。この端子はコントロールレジスタの CR22-B7（VOX_ON2）が

デジタル“1”で有効になります。デジタル“1”は有音状態を表し通常の受信

信号処理を行います。また、デジタル“0”は無音状態を表し本 LSI 内部で

発生される背景雑音が出力されます。この背景雑音の大きさはコントロー

ルレジスタ CR22-B1,B0（RX_NOISE_LVL12, RX_NOISE_LVL02）を用

いて設定します。本端子は、CR22-B2(VOX_IN2)と内部で OR を取り処

理されていますので端子を使用する場合は CR22-B2(VOX_IN2)をデジタ

ル”0”に設定してください。

23 INT O “1”

割り込み要求出力端子です。各チャンネルにある送受信トーン検出器に

2100Hz（初期値）のトーン信号を検出した場合に割込みが発生します。ま

た、2100Hz（初期値）のトーン検出している状態から非検出になった場合

に割り込みを発生します。割込み要因が発生した場合には、約 0.7s の

間デジタル”0”を出力します。割込み要因が変化していない状況では、デ

ジタル”1”を出力します。コントロールレジスタ（CR4-B3～B0）を読み出す

ことにより、検出されたチャンネル、経路（送信側/受信側）を確認すること

ができます。 24 TSTI8 I I テスト用入力端子です。デジタル “0”に固定してください。

25 BCLKA I I ADPCM データ（IS1, IS2, IR1, IR2）用のシフトクロック入力端子です。周

波数は 64～2048 kHz です。

26 SYNCA I I ADPCM データ用 8 kHz 同期信号入力端子です。この信号は BCLKA 信

号と同期していなければなりません。また、この信号は ADPCM データの

MSB の位置を示します。

FJDL7202-001-02

ML7202-001

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端子


=”0” 機能

27 IR1 I I

チャンネル 1 の受信側 ADPCM 信号入力端子です。本端子の信号入力

は、CR0-B3（IOSEL）が、デジタル”1”の時に PCMADO1 端子へ出力さ

れ、デジタル”0”の時には、PCMLNO1 端子へ出力されます。この

ADPCM 信号は、SYNCA に同期して BCLKA の立ち下がりでシフトされ

MSB から入力されます。本端子は、コントロールレジスタの CR2-B7（CONTA1）がデジタル“1”の時は 8 ビット入力となり、ADPCM トランスコーダをスルーしてデータ処理さ

れます。また、コントロールレジスタの CR2-B5（DTHR1）がデジタル“1”の時、CR0-B3（IOSEL）で設定された出力端子は、4ビット出力となり、4ビッ

ト入力データがそのまま出力されます。なお、CR2-B5（DTHR1）をデジタル”1”に設定した時は、MUTE 機能は無

効となり、CR2-B7（CONTA1）をデジタル“1”に設定しても 8 ビット入力に

はなりませんのでご注意ください。

28 IR2 I I

チャンネル 2 の受信側 ADPCM 信号入力端子です。本端子の信号入力

は、CR0-B3（IOSEL）が、デジタル”1”の時に PCMADO2 端子へ出力さ

れ、デジタル”0”の時には、PCMLNO2 端子へ出力されます。この

ADPCM 信号は、SYNCA に同期して BCLKA の立ち下がりでシフトされ

MSB から入力されます。本端子は、コントロールレジスタの CR3-B7（CONTA2）がデジタル“1”の時は 8 ビット入力となり、ADPCM トランスコーダをスルーしてデータ処理さ

れます。また、コントロールレジスタの CR3-B5（DTHR2）がデジタル“1”の時、CR0-B3（IOSEL）で設定された出力端子は、4ビット出力となり、4ビッ

ト入力データがそのまま出力されます。なお、CR3-B5（DTHR2）をデジタル”1”に設定した時、MUTE 機能は無効

となり、CR3-B7（CONTA2）をデジタル“1”に設定しても8ビット入力にはな

りませんのでご注意ください。

29 IS1 O Hi-Z

チャンネル 1 の送信側 ADPCM 信号出力端子です。本端子は、CR0-B3（IOSEL）が、デジタル”1”の時に PCMADI1 端子からの入力が出力され、

デジタル”0”の時には、PCMLNI1 端子からの入力が出力されます。この

ADPCM 信号は、BCLKA、SYNCA の立ち上がりに同期して MSB から順

に出力され、ADPCM 出力の 4 ビット以外の時間では、ハイ・インピーダン

スになります。また、パワーダウン/リセット時、イニシャルモード時にも、ハ

イ・インピーダンスになります。本端子は、コントロールレジスタの CR2-B7（CONTA1）がデジタル“1”の時、8 ビット出力となり、ADPCM トランスコーダをスルーしたデータが出力

され、8 ビット出力以外の時間では、ハイ・インピーダンスになります。ま

た、コントロールレジスタの CR2-B5（DTHR1）がデジタル“1”の時、

CR0-B3（IOSEL）で設定された入力端子からの 4 ビット入力データがその

まま本端子より出力され、4 ビット出力以外の時間は、ハイ・インピーダン

スになります。なお、CR2-B5（DTHR1）をデジタル“1” に設定した場合は、MUTE 機能

は無効となり、CR2-B7（CONTA1）をデジタル“1”に設定しても 8 ビット出

力にはなりませんのでご注意ください。

FJDL7202-001-02

ML7202-001

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端子


=”0” 機能

30 IS2 O Hi-Z

チャンネル 2 の送信側 ADPCM 信号出力端子です。本端子は、CR0-B3（IOSEL）が、デジタル”1”の時に PCMADI2 端子からの入力が出力され、

デジタル”0”の時には、PCMLNI2 端子からの入力が出力されます。この

ADPCM 信号は、BCLKA、SYNCA の立ち上がりに同期して MSB から順

に出力され、ADPCM 出力の 4 ビット以外の時間では、ハイ・インピーダン

スになります。また、パワーダウン/リセット時、イニシャルモード時にもハイ

・インピーダンスになります。本端子は、コントロールレジスタの CR3-B7（CONTA2）がデジタル“1”の時、8 ビット出力となり、ADPCM トランスコーダをスルーしたデータが出力

され、8 ビット出力以外の時間では、ハイ・インピーダンスになります。ま

た、コントロールレジスタの CR3-B5（DTHR2）がデジタル“1”の時、

CR0-B3（IOSEL）で設定された入力端子からの 4 ビット入力データがその

まま本端子より出力され、4 ビット出力以外の時間は、ハイ・インピーダン

スになります。なお、CR3-B5（DTHR2）をデジタル“1” に設定した場合は、MUTE 機能


力にはなりませんのでご注意ください。 31 DVDD2 - - デジタル用+3.3V 電源端子です。

32 VOUT2 O 約 2.6V レギュレータ出力端子です。出力電圧値は、約 2.6V です。 DGND2 端子との間にバイパスコンデンサ 10 F と 0.1 F を入れてくださ

い。 33 DGND2 - - デジタル用グランド端子です。

34 PCMADO1 O Hi-Z

チャンネル１の PCM 信号出力端子です。本端子は、CR0-B3（IOSEL）

が、デジタル”1”の時に端子が有効となり、デジタル”0”の時には、ハイ・イ

ンピーダンスとなります。この PCM 信号は、BCLKL、SYNCL の立ち上が

りに同期して MSB から順に出力され、8 ビット以外の時間では、ハイ・イン

ピーダンスになります。また、パワーダウン/リセット時、イニシャルモード時

にもハイ・インピーダンスになります。本端子は、コントロールレジスタの CR2-B5（DTHR1）がデジタル“1”の時、4 ビット出力となり、IR1 端子からの 4 ビット入力データがそのまま出力

され、4 ビット以外の時間では、ハイ・インピーダンスになります。コントロー

ルレジスタの CR2-B7（CONTA1）がデジタル”1”の時には、ADPCM トラン

スコーダがスルーモードとなり、IR1 端子からの 8 ビット入力データがその

まま出力され、8 ビット以外の時間では、ハイ・インピーダンスになります。

なお、CR2-B5（DTHR1）をデジタル“1” に設定した場合は、MUTE 機能


力にはなりませんのでご注意ください。

FJDL7202-001-02

ML7202-001

8/70

端子


=”0” 機能

35 PCMADO2 O Hi-Z

チャンネル 2 の PCM 信号出力端子です。本端子は、CR0-B3（IOSEL）

が、デジタル”1”の時に端子が有効となり、デジタル”0”の時には、ハイ・イ

ンピーダンスとなります。この PCM 信号は、BCLKL、SYNCL の立ち上が

りに同期して MSB から順に出力され、8 ビット以外の時間では、ハイ・イン

ピーダンスになります。また、パワーダウン/リセット時、イニシャルモード時

にもハイ・インピーダンスになります。本端子は、コントロールレジスタの CR3-B5（DTHR2）がデジタル“1”の時

4 ビット出力となり IR2 端子からの 4 ビット入力データがそのまま出力さ

れ、4 ビット出力以外の時間では、ハイ・インピーダンスになります。コント

ロールレジスタの CR3-B7（CONTA2）がデジタル”1”の時には、ADPCMトランスコーダがスルーモードとなり、IR2 端子からの 8 ビット入力データが

そのまま出力され、8 ビット出力以外の時間では、ハイ・インピーダンスに

なります。なお、CR3-B5（DTHR2）をデジタル“1” に設定した場合は、

MUTE 機能は無効となり、CR3-B7（CONTA2）をデジタル“1”に設定して

も 8 ビット出力にはなりませんのでご注意ください。

36 PCMACO1 O Hi-Z

チャンネル 1 の回線エコーキャンセラの PCM 信号出力端子です。本端子

は、CR0-B3（IOSEL）が、デジタル”1”の時に端子が有効となり、デジタ

ル”0”の時には、ハイ・インピーダンスとなります。PCM 信号は、BCLKL、

SYNCL の立ち上がりに同期して MSB から順に出力され、8 ビット出力以

外の時間では、ハイ・インピーダンスになります。また、パワーダウン/リセ

ット時、イニシャルモード時にもハイ・インピーダンスになります。本端子は、コントロールレジスタの CR2-B5（DTHR1）がデジタル“1”の時、4 ビット全系スルーモードとなり、回線エコーキャンセラ、VOX 機能、ト

ーン検出器は無効となります。PCMLNI1 端子からの 4 ビット入力データ

は、そのまま出力され、4 ビット出力以外の時間では、ハイ・インピーダン

スになります。なお、CR2-B5（DTHR1）をデジタル“1”にした場合、CR2-B7（CONTA1）

をデジタル“1”に設定しても 8 ビット出力にはなりませんのでご注意くださ

い。

37 PCMACO2 O Hi-Z

チャンネル 2 の回線エコーキャンセラの PCM 信号出力端子です。本端子

は、CR0-B3（IOSEL）が、デジタル”1”の時に端子が有効となり、デジタ

ル”0”の時には、ハイ・インピーダンスとなります。PCM 信号は、BCLKL、

SYNCL の立ち上がりに同期して MSB から順に出力され、8 ビット出力以

外の時間では、ハイ・インピーダンスになります。また、パワーダウン/リセ

ット時、イニシャルモード時にもハイ・インピーダンスになります。本端子は、コントロールレジスタの CR3-B5（DTHR2）がデジタル“1”の時、4 ビット全系スルーモードとなり、回線エコーキャンセラ、VOX 機能、ト

ーン検出器は無効となります。PCMLNI2 端子からの 4 ビット入力データ

がそのまま出力され、4 ビット出力以外の時間では、ハイ・インピーダンス

になります。なお、CR3-B5（DTHR2）をデジタル“1”にした場合、CR3-B7（CONTA2）

をデジタル“1”に設定しても 8 ビット出力にはなりませんのでご注意くださ

い。

FJDL7202-001-02

ML7202-001

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端子


=”0” 機能

38 PCMLNO1 O Hi-Z

チャンネル 1 の回線エコーキャンセラの PCM 信号出力端子です。この

PCM信号は、BCLKL、SYNCLの立ち上がりに同期してMSBから順に出

力され、PCM 出力の 8 ビット以外の時間ではハイ・インピーダンスになり

ます。また、パワーダウン/リセット時、イニシャルモード時にもハイ・インピ

ーダンスになります。コントロールレジスタの CR2-B5（DTHR1）がデジタル“1”の時、4 ビット全

系スルーモードとなり、回線エコーキャンセラ、VOX 機能、トーン検出器は

無効となります。CR0-B3（IOSEL）で設定された入力端子からの 4 ビット

入力データがそのまま出力され、4 ビット出力以外の時間では、ハイ・イン

ピーダンスになります。なお、CR2-B5（DTHR1）をデジタル“1”、CR3-B7（CONTA2）をデジタル

“1”に設定しても 8 ビット出力にはなりませんのでご注意ください。

39 PCMLNO2 O Hi-Z

チャンネル 2 の回線エコーキャンセラの PCM 信号出力端子です。この

PCM信号は、BCLKL、SYNCLの立ち上がりに同期してMSBから順に出

力され、PCM 出力の 8 ビット以外の時間ではハイ・インピーダンスになり

ます。また、パワーダウン/リセット時、イニシャルモード時にもハイ・インピ

ーダンスになります。コントロールレジスタの CR3-B5（DTHR2）がデジタル“1”の時、4 ビット全

系スルーモードとなり、回線エコーキャンセラ、VOX 機能、トーン検出器は

無効となります。CR0-B3（IOSEL）で設定された入力端子からの 4 ビット

入力データがそのまま出力され、4 ビット出力以外の時間では、ハイ・イン

ピーダンスになります。なお、CR3-B5（DTHR2）をデジタル“1”、CR3-B7（CONTA2）をデジタル

“1”に設定しても 8 ビット出力にはなりませんのでご注意ください。 40 TSTI9 I I テスト用入力端子です。デジタル “0”に固定してください。

41 PCMLNI1 I I

チャンネル 1 の回線エコーキャンセラの PCM 信号入力端子です。この

PCM 入力信号は、BCLKL の立ち下がりでシフトされ MSB から入力され

ます。PCM データの先頭（MSB）は SYNCL の立ち上がりで識別されま

す。またコントロールレジスタの CR2-B5（DTHR1）がデジタル“1”の時は、

4 ビット入力となり、入力データは CR0-B3（IOSEL）で設定された出力端

子にそのまま出力されます。

42 PCMLNI2 I I

チャンネル 2 の回線エコーキャンセラの PCM 信号入力端子です。この

PCM 入力信号は、BCLKL の立ち下がりでシフトされ MSB から入力され

ます。PCM データの先頭（MSB）は SYNCL の立ち上がりで識別されま

す。またコントロールレジスタの CR3-B5（DTHR2）がデジタル“1”の時は、

4 ビット入力となり、入力データは CR0-B3（IOSEL）で設定された出力端

子にそのまま出力されます。

43 PCMACI1 I I

チャンネル 1 の回線エコーキャンセラの PCM 信号入力端子です。この端

子は、CR0-B3（IOSEL）が、デジタル”1”の時に端子入力が有効となり、デ

ジタル”0”の時には、端子入力が無効となります。端子入力が無効の時に

は、デジタル”0”またはデジタル”1”に固定してください。PCM 入力信号は、

BCLKL の立ち下がりでシフトされ MSB から入力されます。PCM データの

先頭（MSB）は SYNCL の立ち上がりで識別されます。コントロールレジス

タの CR2-B5（DTHR1）がデジタル“1”の時は 4 ビット入力となり、

PCMLNO1 端子へ 4 ビット入力がそのまま出力されます。

FJDL7202-001-02

ML7202-001

10/70

端子


=”0” 機能

44 PCMACI2 I I

チャンネル 2 の回線エコーキャンセラの PCM 信号入力端子です。この端

子は、CR0-B3(IOSEL)が、デジタル”1”の時に端子入力が有効となり、デ

ジタル”0”の時には、端子入力が無効となります。端子入力が無効の時に

は、デジタル”0”またはデジタル”1”に固定してください。PCM 入力信号は、

BCLKL の立ち下がりでシフトされ MSB から入力されます。PCM データの

先頭（MSB）は SYNCL の立ち上がりで識別されます。コントロールレジス

タの CR3-B5（DTHR2）がデジタル“1”の時は 4 ビット入力となり、

PCMLNO2 端子へ 4 ビット入力がそのまま出力されます。

45 PCMADI1 I I

チャンネル１の PCM 信号入力端子です。この端子は、CR0-B3(IOSEL)がデジタル”1”の時に端子入力が有効となり、デジタル”0”の時には、端子

入力が無効となります。端子入力が無効の時には、デジタル”0”またはデ

ジタル”1”に固定してください。PCM 入力信号は、BCLKL の立ち下がりで

シフトされ MSB から入力されます。PCM データの先頭（MSB）は SYNCLの立ち上がりで識別されます。コントロールレジスタの CR2-B5（DTHR1）

がデジタル“1”の時は 4 ビット入力となり、IS1 端子へ 4 ビット入力がそのま

ま出力されます。コントロールレジスタ CR2-B7（CONTA1）が、デジタ

ル”1”の時には、ADPCM トランスコーダがスルーモードとなり、8 ビット入

力がそのまま IS1 端子へ出力されます。

46 PCMADI2 I I

チャンネル 2 の PCM 信号入力端子です。この端子は、CR0-B3(IOSEL)がデジタル”1”の時に端子入力が有効となり、デジタル”0”の時には、端子

入力が無効となります。端子入力が無効の時には、デジタル”0”またはデ

ジタル”1”に固定してください。PCM 入力信号は、BCLKL の立ち下がりで

シフトされ MSB から入力されます。PCM データの先頭（MSB）は SYNCLの立ち上がりで識別されます。コントロールレジスタの CR3-B5（DTHR2）

がデジタル“1”の時は 4 ビット入力となり、IS2 端子へ 4 ビット入力がそのま

ま出力されます。コントロールレジスタ CR3-B7(CONTA2)が、デジタル”1”の時には、ADPCM トランスコーダがスルーモードとなり、8 ビット入力がそ

のまま IS2 端子へ出力されます。

47 BCLKL I I

PCM データ（PCMLNO1/PCMLNI1, PCMACO1/PCMACI1, PCMADO1/PCMADI1, PCMLNO2/PCMLNI2, PCMACO2/PCMACI2, PCMADO2/PCMADI2）用のシフトクロック入力端子です。入力周波数は 64～2048kHz です。

48 SYNCL I I PCM データ用 8 kHz 同期信号入力端子です。この信号は BCLKL 信号と

同期していなければいけません。 49 TSTI0 I I テスト用入力端子です。デジタル “0”に固定してください。

50 MTYPE I I

マイコンインタフェース選択端子です。デジタル“0”は RD、WR 独立制御方

式、デジタル“1”は RD、WR 共用（R/W）制御方式になります。本端子をデジタル”1”とする場合、RD 端子はデジタル”1”に固定してくださ

い。 51 TSTI1 I I 52 TSTI2 I I 53 TSTI3 I I 54 TSTI4 I I 55 TSTI5 I I

テスト用入力端子です。デジタル “0”に固定してください。

FJDL7202-001-02

ML7202-001

11/70

端子


=”0” 機能

56 A0 I I 57 A1 I I 58 A2 I I 59 A3 I I 60 A4 I I

コントロールレジスタのアクセス用アドレス入力端子です。

61 VBG O 約 1.2V レギュレータ基準電圧出力端子です。出力電圧値は約 1.2 V です。 DGND1 端子との間にバイパスコンデンサ 150pF を入れてください。

62 DVDD1 - - デジタル用+3.3V 電源端子です。

63 VOUT1 O 約 2.6V レギュレータ出力端子です。出力電圧値は、約 2.6V です。 DGND1 端子との間にバイパスコンデンサ 10 F と 0.1 F を入れてくださ

い。 64 TSTI6 I I テスト用入力端子です。デジタル “0”に固定してください。

FJDL7202-001-02

ML7202-001

12/70

(64ms) (64ms)

(e)

(e) (f)

(f)

(a)

(a)

(b)

(b)

(d)

(d)(c)

(c)(c) (d)

(a) (b)

(d)(c)

(b)(a)

チャンネル1

エコーキャンセラ(64ms)

PCMLNO1

PCMLNI1 入力制御

出力制御

SYNCL, BCLKL

PCMACO1

PCMACI1

PCMADO1

PCMADI1

IS1

IR1

チャンネル1

ADPCM

トランスコーダ

入力制御

出力制御

入力制御

出力制御

入力制御

出力制御

チャンネル2


入力制御

出力制御

チャンネル2

ADPCM


入力制御

出力制御

入力制御

出力制御

入力制御

出力制御

SYNCA, BCLKA

PCMLNO2

PCMLNI2

PCMACO2

PCMACI2

PCMADO2

PCMADI2

IS2

IR2

IOSEL(CR0-B3)=0

制御(a)：CONTA1(チャンネル1 ADPCM スルー制御）…CR2-B7

制御(b)：CONTA2(チャンネル2 ADPCM スルー制御）…CR3-B7

制御(c)：DTHR1(チャンネル1 4bit 全系スルー制御）…CR2-B5

制御(d)：DTHR2(チャンネル2 4bit 全系スルー制御）…CR3-B5

制御(e)：LTHR1(チャンネル1 エコーキャンセラスルー制御)…CR27-B7

制御(f)：LTHR2(チャンネル2 エコーキャンセラスルー制御)…CR28-B7

チャンネル1 ADPCM CODEC

Time Slot設定：CR13-B4～B0チャンネル2 ADPCM CODEC

Time Slot設定：CR14-B4～B0

チャンネル1 PCM CODEC

Time Slot設定：CR11-B4～B0チャンネル2 PCM CODEC


(c)

(c)

(d)

(d)

"0" "0" "1""1"

"1" "1" "0""0"

"1"

"0"

"1"

"0"

"1"

"0"

"1"

"0"

"0" "1" "0""1"

"0" "0" "1""1"

注記： PCMACI1, PCMADI1, PCMACI2, PCMADI2 の入力端子は、デジタル"1"又はデジタル”0”に固定してください。 PCMACO1, PCMADO1, PCMACO2, PCMADO2 の出力は、ハイ・インピーダンスとなります。

図 1 信号入出力制御 1

FJDL7202-001-02

ML7202-001

13/70

(d)

(d)(c)

(c)

(e) (f)

(e) (f)

(a)

(c)

(c)

(a)

(b)

(d)

(d)

(b)

(a) (b)

(a) (b)

(d)(c)

(d)(c)

(d)

(d)

(c)

(c)

チャンネル2 PCM CODEC

Time Slot設定：CR12-B4～B0チャンネル1 PCM CODEC


チャンネル2 ADPCM CODEC

Time Slot設定：CR14-B4～B0チャンネル1 ADPCM CODEC


チャンネル1


PCMLNO1

PCMLNI1 入力制御

出力制御

SYNCL, BCLKL

PCMACO1

PCMACI1

PCMADO1

PCMADI1

IS1

IR1

チャンネル1

ADPCM


入力制御

出力制御

入力制御

出力制御

入力制御

出力制御

チャンネル2


入力制御

出力制御

チャンネル2

ADPCM


入力制御

出力制御

入力制御

出力制御

入力制御

出力制御

SYNCA, BCLKA

PCMLNO2

PCMLNI2

PCMACO2

PCMACI2

PCMADO2

PCMADI2

IS2

IR2

(c)

(c)

(c)

(c)

(d)

(d)

(d)

(d)

IOSEL(CR0-B3)=1

制御(a)：CONTA1(チャンネル1 ADPCM スルー制御）…CR2-B7

制御(b)：CONTA2(チャンネル2 ADPCM スルー制御）…CR3-B7

制御(c)：DTHR1(チャンネル1 4bit 全系スルー制御）…CR2-B5

制御(d)：DTHR2(チャンネル2 4bit 全系スルー制御）…CR3-B5

制御(e)：LTHR1(チャンネル1 エコーキャンセラスルー制御）…CR27-B7

制御(f)：LTHR2(チャンネル2 エコーキャンセラスルー制御）…CR28-B7

"1"

"0"

"1"

"0"

"1"

"0"

"1"

"0"

"1" "0" "1""0"

"1""0" "1" "0"

"1" "0""1""0"

"1""0""1" "0"

"1"

"0"

"1"

"0"

"1"

"0"

"1"

"0"

図 2 信号入出力制御 2

FJDL7202-001-02

ML7202-001

14/70

SYNCL/SYNCA

PCM多重

BCLKL/BCLKA

PCM(*1)　I/Oデータ

（DTHR1,DTHR2=0時）

（CONTA1,CONTA2=0時）

Time Slot 1 Time Slot 2 Time Slot 3 Time Slot 32 Time Slot 1

1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 1 2 3 41 2 3 4 5 6 7 8

1 2 3 4 1 2 3 4 1 2 3 4 1 2 3 4 1 2 3 4

IS1,IS2,IR1,IR2データ



1 2 3 4 1 2 3 4 1 2 3 4 1 2 3 4 1 2 3 4

1 2 3 4 1 2 3 4 1 2 3 4 1 2 3 4 1 2 3 4



（CONTA1,CONTA2=Don't Care）


（DTHR1,DTHR2=0）


1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 1 2 3 41 2 3 4 5 6 7 8

IS1,IS2,IR1,IR2データ

（DTHR1,DTHR2=0）


1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 1 2 3 41 2 3 4 5 6 7 8

IS1,IS2,IR1,IR2データ（DTHR1,DTHR2=1時）

（CONTA1,CONTA2=Don't Care）

注記：*1 PCMLNI1, PCMLNO1, PCMACI1, PCMACO1, PCMADI1, PCMADO1, PCMLNI2, PCMLNO2, PCMACI2, PCMACO2, PCMADI2, PCMADO2

図 3 PCM 多重/ADPCM 多重タイミング

有音有音無音無音無音

有音検出時間無音検出時間

(ハングオーバー時間)

tVOXONtVOXOFF

受信信号

エコーキャンセラ R inL1/RinL2(アナログイメージ)

VOXI1 / VOXI2端子

(b) 受信側VOX機能タイミングチャート

有音有音無音無音無音

再生信号時間内部背景雑音

発生時間

VOXO1 / VOXO2端子

送信信号PCMLNI1 / PCMLNI2端子(アナログイメージ)

(a) 送信側VOX機能タイミングチャート

＜送信側無音レベルインジケータ＞

VOX_MONI11/01(CR5:B1,B0)

VOX_MONI12/02(CR5:B5,B4)

無音レベル検出

内部処理遅延

tVOXOFF

無音検出時間

(ハングオーバー時間)

tVOXON

有音検出時間

無音レベル検出

内部処理遅延無音レベル検出

内部処理遅延

図 4 VOX 機能

FJDL7202-001-02

ML7202-001

15/70

ONガードタイマ

非検出内部検出信号（送信側）検出非検出

OFFガードタイマ

検出非検出非検出

ONガードタイマ OFFガードタイマ

内部検出信号（受信側）

TTDET1（CR4-B1）

/ TTDET2（CR4-B3）

RTDET1（CR4-B0） / RTDET2（CR4-B2）

INT端子出力

送信側入力信号 *1

（アナログイメージ）

受信側入力信号 *2

（アナログイメージ）

割込み信号出力区間

注記： *1 送信側入力端子：PCMLNI1, PCMLNI2 *2 受信側入力端子：PCMACI1, PCMACI2, IR1, IR2

図 5 トーン検出器機能

チャンネル1送信側TONE_A

TONE_B チャンネル1受信側

ATTtgtx1(CR16:B7-B4)

ATTtgrx1(CR16:B3-B0)（低群用）

（高群用）

CR17:B5CR17:B7

【TONE_GEN1】

TGEN_GAIN_H1(内部データメモリ)

TGEN_GAIN_L1(内部データメモリ)

CR17:B6

チャンネル2送信側TONE_C

TONE_D チャンネル2受信側

ATTtgtx2(CR18:B7-B4)

ATTtgrx2(CR18:B3-B0)（低群用）

（高群用）

CR19:B5CR19:B7

【TONE_GEN2】

TGEN_GAIN_H2(内部データメモリ)

TGEN_GAIN_L2(内部データメモリ)

CR19:B6

図 6 トーン・ジェネレータブロック図

FJDL7202-001-02

ML7202-001

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TONE_GEN1 及び TONE_GEN2 のトーン生成方法に相違ないため、TONE_GEN1 を例に説明する。

TGEN_GAIN_H1

FREQ_Aチャンネル1側

単一トーン出力

　(送信側）FIN/FOUT機能：OFF

FREQAFIN FOUT

TGEN_GAIN_H1

チャンネル1側

単一トーン出力

　（送信側）FIN/FOUT機能：ON

●単一トーン発生時（CR17-B7="0"）　- アナログイメージ -

TGEN_GAIN_L1

FREQ_A（TONE_A）

チャンネル1側

DTMFトーン出力

　（送信側）FIN/FOUT機能：OFF

FREQ_B

FIN FOUT

FREQ_B

●DTMF発生時（CR17-B7="1"）　- アナログイメージ -

TGEN_GAIN_H1

加算出力

TX_TONE_SEND1 "ON"

TGEN_GAIN_L1

FREQ_A

チャンネル1側

DTMFトーン出力

　（送信側）FIN/FOUT機能：ON

TGEN_GAIN_H1

加算出力

TX_TONE_SEND1 "OFF" TX_TONE_SEND1 "ON"TX_TONE_SEND1 "OFF"

TX_TONE_SEND1 "ON" TX_TONE_SEND1 "OFF"

（TONE_B）

TX_TONE_SEND1 "ON"TX_TONE_SEND1 "OFF"

（TONE_A）

（TONE_B）

注記：・FIN（フェードイン）/FOUT（フェードアウト）機能の初期値は、OFF です。・出力周波数の設定をコントロールレジスタ（CR17）を使用して変更した場合には、出力周波数の切り替わりで音切れ/異音が発生する

場合があります。・FIN（フェードイン）/FOUT（フェードアウト）機能を設定の場合、CR17-B6、及び、CR17-B5 の"0"への書き換えによりトーン出力停止設

定を行っても、トーン出力は、即座には止まず、ご設定のフェードアウト時間経過後に、漸く無音となります。従って、トーン出力停止時に

は、B7(トーン種設定)、及び B4～B0(周波数設定）は、出力中のものと同一の内容を上書きしながら、B6、及び、B5 を"0"に書き換えるこ

とをお勧めします。

図 7 トーン・ジェネレータ機能（TONE_GEN1）

FJDL7202-001-02

ML7202-001

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■ 絶対最大定格

項目記号条件定格値単位

電源電圧 VDD — -0.3 ~ +4.6 V

デジタル入力電圧 VDIN — -0.3 ~ VDD+0.3 V

保存温度 TSTG — –65 ~ +150 ℃

■ 推奨動作条件

(VDD = 3.0～3.6 V, Ta = –40～+85°C) 項目記号条件 Min. Typ. Max. 単位

電源電圧 VDD — 3.0 3.3 3.6 V 動作温度範囲 Ta — –40 — +85 °C 高レベル入力電圧 VIH 全デジタル入力端子 0.75×VDD — VDD+0.3 V 低レベル入力電圧 VIL 全デジタル入力端子 -0.3 — 0.22×VDD V デジタル入力立ち上がり時間 tir — 2 20 ns デジタル入力立ち下がり時間 tif

全デジタル入力端子 — 2 20 ns

デジタル出力負荷容量 CDL デジタル出力端子 — — 50 pFデジタル出力負荷抵抗（プルアップ抵抗）

RDL デジタル出力端子（オープンドレイン端子*1）

500 — — Ω

SG 用バイパスコンデンサ CSG SG-AGND 間 10+0.1 — — F VBG 用バイパスコンデンサ CVOUT VBG-DGND 間 150 — — pF

VOUT 用バイパスコンデンサ CVBG VOUT1-DGND1 間及び

VOUT2-DGND2 間 10+0.1 — — F

マスタクロック周波数 fMCK — –100 ppm 19.2 100 ppm MHzマスタクロック・デューティ比 DMCK MCK 40 50 60 % ビット・クロック周波数 fBCK BCLKL, BCLKA 64 — 2048 kHz同期信号周波数 *2 fSYNC SYNCL, SYNCA -1000 ppm 8 1000 ppm kHzクロック・デューティサイクル *3 DCK BCLKL, BCLKA 40 50 60 %

tBS BCLKL to SYNCL, BCKLA to SYNCA

100 — — ns 送受信同期タイミング

tSB SYNCL to BCLKL, SYNCA to BCLKA

100 — — ns

同期信号幅 tWS SYNCL, SYNCA 1 BCLK — 100 s PCM、ADPCM セットアップ時間 tDS — 100 — — ns PCM、ADPCM ホールド時間 tDH — 100 — — ns

*1：オープンドレイン端子：PCMLNO1,PCMLNO2,PCMADO1,PCMADO2,PCMACO1,PCMACO2,IS1,IS2 *2：SYNCL と SYNCA を異なるクロック源で生成する場合、リセット解除後は SYNCL、SYNCA の立ち上がりエッジのタイ

ミング関係（どちらの立ち上がりエッジが先か）を崩さないでください。 *3：デジタルインタフェース規格を満たせば、この規格を満足する必要はありません。

FJDL7202-001-02

ML7202-001

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■ 電気的特性

● 直流特性 (VDD = 3.0～3.6 V, Ta = –40～+85°C)

項目記号条件 Min. Typ. Max. 単位

電源電流 1 IDD1 動作時、無信号（VDD = 3.3 V 時） — 35 40 mA

電源電流 2 IDD2 パワーダウン時（VDD = 3.3 V 時、MCK 入力）

— 0.1 1.0 mA

IIH VIN = DVDD — 0.01 50 Aデジタル入力端子入力リーク電流 IIL VIN = 0.0 V -50 -0.01 — A

IOZH VIN = DVDD — 0.01 50 Aデジタル I/O 端子入力リーク電流 IOZL VIN = 0.0 V -50 -0.01 — A

高レベル出力電圧 VOH デジタル出力端子、入出力端子 IOH = 4.0 mA

2.35 — — V

低レベル出力電圧 VOL デジタル出力端子、入出力端子 IOL = -4.0 mA

— — 0.45 V

CIN1 入力端子 — 6 12 pF入力容量

CIN２入出力端子 — 10 20 pF

● アナログインタフェース (VDD = 3.0～3.6 V, Ta = –40～+85°C)


SG 出力電圧 VSG SG 1.30 1.4 1.50 V

● リセットタイミング


電源投入直後リセット信号時間 tFRST 電源電圧出力 90%以上 250 — — s

リセット信号幅 tRSTW — 1 — — s

リセット開始時間 tRSTS — 0 — 1 s

リセット終了時間 tRSTE — — — 200 ms

● デジタルインタフェース


tSDX 0 — 100 ns tXD1 0 — 100 ns tXD2 0 — 100 ns

デジタル出力遅延時間

PCM、ADPCM

インタフェース tXD3

RDL=500Ω, CDL=50pF

0 — 100 ns

FJDL7202-001-02

ML7202-001

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● マイコンインタフェース（WR、RD 端子独立制御）（VDD = 3.0～3.6 V, Ta = –40～+85°C）


アドレス&チップセレクト設定時間（対 WR ）

tCWS 10 — — ns

アドレス&チップセレクト設定時間（対 WR ）

tCWH 3 — — ns

WR パルス幅 tWW 20 — — ns データ入力設定時間 tDWS 15 — — ns データ入力保持時間 tDWH 5 — — ns アドレス&チップセレクト設定時間（対 RD ）

tCRS 10 — — ns

アドレス&チップセレクト設定時間（対 RD ）

tCRH 3 — — ns

RD パルス幅 tRW 20 — — ns データ出力遅延時間 tDOD — — 15 ns データ出力保持時間 tDOH 0 — — ns

CS ディセーブル時間 tCD

MTYPE = 0 CDL=50pF

10 — — ns

● マイコンインタフェース（WR、RD 端子共有制御）（VDD = 3.0～3.6 V, Ta = –40～+85°C）


アドレス設定時間（対 WR ） tWRWS 10 — — ns

アドレス設定時間（対 WR ） tWRWH 3 — — ns

WR パルス幅 tWRW 20 — — ns

アドレス設定時間（対 CS ） tCSWS 10 — — ns

アドレス設定時間（対 CS ） tCSWH 3 — — ns

CS パルス幅 tCSW 20 — — ns データ入力設定時間 tDWS 15 — — ns データ入力保持時間 tDWH 5 — — ns

アドレス設定時間（対 CS ） tCSRS 10 — — ns

アドレス設定時間（対 CS ） tCSRH 3 — — ns データ出力遅延時間 tDOD — — 15 ns データ出力保持時間 tDOH 0 — — ns

CS ディセーブル時間 tCD

MTYPE = 1 CDL=50pF

10 — — ns

FJDL7202-001-02

ML7202-001

20/70

● 交流特性（DTMF 及び単一トーン）（VDD = 3.0～3.6 V, Ta = –40～+85°C）


DfT1 DTMF トーン –1.5 — +1.5 % 周波数偏差

DfT2 単一トーン –1.5 — +1.5 % VTL DTMF（低群） –10 –8 –6 dBm0VTH

送信側トーン（ゲイン設定 –6dB） DTMF（高群）、単一トーン –8 –6 –4 dBm0

VRL DTMF（低群） –10 –8 –6 dBm0トーン基準出力レベル

VRH 受信側トーン（ゲイン設定 –6dB） DTMF（高群）、単一トーン –8 –6 –4 dBm0

DTMF トーンレベル

相対値 RDTMF VTH/VTL, VRH/VRL 1 2 3 dB

● 交流特性（ゲイン設定）（VDD = 3.0～3.6 V, Ta = –40～+85°C）


送・受ゲイン設定精度 DG すべてのゲイン設定値に対して –1 0 +1 dB

● 交流特性（VOX 機能）（VDD = 3.0～3.6 V, Ta = –40～+85°C）


tVXON 無音有音

— 5 — ms送信 VOX 検出時間（有音・無音検出時間）

tVXOFF 有音無音

VOXO1、VOXO2 端子

図 4 参照有音/無音の差：10 dB 140/300 160/320 180/340 ms

送信 VOX 検出レベル精度（有音検出レベル）

DVX CR21-B6、B5（VOX1 側）及び

CR22-B6、B5(VOX2 側)による検出

レベル設定値に対して –2.5 0 +2.5 dB

● 交流特性（トーン検出器機能）（VDD = 3.0～3.6 V, Ta = –40～+85°C）


検出レベル精度 DLAC 設定検出レベルに対して –2.5 0 +2.5 dB

検出周波数範囲 DFR 検出レベル：-5.3dBm0 検出周波数設定：2100Hz

-10 0 +10 Hz

DNFRL －－ -80 Hz 非検出周波数範囲

DNFRH 検出レベル設定：-5.3dBm0 検出周波数設定：2100Hz +80 －－ Hz

FJDL7202-001-02

ML7202-001

21/70

■ タイミングチャート ● リセット機能

DVDD1,2AVDD

PDN/RST

内部処理

tRSTE

( 90%以上)VOUT1,2

tSRST

tRSTW

リセットイニシャルモード

0V

VDD

0V

約2.6V

"1"

"0"

リセットイニシャルモード通常動作

tRSTE

tFRST

90%

DVDD1,2 AVDD

0ns以上

● PCM、ADPCM 入力タイミング

BCLKA 1

tSB

2 1098765430

SYNCA

tBStWS

tDS tDH

MSB LSBIR1,IR2

BCLKL 1

tSB

2 1098765430

SYNCL

tBStWS

tDS tDH

MSB LSBPCM(*1)

注記：*1 PCMLNI1, PCMLNI2, PCMADI1, PCMADI2, PCMACI1, PCMACI2

FJDL7202-001-02

ML7202-001

22/70

● PCM、ADPCM 出力タイミング

BCLKA 1

tSB

2 1098765430

SYNCA

tBS tWS

tSDX tXD1

MSB LSBIS1, IS2

BCLKL 1

tSB

2 1098765430

SYNCL

tBStWS

PCM(*1) MSB LSB

tXD2 tXD3

tSDX tXD1 tXD2 tXD3

tSDX

tSDX

High-ZHigh-Z

High-ZHigh-Z

注記：*1 PCMLNO1, PCMLNO2, PCMADO1, PCMADO2, PCMACO1, PCMACO2

● マイコンインタフェースライト・リードタイミング（WR、RD 独立）

RD

tCRS tCRHtRW

tDOHtDOD

A4-0

CS

WR

D7-0

tCWS tCWHtWW

tDWHtDWS

High-ZHigh-Z High-Z

tCD

ライトタイミングリードタイミング

FJDL7202-001-02

ML7202-001

23/70

● マイコンインタフェースライト・リードタイミング（WR、RD 共有）

tCSRS tCSRHtCSW

tDOHtDOD

tCSWS tCSWHtCSW

tWRWS tWRWHtWRW

RD

A4-0

CS

WR

D7-0

tDWHtDWS

High-ZHigh-Z High-Z

tCD

"1"

ライトタイミングリードタイミング

FJDL7202-001-02

ML7202-001

24/70

■ 機能説明 ● コントロールレジスタ

コントロールレジスタのレジスタマップを表 1 に示します。

表 1-1 コントロールレジスタマップ

アドレスデータ内容レジスタ

名 A4 A3 A2 A1 A0 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR0 0 0 0 0 0 SPDN －－ #PCMSEL #IOSEL －－ #OPE_STAT

R/W

CR1 0 0 0 0 1 DMWR －－－－－－－ R/W

CR2 0 0 0 1 0 CONTA1 ADPCM_

RST1DTHR1 TX_MUTE1 RX_MUTE1 RX_MLV21 RX_MLV11 RX_MLV01 R/W

CR3 0 0 0 1 1 CONTA2 ADPCM_

RST2DTHR2 TX_MUTE2 RX_MUTE2 RX_MLV22 RX_MLV12 RX_MLV02 R/W

CR4 0 0 1 0 0 INT READY －－ TTDET2 RTDET2 TTDET1 RTDET1 R

CR5 0 0 1 0 1 TGEN_EXE_FLAG2 VOX_OUT2

VOX_MONI12

VOX_MONI02

TGEN_EXE_FLAG1

VOX_OUT1 VOX_MONI11

VOX_MONI01

R

CR6 0 0 1 1 0 A15 A14 A13 A12 A11 A10 A9 A8 R/W

CR7 0 0 1 1 1 A7 A6 A5 A4 A3 A2 A1 A0 R/W

CR8 0 1 0 0 0 D15 D14 D13 D12 D11 D10 D9 D8 R/W

CR9 0 1 0 0 1 D7 D6 D5 D4 D3 D2 D1 D0 R/W

CR10 0 1 0 1 0 －－－－－－－－ ―

CR11 0 1 0 1 1 －－－ #PCM_SEL41

#PCM_SEL31

#PCM_SEL21

#PCM_SEL11

#PCM_SEL01

R/W

CR12 0 1 1 0 0 －－－ #PCM_SEL42

#PCM_SEL32

#PCM_SEL22

#PCM_SEL12

#PCM_SEL02

R/W

CR13 0 1 1 0 1 －－－ #ADPCM_SEL41

#ADPCM_SEL31

#ADPCM_SEL21

#ADPCM_SEL11

#ADPCM_SEL01

R/W

CR14 0 1 1 1 0 －－－ #ADPCM_SEL42

#ADPCM_SEL32

#ADPCM_SEL22

#ADPCM_SEL12

#ADPCM_SEL02

R/W

CR15 0 1 1 1 1 －－－－－－－－ ―

注記 1：R/W 項について（R/W）書き込み/読み出し可能（R）読み出し専用（－）書き込み/読み出し禁止

注記 2：データ内容について（－）予約ビット、初期値を変更しないでください。

（＃）イニシャルモード時のみ変更可能なコントロールビット

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ML7202-001

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表 1-2 コントロールレジスタマップ

アドレスデータ内容レジスタ

名 A4 A3 A2 A1 A0 B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR16 1 0 0 0 0 TX_TONE_GAIN31

TX_TONE_GAIN21

TX_TONE_GAIN11

TX_TONE_GAIN01

RX_TONE_GAIN31

RX_TONE_GAIN21

RX_TONE_GAIN11

RX_TONE_GAIN01 R/W

CR17 1 0 0 0 1 DTMF_SEL1

TX_TONE_SEND1

RX_TONE_SEND1

TONE41 TONE31 TONE21 TONE11 TONE01 R/W

CR18 1 0 0 1 0 TX_TONE_GAIN32

TX_TONE_GAIN22

TX_TONE_GAIN12

TX_TONE_GAIN02

RX_TONE_GAIN32

RX_TONE_GAIN22

RX_TONE_GAIN12

RX_TONE_GAIN02 R/W

CR19 1 0 0 1 1 DTMF_SEL2

TX_TONE_SEND2

RX_TONE_SEND2

TONE42 TONE32 TONE22 TONE12 TONE02 R/W

CR20 1 0 1 0 0 －－－－－－ TDET_EN2 TDET_EN1 R/W

CR21 1 0 1 0 1 VOX_ON1 VOX_ON_LVL11

VOX_ON_LVL01

VOX_OFF_TIME1 － VOX_IN1 RX_NOISE

_LVL11 RX_NOISE

LVL01 R/W

CR22 1 0 1 1 0 VOX_ON2 VOX_ON_LVL12

VOX_ON_LVL02

VOX_OFF_TIME2 － VOX_IN2 RX_NOISE

_LVL12 RX_NOISE

_LVL02 R/W

CR23 1 0 1 1 1 －－－－－－－－ ―

CR24 1 1 0 0 0 －－－－－－－－ ―

CR25 1 1 0 0 1 －－－－ LPADL11 LPADL01 GPADL11 GPADL01 R/W

CR26 1 1 0 1 0 －－－－ LPADL12 LPADL02 GPADL12 GPADL02 R/W

CR27 1 1 0 1 1 LTHR1 LAFF_ RST1

LHLD1 LHD1 LCLP1 － LATT1 LGC1 R/W

CR28 1 1 1 0 0 LTHR2 LAFF_ RST2

LHLD2 LHD2 LCLP2 － LATT2 LGC2 R/W

CR29 1 1 1 0 1 －－－－－－－－ ―

CR30 1 1 1 1 0 －－－－－－－－ ―

CR31 1 1 1 1 1 －－－－－－－－ ―

注記 1：R/W 項について（R/W）書き込み/読み出し可能（R）読み出し専用（－）書き込み/読み出し禁止

注記 2：データ内容について（－）予約ビット、初期値を変更しないでください。（＃）イニシャルモード時のみ変更可能なコントロールビット

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ML7202-001

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(1) CR0（基本動作モード設定）

B7 B6 B5 B4 B3 B2 B1 B0

CR0 SPDN －－ PCMSEL IOSEL －－ OPE_ STAT

初期値（*1） 0 0 0 0 0 0 0 0

注記：初期値とは、PDN/RST 端子より、リセットをかけた時に設定される値です。（B7 の SPDN によりリセットした時も CR0-B7 以外は同様に初期値になります。） B7：ソフトパワーダウン制御 0：通常動作 1：パワーダウン/リセットパワーダウン/リセット時は、この LSI は、パワーダウン状態になります。この時、コントロールレジスタ

の各ビット、内部変数及びエコーキャンセラの係数は、リセットされます。パワーダウン/リセット解除後は、約 200ms で本 LSI は、イニシャルモードに入ります。本ビットは、内部で PDN/RST 端子の反転と OR をとり処理されます。 B6 – B5：予約ビット B4：符号形式選択 0：-law 1：A-law デジタル通信の符号形式選択ビットです。デジタル”0”で-law PCM 符号形式、デジタル”1”で

A-law PCM 符号形式を選択できます。本ビットは、イニシャルモード時のみ設定変更可能です。 B3：PCM 信号入出力制御 PCM 信号の入出力制御の設定ビットです。（図 1,2 参照） B2 – B1：予約ビット B0：動作開始制御 0：イニシャルモード 1：動作開始イニシャルモード：リセット/パワーダウン解除後は、約 200 ms でイニシャルモードに入ります。READY(CR4-B6)を連

続して読み出し、”1”を検出後にコントロールレジスタ、内部データメモリの変更を開始してください。

トーン発生周波数等は、イニシャルモードでのみ内部デフォルト格納メモリ変更（図 9 参照）が可能

となります。また、本モードでは、PCM 出力端子はハイ・インピーダンスとなります。PCM 入力端子

はアイドルパターン入力として内部処理され、回線エコーキャンセラ、ADPCM トランスコーダ、トー

ン・ジェネレータ、トーン検出器、MUTE 及び VOX 機能は動作しません。動作開始：本ビットをデジタル”1”にすることにより、READY (CR4-B6)がデジタル”0”となり通常動作モードと

なります。回線エコーキャンセラ、ADPCM トランスコーダ、トーン・ジェネレータ、トーン検出器、

MUTE 及び VOX 機能が、コントロールレジスタの制御により動作可能になります。

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ML7202-001

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(2) CR1（内部データメモリライト制御）

B7 B6 B5 B4 B3 B2 B1 B0 CR1 DMWR －－－－－－－

初期値 0 0 0 0 0 0 0 0

B7：内部データメモリライト制御 0：書き込み禁止 1：書き込み内部データメモリにおいて CR6（A15 – A8）、CR7（A7 – A0）に設定されたアドレスに CR8（D15–D8）、CR9（D7–D0）に設定されたデータを書き込みます。詳細は、後述する内部データメモ

リ・アクセス方法の書き込み方法を参照してください。なお、内部データメモリライト制御および適応 FIR フィルタ(LAFF)係数の読み出し制御を同時に行

うことができませんのでご注意ください。 B6 – B0：予約ビット

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ML7202-001

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(3) CR2（チャンネル 1 ADPCM 部動作モード及び入出力信号設定）

B7 B6 B5 B4 B3 B2 B1 B0

CR2 CONTA1 ADPCM_

RST1 DTHR1 TX_MUTE1 RX_MUTE1 RX_MLV21 RX_MLV11 RX_MLV01

初期値 0 0 0 0 0 0 0 0

B7：チャンネル 1 ADPCM CODEC のスルーモード制御 0：ノーマルモード 1：スルーモード本ビットをデジタル”1”にすると ADPCM トランスコーダがスルーモードとなり、IS1 端子が 8 ビットの

シリアル入力、IR1 端子が 8 ビットのシリアル出力となります。 B6：チャンネル 1 送信/受信側 ADPCM リセット（G.726 規定による） 0：通常動作 1：リセット本ビットをデジタル”1”にすると ADPCM トランスコーダがリセットされます。リセット期間中は、入力

端子 IR1 及び PCMADI1 からの入力は無効となり、出力端子 IS1 及び PCMADO1 は、アイドルパ

ターン送出となります。 B5：チャンネル 1 4 ビット全系スルー制御 0：ノーマルモード 1：スルーモードスルーモードでは、4 ビット全系スルーとなり、PCM 入出力端子は、4 ビットのシリアル入出力となり

ます。回線エコーキャンセラ、ADPCM トランスコーダ、トーン・ジェネレータ、トーン検出器、MUTE及び VOX 機能は、全て無効となります。 B4：チャンネル 1 送信側 ADPCM データミュートの制御 0：通常動作 1：ミュート本ビットをデジタル”1”にすると出力端子 IS1 は、アイドルパターン送出となります。 B3：チャンネル 1 受信側 ADPCM データミュート制御 0：通常動作 1：ミュート B2, B1, B0 で設定されたミュート動作が可能となります。 B2-B0：チャンネル 1 受信側音声パスミュートレベルの設定本ビットを制御することにより受信側の音声パスミュートレベルの設定ができます。

表 2 チャンネル 1 受信音声パスミュートレベル設定表

RX_MLV21 RX_MLV11 RX_MLV01 レベル 0 0 0 スルー 0 0 1 -6dB 0 1 0 -12dB 0 1 1 -18dB 1 0 0 -24dB 1 0 1 -30dB 1 1 0 -36dB 1 1 1 MUTE

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ML7202-001

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(4) CR3（チャンネル 2 ADPCM 部動作モード及び入出力信号設定）

B7 B6 B5 B4 B3 B2 B1 B0

CR3 CONTA2 ADPCM_

RST2 DTHR2 TX_MUTE2 RX_MUTE2 RX_MLV22 RX_MLV12 RX_MLV02

初期値 0 0 0 0 0 0 0 0

B7：チャンネル 2 ADPCM CODEC のスルーモード制御 0：ノーマルモード 1：スルーモード本ビットをデジタル”1”にすると ADPCM トランスコーダがスルーモードとなり、IS2 端子が 8 ビットの

シリアル入力、IR2 端子が 8 ビットのシリアル出力となります。 B6：チャンネル 2 送信/受信側 ADPCM リセット（G.726 規定による） 0：通常動作 1：リセット本ビットをデジタル”1”にすると ADPCM トランスコーダがリセットされます。リセット期間中は、入力

端子 IR2 及び PCMADI2 からの入力は無効となり、出力端子 IS2 及び PCMADO2 は、アイドルパ

ターン送出となります。 B5：チャンネル 2 4 ビット全系スルー制御 0：ノーマルモード 1：スルーモードスルーモードでは、4 ビット全系スルーとなり、PCM 入出力端子は、4 ビットのシリアル入出力となり

ます。回線エコーキャンセラ、ADPCM トランスコーダ、トーン・ジェネレータ、トーン検出器、MUTE及び VOX 機能は、全て無効となります。 B4：チャンネル 2 送信側 ADPCM データミュートの制御 0：通常動作 1：ミュート本ビットをデジタル”1”にすると出力端子 IS2 は、アイドルパターン送出となります。 B3：チャンネル 2 受信側 ADPCM データミュート制御 0：通常動作 1：ミュート B2, B1, B0 で設定されたミュート動作が可能となります。 B2-B0：チャンネル 2 受信側音声パスミュートレベルの設定本ビットを制御することにより受信側の音声パスミュートレベルの設定ができます。

表 3 チャンネル 2 受信音声パスミュートレベル設定表

RX_MLV22 RX_MLV12 RX_MLV02 レベル 0 0 0 スルー 0 0 1 -6dB 0 1 0 -12dB 0 1 1 -18dB 1 0 0 -24dB 1 0 1 -30dB 1 1 0 -36dB 1 1 1 MUTE

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ML7202-001

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(5) CR4（READY 及び検出用レジスタ・読み出し専用）

B7 B6 B5 B4 B3 B2 B1 B0 CR4 INT READY －－ TTDET2 RTDET2 TTDET1 RTDET1

初期値 0 1 0 0 0 0 0 0

B7：割込み発生ステータスレジスタ

0：INT 端子がデジタル“1”の区間 1：INT 端子がデジタル”0”の区間 INT 端子の論理を反転した直結レジスタです。INT 端子がデジタル”0”の場合にデジタル”1”が読

み出されます。それ以外は、デジタル”0”が読み出されます。 B6：イニシャルモード表示 0：イニシャルモード以外 1：イニシャルモード中本 LSI は、パワーダウン/リセット解除後に、約 200ms でイニシャルモードに入ります。イニシャルモ

ード時には、デジタル ”1” となり、内部データメモリ・アクセスが可能となります。また、

OPE_STAT(CR0-B0)="1"とすることにより、通常動作に移行し、本ビットは自動的にデジタル"0"となります。本ビットをチェックすることにより、イニシャルモードかの判定を行ってください。 B5 – B4：予約ビット B3：チャンネル 2 送信側トーン検出表示

0：非検出 1：検出チャンネル 2 送信側のトーン検出器の検出/非検出表示ビットです。 B2：チャンネル 2 受信側トーン検出表示

0：非検出 1：検出チャンネル 2 受信側のトーン検出器の検出/非検出表示ビットです。 B1：チャンネル 1 送信側トーン検出表示

0：非検出 1：検出チャンネル 1 送信側のトーン検出器の検出/非検出表示ビットです。 B0：チャンネル 1 受信側トーン検出表示

0：非検出 1：検出チャンネル 1 受信側のトーン検出器の検出/非検出表示ビットです。

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ML7202-001

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(6) CR5（VOX 機能表示レジスタ・読み出し専用）

B7 B6 B5 B4 B3 B2 B1 B0

CR5 TGEN_EXE_FLAG2

VOX_OUT2

VOX_MONI12

VOX_MONI02

TGEN_EXE_FLAG1

VOX_OUT1 VOX_MONI11

VOX_MONI01

初期値 0 0 0 0 0 0 0 0

B7：チャンネル 2 トーン・ジェネレータ実行中表示

0：停止中 1：実行中チャンネル 2 トーン・ジェネレータ実行中の表示ビットです。トーン送出開始に、デジタル”1”となりト

ーン送出停止には、デジタル”0”となります。フェードイン/フェードアウト機能を有効にした場合に

は、トーン送出停止してからフェードアウトが完了するまで、本ビットは、デジタル”1”を保持し、フェ

ードアウト完了後に、デジタル”0”となります。ただし、本ビットがデジタル”0”となった場合にも LSI内部処理遅延より、数 SYNC 分トーン送出される場合があります。 B6：チャンネル 2 送信側有音/無音検出

0：無音 1：有音 B5 – B4：チャンネル 2 送信側無音レベル（インジケータ）チャンネル 2 の送信側音声信号レベル表示ビットです。CR22-B6～B5 で設定した有音/無音検出

レベルに対する送信側音声信号の相対値を表示します。この機能は CR22-B7（VOX_ON2 ビット）

がデジタル”1”で VOX 機能が ON の時に有効となり、VOX 機能が OFF の場合には、送信側音声

信号レベルによらず本ビットはデジタル”0”固定となります。

表 4 チャンネル 2 送信側無音レベル表

VOX_MONI12 VOX_MONI02 CR22 で設定した送信側有音/無音レベルに対し 0 0 -10dB 以下、もしくは、VOX 機能 OFF 0 1 -5 ~ -10dB 1 0 0 ~ -5dB 1 1 0dB 以上

B3：チャンネル 1 トーン・ジェネレータ実行中表示

0：停止中 1：実行中チャンネル 1 トーン・ジェネレータ実行中の表示ビットです。トーン送出開始に、デジタル”1”となりト

ーン送出停止には、デジタル”0”となります。フェードイン/フェードアウト機能を有効にした場合に

は、トーン送出停止してからフェードアウトが完了するまで、本ビットは、デジタル”1”を保持し、フェ

ードアウト完了後に、デジタル”0”となります。ただし、本ビットがデジタル”0”となった場合にも LSI内部処理遅延より、数 SYNC 分トーン送出される場合があります。 B2：チャンネル 1 送信側有音/無音検出

0：無音 1：有音

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ML7202-001

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B1 – B0：チャンネル 1 送信側無音レベル（インジケータ）チャンネル 1 の送信側音声信号レベル表示ビットです。CR21-B6～B5 で設定した有音/無音検出

レベルに対する送信側音声信号の相対値を表示します。この機能は CR21-B7（VOX_ON1 ビット）

がデジタル”1”で VOX 機能が ON の時に有効となり、VOX 機能が OFF の場合には、送信側音声

信号レベルによらず本ビットはデジタル”0”固定となります。

表 5 チャンネル 1 送信側無音レベル表

VOX_MONI11 VOX_MONI01 CR21 で設定した送信側有音/無音レベルに対し 0 0 -10dB 以下、もしくは、VOX 機能 OFF 0 1 -5 ~ -10dB 1 0 0 ~ -5dB 1 1 0dB 以上

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ML7202-001

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(7) CR6（内部データメモリ書き込み用レジスタ）

B7 B6 B5 B4 B3 B2 B1 B0 CR6 A15 A14 A13 A12 A11 A10 A9 A8

初期値 0 1 1 1 0 0 1 0

B7-0：メモリ上位アドレス制御メモリ上位アドレス設定レジスタです。書き込み方法は内部データメモリ・アクセス方法を参照してください。なお、CR6-CR9 の初期値は、本デバイスのバージョン表示を表しています。


B7 B6 B5 B4 B3 B2 B1 B0 CR7 A7 A6 A5 A4 A3 A2 A1 A0

初期値 0 0 0 0 0 0 1 0

B7-0：メモリ下位アドレス制御メモリ下位アドレス設定レジスタです。書き込み方法は内部データメモリ・アクセス方法を参照してください。なお、CR6-CR9 の初期値は、本デバイスのバージョン表示を表しています。


B7 B6 B5 B4 B3 B2 B1 B0 CR8 D15 D14 D13 D12 D11 D10 D9 D8

初期値 0 0 0 0 0 0 0 1

B7-0：メモリ上位データ制御メモリ上位データ設定レジスタです。書き込み方法は内部データメモリ・アクセス方法を参照してください。なお、CR6-CR9 の初期値は、本デバイスのバージョン表示を表しています。


B7 B6 B5 B4 B3 B2 B1 B0 CR9 D7 D6 D5 D4 D3 D2 D1 D0

初期値 0 0 0 0 0 0 0 1

B7-0：メモリ下位データ制御メモリ下位データ設定レジスタです。書き込み方法は内部データメモリ・アクセス方法を参照してください。なお、CR6-CR9 の初期値は、本デバイスのバージョン表示を表しています。

FJDL7202-001-02

ML7202-001

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(11) CR10（予約レジスタ）

B7 B6 B5 B4 B3 B2 B1 B0 CR10 －－－－－－－－

初期値 0 0 0 0 0 0 0 0

B7 – B0：予約ビット

FJDL7202-001-02

ML7202-001

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(12) CR11（チャンネル 1 PCM 入出力多重制御設定）

B7 B6 B5 B4 B3 B2 B1 B0

CR11 －－－ PCM_SEL41

PCM_SEL31

PCM_SEL21

PCM_SEL11

PCM_SEL01

初期値 0 0 0 0 0 0 0 0

B7 – B5：予約ビット B4 – B0：PCM CODEC 多重タイミング制御チャンネル 1 PCM 入出力多重タイミングのコントロールビットです。本ビットは、イニシャルモードの

み変更可能であり、制御を行うことにより、PCM 入出力多重タイミング設定が可能となります。なお、

PCM 入出力多重の対象端子は、PCMLNI1, PCMLNO1, PCMACI1, PCMACO1, PCMADI1, PCMADO1 です。

表 6 PCM CODEC 多重タイミング設定表 B4 B3 B2 B1 B0 対応 Time Slot B4 B3 B2 B1 B0 対応 Time Slot 0 0 0 0 0 Time Slot 1 1 0 0 0 0 Time Slot 17 0 0 0 0 1 Time Slot 2 1 0 0 0 1 Time Slot 18 0 0 0 1 0 Time Slot 3 1 0 0 1 0 Time Slot 19 0 0 0 1 1 Time Slot 4 1 0 0 1 1 Time Slot 20 0 0 1 0 0 Time Slot 5 1 0 1 0 0 Time Slot 21 0 0 1 0 1 Time Slot 6 1 0 1 0 1 Time Slot 22 0 0 1 1 0 Time Slot 7 1 0 1 1 0 Time Slot 23 0 0 1 1 1 Time Slot 8 1 0 1 1 1 Time Slot 24 0 1 0 0 0 Time Slot 9 1 1 0 0 0 Time Slot 25 0 1 0 0 1 Time Slot 10 1 1 0 0 1 Time Slot 26 0 1 0 1 0 Time Slot 11 1 1 0 1 0 Time Slot 27 0 1 0 1 1 Time Slot 12 1 1 0 1 1 Time Slot 28 0 1 1 0 0 Time Slot 13 1 1 1 0 0 Time Slot 29 0 1 1 0 1 Time Slot 14 1 1 1 0 1 Time Slot 30 0 1 1 1 0 Time Slot 15 1 1 1 1 0 Time Slot 31 0 1 1 1 1 Time Slot 16 1 1 1 1 1 Time Slot 32

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ML7202-001

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(13) CR12（チャンネル 2 PCM 入出力多重制御設定）

B7 B6 B5 B4 B3 B2 B1 B0

CR12 －－－ PCM_SEL42

PCM_SEL32

PCM_SEL22

PCM_SEL12

PCM_SEL02

初期値 0 0 0 0 0 0 0 0

B7 – B5：予約ビット B4 – B0： PCM CODEC 多重タイミング制御チャンネル 2 PCM 入出力多重タイミングのコントロールビットです。本ビットは、イニシャルモードの

み変更可能であり、制御を行うことにより、PCM 入出力多重タイミング設定が可能となります。なお、

PCM 入出力多重の対象端子は、PCMLNI2, PCMLNO2, PCMACI2, PCMACO2, PCMADI2, PCMADO2 です。

表 7 PCM CODEC 多重タイミング設定表 B4 B3 B2 B1 B0 対応 Time Slot B4 B3 B2 B1 B0 対応 Time Slot 0 0 0 0 0 Time Slot 1 1 0 0 0 0 Time Slot 17 0 0 0 0 1 Time Slot 2 1 0 0 0 1 Time Slot 18 0 0 0 1 0 Time Slot 3 1 0 0 1 0 Time Slot 19 0 0 0 1 1 Time Slot 4 1 0 0 1 1 Time Slot 20 0 0 1 0 0 Time Slot 5 1 0 1 0 0 Time Slot 21 0 0 1 0 1 Time Slot 6 1 0 1 0 1 Time Slot 22 0 0 1 1 0 Time Slot 7 1 0 1 1 0 Time Slot 23 0 0 1 1 1 Time Slot 8 1 0 1 1 1 Time Slot 24 0 1 0 0 0 Time Slot 9 1 1 0 0 0 Time Slot 25 0 1 0 0 1 Time Slot 10 1 1 0 0 1 Time Slot 26 0 1 0 1 0 Time Slot 11 1 1 0 1 0 Time Slot 27 0 1 0 1 1 Time Slot 12 1 1 0 1 1 Time Slot 28 0 1 1 0 0 Time Slot 13 1 1 1 0 0 Time Slot 29 0 1 1 0 1 Time Slot 14 1 1 1 0 1 Time Slot 30 0 1 1 1 0 Time Slot 15 1 1 1 1 0 Time Slot 31 0 1 1 1 1 Time Slot 16 1 1 1 1 1 Time Slot 32

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ML7202-001

37/70

(14) CR13（チャンネル 1 ADPCM 入出力多重制御設定）

B7 B6 B5 B4 B3 B2 B1 B0

CR13 －－－ ADPCM_

SEL41 ADPCM_

SEL31 ADPCM_

SEL21 ADPCM_

SEL11 ADPCM_

SEL01 初期値 0 0 0 0 0 0 0 0

B7 – B5：予約ビット B4 – B0：ADPCM CODEC 多重タイミング制御チャンネル 1 ADPCM 入出力多重タイミングのコントロールビットです。本ビットは、イニシャルモー

ドのみ変更可能であり、制御を行うことにより、PCM 入出力多重タイミング設定が可能となります。

なお、ADPCM 入出力多重の対象端子は、IS1, IR1 です。

表 8 ADPCM CODEC 多重タイミング設定表 B4 B3 B2 B1 B0 対応 Time Slot B4 B3 B2 B1 B0 対応 Time Slot 0 0 0 0 0 Time Slot 1 1 0 0 0 0 Time Slot 17 0 0 0 0 1 Time Slot 2 1 0 0 0 1 Time Slot 18 0 0 0 1 0 Time Slot 3 1 0 0 1 0 Time Slot 19 0 0 0 1 1 Time Slot 4 1 0 0 1 1 Time Slot 20 0 0 1 0 0 Time Slot 5 1 0 1 0 0 Time Slot 21 0 0 1 0 1 Time Slot 6 1 0 1 0 1 Time Slot 22 0 0 1 1 0 Time Slot 7 1 0 1 1 0 Time Slot 23 0 0 1 1 1 Time Slot 8 1 0 1 1 1 Time Slot 24 0 1 0 0 0 Time Slot 9 1 1 0 0 0 Time Slot 25 0 1 0 0 1 Time Slot 10 1 1 0 0 1 Time Slot 26 0 1 0 1 0 Time Slot 11 1 1 0 1 0 Time Slot 27 0 1 0 1 1 Time Slot 12 1 1 0 1 1 Time Slot 28 0 1 1 0 0 Time Slot 13 1 1 1 0 0 Time Slot 29 0 1 1 0 1 Time Slot 14 1 1 1 0 1 Time Slot 30 0 1 1 1 0 Time Slot 15 1 1 1 1 0 Time Slot 31 0 1 1 1 1 Time Slot 16 1 1 1 1 1 Time Slot 32

FJDL7202-001-02

ML7202-001

38/70

(15) CR14（チャンネル 2 ADPCM 入出力多重制御設定）

B7 B6 B5 B4 B3 B2 B1 B0

CR14 －－－ ADPCM_

SEL42 ADPCM_

SEL32 ADPCM_

SEL22 ADPCM_

SEL12 ADPCM_

SEL02 初期値 0 0 0 0 0 0 0 0

B7 – B5：予約ビット B4 – B0：ADPCM CODEC 多重タイミング制御チャンネル 2 ADPCM 入出力多重タイミングのコントロールビットです。本ビットは、イニシャルモー

ドのみ変更可能であり、制御を行うことにより、PCM 入出力多重タイミング設定が可能となります。

なお、ADPCM 入出力多重の対象端子は、IS2, IR2 です。

表 9 ADPCM CODEC 多重タイミング設定表 B4 B3 B2 B1 B0 対応 Time Slot B4 B3 B2 B1 B0 対応 Time Slot 0 0 0 0 0 Time Slot 1 1 0 0 0 0 Time Slot 17 0 0 0 0 1 Time Slot 2 1 0 0 0 1 Time Slot 18 0 0 0 1 0 Time Slot 3 1 0 0 1 0 Time Slot 19 0 0 0 1 1 Time Slot 4 1 0 0 1 1 Time Slot 20 0 0 1 0 0 Time Slot 5 1 0 1 0 0 Time Slot 21 0 0 1 0 1 Time Slot 6 1 0 1 0 1 Time Slot 22 0 0 1 1 0 Time Slot 7 1 0 1 1 0 Time Slot 23 0 0 1 1 1 Time Slot 8 1 0 1 1 1 Time Slot 24 0 1 0 0 0 Time Slot 9 1 1 0 0 0 Time Slot 25 0 1 0 0 1 Time Slot 10 1 1 0 0 1 Time Slot 26 0 1 0 1 0 Time Slot 11 1 1 0 1 0 Time Slot 27 0 1 0 1 1 Time Slot 12 1 1 0 1 1 Time Slot 28 0 1 1 0 0 Time Slot 13 1 1 1 0 0 Time Slot 29 0 1 1 0 1 Time Slot 14 1 1 1 0 1 Time Slot 30 0 1 1 1 0 Time Slot 15 1 1 1 1 0 Time Slot 31 0 1 1 1 1 Time Slot 16 1 1 1 1 1 Time Slot 32

FJDL7202-001-02

ML7202-001

39/70


B7 B6 B5 B4 B3 B2 B1 B0 CR15 －－－－－－－－初期値 1 0 1 0 0 0 0 0


FJDL7202-001-02

ML7202-001

40/70

(17) CR16（チャンネル 1 トーン・ジェネレータゲイン調整）

B7 B6 B5 B4 B3 B2 B1 B0

CR16 TX_TONE_GAIN31

TX_TONE_GAIN21

TX_TONE_GAIN11

TX_TONE_GAIN01

RX_TONE_GAIN31

RX_TONE_GAIN21

RX_TONE_GAIN11

RX_TONE_GAIN01

初期値 0 0 0 0 0 0 0 0

B7 – B4：トーン・ジェネレータ送信側ゲイン調整チャンネル 1 トーン・ジェネレータの送信側アッテネータ（ATTtgtx1）ゲイン調整用ビットです。本ビ

ットの制御を行うことにより、送信側ゲイン調整の変更が可能です。

表 10 送信側トーン・ジェネレータゲイン設定表

B7 B6 B5 B4 トーン・ジェネレータゲイン B7 B6 B5 B4 トーン・ジェネレータゲイン

0 0 0 0 –36 dB 1 0 0 0 –20 dB 0 0 0 1 –34 dB 1 0 0 1 –18 dB 0 0 1 0 –32 dB 1 0 1 0 –16 dB 0 0 1 1 –30 dB 1 0 1 1 –14 dB 0 1 0 0 –28 dB 1 1 0 0 –12 dB 0 1 0 1 –26 dB 1 1 0 1 –10 dB 0 1 1 0 –24 dB 1 1 1 0 –8 dB 0 1 1 1 –22 dB 1 1 1 1 –6 dB

B3 – B0：トーン・ジェネレータ受信側ゲイン調整チャンネル 1 トーン・ジェネレータの受信側アッテネータ（ATTtgrx1）ゲイン調整用ビットです。本ビ

ットの制御を行うことにより、受信側ゲイン調整の変更が可能です。

表 11 受信側トーン・ジェネレータゲイン設定表



FJDL7202-001-02

ML7202-001

41/70

トーン・ジェネレータの本体である TONE_A（高群）および TONE_B（低群）からのトーン出力レベ

ルは以下の通りです。（図 6 参照） DTMF トーン（低群）：–2 dBm0 DTMF トーン（高群）及び単一トーン： 0 dBm0 例えば、受信側トーン送出設定をトーン送出とし、TGEN_GAIN_H1 および TGEN_GAIN_L1 が

0dB（初期値）設定となっている際に、このトーン・ジェネレータゲイン設定値を-6 dB（B3, B2, B1, B0） = （1, 1, 1, 1）に設定すれば PCMLNO1 端子には以下のレベルのトーンが出力されます。 DTMF トーン（低群）：–8 dBm0 DTMF トーン（高群）及び単一トーン：–6 dBm0 注記：

各ゲインは、内部データメモリ・アクセスにより変更可能です。変更方法は、内部データメモリ・ア

クセス方法の書き込み方法及び、内部データメモリ関連レジスタ一覧を参照してください。

FJDL7202-001-02

ML7202-001

42/70

(18) CR17（チャンネル 1 トーン・ジェネレータ動作モード及び周波数設定）

B7 B6 B5 B4 B3 B2 B1 B0

CR17 DTMF_SEL1

TX_TONE_SEND1

RX_TONE_SEND1

TONE41 TONE31 TONE21 TONE11 TONE01

初期値 0 0 0 0 0 0 0 0

B7：DTMF 信号及び単一トーン選択

0：単一トーン信号 1：DTMF 信号チャンネル 1 トーン・ジェネレータ送出信号選択ビットです。本ビットをデジタル”1”に設定すると

DTMF 信号、デジタル”0”に設定すると単一トーン信号出力が可能となります。送出信号の周波数

設定は、CR17-B4,B3,B2,B1,B0 及び内部データメモリ・アクセスにより設定変更が可能です。 B6：送信側トーン送出

0：未送出 1：トーン送出チャンネル 1 送信側トーン・ジェネレータのトーン送出/未送出の選択ビットです。なお、受信側トーン送出、送信側トーン停止中に、送信側トーン送出とした場合、送信側の出力は

受信側と同じ値を出力することとなり、受信側の出力中の位相から開始し、タイミングによっては、

異音となる場合があります。このような使用法を取る場合、トーンフェード機能を活用し、その影響

を抑制することをお勧めします。 B5：受信側トーン送出

0：未送出 1：トーン送出チャンネル 1 受信側トーン・ジェネレータのトーン送出/未送出の選択ビットです。なお、送信側トーン送出、受信側トーン停止中に、受信側トーン送出とした場合、受信側の出力は

送信側と同じ値を出力することとなり、送信側の出力中の位相から開始し、タイミングによっては、


を抑制することをお勧めします。 B4 – B0：トーン周波数設定チャンネル 1 トーン・ジェネレータの出力周波数設定ビットです。

表 12 トーン・ジェネレータ出力周波数設定表（CR17-B7=”1”の時）

B4 B3 B2 B1 B0 内容 * 0 0 0 0 697Hz + 1209Hz (1) * 0 0 0 1 697Hz + 1336Hz (2) * 0 0 1 0 697Hz + 1477Hz (3) * 0 0 1 1 697Hz + 1633Hz (A) * 0 1 0 0 770Hz + 1209Hz (4) * 0 1 0 1 770Hz + 1336Hz (5) * 0 1 1 0 770Hz + 1477Hz (6) * 0 1 1 1 770Hz + 1633Hz (B) * 1 0 0 0 852Hz + 1209Hz (7) * 1 0 0 1 852Hz + 1336Hz (8) * 1 0 1 0 852Hz + 1477Hz (9) * 1 0 1 1 852Hz + 1633Hz (C) * 1 1 0 0 941Hz + 1209Hz (*) * 1 1 0 1 941Hz + 1336Hz (0) * 1 1 1 0 941Hz + 1477Hz (#) * 1 1 1 1 941Hz + 1633Hz (D)

FJDL7202-001-02

ML7202-001

43/70

表 13 トーン・ジェネレータ出力周波数設定表（CR17-B7=”0”の時）デフォルトの単一トーン周波数を下記に示します。

B4 B3 B2 B1 B0 内容 B4 B3 B2 B1 B0 内容 0 0 0 0 0 440Hz 1 0 0 0 0 1109Hz 0 0 0 0 1 466Hz 1 0 0 0 1 1175Hz 0 0 0 1 0 494Hz 1 0 0 1 0 1245Hz 0 0 0 1 1 523Hz 1 0 0 1 1 1319Hz 0 0 1 0 0 554Hz 1 0 1 0 0 1397Hz 0 0 1 0 1 587Hz 1 0 1 0 1 1480Hz 0 0 1 1 0 622Hz 1 0 1 1 0 1568Hz 0 0 1 1 1 659Hz 1 0 1 1 1 1661Hz 0 1 0 0 0 698Hz 1 1 0 0 0 1760Hz 0 1 0 0 1 740Hz 1 1 0 0 1 400Hz 0 1 0 1 0 784Hz 1 1 0 1 0 1000Hz 0 1 0 1 1 831Hz 1 1 0 1 1 2000Hz 0 1 1 0 0 880Hz 1 1 1 0 0 2667Hz 0 1 1 0 1 932Hz 1 1 1 0 1 1300Hz 0 1 1 1 0 988Hz 1 1 1 1 0 2080Hz 0 1 1 1 1 1047Hz 1 1 1 1 1 3000Hz

DTMF 信号以外の場合、発生周波数を変更できます。変更はイニシャルモード時に変更可能

です。変更方法は、内部データメモリ・アクセス方法の書き込み方法及び、内部データメモリ関連レ

ジスタ一覧を参照してください。

FJDL7202-001-02

ML7202-001

44/70

(19) CR18（チャンネル 2 トーン・ジェネレータゲイン調整）

B7 B6 B5 B4 B3 B2 B1 B0

CR18 TX_TONE_GAIN32

TX_TONE_GAIN22

TX_TONE_GAIN12

TX_TONE_GAIN02

RX_TONE_GAIN32

RX_TONE_GAIN22

RX_TONE_GAIN12

RX_TONE_GAIN02

初期値 0 0 0 0 0 0 0 0

B7 – B4：トーン・ジェネレータ送信側ゲイン調整チャンネル 2 トーン・ジェネレータの送信側アッテネータ（ATTtgtx2）ゲイン調整用ビットです。本ビ

ットの制御を行うことにより、送信側ゲイン調整の変更が可能です。

表 14 送信側トーン・ジェネレータゲイン設定表



B3 – B0：トーン・ジェネレータ受信側ゲイン調整チャンネル 2 トーン・ジェネレータの受信側アッテネータ（ATTtgrx2）ゲイン調整用ビットです。本ビ

ットの制御を行うことにより、受信側ゲイン調整の変更が可能です。

表 15 受信側トーン・ジェネレータゲイン設定表



FJDL7202-001-02

ML7202-001

45/70

トーン・ジェネレータの本体である TONE_C（高群）および TONE_D（低群）からのトーン出力レベ

ルは以下の通りです。（図 6 参照） DTMF トーン（低群）：–2 dBm0 DTMF トーン（高群）及び単一トーン： 0 dBm0 例えば、受信側トーン送出設定をトーン送出とし、TGEN_GAIN_H2 および TGEN_GAIN_L2 が

0dB（初期値）設定となっている際に、このトーン・ジェネレータゲイン設定値を-6 dB（B3, B2, B1, B0） = （1, 1, 1, 1）に設定すれば PCMLNO2 端子には以下のレベルのトーンが出力されます。 DTMF トーン（低群）：–8 dBm0 DTMF トーン（高群）及び単一トーン：–6 dBm0 注記：

各ゲインは、内部データメモリ・アクセスにより変更可能です。変更方法は、内部データメモリ・ア

クセス方法の書き込み方法及び、内部データメモリ関連レジスタ一覧を参照してください。

FJDL7202-001-02

ML7202-001

46/70

(20) CR19（チャンネル 2 トーン・ジェネレータ動作モード及び周波数設定）

B7 B6 B5 B4 B3 B2 B1 B0

CR19 DTMF_SEL2

TX_TONE_SEND2

RX_TONE_SEND2

TONE42 TONE32 TONE22 TONE12 TONE02

初期値 0 0 0 0 0 0 0 0

B7：DTMF 信号及び単一トーン選択

0：単一トーン信号 1：DTMF 信号チャンネル 2 トーン・ジェネレータ送出信号選択ビットです。本ビットをデジタル”1”に設定すると

DTMF 信号、デジタル”0”に設定すると単一トーン信号出力が可能となります。送出信号の周波数

設定は、CR19-B4,B3,B2,B1,B0 及び内部データメモリ・アクセスにより設定変更が可能です。 B6：送信側トーン送出

0：未送出 1：トーン送出チャンネル 2 送信側トーン・ジェネレータのトーン送出/未送出の選択ビットです。なお、受信側トーン送出、送信側トーン停止中に、送信側トーン送出とした場合、送信側の出力は

受信側と同じ値を出力することとなり、受信側の出力中の位相から開始し、タイミングによっては、


を抑制することをお勧めします。 B5：受信側トーン送出

0：未送出 1：トーン送出チャンネル 2 受信側トーン・ジェネレータのトーン送出/未送出の選択ビットです。なお、送信側トーン送出、受信側トーン停止中に、受信側トーン送出とした場合、受信側の出力は

送信側と同じ値を出力することとなり、送信側の出力中の位相から開始し、タイミングによっては、


を抑制することをお勧めします。 B4 – B0：トーン周波数設定チャンネル 2 トーン・ジェネレータの出力周波数設定ビットです。

表 16 トーン・ジェネレータ出力周波数設定表（CR19-B7=”1”の時）

B4 B3 B2 B1 B0 内容 * 0 0 0 0 697Hz + 1209Hz (1) * 0 0 0 1 697Hz + 1336Hz (2) * 0 0 1 0 697Hz + 1477Hz (3) * 0 0 1 1 697Hz + 1633Hz (A) * 0 1 0 0 770Hz + 1209Hz (4) * 0 1 0 1 770Hz + 1336Hz (5) * 0 1 1 0 770Hz + 1477Hz (6) * 0 1 1 1 770Hz + 1633Hz (B) * 1 0 0 0 852Hz + 1209Hz (7) * 1 0 0 1 852Hz + 1336Hz (8) * 1 0 1 0 852Hz + 1477Hz (9) * 1 0 1 1 852Hz + 1633Hz (C) * 1 1 0 0 941Hz + 1209Hz (*) * 1 1 0 1 941Hz + 1336Hz (0) * 1 1 1 0 941Hz + 1477Hz (#) * 1 1 1 1 941Hz + 1633Hz (D)

FJDL7202-001-02

ML7202-001

47/70

表 17 トーン・ジェネレータ出力周波数設定表（CR19-B7=”0”の時）デフォルトの単一トーン周波数を下記に示します。

B4 B3 B2 B1 B0 内容 B4 B3 B2 B1 B0 内容 0 0 0 0 0 440Hz 1 0 0 0 0 1109Hz 0 0 0 0 1 466Hz 1 0 0 0 1 1175Hz 0 0 0 1 0 494Hz 1 0 0 1 0 1245Hz 0 0 0 1 1 523Hz 1 0 0 1 1 1319Hz 0 0 1 0 0 554Hz 1 0 1 0 0 1397Hz 0 0 1 0 1 587Hz 1 0 1 0 1 1480Hz 0 0 1 1 0 622Hz 1 0 1 1 0 1568Hz 0 0 1 1 1 659Hz 1 0 1 1 1 1661Hz 0 1 0 0 0 698Hz 1 1 0 0 0 1760Hz 0 1 0 0 1 740Hz 1 1 0 0 1 400Hz 0 1 0 1 0 784Hz 1 1 0 1 0 1000Hz 0 1 0 1 1 831Hz 1 1 0 1 1 2000Hz 0 1 1 0 0 880Hz 1 1 1 0 0 2667Hz 0 1 1 0 1 932Hz 1 1 1 0 1 1300Hz 0 1 1 1 0 988Hz 1 1 1 1 0 2080Hz 0 1 1 1 1 1047Hz 1 1 1 1 1 3000Hz

DTMF 信号以外の場合、発生周波数を変更できます。変更はイニシャルモード時に変更可能

です。変更方法は、内部データメモリ・アクセス方法の書き込み方法及び内部データメモリ関連レ

ジスタ一覧を参照してください。

FJDL7202-001-02

ML7202-001

48/70

(21) CR20（トーン検出器動作設定）

B7 B6 B5 B4 B3 B2 B1 B0 CR20 －－－－－－ TDET_EN2 TDET_EN1

初期値 0 0 0 0 0 0 0 0

B7 – B2：予約ビット B1：チャンネル 2 トーン検出器 ON/OFF 制御

0：OFF 1：ON チャンネル 2 トーン検出器の ON/OFF 選択ビットです。本ビットをデジタル”1”で ON となり、トーン

検出結果を CR4-B3,B2（TTDET2,RTDET2）に表示します。トーン検出器は、検出部、ON カードタイマ及び OFF ガードタイマで構成されています。各初期値

は、検出周波数が 2100Hz、検出レベルが-5.3dBm0、ON ガードタイマが 5ms、OFF ガードタイマ

が 5ms です。検出周波数、検出レベル及び検出時間は、内部データメモリ・アクセスにより変更可

能です。 B0：チャンネル 1 トーン検出器 ON/OFF 制御

0：OFF 1：ON チャンネル 1 トーン検出器の ON/OFF 選択ビットです。本ビットをデジタル”1”で ON となり、トーン

検出結果を CR4-B1,B0（TTDET1,RTDET1）に表示します。トーン検出器は、検出部、ON カードタイマ及び OFF ガードタイマで構成されています。各初期値

は、検出周波数が 2100Hz、検出レベルが-5.3dBm0、ON ガードタイマが 5ms、OFF ガードタイマが

5ms です。検出周波数、検出レベル及び検出時間は、内部データメモリ・アクセスにより変更可能

です。

FJDL7202-001-02

ML7202-001

49/70

(22) CR21（チャンネル 1 VOX 機能制御）

B7 B6 B5 B4 B3 B2 B1 B0

CR21 VOX_ON1 VOX_ON_

LVL11 VOX_ON_

LVL01 VOX_OFF

_TIME1 － VOX_IN1 RX_NOISE_LVL11

RX_NOISE_LVL01

初期値 0 0 0 0 0 0 0 0

B7：チャンネル 1 VOX 機能 ON/OFF 制御

0：OFF 1：ON チャンネル 1 VOX 機能の ON/OFF 選択ビットです。本ビットをデジタル”1”に設定することで送信

側有音/無音検出機能及び受信側無音時背景雑音発生機能が動作可能となります。また、デジタ

ル”0”に設定すると CR21-B6～B4,B2～B0 の設定は無効となり、CR5-B1～B0 はデジタル”0”に固

定されます。 B6 – B5：チャンネル 1 送信側有音/無音検出レベル設定チャンネル 1 送信側の有音/無音検出レベルの設定ビットです。

表 18 チャンネル 1 送信側有音/無音検出レベル設定表

VOX_ON_LVL11 VOX_ON_LVL01 レベル 0 0 -20dBm0 0 1 -25dBm0 1 0 -30dBm0 1 1 -35dBm0

注記：検出レベルは、上記値に対してさらに-1dB から-5dB のパッドを挿入可能です。変更は、イニシャルモード時のみ変更可能です。変更方法は、内部データメモリ・アクセス方法の

書き込み方法及び内部データメモリ関連レジスタ一覧を参照してください。 B4：チャンネル１ハングオーバ時間（図 4 参照）設定

0：160ms 1：320ms チャンネル 1 ハングオーバ時間選択ビットです。本ビットを制御することにより、送信側入力信号が、

有音から無音への無音検出時間を設定することが可能です。 B3：予約ビット B2：チャンネル１受信側 VOX 入力信号設定 0：内部背景雑音送出 1：音声受話信号送出チャンネル 1 受信側 VOX 入力信号設定ビットです。本ビットをデジタル”1”にすることで有音状態

を表し通常の受信信号を処理します。デジタル”0”にすることで無音状態を表し LSI 内部で発生さ

せる背景雑音を出力します。なお、本ビットを使用する時は、VOXI1 端子をデジタル”0”に設定し

てください。 B1 – B0：チャンネル１外部設定背景雑音レベル

表 19 チャンネル 1 受信側背景雑音レベル設定表

RX_NOISE_LVL11 RX_NOISE_LVL01 レベル 0 0 ノイズ無し 0 1 -55dBm0 1 0 -45dBm0 1 1 -35dBm0

FJDL7202-001-02

ML7202-001

50/70

(23) CR22（チャンネル 2 VOX 機能制御）

B7 B6 B5 B4 B3 B2 B1 B0

CR22 VOX_ON2 VOX_ON_

LVL12 VOX_ON_

LVL02 VOX_OFF

_TIME2 － VOX_IN2 RX_NOISE_LVL12

RX_NOISE_LVL02

初期値 0 0 0 0 0 0 0 0

B7：チャンネル 2 VOX 機能 ON/OFF 制御

0：OFF 1：ON チャンネル 2 VOX 機能の ON/OFF 選択ビットです。本ビットをデジタル”1”に設定することで送信

側有音/無音検出機能及び受信側無音時背景雑音発生機能が動作可能となります。また、デジタ

ル”0”に設定すると CR22-B6～B4,B2～B0 の設定は無効となり、CR5-B5～B4 はデジタル”1”に固

定されます。 B6 – B5：チャンネル 2 送信側有音/無音検出レベル設定チャンネル 2 送信側の有音/無音検出レベルの設定ビットです。

表 20 チャンネル 2 送信側有音/無音検出レベル設定表

VOX_ON_LVL12 VOX_ON_LVL02 レベル 0 0 -20dBm0 0 1 -25dBm0 1 0 -30dBm0 1 1 -35dBm0

注記：検出レベルは、上記値に対してさらに-1dB から-5dB のパッドを挿入可能です。変更は、イニシャルモード時のみ変更可能です。変更方法は、内部データメモリ・アクセス方法の

書き込み方法及び内部データメモリ関連レジスタ一覧を参照してください。 B4：チャンネル 2 ハングオーバ時間（図 4 参照）設定

0：160ms 1：320ms チャンネル 2 ハングオーバ時間選択ビットです。本ビットを制御することにより、送信側入力信号が、

有音から無音への無音検出時間を設定することが可能です。 B3：予約ビット B2：チャンネル 2 受信側 VOX 入力信号設定

0：内部背景雑音送出 1：音声受話信号送出チャンネル 2 受信側 VOX 入力信号設定ビットです。本ビットをデジタル”1”にすることで有音状態

を表し通常の受信信号を処理します。デジタル”0”にすることで無音状態を表し LSI 内部で発生さ

せる背景雑音を出力します。なお、本ビットを使用する時は、VOXI2 端子をデジタル”0”に設定し

てください。 B1 – B0：チャンネル 2 外部設定背景雑音レベル

表 21 チャンネル 2 受信側背景雑音レベル設定表

RX_NOISE_LVL12 RX_NOISE_LVL02 レベル 0 0 ノイズ無し 0 1 -55dBm0 1 0 -45dBm0 1 1 -35dBm0

FJDL7202-001-02

ML7202-001

51/70


B7 B6 B5 B4 B3 B2 B1 B0 CR23 －－－－－－－－

初期値 0 0 0 0 0 0 0 0



B7 B6 B5 B4 B3 B2 B1 B0 CR24 －－－－－－－－初期値 0 0 0 0 0 0 0 0


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ML7202-001

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(26) CR25（チャンネル 1 回線エコーキャンセラ入出力レベル制御）

B7 B6 B5 B4 B3 B2 B1 B0 CR25 －－－－ LPADL11 LPADL01 GPADL11 GPADL01

初期値 0 0 0 0 0 0 0 0

B7 - B4：予約ビット B3 - B2：回線側入力レベル制御回線エコーキャンセラ入力 SinL1 のロス用 PAD（LPADL1）のレベル設定ビットです。

表 22 チャンネル 1 ロス用 PAD レベル設定表

LPADL11 LPADL01 レベル 0 0 0dB 0 1 -6dB 1 0 -12dB 1 1 -18dB

B1 – B0：回線側出力レベル制御回線エコーキャンセラ出力 SoutL1 のゲイン用 PAD（GPADL1）のレベル設定ビットです。

表 23 チャンネル 1 ゲイン用 PAD レベル設定表

GPADL11 GPADL01 レベル 0 0 0dB 0 1 +6dB 1 0 +12dB 1 1 +18dB

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(27) CR26（チャンネル 2 回線エコーキャンセラ入出力レベル制御）

B7 B6 B5 B4 B3 B2 B1 B0 CR26 －－－－ LPADL12 LPADL02 GPADL12 GPADL02

初期値 0 0 0 0 0 0 0 0

B7 - B4：予約ビット B3 - B2：回線側入力レベル制御回線エコーキャンセラ入力 SinL2 のロス用 PAD（LPADL2）のレベル制御です。

表 24 チャンネル 2 ロス用 PAD レベル設定表

LPADL12 LPADL02 レベル 0 0 0dB 0 1 -6dB 1 0 -12dB 1 1 -18dB

B1 – B0：回線側出力レベル制御回線エコーキャンセラ出力 SoutL2 のゲイン用 PAD（GPADL2）のレベル制御です。

表 25 チャンネル 2 ゲイン用 PAD レベル設定表

GPADL12 GPADL02 レベル 0 0 0dB 0 1 +6dB 1 0 +12dB 1 1 +18dB

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(28) CR27（チャンネル 1 回線エコーキャンセラ動作モード）

B7 B6 B5 B4 B3 B2 B1 B0 CR27 LTHR1 LAFF_RST1 LHLD1 LHD1 LCLP1 ― LATT1 LGC1 初期値 0 0 0 0 0 0 0 0

B7：スルーモード制御 0：ノーマルモード（エコーキャンセル動作） 1：スルーモード回線エコーキャンセラのスルーモード制御ビットで RinL1, SinL1 のデータを RoutL1, SoutL1 にそ

れぞれスルーで出力されます。係数のリセットは行われません。 B6：FIR フィルタ（LAFF）の係数リセット制御 0：通常動作 1：係数リセット回線エコーキャンセラの使用する適応 FIR フィルタ（LAFF）の係数のリセットを選択ビットです。 B5：係数更新制御 0：ノーマルモード（係数更新） 1：係数固定回線エコーキャンセラの適応 FIR フィルタ（LAFF）の係数更新の有無を選択します。この機能は、

LTHR1 がノーマルモードの時、有効になります。 B4：ハウリングディテクタ制御 0： OFF 1： ON ハウリングを検出し、ハウリングを抑制する機能です。この機能は、LTHR1 がノーマルモードの時、

有効になります。 B3：センタークリップ制御 0： OFF 1： ON 回線エコーキャンセラの ATTsL1 出力が約–57 dBm0 以下の時、強制的に正の小値（-law の場

合、FFh。A-law の場合、B5h）にはりつけ、無音化するセンタークリップ機能です。この機能は、

LTHR1 がノーマルモードの時、有効になります。 B2：予約ビット B1：アッテネータ制御 0： ON 1： OFF 回線エコーキャンセラのRinL1入力、SoutL1出力に用意された減衰器（ATTsL1, ATTrL1）により、

適応 FIR フィルタによるエコー減衰を補完したり、ハウリングを防止させる ATT 機能の ON/OFF を

選択します。RinL1 のみに入力があった場合は SoutL1 の ATT（ATTsL1）が挿入されます。SinL1のみに入力があった場合及び SinL1、RinL1 両方に入力があった場合は RinL1 入力の ATT（ATTrL1）が挿入されます。ATT 値はそれぞれ約 6 dB です。この機能は、LTHR1 がノーマルモー

ドの時、有効になります。 B0：ゲインコントローラ制御 0： OFF 1： ON 回線エコーキャンセラの RinL1 入力に用意されたゲインコントローラ（GainL1）により RinL1 入力レ

ベルの制御やハウリングの防止を行うゲインコントロール機能の ON/OFFを選択します。RinL1のレ

ベルが約–24 dBm0 から効きはじめ 0～–8.5 dB の範囲でレベルを制御します。この機能は、

LTHR1 がノーマルモードの時、有効になります。

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(29) CR28（チャンネル 2 回線エコーキャンセラ動作モード）

B7 B6 B5 B4 B3 B2 B1 B0 CR28 LTHR2 LAFF_RST2 LHLD2 LHD2 LCLP2 ― LATT2 LGC2 初期値 0 0 0 0 0 0 0 0

B7：スルーモード制御 0：ノーマルモード（エコーキャンセル動作） 1：スルーモード回線エコーキャンセラのスルーモード制御ビットで RinL2, SinL2 のデータを RoutL2, SoutL2 にそ

れぞれスルーで出力されます。係数のリセットは行われません。 B6： FIR フィルタ（LAFF）の係数リセット制御 0：通常動作 1：係数リセット回線エコーキャンセラの使用する適応 FIR フィルタ（LAFF）の係数のリセットを選択ビットです。 B5：係数更新制御 0：ノーマルモード（係数更新） 1：係数固定回線エコーキャンセラの適応 FIR フィルタ（LAFF）の係数更新の有無を選択します。この機能は、

LTHR2 がノーマルモードの時、有効になります。 B4：ハウリングディテクタ制御 0： OFF 1： ON ハウリングを検出し、ハウリングを抑制する機能です。この機能は、LTHR2 がノーマルモードの時、

有効になります。 B3：センタークリップ制御 0： OFF 1： ON 回線エコーキャンセラの ATTsL2 出力が約–57 dBm0 以下の時、強制的に正の小値（-law の場

合、FFh。A-law の場合、B5h）にはりつけ、無音化すセンタークリップ機能です。この機能は、

LTHR2 がノーマルモードの時、有効になります。 B2：予約ビット B1：アッテネータ制御 0： ON 1： OFF 回線エコーキャンセラのRinL2入力、SoutL2出力に用意された減衰器（ATTsL2, ATTrL2）により、

適応 FIR フィルタによるエコー減衰を補完したり、ハウリングを防止させる ATT 機能の ON/OFF を

選択します。RinL2 のみに入力があった場合は SoutL2 の ATT（ATTsL2）が挿入されます。SinL2のみに入力があった場合及び SinL2、RinL2 両方に入力があった場合は RinL2 入力の ATT（ATTrL2）が挿入されます。ATT 値はそれぞれ約 6 dB です。この機能は、LTHR2 がノーマルモー

ドの時、有効になります。 B0：ゲインコントローラ制御 0： OFF 1： ON 回線エコーキャンセラの RinL2 入力に用意されたゲインコントローラ（GainL2）により RinL2 入力レ

ベルの制御やハウリングの防止を行うゲインコントロール機能の ON/OFFを選択します。RinL2のレ

ベルが約–24 dBm0 から効きはじめ 0～–8.5 dB の範囲でレベルを制御します。この機能は、

LTHR2 がノーマルモードの時、有効になります。

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B7 B6 B5 B4 B3 B2 B1 B0 CR29 －－－－－－－－初期値 0 0 0 0 0 0 0 0



B7 B6 B5 B4 B3 B2 B1 B0 CR30 －－－－－－－－初期値 0 0 0 0 0 0 0 0



B7 B6 B5 B4 B3 B2 B1 B0 CR31 －－－－－－－－初期値 0 0 0 0 0 0 0 0


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■ マイコン制御方法パラレル・マイコンインタフェースによるマイコン制御方法を以下に示します。

開始

CR6(上位アドレス設定)

CR7(下位アドレス設定)

CR8(上位データ設定)

CR9(下位データ設定)

CR1-B7="1"設定

連続設定Yes

No

電源投入

電源電圧（90%以上）

PDN/RST設定

PDN/RST解除

CR4-B6=1

（読み出し）

Yes

No

内部データメモリ

アクセス実行

Yes

No

CR設定 (CR0以外）

CR0設定

Yes

No

通常動作開始

内部データメモリ・アクセス

イニシャルモードCR1-B7="0"

（読み出し）

Yes

No

※内部メモリ更新後

　CR1-B7自動クリア

CR4-B6="0"

（読み出し）

約200msウェイト時間

図 8 マイコン制御フローチャート

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■ 内部データメモリ・アクセス方法 ● 書き込み方法

コントロールレジスタ内にマッピングされた 8 ビットレジスタ（CR6-CR9）が内部データメモリの 16 ビットアドレス（A15-A0）書き込み用の 16 ビットデータ（D15-D0）に割り当てられています。 PDN/RST 端子または SPDN ビット（CR0-B7）によるパワーダウン・リセット解除後、約 200ms 後にイニシ

ャルモードに入り、READY（CR4-B6）がデジタル”1”に設定されます。この書き込み可能状態で、

CR6~CR9 に内部データメモリアドレスおよび書き込みデータを設定後、DMWR（CR1-B7）をデジタ

ル”1”に設定することにより 1 ワード分の内部データメモリの書き込みが完了します。書き込み完了後、

DMWR（CR1-B7）は、自動的にデジタル”0”にクリアされます。内部データメモリの設定方法を図 9 に示

します。複数個のメモリを書き換える場合には、上記の書き込み動作を繰り返し行ってください。すべて書き

込み終了後、OPE_STAT（CR0-B0）をデジタル”1”に設定することにより、動作開始します。内部データメモリは、イニシャルモード以外でも書き換え可能です。その場合の内部データメモリ変更

方法も上記と同様に行ってください。表 26~表 28 に内部データメモリ関連レジスタを示します。注記：動作中に内部データメモリを設定した場合には、SYNC 信号（8kHz）に同期して LSI 内部へ読み

込みを行いますので、250s 以上の間状態を保持してください。

開始

終了

CR6(上位アドレス設定)

CR7(下位アドレス設定)

CR8(上位データ設定)

CR9(下位データ設定)

CR1-B7="1"設定

連続設定Yes

No

CR1-B7="0"

（読み出し）

Yes

No

※内部メモリ更新後、

　CR1-B7は自動クリアされます。

図 9 内部データメモリ・アクセスフローチャート（書き込み）

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● 内部データメモリ関連レジスタ一覧

表 26 内部データメモリ関連コントロールレジスタ一覧(1/3) 初期値変更可能モード

機能内部データメモリ名アドレスデータデータ値

イニシャル

モード中停止中動作中

単一トーン周波数（TGEN_FREQ_T0_1 / CR17:B4-B0=00000）

0000h 0E14h 440Hz ○ × ×


0001h 0EE9h 466Hz ○ × ×


0002h 0FCFh 494Hz ○ × ×


0003h 10BCh 523Hz ○ × ×


0004h 11BAh 554Hz ○ × ×


0005h 12C9h 587Hz ○ × ×


0006h 13E7h 622Hz ○ × ×


0007h 1517h 659Hz ○ × ×


0008h 1656h 698Hz ○ × ×


0009h 17AEh 740Hz ○ × ×


000Ah 1917h 784Hz ○ × ×


000Bh 1A98h 831Hz ○ × ×


000Ch 1C29h 880Hz ○ × ×


000Dh 1DD3h 932Hz ○ × ×


000Eh 1F9Eh 988Hz ○ × ×


000Fh 2181h 1047Hz ○ × ×


0010h 237Dh 1109Hz ○ × ×


0011h 259Ah 1175Hz ○ × ×


0012h 27D7h 1245Hz ○ × ×


0013h 2A35h 1319Hz ○ × ×


0014h 2CB4h 1397Hz ○ × ×


0015h 2F5Ch 1480Hz ○ × ×


0016h 322Dh 1568Hz ○ × ×


0017h 3527h 1661Hz ○ × ×


0018h 3852h 1760Hz ○ × ×


0019h 0CCDh 400Hz ○ × ×


001Ah 2000h 1000Hz ○ × ×


001Bh 4000h 2000Hz ○ × ×


001Ch 5558h 2667Hz ○ × ×

TONE_GEN1


001Dh 299Ah 1300Hz ○ × ×

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イニシャル



001Eh 428Fh 2080Hz ○ × ×


001Fh 6000h 3000Hz ○ × ×

トーン出力ゲイン（TGEN_GAIN_H1）

0020h 0100h 0dB ○ ○ ×

トーン出力ゲイン（TGEN_GAIN_L1）

0021h 0100h 0dB ○ ○ ×

フェード制御（TGEN_FADE_CONT1）

0022h 0000h 停止 ○ ○ ×

フェードインステップ（TGEN_FADE_IN_ST1）

0023h 4C10h +1.5dB ○ ○ ×

フェードアウトステップ（TGEN_FADE_OUT_ST1）

0024h 35D9h -1.5dB ○ ○ ×

TONE_GEN1

トーンフェードアウト時間（TGEN_FADE_OUT_TIM1）

0025h 0021h 33Sync ○ ○ ×


0030h 0E14h 440Hz ○ × ×


0031h 0EE9h 466Hz ○ × ×


0032h 0FCFh 494Hz ○ × ×


0033h 10BCh 523Hz ○ × ×


0034h 11BAh 554Hz ○ × ×


0035h 12C9h 587Hz ○ × ×


0036h 13E7h 622Hz ○ × ×


0037h 1517h 659Hz ○ × ×


0038h 1656h 698Hz ○ × ×


0039h 17AEh 740Hz ○ × ×


003Ah 1917h 784Hz ○ × ×


003Bh 1A98h 831Hz ○ × ×


003Ch 1C29h 880Hz ○ × ×


003Dh 1DD3h 932Hz ○ × ×


003Eh 1F9Eh 988Hz ○ × ×


003Fh 2181h 1047Hz ○ × ×


0040h 237Dh 1109Hz ○ × ×


0041h 259Ah 1175Hz ○ × ×


0042h 27D7h 1245Hz ○ × ×


0043h 2A35h 1319Hz ○ × ×


0044h 2CB4h 1397Hz ○ × ×

TONE_GEN2


0045h 2F5Ch 1480Hz ○ × ×

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イニシャル



0046h 322Dh 1568Hz ○ × ×


0047h 3527h 1661Hz ○ × ×


0048h 3852h 1760Hz ○ × ×


0049h 0CCDh 400Hz ○ × ×


004Ah 2000h 1000Hz ○ × ×


004Bh 4000h 2000Hz ○ × ×


004Ch 5558h 2667Hz ○ × ×


004Dh 299Ah 1300Hz ○ × ×


004Eh 428Fh 2080Hz ○ × ×


004Fh 6000h 3000Hz ○ × ×

トーン出力ゲイン（TGEN_GAIN_H2）

0050h 0100h 0dB ○ ○ ×

トーン出力ゲイン（TGEN_GAIN_L2）

0051h 0100h 0dB ○ ○ ×

フェード制御（TGEN_FADE_CONT2）

0052h 0000h 停止 ○ ○ ×

フェードインステップ（TGEN_FADE_IN_ST2）

0053h 4C10h +1.5dB ○ ○ ×

フェードアウトステップ（TGEN_FADE_OUT_ST2）

0054h 35D9h -1.5dB ○ ○ ×

TONE_GEN2

トーンフェードアウト時間（TGEN_FADE_OUT_TIM2）

0055h 0021h 33Sync ○ ○ ×

トーン検出レベル（主信号）（TDET_S_TH1）

0084h 1EBBh -5.3dBm0 ○ ○ ×

トーン検出レベル（ノイズ）（TDET_N_TH1）

0099h 1EBBh -5.3dBm0 ○ ○ ×

ON ガードタイマ（TDET_ON_TIM1）

009Ah 0028h 5ms ○ ○ ×

OFF ガードタイマ（TDET_OFF_TIM1）

009Bh 0028h 5ms ○ ○ ×

TDET1

検出周波数（TDET_FREQ1）

----h - 2100Hz ○ × ×

トーン検出レベル（主信号）（TDET_S_TH2）

00B4h 1EBBh -5.3dBm0 ○ ○ ×

トーン検出レベル（ノイズ）（TDET_N_TH2）

00C9h 1EBBh -5.3dBm0 ○ ○ ×

ON ガードタイマ（TDET_ON_TIM2）

00CAh 0028h 5ms ○ ○ ×

OFF ガードタイマ（TDET_OFF_TIM2）

00CBh 0028h 5ms ○ ○ ×

TDET2

検出周波数（TDET_FREQ2）

----h - 2100Hz ○ × ×

VOX1 有音/無音検出レベル調整パッド (VOX_LPAD1)

0061h 4000h 0dB ○ × ×

VOX2 有音/無音検出レベル調整パッド (VOX_LPAD2)

0069h 4000h 0dB ○ × ×

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● トーン・ジェネレータ機能

A. 単一トーン周波数内部データメモリ＜TGEN_FREQ_T0_1 ~ TGEN_FREQ_T31_1＞アドレス：0000h ~ 001Fh ＜TGEN_FREQ_T0_2 ~ TGEN_FREQ_T31_2＞アドレス：0030h ~ 004Fh トーン周波数を変更する場合は、下記の計算式より設定変更してください。計算式：A×8.192（A=設定したい周波数）＜例＞設定周波数（2100Hz の場合） 2100×8.192=17203.2=17203d=4333h （小数点以下四捨五入）上限値：3000Hz （データ：6000h）下限値： 300Hz （データ：099Ah）

B. トーン出力ゲイン制御用内部データメモリ＜TGEN_GAIN_H1＞アドレス：0020h、初期値：0100h (0dB) ＜TGEN_GAIN_L1＞アドレス：0021h、初期値：0100h (0dB) ＜TGEN_GAIN_H2＞アドレス：0050h、初期値：0100h (0dB) ＜TGEN_GAIN_L2＞アドレス：0051h、初期値：0100h (0dB) 初期値の出力ゲインは、0dB となります。出力ゲイン（X）を変更する場合は、下記の計算式より変

更してください。計算式：10^(X/20)*256 ＜例＞ゲインを-6dB に設定する場合 10^(-6/20)*256=128.3d=128d=0080h （小数点以下四捨五入）上限値：+12dB （データ：03FBh）下限値：-12dB （データ：0040h）注記：TGEN_GAIN_H1、TGEN_GAIN_L1、TGEN_GAIN_H2、TGEN_GAIN_L2 単独、もしく

は、その加算結果が+3dBm0 を超える設定となってしまっていた場合、後段の ATTtgtx1、

ATTtgrx1、ATTtgtx2、ATTtgrx2 の設定によらず、トーンは飽和することとなり、本仕様書規定

の関連交流特性は満足されない結果となりますのでご注意ください。

C. トーンフェード制御用内部データメモリ＜TGEN_FADE_CONT1＞アドレス：0022h、初期値：0000h（停止）＜TGEN_FADE_CONT2＞アドレス：0052h、初期値：0000h（停止）本データメモリに”0001h”を設定することでトーンフェード制御のフェードイン/フェードアウト機能

を動作させます。 0000h：フェードイン/フェードアウト停止 0001h：フェードイン/フェードアウト動作注記：本制御を使用する時には、フェードアウト時間を正しく設定してください。

D. フェードインステップ＜TGEN_FADE_IN_ST1＞アドレス：0023h、初期値：4C10h（+1.5dB）＜TGEN_FADE_IN_ST2＞アドレス：0053h、初期値：4C10h（+1.5dB）ステップ量 X を変更する場合は、下記の計算式より変更してください。計算式：10^(X/20)*16384 ＜例＞ステップ値を+1.5dB にする場合 10^(1.5/20)*16384=19472.42=19472d=4C10h （小数点以下四捨五入）大ステップ値：約+6.0dB（データ：7FFFh）小ステップ値：約+0.1dB（データ：40BEh）

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E. フェードアウトステップ＜TGEN_FADE_OUT_ST1＞アドレス：0024h、初期値：35D9h（-1.5dB）＜TGEN_FADE_OUT_ST2＞アドレス：0054h、初期値：35D9h（-1.5dB）ステップ量 X を変更する場合は、下記の計算式より変更してください。計算式：10^(X/20)*16384 ＜例＞ステップ値を-1.5dB にする場合 10^(-1.5/20)*16384=13785.41=13785d=35D9h （小数点以下四捨五入）大ステップ値：約-6.0dB （データ：2000h）小ステップ値：約-0.1dB （データ：3F44h）

F. トーンフェードアウト時間制御用内部データメモリ＜TGEN_FADE_OUT_TIM1＞アドレス：0025h、初期値：002Bh（33Sync）＜TGEN_FADE_OUT_TIM2＞アドレス：0055h、初期値：002Bh（33Sync）フェードアウト時間を変更する場合は、下記の計算式より変更してください。計算式：48.2dB/”フェードアウトステップ値”dB ＜例＞ステップ値が 1.5dB の場合 48.2/1.5=32.13=33d=0021h (小数点以下切り上げ) 上限値：482 Sync （データ：01E2h）下限値： 9 Sync （データ：0009h）

● トーン検出機能

A. 検出レベル（主信号）制御用内部データメモリ＜TDET_S_TH1＞アドレス：0084h、初期値：1EBBh（-5.3dBm0）＜TDET_S_TH2＞アドレス：00B4h、初期値：1EBBh（-5.3dBm0）主信号検出レベルを X とする場合は、下記の計算式より変更してください。計算式：10^((X-3.17)/20)*2/PI*32768 ＜例＞検出レベル-5.3dBm0 10^((-5.3-3.17)/20)*2/PI*32768 = 7867.37d = 1EBBh （小数点以下四捨五入）上限値：-5.3dBm0 （データ：1EBBh）下限値：-30dBm0 （データ：01CAh）

B. 検出レベル（ノイズ）制御用内部データメモリ＜TDET_N_TH1＞アドレス：0099h、初期値：1EBBh （-5.3dBm0）＜TDET_N_TH2＞アドレス：00C9h、初期値：1EBBh （-5.3dBm0）ノイズ検出レベルを X とする場合は、下記の計算式より変更してください。計算式：10^((X-3.17)/20)*2/PI*32768 ＜例＞検出レベル-5.3dBm0 10^((-5.3-3.17)/20)*2/PI*32768 = 7867.37d = 1EBBh （小数点以下四捨五入）上限値：-5.3dBm0 （データ：1EBBh）下限値：-30dBm0 （データ：01CAh）ノイズ検出機能を停止させる場合、上記内部データメモリ（TDET_N_TH1/TDET_N_TH2）へ

7FFFh を書き込みしてください。

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C. ON ガードタイマ用内部データメモリ＜TDET_ON_TIM1＞アドレス：009Ah、初期値：0028h（5ms）＜TDET_ON_TIM2＞アドレス：00CAh、初期値：0028h（5ms）タイマ値を変更する場合は、下記の計算式より変更してください。計算式：ガードタイマ値(ms) / 0.125(ms) ＜例＞ON ガードタイマ 5ms 5/0.125 = 40d = 0028h 上限値：4095.875ms （データ：7FFFh）下限値： 0.125ms （データ：0001h）

D. OFF ガードタイマ用内部データメモリ＜TDET_OFF_TIM1＞アドレス：009Bh、初期値：0028h（5ms）＜TDET_OFF_TIM2＞アドレス：00CBh、初期値：0028h（5ms）タイマ値を変更する場合は、下記の計算式より変更してください。計算式：ガードタイマ値(ms) / 0.125(ms) ＜例＞ON ガードタイマ 5ms 5/0.125 = 40d = 0028h 上限値：4095.875ms （データ：7FFFh）下限値： 0.125ms （データ：0001h）

E. 検出周波数制御用内部データメモリ＜TDET_FREQ1＞アドレス：----h、初期値：― ＜TDET_FREQ2＞アドレス：----h、初期値：― 検出周波数を変更します。変更を希望する場合にはローム営業窓口までお問い合わせください。

● VOX 機能

A. 有音/無音検出レベル調整用パッド（ロス用）＜VOX_LPAD1＞アドレス：0061h、初期値：4000h（0dB）＜VOX_LPAD2＞アドレス：0069h、初期値：4000h（0dB）を変更する場合は、下記の計算式より変更してください。計算式：10^(-X/20)*16384 ＜例＞有音/無音検出レベル調整値を-1dB にする場合 10^(-(-1.0)/20)*16384=18383.15=18383d=47CFh （小数点以下四捨五入）上限値：-1.0dB （データ：47CFh）下限値：-5.0dB （データ：71CFh）

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■ データ通信に関してデータ通信を行う場合は、以下の設定で使用してください。１．4 ビット（32kbps）データ通信 DTHR1（CR2-B5）=”1” ：チャンネル１ DTHR2（CR3-B5）=”1” ：チャンネル２２．8 ビット（64kbps）データ通信 CONTA1（CR2-B7）=”1”, LTHR1（CR27-B7）=”1” ：チャンネル１ CONTA2（CR3-B7）=”1”, LTHR2（CR28-B7）=”1” ：チャンネル２注記 1：データ/音声通信の開始時及び切替時は、数 SYNC 分のデータ抜け/誤りが発生します。注記 2：LTHR1/2 のみのデータスルーでは、PCM データ”-0”は、”+0”に変化し出力されます。注記 3：DTHR1=”1”、 DTHR2=”1”、CONTA1=”1” + LTHR1=”1”及び CONTA2=”1” + LTHR2=”1”と設

定した場合には、回線エコーキャンセラ、トーン・ジェネレータ、トーン検出、VOX 機能、MUTE 機能が無効

となります。

表 29 フルスケール表（-law, A-law）

-law A-law 入力レベル

MSB MSB +フルスケール 1 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0

+0 1 1 1 1 1 1 1 1 1 1 0 1 0 1 0 1-0 0 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1

-フルスケール 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0

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■ ご使用上の注意 1. 本 LSI の誤動作及び特性劣化を防ぐため、雑音（特に高周波のスパーク性雑音やパルス性雑音）の小さい

安定した電源を使用してください。

2. 電気的特性を保証するため、電源のバイパスコンデンサは高周波特性の良いコンデンサを使用し、LSI 端

子の近傍に設置してください。

3. 電気的特性を保証するため、アナログシグナル信号グランド（SG 端子）のバイパスコンデンサは高周波特性

の良いコンデンサを使用し、LSI 端子の近傍に設置してください。

4. 電気的特性を保証するため、レギュレータ基準電圧出力（VBG 端子）及びレギュレータ出力（VOUT1,2 端

子）のバイパスコンデンサは、高周波特性の良いコンデンサを使用し、LSI 端子の近傍に設置してください。

5. AGND, DGND1,2 端子はできる限り短く低インピーダンスでシステムグランドと接続してください。

6. 電源投入の投入順番は、アナログ電源とデジタル電源を同時に投入、あるいはアナログ電源より先にデジ

タル電源を投入してください。

7. 電源投入後は、必ずマスタクロックを入力した状態から PDN/RST 端子より、速やかにリセットを実行してくだ

さい。（例えば、電話の発着信を待つ間などに、本 LSI をパワーダウン状態に留め置く場合でも、まず、上

述のリセットを実行し、その後、発着信を待つようにしてください。）

8. PCM 各出力端子及び ADPCM 各出力端子は、オープンドレイン端子ですので外部でプルアップ抵抗が必

要です。

9. E.R.L(エコー・リターン・ロス)は減衰系になるように設定してください。また、増幅系になる場合は、回線エコ

ーキャンセラの入出力部にあるロス用 PAD 及びゲイン用 PAD 機能を使用することを推奨します。 E.R.L は、エコーキャンセラ出力（RoutL1/RoutL2）からエコーキャンセラ入力（SinL1/SinL2）までのエコー量

の減衰を言います。

10. 回線エコーキャンセラへの推奨入力レベルは、-10 ~ -20dBm0 です。

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■ 応用回路例

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D0

D2

D3

D4

WR

AGND

D1

DGND1

RD

CS

PDN/RST

SYNCA

VOX1O

VOX1I

SG

AVDD

TSTI6

TSTI7

IS1

IR1

TSTI8

TSTI9

TSTI0

INT

VOUT2

DVDD2

PCM1LNI

PCM1LNO

PCM2ACI

PCM1ACO

PCM1ADI

PCM2ADO

SYNCL

BCLKL

DGND2

A1

VOUT1

DVDD1

VBG

A4

A3

A2

A0

MTYPE

IS2

IR2

VOX2O

VOX2I

PCM1ADO

PCM2ACO

PCM2LNO

PCM2LNI

PCM1ACI

PCM2ADI

D5

D6

D7

BCLKA

MCK

10μF 0.1μF

0.1μF10μF

+3.3V(VA)

10μF0.1μF10μF

150pF

0.1μF

0.1μF

10μF

+3.3V(VD)

+3.3V(VD)

+3.3V(VD)

リセット

マスタクロック入力（19.2MHz）

ビットクロック入力（128kHz～2.048MHz）

8kHz同期信号入力

受信側ADPCM信号入力

送信側ADPCM信号出力

マイコンインタフェ -ス

ビットクロック入力（128kHz～2.048MHz）

8kHz同期信号入力

受信側PCM信号入力

送信側PCM信号出力

チャンネル1受信側VOX入力

チャンネル1送信側VOX出力

チャンネル1受信側VOX入力

チャンネル2送信側VOX出力

（フローティング）




500Ω

500Ω

TSTI1

TSTI2

TSTI3

TSTI4

TSTI5

+3.3V(VD)

10μF

0.1μF

+3.3V(VD)

10kΩ

（設定条件）・IOSEL（CR0-B3="0"）設定・PCM 多重タイミング設定時（設定コントロールレジスタ：CR11,CR12）・ADPCM 多重タイミング設定時（設定コントロールレジスタ：CR13,CR14）（注意）・ビットクロックの周波数は、PCM 多重及び ADPCM 多重設定条件により異なります。

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■ パッケージ寸法図

TQFP64-P-1010-0.50-K

Mirror finish

パッケージ材質エポキシ樹脂リードフレーム材質 42アロイ端子処理方法・材質半田メッキ (≥5μm)パッケージ質量 (g) 0.26 TYP.5版数/改版日 4版/96.10.28

表面実装型パッケージ実装上の注意表面実装型パッケージは、リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすい

パッケージです｡したがって、リフロー実装の実施を検討される際には、その製品名、パッケージ名、ピン数、パッケージコード及

び希望されている実装条件（リフロー方法、温度、回数）、保管条件などをローム営業窓口まで必ずお問い合わ

せください｡

（単位：mm）

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■ 改版履歴

ページドキュメント No. 発行日

改版前改版後変更内容

PJDL7202-001-01 2004.2.16 – 68 暫定版発行

FJDL7202-001-02 2004.2.16 – 70 確定版発行

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ご注意

本資料の一部または全部をラピスセミコンダクタの許可なく、転載・複写することを堅くお断りします。

本資料の記載内容は改良などのため予告なく変更することがあります。

本資料に記載されている内容は製品のご紹介資料です。ご使用にあたりましては、別途仕様書を必ずご請

求のうえ、ご確認ください。

本資料に記載されております応用回路例やその定数などの情報につきましては、本製品の標準的な動作

や使い方を説明するものです。したがいまして、量産設計をされる場合には、外部諸条件を考慮していただ

きますようお願いいたします。

本資料に記載されております情報は、正確を期すため慎重に作成したものですが、万が一、当該情報の誤

り・誤植に起因する損害がお客様に生じた場合においても、ラピスセミコンダクタはその責任を負うものでは

ありません。

本資料に記載されております技術情報は、製品の代表的動作および応用回路例などを示したものであり、

ラピスセミコンダクタまたは他社の知的財産権その他のあらゆる権利について明示的にも黙示的にも、その

実施または利用を許諾するものではありません。上記技術情報の使用に起因して紛争が発生した場合、ラ

ピスセミコンダクタはその責任を負うものではありません。

本資料に掲載されております製品は、一般的な電子機器（AV 機器、OA 機器、通信機器、家電製品、アミ

ューズメント機器など）への使用を意図しています。

本資料に掲載されております製品は、「耐放射線設計」はなされておりません。

ラピスセミコンダクタは常に品質・信頼性の向上に取り組んでおりますが、種々の要因で故障することもあり

得ます。

ラピスセミコンダクタ製品が故障した際、その影響により人身事故、火災損害等が起こらないようご使用機器

でのディレーティング、冗長設計、延焼防止、フェイルセーフ等の安全確保をお願いします。定格を超えた

ご使用や使用上の注意書が守られていない場合、いかなる責任もラピスセミコンダクタは負うものではありま

せん。

極めて高度な信頼性が要求され、その製品の故障や誤動作が直接人命を脅かしあるいは人体に危害を及

ぼすおそれのある機器・装置・システム（医療機器、輸送機器、航空宇宙機、原子力制御、燃料制御、各種

安全装置など）へのご使用を意図して設計・製造されたものではありません。上記特定用途に使用された場

合、いかなる責任もラピスセミコンダクタは負うものではありません。上記特定用途への使用を検討される際

は、事前にローム営業窓口までご相談願います。

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術を輸出する場合、または国外に提供する場合には、同法に基づく許可が必要です。

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〒193-8550 東京都八王子市東浅川町 550-1

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fjdl7202-001-02fjdl7202-001-02 ml7202-001 3/70 端子接続（上面図） 64...

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