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FEUP VGTTecnologia CMOS

Fabricação CMOS

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Fabricação CMOS: Passos básicos

• Os circuitos CMOS são fabricados numa wafer de silício.

• As wafers são fatias circulares de silício, cortadas de um cilindro (~2m de comprimento, com diâmetros que podem chegar aos 40cm) de cristal único de silício (pureza > 98%) levemente dopado com átomos dadores (fósforo, arsénio ou antimónio - substrato tipo n-) ou átomos aceitadores (boro, alumínio ou gálio - substrato tipo p-). A espessura de ~1mm é necessária por questões de manuseamento.

• O substrato é comum a todos os dispositivos (assumimos p-). Uma vez que transístores de canal P necessitam de um substrato de tipo n-, é necessário criar regiões no substrato com impurezas deste tipo. Essa região é designada por poço de tipo n (n-well). Esta pode ainda ser utilizada como resistência.

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• Preparação do cristal: Cilindro de cristal único de silício.

• Fotolitografia: Processo pelo qual áreas predefinidas podem ser mascaradas (escondidas ou protegidas) por forma a que determinado passo do processo seja aplicado apenas à restante região. Neste processo a wafer écoberta por um liquido orgânico e viscoso (polímero semelhante a Latex), denominado de foto-resiste (photoresist). A aplicação é feita com a wafer

em rotação para uma distribuição uniforme do foto-resiste (~1µm de espessura). Este é posteriormente endurecido por aquecimento. O foto-resiste altera as suas características com a incidência de luz, tornando-se resistente (negativo) ou sensível (positivo) à remoção por um solvente orgânico. Após a acção do solvente teremos regiões com material exposto, que pode ser removido por ácidos (etching), e outras protegidas. Desta forma podemos criar padrões com os diferentes materiais que constituem um CI (e.g. Interligação metálica...).

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• Máscara: Película de vidro coberta de material fotográfico que quando exposto a feixes de electrões (e-beam) cria zonas escuras com os padrões desejados para o CI final. O processo de produção de máscaras é muito critico e complexo, com custos que podem ascender a mais de € 50.000,00. Estas mascaras são depois colocadas próximo da wafer, interpondo-se entre esta e a luz ultravioleta, passando assim o padrão para o foto-resiste, polimerizando as zonas expostas à luz (foto-resiste negativo).

• Implantação por difusão e de iões: Processo de introdução de dopantes no substrato para definir n-wells, transístores (regiões de dreno/fonte),... Na difusão um gás contendo o dopante é colocado em contacto com o substrato. Elevadas temperaturas (~1000oC) causam a difusão do implante, verticalmente e horizontalmente, pelo substrato. A concentração de dopantes é maior à superfície, reduzindo de uma forma Gaussiana para o interior. Na implantação iónica um feixe de iões é varrido pela wafer. Com este método consegue-se um melhor controlo da concentração e profundidade do implante. Um processo de annealing

(aquecimento prolongado seguido de um arrefecimento lento) é normalmente necessário para uniformizar o perfil de concentração de impurezas e para reparar o cristal (o processo de bombardeamento danifica a estrutura cristalina do silício).

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• Polisilísio e Metal: São depositados acima do substrato, isolados deste, e entre si, por SiO2.

• Várias camadas de metal são isoladas com óxido. A interligação entre camadas é efectuada por metal através de orifícios no óxido. São chamados de contactos quando se fala de uma ligação entre o metal e um implante ou polisilício. Entre metais de diferentes camadas os contactos são designados por vias.

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• A geometria das diferentes máscaras é da responsabilidade de quem desenha os circuitos.

• O processo de definição dessa geometria é denominado “desenho estrutural” (layout).

• Não é necessário desenhar toda a geometria (algumas podem ser extrapoladas automaticamente).

• A espessura do material em cada camada é predefinida pelo fabricante.

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Fabricação CMOS: Processo base

SiO2

foto-resiste

Base de silícioa >98%

Oxidação: Formação vidro ou SiO2.

Por vapor ou oxigénio

0.25mm a 1mm

Luz UV

máscara

UV: difracção e tolerâncias de alinhamento

limitam larguras a ~ 0.x µµµµm.

Foto-litografia

Solvente orgânico remove áreas polimerizadas

Óxido removido (etched) com ácido. Foto-resiste removido (fica substrato exposto, pronto para se criar a n-well). Aqui é o SiO2 que irá bloquear o implante n-well. O foto-resiste é removido pois poderia derreter no processo de implante.

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Fabricação CMOS: Passos básicos1- Criação da N-well Região do tipo n criada

por difusão (de fósforo) para criação do substrato dos transístores p

2- Crescimento de óxido de campo (Field Oxide - FOX) e implantes de campo p+

Si3N4

Óxidofino

Áreas activas (localização dos transístores)

Channel stopDifusão p+

SiO2

Aumenta VT e portanto isola os transístoresFOX

Há dois processos para fazer crescer o FOX: Húmido – vapor de água é introduzido no topo do substrato a temperaturas moderadamente elevadas. Este vapor reage com o silício, difundindo-se com este, gerando SiO2 e H2. Processo a seco - é O2 que é introduzido (a temperaturas mais elevadas) produzindo-se SiO2 (estes processos consomem Si, à razão de 0.45x para cada x de espessura de SiO2). No entanto, antes deste processo, é ainda depositado o Si3N4 (é ~inerte a H2O e O2) que vai proteger a áreas activas da deposição do FOX. O processo a seco produz um SiO2 de melhor qualidade.

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Polislício (poly)

3- Deposição de polisilício (material amorfo constituído por pequenos cristais de silício, dispostos de forma ±aleatória): Permite o auto-alinhamento do canalbloqueando o implante na região de porta.

Uma máscara n+ (select) é usadapara criar as zonas dedifusão n+ São também criadas difusões

para implantação de contactosóhmicos de polarização do n-well

4- Implantes n+. o poly funciona como bloqueio (auto-alinhamento) para o implante. O n+ melhora a resistividade do poly

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Criação de difusões para implantaçãode contactos óhmicos de polarizaçãodo substrato p.

5- Implantes p+.

Espaços para inserção de contactos

ao polyàs difusões

6- Crescimento de SiO2 e MetalizaçãoMetalização de pistas e contactos

Após a implantação, toda a wafer é coberta com uma camada de SiO2. Como nas camadas superiores já não há Si para reagir com O2 (ou H2O), é utilizado um outro processo de reacção gasosa denominado por CVD (Chemical Vapor

Deposition),. Este processo também é utilizado para a deposição do Si3N4.

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Metal 1

SiO2

substratoP+

n+

N-well

poly

contacto

Layout (desenho em CAD que gera a informação necessária para a produção de mascaras

Região activa

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Sequência de Mascaras

Metal 1

SiO2

substratoP+

n+

N-well

poly

contacto

n-well

Regiões activas(n+ e p+)

Polisilísio

Contactos

Metal

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Fabricação CMOS: Mascaras

n-well difusão n difusão p

poly contactos metal 1

vias metal 2 célula

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Fabricação CMOS: Mascaras

Camadas de metal e vias

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Fabricação CMOSLatch-up

Medidas para evitar latch-up:

- limitar gradiente dos impulsos

- reduzir área dos Ms para diminuir Cs

- reduzir valor das resistências parasitas, i.e.,

aproximar eléctrodos de polarização dos

terminais da fonte

- inserção de anéis de guarda

- eliminar proximidade de transístores n e p

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Fabricação CMOS

Metal 1

SiO2

substratoP+

n+

N-well

poly

contacto

Layout (desenho em CAD que gera a informação necessária para a produção das mascaras)

Região activa

Contacto de n-wellContacto de substrato

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Fabricação CMOS: Drivers

Os drivers de saída dos ICs podem ocupar uma área bastante razoável. Neste sentido o uso de lógica CMOS para este drivers pode representar um considerável risco em termos de latch-up. Por esta razão, e naquelas partes dos circuitos onde se exigem transístores de tamanhos elevados, recorre-se normalmente a lógica NMOS.

• Buffers NMOS

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Desenho de transístores

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