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2009/10/14 集積回路工学 A.Matsuzawa 1

集積回路工学

東京工業大学大学院理工学研究科電子物理工学専攻

松澤昭


(4) CMOS論理回路

資料は松澤研のホームページhttp://ssc.pe.titech.ac.jpにあります


インバータ

否定（NOT）回路は、LSI設計ではインバータ（反転）と呼ばれる。

デジタル信号では、２値は０と１しかないので、入力が０なら１となり、入力が１なら出力は０となる反転となる。

０

０

１

１

入力A 出力Y

NMOSトランジスタとPMOSトランジスタを組み合わせることで論理回路が実現できる


NANDゲート

０

０

１

１

入力出力

０

０１

０

１１

A B Y

１

１

NANDゲートはNOT－ANDゲートの意味をもつ。すなわちANDの否定機能をもつ論理ゲートである。入力A,Bの入力に対しての出力Yの論理式はとなる。BAY ⋅=


NORゲート

０

０

１

１

入力出力

０

０１

０

１１

A B Y

０

０

NORゲートはNOT－ORゲートの意味をもつ。すなわちORの否定機能をもつ論理ゲートである。入力A,Bの入力に対しての出力Yの論理式はとなる。BAY +=


加算器（ハーフアダー）

デジタル回路（２進数）での足し算機能を持った回路を加算器と呼ぶ。加算器には下位からの桁上げを考えない半加算器と、下位からの桁上げを加算していく全加算器とがある。


加算器（フルアダー）


CMOS論理回路

ｐ側

ｎ側

出力

入力１

入力ｎ

・・・

ｐ側and: 並列or: 直列

ｎ側and: 直列or: 並列

互いに双対な回路出力は否定

CMOS論理回路はP型とN型が互いに双対な回路により実現される。


CMOS論理の構成演習

• ２入力NOR• ３入力NAND• (A + B)･(C +D)


演習の回答１

２入力NOR ３入力NAND

Vdd

A

BZ

Vdd

A

B

C

Z


演習の回答２

Vdd

A

B

CD

Z

Z=((A + B)･(C +D))


記憶の基本的な構成

• 受動素子の利用

– 情報を電荷としてコンデンサに貯える。

– ダイナミックラッチ、DRAM

• 能動素子の利用

– フィードバックループの利用

– スタティックラッチ、SRAM


記憶素子（ダイナミックラッチ)

φ

Φ’

ＤＱ’

トランスファゲート

スイッチ（トランスファーゲート）と容量を用いて、論理状態を一時保存する


ダイナミックラッチの動作

φ

Φ’

ＤＱ

1

0

on0/1

0/1 1/0

φ

Φ’

ＤＱ

0

1

off0/1 1/0

入力の取込み記憶


記憶素子（スタティックラッチ）

φ1

Φ’1

ＤＱ

φ2

Φ’2

２段のインバータを用いて正帰還回路を構成し、論理状態を保持する


スタティックラッチの動作１

φ1

Φ1

ＤＱ

φ2

Φ2

1

0

onx

x x x

0

1

off

入力の取込み


スタティックラッチの動作２

φ1

Φ1

ＤＱ

φ2

Φ2

1 1

0

0

off

on

x x x

xx

記憶


スタティックラッチの構成

φ1

Φ1

ＤＱ

φ2

Φ2Clock


スタティックラッチの動き

t

クロック

Φ1 = Φ2

Φ1 = Φ2

入力取込み入力取込み記憶記憶

注意：入力取込み時には入力が出力Qに筒抜けになる！


RSFF

1

0

1

1 1

01

0

0

1

1

1

保持状態論理入力保持状態

NAND回路を下図の様に接続すると、論理状態を保持できる

0

1

1

1

保持状態

0

10

1

論理入力

0

11

1

保持状態


同期型RSFF

クロックCが1のときのみS, Rの反転信号がF/Fに入力される。クロックCが0のときはS, Rに係わらず制御端子は1,1になるので前の状態が保持される。

クロックの立ち上がりエッジでのみ状態が変化する

データをクロックに同期して保持する回路ができる


Dラッチ

Ｄラッチによりデータを保持できるようになる


Master-Slave Flip Flop

D Q D Q

clock

data output入力取込み

記憶記憶

入力取込み

L1 L2

L1とL2が交互に

記憶状態になり、data入力とoutputが必ず切断される。


フリップフロップの動き

t

クロック

L1

L2

入力取込み入力取込み記憶記憶

記憶記憶入力取込み入力取込み

Data

Output

クロックの立ち下がり時の入力情報が出力に現れる


セットアップ時間とホールド時間

入力

クロック

出力

この場合は立ち上がりエッジでの動作

セットアップ時間ホールド時間

セットアップ時間：クロックの取込エッジよりも少し前に入力データが確定する必要があるホールド時間：クロックの取込エッジよりも少し後で入力データが変化しても良い


同期設計

F/F

Q

CLK

Q

F/F

配線遅延セル遅延

クロック周期

フリップフロップ間に論理回路を挿入し、論理処理を実行する。

論理回路がばたばた動いても、フリップフロップの出力は安定している。

F/F間の論理遅延時間の総和< クロック周期-(セットアップ時間+ホールド時間）

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