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CMOSとは?• Complementary Metal-Oxide-Semiconductor
– p-ch MOSFETとn-ch MOSFETを両方使う回路方式または
– p-ch MOSFETとn-ch MOSFETの両方を集積化するテクノロジ
• CMOS回路の特長– 低消費電力、高速動作、高信頼性(誤動作しにくい)
– 従って、大規模集積が可能
VDD
GND
n-ch
p-ch
OUTININ OUT
CMOSインバータ回路図
=
インバータのシンボル
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CMOS回路の断面構造• n-ch MOSFETとp-ch MOSFETの両方を1枚のシリコンウエーハ上に作製
– well (tubとも呼ばれる)の中にMOSFETを作る
• MOSFET間の電気的分離– STI (Shallow Trench Isolation)を形成してMOSFET間のチャネル発生を防ぐ– n-well と p-wellの pn接合に逆バイアスを印加して電流を遮断
VDD
GND
n-ch
p-ch
OUTIN
CMOSインバータ回路図CMOSインバータ断面図(twin well process)
p-n-well
Interlayer dielectric
MetalVDD OUT GND
GOX(Gate Oxide)
Poly-Si
n+ n+p+ p+ p+n+ STISTI STI
Poly-Si
※ シリコンウエーハは基板(Substrate)とも呼ばれる
p-well
p+ substrate
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CMOSインバータのレイアウト
p-n-well
Interlayer dielectricMetal
VDD OUT GND
Gate oxide
Gate poly-Si Gate poly-Si
n+ p+p+ n+n+p+
IN
OUT
VDD
GND
n-welln+ p+ p+
n+
Poly-Si
Contact
Metal用語
n+, p+ = Diffusion高濃度不純物領域
Poly-Si = Gate Polyゲート電極
Contact半導体と配線の接続
VIA配線層間の接続
Wellp-ch MOSFET を作るd
土台のn領域(n-well)、または、n-ch MOSFETを作る土台のp領域(p-wellは通常自動生成)
STI STI
断面
各部の詳細は5.1.3参照
p-wellSTI
p+ substrate
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セルライブラリ
IN
OUT
VDDGND
n-welln+ p+ p+n+
Poly
Contact
Metal
Active
VDD
GND
n-ch
p-ch
OUTIN
Symbol Schematic Layout
Symbol, Schematic, Layoutのデータや、面積、ゲート伝搬遅延時間、入出
力端子の座標、外形寸法などのデータをセットにして、各種の基本論理回路のデータを集めたものは、セルライブラリと呼ばれる。論理合成(logic synthesis)や自動配置配線(place & route)などで必要となる。
7
ウエーハの種類
100~300mm
0.6~0.9mm Bulk Polished Silicon Wafer
Epitaxial Silicon Wafer
SOI Wafer (Silicon On Insulator)
Si(600~900um)
Si(600~900um)
Epitaxial Layer(0.5~4um)
Si(600~900um)
Si(50~200nm)SiO2 (50~200nm)
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SOI (Silicon on Insulator)• SOIウエーハの特徴
– CMOS構造を作るためにウエルが必要ない– 高電圧動作が可能– 高速、高周波動作させやすい
p+ p+ n+ n+
Gate GateDrainSource Source
SiO2 (絶縁体)
ガラス上に成膜したポリSiウエーハ上に作製
SiO2を埋め込んだ単結晶Siウエーハ上に作製
薄膜Si
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ウエルの構造による分類
p-
p-
Twin-well(ウエルの不純物濃度の最適制御を行う)
Triple-well(p-well間を電気的に遮断する)
p-welln-well
p-welln-welldeep n-well
p- substrate
n-wellプロセス(Substrateをp-wellとして利用)
n-well
p+ substrate
p+ substrate
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フィールド酸化膜とゲート酸化膜
Shallow Trench Isolation (STI): 厚さ数100nmGate Oxide (GOX): 厚さ数nm(※)
STISTI STI
Active Area Active AreaSTI Area STI Area STI Area
GOX GOX
Si
SiO2
MOSFET領域
素子分離領域
素子分離領域
素子分離領域
MOSFET領域
・ STI AreaはSiO2が厚いのでチャネルが発生しない・ AA (Active Area)はSiO2が薄いのでチャネルが発生する
電圧の影響が届かない
※ 先端プロセスでは SiO2より誘電率の高い物質(high-k材料と呼ばれる)をGOXに組み合わさせた構造が使われる
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半導体にシリコンを使用する理由• 材料コストが低い
– 原料が豊富– 生産の低エネルギー/低コスト化技術が進んでいる
• 加工がしやすく丈夫– 高純度化しやすい(シリコン同士の結合が強い)– 高品質単結晶※1の製造技術が進歩している– 機械的強度が強い(薄いウエーハに加工できる)– 熱に強い(融点1410℃)
• MOSFET (MOSトランジスタ)が作れる– (現状では)シリコン以外のMOSFETでは
十分な性能と均一性が出ない
※1 結晶全体の原子が、周期的構造に従って配列され
た結晶。殆どの物質は小さな結晶が集まった多結晶か周期的構造を持たないアモルファスで構成される。
Si Ingots
Si Wafer
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全体工程
シリコン・ウエーハ
ウエーハ・プロセス(微細加工)
設計データ
フォトマスク
ダイシング(チップ切断)
パッケージング
テスト(良品選別)
ダイシング
ワイヤ・ボンディング パッケージ
ウエーハ
加工したウエーハ
チップ
フォトマスク (レチクル)
石英板に金属で集積回路(チップ)のパターンを描いたもの
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(参考)パッケージの種類
略称 名称 説明
DIP Dual in-line package 両側にピンが並んだムカデ型
SOP Small out-line package DIPの面実装タイプ
SOJ Small out-line J-lead package SOPのリードを内側に曲げた
QFP Quad flat package SOPのリードを4辺から出した
PGA Pin grid array ピンが下面に出た剣山型
BGA Ball grid array はんだバンプを下面に付けた
CSP Chip size package ベアチップと同じサイズのパッケージの総称。はんだバンプが下面に付いている
多ピン化
• パッケージの種類は集積回路の設計前に決定する• 高周波・高速LSIでは、パッケージの電気的特性を含めたシミュレー
ションが必要
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フォトリソグラフィー• レイアウトパターンをフォトマスクに実寸法の4~10倍スケー
ルで書込む• フォトマスクのパターンを1/4~1/10に縮小してウエーハに縮
小投影
1cm角チップ紫外線レーザフォトマスク
10cm角
30cmウエーハ
光学系
16
ステップ&リピート• ウエーハの上にフォトマスクの像を縮小投影して紫外線
露光する装置をステッパと呼ぶ• ウエーハをステップ&リピートして、ウエーハ全面にチップ
のパターンを並べる
ステッパー
ステップ
フォトマスク
紫外線
感光剤(フォトレジスト)
17配線パターン完了
微細加工プロセスの原理(1)
• 配線パターンの加工例(アニメーション)
ウエーハに絶縁体を付ける
金属を付ける
フォトレジストを塗布
マスクを通して紫外線照射
Siウエーハ絶縁膜金属フォトレジスト
フォトマスク
紫外線
現像する(フォトレジストの感光した部分を取り除く)
金属を反応性ガスで除去する
フォトレジストを除去する
18
微細加工プロセスの原理(2)
• pn接合の加工例(アニメーション)
フォトレジスト
フォトマスク
紫外線
加速した不純物のイオンを打ち込む
p nSiウエーハ絶縁膜
pn接合形成完了
ウエーハに絶縁膜を付ける
フォトレジストを塗布
マスクを通して紫外線照射
現像する
絶縁体を反応性ガスで除去する
フォトレジストを除去する
不純物をイオン化して注入
加熱して不純物と半導体を結合
20
インバータのレイアウトパターン例
poly-1
metal-1
contact
n-active (n+)n-well
p-active (p+)
IN
OUT
GNDVDD
レイアウト図
via-1metal-2
p-n-well
Interlayer dielectric
metal-1VDD
OUT
GND
GOX (Gate oxide)
poly-1 poly-1
p+ n+p+ p+n+n+ STISTI STI (Shallow trench isolation)
断面図
contact
via-1metal-2 n-wellプロセス
p-well
p+ substrate
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CMOSプロセス(1)
p-Si
p-Si
n-active p-active n-active p-active
SiO2
Si3N4
Si3N4/SiO2薄膜をつける。(SiO2はSi表面保護用)
Si3N4/SiO2薄膜をActive Areaのパターニング。
p-/p+ エピタキシャルウエーハを用意(ここではp-Siと表記)。
CMOS LSIの製造工程(一部簡略化)
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CMOSプロセス(2)
p-Si
n-active p-active n-active p-active
p-Si
SiO2
Si3N4/SiO2をマスクにしてSiをエッチング(反応性ガスで溶かす)。
SiO2薄膜をつける。
23
CMOSプロセス(3)
p-Si
p-Si
STI
CMP (Chemical-Mechanical Polishing)とい
う方法で研磨して平坦化する。
Si3N4/SiO2薄膜をエッチングする(STI: Shallow Trench Isolationと呼ばれる工程)素子分離領域(STI領域)が完成。
24
CMOSプロセス(4)
p-Si
n-well
n-well Photoresist
p-Si
n-well
GOX
STI
STI
n-wellでフォトレジストをパターニング。リン(n型不純物)を加速して打ち込む(イオン注入技術)。フォトレジストを取り除く。高温加熱して不純物をSiの内部に拡散させる。n-wellが完成。同様に、p-wellも作製。
P(リン)
酸素の中で加熱して、Siの表面に薄いSiO2を成長させる(熱酸化)。ゲート酸化膜GOXが完成。
p-well
P(リン) B(ホウ素)
25
CMOSプロセス(5)
p-Si
n-well
p-Si
n-well
poly-1 poly-1
ポリシリコン薄膜を堆積。
poly Si
poly-1でパターニング。ゲートの配線が完成。
ソース、ドレインより上の層であるゲート配線を先に行うのがポイント。
p-well
p-well
26
CMOSプロセス(6)
p-Si
n-well
Photoresist
n+ n+ n+
n-activen-active
p-Si
n-well
Photoresist
n+ n+ n+
p-activep-active
p+p+p+
フォトレジストをn-activeパターニング。ヒ素(n型不純物)をイオン注入する。n+領域が完成。
As(ヒ素)
フォトレジストをp-activeパターニング。ホウ素(p型不純物)をイオン注入する。p+領域が完成。
B(ホウ素)
ソースとドレイン領域は自動的にゲートの両側に形成される(Self-Alignmentと呼ばれる)
p-well
p-well
27
CMOSプロセス(7)
p-Si
n-welln+ n+ n+ p+p+p+
Ti
p-Si
n-welln+ n+ n+ p+p+p+
TiSi2
n+, p+上に窓を開けて、Ti(チタン)薄膜をつける。
加熱してSi表面をTiSi2(チ
タン・シリサイド)の合金にする。Si表面に接した部分
だけをシリサイドにすることをサリサイド工程とも呼ぶ。ここまでで、MOSFETが完成。
p-well
p-well
28
CMOSプロセス(8)
p-Si
n-welln+ n+ n+ p+p+p+
p-Si
n-welln+ n+ n+ p+p+p+
SiO2またはPSG(ガラス)
薄膜をつける。PMD (Pre-metal Dielectric)とも呼ばれる。
CMPで平坦化する。
p-well
p-well
29
CMOSプロセス(9)
p-Si
n-welln+ n+ n+ p+p+p+
contact
p-Si
n-welln+ n+ n+ p+p+p+
W
PMDをContactパターニングする。
コンタクトは、シリコンとポリシリコンへの配線接続孔となる。
W(タングステン)薄膜をつける。Wはコンタクト孔の中に入り込む。
contact
p-well
p-well
30
CMOSプロセス(10)
p-Si
n-welln+ n+ n+ p+p+p+
W
p-Si
n-welln+ n+ n+ p+p+p+
Ti/TiN/AlCu/TiN (metal-1)
CMPで平坦化する。
Ti/TiN/AlCu/TiN 薄膜をつける(※)。
p-well
p-well
ここまでが Frond end processと呼ばれる。
以降は Back end processと呼ばれる。
※ Al配線の例(Cu配線はスライド38参照)
31
CMOSプロセス(11)
p-Si
n-welln+ n+ n+ p+p+p+
p-Si
n-welln+ n+ n+ p+p+p+
metal-1パターニングする。1層目の配線が完成。
PSG薄膜をつける。IMD (Intra-Metal Dielectric)とも呼ばれる。IMDをCMPにより平坦化する。
metal-1
p-well
p-well
32
CMOSプロセス(12)
p-Si
n-welln+ n+ n+ p+p+p+
via-1
p-Si
n-welln+ n+ n+ p+p+p+
W
IMDをvia-1パターニングする。
ビアは、配線層間の接続孔となる。
W(タングステン)薄膜をつける。Wはコンタクト孔の中に入り込む。
p-well
p-well
33
CMOSプロセス(13)
p-Si
n-welln+ n+ n+ p+p+p+
p-Si
n-welln+ n+ n+ p+p+p+
Ti/TiN/AlCu/TiN (metal-2)
W(タングステン)薄膜をつける。Wはコンタクト孔の中に入り込む。CMPで平坦化する。
Ti/TiN/AlCu/TiN 薄膜をつける。
p-well
p-well
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CMOSプロセス(14)
p-Si
n-welln+ n+ n+ p+p+p+
n-welln+ n+ n+ p+p+p+
metal-1
STI STISTI
metal-2
via-1
contact
metal-2
Ti/TiN/AlCu/TiN 薄膜をmetal-2パターニングする。
パッシベーション・レイヤー(保護膜)を形成して完成。
poly poly実際には、MOSFETの信頼
性を高めるため、より複雑な工程で製造されている。
p-well
p-well
p-Si
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(参考)PN接合の表面からの位置制御
1. イオン注入のエネルギーによるPN接合位置の調整
2. 熱処理(ドライブイン拡散)によるPN接合位置の調整
不純物の濃度
(cm
-3)
Si表面からの距離(μm)
PN接合位置 PN接合位置
下地ウエーハの不純物濃度(NA)
ドライブイン拡散した長時間熱処理の場合(ND)
ドライブイン拡散しない短時間熱処理の場合(NA)
Neff = ND – NA
NA : P型不純物濃度
ND: N型不純物濃度
p型不純物(アクセプタ)とn型不純物(ドナー)が両方混じったとき、
Neff > 0ならばn型
Neff < 0ならばp型
Neff = 0 のときpn接合(Well形成)(Source, Drain形成)
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多層配線の構成現在のVLSIでは10層以上の配線層が使用されている。
12層配線の例(断面)
Local
Intermediate
Semi-global
Global
Top
VIAMetalContact
Si
セル(ゲート)内
回路ブロック内、隣接回路ブロック、デカップリング電源
Intermediate layerとGlobalの連絡
データBUS, クロック, 基幹電源
パッド, 受動素子配線
断面の電子顕微鏡写真