EAMTA

Optimización velocidad nodos internos◦ Capacidades variables◦ Necesidad de dimensionar compuertas

Análisis de un inversor◦ Longitud mínima

◦ Ancho NMOS mínimo◦ Resistencia de referencia: resistencia NMOS

◦ Diseño PMOS: simétrico

Capacidad de referencia

Factor de escala S

◦ Resistencia escala

◦ Capacidad escala

◦ Tiempo

Observaciones◦ Sin capacidad

◦ Tiempo de referencia no depende de S

◦ Carga capacitiva incrementa directamente el tiempo de transición

◦ Aumento en S, tiempo transición escala en 1/S

◦ Aumento en S, área aumenta S veces !!!

Cadena inversores◦ Situación real: aumento de compuerta afecta a la anterior

◦ Relación entre capadidad de entrada y salida

◦ Tiempo:

◦ f es el fan-out efectivo

Cadena inversores

◦ Primer capacidad: inversor mínimo◦ Ultima capacidad: capacidad de carga

Cadena inversores◦ Compuerta j-ésima

◦ Tiempo de transición

Cadena inversores◦ Suma de tiempos individuales

◦ Dimensionamiento óptimo:

◦ Resulta en: Mismo fan-out efectivo

◦ Tiempo de cada etapa igual

◦ Fan out total F

Diseño◦ Fan out individual

◦ Dimensiones

◦ Tiempo total

Número de etapas◦ Optimo

◦ Solución

◦ Si

◦ Caso contrario: solución numérica

Solución numérica

◦ f cercano a 3.6◦ Se toma f =4

Redondeo hacia arriba: Menos etapas, menos área

15

1

1

1

1

8

64

64

64

64

4

2.8 8

16

22.6

N f tp

1 64 65

2 8 18

3 4 15

4 2.8 15.3

Porqué preocuparse ?

Superficie del sol

Causas◦ Estática por corrientes de pérdida◦ Dinámica por carga y descarga de capacidades◦ Corriente circulando por PUP y PDN

Estática◦ Transistor en OFF: corriente de sub-umbral

◦ Junturas en inversa:

◦ Con M dispositivos prendidos:

Ejemplo

Dinámica◦ Carga y descarga de capacidad de salida

Dinámica◦ Energía provista por la fuente

◦ Energía acumulada capacitor

◦ Energía disipada por PUP

◦ Energía disipada por PDN

◦ Energía total

◦ Potencia

◦ Potencia

Depende directamente del área del chip: Cl Depende directamente de la actividad del chip: f Depende con el cuadrado de Vdd

Corriente cortocircuito◦ Conducción simultánea de PUP y PDN

Corriente cortocircuito◦ Fuertemente dependiente tiempos relativos de entrada y salida

◦ Salida lenta: No hay corriente de cortocircuito Próxima compuerta tiene entrada lenta

◦ Entrada lenta Corriente de valor Ip Potencia mayor cuanto mas lenta la entrada

◦ Funcionamiento óptimo Ecualización tiempos entrada-salida