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工學碩士學位請求論文

비대칭 게이트 구조의 나노급 전계 효과

트랜지스터를 위한 수치 해석

(The Numerical Analysis for Asymmetric Gate

Nano-Scale FET)

2008 年 2 月

仁荷大學校 大學院

電氣工學科

金 漢 建

工學碩士學位請求論文

비대칭 게이트 구조의 나노급 전계 효과

트랜지스터를 위한 수치 해석

(The Numerical Analysis for Asymmetric Gate

Nano-Scale FET)

2008 年 2 月

指導敎授 元 太 映

이 論文을 碩士學位 論文으로 認定함.

仁荷大學校 大學院

電氣工學科

金 漢 建k

이 論文을 金 漢 健의 碩士學位 論文으로 認定함.

2008 年 2 月

主審

副審

委員

- i -

요 약

본 논문에서는 결합된 푸아송-슈뢰딩거 방정식을셀프-컨시스턴트하게

계산함으로써, FinFET 및 이중-게이트 (double-gate, DG) MOSFET과같은 나

노급반도체 디바이스의전기적 특성을해석하고 최적화 하기위한모델링 및

시뮬레이션을수행하였다.

FinFET, 비대칭 DG-MOSFET, MIG(Multiple Independent gate) FET,

TiN gate DG-MOSFET 구조에서 시뮬레이션을 수행하였다. 비대칭

DG-MOSFET에서는 일반적인 DG-MOSFET에 비해낮은 누설 전류가 흐름을

알수있었고,핀 폭의변화에 따른문턱전압의변동폭이작다는것을확인 하

였고, 폴리게이트의도핑농도를조절함에따라보다넓은문턱전압의조절이

가능하다는것을확인하였다. MIGFET은두개의게이트가서로독립적으로동

작함을확인하였고, 게이트 커플링이동일한값에서 최대트랜스컨덕턴스값

이추출된다는것을확인하였다. TiN gate DG-MOSFET구조를시뮬레이션하

여여타의이중게이트구조보다탁월한소자성능을가지고있다는것을확인

하였다. 위의모든 이중-게이트구조에서 단채널 효과 (short-channel effects,

SCE)를분석하여모두단채널현상이확연히줄어듦을확인할수있었다.

상기한시뮬레이션결과로부터, FinFET및 DG-MOSFET과같은구조가

소자의 초소형화로 인하여 나타나는 물리적 한계를 극복하기 위한 이상적인

구조임을 알 수 있었으며, 30 나노미터급 이하의 MOSFETs을 분석함에 있어

결합된푸아송-슈뢰딩거방정식의셀프-컨시스턴트한해가 필요함을알수있

었다.

- ii -

Abstract

The device performance of nano-scle FinFET and Double gate MOSFET

structure was investigated by numerically solving coupled

Poisson-Schroedinger equation in a self consistent manner. For the device

electrical characteristic analysis and optimization, doing modeling and

simulation.

I performed a simulation and investigated FinFET, Asymmetrical

DG-MOSFET, MIGFET(multiple independent gate FET), TiN gate

MOSFET. I confirmed that the VT tolerance of the Asymmetrical

DG-MOSFET on the variation of the fin thickness under this study can be

appreciably improved over the conventional FinFET structure. I can quite

accurately control VT across a wide range by adjusting the doping

concentration. The MIGFET which has two independent gates self-aligned

on both sides of a thin silicon channel. Device optimization was

theoretically performed in order to investigate the short-channel effects

(SCE).

The simulation results indicate that FinFET and DG-MOSFET structure

are promising candidates and quantum-mechanical modeling and

simulation calculating the coupled Poisson-Schroedinger equation

self-consistently are necessary for application to sub-30 nm MOSFET

technology

- iii -

- 목 차 -

요 약 ····················································································································ⅰ

Abstract ··············································································································ⅲ

그림 목차 ··········································································································ⅶ

표 목차 ···············································································································ⅸ

제1장 서론 ·······································································································1

제2장 수치 해석 모델

2.1 지배방정식 ····························································································3

2.2 시뮬레이션 진행 순서 ········································································4

제3장 소자 모델 해석

3.1 DG MOSFET 문턱전압 모델링 ························································ .7

3.2 바대칭 DG MOSFET 모델링 ····························································9

제4장 시뮬레이션

4.1 N-채널 FinFET 시뮬레이션 ·····························································16

4.2 비대칭 DG-NMOS 시뮬레이션 ·······················································23

- iv -

4.3 MIGFET (다중 독립 게이트) 시뮬레이션 ····································31

4.4 TiN (티타늄 나이트라이드) gate MOSFET 시뮬레이션.............36

4.5 2D 맵핑 모델을 이용한 나노-와이어 해석....................................41

제5장 결론 ·····································································································45

참고문헌 ············································································································46

- v -

그 림 목 차

그림 2.1도 Flow diagram of quantum-mechanical simualtion ···············5

그림 3.1도 Band-structure of DG MOSFET ·················································7

그림 4.1도 I-V characteristics of FinFET with Lg=30 nm, Wfin=20 nm:

(a) Id-Vg characteristics (b) Id-Vd characteristics ··················17

그림 4.2도 Transconductance (Gm) characteristics on the Wfin ········18

그림 4.3도 Vt roll-off characteristics of N-FinFET ···································19

그림 4.4도 DIBL characteristics of N-FinFET ··········································20

그림 4.5도 Sub-thresfold Swing of N-FinFET ···········································20

그림 4.6도 Comparison of I-V characteristics of QM method with

classical method ········································································22

그림 4.7도 Comparison of Electron density with QM method with

classical method ··········································································22

그림 4.8도 Schematic diagram of Asymmetric DG-NMOS ·················23

그림 4.9도 Id-Vg characteristics for Asymmetric DG-NMOS with

Lg=100nm and Tfin=30nm at Vds=0.1V ···································25

그림 4.10도 Output characteristics for Asymmetric DG-NMOS ············25

그림 4.11도 Input characteristics ································································26

그림 4.12도 Id-Vgs characteristics ································································27

그림 4.13도 Fig. 6 Plots illustrating the VT tolerances on Tfin variations of

the FinFET under this work and traditional (moderately doped

channel) FinFET (Lg= 100nm, Tfin= 30nm, Tox = 2.4nm). ··········28

그림 4.14도 Id-Vgs characteristics for the FinFET under this study with

spacer doping of 1 x 1017cm-3, 5 x 10

17cm-3, and 1 x 10

18cm-3,

- vi -

respectively. ····················································································30

그림 4.15도 VT roll-off and drain Induced Barrier Lowering (DIBL) for the

FinFET under this study as a function of Leff/Teff. ·················30

그림 4.16도 Schematic diagram of MIGFET in the work ·························31

그림 4.17도 Plot show Id - Vg characteristics for MIGFET at Vgs2 of -1.0V to

1.2V and Vgs1 = 0.8V ·····································································33

그림 4.18도 Plot showing Id - Vgs characteristics for Isolated n+/p+

strapped FinFET at Lg = 80nm, Tfin = 20nm. ····························33

그림 4.19도 Plot showing the dependence of transconductance (Gm) on

Gate voltage at Gm.max = 178S/m at Vgs2 = Vgs1 = 0.8V. ···· 34

그림 4.20도 Plot showing the carrier density profile change with second

gate bias ···························································································35

그림 4.21도 VT Roll-off and DIBL characteristics of MIGFET as a function

Leff / Teff ························································································35

그림 4.22도 Schematic diagram of TiN gate NMOS in this work. ········36

그림 4.23도 Id-Vds characteristics for asymmetric poly-silicon FinFETs and

TiN gate FinFETs with Tfin = 15nm and Lg = 35nm at Vds =

0.1. ····································································································37

그림 4.24도 Id-Vgs characteristics of VT sensitivity to Tfin variations of

asymmetric poly-silicon FinFETs, TiN gate FinFETs and

moderately doped channel FinFET. (Lg= 50nm, Tfin= 30nm,

Tox = 1.5nm) ···················································································38

그림 4.25도 VT Roll-off and Drain Induced Barrier Lowering (DIBL)

characteristics of asymmetric poly-silicon FinFETs and TiN gate

FinFETs as a function of Leff/Teff. ·············································39

- vii -

그림 4.26도 Schmatic view of the mapping of a DG MOSFET and GAA

MOSFET potential distribution. ··················································41

그림 4.27도 Potential Distribution of DG and GAAMOSFET. ·····················42

그림 4.28도 Id-Vgs characteristics for the DGMOSFET and GAA MOSFET

··································································································································44

그림 4.29도 Id-Vgs characteristics for the McFET and GAA TSNWFET ·····44

- 1 -

제 1 장 서론

국제 반도체 기술 발전 지도 (ITRS : International Technology

Roadmap for Semiconductors)에 따르면, 2016년 정도에는 10 나노미터

(nm) 이하의 채널 길이를 지니는 금속 산화막 전계 효과 트랜지스터

(MOSFET)가 양산에 적용될 것으로 예측하고 있다[1]. ITRS에 따르면 소자

의 초소형화는 리소그래피(lithography) 기술의 한계, 양자 역학적(quantum me

-chanical) 영향에 따른 물리적 한계에 부딪히며, 특히, 소자의 크기가 5nm에 이

르면 소자의 물리적인 한계에 도달하게 된다고 되어 있다. 이러한 반도체 소자

의 극 초소형화는 새로운 소자의 필요성을 인식시켰으며, 수치 해석적 측

면에서도 기존의 근사화를 통한 한정된 추측에 국한되어 있던 1차원적 해

석에서 벗어나, 소자내의 캐리어(carrier) 와 전위(potential) 분포 및, 채널의

양자화를 2차원적으로 해석하는 보다 세밀한 범위의 해석을 필요로 하기에 이르

렀다.

소자기술의 초소형화와 고성능화의 한 부분으로 최근, 40나노 이하

(sub-40nm) MOSFET(Metal Oxide Semiconductor Field Effect Transistor)

소자의 적용을 위한 이중게이트 구조(double-gate structure)가 큰 주목을

받고 있다. 이러한 2중 게이트 구조 MOSFET 중에서, 나노-스케일 평판

MOSFET 공정을 수행하기 위한 자동정렬(self-aligned) 이중게이트

MOSFET 구조인, DG MOSFET 가장 주목받는 소자중 하나로 인식되고

있다 [2-6].

따라서,본연구에서는셀프-컨시스턴트한방법을통한 FinFET,비대칭

DG-MOSFET, MIG(Multiplr Independent gate) FET, TiN gate DG-MOSFET

구조에서 수행한시뮬레이션 결과를보일 것이다. 후술하는 2장에서는 나노-

스케일 디바이스의 2차원 양자역학적 시뮬레이션을위한 수치해석적 모델에

- 2 -

대한이론적배경및구현방법 [7, 8]을설명하고,이어서 3장에서는이중-게이

트소자의물리적인 모델을제시한다. 마지막으로 4장에서는 FinFET의경우,

시뮬레이션 결과를 실험적 데이터와 비교하여 일치함을 확인한다. 비대칭

DG-MOSFET에서는 일반적인 DG-MOSFET에 비해낮은 누설 전류가 흐름을

관 문턱전압 특성에대해분석한다. MIGFET은 두개의게이트가 서로독립적

으로동작함을확인하고, TiN gate DG-MOSFET구조를시뮬레이션하여여타

의이중게이트구조와 비교를통한소자특성을해석할것이다.

위의 모든 이중-게이트 구조에서 단채널 효과 (short-channel effects,

SCE)를분석하시 위하여, 문턱 전압이하 기울기 (sub-threshold swing), 문턱

전압 롤-오프 (threshold voltage roll-off), 드레인 유기 장벽 감소

(drain-induced barrier lowering, DIBL)의 파라미터를 통해디바이스최적화

를 시행하고자 한다. 아울러 상기한 시뮬레이션 결과로부터, FinFET 및

DG-MOSFET과같은구조가소자의초소형화로인하여나타나는물리적한계

를 극복하기 위한 이상적인 구조임을 확인하고, 30 나노미터급 이하의

MOSFETs을분석함에 있어 결합된 푸아송-슈뢰딩거 방정식의셀프-컨시스턴

트한해가필요함을보이도록하겠다.

- 3 -

제 2 장 수치해석적 모델

2.1 지배 방정식

나노-스케일 반도체소자의 전기적 특성을 해석하기 위해서는 비선형

푸아송 방정식과 슈뢰딩거 방정식을 셀프-컨시스턴트한 방법으로 풀어야

하며 이는 식 (2.1)과 (2.2)으로 표현된다 [7].

[ ]( , ) ( , ) ( , )x y x y x ye rÑ× ÑF =- (2.1)

2

*

1( , ) ( , ) ( , ) ( , )

2n n n nx y V x y x y E x y

my y y

é ù- Ñ× Ñ + =ê úë û

h

(2.2)

여기에서 e 은 유전 상수, F은 정전 퍼텐셜, r은 총 전하밀도,

nE 과 ( , )n x yy 는 각각 thn 고유상태의 에너지와 파동함수 (wave

function), h는 플랑크 상수 (Plank constant),*m 는 실리콘에서 여섯 개

의 전도대를 고려한 유효 역 질량 텐서 (effective inverse mass tensor),

( , )V x y 는 퍼텐셜 에너지를 나타낸다.

시뮬레이션에 사용된 중요한 매개변수중의 하나가 양자 전자밀도

(quantum electron density)이며, 이는 식 (2.3)과 같이 표현된다.

- 4 -

2*12

( , )1( ) 2 ( , ) F nB n

n B

E x y En r m k T x y F

k Ty

p -æ ö-

= ç ÷è ø

åh (2.3)

여기에서 ( , )FE x y 와 nE 은 준-페르미 (quasi-Fermi) 준위, Bk 는 볼츠만

상수 (Boltzmann Constant), T 는 절대온도를 나타내며, 12( )F r

- 은 페르미

-디락 (Dirac) 적분으로 식 (2.4)와 같다.

0

1( )

( 1) 1

k

k u

u duF

k e hh

¥

-=G + +ò (2.4)

마지막으로 볼츠만 방정식으로부터 표동-확산 모델 (Simple

drift-diffusion model)을 만족하는 반 고전적인 (semi-classical) 전류 밀도

방정식과 전류 연속 방정식 (current continuity equation)을 식 (2.5)와

(2.6)을 통해 나타내었다.

( , ) ( , ) ( , ) ( , )n n FJ x y x y n x y E x ym= Ñ (2.5)

( , ) 0nJ x yÑ× = (2.6)

2.2 시뮬레이션 진행 순서

나노-스케일 반도체 소자의 양자역학적 수치해석 및 시뮬레이션 과

정을 제2.1도에 도시하였다. 주어진 나노 구조에서 시뮬레이션은

conjugate gradient 방법을 이용하여 총 탄성에너지를 최소화함으로써 시

- 5 -

작된다. 상기 계산은 압전효과에 의한 전하의 재 분포, 변형 퍼텐셜, 밴드

오프셋을 결정한다. 시뮬레이션의 준비단계에서는 인가전압이 영인 상황

에서, 예측-수정 (predictor-corrector) 방법에 의해 푸아송-슈뢰딩거 방정식

을 셀프-컨시스턴스하게 계산함으로써 내장된 (built-in) 퍼텐셜을 계산한

다 [8]. 또한 옴 접촉 (Ohmic contacts)에서의 전계는 영으로 정해진다. 전

압이 인가되게 되면 고정된 경계조건 (boundary condition)하에서 접촉면

의 페르미 준위가 퍼텐셜이 바뀌게 된다.

그림 2.1도 Flow diagram of quantum-mechanical simulation.

- 6 -

본 시뮬레이션의 주된 반복 방식 (iteration scheme)은 크게 두개의

부분으로 나뉜다. 첫 번째 부분에서는, 준-페르미 준위가 고정된 상황에서

푸아송 방정식으로부터 퍼텐셜을 구하소, 계산된 퍼텐셜을 이용하여 슈뢰

딩거 방정식으로부터 고유에너지 및 고유상태를 얻게 된다. 계산된 고유

에너지 및 고유상태는 전자밀도 식으로부터 양자 전자밀도를 계산하게 되

는데 이용된다. 이부분이 결합된 푸아송-슈뢰딩거 방정식의 셀프-컨시스턴

트한 해를 구하는 과정으로 특히, 비선형 푸아송 방정식으로부터 퍼텐셜

의 계산 및 수렴여부 결정은 수정된 뉴턴 반복법 conjugate gradient 방법

그리고 예측-수정 방법 이용한다. 두 번째 부분에서는 첫 번째 과정에서

계산된 퍼텐셜과 고유상태를 고정시킨 상황에서 전류 연속방정식으로부터

준-페르미 준위를 셀프-컨시스턴트하게 계산한다 [7,8]. 본 계산과정에서는

conjugate gradient 방법이 적용된다. 상기한 두 과정을 통해서 푸아송-슈

뢰딩거 방정식 및 전류 연속방정식의 셀프-컨시스턴트한 해가 구해지며,

모든 방정식은 박스 적분 방식을 통한 유한차분법의 정용을 위하여 이산

화 된다.

- 7 -

3. 소자 모델 해석

3.1 더블 게이트 소자 모델 해석

더블 게이트 전계 효과 트랜지스터 (doule-gate (DG) MOSFET) 의

물리적인 특징을 해석하기 위해 밴드 구조를 이용하여 소자의 문턱전압

특성을 분석하였다.

그림 3.1도 Band-structure of DG MOSFET

- 8 -

밴드 스트럭쳐를 이용한 더블게이트 소자의 해석식은 식(2.10)과 같다.

( )FG G OX C S CE q qV E E E qc+ F + = + - + (2.10)

여기서 FGE 는 게이트의 페르미 준위, GF 는 게이트 물질의 일함수,

CE 는 채널 중심의 컨덕션 밴드의 에너지 레벨, SE 는 2Si SiO- 계면에서

의 컨덕션 밴드의 에너지 레벨, c는 실리콘 채널에서의 전자 친화도이다.

식 (2.10)을 전하량으로(q ) 나누게 되면

( ) ( )G G C OX S CV Vc f f f- F - - = + - (2.10)

되고, OXV 는 다음과 같이 표현된다.

( )

2e A D

OX

q N N NV

Cox

+ -=

(2.11)

여기서 eN , AN , 그리고 DN 는 각각 전자, acceptor 그리고 doner 밀도이

다. 그리고 2Cox는 결합된 두개의 게이트의 커패시턴스이다.

채널 중심과 계면 사이의 electrical potential의 차이는 식 (2.12)와

같이 근사화 한다.

( )

2e A D

S C

d

q N N N

Cf f

+ -- »

(2.12)

여기서 2 dC 는 공핍 캐페시턴스이다.

- 9 -

채널 전류의 표현을 위해, 채널에서의 전하 밀도는 식(2.10), 식

(2.11), 식(2.12)를 합쳐 표현 할 수 있다.

2 [ ( ) ) ( )]OX de G M C A DOX d

C CqN V q N N

C Cc f= - F - - - -

+ (2.13)

게이트 커패시턴스 GC 는OX d

G

OX d

C CC

C C=

+ 로 통해 정의 될 수 있다.

더블 게이트 소자의 전류-전압 방정식을 풀기 위해서는 반도체 커

패시턴스와 문턱전압에 대한 정의가 필요하다.

( )2 C Fchanell

B

q

K TC CS

C B

dQ q NC e

d k T

f f

f

-

= - =(2.14)

비도핑 채널의 더블 게이트 소자라는 전제하에, 문턱전압은

2S GC C= 일때의 게이트-소스 전압 ( GSV )으로 정의된다.

2

2log( )G BBT G

C

C k Tk TV

q q Nc= F - +

(2.15)

3.2 비대칭 게이트 소자 모델 해석

비대칭 DG-MOSFET의 물리적인 특성을 설명하기 위해서 본 연구에

서는 1차원 프아송- 방정석을 실리콘 채널에 적용하여 분석하였다. 일반적

인 DG-MOSFET 에서는 와는 다르게 비대칭 DG-MOSFET 에서는 Front

- 10 -

Gate 와 Back Gate 사이의 전위차가 다르게 나타난다.

(1 )2

b cfb bGFS FBf sf sb

of of of of

C QC QV V

C C C C= + + Y - Y - -

(2.16)

(1 )2

b b cb bGBS FBb sf sb

ob ob ob ob

C C Q QV V

C C C C= - Y + + Y - -

(2.17)

여기서 where G FSV 와 G B SV 는 프론트 게이트와 백 게이트의 게

이트-소스 전압, F B fV 와 FBbV 프론트 게이트와 백 게이트의 플랫-밴드

전압, s fY 와 sbY 프론트 게이트와 백 게이트의 계면 퍼텐셜 (surface

potential), c fQ 와 cbQ 는 프론트 게이트와 백 게이트의 반전 전하 밀도

(inversion charge densities), b A siQ qN t= - 는 공핍 전하 밀도(depletion

charge densities), /of ox oxfC E t= 와 /ob ox oxbC E t= 는 프론트 게이트와

백 게이트의 산화막 커패시턴스이다. (2.16)과 (2.17)에 의해 s bY 를 삭제

할 수 있고 다음과 같이 표현된다.

1[( ) ( ) ( )

1 2

cf cb b bGS sf FBf FBb

of ob of ob

Q Q Q QV V rV r r

r C C C C=Y + + - + - +

+ (2.18)

r은 게이트와 게이트 사이의 커플링 팩터로써 다음과 같이 표현된

다.

- 11 -

)

3

( 3

oxfb ob

of b ob oxb si

tC Cr

C C C t t= @

+ + (2.19)

Strong-inversion charge

Inversion-layer thickness cQ 의 it 는 더블 게이트 소자에서 매우

중요한 팩터이다. 대칭형 (n-channel) 더블게이트 소자에서, ( )i symt 는 실

리콘 채널내의서의 전자 밀도의 적분형으로 표현된다.

/ 20

( ) 0( )

0

( ) 2( )

( )

si

si

si

t

t

i sym tc sym

xn x dx qt xn x dx

Qtn x dx= = -ò

òò (2.20)

총 ( )c symQ 는 프아송 방정식과 가우스 법칙의 결합형으로 표현된다.

( ) ( ) ( )2 ( )c sym Gf sym GS Tf symQ C V V=- - (2.21)

( )( )

( )

11 1

3

of of

Gf symof i sym

i sym oxf

C CC

C t

C t

= @

+ +(2.22)

는 총 프론트 게이트(혹은 백 게이트)의 커패시턴스이고, ( )T f symV 는 강

반전 상태에서의 문턱전압과 거의 일치한다. ( ) ( )/i sym si i symC t=Î 는 프론트

게이트(혹은, 백 게이트)의 반전층의 커패시턴스로 표현된다. (2.21)의 두개

- 12 -

의 팩터들은 두개의 다른 채널과 게이트를 반영한다.

비대칭 DG (n-channel) 소자에서, ( )i asymt (predominant front

channel 한해서) 채널 전체의 전자 밀도의 대해 적분하면,

0( )

0( )

0

( )( )

( )

si

si

si

t

t

i asym t

c asym

xn x dx qt xn x dx

Qn x dx= = -ò

òò (2.23)

이를 (2.21)과 결합하기 위해서, 1-D 프아송 정식을 풀면,

( ) ( ( ) )Ad d q dx x n x N

dx dx Si dxe

Y Y@ + +

(2.24)

전체 채널면에 대해서 적분하면,

( )

( ) 2

c asym bsf sb Si sb

i asym b

Q Qt E

C CY @ Y - - +

(2.25)

여기서,( / )

sisb x tE d dx

== - Y

는 뒤쪽 표면에서의 전자장이다.

DG MOSFET 게이트 전압을 구하면,

GfS sf of GfSV =Y +Y +F (2.26)

GbS sb ob GbSV =Y +Y +F (2.27)

- 13 -

여기서, ofY 와 obY 는 프론트-산화막과 백-산화막의 간의 퍼텐셜 드랍이

고, GfSF 와 GbSF 는 프론트 게이트와 백 게이트 사이의 일함수의 차이이

다. 가우스의 법칙을 적용하여 비대칭 소자의 채널에서의 전하량을 구하

면,

( )

1( )of Si sb c asym b

of

E Q QC

eY = - -(2.28)

그리고 뒤쪽 표면에서 가우스 법칙을 적용하면,

Si sbob

ob

E

C

eY = -

. (2.29)

GS GfS GbSV V V= = 라 놓고 (2.26)과 (2.27) 그리고 sbY 와 sbE 를 (2.25)과

(2.27)-(2.29)로부터 제거하고 적분하여 electron charge를 표현하면,

( ) ( ) ( )(1 )( )c asym Gf asym GS Tf asymQ C r V V@- + - (2.30)

( )( )

( )

1 13

of of

Gf asymof i asym

i asym oxf

C CC

C trrC t

= @

- -(2.31)

한쪽면의 총 게이트 커패시턴스가 정의되고

( )

1[( ) ( )]

1 2b b

Tf asym sf GfS GbS

of b

Q QV r r

r C C=Y + F + F - -

+ (2.32)

강반전 상태에서의 프론트 게이트에 대한 문턱전압을 정의 할 수

있다. (2.30)-(2.32)에서, r>0 이고 이는 비대칭 DG MOSFET에서의 게이트

와 게이트 사이의 커플링에 의한 동적 문적전압 변화로 의미된다.

- 14 -

4. 시뮬레이션

소자기술의 초소형화와 고성능화로 인한 리소그래피의 기술적 한계

밑 양자현상으로 인한 물리적 한계를 극복하기 위한 노력의 일환으로 30

나노미터급 이하 MOSFET 소자의 적용을 위해 3차원 구조의 채널을 형성

하는 멀티 게이트 소자 구조가 큰 주목을 받고 있으며 더 나아가 채널의

모양을 원형으로 만드는 나노-와이어 트랜지스터가 가장 주목받는 소자중

에 하나로 인식되고 있다.

따라서, 3장에서는 FinFET 구조 및 새로운 DG-MOSFET 구조인

Asymmetrical DG MOSFET, Multi Independent Gate MOSFET 그리고

나노-와이어 트랜지스터에 대한 전기적 특성 해석 및 구조의 최적화를 위

하여 2차원 양자역학적 시뮬레이션을 시행하고자 한다. 3.1-3.4 장은 각각

의 구조에 대한 간략한 소개, 시뮬레이션 결과를 실험데이터와 비교 분석,

디바이스 크기 및 구조의 최적화, 단채널 효과를 분석하기 위한 문턱전압

이하 기울기, 문턱전압 롤-오프, 드레인 유기 장벽 감소의 파라미터 추출

의 순서로 구성되었다.

4.1 N-채널 FinFET 시뮬레이션

Lg와 일함수 (work function) MF = 4.1eV를 갖는 두개의 금속 게

이트가 실리콘 채널 위 아래로 형성되어 있으며, 소스와 드레인 부분은

5X1019/cm3, 채널은 1X1015/cm3의 농도로 도핑 되었다. Tox는 2.5, Lg는

10에서 80, 그리고 Wfin는 10에서 40 nm까지의 조건에서 시뮬레이션을 수

행하였다. N-채널 FinFET이 17 nm의 길이까지 좋은 단채널 효과가 나타

- 15 -

난다는 것으로 알려져 있어 [6], 동일한 조건에서 시뮬레이션을 수행하였

다. 아울러 현재 동작전류의 추세에 부합하기 위한 표동-확산 모델을 사용

하여 단채널 효과를 고려하였다. 본 연구에서 시행한 시뮬레이션 결과는

주로 FinFET에서 두개의 채널 형성을 통한 고-전류 동작 효과를 살펴봄과

동시에 양자역학적 효과가 고려되었는지의 여부에 따른 결과 값의 차이의

관한 연구이다. 시뮬레이션의 타당성 검증을 위한 방법으로 시뮬레이션

결과를 참고하여 논문의 실험적 데이터와 비교하였다.

제 4.1도는 일반적인 전류-전압 (I-V) 특성곡전을 보여주는 것으로

Lg=30 nm, Wfin=20 nm 크기의 FinFET에서 시뮬레이션을 하였다. 제

4.1(a)도는 N-채널 FinFET의 Id-Vg 곡선을 나타낸 것으로 Vd를 각각 0.1V

와 1.5V로 하였을 때의 시뮬레이션 결과를 참고 논문에 나타난 J.

Kedziersk et al. 및 D. Hisamoto et al.의 실험 결과와 비교하였다 [2, 3].

제 4.1(a)도로부터 문턱전압 이하 기울기=74.58 mV/dec의 이상적인 값을

구할 수가 있었고, DIBL 또한 이상적임을 알 수 있었다. 제 4.1(b)도는

Id-Vd 곡선을 나타낸 것으로써, Vg를 0 V에서 1.0 V까지 바꿔가면서 결

고 값을 출력한 그래프이다. 제 4.1(a)도와 제4.1(b)도를 통해 시뮬레이션

결과가 같은 조건에서의 실험값과 근하함을 알 수 있었고 낮은 채널 도핑

농도(phosphorous = 1X1015/cm3) 이에도 불구하고 문턱전압이하 누설 전

류 (sub-threshold leakage current)가 잘 억제됨을 알 수 있었다.

- 16 -

(a)

(b)

그림 4.1도 I-V characteristics of FinFET with Lg=30 nm, Wfin=20 nm:

(a) Id-Vg characteristics (b) Id-Vd characteristics

- 17 -

제 4.2도는 Vd=0.05 V 일 때 Wfin의 변화에 따른 트랜스 컨덕턴스

(transconductance, Gm)의 의존성을 보여준다. 본 시뮬레이션 결과에서 알

수 있듯이 Wfin이 증가함에 따라 Gm 또한 증가한다. 그러나 Wfin = 64

nm 일때 Gm = 380 S/m로 최대치를 갖고, Wfin이 더 증가하면 오히려

Gm 값이 감소함을 알 수 있다. 이것은 Wfin이 증가함에 따라, 기생 저항

(parasitic resistance) 밑 이동도는 증가하는 반면, 전하 무게중심 (charge

centroid) 값은 감소하기 때문이고, 이런 이유로 최적화된 Wfin값을 얻을

수 있다.

그림 4.2도 Transconductance (Gm) characteristics on the Wfin

- 18 -

본 연구에서는 FinFET 구조에서의 단채널 효과를 확인하기 위한 방

법으로 문턱전압 이하의 기울기, 문턱전압 롤-오프 특성 DIBL과 같은 파

라미터를 추출하였다. 제 4.3도는 Leff/Weff에 대한 N-채널 FinFET의 문턱

전압 이하의 기울기를 나타내었다. Vd=0.1 V, Leff=30 nm일 때 Wfin를 10

nm에서 35 nm 까지 변화시켜 가며 수행한 시뮬레이션 한 결과로부터 단

채널 효과가 많이 억제됨을 알 수 있다.

제 4.4도는 문턱전압의 롤-오프 특성을 나타내었다. 시뮬레이션의 결

과로부터 문턱전압의 변화량을 0.2V보다 작게 유지하려면 Leff/Weff 비율

을 1.3보다 큰 값을 선택해야함을 알 수 있다.

제4.5도는 DIBL 특성을 나타낸 그래프이다. DIBL의 값은 드레인 전

압을 0.1V에서 1.0V로 변화시킴에 따른 문턱전압의 변화량,t

d

VD I B L

V

D=

D

에 의해 구할 수 있다. 시뮬레이션 결과로부터 FinFET 구조가 단채널에서

나타나는 현상을 많이 억제함을 알 수 있다.

그림 4.3도 Sub-threshold Swing of N-FinFET

- 19 -

그림 4.4도 Vt roll-off characteristics of N-FinFET

그림 4.5도 DIBL characteristics of N-FinFET

- 20 -

마지막으로, 양자역학적 해석의 필요성을 확인하기 위하여 본 연구

에서는 고전적인 방법과 양자역학적 방법의 시뮬레이션 결과를 비교 분석

하였다. 제 4.6도는 이 두 방법에 의한 I-V 특성곡선의 차이를 나타내는

것으로, 고전적인 방법에 비해 약 30%가 억제되었음을 알 수 있었으며,

양자역학적 방법에 의한 시뮬레이션 결과가 참고 논문으로부터의 실험 결

과 값에 더 가까운 것을 알 수가 있었다.

제 4.7도는 고전적 방법과 양자역학적 방법을 각각 적용하였을 때

채널에서 전자밀도분포의 단명을 추출한 결과이다. 상기한 결과로부터 충

분히 얇은 Si 층에서는, 양자역학적 전자밀도의 최고치가 고전적 방법의

전자밀도 최고치보다 Si/SiO2 접합 층에서 더 멀리 떨어져 있는 것을 확

인할 수 있다. 이는 양자 화된 서브-밴드에 놓이게 되는 반전 층의 캐리어

들이 파동성을 띄기 때문이다 [10].

그림 4.6도 Comparison of I-V characteristics of QM method with

classical method

- 21 -

그림 4.7도 Comparison of Electron density with QM method with

classical method

이상으로 푸아송-슈뢰딩거 방정식의 셀프-컨시스턴트한 해를 이용한

양자역학적 모델링을 나노-스케일 평판 MOSFET 공정을 수행하기 위한

자동정력 DG-MOSFET 구조인 FinFET에 적용하여 시뮬레이션한 결과를

보여주었다. 실험 데이터와의 비교를 통하여 시뮬레이션 결과가 일치함을

확인하였고, FinFET 소자에서 나타나는 양자적 현상 및 단채널 효과를 분

석, 설명하였다. 또한, FinFET 구조의 최적화를 Gm, 문턱전압 이하의 기

울기, 문턱전압 롤-오프, 드레인 유기 장벽 감소의 측면에서 시행하였다.

- 22 -

4.2 비대칭 게이트 MOSFET 시뮬레이션

지난 수십 년간에 걸쳐서 디바이스 스케일링과 반도체 재료분야는

눈부신 발전을 거듭해왔다. 특히, 나노 미터급 반도체 소자가 제작되면서

누설 전류가 작게 발생하는 소자를 개발하는 것은 반도체 업계의 주된 목

표중의 하나이다. 누설 전류를 작게 하기 위해서 재료적인 측면에서는 산

화 막을 고유전 물질로 대체하는 방법이 연구되고 있고, 스케일링 분야에

서는 구조의 최적화 및 변화를 통해 누설 전류를 최소화 하고 있다 [9].

따라서 본 장에서는 누설 전류를 최소화 시키면서 문턱전압의 조절

에 관한 연구의 일환으로, 제4.8도에 도시한 그림과 같은 비대칭

DG-MOSFET 구조를 시뮬레이션 하였다.

그림 4.8도 Schematic diagram of Asymmetric DG-NMOS

- 23 -

제4.8도는 본 연구에서 사용된 FinFET의 단면을 위에서 내려다 본

그림이다. Lg와 일함수(work function) 4.14eV를 갖는 두개의 금속 게이트

가 실리콘 채널 위 아래로 형성되어 있으며, 소스와 드레인 부분은

5× 10 19/ cm 3, 채널은 비도핑 채널을 사용하였다. 비대칭 폴리 실리콘 게

이트는 N형 영역에 1.0 X 1018/cm3 P형 영역에 1.0 X 10

18/cm3의 농도로

도핑을 하였다. 게이트 산화막 두께는 2.4, Lg는 30에서 100 nm, 그리고

Tfin은 30에서 40 nm까지의 조건에서 시뮬레이션이 시행되었다. 그리드

(grid) 생성을 위해서 유한 차분법(finite difference method)을 사용하였다.

제4.9도는 일반적인 전류-전압(I-V) 특성곡선을 보여주는 것으로

Lg=100nm, Tfin=30nm 크기의 본 연구에서 사용된 비대칭 DG-MOSFET에

서 시뮬레이션을 하였다. 제4.9도는 N-channel FinFET의 드레인 전류(Id)

게이트 전압(Vg) 곡선을 나타낸 것으로 드레인 전압(Vd)을 각각 0.1V 로

고정하였다. 본 그림에서 네모모양은 실험 결과를 나타낸 것이고, 원은 우

리의 수치해석적인 계산 결과를 나타낸 그림이다. 문턱전압 이하 기울기

(sub-threshold swing) = 94mV/dec, 또한 선형적인 문턱전압 값이 0.3V

로 나타났다. 시뮬레이션 결과로는 문턱전압 이하의 기울기가 90mV/dec,

선형적인 문턱전압은 0.22 V로 계산되었다. 여기서 실험 치와 시뮬레이션

결과와의 약간의 오차가 발생된 원인 은 N+/P+ 폴리 실리콘 게이트 부

분의 도핑 농도의 차이로 인해 발생된 것으로 사료된다. 다른 관점에서

볼 때, 우리는 위의 FinFET 구조가 산화 막의 두께 변화와 게이트의 길이

의 비율에 대해서도 강력한 채널 제어능력과 문턱 전압 이하에서도 안정

적으로 소자가 동작 하는 것을 알 수 있다.

- 24 -

그림 4.9도 Id-Vg characteristics for Asymmetric DG-NMOS with L g=100

nm and Tfin=30 nm at Vds=0.1

그림 4.10도 Output characteristics for Asymmetric DG-NMOS

- 25 -

제4.10도는 Id -Vd 곡선을 나타낸 것으로써, Vg을 0.0V에서 1.5V까지

sweep 하면서 결과 값을 출력한 그래프이다. 그림 2와 3을 통해 시뮬레이

션 결과가 같은 조건에서의 실험값과 근사함을 알 수 있었고, 문턱 전압

이하의 전류 흐름이 잘 억제 되는 것을 알 수 있다.

제4.11도는 본 비대칭 DG-MOSFET 구조에서의 문턱 전압이하에서

동작을 알아보기 위해 게이트 길이를 20에서 100 nm로 채널 길이를 30

nm로 고정 시킨 뒤 시뮬레이션 결과를 도출 하였다. 이 시뮬레이션 결과

로써 게이트 길이가 40 nm 이상일 때 안정적인 문턱 전압 이하에서의 동

작이 확인되고 있고 이는 Leff/Teff 비가 1.5 이상이면 안정적으로 소자가

문턱 전압이하에서의 동작을 확인하였다.

그림 4.11도 Input characteristics of Asymmetric DG MOSFET

- 26 -

제4.12도는 본 n-channel FinFET 구조에서의 Id - Vgs 커브를 나타낸

것으로 핀의 두께를 20 nm(삼각형), 30 nm(원), and 40 nm(네모)로 나타

내었다. 시뮬레이션 결과는 FinFET 구조의 Sub-Threshold Swing (SS)이

핀의 두께의 변화에 의해 최적화 될 수 있다는 것을 나타내고, 핀 두께의

변화에 대해서 문턱 전압의 변화가 그 변동 폭이 작음을 알 수 있다.

본 구조에서 사용된 절연 채널은 도핑채널에 비해 랜덤 도펀트 변

동 (Random Dopant Fluctuation)을 감쇠 할 수 있고, 도핑채널에 비해 빠

른 전자 이동도를 가지고 있기 때문에 문턱전압의 변동 폭을 최소화 할

수 있고, 낮은 바이어스 전압으로도 많은 전류를 이동시킬 수 있다. 문턱

전압은 다르게 게이트의 일함수에 의해 변동된다. 우리의 수치 해석적 시

뮬레이션을 통한 FinFET 구조는 일반적인 FinFET 구조에 비해 게이트나

채널의 길이의 변동에 대하여 보다 안정적인 문턱전압 조절능력을 가진

것을 확인 할 수 있다 [11].

그림 4.12도 Id-Vgs characteristics of Asymmetric DG MOSFET

- 27 -

그림 4.13도 Plots illustrating the VT tolerances on Tfin variations of the

FinFET under this work and traditional (moderately doped

channel) FinFET (Lg= 100nm, Tfin= 30nm, Tox = 2.4nm).

제4.13도는 핀의 두께를 30 nm에서 35 nm로 바꾸었을 때 문턱 전

압과 변동성과 문턱 전압 이하에서의 동작 특성을 알아보기 위한 그림이

다. 왼쪽의 두 커브는 일반적인 FinFET 구조의 동작 특성과 일치하는 커

브이다. 그리고 오른쪽의 두 커브는 본 시뮬레이션에서 사용된 비대칭 게

이트 구조의 결과이다. 이 시뮬레이션에서 핀의 두께를 30 nm에서 35

nm로 바꾸었을 때 비대칭 DG-MOSFET 문턱전압 변동 폭은 0.02V로 나

타났고 일반적인 핀펫 구조를 사용했을 때는 0.12V의 문턱전압 변동 폭을

나타냄을 확인하였다. 이는 비대칭 게이트의 N 채널 영역과 P 채널 영역

의 각각의 다른 문턱전압을 가지고 있으므로 공정 변화에 따른 문턱전압

변화에 덜 민감하게 반응한 것이다.

- 28 -

제4.14도는 게이트 도핑 농도에 따른 비대칭 게이트 구조 FinFET의

특성을 나타내는 그림이다. 그림을 보면 게이트 도핑 농도를 높이면 문턱

전압도 마찬가지로 높아지는 것을 알 수 있다. 더욱이 우리는 새로운 게

이트 전극이 채널 영역에서의 불순물들의 재분포를 방지하는 역할을 하는

것을 알 수 있다. 결과적으로, 우리는 게이트의 도핑 농도를 조절하여 정

확한 문턱전압의 조절이 가능함을 알 수 있다.

본 연구에서는, 우리는 단-채널 효과를 예측할 수 있는 Vt roll-off와

DIBL(Drain Induced Barrier Lowering)과 같은 파라미터로 소자를 최적화

할 수 있었다. 제4.15도는 N-channel 비대칭 DG-MOSFET의 Vt roll-off와

DIBL 특성을 나타낸 그림이다. 그림에서 봤을 때 Leff/Teff 비가 약 1.3

이상이면 좋은 단채널 특성을 지닌 것을 확인 할 수 있다. 상기 결과로부

터 DG-NMOS와 비대칭 DG-NMOS 구조 모두 DG-MOSFET 구조가 보이

는 단채널 효과가 좋아지는 특성을 확인할 수 있었다.

- 29 -

그림 4.14도 Id-Vgs characteristics for the FinFET in this study with spacer

doping of 1 x 1017cm-3, 5 x 10

17cm-3, and 1 x 10

18cm-3,

respectively.

그림 4.15도 VT roll-off and drain Induced Barrier Lowering (DIBL) for the

FinFET in this study as a function of Leff/Teff.

- 30 -

4.3 Multiple Independent Gate Filed Effect Transistor

최근 들어 SOI 기판의 더블 게이트 소자는 반도체 업계에서 가장

많이 연구되고 있는 분야 중 하나이다. 이러한 더블 게이트 구조는 2개

아상의 게이트 계면을 가지고 있지만 게이트 전극은 하나이다. 그래서 소

자의 다양한 동작 특성을 가지게 하게끔 하나의 전극을 한계의 게이트 계

면에 접합하는 기술이 연구되고 있다. 본장에서는 다중 독립 게이트 전계

효과 트랜지스터 (MIGFET) 에 대한 소자 특성과 구조의 최적화를 위하여

2차원 양자역학적 시뮬레이션을 시행하였다 [12, 13].

그림 4.16도 Schematic diagram of MIGFET in the work

- 31 -

MIGFET 구조를 시뮬레이션 하기 위해서, 게이트 길이가 20 nm

이하에서 좋은 단채널 특성을 보이는 N-channel MIGFET을 선택했다.

일함수 4.05M eVF = 를 갖는 2개의 금속 게이트가 양쪽에 위치하고 있다.

소스/드레인 영역은 금속에 접촉되어있고 Ohmic 접촉으로 1 x 1020/cm3

의 농도로 도핑 되어 있고, 채널영역은 비도핑 채널을 사용하였다. 게이트

길이는 (Lg)는 20 nm에서 80 nm로 핀 두께 (Tfin)는 10 nm에서 30 nm

그리고 산화막의 두께는 2 nm이다.

제4.17도는 게이트 길이 Lg=80 nm, 핀 두께 Tz=30 nm 이고 Vds =

0.1V Vgs1 = 0.8V 일때, N-type MIGFET의 Id-Vgs 특성을 나타낸 그림이다.

여기서 Vgs1과 Vgs2가 같을 때 문턱전압 이하의 기울기는 (Sub-threshold

Slope) 87mV/dec 이고 선형적인 문턱전압은 0.35V이다. 여기서, 시뮬레이

션 값과 실험데이터 간의 약간의 차이는 실제 소자의 채널 도핑농도의 차

이 때문이라고 생각된다. 그림을 보면 독립적인 바이어스 전압의 조절을

통해 문턱전압과 문턱전압 이하에서의 기울기가 변화하는 것을 알 수 있

다. Vgs2가 감소하게 되면 소자는 좋은 동작 성능과 단채널 특성을 가지게

된다. 다른 측면에서 보면 은, MIGFET은 단채널 제어와 문턱전압 이하의

동작이 Vgs1과 Vgs2 사이의 비율에 의해 달라진다는 것을 알 수 있다.

제4.18도는 MIGFET의 Id-Vd 출력 특성으로 게이트 길이를 80 nm

핀 두께를 20 nm 드레인 전압을 1.5V 까지 0.25V씩 변화시켰다. 그림에

서 보면 문턱 전압 이하에서의 전류흐름이 MIGFET 구조의 비동핑 채널

에 의해 잘 억제되는 것을 확인 할 수 있다.

- 32 -

그림 4.17도 Plot show Id - Vg characteristics for MIGFET at Vgs2 of -1.0V to

1.2V and Vgs1 = 0.8V

그림 4.18도 Plot showing Id - Vgs characteristics for Isolated n+/p+ strapped

FinFET at Lg = 80nm, Tfin = 20nm.

- 33 -

그림 4.19도 Plot showing the dependence of transconductance (Gm) on

Gate voltage at Gm.max = 178S/m at Vgs2 = Vgs1 = 0.8V.

제4.19도는 Vds=0.1V, Vgs1=0.8V 일때 MIGFET의 Gm특성의차이를나타낸

결과를조시하였다. Vgs2가 감소함에 따라 Gm 이 증가하는 것으로 나타났다.

Vgs2와Vgs1이 0.8V로 같은 경우 Gm 이 178S/m 최대치를 나타내었다. 이것은

게이트커플링이동일한경우에전하이동도가증가하기때문이다.

제4.20도는 전자밀도의분포도를프론트게이트의바이어스를 0.1V로고정

시키고 백 게이트바이어스를 -0.8V, 0.1V, 0.8V로변화시킨 그림이다. 전자 밀

도는강한게이트바이어스계면에집중적으로분포된것을확인할수있다.

제4.21도는 MIGFET의DIBL과문턱전압롤-오프의파라미터를추출하였다.

상기의 결과로부터 MIGFET 구조 또한 DG-MOSFET 구조가 보이는 단채널

효과가좋아지는특성을확인할수있었다.

- 34 -

그림 4.20도 Plot showing the carrier density profile change with second

gate bias

그림 4.21도 VT Roll-off and DIBL characteristics of MIGFET as a function

Leff / Teff

- 35 -

4.4 TiN gate MOSFET (티타늄-나이트라이트게이트소자)

반도체 공정의 CVD(화학기상증착) 방법에서 ALD(원자층증착)방법으

로 바뀜에따라 기존의증착의어려움으로게이트물질형성이어려웠던 TiN

(티타늄나이트라이트)의게이트재료로써의사용이향후 반도체 업계의중요

한 이규가 되고 있다. 이에 TiN 게이트를 사용한 DG-MOSFET를 일반적인

DG-NMOS 및 Asymmetric DG-NMOS와의 특성을 비교 및 분석 하였다. 또

한, 각각의 구조에서의 단 채널 효과를 확인하고, 구조 최적화를 실시하였다

[14].

TiN gate NMOS 구조는 제4.22도에 도시한그림과같이비도핑 채널의

양쪽에 TiN을사용한게이트를사용한구조를가지고시뮬레이션하였다.

그림 4.22도 Schematic diagram of TiN gate NMOS in this work.

- 36 -

제4.23도는 Id-Vgs특성으로써 Lg는 35 nm이고 Tfin은 15 nm일때,비대칭

DG-NMOS와 TiN gate DG-NMOS를도시하고 있다. 시뮬레이션에서 드레인

전압은 0.05V 와 1V로 고정되었다. 비대칭 DG-NMOS의전류는 게이트전압

이 0.8V일 때 0.093mA/um, DIBL은 67mV/V, 문턱전압 이하의 기울기는

82mV/dec로측정되었다. 그리고 TiN gate NMOS는 같은조건하에서전류는

0.11mA/um, DIBL은 28mV/V, 문턱전압이하의기울기는 67mV/dec로소자

특성이향상됨을알수있었다.두개의구조모두단채널효과에대한억제력이

높다는것을관찰할수있었다.

그림 4.23도 Id-Vds characteristics for asymmetric poly-silicon FinFETs and

TiN gate FinFETs with Tfin = 15nm and Lg = 35nm at Vds = 0.1.

- 37 -

제4.24도는핀두께를 30 nm에서 35 nm로변화시켰을때,문턱전압의변

화폭을 알아 보기위한 시뮬레이션이다. 문턱전압의 변동 폭은 비대칭

DG-NMOS가 0.02V TiN gate NMOS가 0.015V로 측정되었고, 일반적인

DG-NMOS소자의 0.12V에비해대폭낮아진것을확인할수있었다.

제4.25도는 문턱전압 롤-오프와 DIBL의파라미터를추출하여 구조최적

화를 실시하였다. 상기의 결과로부터 비대칭 DG-NMOS와 TiN gate NMOS

구조모두 DG-MOSFET 구조가 보이는 단 채널 효과가 좋아지는 특성을확인

할수있었다.

그림 4.24도 Id-Vgs characteristics of VT sensitivity to Tfin variations of

asymmetric poly-silicon FinFETs, TiN gate FinFETs and

moderately doped channel FinFET. (Lg= 50nm, Tfin= 30nm,

Tox = 1.5nm)

- 38 -

그림 4.25도 VT Roll-off and Drain Induced Barrier Lowering (DIBL)

characteristics of asymmetric poly-silicon FinFETs and TiN gate

FinFETs as a function of Leff/Teff.

- 39 -

4.5 2D 맵핑 모델을 이용한 나노-와이어 해석

앞에서 시뮬레이션 결과로말한것과같이, DG 구조에 대한해석에는 2

차원해석을통해소자의특성을추출하였다.이에반해나노-와이어와같이게

이트모양이원형인 구조에서의해석에서는 직각좌표계가아닌 원통좌표계를

사용해야하고 2차원해석이아닌 3차원해석을통해소자특성을분석하고있

다. DG구조와나노-와이어구조의포텐셜분포가유사한것을이용하여,특성

길이(characteristic length)를계산하여 나노-와이어구조를 2D 해석하는 방법

을알아냈다 [15].

그림 4.26도 Schmatic view of the mapping of a DG MOSFET and GAA

MOSFET potential distribution.

- 40 -

그림 4.26도에 보면 DG구조와 GAA구조간의포텐셜 분포가유사한것

을볼수가있다.두구조의가장큰차이점은게이트전극이채널에 미치는 필

드힘의차이이다.이차이점을표현하기위해서소스에서드레인방향으로전

자기적 침투효과를 측정하는 특성길이(characteristic length)를 사용하였다.

특성길이는다음과같이주어진다.

(1 )2 4

si ox siDG si ox

ox si ox

tt t

t

e el

e e= +

(4.1)

1ln(1 )

4 2si ox

GAA si

ox si

tr

r

el

e= + +

(4.2)

그리고실제두구조의게이트길이에대한관계식은다음과같다.

DGDG GAA

GAA

L Ll

l=

(4.3)

여기서 DGL 는 DG 구조의 실제 길이이고, GAAL 는 나노-와이어 구조의

실제게이트길이이다. 본 시물레이션 결과에서 /DG GAAl l 의비는 0.69로추

출되었다.

그림 4.27도 Potential Distribution of DG and GAAMOSFET.

- 41 -

그림 4.28도는 2D맵핑시뮬레이션을바탕으로한 DG구조와 GAA구조

의 Id-Vgs 특성 곡선을출력한그림이다. DG 구조의게이트길이는 25nm, 핀

두께는 8nm 그리고 GAA 구조의게이트길이는 4.3을통해구한특성 길이의

비를바탕으로 17.6nm 그리고 핀 반경은 4nm의구조를가지고 시뮬레이션을

진행했다.바이어스전압은 0.1V로고정된상태에서 DG구조의문턷전압이하

에서의기울기는 76mV/dec 그리고 선형적으로 측정한 문턱전압은 0.34V 이

다.그리고 GAA구조의문턱전압이하의기울기는 73mV/dec그리고문턱전

압은 0.27V로 측정되었다. 그림 4.28도에서 보면 게이트 길이의 변화에 따른

DG구조와 GAA구조의특성이비슷하게추출된것을알수있다.

그림 4.29도는 다중 채널 전계 효과 트랜지스터(McFET)와 트윈 실리콘

나노와이어 전계 효과 트랜지스터(TSNWFET)의 Id-Vgs 특성을 추출한 그래

프이다. McFET은구조상으로다중채널을지닌 3차원 DG구조의응용구조이

고 TSNWFET는 McFET을기반으로채널을나노-와이어로구성한구조의소

자이다. McFET의 게이트 길이는 22nm 그리고 핀 두께는 8nm. GAA

TSNWFET는 게이트길이 15nm와 4nm 반경의가진 구조로시뮬레이션 되었

다. McFET의문턱 전압 이하에서의기울기는 72mV/dec DIBL은 50mV/V로

측정되었으며, TSNWFET의경우각각 71mV/dec그리고 DIBL은 47mV/V로

측정되었다.

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그림 4.28도 Id-Vgs characteristics for the DGMOSFET and GAA MOSFET

그림 4.29도 Id-Vgs characteristics for the McFET and GAA TSNWFET.

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제 5장 결 론

본논문에서는 FinFET및이중-게이트 (double-gate, DG) MOSFET과같

은나노-스케일 반도체 디바이스에서 나타나는채널의양자화와이로인한양

자적 영향을고려하여, 디바이스의전기적 특성을해석하고 최적화 하기위한

모델링 및 시뮬레이션을 수행하였다. 수치 해석적 방법으로는 유한차분법을

이용하여 2차원 구조를 생성하고, 결합된 푸아송-슈뢰딩거 방정식의 셀프-컨

시스턴트한해를뉴턴반복법에의하여구하는과정을통해진행하였다. 디바

이스모델링을위해 DG-MOSFET의문턱전압모델링및비대칭 DG-MOSFET

의물리적인특성및현상을수학적으로모델링하였다.

시뮬레이션의 예로써, FinFET, 비대칭 DG-MOSFET, MIG(Multiplr

Independent gate) FET, TiN gate DG-MOSFET 구조에서 수행한시뮬레이션

결과를보여주었다.먼저 FinFET의경우,시뮬레이션결과를실험적 데이터와

비교하여 일치함을확인하였고, 게이트길이와 핀의폭을변화시켜가면서 얻

은 트랜스컨덕턴스로부터소자의특성을최적화하는 핀 폭 값을얻을수있었

다.

비대칭 DG-MOSFET에서는 일반적인 DG-MOSFET에 비해 낮은 누설

전류가 흐름을알 수있었고, 핀 폭의변화에 따른 문턱전압의변동 폭이작다

는것을확인하였다.그리고폴리게이트의도핑농도를조절함에따라보다넓

은문턱전압의조절이가능하다는것을확인했다. MIGFET은두개의게이트가

서로독립적으로 동작함을확인하였고, 게이트커플링이 동일한값에서 최대

트랜스컨덕턴스값이추출된다는것을확인하였다. TiN gate DG-MOSFET구

조를시뮬레이션 하여 여타의이중게이트구조보다 단채널 효과및 동작속도

에서우수한소자성능을가지고있다는것을확인하였다.

위의 모든 이중-게이트 구조에서 단채널 효과 (short-channel effects,

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SCE)를분석하기 위하여, 문턱 전압이하 기울기 (sub-threshold swing), 문턱

전압 롤-오프 (threshold volatge roll-off), 드레인 유기 장벽 감소

(drain-induced barrier lowering, DIBL)의파라미터를추출하였다. 이와 같은

파라미터로부터 FinFET, 비대칭 DG-MOSFET, MIGFET, TiN gate

DG-MOSFET구조모두단채널현상이확연히줄어듦을확인할수있었다.

상기한시뮬레이션결과로부터, FinFET및 DG-MOSFET과같은구조가

소자의 초소형화로 인하여 나타나는 물리적 한계를 극복하기 위한 이상적인

구조임을 알 수 있었으며, 30 나노미터급 이하의 MOSFETs을 분석함에 있어

결합된푸아송-슈뢰딩거방정식의셀프-컨시스턴트한해가 필요함을알수있

었다.

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제1장 서론제2장 수치 해석 모델2.1 지배방정식2.2 시뮬레이션 진행 순서

제3장 소자 모델 해석3.1 DG MOSFET 문턱전압 모델링3.2 비대칭 DG MOSFET 모델링

제4장 시뮬레이션4.1 N-채널 FinFET 시뮬레이션4.2 비대칭 DG-NMOS 시뮬레이션4.3 MIGFET (다중 독립 게이트) 시뮬레이션4.4 TiN (티타늄 나이트라이드) gate MOSFET 시뮬레이션4.5 2D 맵핑 모델을 이용한 나노-와이어 해석

제5장 결론참고문헌