03報 告画素並列信号処理 ３次元構造撮像デバイスの開発後藤正英　　本田悠葵　　渡部俊久　　萩原　啓　　難波正和　　井口義則

Development of Three-Dimensional Integrated Image Sensors with Pixel-Parallel Signal ProcessingMasahide GOTO, Yuki HONDA, Toshihisa WATABE, Kei HAGIWARA, Masakazu NANBA and Yoshinori IGUCHI

要 　 約 A B S T R A C T

将 来の映像システムに求められる超高精細と高フレームレートの両立が可能な次世代の撮像

デバイスの実現を目指して，受光部の直下に，画素ごとに信号処理回路を集積し，デバイスの深さ方向に信号を伝達する３次元構造撮像デバイスの研究を進めている。今回，微細なAu（金）電極を埋め込んだSOI（Silicon on Insulator）基板の直接接合技術を用いて，フォトダイオード，パルス発生回路，16bitカウンターを３次元的に接続し，画素内で入射光量に対応した数のパルスを発生してA/D（Analog to Digital）変換を行う撮像デバイスの試作に取り組んだ。その結果， ３次元構造で画素並列信号処理を行うQVGA

（Quarter Video Graphics Array）フォーマットの動画像撮像デバイスとしての動作を確認するとともに，入射光量に対応した優れた線形性と，16bitの多ビット出力，96dB以上の広いダイナミックレンジを得ることができ，将来の高性能な撮像デバイスへの適用可能性を示すことができた。

W e s t u d i e d a t h re e - d i m e n s i o n a l in tegrated image sensor that is

capable of pixel-parallel signal processing, thereby meet ing the demand for h igh -resolution and high-frame-rate imaging. Photodiodes, pulse generation circuits and 16-bit pulse counters are three-dimensionally integrated with in every p ixe l by direct bonding of silicon on insulator （SOI）layers w i th embedded Au e lec t rodes , wh ich provides in-pixel pulse frequency modulation A/D converters. The developed sensor has excellent linearity with a dynamic range of more than 96 dB, corresponding to a 16-bit va lue . P ixe l -para l le l v ideo images with Quar ter V ideo Graphics Array （QVGA） resolution were obtained, demonstrating the feasibility of these next-generation image sensors.

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１．まえがき

当所では，将来の映像システムに求められる超高精細と高フレームレート＊１の両立が可能な次世代の撮像デバイスの実現を目指して，３次元構造撮像デバイスの研究を進めている。１図に示す現行の一般的な撮像デバイスは，受光部や増

幅回路から成る画素をアレイ状に配列し，画素エリアの周囲にA/D（Analog to Digital）変換回路等の信号処理回路を配置している。各画素の信号は，画素アレイの列ごとに１つ配置された信号処理回路によって，時分割で読み出される。このような「列並列信号処理」１）では，１画素当たりの信号処理時間が，１フレーム期間＊２を列の画素数で割った値となるため，高精細化のために画素数を増やすほど信号処理時間が短くなり，フレームレートの維持や改善が難しいという問題が生じる。

一方，信号処理回路を各画素に配置し，信号処理を各画素内で行う「画素並列信号処理」を用いた撮像デバイス２）３）

では，信号処理時間が画素数にかかわらず一定となるため，フレーム期間を短縮した高速な信号処理が可能となる。このような画素並列信号処理により，毎秒10,000フレームという高フレームレートを達成した報告例もある３）。しかし，従来は，多数のトランジスターから成る信号処理回路を平面的に配置していたため，画素サイズが大きくなり，画素数が制限されて精細度が低下してしまうという問題があった。

以上の問題を抜本的に解決するために，我々は２図に示す３次元構造撮像デバイスを提案している４）～７）。このデバイスは，受光部や信号処理回路などの機能を持つ複数の基板を積層した構造を有する。画素の受光部で発生した信号を基板の深さ方向に伝達し，受光部の直下にある画素ごとの信号処理回路で処理する。信号処理回路を複数の層にわたって配置できるため，画素サイズを拡大せずに画素並列の信号処理が可能となり，超高精細と高フレームレートを両立させることができる。

従来，３次元構造を有するデバイスの信号伝達には，主としてTSV（Through Silicon Via：シリコン貫通電極）８）９）＊３

やマイクロバンプ＊4が用いられてきた。このような電極を用いた積層型撮像デバイスの報告も近年なされているが10）11）， 深さ方向の信号伝達手段であるTSVやマイクロバンプのサイズ（一般に直径５µm以上）が画素サイズ（一般に２～３µm角）よりも大きいため，画素単位の並列信号処理の実現は困難である。

我々は，これまでにTSVやマイクロバンプを用いずに３次元的な信号伝達を可能とする技術の開発に取り組み，受光部や信号処理回路を複数のSOI（Silicon on Insulator）基

板＊5に形成し，各基板のSiO2（二酸化シリコン）層間絶縁膜＊6に微細なAu（金）電極を埋め込んだ後で表面を平坦化し，基板どうしを直接接合する，画素単位の３次元集積化技術の提案を行った。

本稿では， 上記の３次元集積化技術により得られた，QVGA（Quarter Video Graphics Array：320×240画素）＊7

画素並列信号処理３次元構造撮像デバイス（以下，本撮像デバイス）の設計，作製技術，および評価結果について報告する。

２．�本撮像デバイスの構成と信号処理回路の設計

今回，設計・試作したQVGA３次元構造撮像デバイスの構成を３図に示す。上側の基板には320×240画素分のPD

（Photodiode：フォトダイオード），FD（フローティングディフュージョン：Floating Diffusion）＊8，パルス発生回路を，下側の基板には同数の16bitカウンターを形成し，これらを

＊ 1 フレームレートとは，単位時間当たりに撮影できる画面の枚数。

＊ 2 動画像において１枚の画面を撮影するのに要する時間。フレームレートの逆数となる。

＊ 3 シリコン基板を貫通した穴に電極を通して，積層した基板の配線どうしを接続する技術。

＊ 4 微細な突起形状の金属。積層した基板の配線どうしを接続するのに用いられる。

＊ 5 シリコンの支持基板の上にSiO2膜（埋め込み酸化膜と呼ばれる）を形成し，その上にデバイスを作るための薄いシリコン層（活性層）を形成した基板。

＊ 6 トランジスターの配線層と配線層の間に形成するSiO2などの絶縁層。

＊ 7 横320画素，縦240画素から成る画面解像度。VGA（Video Graphics Array：640×480画素）の４分の１に相当する。

＊ 8 撮像デバイスの信号電荷を検出するための微小な容量。

１図　現行の撮像デバイス

１フレーム期間

１画素当たりの信号処理時間

受光部 列画素

信号処理回路

列並列信号処理

……

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量はPDよりも小さいため，信号電圧が増幅される。光入射によってFDの電圧VFDが次第に低下し，コンパレーターのしきい値VTHを超えると，コンパレーター・インバーターチェーンが反転してパルスを発生し，その信号がリセットトランジスター（リセットTr）にフィードバックされて，VFDがリセット電位VRSTにリセットされる。この動作を繰り返すことで複数のパルスが発生し，その数を後段のカウンターで計数して，結果をデジタル値として出力する。６図に示すように，入射光量が大きいほど，VFDがVTHを超えるまでの時間が短くなり，出力パルス数が増えるため，入射光量をパルス周波数に変換して出力することができる。

画素ごとに接続している。下側基板の周囲には水平・垂直走査回路を配置し，各カウンターを順次選択して16bitの信号を出力する。

画素の断面構造を４図に示す。上側基板には，活性層の厚さが３µmのSOI基板を用い，CMOSイメージセンサープロセス＊9により，PD，FD，パルス発生回路を形成する。PDは埋め込みチャネル構造12）＊10であり，暗電流の発生を抑制している。下側基板には，活性層の厚さが50nmの完全 空 乏 型SOI（FDSOI：Ful ly Depleted S i l icon on Insulator）＊11基板を用い，ロジック回路プロセス＊12によって16bitカウンターを形成する。これら２つの基板を対向させ，埋め込みAu電極を介して接合する。

画素の信号処理回路を５図に，動作タイミングチャートを６図に示す。この画素は，パルス周波数変調型のA/D変換回路を構成している。光電変換によりPDで発生した電荷は， PD・FD間の電位勾配によって，転送トランジスター（転送Tr）を通してFDに完全転送される。ここで，FDの静電容

受光部

信号処理回路

１フレーム期間

１画素当たりの信号処理時間

積層

画素並列信号処理

画素

上側基板

下側基板

320×240PD / FD / パルス発生回路

アレイ

320×24016 bit カウンターアレイ

画素並列接続（Au）

垂直走査回路

16 bit デジタル出力

水平走査回路

２図　３次元構造撮像デバイス

３図　QVGA ３次元構造撮像デバイスの構成

＊ 9 CMOSイメージセンサー（撮像デバイス）の形成に特化した作製工程で，後述の埋め込みチャネル構造などを作製する。

＊ 10 電荷の発生や蓄積を行うチャネルを半導体の内部に設けた構造で，半導体表面の影響を受けないため，雑音の低減を図ることができる。

＊ 11 SOIの活性層が特に薄い（100nm以下）ものをFDSOIと呼ぶ。

＊ 12 ロジック回路（デジタル信号を扱う集積回路）の形成を主に行う作製工程。

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（d）基板を20mm角の大きさに切り出した後，O2（酸素）プラズマ照射＊14により表面活性化処理＊15を行う。

一方，上側基板として， SOI基板（活性層の厚さ：３µm）にPD，FD，パルス発生回路を形成し，（a）～（d）と同じ工

３．本撮像デバイスの作製

本撮像デバイスの作製工程を７図に示す。（a）本デバイスの下側基板として，FDSOI基板（活性層の厚さ：50nm）にカウンターを形成し，Al（アルミニウム）配線層を形成する。（b）Al配線上のSiO2層間絶縁膜内に微細な穴を形成した後，メッキでAu膜を形成する。（c）CMP（Chemical Mechanical Polishing：化学機械研磨）＊13により平坦化を行い，接合用のAu電極をSiO2層間絶縁膜内に埋め込む。

４図　画素の断面構造

５図　画素の信号処理回路

６図　画素の動作タイミングチャート

＊ 13 化学反応と機械的研磨の複合作用で，基板表面を平坦化する方法。

＊ 14 プラズマとは，電気的に正と負に分離している気体。

＊ 15 基板の表面を清浄化して，化学結合を形成しやすい活性な状態にする処理。

3 µm

50 nm

上側基板

パルス発生回路

接合面

下側基板

FD

P+NP

Au

16 bit カウンター

PD 光

光

コンパレーター・インバーターチェーン

PD FD

VRST

NOR

転送Tr

リセットTr

VTH

VFD

Delay

NAND

-+

16 bit カウンターVOUT

パルス

VRST

VFD

VTH

VOUT

Time

VFD

VOUT

Time

VRSTVTH

（a） 光量が小さい場合 （b） 光量が大きい場合

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とを確認した。接合の位置合わせ精度は１µm以下を達成している。

４．本撮像デバイスの評価

試作した３次元構造撮像デバイスの入出力特性（全画素の平均値）を10図に示す。出力は入射光量に対応して線形に増加し，入射光に対して96dBの広いダイナミックレンジが得られた。これはカウンターの16bitに対応する値である。パルス周波数変調を用いた画素並列信号処理の適用により，一般的な撮像デバイスのビット数（10～12bit程度）とダイナミックレンジ（60～70dB程度）13）を超える，多ビット，広ダイナミックレンジ特性を達成した。

上側基板のパルス出力信号を，デバイス外のカウンターで

程を行う。（e）上側・下側基板から切り出したチップを対向させて，荷重2,000N，温度200˚Cで60分間加圧し，接合する。（f）裏面照射型＊16の撮像デバイスとするために，研磨とXeF2（フッ化キセノン）のエッチング＊17により上側基板の支持基板を除去し，完成する。

本作製技術は，微細なAu電極をSiO2層間絶縁膜内に埋め込んで３次元集積するため，従来のTSVやマイクロバンプとは異なり，電極サイズを直径１µm以下に縮小することも容易であり，高精細な撮像デバイスの作製に適している。また，接合の工程を繰り返すことで，積層数を３層以上に増やすことも可能である。例えば３層化を行うには，２層接合の後，FDSOI基板の支持基板を除去し，埋め込み酸化膜内に微細な穴を形成してAu電極を埋め込み，３層目の基板を接合する。

接合前の画素アレイの写真を８図に示す。画素サイズは54µm角で，１画素に１つのAu電極を配置している。９図は，接合した基板の断面をSEM（Scanning Electron Microscope：走査型電子顕微鏡）＊18で観察した像である。接合部に隙間は見られず，良好な接合面が得られているこ

＊ 16 フォトダイオードの裏側から光を入射して検出する方式。

＊ 17 薬液や気体を用いて，半導体や金属などの材料を溶解して加工する方法。

＊ 18 電子ビームを物質に照射し，物質表面から放射される電子を検出することで，表面の構造を可視化する顕微鏡。

７図　本撮像デバイスの作製工程

８図　接合前の画素アレイの写真

埋め込み酸化膜 支持基板

支持基板

（a） カウンター形成 （b） Au電極形成 （c） 平坦化（CMP）

（d） 表面活性化 （e） 直接接合 （f） 支持基板除去　

Al SiO2 Au Au SiO2

PD

3 µm

カウンター

上側基板 下側基板

50 µm 50 µm

Au Au画素 画素

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環境であっても実時間で正確な情報を取得できるため，放送のみならず，車載，ロボットビジョン，計測などの分野にも適用が可能である。

５．むすび

QVGAフォーマットの画素並列信号処理３次元構造撮像デバイスの作製を行い，すべての画素において電極が接続して，動画像を撮像できることを示した。また，入射光量に対応した優れた線形性と，96dB以上の広いダイナミックレンジが得られることを確認した。これにより，従来の平面型撮像デバイスの性能を抜本的に改善する将来の撮像デバイスの実現に見通しが得られた。

本研究で開発した３次元集積化技術は，高密度な電極を必要とするデバイスの集積に適しているとともに，多層化によってさまざまな機能を組み込めるため，撮像デバイスに

計数して得られたパルス出力特性を11図に示す。このカウンターはFPGA（Field-Programmable Gate Array）＊19で構成され，ビット数は20bitである。本測定では，入射光に対して120dBのダイナミックレンジが得られた。この結果により，撮像デバイス内に集積するカウンターのビット数を増やすことができれば，さらなるダイナミックレンジの拡大が可能であることが示された。

本撮像デバイスによる動画像の撮像例を12図に示す。この例では，16bit出力信号のうち下位８bitを用いて，256階調の動画像を表示した。この結果により，すべての画素において電極が接続し，受光した信号を画素並列で信号処理して出力できることを確認した。13図は，16bit出力による広ダイナミックレンジなシーンの

撮像例である。13図（a）は下位８bit，13図（b）は上位８bitから得られた映像で，それぞれ低～中輝度，高輝度の情報を表している。被写体に向かって右側に輝度の高いLED光源を配置しており，13図（a）ではこのエリアは白飛びしている一方で，13図（b）では文字が書かれていることが判別できる。このように，本撮像デバイスは，明暗の差が激しい

＊ 19 製造後に使用者が構成を再設定することで，希望する論理機能を実現できる集積回路。

９図　接合した基板の断面SEM像

１０図　本撮像デバイスの入出力特性

１１図　デバイス外カウンターを用いて測定したパルス出力特性

１２図　本撮像デバイスによる動画像の撮像例

入射光照度（lx）

出力デジタル値

1 10 102 103 104

104

105

10

1

102

103

0.1

入射光照度（lx）

出力デジタル値

1 10 10 2 10 3 10 4

10 4

10 5

10

1

10 2

10 3

0.1 10 5

10 6

接合面

5 µm

Au

PD

カウンター

ⓒ犬丸りん・NHK・NEP

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論文を元に加筆・修正したものである。

M. Goto, Y. Honda, T. Watabe, K. Hagiwara, M. Nanba, Y. Iguchi, T. Saraya, M. Kobayashi, E. Higurashi, H. Toshiyoshi and T. Hiramoto：“Quarter Video Graphics Array Full-Digital Image Sensing with Wide Dynamic Range and L inea r Output Us ing P ixe l -Wise 3D Integration,” Proc. IEEE International Symposium on Circuits and Systems （ISCAS），pp.1-4（2018）

限らず，ロジック回路，メモリー，MEMS（Micro Electro Mechanical Systems：微小電気機械システム）＊20など，さまざまなデバイスを３次元集積化する基盤技術として有用である。

なお，３次元構造撮像デバイスの研究は，東京大学と共同で行っている。

本 稿は，Proceedings of the IEEE International Symposium on Circuits and Systemsに掲載された以下の

＊ 20 微細加工技術によって，半導体のシリコン基板などに，機械要素部品，センサー，電子回路などを集積化したデバイス。

１３図　16bit出力による本撮像デバイスの撮像例

ⓒ犬丸りん・NHK・NEP

（a）下位8 bitによる出力 （b）上位8 bitによる出力

ⓒ犬丸りん・NHK・NEP

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参考文献 1） E. R. Fossum：“CMOS Image Sensor：Electronic Camera-on-a-chip,” IEEE Transactions on Electron Devices，Vol.44，No.10，pp.1689-1698 （1997）

2） F. Andoh, H. Shimamoto and Y. Fujita：“A Digital Pixel Image Sensor for Realtime Readout,” IEEE Transactions on Electron Devices，Vol.47，No.11，pp.2123-2127 （2000）

3） S. Kleinfelder, S. Lim, X. Liu and A. El Gamal：“A 10000 Frames/s CMOS Digital Pixel Sensor,” IEEE Journal of Solid-State Circuits，Vol.36，No.12，pp.2049-2059 （2001）

4） K. Hagiwara, M. Goto, H. Ohtake, Y. Iguchi, T. Saraya, H. Toshiyoshi, E. Higurashi and T. Hiramoto：“Hybrid Bonding Characteristics of Au/SiO2 Substrates for 3D Integrated Image Sensors,” Proc. International Conference Wafer Bonding，pp.125-126 （2013）

5） M. Goto, K. Hagiwara, Y. Iguchi, H. Ohtake, T. Saraya, E. Higurashi, H. Toshiyoshi and T. Hiramoto：“Three-Dimensional Integrated CMOS Image Sensors with Pixel-Parallel A/D Converters Fabricated by Direct Bonding of SOI Layers,” Proc. IEEE International Electron Devices Meeting （IEDM），4.2 （2014）

6） M. Goto, K. Hagiwara, Y. Iguchi, H. Ohtake, T. Saraya, M. Kobayashi, E. Higurashi, H. Toshiyoshi and T. Hiramoto：“Pixel-Parallel 3-D Integrated CMOS Image Sensors with Pulse Frequency Modulation A/D Converters Developed by Direct Bonding of SOI Layers,” IEEE Transactions on Electron Devices，Vol.62，No.11，pp.3530-3535 （2015）

7） M. Goto, K. Hagiwara, Y. Honda, M. Nanba, H. Ohtake, Y. Iguchi, T. Saraya, M. Kobayashi, E. Higurashi, H. Toshiyoshi and T. Hiramoto：“128 x 96 Pixel-Parallel Three-Dimensional Integrated CMOS Image Sensors with 16-bit A/D Converters by Direct Bonding with Embedded Au Electrodes,” Proc. IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference （S3S），7c.3 （2015）

8） 傳田：三次元実装のためのTSV技術，工業調査会 （2009）

9） N. Lietaer, M. M. V. Taklo, K. Schjølberg-Henriksen and P. Ramm：“3D Interconnect Technologies for Advanced MEMS/NEMS Applications,” ECS Transactions，Vol.25，No.38，pp.87-95 （2010）

10） T. Haruta, T. Nakajima, J. Hashizume, T. Umebayashi, H. Takahashi, K. Taniguchi, M. Kuroda, H. Sumihiro, K. Enoki, T. Yamasaki, K. Ikezawa, A. Kitahara, M. Zen, M. Oyama, H. Koga, H. Tsugawa, T. Ogita, T. Nagano, S. Takano and T. Nomoto：“A 1/2.3inch 20Mpixel 3-Layer Stacked CMOS Image Sensor with DRAM,” Proc. IEEE International Solid-State Circuits Conference （ISSCC），pp.76-77 （2017）

11） T. Kondo, Y. Takemoto, K. Kobayashi, M. Tsukimura, N. Takazawa, H. Kato, S. Suzuki, J. Aoki, H. Saito, Y. Gomi, S. Matsuda and Y. Tadaki：“A 3D Stacked CMOS Image Sensor with 16Mpixel Global-shutter Mode and 2Mpixel 10000fps Mode Using 4 Million Interconnections,” Proc. VLSI Tech. Symp.，pp.90-91 （2015）

12） N. Teranishi, A. Kohono, Y. Ishihara, E. Oda and K. Arai：“No Image Lag Photodiode Structure in the Interline CCD Image Sensor,” Proc. IEEE International Electron Devices Meeting （IEDM），pp.324-327 （1982）

13） J. Ohta：Smart CMOS Image Sensors and Applications，CRC Press，pp.187-188 （2007）

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難なん

波ば

正まさ

和かず

井い

口ぐち

義よし

則のり

1998年入局。同年から放送技術研究所において，高感度撮像デバイス，３次元構造撮像デバイス，冷陰極 HARP撮像板の研究に従事。現在，放送技術研究所新機能デバイス研究部上級研究員。博士（工学）。

2001年入局。同年から放送技術研究所において，３次元構造撮像デバイス，シリコンマイクの研究に従事。現在，放送技術研究所新機能デバイス研究部上級研究員。

渡わた

部べ

俊とし

久ひさ

萩はぎ

原わら

啓けい

1991年入局。新潟放送局を経て，1994年から放送技術研究所において，高感度撮像デバイス，３次元構造撮像デバイス，高フレームレートSHV撮像デバイス，冷陰極 HARP撮像板の研究に従事。現在，放送技術研究所新機能デバイス研究部主任研究員。博士（工学）。

1995年入局。富山放送局を経て，1998年から放送技術研究所において，３次元構造撮像デバイス，エナジーハーベスティング，シリコンマイク，大型ディスプレー（PDP，FED）の研究に従事。現在，放送技術研究所研究企画部副部長。博士（工学）。

後ご

藤とう

正まさ

英ひで

本ほん

田だ

悠ゆう

葵き

2000年入局。同年から放送技術研究所において，３次元構造撮像デバイス，シリコンマイクの研究に従事。現在，放送技術研究所新機能デバイス研究部に所属。博士（工学）。

2002年入局。旭川放送局を経て，2004年から放送技術研究所において，３次元構造撮像デバイス，冷陰極 HARP撮像板の研究に従事。現在，放送技術研究所新機能デバイス研究部に所属。博士（工学）。

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