1. A.Skorupski „Podstawy budowy i działania komputerów” (Warszawa 2000)

2. J.Biernat „Architektura komputerów” (Wrocław 2001)

3. K.Wojtuszkiewicz „Urządzenia techniki komputerowej – część I” (Warszawa 1999)

4. K.Wojtuszkiewicz „Urządzenia techniki komputerowej – część II” (Warszawa 2000)

5. W.Stallings „Organizacja i architektura systemu komputerowego” (Warszawa 2000)

6. B.Chalk „Organizacja i architektura komputerów” (Warszawa 1998)

7. P.Metzger, A.Jełowicki „Anatomia PC” Helion 1997

http://physics.uwb.edu.pl/labfiz/laboratorium.html

wykład 1. Wstęp

wykład 2. Kombinacyjne układy cyfrowe

A B C S

0 0 0 0

0 1 0 1

1 0 0 1

1 1 1 0

A B

S

C

Schemat logiczny tablica stanów symbol graficzny

Σ

A B

S

C

Rys 2.1. Sumator

Σ

A B

S

Ci+1 Ci

0 1 0 1

1 0 1 0

00 01 11 10

0

1

Ai Bi

Ci

0 0 1 0

0 1 1 1

00 01 11 10

0

1

Ai Bi

Ci

Ci+1Yi+1

Yi = Ai + Bi + Ci

Ci+1 = Ai Bi + Ai Ci + Bi Ci

Układ realizuje dodawanie trzech bitów

Rys 2.2. Sumator jednobitowy

A B

A > B

Schemat logiczny symbol graficzny

IIIA

B

A>B A=B A<BA = B

A < B

Rys 2.3. Komparator

dekoder trzywejściowy

E

x0 x1

x2

y0

y7

koder trzybitowy

E

y0 y1

y2

x0

x7 EO GS

PE

Rys 2.4. Dekoder/Koder

Multiplekser 4-bitowy (4x1)

E S0 S1

y

x0

x3

Demultiplekser 4-bitowy (1x4)

E S0 S1

X

y0

y3

Rys 2.5. Multiplekser

wykład 3. Sekwencyjne układy cyfrowe

schemat logiczny tablica prawdy symbol graficzny

R

S

Q

Q

wyjście proste

wyjście zanegowane

R S Qn+1

0 0 Qn

0 1 1

1 0 0

1 1 -

- stan zabroniony

Q

Q

R

S

Rys 3.1. Przerzutnik RS (asynchroniczny)

schemat logiczny wykres czasowy symbol graficzny

R

CLK

S

Q

Q

R

S

Q

Q

CLKS S

RR

QQ

CLKCLK

Rys 3.2. Przerzutnik RS (synchroniczny)

tablica prawdy symbol graficzny

J K Qn+1

0 0 Qn

0 1 0

1 0 1

1 1 Qn

J

K

Q

Q

CLK

Rys 3.3. Przerzutnik JK

schemat logiczny tablica prawdy symbol graficzny

D

CLK

Q

Q

D CLK Qn+1

0 0 Qn

0 1 0

1 0 Qn

1 1 1

D

CLK

S

R

Q

Q

CLK

Rys 3.4. Przerzutnik D

schemat logiczny tablica prawdy symbol graficzny

T Qn+1

0 Qn

1 Qn

T

CLK

Q

Q

T

CLK

J

K

Q

Q

CLK

Rys 3.5. Przerzutnik T

we ENABLE wy

0 1 0

1 1 1

x 0 z

we wy

Symbol graficzny

ENABLE

z – stan wysokiej impedancji

Tablica prawdy

Rys 3.6. Bramki trójstanowe

rejestr czterobitowy

D1

D2

D3

D4

CLKCLRPRS

REJESTR

Q1

Q2

Q3

Q4

Q1 Q2 Q3 Q4

D1 D2 D3 D4

PRS

CLKCLR

P1P2 P3 P4

Odczyt i zapis odbywają się w sposób równoległy.

Rys 3.7. Rejestry

0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0

we stan wyQ1 Q2 Q3 Q4

WE

CLK

P1P2 P3 P4 WY

Rys 3.8. Rejestr przesuwający

CEP CET CLK LD CLR

licznik czterobitowy

TC

Q0 Q1 Q2 Q3

D0 D1 D2 D3

CEP – wejście umożliwiające zliczanie

CET – umożliwiające przeniesienia

TC – służy do łączenia liczników

LD – wejście sterujące

Rys 3.9. Liczniki

- Licznik następnikowy – kolejność stanów w kodzie binarnym zmienia się od 0 do 7

T

CK

Q

QCLK

Q1 Q2 Q3

T

CK

Q

Q

T

CK

Q

Q

T

CK

Q

QCLK

Q1 Q2 Q3

- Licznik poprzednikowy– kolejność stanów w kodzie binarnym zmienia się od 7 do 0

T

CK

Q

Q

T

CK

Q

Q

Rys 3.10. Liczniki

wykład 4. Mikroprocesor

Rys 4.1. System mikroprocesorowy

CPU ROM RAM I/O

AB DB CB

ALU

EU

CU

- jednostka wykonawcza

- jednostka sterująca

dane

program

IR DUkład

sterowania

wynik

zewn. sygnały ster.

rejestry

A F

B C

D E

H L

Rys 4.2. Schemat blokowy mikroprocesora

pobranie rozkazu

wysłanie adresu rozkazu

dekodo-wanie

rozkazu

obliczenie adresu

argumentuI

obliczenie adresu

argumentuII

pobranie argumentu

I

pobranie argumentu

II

wykonanie rozkazu

zapis wyniku

obliczenie adresu

przezna-czenia

Rys 4.3. Cykle pracy mikroprocesora

Kod operacji

AdresKod

rozkazu Argument

MEM

Rys 4.4. Adresowanie natychmiastowe

Rys 4.5. Adresowanie bezpośrednie

Kod operacji

Określ. rejestru

Kod rozkazu Argument

rejestr

Rys 4.6. Adresowanie rejestrowe

Kod rozkazu

Kod operacji

Argument

Kod operacji

Określ. rejestru

Kod rozkazu Argument

MEM

Adres

rejestr

Rys 4.7. Adresowanie pośrednie

Kod operacji

Określ. rejestruKod

rozkazu

Argument

MEMWartość

rejestr

Przemiesz-czenie

Rys 4.8. Adresowanie indeksowe

wykład 5. Pamięci

DB

AB

R/W# CS#

MEMM - pojemność pamięci, n - długość słowa przez, m - ilość linii adresowych

M = n x 2m

R/W# CS#

dane adres

Organizacja – bitowa, 32x1b

R/W# CS#

dane adres

Organizacja – bajtowa, 4x1B

Rys 5.1. Organizacja pamięci

1. Zwiększanie długości słowa 2. Zwiększanie ilości słów

AB

DB

AB

DB

Rys 5.2. Łączenie układów

AB

RAS# CAS#WE#OE#CE#

MEMDB

WE# - zezwolenie na zapis informacji

OE# - zezwolenie na odczyt

CE# - równoważny CS#

RAS# i CAS# - związane z wprowadzeniem adresu do pamięci

Rys 5.3. Obsługa DRAM

AB

RAS#

CAS#

RZW DW

DK

RZK

DW – dekoder wierszy

DK – dekoder kolumn

RZW – rejestr zatrzaskowy adresu wiersza

RZK – rejestr zatrzaskowy adresu kolumny

Rys 5.4. Sposób adresowania w DRAM

wykład 6. Urządzenia zewnętrzne

układ sterowania

rejestr stanu

rejestr buforu

UZ

dane

sygnały sterowania

dane

adres

INT INTA RO WR

Rys 6.1. Struktura interfejsu

Przetwornik A-C 1Przetwornik A-C

Przetwornik C-A 1Przetwornik C-A

Port 8 bitów B

Port 8 bitów A

Port 8 bitów C

Licznik/zegar 2

Licznik/zegar

Licznik5zegar 1Oscylator

kwarcowy

Układsterowaniazapisem iodczytem

oraz dekoder

adresowy

Mag

istr

ala

zew

nętr

zna

1

2

5

przerwania

6

3

4

Złącze tablicy rozdzielczej

Rys 6.2. Schemat LPT

Magistrala zewnętrzna komputera Złącze lub konsola Magistrala danych pomiarowa Magistrala adresów Magistrala sterowań

Bufor nadajnika

Bufor odbiornika

Układ sterowania Zapisem i Odczytem Rejestrów

Oraz dekoder adresów

Generator programowy

Układ Generatora przerwań

Rejestr przesuwający

Układ sterowania

nadajnikiem

Rejestr przesuwający

Układ sterowania

odbiornikiem

Dekoder błędów

transmisji

Rys 6.3. Schemat COM

Sterownik USB

Sterownik głównego kontrolera USB

Główny kontroler USB

urządzenia USB

System operacyjny

Rys 6.4. Schemat magistrali USB

Cewki odchylające

Katody

Lampa obrazowa (kineskop)

Rys 6.5. Kineskop

23 li

nie

D

multiplekser

Zegar

Dane

RESET8048

DB

Układ logiczny klawiatury

Zasada działania myszy

X

Y

Rys 6.6. Klawiatura, mysz

igłowam

embr

ana kropla

atramentukropla atramentu

atra

men

t

atra

men

t

nagrzewanie

atramentowa

_+

++

_

__

_++

UŁUR

UCz

toner

lase

r

Mechanizm utrwalający

laserowa

Rys 6.7. Drukarki

skanowany obraz

obrazukład elektroniczny PC

przesuw

D interfejs PC

kamera CCD

obraz

Rys 6.8. Skaner

Rys 6.9. Kamera wideo

PC linia telRS 232C (lub USB)

sterownik interfejsu

MCP MAP

Bufor pamięci

Interfejs linii

telefon.

Rys 6.10. Modem