4.インタコネクト - intel · 4‒4 第4章：インタコネクト...

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Cyclone Vデバイス・ハンドブックVolume 3：ハード・プロセッサ・システムのテ2012 年 11 月

November 2012cv_54004-1.2

4. インタコネクト

ハード・プロセッサ・システム（HPS）の Level 3（L3）インタコネクト・バスおよび

Level 4（L4）ペリフェラル・バスは、ARM® CoreLink™ Network Interconnect（NIC-301）に実装されています。NIC-301 は、ARM Advanced Microcontroller Bus Architecture

（AMBA®）Advanced eXtensible Interface（AXI™）、Advanced High-Performance Bus（AHB™）、Advanced Peripheral Bus （APB™）のプロトコルに基づく高性能 HPS インタ

コネクトの基礎となります。L3 インタコネクトは、Cortex™-A9 マイクロプロセッ

サ・ユニット（MPU）サブシステムを含む、マスタとスレーブ間での複数の同時ト

ランザクションをサポートするマルチレイヤ、ノン・ブロッキング・アーキテク

チャを実装します。インタコネクトには、ペリフェラル、マネージャ、およびメモ

リ・コントローラのコントロール・レジスタおよびステータス・レジスタ（CSR）に

アクセスする 5 個の独立した L4 バスがあります。

f 詳しくは、ARM ウェブサイト（ infocenter.arm.com）からダウンロードできる AMBA Network Interconnect (NIC-301) Technical Reference Manual を参照してください。

インタコネクトの機能L3 インタコネクトは以下の特性を備えています。

■ 64 ビットのメイン内部データ幅

■ シングル・サイクル・アービトレーションを持っているプログラマブル・マス

タ・プライオリティ

■ マスタの停止を避けるためのフル・パイプライン処理

■ FIFO バッファ・トランザクション・リリース用のプログラマブル・コントロール

■ 以下のタイプのセキュリティ

■ セキュア

■ ノン・セキュア

■ トランザクションあたりのセキュリティ

■ 5 個の独立した L4 バス

A, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos . Patent and Trademark Office and in other countries. All other words and logos identified as e holders as described at www.altera.com/common/legal.html. Altera warrants performance of its with Altera's standard warranty, but reserves the right to make changes to any products and ibility or liability arising out of the application or use of any information, product, or service tera. Altera customers are advised to obtain the latest version of device specifications before relying oducts or services.

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4‒2 第 4章：インタコネクトインタコネクトのブロック図およびシステム統合

インタコネクトのブロック図およびシステム統合図 4–1 に、L3 インタコネクトおよび L4 バスのブロック図を示します。

L3 インタコネクトは部分的に接続されたスイッチ・ファブリックであり、すべての

マスタがすべてのスレーブにアクセスできるというわけではありません。詳しくは、

4–6 ページの「Master-to-Slave の接続マトリックス」を参照してください。

L3 インタコネクトは、内部で以下のサブスイッチに分割されています。

■ L3 メイン・スイッチ

■ 高スルー・プットの 64 ビット・データを転送するための使用されるメイン・

スイッチです。

■ 最大で MPU メイン･クロックの半分の周波数で動作します。

■ AXI ブリッジ、オンチップ・メモリ、SDRAM、および FPGA マネージャへの低レ

イテンシ接続のマスタがあります。

図4‒1. インタコネクトのブロック図

図 4–1 の注：

(1) L3 メイン・スイッチの接続について詳しくは、表 4–1 を参照してください。

S

GPIO(3)

S

DAP

M

ETR

M

S

SD/MMC

M

S

EMAC(2)

M

S

USBOTG(2) M

S

NAND

M

SSystem

Manager

SOSC1

Timer (2)

SWatchdog

(2)

SClock

Manager

SReset

Manager

SScan

Manager

SSPI

Master (2)

SSP

Timer (2)

SI C(4)

SUART

(2)

SCAN(2)

SQuad SPI

Flash

S

32-Bit APB Bus(L4_OSC1, osc1_clk)

32-Bit APB Bus(L4_SPI_M, spi_m_clk)

32-Bit APB Bus(L4_SP, I4_sp_clk)

S

32-Bit AXI(dbg_at_clk)

S

32-Bit AHB(l4_mp_clk)

S

32-Bit AXI(l4_mp_clk)

S

32-Bit AHB(usb_mp_clk)

S

32-Bit AXI(nand_x_clk)

L3 Interconnect(NIC-301)

L3 MasterPeripheral

Switch

M S

32-Bit APB (l4_mp_clk)

32-Bit AHB (dbg_clk)S (GPV)

M S(GPV)

M

M

64-Bit AXI(mpu_l2_ram_clk)

S(GPV)

M

M

M

M


32-Bit AXI(dbg_at_clk)

32-Bit AXI(l3_main_clk)


32-Bit AXI (l3_main_clk)

M

M

M

M

M

M

M MMM

32-Bit AXI (nand_x_clk)

32-Bit AXI(nand_x_clk)

32-Bit AHB (usb_mp_clk)

32-Bit AHB(l4_mp_clk)

S

32-Bit AXI(l3_sp_clk) 64-Bit AXI

(l4_main_clk)

l3_main_clk

SL3 Slave Peripheral Switchl3_sp_clk

M M

MM

S ACP

CPU0 CPU1

SCU

ARM Cortex-A9MPCore

L2Cache

S S

MPU Subsystem(mpu_clk)

S

S

S

ACP IDMapper

S


SDRAMController

Subsystem

S STM

SBootROM

SOn-Chip

RAM

S

S

DMAM

S

SPI Slave(2)

SS

(GPV)S

S

FPGAManager

FPGA-to-HPSBridge

HPS-to-FPGABridge

LightweightHPS-to-FPGA Bridge

32-Bit APB Bus(L4_MP, l4_mp_clk)

32-Bit APB Bus(L4_MAIN,

l4_main_clk)

64-Bit AXI(mpu_clk)

64-Bit AXI(mpu_clk)


2

M

32-Bit AXI(cfg_clk)



M


32-Bit APB (l4_main_clk)

M S

l3_mp_clk


S

L3 Main Switch (1)

M: MasterS: Slave

Switch Connection

Legend

Cyclone Vデバイス・ハンドブック 2012年 11 月 Altera CorporationVolume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル

第 4 章：インタコネクト 4‒3インタコネクトのブロック図およびシステム統合

■ L3 マスタ・ペリフェラル・スイッチ

■ メモリをマスタするペリフェラルをメイン・スイッチに接続するために使用

されます。

■ 32 ビットのデータ幅です。

■ 最大で MPU メイン･クロックの半分の周波数で動作します。

■ L3 スレーブ・ペリフェラル・スイッチ

■ マスタ・ペリフェラルおよびメイン・スイッチのマスタ用の L3 と L4 のスレー

ブ・インタフェースへのアクセスを提供するために使用されます。

■ 32 ビットのデータ幅です。

■ 5 個の独立した L4 バスがあります。

L3 マスタおよび L3 スレーブのペリフェラル・スイッチは、フルに接続されたクロス

バーです。L3 メイン・スイッチは、部分的に接続されたクロスバーです。表 4–1 に、

L3 メイン・スイッチのすべてのマスタおよびスレーブ・インタフェースの接続マト

リックスを示します。チェックマークは接続を意味します。

L3 マスタ以下に、L3 インタコネクトに接続されているすべてのマスタ・インタフェースを示

します。

■ MPU サブシステム —L3 メイン・スイッチに接続されている L2 キャッシュ・マスタ

0 です。

■ FPGA-to-HPS ブリッジ —L3 メイン・スイッチに接続されています。

■ DMA—L3 メイン・スイッチに接続されています。

■ EMAC0—L3 マスタ・ペリフェラル・スイッチに接続されています。

■ EMAC1—L3 マスタ・ペリフェラル・スイッチに接続されています。

■ USB0—L3 マスタ・ペリフェラル・スイッチに接続されています。

■ USB1—L3 マスタ・ペリフェラル・スイッチに接続されています。

表4‒1. L3 メイン・スイッチの接続マトリックス

マスタ

スレーブ

L3スレーブ

ペリフェラル・スイッ

FPGAマネージャ

HPS

-to-FPGA

ブリッジ

ACP IDマッパ・データ

STM

ブートROM

オンチップRAM

SDRAMコントローラ

サブシステムL3データ

L3 マスタ・ペリフェラル･スイッチ v v v v

L2 キャッシュ・マスタ 0 v v v v v v

FPGA-to-HPS ブリッジ v v v v v

DMA v v v v v v v

DAP v v v v v v

2012 年 11 月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル

4‒4 第 4章：インタコネクトインタコネクトのブロック図およびシステム統合

■ NAND—L3 マスタ・ペリフェラル・スイッチに接続されています。

■ SD/MMC—L3 マスタ・ペリフェラル・スイッチに接続されています。

■ ETR—L3 マスタ・ペリフェラル・スイッチに接続されています。

■ DAP—L3 マスタ・ペリフェラル・スイッチに接続されています。

L3 スレーブ以下に、L3 インタコネクトに接続されているすべてのスレーブ・インタフェースを

示します。

■ USB0—L3 スレーブ・ペリフェラル・スイッチに接続されている CSR スレーブ・イ

ンタフェースです。

■ USB1—L3 スレーブ・ペリフェラル・スイッチに接続されている CSR スレーブ・イ


■ NAND レジスタ —L3 スレーブ・ペリフェラル・スイッチに接続されている CSR ス

レーブ・インタフェースです。

■ NAND データ —L3 スレーブ・ペリフェラル・スイッチに接続されているコマンド

およびデータ・スレーブ・インタフェースです。

■ クワッド SPI フラッシュ —L3 スレーブ・ペリフェラル・スイッチに接続されてい

るデータ・スレーブ・インタフェースです。

■ FPGA マネージャ —L3 メイン・スイッチに接続されているデータ・スレーブ・イ


■ HPS-to-FPGA ブリッジ —L3 メイン・スイッチに接続されているデータ・スレーブ・

インタフェースです。

■ 軽量 HPS-to-FPGA ブリッジ —L3 スレーブ・ペリフェラル・スイッチに接続されて

いるデータ・スレーブ・インタフェースです。

■ ACP ID マッパ —L3 メイン・スイッチに接続されているデータ・スレーブ・インタ

フェースです。

■ STM—L3 メイン・スイッチに接続されています。

■ ブート ROM—L3 メイン・スイッチに接続されています。

■ オンチップ RAM—L3 メイン・スイッチに接続されています。

■ SDRAM コントローラ・サブシステム —L3 メイン・スイッチに接続されている

SDRAM マルチ・ポート・フロント・エンド・スレーブ・インタフェースです。

L4 スレーブ各 L4 スレーブは、次の 5 個の L4 バスのうち 1 つに接続している APB スレーブです。


第 4 章：インタコネクト 4‒5インタコネクトのブロック図およびシステム統合

■ L4 スレーブ・ペリフェラル（SP）バス — 高速アクセスを必要としないペリフェラ

ル用の APB

■ SDRAM コントローラ・サブシステム —CSR アクセス

■ SP タイマ 0—CSR アクセス

■ SP タイマ 1—CSR アクセス

■ I2C0—CSR アクセス

■ I2C1—CSR アクセス

■ I2C2（EMAC0 関連）—CSR アクセス

■ I2C3（EMAC1 関連）—CSR アクセス

■ UART0—CSR アクセス

■ UART1—CSR アクセス

■ CAN0—CSR アクセス

■ CAN1—CSR アクセス

■ L4 マスタ・ペリフェラル（MP）バス — 主に L3 マスタ・ペリフェラルへのアクセ

スを提供する APB

■ ACP ID マッパ —CSR アクセス

■ FPGA マネージャ —CSR アクセス

■ DAP—CSR アクセス

■ クワッド SPI フラッシュ —CSR アクセス

■ SD/MMC—CSR アクセス

■ EMAC0—CSR アクセス

■ EMAC1—CSR アクセス

■ GPIO0—CSR アクセス



■ L4 オシレータ 1（OSC1）バス — 外部オシレータ 1ドメイン上で動作するペリフェラ

ル専用の APB

■ OSC1 タイマ 1—CSR アクセス

■ OSC1 タイマ 1—CSR アクセス

■ ウォッチドッグ 0—CSR アクセス

■ ウォッチドッグ 1—CSR アクセス

■ クロック・マネージャ —CSR アクセス

■ リセット・マネージャ —CSR アクセス

■ システム・マネージャ —CSR アクセス


4‒6 第 4章：インタコネクトインタコネクトの機能の説明

■ L4 メイン・バス —DMA スレーブおよび SPI スレーブ専用の APB

■ DMA_s—DMA コントローラ・セキュア・レジスタへのアクセス

■ DMA_ns—DMA コントローラ・ノン・セキュア・レジスタへのノン・セキュ

ア・アクセス

■ SPI スレーブ 0—CSR アクセス

■ SPI スレーブ 1—CSR アクセス

■ L4 SPI マスタ（SPIM）バス —SPI マスタおよびスキャン・マネージャ専用の APB

■ SPI マスタ 0—CSR アクセス

■ SPI マスタ 1—CSR アクセス

■ スキャン・マネージャ —CSR アクセス

インタコネクトの機能の説明この項では、インタコネクトの機能について説明します。

Master-to-Slave の接続マトリックスインタコネクトは、部分的に接続されたクロスバーです。表 4–2 に、インタコネク

トのすべてのマスタおよびスレーブ・インタフェースの接続マトリックスを示しま

す。チェックマークは接続を意味します。

表4‒2. インタコネクトの接続マトリックス

マスタ

スレーブ

L4 SPバス・スレーブ

L4 MPバス・スレーブ

L4 OSC1バス・スレーブ

L4 MAINバス・スレーブ

L4 SPIMバス・スレーブ

軽量HPS-to-FPGAブリッジ

USB OTG 0/1 CSR

NAND CSR

NANDコマンドおよびデータ

クワッドSPIフラッシュ・データ

FPGAマネージャ

HPS

-to-FPGAブリッジ

ACP IDマッパ・データ

STM

ブートROM

オンチップRAM

SDRAMコントローラ

サブシステムL3データ

L2 キャッシュ・マスタ 0

v v v v v v v v v v v v v v v

FPGA-to-HPS ブリッジ v v v v v v v v v v v v v v

DMA v v v v v v v v v v v v v v v v

EMAC 0/1 v v v v

USB OTG 0/1 v v v v

NAND v v v v

SD/MMC v v v v

ETR v v v

DAP v v v v v v v v v v v v v v v


第 4 章：インタコネクト 4‒7インタコネクトの機能の説明

アドレスのリマッピングインタコネクトは、remapレジスタを通してアドレスのリマッピングをサポートして

います。リマッピングによって、アドレス 0x0 でアクセス可能なメモリ・デバイス

（SDRAM、オンチップ RAM、またはブート ROM）および HPS-to-FPGA ブリッジと軽

量 HPS-to-FPGA ブリッジのアクセス性を制御できるようにします。remapレジスタは

NIC-301 Global Programmers View（GPV）レジスタの 1 つで、以下の L3 マスタのアド

レス空間にマップします。

■ MPU

■ FPGA-to-HPS ブリッジ

■ DAP

remapレジスタのリマッピング・ビットは相互に排他的です。同じアドレスに複数の

スレーブがリマップされている場合、最下位リマップ・ビットがより高い優先順位

となります。各ビットによってアドレス・マップの様々な組み合わせが生成されま

す。GPV に使用可能なリマッピング・レジスタが 1 個しかないため、remapレジスタ

を変更するとインタコネクトのすべてのマスタのすべてのメモリ・マップに影響し

ます。

リマップ・ビットの影響は、以下のグループに分類することができます。

■ MPU マスタ・インタフェース

■ L2 キャッシュ・マスタ 0 インタフェース

■ ノン MPU マスタ・インタフェース

■ DMA マスタ・インタフェース

■ マスタ・ペリフェラル・インタフェース

■ デバッグ・アクセス・ポート（DAP）マスタ・インタフェース

■ FPGA-to-HPS ブリッジ・マスタ・インタフェース



図 4–2 に、すべての MPU マスタおよびノン MPU マスタのインタコネクトのアドレ

ス・マップを示します。図は実際のスケールではありません。

MPU L3 マスタでは、ブート ROM またはオンチップ RAM のどちらか一方がアドレス

0x0 にマップし、SDRAM の最下位 64 K は無視されます。0x0001_0000 ～ 0x0010_0000のアドレス空間は、MPU L2 フィルタ・レジスタが 1 MB の精度しかないためアクセ

ス不可です。ブートの完了後、MPU は SDRAM の最下位 1 MB を使用するためにアド

レス・フィルタを変更できます。

ノン MPU マスタでは、オンチップ RAM または SDRAM のどちらか一方がアドレス

0x0 にマップします。アドレス 0x0 にマップされると、オンチップ RAM はノン MPUマスタ用に SDRAM の最下位 64 K を無視するようになります。

図4‒2. マスタごとのアドレス・マップ

図 4–2 の注：

(1) SCU および L2 キャッシュのレジスタは MPU サブシステムにあり、L3 インタコネクトからはアクセス不可です。

(2) このアドレス範囲は常にアクセス不可です。詳しくは、表 4–3 を参照してください。

(3) MPU サブシステムには、インタコネクトに接続する 1 個のマスタおよび SDRAM コントローラ・サブシステムに直接接続する他のマスタが内蔵されています。MPU L2 のアドレス・フィルタ・レジスタは、それぞれのマスタにどの MPU アドレスが送信されるか制御します。この図は、フィルタ・レジスタにリセット値が含まれていることを仮定しています。

(4) このアドレス範囲はコンフィギュレーション可能です。詳しくは、表 4–3 を参照してください。

(5) このアドレス範囲は、マスタ・ペリフェラル・インタフェースからアクセス不可です。詳しくは、4–6 ページの「Master-to-Slave の接続マトリックス」を参照してください。

(6) このアドレス範囲は、DAP インタフェースからアクセス不可です。詳しくは、4–6 ページの「Master-to-Slave の接続マトリックス」を参照してください。

On-Chip RAMSCU & L2 Registers (1)

Boot ROM

Peripherals &L3 GPV

DAP

STM

SDRAM (3)

Boot ROM or On-Chip RAM (4)

0xFFFF_FFFF0xFFFF_00000xFFFE_C000

0xFFFD_0000

0xFF20_0000

0xFF00_0000

0xFC00_0000

0xC000_0000

0x0010_0000

0x0000_0000

MPU non-MPU

0x0001_0000

0x8000_0000

0xFF40_0000

FPGA Slaves (2)

Lightweight FPGA Slaves (2)

On-Chip RAM

Peripherals &L3 GPV (5)

DAP (5)

STM (5), (6)

SDRAM

On-Chip RAM or SDRAM (4)

FPGA Slaves (2)

Lightweight FPGA Slaves (2)

ACP



表 4–3 に、リマップ・ビットがどのようにメモリ・マップに影響するか示します。

1 インタコネクトではなく、MPU サブシステムの L2 フィルタ・レジスタは、SDRAM が

MPU 用にアドレス 0 にリマップされるようにします。MPU サブシステムについて詳

しくは、Cyclone V デバイス・ハンドブック volume 3 の Cortex-A9 MPU System の章を

参照してください。

マスタのキャッシングおよびバッファリングのオーバーライドインタコネクトのいくつかのマスタは、AXI インタフェースおよび AHB インタ

フェースのキャッシングおよびバッファリングの信号を駆動できません。これらの

マスタが効率的に転送できることを確認する上で、システム・マネージャからレジ

スタを使用して、キャッシュ可能なトランザクションとバッファ可能なトランザク

ションをイネーブルできます。以下のマスタには、システム・マネージャによって

駆動されるキャッシング信号およびバッファリング信号があります。

■ EMAC0 および EMAC1

■ USB OTG 0 および USB OTG 1

■ NAND フラッシュ

■ SD/MMC

表4‒3. メモリ・マップのリマップ・ビット

ビット名

ビット・オフセット説明

mpuzero 0

0 に設定されている場合、ブート ROM が MPU L3 マスタ用にアドレス 0x0 にマップします。1 に設定されている場合、オンチップ RAM が MPU L3 マスタ用にアドレス 0x0 にマップします。このビットは、ノン MPU マスタには影響しません。

この設定に関係なく、ブート ROM も通常は MPU L3 マスタ用にアドレス 0xfffd_0000 にマップし、オンチップ RAM も通常は MPU L3 マスタ用にアドレス 0xffff_0000 にマップする、という点に注意してください。

nonmpuzero 1

0 に設定されている場合、SDRAM がノン MPU L3 マスタ用にアドレス 0x0 にマップします。1 に設定されている場合、オンチップ RAM がノン MPU マスタ用にアドレス 0x0 にマップします。このビットは、MPU L3 マスタには影響しません。

この設定に関係なく、オンチップ RAM も通常はノン MPU L3マスタ用にアドレス 0xffff_0000 にマップします。

予約 2 常に 0 に設定されている必要があります。

hps2fpga 3

1 に設定されている場合、HPS-to-FPGA ブリッジ・スレーブ・ポートが L3 マスタを確認します。0 に設定されている場合、マスタに AXI デコード・エラーを返す関連アドレス範囲にアクセスします。

lwhp2fpga 4

1 に設定されている場合、軽量 HPS-to-FPGA ブリッジ・スレーブ・ポートが L3 マスタを確認します。0 に設定されている場合、マスタに AXI でコード・エラーを返す関連のアドレス範囲にアクセスします。

予約 31:5 常に 0 に設定されている必要があります。


http://www.altera.com/literature/hb/cyclone-v/cv_54006.pdf


リセット時には、システム・マネージャはこれらのマスタ用にキャッシング信号お

よびバッファリング信号を Low に駆動します。つまり、リセット後に前述のマスタ

をイネーブルするまでは、マスタはキャッシュ可能またはバッファ可能なアクセス

をサポートしません。システム・マネージャおよびインタコネクトの間では同期が

ないので、任意のマスタがアクティブのとき、これらの設定を変更しないようにし

ます。この機能のイネーブルおよびディセーブルについて詳しくは、Cyclone V デバイス・ハンドブック volume 3 の System Manager の章を参照してください。

セキュリティ

スレーブ・セキュリティインタコネクトは、スレーブ設定を通してセキュリティを強化します。スレーブ設

定は、GPV レジスタを経由してアクセス可能なアドレス領域コントロール・レジス

タによって制御されています。各 L3 および L4 のスレーブには、それぞれセキュリ

ティ・チェックおよびプログラマブル・セキュリティ設定があります。リセット後、

インタコネクトのすべてのスレーブはセキュア状態に設定されます（ブート・セ

キュアとして参照されます）。セキュア・スレーブにアクセスできるのはセキュア・

マスタのみです。

GPV は、セキュア・マスタによってのみアクセス可能です。セキュリティ・レジス

タが書き込み専用であるため、インタコネクトのセキュリティ状態は GPV を経由し

てアクセスできません。GPV へのノン・セキュア・アクセスは DECER 応答を受信し、

レジスタ・アクセスは 1 つもありません。GPV を経由してセキュリティ設定を更新

しても、影響されるスレーブに対するすべてのトランザクションが完了するまで影

響はありません。

マスタ・セキュリティインタコネクトのマスタは、セキュア、ノン・セキュアに設定されているか、また

はセキュリティがトランザクション毎に設定されているかのいずれか 1 つです。DAPはセキュア・アクセスの実行のみ可能です。L2 キャッシュ・マスタ 0、FPGA-to-HPSブリッジ、および DMA は、トランザクションごとにセキュアおよびノン・セキュア

のアクセスを実行します。その他のすべてのインタコネクト・マスタは、ノン・セ

キュア・アクセスを実行します。詳しくは、4–11 ページの 4–12 ページの「インタコ

ネクト・マスタのプロパティ」を参照してください。

ノン・セキュア・マスタからセキュア・スレーブにアクセスしても、結果として

DECERRの応答およびトランザクションがスレーブに到達しません。

アービトレーションインタコネクトへのエントリ・ポイントでは、すべてのトランザクションは、プロ

グラマティックにコンフィギュレーションすることができるローカル QoS（Quality of Service）値が割り当てられます。基盤中のトランザクションのアービトレーション

は、この QoS 値を使用します。インタコネクトに接続されている各マスタ用の QoSコントロールは、リードおよびライトの QoS プライオリティ値に分割されます。

任意のアービトレーション・ノードでは、異なる QoS 値を持っているトランザク

ション用の固定プライオリティが存在します。最高値の QoS には最高の優先順位が

あります。アービトレーションが必要なトランザクション、つまりアービトレー

ション・ノードで QoS 値が一致するトランザクションがある場合、インタコネクト

は LRU（least recently used）アルゴリズムを使用します。




循環依存の回避スキームAXI プロトコルは、トランザクションのリオーダリングを許可します。このため、分

岐のシングル・ポイントから複数のスレーブに同時に複数のトランザクションを配

線する場合、インタコネクトは、デッドロックを回避するルール強化が必要な可能

性があります。

インタコネクトの各マスタは、可能な 3 種類の循環依存の回避スキーム（CDAS）の

うち 1 つでコンフィギュレーションされます。リードおよびライト両方のトランザ

クションで同じ CDAS スキームがコンフィギュレーションされますが、それぞれ個別

に動作します。マスタ用の CDAS 実装は、4–12 ページの「インタコネクト・マスタ

のプロパティ」に示されています。

以下のスキームが使用可能です。

■ シングル・スレーブ

■ ID ごとのシングル・スレーブ

■ シングル・アクティブ・スレーブ

シングル・スレーブシングル・スレーブ（SS）は、スイッチのスレーブ・インタフェースで以下の要件

を確認します。

■ すべての未処理のリード・トランザクションがシングル・エンド・デスティネー

ションに向かうこと。

■ すべての未処理のライト・トランザクションがシングル・エンド・デスティネー

ションに向かうこと。

マスタがもう 1 つのトランザクションをそのトランザクション・タイプ（リードま

たはライト）用に現在のデスティネーションではなく異なるデスティネーションに

発行する場合、そのタイプの未処理トランザクションが完了するまでネットワーク

はトランザクションを停止します。

ID ごとのシングル・スレーブID ごとのシングル・スレーブ（SSPID）は、スイッチのスレーブ・インタフェースで

以下の要件を確認します。

■ 同一 ID を持っているすべての未処理のリード・トランザクションが同じデスティ

ネーションに行くこと。

■ 同一 ID を持っているすべての未処理のライト・トランザクションが同じデスティ

ネーションに行くこと。

マスタがトランザクションを発行するとき、以下のような状況になることがありま

す。

■ トランザクションがどの未処理のトランザクションの IDとも一致しない IDを持っ

ている場合、CDAS を通過します。

■ トランザクションが未処理のトランザクションの IDに一致する IDを持っていてデ

スティネーションも一致している場合、CDAS を通過します。

■ トランザクションが未処理のトランザクションの IDに一致する IDを持っていてデ

スティネーションは一致していない場合、トランザクションは CDAS チェックを

失敗して停止します。



シングル・アクティブ・スレーブシングル・アクティブ・スレーブ（SAS）は SSPID スキームと同じで、ライト・トラ

ンザクション用の追加のチェックを持っています。SAS は、前回のライト・トラン

ザクションからのすべてのデータが送信されるまで、マスタが新規のライト・アド

レスを発行できないことを確認します。

インタコネクト・マスタのプロパティインタコネクトは、L3 メイン・スイッチおよび L3 スレーブ・ペリフェラル・スイッ

チを経由して様々なスレーブ・インタコネクトに接続しています。

表 4–4 に、インタコネクトに接続されているすべてのマスタ・インタフェースを示

します。

表4‒4. インタコネクト・マスタ・インタフェース

マスタ

インタフェース幅クロックスイッチ

セキュリティ

GPVアクセス CDAS 発行(1)

バッファの深さ (2)

タイプ

L2キャッシュ M0

64 mpu_l2_ram_clk L3 メイン・スイッチ

トランザクションごと

使用可

SSPID 7、12、19

2、2、2、2、2

AXI

FPGA-to-HPS ブリッジ

64 l3_main_clk L3 メイン・スイッチ


使用可

SAS 16、16、32

2、2、6、6、2

AXI

DMA 64 l4_main_clk L3 メイン・スイッチ


使用不可

SSPID 8、8、82、2、2、2、2

AXI

EMAC 0/1 32 l4_main_clk

L3 マスタ・ペリフェラル・スイッチ

ノン・セキュア

使用不可

SSPID 16、16、32

2、2、2、2、2

AXI

USB OTG 0/1 32 usb_mp_clk

L3 マスタ・ペリフェラル・スイッチ


使用不可

SSPID 2、2、4 2、2、2 AHB

NAND 32 nand_x_clkL3 マスタ・ペリフェラル・スイッチ


使用不可

SSPID 1、8、92、2、2、2、2

AXI

SD/MMC 32 l4_mp_clkL3 マスタ・ペリフェラル・スイッチ


使用不可

SSPID 2、2、4 2、2、2 AHB

ETR 32 dbg_at_clkL3 マスタ・ペリフェラル・スイッチ


使用不可

SSPID 32、1、32

2、2、2、2、2

AXI

DAP 32 dbg_clk L3 メイン・スイッチ

セキュア使用可

SS 1、1、1 2、2、2 AHB

表 4–4 の注：

(1) 発行は、リード・トランザクション数、ライト・トランザクション数、および全トランザクション数によって異なります。

(2) AXI 用の FIFO バッファの深さは、AW、AR、R、W、および B のチャネルによって異なります。AHB および APB では、深さはW、A、および D のチャネルに基づきます。



インタコネクト・スレーブのプロパティインタコネクトは、L3 メイン・スイッチ、L3 スレーブ・ペリフェラル・スイッチ、

および 5 個の L4 ペリフェラル・バスを経由して様々なスレーブ・インタフェースに

接続しています。リセット後、すべてのスレーブ・インタフェースはセキュア状態

に設定されています。

表 4–5 に、インタコネクトに接続されているすべてのスレーブ・インタフェースを

示します。

表4‒5. インタコネクト・スレーブ・インタフェース（その１）

スレーブ

インタフェース幅クロックマスタ元受け入れ(1)

バッファの深さ(2)

インタフェース・タイプ

SDRAM サブシステム CSR

32 l4_sp_clk L4 SP bus master 1, 1, 1 2, 2, 2 APB

SP タイマ 0/1 32 l4_sp_clk L4 SP bus master 1, 1, 1 2, 2, 2 APB

I2C 0/1/2/3 32 l4_sp_clk L4 SP bus master 1, 1, 1 2, 2, 2 APB

UART 0/1 32 l4_sp_clk L4 SP bus master 1, 1, 1 2, 2, 2 APB

CAN 0/1 32 l4_sp_clk L4 SP bus master 1, 1, 1 2, 2, 2 APB

GPIO 0/1/2 32 l4_mp_clk L4 SP bus master 1, 1, 1 2, 2, 2 APB

ACP ID マッパCSR 32 l4_mp_clk L4 SP bus master 1, 1, 1 2, 2, 2 APB

FPGA マネージャ CSR

32 l4_mp_clk L4 SP bus master 1, 1, 1 2, 2, 2 APB

DAP CSR 32 l4_mp_clk L4 SP bus master 1, 1, 1 2, 2, 2 APB

クワッド SPI フラッシュ CSR

32 l4_mp_clk L4 SP bus master 1, 1, 1 2, 2, 2 APB

SD/MMC CSR 32 l4_mp_clk L4 SP bus master 1, 1, 1 2, 2, 2 APB

EMAC 0/1 CSR 32 l4_mp_clk L4 SP bus master 1, 1, 1 2, 2, 2 APB

システム・マネージャ

32 osc1_clkL4 OSC1 bus master 1, 1, 1 2, 2, 2 APB

OSC1 タイマ 0/1 32 osc1_clkL4 OSC1 bus master 1, 1, 1 2, 2, 2 APB

ウォッチドッグ0/1 32 osc1_clk

L4 OSC1 bus master 1, 1, 1 2, 2, 2 APB

クロック・マネージャ


リセット・マネージャ


DMA セキュアCSR 32 l4_main_clk L4 main bus master 1, 1, 1 2, 2, 2 APB

DMA ノン・セキュア CSR

32 l4_main_clk L4 main bus master 1, 1, 1 2, 2, 2 APB

SPI スレーブ 0/1 32 l4_main_clk L4 main bus master 1, 1, 1 2, 2, 2 APB

スキャン・マネージャ

32 spi_m_clk L4 main bus master 1, 1, 1 2, 2, 2 APB



データ幅拡大の機能拡大の機能は、狭いトランザクションをより幅広いトランザクションとまとまるこ

とによって、全体のシステム帯域幅を広げます。拡大は、キャッシュ可能なリード・

トランザクション用またはライト・トランザクション用のデータを集積するだけで

す。インタコネクトが入力に排他的なトランザクションを 2 つ以上の出力バス・ト

ランザクションに分割する場合、それを作成する複数のトランザクションから排他

的な情報を削除します。

SPI マスタ 0/1 32 spi_m_clk L4 メイン・バス・マスタ

1、1、1 2、2、2 APB

軽量HPS-to-FPGA ブリッジ

32 l4_main_clkL3 スレーブ・ペリフェラル・スイッチ

16、16、32 2、2、2、2、2 AXI

USB OTG 0/1 32 usb_mp_clkL3 スレーブ・ペリフェラル・スイッチ

1、1、1 2、2、2 AHB

NAND CSR 32 nand_x_clkL3 スレーブ・ペリフェラル・スイッチ

1、1、1 2、2、2 AXI

NAND コマンドおよびデータ

32 nand_x_clkL3 スレーブ・ペリフェラル・スイッチ

1、1、1 2、2、2 AXI

クワッド SPI フラッシュ・データ

32 l4_mp_clkL3 スレーブ・ペリフェラル・スイッチ

1、1、1 2、2、2 AHB

FPGA マネージャ・データ

32 cfg_clk L3 メイン・スイッチ

1、2、3 2、2、2、32、2

AXI

HPS-to-FPGA ブリッジ


16、16、32 2、2、6、6、2 AXI

ACP ID マッパ・データ

64 mpu_l2_ram_clk L3 メイン・スイッチ

13、5、18 2、2、2、2、2 AXI

STM 32 dbg_at_clk L3 メイン・スイッチ

1、2、2 2、2、2、2、2 AXI

オンチップ・ブート ROM


1、1、2 0、0、0、0、0 AXI

オンチップ RAM 64 l3_main_clk L3 メイン・スイッチ

2、2、2 0、0、0、8、0 AXI

SDRAM サブシステム L3 データ


16、16、16 2、2、2、2、2 AXI

表 4–5 の注：

(1) 受け入れは、リード・トランザクション数、ライト・トランザクション数、および全トランザクション数によって異なります。

(2) AXI 用の FIFO バッファの深さは、AW、AR、R、W、および B のチャネルによって異なります。AHB および APB では、深さはW、A、および D のチャネルに基づきます。

表4‒5. インタコネクト・スレーブ・インタフェース（その２）

スレーブ

インタフェース幅クロックマスタ元受け入れ(1)

バッファの深さ(2)

インタフェース・タイプ



拡大の機能は、以下の比率によってデータ幅を拡大することができます。

■ 1:2

■ 1:4

作成されたトランザクションからの複数の応答が 1 つの応答にまとめられる場合、

以下の優先順位が適用されます。

■ DECERRは最高の優先順位です。

■ SLVERR次に高い優先順位です。

■ OKAYは最低の優先順位です。

f DECERR、WRAP、および INCRなどの AXI 用語について詳しくは、ARM ウェブサイト

（infocenter.arm.com）からダウンロード可能な AMBA AXI Protocol Specification v1.0 を参

照してください。

バーストのインクリメントインタコネクトは、単一の出力データ幅以内で完了するすべての入力 INCRバースト

を、可能な最小の SIZEの INCR1バーストに変換します。そしてすべての INCRバー

ストを、最大データ中で可能な最適サイズの INCRバーストに集積します。

バーストのラップすべての WRAPバーストは、WRAPバーストとして変換されずに通過するか、または 1個か 2 個の出力バスの INCRバーストに変換されて通過するか、いずれか一方です。

インタコネクトは、全ペイロードが出力データ幅よりも小さい入力 WRAPバースト

を、シングル INCRバーストに変換します。

固定バーストすべての FIXEDバーストは変換されずに通過します。

バイパス・マージプログラマブル・ビットの bypass_mergeがイネーブルされている場合、インタコネ

クトは、変更なしにリーガルに通過できるどのトランザクションも変更しません。

バイパス・マージは GPV レジスタを経由してアクセス可能で、セキュア・マスタの

みにアクセス可能です。

データ幅縮小の機能縮小の機能は、トランザクションのデータ幅をデスティネーションに最適な幅に合

わせてデータ幅を低減させます。データ幅の縮小では、トランザクションがキャッ

シュ不可としてマークされている場合、デスティネーション・バスより狭い複数の

トランザクション・データをマージしません。

縮小の機能は、以下の比率でデータ幅を低減します。

■ 2:1

■ 4:1


http://infocenter.arm.com/


バーストのインクリメントインタコネクトは、出力データ・バスの最大ペイロード・サイズ以内に収まる INCRバーストをシングル INCRバーストに変換します。出力データ・バスの最大ペイロー

ド・サイズを超える INCRバーストを複数の INCRバーストに変換します。

出力データ幅に一致するサイズの INCRバーストは変換されずに通過します。

インタコネクトは、出力データ幅より小さい SIZEの INCRバーストを集積し、拡大

の機能を使用して可能なときにいつでも出力幅を一致させます。詳しくは、4–14ページの「データ幅拡大の機能」を参照してください。

バーストのラップインタコネクトは、通常、WRAPバーストを 2 倍の長さの WRAPバースト、最大

WRAP16の出力データ幅最大サイズに変換します。そして、WRAPバーストを、1 つ以上

の INCRバーストに変換可能なそれぞれ 2 つの INCRバーストとして扱います。

固定バーストインタコネクトは、縮小比率に応じて、FIXEDバーストを 1 つ以上の INCR1バースト

または INCRnバーストに変換します。

バイパス・マージプログラマブル・ビットの bypass_mergeがイネーブルされている場合、インタコネ

クトは、出力データ幅 SIZEを最大とする最大スループットに最適な SIZEに一致さ

せるためのいかなるビート集積も実行しません。バイパス・マージは GPV レジスタ

を経由してアクセス可能で、セキュア・マスタのみにアクセス可能です。

排他的なトランザクションが縮小機能の出力時に複数のトランザクションに分割さ

れる場合、排他的なフラグが削除されて、マスタは EXOKAY応答を受信しません。応

答の優先順位は、4–14 ページの「データ幅拡大の機能」に示した拡大機能の場合と

同じです。

ロック・サポートロックはインタコネクトではサポートされていません。アトミック・アクセスでは、

共有データが HPS SDRAM にある場合、マスタは排他的アクセスを実行することがで

きます。

f 排他的アクセスのサポートについて詳しくは、Cyclone V デバイス・ハンドブックvolume 3 の SDRAM Controller Subsystem の章を参照してください。

FIFO バッファおよびクロックインタコネクトには、サブスイッチ間と同じように、HPS マスタおよび HPS スレー

ブへのインタフェースのほとんどの部分に FIFO バッファが含まれています。また、

これらの FIFO バッファには、接続しているスイッチよりも異なるクロック周波数で

動作するマスタおよびスレーブをまたぐクロック・ドメインがあります。



第 4 章：インタコネクト 4‒17インタコネクトのアドレス・マップおよびレジスタ定義

データ・リリースのメカニズム4 以上の深さのある書き込みデータ FIFO バッファが含まれているネットワーク・

ポートでは、書き込み最高到達点機能 wr_tidemarkを設定することができます。こ

の最高到達点レベルは、以下の状況のうち 1 つが発生するまで、トランザクション

のリリースを停止します。

■ インタコネクトがバーストの WLASTビートを受信する。

■ 書き込みデータ FIFO バッファがフルになる。

■ 書き込みデータFIFOバッファの占有スロットの数が書き込み最高到達点を超える。

4 以上の深さを持っている書き込みデータ FIFO バッファを含むインタフェースにつ

いて詳しくは、4–12 ページの「インタコネクト・マスタのプロパティ」を参照して

ください。

リセットインタコネクトは、1 つのリセット信号を持っています。リセット・マネージャは、

コールド・リセットまたはウォーム・リセット時にこの信号を SD/MMC コントロー

ラに駆動します。リセット時、ブート ROM はアドレス 0x0 にマップされます。DAPは実質的に ID 2 にマップします。

f リセットについて詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Reset Manager の章を参照してください。ACP ID マッパによる実質的な ID マッピングにつ

いて詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Cortex-A9 MPU Systemの章を参照してください。

インタコネクトのアドレス・マップおよびレジスタ定義f アドレス・マップおよびレジスタ定義は、このハンドブックの volume に付属の

hps.html ファイルにあります。ファイルを開くにはリンクをクリックします。

モジュールの説明およびベース・アドレスを見るには、スクロールして以下のモ

ジュール・インスタンスのリンクをクリックします。

■ l3regs

また、レジスタおよびフィールドの説明を見るには、レジスタ名にスクロールして

クリックします。レジスタ・アドレスは、各モジュール・インスタンスのベース・

アドレスに相対的なオフセットです。

f すべてのモジュールのベース・アドレスは、Cyclone V デバイス・ハンドブックvolume 3 の Introduction to the Hard Processor System の章にも示されています。


hps.html





http://www.altera.com/literature/hb/arria-v/av_54001.pdf

4‒18 第 4章：インタコネクト改訂履歴

改訂履歴表 4–6 に、本資料の改訂履歴を示します。

表4‒6. 改訂履歴

日付バージョン変更内容

2012 年 11 月 1.2 マイナーな更新。

2012 年 6 月 1.1

■ メイン・スイッチの接続マトリックスの表の追加。

■ 機能の説明についての項の再構成。

■ アドレス・リマッピングの項の簡略化。

■ アドレス・マップおよびレジスタ定義の項の追加。

2012 年 1 月 1.0 初版。


4.インタコネクト - intel · 4‒4 第4章：インタコネクト...

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