XVIII.XVIII. RANGKAIAN REGISTER DAN RANGKAIAN REGISTER DAN COUNTERCOUNTER

A. SHIFT REGISTERShift register terdiri dari deretan Flip-Shift register terdiri dari deretan Flip-Flop yang saling dikoneksikan dan Flop yang saling dikoneksikan dan masing-masing Flip-Flop menyimpan masing-masing Flip-Flop menyimpan informasi 1 bit yang dapat digeser informasi 1 bit yang dapat digeser dari satu Flip-Flop ke Flip-Flop yang dari satu Flip-Flop ke Flip-Flop yang lain sesuai dengan pulsa clock.lain sesuai dengan pulsa clock.

Kegunaan register antara lain :Kegunaan register antara lain :1. Temporary memory,temporary 1. Temporary memory,temporary

storage. storage.2. Menggeser informasi memory.2. Menggeser informasi memory.3. Mengubah data parallel.3. Mengubah data parallel.

Lanjutan ……Lanjutan ……

Counter pada dasarnya adalah register Counter pada dasarnya adalah register yang berjalan melalui urutan keadaaan yang berjalan melalui urutan keadaaan yang sudah ditentukan terlebih dahulu yang sudah ditentukan terlebih dahulu dengan datangnya pulsa clock. Gerbang dengan datangnya pulsa clock. Gerbang pada counter dihubungkan dengan cara pada counter dihubungkan dengan cara sedemikian rupa untuk menghasilkan sedemikian rupa untuk menghasilkan urutan keadaan linier di dalam register. urutan keadaan linier di dalam register. Meskipun counter adalah tipe khusus dari Meskipun counter adalah tipe khusus dari register tetapi biasanya untuk register tetapi biasanya untuk membedakan digunakan nama countermembedakan digunakan nama counter

B.B. SERIAL - IN PARALLEL - OUTSERIAL - IN PARALLEL - OUT

Contoh dengan D – FFContoh dengan D – FFTabel kebenaranTabel kebenaran

Input Input

SerialSerial

Pulsa Pulsa

ClockClock

O U T P U TO U T P U T

QQ11 QQ22 QQ33 QQ44

11

00

11

11

00

00

11

22

33

44

55

66

11

00

11

11

00

00

00

11

00

11

11

00

00

00

11

00

11

11

00

00

00

11

00

11

Gambar Rangkaian LogikanyaGambar Rangkaian Logikanya

Serial - INSerial - IN

ClockClockClear (Reset)Clear (Reset)

DD

FFFF11

DD

FFFF22

DD

FFFF33

DD

FFFF44

QQ11 QQ22 QQ33 QQ44

QQ11 SeriaSerial l

OutOutClockClock

Data Data ClockClock

C.C. PARALLEL – IN SERIAL - OUTPARALLEL – IN SERIAL - OUT

Contoh dengan D - FFAA BB CC DD

DD11DD2 2 QQ22 DD3 3 QQ33 DD44

Cara Cara KerjaKerja

XIX. RANGKAIAN REGISTER DAN COUNTER

Ada 3 macam jenis shift register counter

a. Ring Counterb. Twisted Ring Counter (Switch-tail Ring Counter /Johnson/Moebuis Counter )c. Maximum Length Shift Counter

Penentuan kode biner untuk Ring Counter dan Twisted Ring Counter adalah tetap.

A. PERANGCANGAN RING COUNTER Contoh untuk Ring Counter 3 bit,

memiliki diagram keadaan sebagai berikut

a100/100

b010/010

c001/001

d110/XXX

e011/XXX

f101/XXX

h000/XXX

g111/XXX

Urutan hitungan utamaKeadaan ilaegal/tidak digunakan

Untuk Ring Counter dengan n Flep – Flop ( 3 Flep-Flop untuk contoh diatas ) jumlah keadaan di urutkan hitungan utama adalah n ( 3 untuk contoh diatas ) berarti ada ada 2n–n ( 5 untuk contoh diatas)keadaan yang tidak digunakan.Rangkaian Ring Counter, dengan state diagramseperti diatas, tidak bersifat self corecting, dan keadaan illegalnya tak akan menemukan urutanhitungan utamanya.Untuk rangkaian dengan diagram keadaan yangmemiliki illegal state recovery, dapat dilakukandengan memberikan distribusi DA = AB. Misalkan,Jika memasuki keadaan 011, kedaan berikutnya menjadi 101, tanpa recovery.

Dengan menggunakan rangkaian recovery, signal

umpan balik untuk keadaan berikutnya menjadi

001, termasuk pada urutan hitungan utama.

Berikut ini adalah contoh Ring Counter dengan

Illegal State recovery

1000

0100

0010

0001 0011

0000

1001 1010

0101

0111

1111111011011100

0110

1011

Ring Counter diatas adalah Ring Counter 4bit, jadi

Memiliki 4 keadaan pada urutan hitungan utama,

dan memiliki keadaan illegal sebanyak 2n – n = 12

keadaan. Perancangan untuk membuat rangkaian

Ring Counter dapat anda lakukan sendiri.

B. PERANCANGAN TWISTED RING COUNTER

Contoh untuk Ring Counter 3 bit, memilikiContoh untuk Ring Counter 3 bit, memiliki

diagram keadaan sebagai berikut :diagram keadaan sebagai berikut :

a100

b110

c111

d011

e001

f000

g010

h101

Urutan hitungan utama

Keadaan illegal

Untuk n Flep - Flop disusun menjadi Twisted Ring

Counter, jumlah keadaan pada urutan hitungan

Utama adalah 2n, sehingga akan ada 2n – 2n keadaan illegal. Misalkan untuk Twisted

Ring Counter 3 bit, maka ada 6 keadaan pada

urutanhitungan utama, 2 keadaan illegal.Dari diagram keadaan untuk Twisted Ring

CounterDapat diturunkan Tabel eksitasi sebagai

berikut :

Tabel eksitasi

PS A B C

NS A B C

OUTPUT D - FF

DA DB DC

0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1

1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1

Peta - K

Dengan Peta – K diperolehDengan Peta – K diperoleh

dan persamaan eksitasi menjadi :dan persamaan eksitasi menjadi :

DA = (BC)DA = (BC)’’ + B + B’’C = CC = C’’

Db = ADb = A

Dc = BDc = B

B’C’ B’C BC BC’

A’ 100 000 001 101

A 110 010 011 111

Gambar Rangkaian Digital

D – FFA

Da

D – FFB

Db

D – FFC

Dc

A’ A B’ B CC’

Clock

Dari rangkaian digital tersebut anda lakukan

pengujian untuk 3 bit Twisted Ring Counter. Dari

hasil pengujian rangkaian Digital tersebut diatas

tidak memiliki kemampuan untuk I llegal state

recovery. Untuk membuat illegal state recovery;

maka eksitasi ke Da diubah menjadi Da = C + ABC

dan ini dapat anda kerjakan sendiri.

A Da

B

Db

C Dc

A’ A B’ B CC’

ac

C. MAXIMUM LENGTH SHIFT COUNTER

Contoh maximum length shift Counter 3 Contoh maximum length shift Counter 3 bit: bit: a

100

b010

c101

d110

e111

f011

h010

Urutan hitungan utama

Keadaan illegal

g001

Untuk n Flip – Flop, jumlah keadaan di urutan hitungan utama ada sebanyak 2n – 1 dan 1

keadaanillegal, jika n = 4 maka urutan hitungan utama adalah 24-1 = 15 keadaan dan 1 keadaan

illegalnya adalah 1. Jika rangkaian berada pada keadaan 0000, rangkaian tidak bisa recovery. Satu metodeuntuk illegal state recovery, termasuk

mendecodekeadaan ini dan menggunakan output t

erdecodeuntuk memilah secara paralel 1111.

XX. RANGKAIAN REGISTER DAN COUNTER

A.A. ASYNCHRONOUS COUNTERCounter dapat dibagi menjadi 2 kategori yaitu pencacah asinkron (ripple counter) dan pencacah sinkron. Pada pencacah ripple perubahan keadaan output dari flip-flop digunakan untuk menyulut (mentrigger) flip-flop lainnya. Pada pencacah sinkron pulsa clock input dihubungkan dengan input CP dari semua flip-flop.

Binary Ripple Counter

1

Clock Pulse

Pencacah binary ripple terdiri dari hubungan seri 4 buah JK flip-flop yang outputnya selalu di komplemen dengan cara membuat input J dan K selalu 1. Flip-flop paling kanan yang merupakan bit LSB menerima pulsa cacah dari clock pulse. Tanda lingkaran pada input CP setiap flip-flop menandakan bahwa output flip-flop akan berubah keadaan bila terjadi perubahan keadaan dari 1 ke 0 pada input CP (negative edge triggering).Perubahan keadan dari output flip-flop akan terjadi mulai dari flip-flop paling kanan dan bergerak kearah kiri. Output dari A2-A1 merupakan kode biner 4 bit yang akan mencacah dari desimal 0-15. Pancacah seperti ini dinamakan up counter. Untuk menghasilkan cacahan yang bergerak turun atau mundur maka A4-A1 diambil dari Q’ setiap flip-flop dan pencacah seperti ini disebut down counter.

Q J

K

A4 A3 A2 A1

Q J

K

Q J

K

Q J

K

BCD RIPPLE COUNTER

Pencacah BCD ripple hanya mencacah dari desimal 0-9 atau kode biner 4 bit dari 000 – 1001. Untuk melaksanakan pencacahan seperti ini binary ripple harus dimodifikasi untuk manghasilkan output setiap flip-flop 0000 setelah terjadi keadaan 1001.

Q J

K

Q J

K

Q J

K

Q J

KQ’

Q8 Q4 Q2 Q1

1

Clock Pulse

Pada pencacahan BCD ripple diatas kondisi Pada pencacahan BCD ripple diatas kondisi untuk transisi keadaan dari setiap flip-flop untuk transisi keadaan dari setiap flip-flop seperti berikut ini :seperti berikut ini :

1. Q1 dikomplemen pada setiap perubahan 1. Q1 dikomplemen pada setiap perubahan

pulsa clock dari 1 ke 0.pulsa clock dari 1 ke 0.

2. Q2 dikomplemen jika Q8 = 0 dan Q1 berubah 2. Q2 dikomplemen jika Q8 = 0 dan Q1 berubah

dari 1 ke 0. Q2 di clear/reset jika Q8 = 1 dan dari 1 ke 0. Q2 di clear/reset jika Q8 = 1 dan

Q1 berubah dari 1 ke 0.Q1 berubah dari 1 ke 0.

3. Q4 dikomplemen jika Q2 berubah dari 1 ke 0.3. Q4 dikomplemen jika Q2 berubah dari 1 ke 0.

4. Q8 dikomplemen jika Q4 Q2 = 1 1 dan Q1 4. Q8 dikomplemen jika Q4 Q2 = 1 1 dan Q1

berubah dari 1 ke 0. Q8 di clear/reset jika berubah dari 1 ke 0. Q8 di clear/reset jika

salah Q4 atau Q2 = 0 dan Q1 berubah dari salah Q4 atau Q2 = 0 dan Q1 berubah dari 1 1

ke 0.ke 0.

Timing diagram dari BCD ripple counter dapat Timing diagram dari BCD ripple counter dapat digambarkan seperti di bawah ini.digambarkan seperti di bawah ini.

00 11 00 11 00 11 00 11 00 11 00

0 00 0 1 11 1 0 00 0 1 11 1 0 0 00 0 0

0 0 0 00 0 0 0 1 1 1 11 1 1 1 0 0 00 0 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0

00

1 11 1 00

ClockClock

0101

0202

0404

0808

B.B. PERANCANGAN SYNCHRONOUS COUNTERCounter sinkron menyimpan kode bilangan biner dan numerik atau menurunkan bilangan biner setiap terjadi clock. Counter seringkali di jelaskan dengan banyaknya bit ( Flep-Flop ) yang terdapat didalamnya seperti counter 3 bit. Sebuah counter dapat dijelaskan dengan jumlah keadaan atau counter bermodulus 5 ( juga disebut counter pembagi 5 ).Contoh 1.Rancang 3 bit binary counter dengan T-FF, dengan tabel eksitasi sebagai berikut :

Contoh 1. Tabel eksitasi

Persamaan eksitasi adalahPersamaan eksitasi adalahTA = BCTA = BCTB = CTB = CTC = 1TC = 1

PS A B C

NS A B C

INPUT FF

TA TB TC

0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0

0 0 1 0 1 1 0 0 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 1

Contoh 1. Gambar rangkaian digital

T-FFA

TA

A’ A B’ B CC’

T-FFC

TC

T-FFB

TB

CLK

“1”

Contoh 2. Buatlah counter dengan diagram keadaan sebagai berikut menggunakan JK-FF

Illegal State Recovery

000 010001 110100 101

111 011

Contoh 2. Tabel eksitasi

Persamaan eksitasi adalahPersamaan eksitasi adalahJA = BCJA = BC KA = BKA = BJB = CJB = C KB = 1KB = 1JC = 1JC = 1 KC = 1KC = 1

PS A B C

NS A B C

INPUT JK - FF

JA KA JB KB JC KC

0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

0 0 1 0 1 0 1 0 0 1 0 0 1 0 1 1 1 0 0 0 0 0 0 0

0 X 0 X 1 X 0 X 1 X X 1 1 X X 1 0 X 1 X X 1 X 1 X 0 0 X 1 X X 0 1 X X 1 X 1 X 1 0 X X 1 X 1 X 1

Contoh 2. Gambar rangkaian logika

JK - FFA

KA JA

A’ A B’ B CC’

“1”

JK - FFB

KB JB

JK - FFC

KC JC

XX. RANGKAIAN REGISTER DAN COUNTER

B.B. BCD COUNTER

Perancangan decode counter, untuk menghitung dari 0 hingga 9 dan disebut BCD Counter. Diperlukan 4 bit untuk mencapai 9 ( 1001 ), jadi ada 16 keadaan, 10 keadaan diurutan hitungan utama dan 6 illegal state. Counter ini memiliki input eksternal X, bila X = 1 Counter ini menghitung naik dan bila X = 0 counter ini menghitung turun.

Lanjutan …..

a/0000

f/0101

i/1000

h/0111

j/1001

g/0110

b/0001

e/0100

c/0010

d/0011

k,l,mn,o,p

DenganK/1010L/1011M/1100N/1101O/1110P/1111