1

平成２６年度 修 士 論 文

VCOにおける位相雑音信頼性シミュレーションの研究

指導教員 小林 春夫 教授

群馬大学大学院理工学府 電子情報・数理教育プログラム

轟 俊一郎

2

第1章 序章 ......................................................................................................................... 3

1.1 研究背景 ........................................................................................................ 3 1.2 目的と結果 ..................................................................................................... 4 1.3 本論文の概要 ................................................................................................. 6

第2章 デバイスモデリングについて .................................................................................. 7 2.1 モデリングとは .............................................................................................. 7 2.2 モデル式 ........................................................................................................ 7

第3章 MOSFET に発生するノイズ .............................................................................. 8 3.1 MOSFETの構造 ............................................................................................ 8 3.2 MOSFETのノイズ ........................................................................................ 9 3.3 MOSFETの位相雑音 ..................................................................................... 9 3.4 MOSFETの 1/fノイズ ................................................................................ 11

第4章 １／ｆノイズばらつきモデル ................................................................................ 13 4.1 1/fノイズばらつきの Vgs依存性 ................................................................. 13 4.2 １／ｆノイズのばらつきおよび KFと Vgsの関係について ....................... 14

4.2.1 Vgsと 1/fノイズのばらつきの関係性 ................................................... 14 4.2.2 1/fノイズのばらつき ............................................................................. 14 4.2.3 Kf値の抽出 ............................................................................................ 15

4.3 KFの測定値よりモデリング式の検討 .......................................................... 17 4.4 作成した 1/fノイズばらつきモデルの検証 .................................................. 19 4.5 1/fノイズばらつきモデルの改良 .................................................................. 22

第5章 位相雑音測定 ......................................................................................................... 24 5.1 TEG作成 ...................................................................................................... 24 5.2 TEGの測定方法 ........................................................................................... 27 5.3 TEGのノイズ測定結果 ................................................................................ 28 5.4 ノイズ劣化シミュレーション結果 ............................................................... 31

第6章 VCO回路での位相雑音 ........................................................................................ 35 6.1 VCO回路 ...................................................................................................... 35 6.2 位相雑音の解析方法 .................................................................................... 35 6.3 位相雑音の劣化シミュレーション ............................................................... 38 6.4 VCO回路トポロジーによる雑音の違い ....................................................... 39

第7章 まとめ .................................................................................................................... 41 謝辞 ...................................................................................................................................... 42 参考文献 .............................................................................................................................. 42 本研究に関する成果 ............................................................................................................ 43

3

第1章 序章

1.1 研究背景

図 1.1 に示すように、近年、半導体プロセスの微細化に伴い集積回路の小型化、

高速化、低省電力化が進む一方、半導体製造時の特性ばらつきが問題になって

いる。一般的に、半導体プロセスの微細化においてデジタル回路が恩恵を受け

る一方、アナログ回路に関しては、電源電圧の低下によるダイナミックレンジ

の低下、ノイズの増大、回路の比精度の劣化、 寄生容量の増大など、 マイナスの作用が生じ、回路設計を困難にする要因となっている。RFアナログ回路は通信機器を始め様々なアプリケーションで使用されている。中でも発振回路を

用いた集積回路は基幹的な回路モジュールである。発振回路における重要な電

気特性の一つに位相雑音があり、その耐久性や特性の劣化は、最終製品の耐久

性・寿命に関係してくる。 回路設計を行う際に SPICEシミュレータなどで製造前に回路特性の見積もりを行うが、 これらの要因を全て SPICEシミュレータで見積もることは難しい。そのため、 アナログ回路設計者は回路仕様に対して過剰にマージンを取ることでばらつきに対応している現状がある。 特に、 日本の半導体メーカーは海外半導体メーカーに対して設計時に過剰にマージンを見積もる傾向があり、 この過剰マージンが今日の日本の半導体産業の競争力低下に繋がっているとの見方

もある。 更に、 上記の半導体製造ばらつきに加え、経年変化による回路性能の劣化、 半導体出荷テスト時のテスト精度の不完全性なども回路仕様に対するマージンの要因となっている。

4

図 1.1 ムーアの法則

1.2 目的と結果

本研究ではMOSFETの位相雑音について、シミュレーションを行った。 (1) 1/fノイズのモデル作成 ゲート電圧の違いによるノイズのばらつきの違いに着目し、モデリングを行

った。 (2)SPECTREによる位相雑音シミュレーション 実際に TEGを作成し、モデルパラメータの測定を行った。そのデータを用いて位相雑音のシミュレーションを行った。 (3)VCO回路トポロジーによるノイズ密度の違い VCO回路トポロジーにより、位相雑音のノイズ密度の違いを検証した。

5

図１.2 研究フロー

6

1.3 本論文の概要

本研究ではMOSFETの 1/fノイズのばらつきを持たせた”ばらつきを考慮した 1/f ノイズモデル”を提案する。しかし、今回は実際に試作したチップでのMOSFET の特性を測定することが時間的にできなかったため、測定に関しては過去の文献で既に紹介されている 1/f ノイズの測定結果[3]を基に検討を行った。その 1/fノイズのばらつきを Mcworther、 Hoogeが提唱するモデルを用いて 1/f ノイズの製造ばらつきを含むモデルを提案する。そのモデルをSPICE に組み込むことで回路設計者が設計段階でのノイズばらつきを含んだ検討を行うことができる。 回路動作に影響を与えるノイズについて検討する。今回、根幹的な回路モジュ

ールである VCO(voltage controlled oscillator)回路における、位相雑音についてシミュレーションを行った。特に VCO 回路構成と位相雑音の関係に着目し考察を行った。 nチャネル型MOSFET（n-MOSFET）は pチャネル型に比べてキャリアが電子であり、移動度が高い。ドレイン端が高電界になった時、n チャネル型は、チャネル外に電子が飛び出し易い。以上の理由から、n-MOSFET は、1/f ノイズが pチャネル型に比べて一桁以上大きくなる。回路動作時にも大きく影響するため今

回は、 n-MOSFETの 1/fノイズに着目した。 考察対象とする VCO 回路についても、使用するトランジスタとしては、n-MOSFET のみを対象とする。

7

第2章 デバイスモデリングについて

2.1 モデリングとは

SPICE による回路シミュレーションを行う場合に、基回路構成要素(エレメンント)を実際の回路動作に、いかに近づけられるかが最も重要

である。受動素子の場合比較的容易にその値を見積もることができるが、

MOSFET を始めとする能動素子においては、非線形素子のため困難である。モデルを作成することにより、動作を記述する方程式と等価回路で

複雑な動作を表現している。その中には多くのモデルパラメータ(変数)

を含み、このモデルパラメータを高確度に求める、抽出が不可欠である。

このモデル作成とモデルパラメータ抽出を総称してモデリングと呼ぶ。

2.2 モデル式

モデルには大別すると、物理的なモデルと経験的なモデルがある。前者は、

半導体の物性をもとに方程式から導出したものであり、等価回路記述も用い

られる。後者はデバイスの物性よりも実際のデバイスの動作に近づけ、パソ

コンが計算しやすいように最適化した、フィッティングモデルである。 SPICE のモデルには、次の三種類の情報が必要である 1. 電荷やボルツマン定数などのあらかじめ定義されている定数である、基

礎的物理定数。 2. モデル式が SPICE で計算される環境を定義する、動作条件。 3. モデルパラメータ。 MOSFET のデバイスモデルとして BSIM(Berkeley Short-channel IGFET Model)がある。

8

第3章 MOSFET に発生するノイズ

3.1 MOSFET の構造

MOSFET とは、電界効果トランジスタの一つで、集積回路の中で最も多く使われている構造である。ここで

l MOS は”Metal Oxide Semiconductor”の略で、金属酸化膜半導体と呼ばれる。

l FET は”Field Effect Transistor”の略で、電界効果トランジスタと呼ばれる。

即ち、ゲート電極が半導体酸化物の絶縁膜を介しているもので作られ、チャ

ネルの電界により電子または正孔の流れにゲートを設ける原理で、ソース・

ドレイン端子間の電流を制御するトランジスタである。キャリアは一種類し

か用いない為、ユニポーラトランジスタである。 端子としては、4 つないしは 3 つで表記され、4 つの場合、「ソース」、「ドレイン」、「ゲート」、「バルク」であり、3 つの場合、「バルク」が省略された形になる。バルクは n 型チャネルでは接地、p 型チャネルの場合は電源電圧とし、固定電位にして使用される例が多い。また、通常の FETは対称型素子であり、ソースとドレインに構造的な違いはないが、通常はキャリアの流れる元がソ

ースであり、流れ出す方がドレインと呼ばれる。

9

図 3.1 MOS のデバイス構造 n型 MOS(NMOS)のデバイス構造を図 3.1示す。チャネルが酸化膜で作られ、キャリアがチャネルを通過して電流が流れる。この制御をゲート電極の電位

で制御される。ここでキャリアが正孔である MOS、PMOS とともに、NMOSと PMOS の組み合わせを CMOS(Complementary MOS)と呼ばれる。

3.2 MOSFET のノイズ

BSIM4では以下のノイズモデルが考慮されている。 l フリッカ雑音 l 熱及びゲート誘導に起因するチャネル雑音 l 各種抵抗成分の熱雑音 l ゲートトンネル電流によるショット雑音 このように雑音の発生原因は様々な要素が考えられる。

3.3 MOSFET の位相雑音

位相雑音の主な原因は 1/fノイズと熱雑音(ホワイトノイズ)である。他の原因としてランダムテレグラフノイズもあるが、ランダムノイズの一種である為今回は

考えないものとする。図 3.2 にノイズの基礎的なメカニズムを示す。

10

図 3.2 基礎的なノイズの発生分布

熱雑音は広い範囲で出現する事が分かる。実際の使用環境において、絶対零度で製品を使用することはないので熱雑音は発生してしまう。また、1/f ノイズと位相雑音の関係を図 3.3に示す。

11

図 3.3 位相雑音と 1/fノイズの関係

1/f ノイズは位相雑音密度に周波数の 3 乗分の 1 の大きさで影響を与える。従って 1/fノイズに着目する。

3.4 MOSFET の 1/f ノイズ

1/fノイズはトランジスタなど全ての能動素子で発生するノイズであり、 特に低周波数帯で支配的となるノイズである。また、この 1/fノイズはノイズパワーが周波数に逆比例することからこのように呼ばれ、フリッカノイズやピンクノイズ

とも呼ばれる。この 1/fノイズの発生源としてはMcWortherのモデル [1] によるエネルギー準位の変動、Hoogeのモデル [2] による移動度の変動などが主に指摘されている。図 3.4にSi、SiO!界面でのエネルギー準位がチャネル中の電子をトラップする様子を示した。エネルギー準位の変動によりトラップされる電子の

数が変動することで 1/fノイズが発生する要因となる。

fc BW

fc

dB/dec

DC

BW1 /

fc

dB/dec

dB/dec

f

f3

12

図 3.4 エネルギー準位による電子トラップ

-‐ -‐ -‐ -‐ -‐

-‐ -‐ -‐

13

第4章 １／ｆノイズばらつきモデル

MOSFET における 1/f ノイズのばらつきに関して調査を行い、 SPICE シミュレータ用のゲート電圧に応じた 1/fノイズばらつきのモデル開発を行った。

4.1 1/f ノイズばらつきの Vgs 依存性

下図 4.1 に MOSFET における 1/f ノイズのゲート電圧依存性を示す [3] 。下図 4.1 をもとに 1/f ノイズばらつきのゲート電圧依存性を表現するモデルを検討する。

図 4.1 1/fノイズばらつきのゲート電圧依存性 [3]

3.4章で、1/fノイズの発生源としてエネルギー準位の変動と移動度の変動を挙げたが、SPICEのMOSFETモデルに搭載されているノイズ発生原理に忠実な物理的基本モデル、SPICE2モデルは、McWortherのモデルを元に解析的に導出さ

14

れている。つまりエネルギー準位のトラップ理論から導出された。McWortherのモデルを式(4.1)に示す。

𝑆!! = 𝑆! 1 +

𝛼!𝜇!""𝐶!"𝐼!𝑔!

!

g!!   (4.1)

今回開発するモデルは、SPICE2モデルをさらに、Hoogeが提案する移動度の

変動を考慮したモデル式の効果も併用する。Hoogeの1/fノイズモデルを下式(4.2)に示す。

𝑆!!𝐼!!

=𝛼! ∙ 𝜇!"" ∙ 2𝐾𝑇

𝑓𝐿!𝐼!   (4.2)

𝑆!! =

𝛼! ∙ 𝜇!"" ∙ 2𝑘𝑇 ∙ 𝐼!𝑓𝐿!

  (4.3)

4.2 １／ｆノイズのばらつきおよび KF と Vgs の

関係について

4.2.1 Vgs と 1/f ノイズのばらつきの関係性

SPICE のモデルには広く BSIM4が採用されており、このモデル中に 1/fノイズモデルが定義されている。BSIM4 内には複数 1/f ノイズモデルが存在するが、今回は簡単のためにシンプルモデルとして定義されている下式(4.4)のモデルをベースに用いる。(4.4)式中には AF、 EF、 KF という 3 つのパラメータが用いる。AF はバイアス依存の傾きフィッティングパラメータ、EF は周波数依存の傾きフィッティングパラメータに対応し、KF は 1/fノイズパワー全体にかかるパラメータである。

𝑆!" 𝑓 =

𝐾𝐹 ∙ 𝐼!"!"

𝐶!"𝐿!""!𝑓!"

(4.4)

図 4.1より、傾きは変わらず切片が変化していることが分かる。よってパラメータ KF に着目した。 4.2.2 1/f ノイズのばらつき

(4.4)式において、α!は Phonon Scattering(光子散乱)によって生じる係数であり、Mobility Fluctuation と関係している。このα!がばらつく事によって、1/f ノイ

15

ズがばらついてしまう。今回、1/f ノイズのばらつきについて参考文献をもとに

考察を行う。また、ばらつきを含んだモデルを新たに作成する。図 4.1 は、ゲート電圧が大きくなるにつれて、ノイズが小さくなっている。図 4.1 のデータをもとにシミュレータで 1/fノイズを再現する。今回の特にフリッカ雑音係数 Kfとゲート電圧 Vgs に着目する。Kf と Vgs の関係式を求め、ばらつきモデルを作成する。 4.2.3 Kf 値の抽出

図 4.2 1/fノイズばらつきのための KFパラメータの抽出

1/fノイズのKFパラメーの抽出

(a) (b) (c)Vgs=0.41V Vgs=0.57V Vgs=1.17V

KF ： High 8.15E-28 5.41E-28 3.12E-28KF ： Low 2.20E-29 2.78E-29 5.33E-29

16

図 4.2 は上の線と下の線の間で 1/f ノイズがばらつく事を示しており、同様に抽出結果を表した図である。ただし上の線を High、下の線を Lowとした。また表 1より、KFの変化を図 4.3に示す。

図 4.3 Vgsに対する KF の変化

図 4.3 より、ゲート電圧 Vgs が大きくなるにつれ、KF の High と Low の差が小さくなる。図 4.1 より、ゲート電圧 Vgs が大きくなると、1/f ノイズが小さくなる事が分かる。以上の 2 点より、Vgs が大きくなると KF のばらつきが小さくなり、1/fノイズのばらつきが小さくなる事が分かる。

17

4.3 KF の測定値よりモデリング式の検討

先ほども示したが、回路シミュレータ SPICE の MOSFET モデルで基本的、かつノイズ特性解析が容易な、SPICE2モデルによるドレイン端でのノイズ密度のモデル式を示すと、次のようになる。

𝑆!" 𝑓 =

𝐾𝐹 ∙ 𝐼!"!"

𝐶!"𝐿!""!𝑓!"

。 (4.5)

ここで(4.3)式の Hooge’s Mobility Fluctuation Model に対応させる。また、理想的な 1/fノイズという前提条件、AF=EF=１と置いて解くと、KF は正に移動度変動を表すパラメータなので、

𝛼! ∙ µμ!"" ∙ 2kT =

𝐾𝐹𝐶!"。 (4.6)

となり、結果として以下のようになる。 KF = C!"𝛼! ∙ µμ!"" ∙ 2kT。 (4.7)

移動度変動はゲート・ソース間の実効電圧に比例して増加するので、α!は(V!" − 𝑉!")

に比例する。つまり、 𝛼! ∝ V!" − V!" 。 (4.8)

(4.8)式の関係式を前提に、図 4.3 から得られたゲート電圧による分散(図 4.2 でのHigh-low)Dを Gaussian Normalized Random Numberで表現し(0～1の間で動く Gaussian分布乱数)、 α!を導出すると、

𝛼! = 𝛼!!"#$!%& ∙ 𝐷 ∙ 𝑒!(!!"!!!"  ) (4.9)

となる。ここで(4.7)式に代入すると以下のようなモデル式(9)が完成した。

𝐾𝐹 = 𝐶!"・𝜇!""・2・𝑘・𝑇・𝛼!!"#$!%&・ 𝐷・𝑒!(!!"!!!"  )

(4.10)

D が 0 の時に最小、1 で最大になるように、モデル式を作成した。図 4.4 に分散D の取りうる値について示す。

18

図 4.4 D の取りうる値の分布

式(4.5)に式(4.10)を代入することで、エネルギー準位の変動に起因する要素と、移動度の変動による要素の両方を取り入れた、ばらつき 1/fノイズモデルとなった。

0 0.2 0.4 0.6 0.8 1D

19

4.4 作成した 1/f ノイズばらつきモデルの検証

SPICE3f5の Cソースコード上 BSIM4モデルに完成したモデル式とパラメータを搭載し、シミュレーションを行った。 今回のシミュレーションに使用したパラメータを表 4.１に示す。 表 4.1 シミュレーションに使用したパラメータ

パラメータ 値温度 T 300 K

ボルツマン定数 K 1.3806×10-23 m 2・㎏/s2・K

移動度(シリコンの電子)　μ 0.135 m 2/V・s

酸化膜の比誘電率 3.453×10-11 F/m酸化膜圧 12 nm

phonon scattering 10-6～10-3 V・s閾値電圧 0.6 V分散　 0～1

𝜀"#𝑡%&

𝛼(𝑉*(

𝐷ランダム関数しきい値

フォノン散乱

酸化膜厚

酸化膜の⽐比誘電率率率

シリコン電⼦子移動度度

ボルツマン定数

温度度

K

T

20

図 4.5測定値とシミュレーション結果の比較

図 4.5 に測定結果とシミュレーション結果の比較を示す。図 4.5 において，線で結んであるのがシミュレーション結果である．測定値とシミュレーショ

ン結果がほぼ一致することが分かる。

01E-‐282E-‐283E-‐284E-‐285E-‐286E-‐287E-‐288E-‐289E-‐28

1 1.2 1.4 1.6 1.8 2 2.2 2.4

Kf

vgs[V]

high

752.4m

19.5m

low

21

また，D を変化させた様子を図 4.6に示す。

図 4.6 Vgsに対する KF の変化

D が 0 の時に最小，1 で最大になるように，モデル式を作成した．しかし，図 1のデータ数は少ないので，実際はもう少し大きくあるいは小さくなる可能性がある．そこで，D を 0にした時に最小より少し小さく，1にした時に最大より少し大きくなるようにα_H を調整した．図 5に示した様に図の中心をゼロとして変曲点との距離をσとする．D はガウシアン分布なので，±σの範囲内に，68％の割合で収まる．また，±2σの範囲内では 95％の確率で値が収まる．なので，D は 0と 1の頻度は少ない．その最小の頻度の値も考慮してモデルを作成できた． 図 4の測定結果と比較して，ゲート電圧による分散 D が変化しても，1/fノイズばらつきがきちんと範囲内で表されている．また，α_H は HoogeのMobility Fluctuation モデルに従った係数値〖10〗^6～〖10〗^3 [4] に収まることが分かった．

01E-‐282E-‐283E-‐284E-‐285E-‐286E-‐287E-‐288E-‐289E-‐281E-‐27

1.1E-‐271.2E-‐27

1 1.2 1.4 1.6 1.8 2 2.2 2.4

Kｆ

vgs[V]

high

1

758.6m

323.6m

19.5m

0

low

22

図 4.7に実際に行った SPICE3f5のシミュレーション結果を示す．

図 4.7 ゲート電圧依存の 1/fノイズ分散モデルシミュレーション結果

4.5 1/f ノイズばらつきモデルの改良

1/f ノイズはデバイスプロセスによりばらつくので、KFN を中心に，一定の幅で分散するように考慮し式(4.10)のばらつきモデルを改良した。0から 1の間でばらつく Gaussian normalized random number、D (図 2)を用いた。D－0.5とすると－0.5から 0.5までの分散を表せるので、𝛼!を式(4.11)とする。

𝛼      ! = 2 ∙ 𝛼!!"#$!%& ∙ 𝐷 − 0.5 + 𝐾𝐹𝑁 ∙ 𝑒! !!"!!!!   .   (4.11)

１/ｆノイズばらつき

23

式(4.11)は−𝛼!!"#$!%&から𝛼!!"#$!%&の間でばらつき、中心は KFNとなる。式(4.11)を式(4.7)に代入すると

𝐾𝐹 = 𝐶!"・𝜇!""・2𝐾𝑇・ 2 ∙ 𝛼!!"#$!%& ∙ 𝐷 − 0.5

+ 𝐾𝐹𝑁 ∙ 𝑒! !!"!!!!   .  (4.12)

となる。式(12)を式(4.5)に代入することで、エネルギー準位と移動度の変動の要素が含まれた、1/f ノイズばらつきモデルとなった。KFN はゲート・ソース間電圧を増加することで変更される。

24

第5章 位相雑音測定

5.1 TEG 作成

今回、実際に 90nmプロセス n-MOSFETのフレッシュな状態の直流、ノイズ測定の為に、 実際に TEG(Test Element Group) をデザインし、チップを作成した。

図 5.1 90nmプロセス nチャネルMOSFET測定用 TEG全体

25

図5.2 TEGのPAD配置 実際に作成したTEGの構成を図5.2に示す。

26

図 5.3 TEGの PAD(GSG及び４端子構成)

GSG(Ground-Signal-Ground)構成は、RFにおけるMOSFETの周波数(S)パラメータを測定するのに必要なテストストラクチャーである。 作成したデバイスサイズ表 5.1のように定義している。 表 5.1 TEGのデバイスサイズ

L[μm] W [μm]

0.90 0.10 0.14 0.20 0.30 0.40 0.50 0.60 0.80 1.00 3.00 5.00 10.0 20.0 20.0 四端子

10.0 GSG GSG GSG GSG 四端子 GSG 四端子 GSG GSG 5.0 GSG 四端子 四端子 四端子 四端子 四端子 四端子 0.5 四端子 GSG 0.2 GSG GSG

Bulk  PAD

Drain  PADGate  PAD

Source  PAD

Source  PAD

240um

355um

100um

MOSFET

Bulk  PAD

Gate  PAD

Source  PAD

Drain  PAD

MOSFET

4端子構成PAD

GSG構成PAD

100um

100um

100umW

L

Bulk

DrainSource

Gate

MOSFET表1の各サイズ

27

5.2 TEGの測定方法

図 5.4 TEG の測定環境

ハイソル株式会社マニュアルプローバーHMP-1000A-GU、Agilent Semiconductor Parameter Analyzerを用いて測定を行った。最も短チャネルでチャネル幅の広い n-MOSFETを用い、強反転領域(VGS=0.45V、VDS=1.0V)と飽和領域(VGS=1.41、VDS=1.0V)の２バイアスでのノイズ特性を Typicalチップの４点で測定した。

28

5.3 TEG のノイズ測定結果

1/fの測定結果を図 5.5に示す。

図 5.5 1/fノイズ測定とシミュレーション((a)VGS=1.41V、(b)VGS=0.45V) VGSが大きい(a)のに比べ(b)の方が一桁以上 1/fノイズのばらつきの幅が大きいことが分かる。

29

実際に抽出した劣化前のモデルパラメータを以下に示す。 表 5.2 劣化前のモデルパラメータ-1

30

表 5.3劣化前のモデルパラメータ-2

31

5.4 ノイズ劣化シミュレーション結果

BSIM4モデルの DC のモデルパラメータを抽出・最適化してその劣化を SPICEにシミュレーションを行う。図 5.6 に示す。図 5.2 の作成した TEG の、90[nm]プロセスを用いた n-MOSFET で、チャネル幅 10.0[µm]、チャネル長 10.0 [µm]デバイスとチャネル幅 10.0[µm]、チャネル長 0.3[µm] デバイスの測定データを使用した。

図 6 ドレイン端での 1/f ノイズ電圧密度特性

劣化後は劣化前に比べ、0。53[dB]ノイズが大きくなっていた。

32

劣化後のモデルパラメータを算出した。正確には実測により劣化パラメータを

用いるが今回は参考値として実験を行った。

表 5.4 DC HCIモデルによる劣化パラメータの計算(65nm プロセス)

33

表 5.5 劣化後のモデルパラメータ-1

34

表 5.6 劣化前のモデルパラメータ-2

35

第6章 VCO回路での位相雑音

6.1 VCO 回路

RF アナログ回路は通信機器を始め様々なアプリケーションで使用されている。中でも発振回路を用いた集積回路は基幹的な回路モジュールである。

今回は特に電圧制御発振器である VCO(voltage controlled oscillator)回路ついて検討を行う。 電圧制御発振器の構成方法は様々な方法がある。システムでみると、ある

制御電圧範囲において、制御電圧にほぼ比例した周波数で発振する。そこで

制御可能な電圧の中心電圧を Vctとし、この時の発振角周波数をωct、この中心電圧から見た制御電圧を Vctrとすると、発振角周波数ωoutは以下の近似式により得られる。

𝜔!"# ≅ 𝜔!" + 𝐾!"# ∙ 𝑉!"# (6.1)

電圧制御発振器は制御電圧により発振周波数を可変にできるが、位相比較器

により比較可能なのは位相であって、周波数そのものではない。

6.2 位相雑音の解析方法

位相雑音 n-MOSFET のみで構成した、VCO 回路モジュールを設計して劣化前後の位相雑音特性に及ぼす影響を検証した。 三章で説明した 1/f ノイズ劣化モデルを用い、Cadence 社の SPECTRE シミュレータ上で位相雑音シミュレーションを行った。 ここでは、n-MOSFET の 1/fノイズから VCO の位相雑音への、アップコンバージョン・シミュレーションを行うため、設計する VCO は既知のn-MOSFET モデルパラメータを使用し、他には能動素子を使用しないようにした。これは、他に 1/f ノイズを発生する素子を使用することで n-MOSFETの影響が確認できなくなるからである。

36

図 6.1 位相雑音検証 VCO 回路

解析方法は以下の方法を用いた。 1. Transient analysis(tran) : 過渡解析 2. Periodic steady state analysis (pss) :周期回路の定常状態の１周期タイ

ムドメインベースで計算 3. Periodic noise analysis (pnoise) :pssの結果をベースにしたノイズ解析

37

図 6.2 位相雑音のシミュレーション結果

図 6.2よりきちんと発振していることを確認した。

38

6.3 位相雑音の劣化シミュレーション

5 章で用いたモデルパラメータを用いて、劣化前後の位相雑音特性について比

較した。図 7 より劣化後の方が 10[dB]程ノイズ密度が高い事が分かる。また周波

数が高くなるほど、劣化前後の位相雑音に差がない。これは低周波数の方が 1/f

ノイズの影響が顕著である事が理由である。

図 6.3 位相雑音の劣化前後

位相雑音が劣化前に比べて、劣化後の方が10[dB]程ノイズ密度が高い事が分かる。

また周波数が高くなるほど、劣化前後の位相雑音に差がない。これは低周波数の

方が1/fノイズの影響が顕著である事が理由である。

!250%

!200%

!150%

!100%

!50%

0%

1.E+02% 1.E+04% 1.E+06% 1.E+08% 1.E+10%

Noise&den

sity[V/√Hz

]

Frequency[Hz]

!250%

!200%

!150%

!100%

!50%

0%

1.E+02% 1.E+04% 1.E+06% 1.E+08% 1.E+10%

Noise&den

sity[V/√Hz

]&

Frequency[Hz]&

10dB

39

6.4 VCO 回路トポロジーによる雑音の違い

VCO の回路構成によりノイズ密度に違いがあるか検証を行った。比較を行った

回路構成[5]を図 6.4 に示す。

図 6.4 VCO 回路構成

LC

NMOS VCO(( )

LC

!↓"#$% 

NMOS VCO((NMOS )

40

シミュレーション結果を図 6.5 に示す。

図 6.5 回路構成による位相雑音の比較

図 6.5 において、線が重なっており分かりづらいが、(a)と(b)に関しては電

流源の有無によって位相雑音に違いは無かった。これは、バイアス電流源は

発振に関係なく回路動作の安定性に関係がある為だと考えられる。

(c)の回路構成では全体的に位相雑音が大きくなっている。この回路構成では、

バイアス源から抵抗を通った電流により熱雑音が発生し、n-MOSFET のゲート、

ドレイン端子に入る。これが、n-MOSFET の 1/f ノイズに重畳されるため増加

する、と考えられる。以上の事から３つの回路構成に限れば、(a)もしくは(b)

の回路構成が位相雑音を低く押さえることができると考えられる。

(c)

(a)(b)

41

第7章 まとめ

MOSFETにおける 1/fノイズのばらつきに関して調査を行い、 SPICEシミュレータ用のゲート電圧に応じた 1/fノイズばらつきのモデリングを行った。 モデリングに関しては，Vgsによるノイズばらつきなので、Vgsに関係する物

理式から考えた。一般的に MOSFET のキャリア移動度は，Vgs に大きく依存することが分かっている。そこで、移動度の変動をもとにした Hoogeのモデルをもとにモデリングを行った。 モデリングの結果を元にシミュレーションツールを用いて，1/fノイズのば

らつきについてシミュレーションを行った。結果、α!は Hoogeの Mobility Fluctuation モデルの範囲内に収まった。 モデリング及びシミュレーションの結果，1/fノイズばらつきを表現することができた。よってMOSFETのゲート電圧による 1/ｆノイズばらつきモデルを作成することができた。 VCO 回路における位相雑音特性の重要性及び実際の回路動作としてどの様に劣化により影響があるのかを示した。 実際に TEG をデザイン・作成し、測定を行った。その結果を元に SPECTREを用いて VCO 回路での動作を検証した.結果としては実際に劣化し、ノイズが 10[dB]程度大きくなっていた。デバイスの劣化によりどの程度のノイズが大きくなるかが分かるという事はアナログ回路設計においてノイズの劣化考

慮する事ができる。つまり、製品の経年劣化の改善に繋がる重要な特性であ

る。n-MOSFET を用いた VCO 回路構成による位相雑音についてシミュレーションを行い、位相雑音の小さい回路構成が検証できた。

42

謝辞

本研究は主に群馬大学客員教授の青木均先生にご指導を賜りました。青木

均先生には MOSFET の物理モデルや回路シミュレータ SPICE の構造、更にその PISCEに用いられるモデルパラメータについて熱心にご指導して頂きました。深く感謝致します。特に、1/f ノイズ劣化モデリングのアプリケーション開発として発振回路の位相ノイズを解析するシミュレーション環境を構築

するにあたり、進捗状況が悪い際にも常に適切なアドバイスをして頂き、正

しい方向付けをして頂きました。ここに感謝致します。また、このようなモ

デリングの研究をする機会を与えて頂きました群馬大学大学院小林春夫教授

に深く感謝致します。研究成果は、築地伸和さん、安部文隆さん、新井薫子

さん、ハタミ・ラミン君、香積正基君、戸塚拓也君、東野将史君とともに研

究した成果です。また、MOSFET の 1/fノイズ測定のための TEG 開発は小林研究室の平林大樹さん、大澤優介君、小林佑太郎君、香積正基君、戸塚拓也

君のご協力により作成されました。ここに感謝します。配慮不足や、期限ギ

リギリになって心配をかけてしまう等、多々ご迷惑をおかけすることもあり

ましたが、２年間お世話になりました。本当にありがとうございました。小

林春夫教授、青木均先生に心から感謝致します。 参考文献

[1] A. L. McWorther, Semiconductor Surface Physics, University of Pennsylvania Press, Philadelphia,(1957).

[2] F. N. Hooge,1/𝑓Noise Sourses, IEEE Trans. Electron Devices 41, 1926-1935 (1994)

[3] Mete Ertürk, Tian Xia, and William F. Clark, “Gate Voltage Dependence of MOSFET 1/f Noise Statistics,” IEEE Electron Device Letters, vol. 28, no. 9, 812-814 (Sept. 2007)

[4] X. Li, C. Barros, E. P. Vandamme, and L. K. J. Vandamme, "Parameter Extraction and 1/f Noise in a Surface and Bulk-type, p-channel LDD MOSFET, Solid-State Electron. 37, 1853-1862, (1994).

[5] Michael Kraemer,Daniela Dragomirescu,Robert Plana,” A High Efficiency Differential 60 GHz VCO in a 65 nm CMOS Technol-ogy for WSN Applications” Microwave and Wireless Components Letters, IEEE (Volume:21,Issue:6 )

43

本研究に関する成果

【学会論文】 [1] 轟俊一郎 , 安部文隆 , ハタミラミン , 新井薫子 , 香積正基 ,戸塚拓也 , 青木

均, 小林春夫 「n チャネル MOSFET のゲート電圧による 1/f ノイズばらつきモデルの検討」 電気学会 電子回 路研究会 ECT-14-010 金沢 (2014 年 1 月 23 日)

[2] 轟俊一郎 , 安部文隆 , KhatamiRamin, 新井薫子 , 香積 正基 , 戸塚拓也 , 青木均, 小林 春夫 「N チャネル MOSFET のゲート電圧による 1/f ノイズばらつきモデルについての検討」 ETT-14-56, ETG-14-56、電気学会 栃木・群馬支所合同研究会、桐生 (2014 年 3 月)

[3] 轟俊一郎, 青木均, 安部文隆, 新井薫子, KhatamiRamin, 香積正基, 戸塚拓也, 小林春夫, 東野将史「VCO における位相雑音信頼性シミュレーションについての研究」第５回電気学会 栃木・群馬支所合同研究会、宇都宮(2015 年 3 月)

[4] Y. Arai, H. Aoki, F. Abe, S. Todoroki, R. Khatami, M. Kazumi, T. Totsuka, T. Wang, H. Kobayashi, “Gate Voltage Dependent 1/f Noise Variance Model Based on Physical Noise Generation Mechanisms in n-Channel Metal-Oxide-Semiconductor Field-Effect Transistors”, Japanese Journal of Applied Physics (accepted).

[5] Y. Arai, H. Aoki, F. Abe, S. Todoroki, R. Khatami, M. Kazumi, T. Totsuka, T. Wang and H. Kobayashi, “Research on Gate Voltage Dependent 1/f Noise Variance Modeling for n-Channel MOSFETs”, 1st International Symposium of Gunma University Medical Innovation and 6th International Conference on Advanced Micro-Device Engineering (Dec. 5, 2014), Kiryu City Performing Art Center

[6] T. Totsuka, H. Aoki, F. Abe, K. Ramin, Y. Arai,S. Todoroki, M. Kazumi, W. Taifeng and H. Kobayashi, “Reliability Modeling on 90 nm n-channel MOSFETs with BSIM4 Dedicated to HCI Mechanisms”, 1st International Symposium of Gunma University Medical Innovation and 6th International Conference on Advanced Micro-Device Engineering (Dec. 5, 2014), Kiryu City Performing Art Center

[7] M. Kazumi, H. Aoki, Y. Arai, S. Todoroki, R. Khatami, T. Totsuka, F. Abe and H. Kobayashi, “Research on Precision IGBT Macro-Model Considering Operation Temperature”, 1st International Symposium of Gunma University Medical Innovation and 6th International

44

Conference on Advanced Micro-Device Engineering (Dec. 5, 2014), Kiryu City Performing Art Center

[8] S. Todoroki, H. Aoki, F. Abe, K. Ramin, Y. Arai, M. Kazumi, T. Totsuka, and H. Kobayashi, “Phase Noise Performance Analysis of VCO Circuits”, 1st International Symposium of Gunma University Medical Innovation and 6th International Conference on Advanced Micro-Device Engineering (Dec. 5, 2014), Kiryu City Performing Art Center

[9] Y. Arai, H. Aoki, F. Abe, S. Todoroki, R. Khatami, M. Kazumi, T. Totsuka, T. Wang, H. Kobayashi, “Gate Voltage Dependent 1/f Noise Variance Model in n-Channel MOSFETs”, International Conference on Solid State Devices and Materials (SSDM2014) , Poster Session, Tsukuba (Sept. 8-11, 2014)Extended Abstracts

[10] T. Totsuka, H. Aoki, F. Abe, R. Khatami, Y. Arai, S. Todoroki, M. Kazumi, H. Kobayashi, “BSIM4 Modeling of 90nm n-MOSFET Characteristics Degradation Due to Hot Electron” The 3rd Solid State Systems Symposium-VLSIs and Semiconductor Related Technologies & The 17th International Conference on Analog VLSI Circuits, Ho Chi Minh City, Vietnam (Oct. 22-24, 2014)

[11] M. Kazumi, H. Aoki, Y. Arai, R. Khatami, S. Todoroki, T. Totsuka, F. Abe, H. Kobayashi, “Study of High Precision IGBT Macro-Model Considering Temperature Dependency”, The 3rd Solid State Systems Symposium-VLSIs and Semiconductor Related Technologies & The 17th International Conference on Analog VLSI Circuits, Ho Chi Minh City, Vietnam (Oct. 22-24, 2014)

[12] 新井薫子、青木均、轟俊一郎、香積正基、戸塚拓也、東野将史、安部文隆、小林春夫「N チャネル MOSFET のノイズ発生理論に基づくゲート電圧依存 1/fノイズばらつきモデルの検討」第 5 回 電気学会 東京支部 栃木・群馬支所 合同研究発表会（2015 年 3 月 2 日）

[13] 香積正基、青木均、新井薫子、Khatami Ramin、 轟俊一郎、戸塚拓也、 安部文隆、小林春夫「IGBT の静特性における複数のプロセス・デバイス特性を考慮した高精度マクロモデルの研究」電気学会 電子回路研究会、

秋田（2014 年 10 月 9 日、10 日） [14] 戸塚拓也、 青木均、 安部文隆、 Khatami Ramin、 新井薫子、 轟俊一

郎、香積正基、 王太峰、 小林春夫 「BSIM4 による 90nm n-channel MOSFET の Hot Electron の劣化特性モデル化に関する研究」電気学会

45

電子回路研究会 島根（2014 年 7 月 3 日、4 日） [15] 戸塚拓也、安部文隆、Khatami Ramin、新井薫子、轟俊一郎、香積正基、

王太峰、青木均、小林春夫「BSIM4による 90nmn-channel MOSFET のHot Electron の劣化特性モデル化に関する研究」第４回 電気学会 東京支部 栃木・群馬支所 合同研究発表会（2014 年 3 月 3 日、4 日）

[16] 香積正基、安部文隆、Khatami Ramin、新井薫子、轟俊一郎、戸塚拓也、青木均、小林春夫「IGBT の高精度マクロモデルの研究」第４回 電気学会 東京支部 栃木・群馬支所 合同研究発表会（2014 年 3 月 3 日、4 日）

[17] 戸塚拓也 , 青木均 , 新井 薫子 , 轟 俊一郎 , 香積 正基 , 東野将史 , 小林 春夫「90nm n-channel MOSFET の Hot Electron Stress による経時劣化特性モデル化に関する研究」第５回 電気学会 東京支部 栃木・群馬支所 合同研究発表会（205 年 3 月 2 日、3 日）

[18] 新井薫子 , 青木均 , 安部文隆 , 轟俊一郎 , 香積 正基 , 戸塚拓也 , 東野将史, 小林春夫「N チャネル MOSFET のノイズ発生理論に基づくゲート電圧依存 1/f ノイズばらつきモデルの検討」第５回 電気学会 東京支部 栃木・群馬支所 合同研究発表会（205 年 3 月 2 日、3 日）