1

TRANSISTORES EFECTO DE CAMPO

Introduccin

El desempeo del transistor efecto de campo (FET) propuesto por W. Shockley en 1952, es

diferente del desempeo del BJT. El parmetro de control para un FET es el voltaje en vez

de la corriente.

El FET es un dispositivo unipolar, ya que la corriente existe tanto en forma de electrones

como de huecos. En un FET de canal n, la corriente se debe a electrones, mientras que en

un FET de canal p, se debe a huecos. Ambos tipos de FET se controlan por un voltaje entre

la compuerta y la fuente.

Al comparar el FET con el BJT se aprecia que el drenaje (D) es anlogo al colector, en tanto

que la fuente (S) es anloga al emisor. Un tercer contacto, la compuerta (G), es anlogo a la

base. La fuente y el drenaje de un FET se pueden intercambiar sin afectar la operacin del

transistor.

VENTAJAS Y DESVENTAJAS DEL FET

Ventajas:

1. Son dispositivos sensibles a la tensin con alta impedancia de entrada (107 a 1012

).Ya que la impedancia de entrada es mayor que la de los BJT, se prefieren los

FET a los BJT para la etapa de entrada a un amplificador multietapa.

2. Generan un nivel de ruido menor que los BJT.

3. Son ms estables con la temperatura que el BJT.

4. Se comportan como resistores variables controlados por tensin para valores

pequeos de tensin drenaje a fuente.

5. Puede ser utilizado como conmutador y como almacenador de carga (ao de entrada

grande =R.C).

6. Los FET de potencia pueden disipar una potencia mayor y conmutar corrientes

grandes.

7. Tamao mucho ms pequeo que los bipolares.

Desventajas:

1. Exhiben una respuesta en frecuencia pobre debido a la alta capacitancia de entrada.

2. Algunos tipos de FET presentan una linealidad muy pobre.

2

3. Se pueden daar al manejarlos debido a la electricidad esttica.

TIPOS DE FET

Se consideran tres tipos principales de FET:

1. FET de unin (JFET).

2. FET metal oxido semiconductor de empobrecimiento (MOSFET de

empobrecimiento).

3. FET metal oxido semiconductor de enriquecimiento (MOSFET de enriquecimiento).

FET DE UNIN (JFET)

La construccin bsica del JFET de canal-n se muestra en la figura 1. Observe que la mayor

parte de la estructura es el material tipo n que forma el canal entre las capas difundidas en

material tipo p. El extremo superior del canal tipo n se conecta mediante contacto hmico a

la terminal denominada como drenaje (drain) (D), mientras que el extremo inferior del mismo

material se conecta por medio de contacto hmico a la terminal llamada la fuente (source)

(S). Los dos materiales tipo p se encuentran conectados juntos y al mismo tiempo hacia la

terminal de compuerta (gate) (Q). Por tanto, esencialmente el drenaje y la fuente se

conectan en esencia a los extremos del canal tipo n y la compuerta, a las dos capas del

material tipo p. En ausencia de cualquiera de los potenciales aplicados, el JFET tiene dos

uniones p-n bajo condiciones sin polarizacin. El resultado es una regin de agotamiento en

cada unin, como se ilustra en la figura 1, que se parece a la misma regin de un diodo bajo

condiciones sin polarizacin. Recurdese tambin que una regin de agotamiento es aquella

regin carente de portadores libres y por lo tanto incapaces de permitir la conduccin a

travs de la regin.

Figura 1. Estructura fsica de un JFET canal n.

En la figura 2 se ha aplicado un voltaje positivo VDS y a travs del canal y la compuerta se ha

conectado en forma directa a la fuente para establecer la condicin VGS = 0 V. El resultado

es que las terminales de compuerta y fuente se hallan al mismo potencial y hay una regin

de agotamiento en el extremo inferior de cada material p, semejante a la distribucin de las

3

condiciones sin polarizacin de la figura 1. En el instante que el voltaje VDD (= VDS) se aplica,

los electrones sern atrados hacia la terminal de drenaje, estableciendo la corriente

convencional iD con la direccin definida de la figura 2. La trayectoria del flujo de carga

revela con claridad que las corrientes de fuente y drenaje son equivalentes (iD = Is). Bajo las

condiciones que aparecen en la figura 2, el flujo de carga es relativamente permitido y

limitado nicamente por la resistencia del canal n entre el drenaje y la fuente.

Figura 2.Operacin del JFET en un circuito externo.

En cuanto el voltaje VDS se incrementa de 0v a unos cuantos voltios, la corriente aumentar

segn se determina por la ley de Ohm, y la grfica de iD contra VDS aparecer como se

ilustra en la figura 3. La relativa linealidad de la grfica revela que para la regin de valores

inferiores de VDS la resistencia es esencialmente una constante. A medida que VDS se

incrementa y se aproxima a un nivel denominado como Vp en la figura 3, las regiones de

agotamiento de la figura 2 se ampliarn, ocasionando una notable reduccin en la anchura

del canal. La reducida trayectoria de conduccin causa que la resistencia se incremente, y

provoca la curva en la grfica de la figura 3. Cuanto ms horizontal sea la curva, ms grande

ser la resistencia, lo que sugiere que la resistencia se aproxima a "infinito" ohmiaje en la

regin horizontal. Si VDS se incrementa hasta un nivel donde parezca que las dos regiones

de agotamiento se "tocaran", como se ilustra en la figura 4, se tendra una condicin

denominada como estrechamiento o estrangulamiento (pinch-off). El nivel de VDS que

establece esta condicin se conoce como el voltaje de estrechamiento pellizco y se denota

por Vp, como se muestra en la figura 3. En realidad, el trmino "estrechamiento" es un

nombre inapropiado en cuanto a que sugiere que la corriente iD disminuye, al estrecharse el

canal, a 0 A. Sin embargo, como se muestra en la figura 4, es poco probable que ocurra

este caso, ya que iD mantiene un nivel de saturacin definido como IDSS en la figura 3. En

realidad existe todava un canal muy pequeo, con una corriente de muy alta densidad. El

hecho de que iD no caiga por el estrechamiento y mantenga el nivel de saturacin indicado

4

en la figura 3 se verifica por el siguiente hecho: la ausencia de una corriente de drenaje

eliminara la posibilidad de diferentes niveles de potencial a travs del canal de material n,

para establecer los niveles de variacin de polarizacin inversa a lo largo de la unin p-n. El

resultado sera una prdida de la distribucin de la regin de agotamiento, que ocasiona en

primer lugar el estrechamiento.

Figura 3. Caracterstica iD-VDS para un JFET de canal n.

Figura 4. JFET en condicin de estrechamiento.

En la figura 5, se muestran las caractersticas de transferencia y las caractersticas iD-VGS

para un JFET de canal n. Se grafican con el eje iD comn. Las caractersticas de

transferencia se pueden obtener de una extensin de las curvas iD-VDS. Un mtodo til de

determinar la caracterstica de transferencia es con ayuda de la siguiente relacin (ecuacin

de Shockley):

(1)

Por tanto, slo se necesita conocer IDSS y Vp, y toda la caracterstica queda determinada.

Las hojas de datos de los fabricantes a menudo dan estos dos parmetros, por lo que se

2

1

Vp

v

I

i GS

DSS

D

5

puede construir la caracterstica de transferencia o utilizar la ecuacin (1) directamente.

Ntese que iD se satura (es decir, se vuelve constante) conforme VDS excede la tensin

necesaria para que el canal se estreche. Esto se puede expresar como una ecuacin para

VDS(sat) para cada curva, como sigue:

(2)

Conforme VGS se vuelve ms negativo, el estrechamiento se produce a menores valores de

VDS y la corriente de saturacin se vuelve mas pequea. La regin til para operacin lineal

es por arriba del estrechamiento y por debajo de la tensin de ruptura. En esta regin, iD

est saturada y su valor depende de VGS, de acuerdo con la ecuacin (1) o con la

caracterstica de transferencia.

(a)Caractersticas de transferencia (b) Caractersticas GSD vi

Figura 5. Caractersticas del JFET.

Ntese, de la figura 5, que conforme VDS aumenta desde cero, se alcanza un punto de

ruptura en cada curva, ms all del cual la corriente de drenaje se incrementa muy poco a

medida que VDS continua aumentando. El estrechamiento se produce en este valor de la

tensin drenaje a fuente. Los valores de estrechamiento de la figura 5 estn conectados con

una curva roja que separa la regin hmica de la regin activa. Conforme VDS continua

aumentando ms all del punto de estrechamiento, se alcanza un punto donde la tensin

entre drenaje y fuente se vuelve tan grande que se produce ruptura por avalancha. En el

punto de ruptura, iD aumenta lo suficiente, con incrementos insignificantes en VDS. Esta

VpvV GSsatDS )(

6

ruptura se produce en la terminal de drenaje de la unin compuerta-canal. Por tanto, se

produce avalancha cuando la tensin drenaje-compuerta, VDG, excede la tensin de ruptura

(para VGS=0v), para la unin pn. En este punto, la caracterstica iD-VDS exhibe la peculiar

forma mostrada a la derecha de la figura 5.

MOSFET

Este FET se construye con la terminal de compuerta aislada del canal con el dielctrico

dixido de silicio (SiO2), y ya sea en modo de empobrecimiento o bien de enriquecimiento. A

continuacin se definen estos dos tipos.

MOSFET DE EMPOBRECIMIENTO

Las construcciones de los MOSFET de empobrecimiento de canal n y de canal p se

muestran en las figuras 6 y 7, respectivamente. En cada una de estas figuras se muestran la

construccin, el smbolo, la caracterstica de transferencia y las caractersticas iD-VGS. El

MOSFET de empobrecimiento se construye (como se muestra en la figura 6(a) para el canal

n y en la figura 7(a) para el canal p) con un canal fsico construido entre el drenaje y la

fuente cuando se aplica una tensin, VDS.

El MOSFET de empobrecimiento de canal n de la figura 6 se establece en un sustrato p, que

es silicio contaminado de tipo p. Las regiones contaminadas de tipo n de la fuente y el

drenaje forman conexiones de baja resistencia entre los extremos de canal n y los contactos

de aluminio de la fuente (S) y el drenaje (D). Se hace una capa de silicio de SiO2, que es un

aislante, en la parte superior del canal n, como se muestra en la figura 6(a). Se deposita una

capa de aluminio sobre el aislante de SiO2 para formar la terminal de compuerta (G). El

desempeo del MOSFET de empobrecimiento, es similar al del JFET, como puede verse en

las figura 6(c) y 7(c). El JFET se controla por la unin pn entre la compuerta y el extremo de

drenaje del canal. No existe dicha unin en el MOSFET de enriquecimiento, y la capa de

SiO2 acta como aislante. Para el MOSFET de canal n, mostrado en la figura 6, una VGS

negativa saca los electrones, de la regin del canal, empobrecindolo. Cuando VGS alcanza

Vp, el canal se estrecha. Los valores positivos de VGS aumentan el tamao del canal,

dando por resultado un aumento en la corriente de drenaje. Esto se indica en las curvas

caractersticas de la figura 6(c).

7

Figura 6. MOSFET de empobrecimiento de canal n.

Figura 7. MOSFET de empobrecimiento de canal p.

8

Ntese que el MOSFET de empobrecimiento puede operar tanto para valores positivos

como negativos de VGS. Se puede utilizar la misma ecuacin de Shockley (ec.1) a fin de

aproximar las curvas para valores negativos de VGS. Obsrvese, sin embargo que la

caracterstica de transferencia continua para valores positivos de VGS. Como la compuerta

esta aislada del canal, la corriente de compuerta es sumamente pequea (10-12 A) y VGS

puede ser de cualquier polaridad.

Como puede verse en las figuras 6(b) y 7(b), el smbolo para el MOSFET posee una cuarta

terminal, el sustrato. La flecha apunta hacia adentro para un canal n y hacia afuera para un

canal p. El MOSFET de empobrecimiento de canal p, que se muestra en la figura 7, es igual

que el de la figura 6, excepto que se invierten los materiales n y p al igual que las

polaridades de las tensiones y corrientes.

MOSFET DE ENRIQUECIMIENTO

El MOSFET de enriquecimiento se muestra en la figura 8. Este difiere del MOSFET de

empobrecimiento en que no tiene la capa delgada del material n sino que requiere de una

tensin positiva entre la compuerta y la fuente para establecer un canal. Este canal se forma

por la accin de una tensin positiva compuerta a fuente, VGS, que atrae electrones de la

regin del sustrato ubicada entre el drenaje y la compuerta contaminados de tipo n. Una VGS

positiva provoca que los electrones se acumulen en la superficie inferior de la capa de

xido. Cuando la tensin alcanza el valor de umbral, VT, han sido atrados a esta regin los

electrones suficientes para que se comporte como canal n conductor. No habr una

corriente apreciable iD hasta que VGS excede VT.

No existe un valor IDSS para el MOSFET de enriquecimiento, ya que la corriente de drenaje

es cero hasta que el canal se ha formado. IDSS es cero para VGS=0. Para valores de VGS > VT,

la corriente de drenaje en saturacin se puede calcular de la ecuacin:

(3)

El valor de k depende de la construccin del MOSFET y, en principio, es funcin del largo y

ancho del canal. Un valor tpico para k es 0.3 mA / V2; la tensin de umbral, VT, es

especificada por el fabricante.

2)( TGSD VVki

9

Figura 8. MOSFET de enriquecimiento de canal n.

El MOSFET de enriquecimiento de canal p se muestra en la figura 9; como puede verse,

exhibe caractersticas similares pero opuestas a las del MOSFET de enriquecimiento de

canal n.

Figura 9. MOSFET de enriquecimiento de canal p.

10

Aunque se halla ms restringido en su intervalo de operacin que el MOSFET de

empobrecimiento, el MOSFET de enriquecimiento es til en aplicaciones de circuitos

integrados debido a su tamao pequeo y su construccin simple. La compuerta para el

MOSFET de canal n y de canal p es un depsito de metal en una capa de xido de silicio.

La construccin comienza con un material de sustrato (de tipo p para canal n; de tipo n para

canal p) sobre el cual se difunde material del tipo opuesto para formar la fuente y el drenaje.

Ntese que el smbolo para el MOSFET de enriquecimiento, que se ilustra en las figuras 8 y

9, muestra una lnea quebrada entre fuente y drenaje para indicar que no existe un canal

inicial.

CIRCUITO EQUIVALENTE gm y rDS

Para obtener una medida de la amplificacin posible con un JFET, se introduce el parmetro

gm, que es la transconductancia en directo. Este parmetro es similar a la ganancia de

corriente (o hfe) para un BJT. El valor de gm, que se mide en Siemens (S), es una medida

del cambio en la corriente de drenaje para un cambio en el voltaje compuerta-fuente. Esto

se puede expresar como

(4)

La transconductancia, gm, no permanece constante si cambia el punto Q. Esto se puede ver

por la determinacin geomtrica de gm a partir de las curvas de transferencia

caractersticas. Conforme cambia iD, varia la pendiente de la curva de transferencia

caracterstica de la figura 5, cambiando por tanto gm.

Se puede encontrar la transconductancia derivando la ecuacin (1), lo cual queda

(5)

Si se define

que es la transconductancia en VGS=0. Se puede definir la transconductancia por

teconsVGS

D

GS

D

m

DS

v

i

v

ig

tan

Vp

Vp

VI

v

ig

GSDSS

GS

Dm

12

Vp

Ig DSSmo

2

11

(6)

La resistencia dinmica en inverso, rDS, se define como el inverso de la pendiente de la

curva iD-VDS en la regin de saturacin:

(7)

Como la pendiente de esta curva es muy pequea en la regin activa (ver figura 3), rDS es

grande.

Se desarrolla un circuito equivalente en C.A. para un JFET del mismo modo que para el

BJT, con la expresin

(8)

La ecuacin (8) se puede escribir de nuevo utilizando las ecuaciones (4) y (7), de la

siguiente manera:

(9)

Esto conduce al circuito equivalente mostrado en la figura 10(a). Debido a que rDS es muy

grande, por lo general se puede utilizar el circuito equivalente simplificado de la figura 10(b)

para determinar el desempeo en la regin activa de un JFET. La ecuacin (9) se reduce

entonces a

Figura 10. Circuito equivalente FET

Vp

Vgg GSmom 1

teconsVDS

D

DS

D

DSGS

V

i

v

i

rtan

1

DS

DS

D

GS

GS

D

D VV

iV

V

ii

DS

DS

GSmD Vr

Vgi 1

GSmD Vgi

12

Por tanto el desempeo de un JFET est especificado por los valores de gm y rDS.

POLARIZACIN Y ANALISIS DE LOS FET EN A.C. Los mismos circuitos bsicos que se utilizan para polarizar los BJT se pueden emplear para

polarizar los JFET y MOSFET de empobrecimiento. A continuacin se presenta los distintos

tipos de polarizacin, seguidos de un ejemplo.

SOURCE COMN O FUENTE COMN

Figura 11. Source Comn o Fuente Comn

Para el circuito de la figura 11, sabiendo que la IG=0, para los FET, se tiene una ecuacin

para determinar la polarizacin D.C:

(10)

Luego se procede a obtener IDQ y VGSQ, lo cual se puede hacer de una manera grfica o

matemticamente, aqu se realizara de las dos maneras para observar la aproximacin del

mtodo grfico (el cual es mas corto) al matemtico. Esto se explicara a travs de un

ejemplo:

Ejemplo.- Hallar VGSQ, IDQ y gm, si IDSS=6mA, Vp=-6v, Vcc=18v, Rg=1 , RG=1M,

Rs=1.2, RD=3 , RL=3,9 y rDS=100 :

0* RsiV DGS

13

Partiendo de la ecuacin (10), si VGS=0 ID=0 y si VGS=-6v ID=(6v/1.2K)=5mA, lo cual

genera una recta que comienza en el origen y termina en el punto donde intercepta VGS=-6v

e ID=5mA. Despus se traza una curva que va desde el voltaje de pellizco (Vp=-6v), hasta la

corriente Drain-Source de saturacin (IDSS=6mA), y las coordenadas del punto donde corte la

recta y la curva, generan a IDQ y VGSQ (figura 12):

Figura 12. Mtodo grfico para hallar punto Q.

La figura 12 da como resultado aproximado a IDQ 2mA y VGSQ -2.4v, ahora se

compararan estos resultados con los que se van a obtener matemticamente:

De la ecuacin (1):

y reemplazando VGS=-ID*Rs de la ecuacin (10), se tiene:

Como se puede observar queda una ecuacin cuadrtica en funcin de iD, la cual arrojara

dos valores, de los cuales se escoge el ms coherente debido a que iD no puede ser mayor

que IDSS; por lo que iDQ=2.06mA y VGSQ = -iDQ*1.2K = -2.47v debido a la ecuacin (10). Por

lo tanto los valores dados grficamente son muy aproximados a los obtenidos

matemticamente.

2

1

Vp

v

I

i GS

DSS

D

2

*1

Vp

RsiIi DDSSD

14

Ahora para hallar gm, se utiliza la ecuacin (5), por lo que:

Ahora se hallara el equivalente de este circuito en A.C:

Figura 13. Equivalente A.C

Como se sabe los condensadores de paso y el de source son corto circuito en A.C, por lo

que el circuito queda como el de la figura 13. Ahora se procede a hallar los parmetros para

esta configuracin como lo son: Zi, Av, Zo y Ai, por tanto:

ya que Rg es muy pequeo comparado con RG se tiene que Zi1M

y como Vi VGS, se tiene que:

mS 2.16

4.21

6

6*2

v

mAgm

)(

),(

,

RgRZ

RgRiV

i

VZ

Gi

Gii

i

ii

Vi

VoAV

2)9.3//3//100(*2.1

)////(*

)////(*

,

,

KKKmSA

RRrgVi

VoA

RRrVgVo

R

Vo

R

VoVg

r

Vo

iiVgi

V

LDDSmV

LDDSim

LD

im

DS

LDGSmx

15

Ahora,

Para Zo

Por lo que Zo = 1667

i

Li

i

iA

G

iR

Vii

513

111

111

11*

)////( siy )////(* como

,

G

i

DSD

im

i

DSD

imL

m

DSD

imL

LDDSLDDSim

GSm

DSD

L

DGSmXL

R

V

rRkVg

A

rRkVgi

VigrR

kVgi

RRrkRRrVgVo

Vgr

Vo

R

Voi

iVgii

00

0

0

Vi

i

VZ

)////(

0 que yay

0

0

0

0000

0

DSLD

DSLD

iGS

GSmXLD

rRRi

VZ

r

V

R

V

R

Vi

VV

Vgiiii

16

DRAIN COMN O DRENADOR COMN

Figura 14. Drain Comn

Las ecuaciones para determinar la polarizacin D.C, son:

(11)

(12)

Luego se procede a obtener IDQ y VGSQ, en este caso se utiliza la manera grfica, la cual es

menos dispendiosa y muy aproximada. Esto se explicara a travs de un ejemplo:

Ejemplo.- Hallar VGSQ, IDQ y gm, si IDSS=12mA, Vp=-3v, Vcc=20v, R1=91M, R2=10M, Rs=1.1K

y rDS=45K

Partiendo de la ecuacin (11), se tiene:

y la ecuacin (12) se convertir en:

Si VGS=0 iD = (1.98/1.1k)=1.88mA y si iD=0 VGS = 1.98v.

21

2*

RR

RVccVG

0* RsiVV DGSG

vMM

MvVG 98.1

9110

10*20

01.1*98.1 kiVv DGS

17

Figura 15. Mtodo grfico para hallar punto Q.

La figura 15 da como resultado aproximado a IDQ 3.07mA y VGSQ -1.4v, ahora se halla

gm, utilizando la ecuacin (5), por lo que:

Ahora se hallara el equivalente de este circuito en A.C:

Figura 16. Equivalente A.C

mSv

mAgm 26.4

3

4.11

3

12*2

18

En el circuito de la figura 16, RG = R1//R2 9M.Ahora se procede a hallar los parmetros

para esta configuracin como lo son: Zi, Av, Zo y Ai, por tanto:

Como Vi=ii*RG

ya que Vo=VRs

Para Zo

MRi

VZ G

i

ii 9

820.0

1

*1

1

*

1

*1

1

*

comoy

1

*

como

*1

DS

mGS

DS

GSm

DS

mGS

DS

GSmGS

RSGS

DS

GSm

RS

GSm

DS

RS

DS

RSGSmRS

r

Rs

gRsV

r

Rs

VgRs

Vi

VoAv

r

Rs

gRsVVi

r

Rs

VgRsVVi

VVVi

r

Rs

VgRsVo

VoV

VgRsr

RsV

r

VVgRsV

00

0

0

Vi

i

VZ

19

6.192)/1//(//

11

)(11

0

0

0

0

0

mDS

m

DS

m

DS

GSm

DS

gRsri

VoZ

gRsr

Voi

VoVigRsr

Voi

Rs

VoVg

r

Voi

i

Si

i

iA

6719

1

*1

*

1

*

1

*

1

* comoy

que yay e ,

0

DS

mGS

DS

m

mGSG

DS

GSm

GS

DS

DS

GSmGSmG

i

S

DS

GSm

G

RSGS

DS

GSm

i

S

GS

G

i

DS

RSGSmS

r

Rs

gRsV

Rsr

gRsgVR

Ai

r

Rs

VgRsV

r

r

Rs

VgRsVgR

i

i

r

Rs

VgRsVo

R

VV

r

VVg

i

i

VoVViR

Vii

r

VVgi

20

GATE COMN O COMPUERTA COMN

Figura 17. Gate Comn

La ecuacin que determina la polarizacin D.C, es:

(13)

Luego se procede a obtener IDQ y VGSQ, grficamente. Esto se explicara a travs de un

ejemplo:

Ejemplo.- Hallar VGSQ, IDQ y gm, si IDSS=8mA, Vp=-2.8v, Vcc=15v, Rs=1K, RD=3.3K y rDS=33K

Partiendo de la ecuacin (13), se tiene:

Si VGS=-2.8v iD = (2.8/1k)=2.8mA y si iD=0 VGS =0v.

0*

0*

RsiV

VV

RsiV

DGS

GSSG

DSG

comoy

01* KiV DGS

21

Figura 18. Mtodo grfico para hallar punto Q.

La figura 18 da como resultado aproximado a IDQ 1.6mA y VGSQ -1.6v, ahora se halla gm,

utilizando la ecuacin (5), por lo que:

Ahora se hallara el equivalente de este circuito en A.C:

Figura 19. Equivalente A.C

Ahora se procede a hallar los parmetros para esta configuracin como lo son: Zi, Av, Zo y

Ai, por tanto:

mSv

mAgm 44.2

8.2

6.11

8.2

8*2

KRsi

VZ

i

ii 1

22

Para Av se tiene:

41.711

1

1

.

,

DSD

m

DS

m

DSDSD

m

DSDS

D

GSm

DS

RSD

GSRS

RSGSDD

rR

gr

Vi

VoAv

gr

Vir

Vo

R

Vo

Vigr

Vo

r

Vii

Vgr

VoVi

VV

VViVViRiVo como y

00

0

0

Vi

i

VZ

KrRi

VoZ

rRVoi

r

ViVoVig

R

Voi

r

VVoVgii

DSD

DSD

DS

m

D

DS

RS

GSmD

3//

11

0

0

0

0

0

23

DISEO DE AMPLIFICADORES CON JFET Y MOSFET DE EMPOBRECIMIENTO

DISEO DE UN AMPLIFICADOR FUENTE COMN

Los amplificadores se disean para cumplir requerimientos de ganancia si las

especificaciones deseadas estn dentro de la categora del transistor. Por lo general, se

especifican la fuente de tensin, la resistencia de carga, la ganancia de tensin y la

resistencia de entrada (o ganancia de corriente).

El problema aqu es seleccionar los valores de las resistencias R1, R2, RD y RS (figura 20),

conforme los pasos del procedimiento. Este procedimiento supone que se ha seleccionado

un dispositivo y que sus caractersticas son conocidas, al menos Vp e IDSS.

692.0

*1

1

11

1

1

'

0

'

0'

0

'

0

'

0'

0

'

0

'

0

'

0

'

0

'

0

DS

Dm

DS

m

DS

i

DS

Dm

DS

m

DS

i

DS

Dm

DS

S

D

DS

m

DS

RS

GSm

DS

RS

Si

i

r

RgRs

r

Rs

gr

Rs

i

iAi

r

Rig

rRsig

rRsii

r

Rig

rRsii

iir

Vog

rVi

Vgr

VoVi

iii

i

iAi

que y ya

como y

24

Figura 20. Amplificador JFET FC

Los pasos a seguir son:

Paso 1. Seleccionar un punto Q en la porcin ms lineal de las curvas caractersticas del

JFET. Esto identifica VDSQ, VGSQ, IDQ y gm.

Paso 2. Escribir la ecuacin en cd que obtiene la ecuacin de la ley de Kirchhoff en el lazo

drenaje-fuente,

(14)

Despejando nos queda una ecuacin con dos incgnitas, RS y RD.

Paso 3. Se halla la ganancia de tensin (Av), se despeja RS de la ecuacin (14) y se

reemplaza en la ecuacin de la ganancia de tensin (Av). La resistencia RD, es la nica

incgnita en esta ecuacin, al despejarla se obtiene una ecuacin cuadrtica con dos

soluciones, una positiva y una negativa.

Paso 4. Se despeja RS de la ecuacin (14), por lo que faltara encontrar solamente R1 y R2.

Paso 5. Escribir la ecuacin en cd para el lazo compuerta-fuente:

(15)

DQDDSQDD IRRsVV )(

RsIVV DQGSQGG

25

La tensin VGSQ es de polaridad opuesta a VDD. Por tanto, el termino IDQ*RS debe ser de

mayor magnitud que VGSQ. De otra forma, VGG tendr polaridad opuesta a la de VDD, lo cual

no es posible.

Paso 6. Se despeja ahora R1 y R2 suponiendo que la VGG encontrada en el paso 5 tiene la

misma polaridad que VDD. Estos valores se despejan de las ecuaciones del equivalente

Thevenin en el circuito de polarizacin:

(16)

(17)

Paso 7. Si VGG tiene la polaridad opuesta a VDD, no es posible despejar R1 y R2. La forma

practica de proceder es utilizando el circuito de polarizacin fija, o sea se hace VGG=0v.

Como VGG esta especificado en la ecuacin (15), ahora el valor previamente calculado de RS

necesita modificarse. En la figura 21, donde se utiliza un condensador para poner en

cortocircuito una parte de RS, se desarrolla un nuevo valor de RS como sigue:

El valor de RScd es RS1 + RS2 y el valor de RSca es RS1. Ahora que se tiene una nueva RScd, se

deben repetir varios pasos.

Paso 8. Determinar RD utilizando la ecuacin para el lazo drenaje-fuente, as que la

ecuacin (15) va a quedar en funcin de RD y RScd, y como ya se conoce Rscd se puede

despejar RD. Con el nuevo valor de RD.

Paso 9. Se halla la ganancia de tensin (Av) y se despeja de esta RSca.

Paso 10. Supngase que RSca es positiva pero mayor que RScd. El amplificador no puede

disearse con la ganancia de tensin y el punto Q seleccionados. Se debe elegir un nuevo

punto Q y regresar al paso 1.

21

1*

RR

RVV DDGG

2//1 RRRG

DQ

GSQ

cd

cdDQGSQGG

I

VRs

RsIVV

0

26

Figura 21. Diseo de un JFET con condensador en paralelo con el resistor de fuente.

A continuacin se expondr un breve ejemplo para aclarar los conceptos.

Ejemplo.- Disee un amplificador JFET Fuente Comn. que tenga RL=10K, VDD=12v,

Rent=500K y Av=-2, para un punto Q en VDSQ=7v, VGSQ=-1.2v, IDQ=0.5mA y gm=3330s.

De la figura 20 y ecuacin (14), se tiene:

Ahora se halla Av:

Figura 22. Circuito equivalente de la figura 20.

KRsR

mA

vRsR

RsRIvv

D

D

DDQ

10

5.0

5

)(712

27

multiplicando y reemplazando se obtiene:

Resolviendo la ecuacin cuadrtica, se encuentra que la raz positiva es RD=8067.6 por lo

que RS=10K-RD=10-8.0676=1.932K

Luego la ecuacin en cd para el lazo compuerta-fuente, segn la ecuacin (15) es:

Como VGG no es del mismo signo que VDD, no sirve por lo que se tiene que igualar a cero y

seguir con el siguiente procedimiento:

Y ya que RD+RS=10K, el nuevo RD es:

RD=10K-2.4K=7.6K

Debido a que la ganancia de tensin Av para el circuito de la figura 20 como para el circuito

de la figura 21 se obtiene de la misma manera, entonces:

LDmmLD

LD

LDmm

mGS

LDGSm

LDGSm

mGS

GSmRS

RSGS

RRgRsgRR

RR

RRgRsg

RsgV

RRVg

Vi

VoAv

RRVgVo

RsgVVi

RsVgV

VVVi

)22)((

22

)1(

//

//

)1(

,

-2 Avcomo

ademas,y

06863.311066.6

)10(2)10(222

23

KRRx

RRgRRKgRRKgRR

DD

LDmLDmDDmLD

vV

KmAvV

RsIVV

GG

GG

DQGSQGG

233.0

932.1*5.02.1

KmA

vRs

RsIVV

cd

cdDQGSQGG

4.25.0

2.1

0

28

Si nos remitimos al circuito de la figura 21, se deduce que RS1=RSca=1.859K y RS2=RScd-

RS1=541.

DISEO DE UN AMPLIFICADOR DRAIN COMN

Se tiene que especificar las siguiente cantidades: ganancia de corriente (Ai), resistencia de

carga (RL) y VDD. Se puede especificar la resistencia de entrada (Rent) en lugar de la

ganancia de corriente (Ai). Con Ai (o Rent) especificados, se tienen tres ecuaciones (dos

ecuaciones de lazo y la ecuacin para Ai) con tres incgnitas, R1, R2 y RS. Ver figura 23.

Figura 23. Amplificador JFET Drain Comn.

Si se especifican tanto Rent como Ai, se tienen cuatro ecuaciones y slo tres incgnitas.

Con una ecuacin ms que el nmero de incgnitas, en general no es posible encontrar una

solucin sin modificar el circuito. En dichos casos, se introduce un condensador de paso a

travs de una porcin de RS, como se muestra en la figura 24. Con ese cambio, se tienen

cuatro incgnitas, R1, R2, RS1 y RS2, por lo que el circuito se puede resolver.

KRs

RgRg

RRRRgRs

RR

RRgRsg

RsgV

RRVg

Vi

VoAv

ca

LmDm

LDLDmca

LD

LDmcam

camGS

LDGSm

859.1

22

2

22

)1(

//

-2 Avcomo

29

Figura 24. Amplificador Drain Comn, con condensador de paso.

Paso 1. Seleccione un punto Q en el centro de las curvas caractersticas del FET. Este paso

determina VDSQ, VGSQ, IDQ y gm.

Paso 2. Escriba la ecuacin alrededor del lazo drenaje a fuente.

(18)

de la cual se encuentra el valor de cd para RS,

(19)

Paso 3. Encuentre RSca, de la ecuacin que obtenga de ganancia de corriente, donde

RG=Rent. Si se especifica la resistencia de entrada, hgase RSca=RScd=RS y calclese la

resistencia de entrada mediante la ecuacin que despeja a RSca en funcin de la Ai. Si la

resistencia de entrada no es suficientemente grande, puede ser necesario cambiar la

ubicacin del punto Q.

Si se especifica Rent, es necesario calcular RScd de la ecuacin (19) y RSca de la ecuacin que

despeja a RSca en funcin de la Ai. En esos casos, RSca es diferente de RScd, por lo que se

provoca un cortocircuito en parte de RS con un condensador.

DQDSQDD RsIVV

DQ

DSQDD

cdI

VVRs

30

Paso 4. Determine VGG utilizando la ecuacin

No se produce inversin de fase en un amplificador FET fuente-seguidor y, por lo general,

VGG es de la misma polaridad que la fuente de alimentacin.

Paso 5. Determine los valores de R1 y R2 de las ecuaciones (16) y (17), y recurdese que

RSca=RS2 y RScd=RS1+RS2 (figura 24). Por otra parte, si RSca es mayor que RScd, el punto Q se

debe cambiar de posicin.

EJEMPLO

Disee un amplificador JFET Drain Comn (Drenador Comn) con las siguientes

caractersticas: Ai=12, RL=400, IDSS=20mA, Vp=-6.67v y VDD=12v.

Se selecciona el punto Q como sigue, ya que esta la zona del centro de las curvas

caractersticas del FET:

De la figura 23 se obtiene:

Ahora se halla el circuito equivalente de la figura 23, el cual se muestra en la figura 25, para

obtener la Ai en funcin de RG y poder despejar esta ultima:

RsIVV DQGSQGG

mSVp

Ig

VV

VV

V

mAI

I

DSSm

GSQ

DDDSQ

DSSDQ

26.442.1

,2)67.6)(3.0(

,62

,102

60010

612

mA

vvRs

RsIVV DQDSQDD

31

Figura 25. Circuito equivalente de la figura 23.

De la siguiente ecuacin se tiene:

Por ltimo se despeja R1 y R2 de las ecuaciones (16) y (17), por lo tanto:

KRRsg

RRsgRAiR

RRsgR

RRRsg

i

iAi

R

RRsVg

R

Voi

R

RRsgVi

R

Vii

RRsgVVi

RRsVgVVi

RRsVgVo

VoVVi

Lm

LmLG

LmL

GLm

i

L

LGSm

L

G

LmGSi

G

i

LmGS

LGSmGS

LGSm

GS

5.9)//(

))//(1(

))//(1(

)//(

)//(

,))//(1(

)),//(1(

)//(

)//(

,

0

0

que y ya

comoy

VV

mAVV

RsIVV

GG

GG

SQGSQGG

4

)600(102

KV

VRR

K

V

V

RR

GG

DDG

DD

GG

G

5.282

,25.14

1

1