product manual - 엘레파츠 · 2015-04-21 · spi_mosi gpio_gen3 gpio_gen2 gpio_gen0 spi_sclk...
TRANSCRIPT
Product Manual RASPGA EVM
(Xilinx FPGA XC6LX16-CFG324 - EVM 보드)
Embedded and Logic Solution
eLogics
RM607-1, Digital Empire, #685,Gasan-dong,
Geumcheon-gu Seoul, Korea. (Zip: 150-023)
Phone: (02) 2624-2573
Fax: (02)2624-2575
www.eLogics.co.kr
이로직스
서울 특별시 금천구 가산동 568번지
디지털엠파이어 607-1호 (우: 152-050)
전화: (02) 2624-2573
팩스: (02)2624-2575
www.eLogics.co.kr
© 2011 eLogics All rights reserved
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
2
RASPGA Board Manual
Version Description Date Who
1.0 Initial Create 2015-04-08 Elogics
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
3
목차
1. 제품 설명................................................................................................................... 4
2. 제품 사양................................................................................................................... 4
3. 제품 구성................................................................................................................... 5
4. 보드 사진 및 구성도 ............................................................................................... 6
5. 블록 별 부품 특징 ................................................................................................... 8
6. RASPGA 보드 회로 설명 ........................................................................................ 9
7. 마이크로브레이즈와 피코브레이즈 특징 ............................................................. 12
8. 콘넥터 설명 ............................................................................................................. 13
9. ISE PROM FILE(*.MCS) 만들기 ............................................................................ 16
10. EXAMPLE PROJECT ............................................................................................... 22
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
4
1. 제품 설명
RASPGA Shield 보드는 Xilinx사의 Spartarn-6 시리즈 중 XC6SLX16-FG324 패키지로 제작된
FPGA EVM보드 입니다. 보드 내에 128Mbyte DDR2(16Bit) 메모리, LVDS 200Mhz OSC, 4Bbit
LED, 4Bit DIP Switch등이 내장되어 있다. 또한 사용자가 포트를 확장할 수 있도록 60핀 I/O포
트 2개, 라즈베리 파이-B/2 호환 확장 콘넥터가 연결할 수 있도록 40핀 콘넥터가 있습니다.
동작 전원은 5V 전원으로 동작하며, 동작상태를 표시하기 위한 Status LED등이 있습니다. 소
프트웨어 적으로 본 제품은 Xilinx 사에서 제공되는 ISE Tool을 사용하며, H/W개발 언어인
VHDL, Verilog를 습득 및 여러 가지 IP(UART, HDMI, DSP Block)등을 실습할 수 있습니다. 보
다 나은 설계 방법으로서 EDK, 어셈블리어(KSPSM6.EXE)Tool를 가지고 FPGA내부에 32Bit
Microbraze, 8Bit Picobraze를 내장하는 방법과 예제 프로그램을 테스트 할 수 있다. 단지 교
육용 뿐만 아니라 다양한 용도로 응용할 수 있도록 확장 I/O 포트가 내장되어 있습니다.
2. 제품 사양
2.1. 하드웨어 사양
FPGA : Xilinx XC6SLX16-CSG324
DDR2-16Bit 128Mbyte
FPGA Configuration EEPROM(SPI PROM)
DC Power 5V 입력(역전압,과전압) 보호 회로
4 bit dip switch
4 bit LED, 전원 표시 LED
업보드 확장 콘넥터(2x20xx2.54MM)
라즈베리파이 연결 콘넥터(2x20x2.54)
보드 사이즈: 70mm x 54mm
3.3V LVDS 200Mhz, 50Mhz OSC
전원 콘넥터
2.2. 소프트웨어 사양 및 Example
ISE 12.4 , EDK (예제 코드), ISE 11.5 이상 지원됨
제공 소스: 마이크로 브레이즈 예제 기본
Serial Uart Source 코드
Picobraze Example
HDMI OUT (UP BOARD)
2.3. 전기적 사양
5V 2A DC 아답터
1.2V FPGA CORE 전원
1.8V DDR2 메모리 전원
3.3V, 1.8V 선택 I/O 전원
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
5
3. 제품 구성
구분 수량 비고
RASPGA 보드, 라즈베리 콘넥터 1 판매
제품 설명서 1 이로직스
회로도 PDF 1 Webhard
제공 소스
- 1 Webhard
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
6
4. 보드 사진 및 구성도
4.1. 라즈베리 파이와 연결 사진
라즈베리파이 와 RASPGA 보드
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
7
4.2. RASPGA TOP사진
4.3. RASPGA보드 BOTTOM 사진
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
8
4.4. BLOCK DIAGARAM
5. 블록 별 부품 특징
5.1. FPGA : XC6SLX16-324 XILINX 공정으로 제조된 최신 칩
옵션에 따라서 XC6LX16CG324
CSG324패키지
0.8 BALL 피치
Block RAM,PLL,DSP Slice Block
1.8V,3.3V I/O Port(선택적)
5.2. DDR2 : K4B1G1646G 1GBIT 16BIT SDRAM
16Bit DDR2 인터페이스
333Mhz 동작
96FGGA PIN
5.3. 시스템 전원
5V DC 입력
CORE 전원: SC186-4A -1.2V
I/O 전원 : SC183-2A – 1.8V
SC183-2A - 3.3V
5.4. 보드 동작 클럭
3.3V 200MHZ MEMS LVDS OSC(7.0x5.0mm)
3.3V OSC (3.2 x 2.0mm)
6 1JTAG CON
3.3V
1.8V
1.2V
SWITCH
P9P8
DCRASPGA EVM BOARD
EXPADN CONNECTOR
XC6SLX16CG324
DDR2
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
9
6. RASPGA 보드 회로 설명
6.1. Main FPGA : Xilinx Spartan XC6SLX-CSG324(옵션에 따라 부품이 달라짐)
EVM 보드의 전체 적인 제어를 담당함
SPI 통신
동작상태 LED 제어
확장 I/O PORT 제어
6.2. FPGA DDR2회로도
FPGA내 BANK35핀과 연결
1.8V I/O 전원
MIG(Memory IP Generator) 통해서 IP 생성
VREF 0.9V 전원
6.3. UP보드 확장 콘넥터 회로도(1.8V,3.3V I/O, Default 3.3V)
DDR_DQS0_PDDR_DQS0_MDDR_DQS1_PDDR_DQS1_M
DDR_BA2
org
DDR_A13
DDR_A11
DDR_A1
DDR_A9
DDR_A0
DDR_A8
DDR_A2
DDR_A10
DDR_A5
DDR_A7
DDR_A3
DDR_A6
DDR_A12
DDR_A4
U3
K4T1G164QQ-HC(L)E6-667
RFU3R7
LDMF3
WE#K3 CAS#L7 RAS#K7 CS#L8
BA0L2
BA1L3
A10M2
A0M8
A1M3
A2M7
A3N2
VREFJ2
UDMB3
CK#K8 CKJ8
CKEK2
A12R2 A11P7
A9P3 A8P8 A7P2 A6N7 A5N3 A4N8
VSS1A3
VSS2E3
VSS3J3
VSS4N1
VSS5P9
VSSQ1A7
VSSQ2B2
VSSQ3B8
VSSQ4D2
VSSQ5D8
VSSQ6E7
VSSQ7F2
VSSQ8F8
VSSQ9H2
VSSQ10H8
VSSDLJ7
DQ0G8
DQ1G2
DQ2H7
DQ3H3
DQ4H1
DQ5H9
DQ6F1
DQ7F9
DQ8C8
DQ9C2
DQ10D7
DQ11D3
DQ12D1
DQ13D9
DQ14B1
DQ15B9
VDDLA1
VDD1E1
VDD2J9
VDD3M9
VDD4R1
VDDLJ1
VDDQ1A9
VDDQ2C1
VDDQ3C3
VDDQ4C7
VDDQ5C9
VDDQ6E9
VDDQ7G1
VDDQ8G3
VDDQ9G7
VDDQ10G9
UDQS#A8
UDQSB7
LDQS#E8
LDQSF7
ODTK9
A13/RFU4R8
BA2L1
RFU2R3
NC1A2
NC2E2
VTT_REF1
C9
0.1u
F
X7R
12
DDR_BA0DDR_BA1 C8
0.1u
F
X7R
12
C10
0.1u
F
X7R
12
+
CT4
22uF
/16VC11
0.1u
F
X7R
12
DDR_DQM0
C12
0.00
1uF
X7R
12
DDR_DQM1
VCC1.8V
VCC1.8V
DDR_DB6
DDR_DB14
DDR_DB3
DDR_DB8
DDR_DB13
DDR_DB4
DDR_DB0
DDR_DB15
DDR_DB11
DDR_DB1
DDR_DB12
DDR_DB7
DDR_DB2
DDR_DB9DDR_DB10
DDR_DB5
DDR_CKE
DDR_OPT
CLK_DDRA#CLK_DDRA
DDR_WEDDR_CASDDR_RASDDR_CS
R143 471 2
R145 471 2R144 471 2
R147 471 2R146 471 2
R149 471 2R148 471 2
R151 471 2R150 471 2
R153 471 2R152 471 2
R155 471 2R154 471 2
R157 471 2R156 471 2
R158 471 2
R160 471 2R159 471 2
R162 471 2R161 471 2
DDR_A8
DDR_A2
VTT_DDR
VTT_DDR
DDR_A0
DDR_A5
DDR_A11
DDR_A3
DDR_A9
DDR_A4
DDR_A12
DDR_A1
DDR_A10
DDR_A7
DDR_A6
DDR_BA2
DDR_A13
DDR_BA0DDR_BA1
C83 0.1uF
C84 0.1uF
DDR_CASDDR_RASDDR_WE
C85 0.1uF
C87 0.1uF
C86 0.1uF
C88 0.1uF
C90 0.1uF
C89 0.1uF
C91 0.1uF
DIFF SIGNAL
VCC5VCC5
IO_L39N 4
IO_L42P 4IO_L42N 4
IO_L39P 4
IO_L32N 4
IO_L29N 4IO_L29P 4
IO_L32P 4
IO_L1N 4IO_L1P 4
IO_L48P 4IO_L48N 4
IO_L43P 4IO_L43N 4
IO_L41P 4IO_L41N 4
IO_L33N 4IO_L33P 4
IO_L40P 4IO_L40N 4
IO_L53P 4IO_L53N 4
IO_L36P 4IO_L36N 4
DGND
DIFF SIGNAL
IO_L30P4
IO_L50P4IO_L50N4
IO_L30N4
IO_L47N4
IO_L37N4
IO_L47P4
IO_L31P4
IO_L37P4
IO_L46P4IO_L46N4
IO_L31N4
IO_L44P4IO_L44N4
IO_L38P4IO_L38N4IO_L35P4IO_L35N4
IO_L34N4
IO_L61N4
IO_L34P4
IO_L61P4
IO_L45P4IO_L45N4
DGND
IO_L74N4 IO_L74P 4
CN3
CD_6123002-60PSD-60P
1357911131517192123252729313335373941434547495153555759
2468
1012141618202224262830323436384042444648505254565860
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
10
6.4. LEFT 확장 콘넥터 회로도(3.3V I/O,Default 3.3V)
6.5. RIGHT 확장 라즈베리 콘넥터 3.3V
6.6. System Clock generation 회로도
3.3V 50Mhz OSC
2.5V MEMS OSC (200)MHZ LVDS OSC 기본 장착(clock+, clock-)
로직설계 시 선택하여 사용한다.
VDD_3V3
P3
HEADER 20x2/M
246810121416182022242628303234363840
13579
111315171921232527293133353739
DGNDDGND
VCC5
VDD_3V3
IO_DIFF0_N364
IO_DIFF0_N374 IO_DIFF0_P37 4
IO_DIFF0_P36 4
IO_DIFF0_P38 4IO_DIFF0_N384IO_DIFF0_N394 IO_DIFF0_P39 4
IO_DIFF0_P41 4IO_DIFF0_N414IO_DIFF0_P50 4IO_DIFF0_N504
IO_DIFF0_N624 IO_DIFF0_P62 4
IO_DIFF0_N114 IO_DIFF0_P11 4
IO_DIFF0_P63 4IO_DIFF0_N634
IO_DIFF0_P65 4IO_DIFF0_N654IO_DIFF0_N644 IO_DIFF0_P64 4
IO_DIFF0_N664 IO_DIFF0_P66 4
IO_DIFF0_P33 4IO_DIFF0_N334IO_DIFF0_N344 IO_DIFF0_P34 4IO_DIFF0_N354 IO_DIFF0_P35 4
GPIO_GCLK
GPIO_25
ID_SC
GPIO_10GPIO_9GPIO_11
GPIO_12
GPIO_3
GPIO_8GPIO_7
GPIO_17
IO_B2_P155
GPIO_2
GPIO_18GPIO_15
GPIO_4
IO_B2_P16 5IO_B2_N16 5
IO_B2_N155 IO_B2_N14 5
IO_B2_P145
GPIO_24
GPIO_14
GPIO_27GPIO_22
DGND
GPIO_16
GPIO_23
IO_L63P_T45IO_L63N_V45
DGND
IO_L49P_U55IO_L49N_V55IO_L62P_R35IO_L62N_T35
IO_L47N_P65IO_L48P_R55IO_L48N_T55
IO_L46N_R75IO_L47P_N65
IO_L32P_R85
VCC5
GPIO_26
P4
HEADER 20x2/M
246810121416182022242628303234363840
13579
111315171921232527293133353739
GPIO_19
IO_L45P_T6 5
ID_SDGPIO_5GPIO_6GPIO_13
IO_L43N_V7 5
IO_L44P_N7 5IO_L44N_P8 5
IO_L40N_N8 5IO_L41P_U8 5IO_L41N_V8 5
IO_L32P_T9 5IO_L32N_V9 5
IO_L40P_M8 5
3V3
GPIO_20GPIO_21
SPI_MOSI
GPIO_GEN3
GPIO_GEN2
GPIO_GEN0
SPI_SCLK
SPI_MISO
GPIO_GEN4
GPIO_GEN1
RXD0
TXD0
SPI_CE1_N
SPI_CE0_N
GPIO_GEN6
GPIO_GEN5
RASPBERRY PI 2 PIN MAP
SDA
SCL
C22
0.1uF
VDD_3V3
Y1
EG2121CA 200Mhz
OE1
NC2
GND3
OUT4 OUT_B5 VCC6
CLK_200-CLK_200+
DIFF ROUTING
Y450.00Mhz
CLK3
VCC4
NC1
GND2
VDD_3V3
OSC_CLK
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
11
6.7. Reset 회로
Positive Level reset 입력( L: Reset, H: Normal)
6.8. 전원 회로 (5V 입력) – 생략
1.2V FPGA CORE 공급회로 : 1.2V 4A 전원공급
3.3V I/O 공급회로 : 3.3V I/O 전원 공급
과전압,과전류 보호 회로 내장
6.9. Configuration Serial SPI Prom 회로
ST사의 W25P64, Serial Prom을 사용했다.
6.10. JTAG 회로도
핀 번호는 위 사진에서 하단부터 VCC, GND, TCK, TDO, TDI, TMS
FPGA_DONE5
U10
MAX811
/MR3
/RSTN2
GND1
+5V4
PWR_nRST 5
S2SW PUSHBUTTON
12
C810.1uF
VDD_3V3
PWR_nRSTR50 100
R51 100
DGND
FPGA_MOSI_CSI_B_MISO
VDD_3V3
R22
10K
VDD_3V3
R23
10K
U4
MP25P16/N25Q16
VSS4
VCC8
SI5
HOLD#7CE#
1
SO2
WP#3
SCK6 FPGA_CCLK
R24 10K
VDD_3V3
R25 10K
VDD_3V3
SPI_CS_BFPGA_D0
C_TDO
VCC
GND
TCK
TDO
TDI
TMS
C_TMS
C_TCK
C_TDI
CN2
CON6
123456
VDD_3V3
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
12
7. Microbraze와 Picobraze 특징
7.1. MicroBraze Bus 구조
32Bit AXI BUS
Local Memory, Microbraze Debug Module(MDM)
Tightly Coupled IO Module including(I/O BUS, Interrupt Controller, UART, Timer 등)
개발Tool – EDK, SDK, ISE
7.2. Picobraze Bus 구조
8Bit BUS
개발Tool – Picobraze Asembler(KCPSM6.EXE)
7.3. 응용 및 실습 분야
UART 코딩 실습
SPI Master 통신
Picobraze Assembler – 컴파일 하기
기타 등등…
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
13
8. 콘넥터 설명
8.1. CN1. DC Jack 5V (DC 입력)
본 제품은 5V@2A 아답터 전원으로 사용합니다.
1핀 -5V
2핀 GND
8.2. CN2. Xilinx Jtag
Pin Number Pin Name 설 명
1 VCC 3.3 V
2 GND Ground
3 TCK JTAG Clock
4 TDO JTAG Data Out
5 TDI JTAG Data In
6 TMS JTAG Mode Set
8.3. CN3 UP Board 콘넥터( 3.3V, 1.8V I/O) BANK 1
Num I/O BANK FPGA Num I/O BANK FPGA
2 VCC +5V 1 VCC +5V
4 VCC +5V 3 VCC +5V
6 GND Ground 5 GND Ground
8 IO_L31N BANK1 7 IO_L29N BANK1
10 IO_L31P BANK1 9 IO_L29P BANK1
12 IO_L30N BANK1 11 IO_L33N BANK1
14 IO_L30P BANK1 13 IO_L33P BANK1
16 IO_L35N BANK1 15 IO_L1N BANK1
18 IO_L35P BANK1 17 IO_L1P BANK1
20 IO_L38N BANK1 19 IO_L32N BANK1
22 IO_L38P BANK1 21 IO_L32P BANK1
24 IO_L37N BANK1 23 IO_L36N BANK1
26 IO_L37P BANK1 25 IO_L36P BANK1
28 GND 27 GND
30 IO_L34N BANK1 29 IO_L43N BANK1
32 IO_L34P BANK1 31 IO_L43P BANK1
34 IO_L44N BANK1 33 IO_L39N BANK1
36 IO_L44P BANK1 35 IO_L39P BANK1
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
14
38 IO_L45N BANK1 37 IO_L41N BANK1
40 IO_L45P BANK1 39 IO_L41P BANK1
42 IO_L61N BANK1 41 IO_L40N BANK1
44 IO_L61P BANK1 43 IO_L40P BANK1
46 IO_L46N BANK1 45 IO_L42N BANK1
48 IO_L46P BANK1 47 IO_L42P BANK1
50 GND BANK1 49 GND BANK1
52 IO_L47N BANK1 51 IO_L53N BANK1
54 IO_L47P BANK1 53 IO_L53P BANK1
56 IO_L50N BANK1 55 IO_L48N BANK1
58 IO_50P BANK1 57 IO_L48P BANK1
60 IO_L74N BANK1 59 IO_L47P BANK1
8.4. P3 ( 3.3V I/O 선택) BANK0
Num I/O BANK FPGA Num I/O BANK FPGA
1 VCC +5V 2 VCC +5V
3 VCC 3.3V 4 VCC 3.3V
5 IO_L11N BANK0 IO_L11P BANK0
7 IO_L33N BANK0 8 IO_L33P BANK0
9 IO_L34N BANK0 10 IO_L34P BANK0
11 IO_L35N BANK0 12 IO_L35P BANK0
13 IO_L36N BANK0 14 IO_L36P BANK0
15 GND 16 GND
17 IO_N37N BANK0 18 IO_L37P BANK0
19 IO_L38N BANK0 20 IO_L38P BANK0
21 IO_L39N BANK0 22 IO_L39P BANK0
23 IO_L41N BANK0 24 IO_L41P BANK0
25 IO_L50N BANK0 26 IO_L50P BANK0
27 GND 28 GND
29 IO_L62N BANK0 30 IO_L62P BANK0
31 IO_L63N BANK0 32 IO_L63P BANK0
33 IO_L64N BANK0 34 IO_L64P BANK0
35 IO_L65N BANK0 36 IO_L65P BANK0
37 IO_L66N BANK0 38 IO_L66P BANK0
39 GND 40 GND
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
15
8.5. P4 RASPBERRY CONNECTOR
Num I/O RASP
GPIO
RASP Num I/O RASP_G
PIO
RASP
1 3.3V-RAS +5V 2 VCC +5V
IO_B2_14P GPIO_2 SDA 4 VCC +5V
5 IO_B2_15P GPIO_3 SCL 6 GND
7 IO_B2_L15N GPIO_4 GCLK 8 IO_B2_N14 GPIO_14 TXD0
9 GND 10 IO_B2_P16 GPIO_15 RXD0
11 IO_L32P_R8 GPIO_17 GEN0 12 IO_B2_N16 GPIO_18 GEN1
13 IO_L46N_R7 GPIO_27 GEN2 14 GND
15 IO_L47P_N6 GPIO_22 GEN3 16 IO_L32P_T9 GPIO_23 GEN4
17 3.3V-RAS 18 IO_L32N_V9 GPIO_24 GEN5
19 IO_L47N_P6 GPIO_10 SPI_MOSI 20 GND
21 IO_L48P_R5 GPIO_9 SPI_MISO 22 IO_L40P_M8 GPIO_25 GEN6
23 IO_L48N_T5 GPIO_11 SPI_SCLK 24 IO_L40N_N8 GPIO_8 SPI_CE0
25 GND 26 IO_L41P_U8 GPIO_7 SPI_CE1
27 IO_L49P_U5 ID_SD 28 IO_L41N_V8 ID_SC
29 IO_L49N_V5 GPIO_5 30 GND
31 IO_L62P_R3 GPIO_6 32 IO_L43N_V7 GPIO_12
33 IO_L62N_T3 GPIO_13 34 GND
35 IO_L63P_T4 GPIO_19 36 IO_L44P_N7 GPIO_16
37 IO_L63N_V4 GPIO_26 38 IO_L44N_P8 GPIO_20
39 GND 40 IO_L45P_T6 GPIO_21
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
16
9. ISE Prom File(*.mcs) 만들기
9.1. Xilinx Tool을 이용한 FPGA 내용 변경 하기
Jtag tool을 이용하여 FPGA 내용을 사용자 logic으로 변경 할 수 있다
9.1.1. Bit File을 만들기
아래그림에서 Generate Programming File를 더블 클릭하면
Synthesis -> Implement -> Bitfile 생성이 되며, 개발 시 필요한 bit file이 생성된다.
9.1.2. PROM FILE 만들기
Configure Taget Device -> Generate Target PROM/ACE File 을 클릭한다.
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
17
ISE IMPACT 프로그램이 실행된다. 여기서 Create PROM File Formatter를 클릭한다.
Configure Single FPGA -> -> Auto Select PROM -> 순으로 클릭한다.
Output File Name : 생성될 file 이름
Output File Location : bit file 위치한 디렉토리
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
18
하단에 OK을 클릭한다.
OK을 누르면 Bitfile에서 생성된 file을 load한다.
또 다른 device Add을 할 창이 띄면 No 한다 -> 다음은 OK 을 누른다.
Geneare File…을 실행한다. 여기서 사용자 mcs파일이 생성되었다.
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
19
9.1.3. 생성된 Bit,mcs File 다운로드 하기
J1 콘넥터 순서: VCC, GND , TCK ,TDI .TDO, TMS
Taget보드와 jtag tool 을 연결한다.
Usb cable을 연결한다.
Boundary Scan을 클릭한다.
마우스 우측 button을 누른 후 Initialize Chain을 클릭한다.
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
20
클릭하면 우측에 XILINX IC 모양과 SPI/BPI 창이 뜬다.
SPI/BPI을 클릭한다. 클릭하면 위에서 생성된 *.MCS파일을 LOAD한다.
RASPGA보드에 W25Q64BV/CV가 실장 되어있어서 이것을 선택한다.
녹색으로 표시된 FLASH ICON을 클릭한다.
다음에 Program을 선택하여 Write을 진행하며 Write가 완료 시 성공 메시지가 표시된다.
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
22
10. Example Project
10.1. 4개의 LED와 DIP Switch 사용 예제
상태 표시 LED1, LED2 ,LED3 ,LED4
Option를 설정하기 위한 DIP SWICH SW1,SW2,SW3,SW4
예제 소스 : 제공된 프로젝트를 RAS_LED_logic.xise open 한다.
위 프로젝트를 Implement를 실행 후 bit File을 다운로드 한다.
그러면 LED가 깜박이는 것을 볼 수 있다.
10.2. RASPGA - ISE 프로젝트 실습하기
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
23
10.3. EDK 활용 Example
10.3.1. EDK사용법은 CD에 제공된 Xilinx_Embedded_Processor.pdf 파일을 참조 합니다.
제공된C/D에서 D:\RAS_EDK\\system.xmp를 더블 클릭하면 위와 같이 프로젝트가
OPEN 됩니다.
위 예제는 메모리 테스트 프로젝트 입니다. 여기에 사용자 로직 및 응용 프로그램을 코
딩하여 사용 하면 됩니다.
10.4. Picobraze 실습하기
RASPGA-EVM Manual V. 1.0 [2015-04-08]
Embedded and Logic Solution: eLogics
24
10.4.1. 명령창에서 kcpsm6.exe uart_bridge.psm을 실행한다.
제공된 소스파일이 컴파일 된다.
위와 같이 컴파일이 진행됩니다.
에러가 있으면 수정후 재 컴파일을 진행 합니다.
10.4.2. PICOBRAZE 관련 파일
Kcpsm.EXE - PICOBRAZE 어셈블리어
ROM_FORM.V - ROMFILE Template
KCPSM6.V - PICOBRAZE 소스코드
UART_BRIDGE.PSM - PICOBARZE TOP 어셈블 소스코드
i2c_routines.psm, kc705_i2c_devices.psm, soft_delays_100mhz.psm, PicoTerm_routines.psm
uart_rx6.v, uart_tx6.v
10.4.3. PICOBRAZE 실습 프로젝트 – 자료실 참고, 프로젝트는 파일은 계속 update됨