Universidad de Guadalajara

Centro Universitario de Ciencias Exactas e

Ingenierías

División de Electrónica y Computación

Departamento de Electrónica

Ingeniería en Comunicaciones y Electrónica

Diseño digital asistido por computadora

Ciclo 2015 – B

Practica 10

Gutiérrez Chávez Paul

Código: 206574262

e-mail: paulgchh@hotmail.com

TEORÍA.

Un contador asincrónico ascendente es un arreglo de flip-flops conectados en cascada. En este caso la señal de reloj se aplica sólo al primer flip-flop.

Las siguientes entradas de reloj (en los otros FF) se alimentan de la salida Q del FF anterior.

Este es el motivo por el cual este arreglo de flip-flops (este contador) se llama asincrónico, pues no todos los FF tienen la misma señal de reloj y no todos responden instantáneamente a los cambios de éste. (ver el siguiente gráfico y el diagrama temporal al final)

Al estar todas las entradas de reloj de los flip-flops (menos la del primero) conectadas a la salida Q del flip-flop anterior, este contador está configurado como contador ascendente.

La idea de este tipo de contador es "contar" la cantidad de pulsos del reloj que se aplica al primer FF.

Dependiendo de la cantidad de FF que se pongan en cascada, será la máxima cuenta a la que se pueda llegar.

- Si se tienen 2 biestables, la cuenta sólo llegará hasta 4 y se le llama un contador módulo 4.- Si se tienen 3 la cuanta será hasta 8 y se le llama contador módulo 8.- Si se tienen 4, a cuenta será hasta 16 y se le llama contador módulo 16, etc.

Una vez completada la cuanta máxima se regresa nuevamente a empezar desde cero.

Analizando en diagrama temporal se puede ver con facilidad que este es un contador ascendente.

CÓDIGO. library ieee;

use ieee.std_logic_1164.all;

entity jkc is port( vcc,clk,clear: in std_logic; s1,s2,s3,q: buffer std_logic);

end jkc;

architecture aa of jkc is--signal s1,s2,s3,s4: std_logic;

component ffjkwr

port( J,K,clk,Res: in std_logic; q: buffer std_logic);

end component ffjkwr;

--PAUL GTZbegin

u0: ffjkwr port map(vcc,vcc,clk,clear,q);u1: ffjkwr port map(vcc,vcc,q,clear,s1);u2: ffjkwr port map(vcc,vcc,s1,clear,s2);u3: ffjkwr port map(vcc,vcc,s2,clear,s3);

end aa;

CONCLUSIÓN.En los contadores asíncronos la señal de reloj no se aplica simultáneamente a todas las entradas de reloj de los biestables de los que está compuesto, sino que algunas de las salidas Q de unos biestables sirven para actuar sobre la señal de reloj de otros biestables. Esto hace que sean circuitos más sencillos que los síncronos a costa de la velocidad y de que pueden presentar fenómenos aleatorios.