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PT-EP4SGX530-1.5Copyright © 2015 Altera Corp. Pin List F1152 of 110

Bank Number VREF Pin Name/Function Optional Function(s)

Configuration Function

Dedicated Tx/Rx Channel

Emulated LVDS Output Channel F1152

Dynamic OCT Support

DQS for X4 for F1152

DQS for X8/X9 for F1152


DQS for X32/X36 for F1152 Note(1)

1A TDI TDI C29 No1A TMS TMS A33 No1A TRST TRST B34 No1A TCK TCK B33 No1A TDO TDO E29 No1A VREFB1AN0 IO PLL_L1_CLKOUT0n DIFFIO_TX_L1n DIFFOUT_L1n K26 Yes1A VREFB1AN0 IO PLL_L1_FB_CLKOUT0p DIFFIO_TX_L1p DIFFOUT_L1p L26 Yes1A VREFB1AN0 IO RDN1A DIFFIO_RX_L1n DIFFOUT_L2n F30 Yes1A VREFB1AN0 IO RUP1A DIFFIO_RX_L1p DIFFOUT_L2p F29 Yes1A VREFB1AN0 IO DIFFIO_TX_L2n DIFFOUT_L3n J27 Yes DQ1L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L2p DIFFOUT_L3p J26 Yes DQ1L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L2n DIFFOUT_L4n D30 Yes DQSn1L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L2p DIFFOUT_L4p D29 Yes DQS1L DQ1L/CQn1L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L3n DIFFOUT_L5n G28 Yes DQ1L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L3p DIFFOUT_L5p G27 Yes DQ1L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L3n DIFFOUT_L6n G30 Yes DQSn2L DQSn1L/DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L3p DIFFOUT_L6p G29 Yes DQS2L DQS1L/CQ1L DQ1L/CQn1L1A VREFB1AN0 IO DIFFIO_TX_L4n DIFFOUT_L7n K28 Yes DQ2L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L4p DIFFOUT_L7p K27 Yes DQ2L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L4n DIFFOUT_L8n H30 Yes DQ2L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L4p DIFFOUT_L8p H29 Yes DQ2L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L5n DIFFOUT_L9n M28 Yes DQ3L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L5p DIFFOUT_L9p L27 Yes DQ3L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L5n DIFFOUT_L10n J30 Yes DQSn3L DQ2L DQSn1L/DQ1L1A VREFB1AN0 IO DIFFIO_RX_L5p DIFFOUT_L10p J29 Yes DQS3L DQ2L/CQn2L DQS1L/CQ1L1A VREFB1AN0 IO DIFFIO_TX_L6n DIFFOUT_L11n M26 Yes DQ3L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L6p DIFFOUT_L11p N26 Yes DQ3L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L6n DIFFOUT_L12n K30 Yes DQSn4L DQSn2L/DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L6p DIFFOUT_L12p K29 Yes DQS4L DQS2L/CQ2L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L7n DIFFOUT_L13n M29 Yes DQ4L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L7p DIFFOUT_L13p N28 Yes DQ4L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L7n DIFFOUT_L14n L30 Yes DQ4L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L7p DIFFOUT_L14p L29 Yes DQ4L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L8n DIFFOUT_L15n P26 Yes DQ5L DQ3L1A VREFB1AN0 IO DIFFIO_TX_L8p DIFFOUT_L15p R26 Yes DQ5L DQ3L1A VREFB1AN0 IO DIFFIO_RX_L8n DIFFOUT_L16n M30 Yes DQSn5L DQ3L1A VREFB1AN0 IO DIFFIO_RX_L8p DIFFOUT_L16p N29 Yes DQS5L DQ3L/CQn3L1A VREFB1AN0 IO DIFFIO_TX_L9n DIFFOUT_L17n N25 Yes DQ5L DQ3L1A VREFB1AN0 IO DIFFIO_TX_L9p DIFFOUT_L17p N24 Yes DQ5L DQ3L1A VREFB1AN0 IO DIFFIO_RX_L9n DIFFOUT_L18n R25 Yes DQSn6L DQSn3L/DQ3L1A VREFB1AN0 IO DIFFIO_RX_L9p DIFFOUT_L18p P24 Yes DQS6L DQS3L/CQ3L1A VREFB1AN0 IO DIFFIO_TX_L10n DIFFOUT_L19n U27 Yes DQ6L DQ3L1A VREFB1AN0 IO DIFFIO_TX_L10p DIFFOUT_L19p U26 Yes DQ6L DQ3L1A VREFB1AN0 IO DIFFIO_RX_L10n DIFFOUT_L20n T30 Yes DQ6L DQ3L1A VREFB1AN0 IO DIFFIO_RX_L10p DIFFOUT_L20p T29 Yes DQ6L DQ3L1A VREFB1AN0 IO DIFFIO_TX_L11n DIFFOUT_L21n U25 Yes DQ7L1A VREFB1AN0 IO DIFFIO_TX_L11p DIFFOUT_L21p V24 Yes DQ7L1A VREFB1AN0 IO DIFFIO_RX_L11n DIFFOUT_L22n U29 Yes DQSn7L1A VREFB1AN0 IO DIFFIO_RX_L11p DIFFOUT_L22p U28 Yes DQS7L1A VREFB1AN0 IO DIFFIO_TX_L12n DIFFOUT_L23n T24 Yes DQ7L1A VREFB1AN0 IO DIFFIO_TX_L12p DIFFOUT_L23p U24 Yes DQ7L1A VREFB1AN0 IO DIFFIO_RX_L12n DIFFOUT_L24n V28 Yes1A VREFB1AN0 IO DIFFIO_RX_L12p DIFFOUT_L24p V27 Yes1C VREFB1CN0 IO DIFFIO_TX_L19n DIFFOUT_L37n W24 Yes DQ12L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_TX_L19p DIFFOUT_L37p Y24 Yes DQ12L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L19n DIFFOUT_L38n V30 Yes DQSn12L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L19p DIFFOUT_L38p V29 Yes DQS12L DQ12L/CQn12L DQ12L1C VREFB1CN0 IO DIFFIO_TX_L20n DIFFOUT_L39n AA26 Yes DQ12L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_TX_L20p DIFFOUT_L39p Y25 Yes DQ12L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L20n DIFFOUT_L40n AB30 Yes DQSn13L DQSn12L/DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L20p DIFFOUT_L40p AA29 Yes DQS13L DQS12L/CQ12L DQ12L/CQn12L1C VREFB1CN0 IO DIFFIO_TX_L21n DIFFOUT_L41n AB26 Yes DQ13L DQ12L DQ12L

Pin Information for the Stratix® IV GX EP4SGX530 DeviceVersion 1.5






Dynamic OCT Support






1C VREFB1CN0 IO DIFFIO_TX_L21p DIFFOUT_L41p AB25 Yes DQ13L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L21n DIFFOUT_L42n AB29 Yes DQ13L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L21p DIFFOUT_L42p AC29 Yes DQ13L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_TX_L22n DIFFOUT_L43n AC25 Yes DQ14L DQ13L DQ12L1C VREFB1CN0 IO DIFFIO_TX_L22p DIFFOUT_L43p AC24 Yes DQ14L DQ13L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L22n DIFFOUT_L44n AC28 Yes DQSn14L DQ13L DQSn12L/DQ12L1C VREFB1CN0 IO DIFFIO_RX_L22p DIFFOUT_L44p AB27 Yes DQS14L DQ13L/CQn13L DQS12L/CQ12L1C VREFB1CN0 IO DIFFIO_TX_L23n DIFFOUT_L45n AF27 Yes DQ14L DQ13L DQ12L1C VREFB1CN0 IO DIFFIO_TX_L23p DIFFOUT_L45p AE26 Yes DQ14L DQ13L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L23n DIFFOUT_L46n AH30 Yes DQSn15L DQSn13L/DQ13L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L23p DIFFOUT_L46p AG29 Yes DQS15L DQS13L/CQ13L DQ12L1C VREFB1CN0 IO CLKUSR DIFFIO_TX_L24n DIFFOUT_L47n AH28 Yes DQ15L DQ13L DQ12L1C VREFB1CN0 IO DIFFIO_TX_L24p DIFFOUT_L47p AG27 Yes DQ15L DQ13L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L24n DIFFOUT_L48n AJ30 Yes DQ15L DQ13L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L24p DIFFOUT_L48p AH29 Yes DQ15L DQ13L DQ12L1C VREFB1CN0 IO DATA0 DIFFIO_TX_L25n DIFFOUT_L49n AC27 Yes DQ16L DQ14L1C VREFB1CN0 IO DATA1 DIFFIO_TX_L25p DIFFOUT_L49p AC26 Yes DQ16L DQ14L1C VREFB1CN0 IO DATA2 DIFFIO_RX_L25n DIFFOUT_L50n AG30 Yes DQSn16L DQ14L1C VREFB1CN0 IO DATA3 DIFFIO_RX_L25p DIFFOUT_L50p AF29 Yes DQS16L DQ14L/CQn14L1C VREFB1CN0 IO DATA4 DIFFIO_TX_L26n DIFFOUT_L51n AD27 Yes DQ16L DQ14L1C VREFB1CN0 IO DATA5 DIFFIO_TX_L26p DIFFOUT_L51p AE27 Yes DQ16L DQ14L1C VREFB1CN0 IO DATA6 DIFFIO_RX_L26n DIFFOUT_L52n AE30 Yes DQSn17L DQSn14L/DQ14L1C VREFB1CN0 IO DATA7 DIFFIO_RX_L26p DIFFOUT_L52p AE29 Yes DQS17L DQS14L/CQ14L1C VREFB1CN0 IO INIT_DONE DIFFIO_TX_L27n DIFFOUT_L53n AE28 Yes DQ17L DQ14L1C VREFB1CN0 IO CRC_ERROR DIFFIO_TX_L27p DIFFOUT_L53p AF28 Yes DQ17L DQ14L1C VREFB1CN0 IO DEV_OE DIFFIO_RX_L27n DIFFOUT_L54n AD30 Yes DQ17L DQ14L1C VREFB1CN0 IO DEV_CLRn DIFFIO_RX_L27p DIFFOUT_L54p AD29 Yes DQ17L DQ14L1C VREFB1CN0 IO PLL_L2_CLKOUT0n DIFFIO_TX_L28n DIFFOUT_L55n AK30 No1C VREFB1CN0 IO PLL_L2_FB_CLKOUT0p DIFFIO_TX_L28p DIFFOUT_L55p AJ29 No1C VREFB1CN0 IO CLK0n DIFFIO_RX_L28n DIFFOUT_L56n AL30 No1C VREFB1CN0 IO CLK0p DIFFIO_RX_L28p DIFFOUT_L56p AK29 No1C VREFB1CN0 CLK1n CLK1n AM34 No1C VREFB1CN0 CLK1p CLK1p AM33 No

nCONFIG nCONFIG AL31 NonSTATUS nSTATUS AL32 NoCONF_DONE CONF_DONE AK32 NoPORSEL AP33 NonCE nCE AN33 No

3A VREFB3AN0 IO DIFFOUT_B1n AM31 Yes DQ1B DQ1B DQ1B DQ1B3A VREFB3AN0 IO DIFFOUT_B1p AP32 Yes DQ1B DQ1B DQ1B DQ1B3A VREFB3AN0 IO RDN3A DIFFIO_RX_B1n DIFFOUT_B2n AP31 Yes DQSn1B DQ1B DQ1B DQ1B3A VREFB3AN0 IO RUP3A DIFFIO_RX_B1p DIFFOUT_B2p AP30 Yes DQS1B DQ1B/CQn1B DQ1B DQ1B3A VREFB3AN0 IO DIFFOUT_B3n AN32 Yes DQ1B DQ1B DQ1B DQ1B3A VREFB3AN0 IO DIFFOUT_B3p AN30 Yes DQ1B DQ1B DQ1B DQ1B3A VREFB3AN0 IO DIFFIO_RX_B2n DIFFOUT_B4n AP29 Yes DQSn2B DQSn1B/DQ1B DQ1B DQ1B3A VREFB3AN0 IO DIFFIO_RX_B2p DIFFOUT_B4p AN29 Yes DQS2B DQS1B/CQ1B DQ1B/CQn1B DQ1B3A VREFB3AN0 IO DIFFOUT_B5n AP28 Yes DQ2B DQ1B DQ1B DQ1B3A VREFB3AN0 IO DIFFOUT_B5p AP26 Yes DQ2B DQ1B DQ1B DQ1B3A VREFB3AN0 IO DIFFIO_RX_B3n DIFFOUT_B6n AP27 Yes DQ2B DQ1B DQ1B DQ1B3A VREFB3AN0 IO DIFFIO_RX_B3p DIFFOUT_B6p AN27 Yes DQ2B DQ1B DQ1B DQ1B3A VREFB3AN0 IO DIFFOUT_B7n AM29 Yes DQ3B DQ2B DQ1B DQ1B3A VREFB3AN0 IO DIFFOUT_B7p AM30 Yes DQ3B DQ2B DQ1B DQ1B3A VREFB3AN0 IO DIFFIO_RX_B4n DIFFOUT_B8n AN26 Yes DQSn3B DQ2B DQSn1B/DQ1B DQ1B3A VREFB3AN0 IO DIFFIO_RX_B4p DIFFOUT_B8p AM26 Yes DQS3B DQ2B/CQn2B DQS1B/CQ1B DQ1B3A VREFB3AN0 IO DIFFOUT_B9n AL28 Yes DQ3B DQ2B DQ1B DQ1B3A VREFB3AN0 IO DIFFOUT_B9p AM28 Yes DQ3B DQ2B DQ1B DQ1B3A VREFB3AN0 IO DIFFIO_RX_B5n DIFFOUT_B10n AM25 Yes DQSn4B DQSn2B/DQ2B DQ1B DQ1B3A VREFB3AN0 IO DIFFIO_RX_B5p DIFFOUT_B10p AL25 Yes DQS4B DQS2B/CQ2B DQ1B DQ1B/CQn1B3A VREFB3AN0 IO DIFFOUT_B11n AL27 Yes DQ4B DQ2B DQ1B DQ1B3A VREFB3AN0 IO DIFFOUT_B11p AL26 Yes DQ4B DQ2B DQ1B DQ1B3A VREFB3AN0 IO DIFFIO_RX_B6n DIFFOUT_B12n AK27 Yes DQ4B DQ2B DQ1B DQ1B3A VREFB3AN0 IO DIFFIO_RX_B6p DIFFOUT_B12p AJ27 Yes DQ4B DQ2B DQ1B DQ1B






Dynamic OCT Support






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Dynamic OCT Support






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Dynamic OCT Support






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GND B28 NoGND B31 NoGND C34 NoGND C33 NoGND D33 NoGND D32 NoGND D31 NoGND E34 NoGND E33 NoGND F32 NoGND F31 NoGND G34 NoGND G33 NoGND H32 NoGND H31 NoGND J34 NoGND J33 NoGND K32 NoGND K31 NoGND L34 NoGND L33 NoGND M32 NoGND M31 NoGND N34 NoGND N33 NoGND P32 NoGND P31 NoGND P29 NoGND P27 NoGND R34 NoGND R33 NoGND T32 NoGND T31 NoGND T28 NoGND U34 NoGND U33 NoGND V32 NoGND V31 NoGND W34 NoGND W33 NoGND W29 NoGND W27 NoGND Y32 NoGND Y31 NoGND AA34 NoGND AA33 NoGND AA28 NoGND AB32 NoGND AB31 NoGND AC34 NoGND AC33 NoGND AD32 NoGND AD31 NoGND AE34 NoGND AE33 NoGND AF32 NoGND AF31 NoGND AG34 NoGND AG33 NoGND AH32 NoGND AH31 NoGND AJ34 No






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GND AJ33 NoGND AK33 NoGND AL34 NoGND AL33 NoGND C2 NoGND C1 NoGND D4 NoGND D3 NoGND D2 NoGND E2 NoGND E1 NoGND F4 NoGND F3 NoGND G2 NoGND G1 NoGND H4 NoGND H3 NoGND J2 NoGND J1 NoGND K4 NoGND K3 NoGND L2 NoGND L1 NoGND M4 NoGND M3 NoGND N2 NoGND N1 NoGND P8 NoGND P6 NoGND P4 NoGND P3 NoGND R2 NoGND R1 NoGND T7 NoGND T4 NoGND T3 NoGND U2 NoGND U1 NoGND V4 NoGND V3 NoGND W8 NoGND W6 NoGND W2 NoGND W1 NoGND Y4 NoGND Y3 NoGND AA7 NoGND AA2 NoGND AA1 NoGND AB4 NoGND AB3 NoGND AC2 NoGND AC1 NoGND AD4 NoGND AD3 NoGND AE2 NoGND AE1 NoGND AF4 NoGND AF3 NoGND AG2 NoGND AG1 NoGND AH4 No






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GND AH3 NoGND AJ2 NoGND AJ1 NoGND AK2 NoGND AL2 NoGND AL1 NoVCC U17 NoVCC AA15 NoVCC AA21 NoVCC Y14 NoVCC Y16 NoVCC Y18 NoVCC Y20 NoVCC W15 NoVCC W17 NoVCC W19 NoVCC W21 NoVCC V14 NoVCC V16 NoVCC V18 NoVCC V20 NoVCC U15 NoVCC U19 NoVCC T16 NoVCC T18 NoVCC T20 NoVCC R15 NoVCC R17 NoVCC R19 NoVCC P20 NoVCC P18 NoVCC AA17 NoVCC AA19 NoVCC U21 NoVCC T14 NoVCC R21 NoVCC P14 NoVCC P16 NoVCC AA27 NoVCC Y27 NoVCC T27 NoVCC R27 NoVCC AA8 NoVCC Y8 NoVCC T8 NoVCC R8 NoVCCPT Y22 NoVCCPT W23 NoVCCPT AJ18 NoVCCPT W13 NoVCCPT W12 NoVCCPT F18 NoDNU V17 NoVCCPGM AL29 NoVCCPGM AL6 NoTEMPDIODEn A2 NoTEMPDIODEp B1 NoVCC_CLKIN3C AH18 NoVCC_CLKIN4C AH17 NoVCC_CLKIN7C G17 NoVCC_CLKIN8C G18 NoVCCBAT H8 No






Dynamic OCT Support






VCCA_PLL_B1 AF18 NoVCCA_PLL_B2 AF17 NoVCCA_PLL_L2 V23 NoVCCA_PLL_R2 V12 NoVCCA_PLL_T1 J18 NoVCCA_PLL_T2 J17 NoVCCD_PLL_B1 AG18 NoVCCD_PLL_B2 AG17 NoVCCD_PLL_L2 U23 NoVCCD_PLL_R2 U12 NoVCCD_PLL_T1 H18 NoVCCD_PLL_T2 H17 NoVCCIO1A T26 NoVCCIO1A P30 NoVCCIO1A M27 NoVCCIO1A J28 NoVCCIO1A E30 NoVCCIO1C AJ28 NoVCCIO1C AF30 NoVCCIO1C AD26 NoVCCIO1C Y30 NoVCCIO3A AM27 NoVCCIO3A AM32 NoVCCIO3A AJ25 NoVCCIO3A AE24 NoVCCIO3B AM24 NoVCCIO3B AE21 NoVCCIO3C AP19 NoVCCIO3C AJ21 NoVCCIO3C AE18 NoVCCIO4A AM3 NoVCCIO4A AM8 NoVCCIO4A AJ10 NoVCCIO4A AE11 NoVCCIO4B AM11 NoVCCIO4B AE14 NoVCCIO4C AP16 NoVCCIO4C AJ14 NoVCCIO4C AE17 NoVCCIO6A E5 NoVCCIO6A T9 NoVCCIO6A P5 NoVCCIO6A M8 NoVCCIO6A J7 NoVCCIO6C Y5 NoVCCIO6C AJ7 NoVCCIO6C AF5 NoVCCIO6C AD9 NoVCCIO7A K11 NoVCCIO7A F10 NoVCCIO7A C3 NoVCCIO7A C8 NoVCCIO7B K14 NoVCCIO7B C11 NoVCCIO7C K17 NoVCCIO7C F14 NoVCCIO7C A16 NoVCCIO8A K24 NoVCCIO8A F25 NoVCCIO8A C27 NoVCCIO8A C32 NoVCCIO8B K21 No






Dynamic OCT Support






VCCIO8B C24 NoVCCIO8C K18 NoVCCIO8C F21 NoVCCIO8C A19 NoVCCPD1A M25 NoVCCPD1C V22 NoVCCPD3A AB22 NoVCCPD3B AB20 NoVCCPD3C AB18 NoVCCPD4A AA13 NoVCCPD4B AB14 NoVCCPD4C AB16 NoVCCPD6A M10 NoVCCPD6C U13 NoVCCPD7A N13 NoVCCPD7B N15 NoVCCPD7C N17 NoVCCPD8A P22 NoVCCPD8B N21 NoVCCPD8C N19 No

1A VREFB1AN0 VREFB1AN0 VREFB1AN0 N27 No1C VREFB1CN0 VREFB1CN0 VREFB1CN0 V25 No3A VREFB3AN0 VREFB3AN0 VREFB3AN0 AH26 No3B VREFB3BN0 VREFB3BN0 VREFB3BN0 AH23 No3C VREFB3CN0 VREFB3CN0 VREFB3CN0 AH20 No4A VREFB4AN0 VREFB4AN0 VREFB4AN0 AH9 No4B VREFB4BN0 VREFB4BN0 VREFB4BN0 AH12 No4C VREFB4CN0 VREFB4CN0 VREFB4CN0 AH15 No6A VREFB6AN0 VREFB6AN0 VREFB6AN0 N8 No6C VREFB6CN0 VREFB6CN0 VREFB6CN0 V10 No7A VREFB7AN0 VREFB7AN0 VREFB7AN0 G9 No7B VREFB7BN0 VREFB7BN0 VREFB7BN0 G12 No7C VREFB7CN0 VREFB7CN0 VREFB7CN0 G15 No8A VREFB8AN0 VREFB8AN0 VREFB8AN0 G26 No8B VREFB8BN0 VREFB8BN0 VREFB8BN0 G23 No8C VREFB8CN0 VREFB8CN0 VREFB8CN0 G20 No

NC C30 NoNC AN34 NoNC AF9 NoNC B2 NoNC AJ32 NoNC AJ31 NoNC AJ4 NoNC AJ3 NoNC AB11 NoNC AB24 NoNC AA11 NoNC AA12 NoNC AA23 NoNC AA24 NoNC Y12 NoNC Y23 NoNC T12 NoNC T22 NoNC T23 NoNC R11 NoNC R12 NoNC R13 NoNC R23 NoNC R24 NoVCCAUX F28 NoVCCAUX AH27 No






Dynamic OCT Support






VCCAUX AH8 NoVCCAUX F7 NoVCCA_L U30 NoVCCA_L AC30 NoVCCA_R U5 NoVCCA_R AC5 NoVCCH_GXBL0 Y29 NoVCCH_GXBL1 R29 NoVCCH_GXBR0 Y6 NoVCCH_GXBR1 R6 NoVCCL_GXBL0 W28 NoVCCL_GXBL0 Y28 NoVCCL_GXBL1 P28 NoVCCL_GXBL1 R28 NoVCCL_GXBR0 W7 NoVCCL_GXBR0 Y7 NoVCCL_GXBR1 P7 NoVCCL_GXBR1 R7 NoVCCR_L N30 NoVCCR_L W30 NoVCCR_R N5 NoVCCR_R W5 NoVCCT_L R30 NoVCCT_L AA30 NoVCCT_R R5 NoVCCT_R AA5 NoVCCHIP_L V26 NoVCCHIP_L W26 NoVCCHIP_L Y26 NoVCCHIP_R V9 NoVCCHIP_R W9 NoVCCHIP_R Y9 NoRREF_L0 AK34 NoRREF_L1 D34 NoRREF_R0 AK1 NoRREF_R1 D1 No

Notes:1. Altera's external memory interface IPs do not support placement of the BWSn pins outside the DQS/DQ group adjacent to the x32/x36 DQS/DQ groups where the write data pins reside. When using x32/x36 DQS/DQ groups that have 40 pins, BWSn inputs are not supported. However, if you are not using Altera's memory interface IPs and you are using x32/x36 DQS/DQ groups that have 40 pins, you can place the BWSn pins in a separate ×4 DQS/DQ group adjacent to the x32/x36 DQS/DQ group where the write data pins reside.






Dynamic OCT Support





1A TDI TDI J29 No1A TMS TMS N27 No1A TRST TRST A32 No1A TCK TCK G30 No1A TDO TDO F30 No1A VREFB1AN0 IO PLL_L1_CLKOUT0n DIFFIO_TX_L1n DIFFOUT_L1n K29 Yes1A VREFB1AN0 IO PLL_L1_FB_CLKOUT0p DIFFIO_TX_L1p DIFFOUT_L1p L29 Yes1A VREFB1AN0 IO RDN1A DIFFIO_RX_L1n DIFFOUT_L2n C34 Yes1A VREFB1AN0 IO RUP1A DIFFIO_RX_L1p DIFFOUT_L2p D34 Yes1A VREFB1AN0 IO DIFFIO_TX_L2n DIFFOUT_L3n J30 Yes DQ1L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L2p DIFFOUT_L3p K30 Yes DQ1L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L2n DIFFOUT_L4n C31 Yes DQSn1L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L2p DIFFOUT_L4p D31 Yes DQS1L DQ1L/CQn1L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L3n DIFFOUT_L5n M28 Yes DQ1L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L3p DIFFOUT_L5p N28 Yes DQ1L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L3n DIFFOUT_L6n C35 Yes DQSn2L DQSn1L/DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L3p DIFFOUT_L6p D35 Yes DQS2L DQS1L/CQ1L DQ1L/CQn1L1A VREFB1AN0 IO DIFFIO_TX_L4n DIFFOUT_L7n H32 Yes DQ2L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L4p DIFFOUT_L7p J32 Yes DQ2L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L4n DIFFOUT_L8n B32 Yes DQ2L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L4p DIFFOUT_L8p C32 Yes DQ2L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L5n DIFFOUT_L9n M31 Yes DQ3L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L5p DIFFOUT_L9p N31 Yes DQ3L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L5n DIFFOUT_L10n C33 Yes DQSn3L DQ2L DQSn1L/DQ1L1A VREFB1AN0 IO DIFFIO_RX_L5p DIFFOUT_L10p D33 Yes DQS3L DQ2L/CQn2L DQS1L/CQ1L1A VREFB1AN0 IO DIFFIO_TX_L6n DIFFOUT_L11n M30 Yes DQ3L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L6p DIFFOUT_L11p N30 Yes DQ3L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L6n DIFFOUT_L12n G31 Yes DQSn4L DQSn2L/DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L6p DIFFOUT_L12p H31 Yes DQS4L DQS2L/CQ2L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L7n DIFFOUT_L13n M29 Yes DQ4L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L7p DIFFOUT_L13p N29 Yes DQ4L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L7n DIFFOUT_L14n E31 Yes DQ4L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L7p DIFFOUT_L14p F31 Yes DQ4L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L8n DIFFOUT_L15n K31 Yes DQ5L DQ3L1A VREFB1AN0 IO DIFFIO_TX_L8p DIFFOUT_L15p L31 Yes DQ5L DQ3L1A VREFB1AN0 IO DIFFIO_RX_L8n DIFFOUT_L16n E32 Yes DQSn5L DQ3L1A VREFB1AN0 IO DIFFIO_RX_L8p DIFFOUT_L16p F32 Yes DQS5L DQ3L/CQn3L1A VREFB1AN0 IO DIFFIO_TX_L9n DIFFOUT_L17n R28 Yes DQ5L DQ3L1A VREFB1AN0 IO DIFFIO_TX_L9p DIFFOUT_L17p T28 Yes DQ5L DQ3L1A VREFB1AN0 IO DIFFIO_RX_L9n DIFFOUT_L18n E34 Yes DQSn6L DQSn3L/DQ3L1A VREFB1AN0 IO DIFFIO_RX_L9p DIFFOUT_L18p F34 Yes DQS6L DQS3L/CQ3L1A VREFB1AN0 IO DIFFIO_TX_L10n DIFFOUT_L19n R27 Yes DQ6L DQ3L1A VREFB1AN0 IO DIFFIO_TX_L10p DIFFOUT_L19p T27 Yes DQ6L DQ3L1A VREFB1AN0 IO DIFFIO_RX_L10n DIFFOUT_L20n F35 Yes DQ6L DQ3L1A VREFB1AN0 IO DIFFIO_RX_L10p DIFFOUT_L20p G35 Yes DQ6L DQ3L1A VREFB1AN0 IO DIFFIO_TX_L11n DIFFOUT_L21n J33 Yes DQ7L1A VREFB1AN0 IO DIFFIO_TX_L11p DIFFOUT_L21p K32 Yes DQ7L1A VREFB1AN0 IO DIFFIO_RX_L11n DIFFOUT_L22n F33 Yes DQSn7L1A VREFB1AN0 IO DIFFIO_RX_L11p DIFFOUT_L22p G33 Yes DQS7L1A VREFB1AN0 IO DIFFIO_TX_L12n DIFFOUT_L23n P29 Yes DQ7L1A VREFB1AN0 IO DIFFIO_TX_L12p DIFFOUT_L23p R29 Yes DQ7L1A VREFB1AN0 IO DIFFIO_RX_L12n DIFFOUT_L24n H35 Yes1A VREFB1AN0 IO DIFFIO_RX_L12p DIFFOUT_L24p H34 Yes1C VREFB1CN0 IO DIFFIO_TX_L19n DIFFOUT_L37n L32 Yes DQ12L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_TX_L19p DIFFOUT_L37p M32 Yes DQ12L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L19n DIFFOUT_L38n J35 Yes DQSn12L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L19p DIFFOUT_L38p J34 Yes DQS12L DQ12L/CQn12L DQ12L1C VREFB1CN0 IO DIFFIO_TX_L20n DIFFOUT_L39n P32 Yes DQ12L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_TX_L20p DIFFOUT_L39p P31 Yes DQ12L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L20n DIFFOUT_L40n K35 Yes DQSn13L DQSn12L/DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L20p DIFFOUT_L40p K34 Yes DQS13L DQS12L/CQ12L DQ12L/CQn12L1C VREFB1CN0 IO DIFFIO_TX_L21n DIFFOUT_L41n T31 Yes DQ13L DQ12L DQ12L







Dynamic OCT Support






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Dynamic OCT Support






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Dynamic OCT Support






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Dynamic OCT Support






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Dynamic OCT Support






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Dynamic OCT Support






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Dynamic OCT Support






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QR1 GXB_CMUTX_R2n Y3 NoQR1 GXB_CMUTX_R2p Y4 NoQR1 REFCLK_R3n,GXB_CMURX_R3n W1 NoQR1 REFCLK_R3p,GXB_CMURX_R3p W2 NoQR1 GXB_CMUTX_R3n V3 NoQR1 GXB_CMUTX_R3p V4 NoQR1 GXB_RX_R6n U1 NoQR1 GXB_RX_R6p U2 NoQR1 GXB_TX_R6n T3 NoQR1 GXB_TX_R6p T4 NoQR1 GXB_RX_R7n R1 NoQR1 GXB_RX_R7p R2 NoQR1 GXB_TX_R7n P3 NoQR1 GXB_TX_R7p P4 NoQR2 GXB_RX_R8n N1 NoQR2 GXB_RX_R8p N2 NoQR2 GXB_TX_R8n M3 NoQR2 GXB_TX_R8p M4 NoQR2 GXB_RX_R9n L1 NoQR2 GXB_RX_R9p L2 NoQR2 GXB_TX_R9n K3 NoQR2 GXB_TX_R9p K4 NoQR2 REFCLK_R4n,GXB_CMURX_R4n J1 NoQR2 REFCLK_R4p,GXB_CMURX_R4p J2 NoQR2 GXB_CMUTX_R4n H3 NoQR2 GXB_CMUTX_R4p H4 NoQR2 REFCLK_R5n,GXB_CMURX_R5n G1 NoQR2 REFCLK_R5p,GXB_CMURX_R5p G2 NoQR2 GXB_CMUTX_R5n F3 NoQR2 GXB_CMUTX_R5p F4 NoQR2 GXB_RX_R10n E1 NoQR2 GXB_RX_R10p E2 NoQR2 GXB_TX_R10n D3 NoQR2 GXB_TX_R10p D4 NoQR2 GXB_RX_R11n C1 NoQR2 GXB_RX_R11p C2 NoQR2 GXB_TX_R11n B3 NoQR2 GXB_TX_R11p B4 No

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VCC AF32 NoVCC AE32 NoVCC AB32 NoVCC AA32 NoVCC V32 NoVCC U32 NoVCC AF8 NoVCC AE8 NoVCC AB8 NoVCC AA8 NoVCC V8 NoVCC U8 NoVCCPT AA27 NoVCCPT AA26 NoVCCPT AM20 NoVCCPT Y13 NoVCCPT AA12 NoVCCPT H20 NoDNU AA20 NoVCCPGM AK28 NoVCCPGM AK12 NoTEMPDIODEn E11 NoTEMPDIODEp A9 NoVCC_CLKIN3C AK21 NoVCC_CLKIN4C AK18 NoVCC_CLKIN7C K18 NoVCC_CLKIN8C K21 NoVCCBAT K11 NoVCCA_PLL_B1 AL20 NoVCCA_PLL_B2 AL19 NoVCCA_PLL_L2 Y29 NoVCCA_PLL_L3 AA29 NoVCCA_PLL_R2 Y10 NoVCCA_PLL_R3 AA10 NoVCCA_PLL_T1 J20 NoVCCA_PLL_T2 J19 NoVCCD_PLL_B1 AK20 NoVCCD_PLL_B2 AK19 NoVCCD_PLL_L2 Y28 NoVCCD_PLL_L3 AA28 NoVCCD_PLL_R2 Y11 NoVCCD_PLL_R3 AA11 NoVCCD_PLL_T1 K20 NoVCCD_PLL_T2 K19 NoVCCIO1A J31 NoVCCIO1A G32 NoVCCIO1A G34 NoVCCIO1A E35 NoVCCIO1A D32 NoVCCIO1C AA30 NoVCCIO1C T29 NoVCCIO1C N32 NoVCCIO1C K33 NoVCCIO2A AT35 NoVCCIO2A AP31 NoVCCIO2A AM32 NoVCCIO2A AJ28 NoVCCIO2A AG26 NoVCCIO2C AL33 NoVCCIO2C AH31 NoVCCIO2C AG33 NoVCCIO2C AF31 No






Dynamic OCT Support






VCCIO3A AU30 NoVCCIO3A AR29 NoVCCIO3A AL26 NoVCCIO3A AH25 NoVCCIO3B AR26 NoVCCIO3B AG23 NoVCCIO3C AW24 NoVCCIO3C AK22 NoVCCIO3C AH21 NoVCCIO4A AU13 NoVCCIO4A AP12 NoVCCIO4A AK15 NoVCCIO4A AH15 NoVCCIO4B AW15 NoVCCIO4B AJ17 NoVCCIO4C AW17 NoVCCIO4C AU21 NoVCCIO4C AJ19 NoVCCIO5A AW9 NoVCCIO5A AR7 NoVCCIO5A AR10 NoVCCIO5A AN8 NoVCCIO5A AK10 NoVCCIO5C AL7 NoVCCIO5C AJ8 NoVCCIO5C AH7 NoVCCIO5C AE9 NoVCCIO6A M9 NoVCCIO6A H8 NoVCCIO6A E5 NoVCCIO6A E8 NoVCCIO6A B8 NoVCCIO6C V13 NoVCCIO6C T11 NoVCCIO6C P10 NoVCCIO6C H5 NoVCCIO7A M15 NoVCCIO7A J14 NoVCCIO7A D12 NoVCCIO7A A12 NoVCCIO7B L17 NoVCCIO7B A15 NoVCCIO7C M18 NoVCCIO7C E19 NoVCCIO7C C21 NoVCCIO8A M26 NoVCCIO8A J28 NoVCCIO8A D30 NoVCCIO8A A30 NoVCCIO8B K25 NoVCCIO8B E26 NoVCCIO8C L22 NoVCCIO8C F22 NoVCCIO8C C23 NoVCCPD1A U27 NoVCCPD1C W27 NoVCCPD2A AB26 NoVCCPD2C Y26 NoVCCPD3A AD24 NoVCCPD3B AD22 NoVCCPD3C AD20 NoVCCPD4A AD14 No






Dynamic OCT Support






VCCPD4B AD16 NoVCCPD4C AD18 NoVCCPD5A AC13 NoVCCPD5C AA13 NoVCCPD6A U13 NoVCCPD6C W13 NoVCCPD7A R15 NoVCCPD7B R17 NoVCCPD7C R19 NoVCCPD8A R25 NoVCCPD8B R23 NoVCCPD8C R21 No

1A VREFB1AN0 VREFB1AN0 VREFB1AN0 P28 No1C VREFB1CN0 VREFB1CN0 VREFB1CN0 U29 No2A VREFB2AN0 VREFB2AN0 VREFB2AN0 AF28 No2C VREFB2CN0 VREFB2CN0 VREFB2CN0 AB29 No3A VREFB3AN0 VREFB3AN0 VREFB3AN0 AN28 No3B VREFB3BN0 VREFB3BN0 VREFB3BN0 AL24 No3C VREFB3CN0 VREFB3CN0 VREFB3CN0 AP22 No4A VREFB4AN0 VREFB4AN0 VREFB4AN0 AN12 No4B VREFB4BN0 VREFB4BN0 VREFB4BN0 AM16 No4C VREFB4CN0 VREFB4CN0 VREFB4CN0 AL18 No5A VREFB5AN0 VREFB5AN0 VREFB5AN0 AG11 No5C VREFB5CN0 VREFB5CN0 VREFB5CN0 AD11 No6A VREFB6AN0 VREFB6AN0 VREFB6AN0 P11 No6C VREFB6CN0 VREFB6CN0 VREFB6CN0 U11 No7A VREFB7AN0 VREFB7AN0 VREFB7AN0 G12 No7B VREFB7BN0 VREFB7BN0 VREFB7BN0 H16 No7C VREFB7CN0 VREFB7CN0 VREFB7CN0 E20 No8A VREFB8AN0 VREFB8AN0 VREFB8AN0 F29 No8B VREFB8BN0 VREFB8BN0 VREFB8BN0 H25 No8C VREFB8CN0 VREFB8CN0 VREFB8CN0 J21 No

NC L28 NoNC AM28 NoNC AK11 NoNC F11 NoNC AV36 NoNC AU35 NoNC AU5 NoNC AV4 NoNC AD17 NoNC R16 NoNC R26 NoVCCAUX H29 NoVCCAUX AL28 NoVCCAUX AL12 NoVCCAUX G11 NoVCCA_L M35 NoVCCA_L AF35 NoVCCA_R M5 NoVCCA_R AF5 NoVCCH_GXBL0 AE34 NoVCCH_GXBL1 AA34 NoVCCH_GXBL2 U34 NoVCCH_GXBR0 AE6 NoVCCH_GXBR1 AA6 NoVCCH_GXBR2 U6 NoVCCL_GXBL0 AD33 NoVCCL_GXBL0 AE33 NoVCCL_GXBL1 Y33 NoVCCL_GXBL1 AA33 NoVCCL_GXBL2 T33 No






Dynamic OCT Support






VCCL_GXBL2 U33 NoVCCL_GXBR0 AD7 NoVCCL_GXBR0 AE7 NoVCCL_GXBR1 Y7 NoVCCL_GXBR1 AA7 NoVCCL_GXBR2 T7 NoVCCL_GXBR2 U7 NoVCCR_L T35 NoVCCR_L Y35 NoVCCR_L AD35 NoVCCR_R T5 NoVCCR_R Y5 NoVCCR_R AD5 NoVCCT_L P35 NoVCCT_L V35 NoVCCT_L AB35 NoVCCT_R P5 NoVCCT_R V5 NoVCCT_R AB5 NoVCCHIP_L W31 NoVCCHIP_L Y31 NoVCCHIP_L AA31 NoVCCHIP_R W9 NoVCCHIP_R Y9 NoVCCHIP_R AA9 NoRREF_L0 AW38 NoRREF_L1 A34 NoRREF_R0 AW2 NoRREF_R1 A6 No







Dynamic OCT Support



DQS for X16/X18 for FF1760


1A TDI TDI A38 No1A TMS TMS B38 No1A TRST TRST A41 No1A TCK TCK A40 No1A TDO TDO B40 No1A VREFB1AN0 PLL_L1_CLKn PLL_L1_CLKn C38 No1A VREFB1AN0 PLL_L1_CLKp PLL_L1_CLKp B37 No1A VREFB1AN0 IO PLL_L1_CLKOUT0n DIFFIO_TX_L1n DIFFOUT_L1n M32 Yes1A VREFB1AN0 IO PLL_L1_FB_CLKOUT0p DIFFIO_TX_L1p DIFFOUT_L1p M31 Yes1A VREFB1AN0 IO RDN1A DIFFIO_RX_L1n DIFFOUT_L2n D38 Yes1A VREFB1AN0 IO RUP1A DIFFIO_RX_L1p DIFFOUT_L2p C37 Yes1A VREFB1AN0 IO DIFFIO_TX_L2n DIFFOUT_L3n H35 Yes DQ1L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L2p DIFFOUT_L3p J35 Yes DQ1L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L2n DIFFOUT_L4n N34 Yes DQSn1L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L2p DIFFOUT_L4p P34 Yes DQS1L DQ1L/CQn1L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L3n DIFFOUT_L5n K35 Yes DQ1L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L3p DIFFOUT_L5p L34 Yes DQ1L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L3n DIFFOUT_L6n E38 Yes DQSn2L DQSn1L/DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L3p DIFFOUT_L6p E37 Yes DQS2L DQS1L/CQ1L DQ1L/CQn1L1A VREFB1AN0 IO DIFFIO_TX_L4n DIFFOUT_L7n K34 Yes DQ2L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L4p DIFFOUT_L7p K33 Yes DQ2L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L4n DIFFOUT_L8n F36 Yes DQ2L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L4p DIFFOUT_L8p G36 Yes DQ2L DQ1L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L5n DIFFOUT_L9n P32 Yes DQ3L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L5p DIFFOUT_L9p R32 Yes DQ3L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L5n DIFFOUT_L10n F38 Yes DQSn3L DQ2L DQSn1L/DQ1L1A VREFB1AN0 IO DIFFIO_RX_L5p DIFFOUT_L10p F37 Yes DQS3L DQ2L/CQn2L DQS1L/CQ1L1A VREFB1AN0 IO DIFFIO_TX_L6n DIFFOUT_L11n R33 Yes DQ3L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L6p DIFFOUT_L11p T32 Yes DQ3L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L6n DIFFOUT_L12n H34 Yes DQSn4L DQSn2L/DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L6p DIFFOUT_L12p G33 Yes DQS4L DQS2L/CQ2L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L7n DIFFOUT_L13n N31 Yes DQ4L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L7p DIFFOUT_L13p P31 Yes DQ4L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L7n DIFFOUT_L14n G35 Yes DQ4L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_RX_L7p DIFFOUT_L14p G34 Yes DQ4L DQ2L DQ1L1A VREFB1AN0 IO DIFFIO_TX_L8n DIFFOUT_L15n N33 Yes DQ5L DQ3L1A VREFB1AN0 IO DIFFIO_TX_L8p DIFFOUT_L15p N32 Yes DQ5L DQ3L1A VREFB1AN0 IO DIFFIO_RX_L8n DIFFOUT_L16n E35 Yes DQSn5L DQ3L1A VREFB1AN0 IO DIFFIO_RX_L8p DIFFOUT_L16p F34 Yes DQS5L DQ3L/CQn3L1A VREFB1AN0 IO DIFFIO_TX_L9n DIFFOUT_L17n R31 Yes DQ5L DQ3L1A VREFB1AN0 IO DIFFIO_TX_L9p DIFFOUT_L17p T31 Yes DQ5L DQ3L1A VREFB1AN0 IO DIFFIO_RX_L9n DIFFOUT_L18n K36 Yes DQSn6L DQSn3L/DQ3L1A VREFB1AN0 IO DIFFIO_RX_L9p DIFFOUT_L18p L35 Yes DQS6L DQS3L/CQ3L1A VREFB1AN0 IO DIFFIO_TX_L10n DIFFOUT_L19n T29 Yes DQ6L DQ3L1A VREFB1AN0 IO DIFFIO_TX_L10p DIFFOUT_L19p T28 Yes DQ6L DQ3L1A VREFB1AN0 IO DIFFIO_RX_L10n DIFFOUT_L20n H38 Yes DQ6L DQ3L1A VREFB1AN0 IO DIFFIO_RX_L10p DIFFOUT_L20p H37 Yes DQ6L DQ3L1A VREFB1AN0 IO DIFFIO_TX_L11n DIFFOUT_L21n M35 Yes DQ7L1A VREFB1AN0 IO DIFFIO_TX_L11p DIFFOUT_L21p M34 Yes DQ7L1A VREFB1AN0 IO DIFFIO_RX_L11n DIFFOUT_L22n G38 Yes DQSn7L1A VREFB1AN0 IO DIFFIO_RX_L11p DIFFOUT_L22p G37 Yes DQS7L1A VREFB1AN0 IO DIFFIO_TX_L12n DIFFOUT_L23n U31 Yes DQ7L1A VREFB1AN0 IO DIFFIO_TX_L12p DIFFOUT_L23p T30 Yes DQ7L1A VREFB1AN0 IO DIFFIO_RX_L12n DIFFOUT_L24n J38 Yes1A VREFB1AN0 IO DIFFIO_RX_L12p DIFFOUT_L24p J37 Yes1C VREFB1CN0 IO DIFFIO_TX_L19n DIFFOUT_L37n R35 Yes DQ12L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_TX_L19p DIFFOUT_L37p R34 Yes DQ12L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L19n DIFFOUT_L38n K38 Yes DQSn12L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L19p DIFFOUT_L38p K37 Yes DQS12L DQ12L/CQn12L DQ12L1C VREFB1CN0 IO DIFFIO_TX_L20n DIFFOUT_L39n V32 Yes DQ12L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_TX_L20p DIFFOUT_L39p V31 Yes DQ12L DQ12L DQ12L1C VREFB1CN0 IO DIFFIO_RX_L20n DIFFOUT_L40n L38 Yes DQSn13L DQSn12L/DQ12L DQ12L







Dynamic OCT Support






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Dynamic OCT Support






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Dynamic OCT Support






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Dynamic OCT Support






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nIO_PULLUP nIO_PULLUP BB3 NonCEO nCEO AY5 NoDCLK DCLK AY4 NonCSO nCSO BA4 NoASDO ASDO BA5 No

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Dynamic OCT Support






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Dynamic OCT Support






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Dynamic OCT Support






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VCC AF28 NoVCC AF36 NoVCC AE36 NoVCC AD28 NoVCC AC36 NoVCC AB28 NoVCC AB36 NoVCC Y28 NoVCC Y36 NoVCC W36 NoVCC U25 NoVCC AG19 NoVCC AG21 NoVCC AG23 NoVCC AG25 NoVCC AF18 NoVCC AF24 NoVCC AE25 NoVCC AD18 NoVCC AC25 NoVCC AB18 NoVCC AA25 NoVCC Y18 NoVCC W25 NoVCC V18 NoVCC U19 NoVCC T18 NoVCC T20 NoVCC T22 NoVCC T24 NoVCC V28 NoVCC AF7 NoVCC AE7 NoVCC AE15 NoVCC AC7 NoVCC AC15 NoVCC AB7 NoVCC AA15 NoVCC Y7 NoVCC W7 NoVCC W15 NoVCC U15 NoVCCPT AB31 NoVCCPT AA31 NoVCCPT AT21 NoVCCPT AA12 NoVCCPT AB12 NoVCCPT G21 NoDNU AB21 NoVCCPGM AV34 NoVCCPGM AU9 NoTEMPDIODEn A3 NoTEMPDIODEp A4 NoVCC_CLKIN3C AN22 NoVCC_CLKIN4C AN21 NoVCC_CLKIN7C K21 NoVCC_CLKIN8C J22 NoVCCBAT F9 NoVCCA_PLL_B1 AR22 NoVCCA_PLL_B2 AR20 NoVCCA_PLL_L1 K32 NoVCCA_PLL_L2 AA33 No






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VCCA_PLL_L3 AB33 NoVCCA_PLL_L4 AP32 NoVCCA_PLL_R1 J11 NoVCCA_PLL_R2 AA10 NoVCCA_PLL_R3 AB10 NoVCCA_PLL_R4 AN11 NoVCCA_PLL_T1 G22 NoVCCA_PLL_T2 H20 NoVCCD_PLL_B1 AP22 NoVCCD_PLL_B2 AP21 NoVCCD_PLL_L1 L32 NoVCCD_PLL_L2 AA32 NoVCCD_PLL_L3 AB32 NoVCCD_PLL_L4 AN32 NoVCCD_PLL_R1 J12 NoVCCD_PLL_R2 AA11 NoVCCD_PLL_R3 AB11 NoVCCD_PLL_R4 AN12 NoVCCD_PLL_T1 H22 NoVCCD_PLL_T2 J21 NoVCCIO1A D37 NoVCCIO1A M33 NoVCCIO1A J33 NoVCCIO1A J36 NoVCCIO1A F35 NoVCCIO1C W33 NoVCCIO1C U34 NoVCCIO1C P37 NoVCCIO1C M36 NoVCCIO2A AG31 NoVCCIO2A AU37 NoVCCIO2A AT34 NoVCCIO2A AP35 NoVCCIO2A AL32 NoVCCIO2C AD34 NoVCCIO2C AJ37 NoVCCIO2C AG34 NoVCCIO2C AD30 NoVCCIO3A AK29 NoVCCIO3A AY35 NoVCCIO3A AW32 NoVCCIO3A AT31 NoVCCIO3A AN29 NoVCCIO3B AK26 NoVCCIO3B AY29 NoVCCIO3B AW26 NoVCCIO3B AT26 NoVCCIO3B AN26 NoVCCIO3C AL23 NoVCCIO3C AY23 NoVCCIO3C AT23 NoVCCIO4A AK14 NoVCCIO4A AY8 NoVCCIO4A AW11 NoVCCIO4A AT10 NoVCCIO4A AP14 NoVCCIO4B AY13 NoVCCIO4B AY16 NoVCCIO4B AU16 NoVCCIO4B AP16 NoVCCIO4B AL17 NoVCCIO4C AY20 No






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VCCIO4C AT20 NoVCCIO4C AL20 NoVCCIO5A AG13 NoVCCIO5A AU7 NoVCCIO5A AN7 NoVCCIO5A AN10 NoVCCIO5A AK11 NoVCCIO5C AD13 NoVCCIO5C AJ8 NoVCCIO5C AG11 NoVCCIO5C AD10 NoVCCIO6A N13 NoVCCIO6A T13 NoVCCIO6A M10 NoVCCIO6A J10 NoVCCIO6A F7 NoVCCIO6C K7 NoVCCIO6C W11 NoVCCIO6C U10 NoVCCIO6C P8 NoVCCIO7A F12 NoVCCIO7A J15 NoVCCIO7A C7 NoVCCIO7A C9 NoVCCIO7A C12 NoVCCIO7B J18 NoVCCIO7B F15 NoVCCIO7B F18 NoVCCIO7B C15 NoVCCIO7B C18 NoVCCIO7C F19 NoVCCIO7C M22 NoVCCIO7C C20 NoVCCIO8A F30 NoVCCIO8A J30 NoVCCIO8A F33 NoVCCIO8A C33 NoVCCIO8A C36 NoVCCIO8B C30 NoVCCIO8B L26 NoVCCIO8B J27 NoVCCIO8B F27 NoVCCIO8B C27 NoVCCIO8C C24 NoVCCIO8C J24 NoVCCIO8C F24 NoVCCPD1A U29 NoVCCPD1C AB29 NoVCCPD2A AF29 NoVCCPD2C AD29 NoVCCPD3A AH27 NoVCCPD3B AH24 NoVCCPD3C AH22 NoVCCPD4A AH16 NoVCCPD4B AH17 NoVCCPD4C AH19 NoVCCPD5A AE14 NoVCCPD5C AB14 NoVCCPD6A V14 NoVCCPD6C AA14 NoVCCPD7A R16 NoVCCPD7B R19 No






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VCCPD7C R20 NoVCCPD8A R27 NoVCCPD8B R25 NoVCCPD8C R23 No

1A VREFB1AN0 VREFB1AN0 VREFB1AN0 R30 No1C VREFB1CN0 VREFB1CN0 VREFB1CN0 W31 No2A VREFB2AN0 VREFB2AN0 VREFB2AN0 AG30 No2C VREFB2CN0 VREFB2CN0 VREFB2CN0 AC32 No3A VREFB3AN0 VREFB3AN0 VREFB3AN0 AP29 No3B VREFB3BN0 VREFB3BN0 VREFB3BN0 AM25 No3C VREFB3CN0 VREFB3CN0 VREFB3CN0 AT22 No4A VREFB4AN0 VREFB4AN0 VREFB4AN0 AR14 No4B VREFB4BN0 VREFB4BN0 VREFB4BN0 AN18 No4C VREFB4CN0 VREFB4CN0 VREFB4CN0 AM20 No5A VREFB5AN0 VREFB5AN0 VREFB5AN0 AH12 No5C VREFB5CN0 VREFB5CN0 VREFB5CN0 AE12 No6A VREFB6AN0 VREFB6AN0 VREFB6AN0 R12 No6C VREFB6CN0 VREFB6CN0 VREFB6CN0 W12 No7A VREFB7AN0 VREFB7AN0 VREFB7AN0 H14 No7B VREFB7BN0 VREFB7BN0 VREFB7BN0 K18 No7C VREFB7CN0 VREFB7CN0 VREFB7CN0 G20 No8A VREFB8AN0 VREFB8AN0 VREFB8AN0 G30 No8B VREFB8BN0 VREFB8BN0 VREFB8BN0 M26 No8C VREFB8CN0 VREFB8CN0 VREFB8CN0 L23 No

NC A39 NoNC BA37 NoNC BB5 NoNC B3 NoNC AY40 NoNC BA40 NoNC BA3 NoNC AY3 NoNC AM31 NoNC AM32 NoNC AK13 NoNC AG15 NoNC AC29 NoNC AB30 NoNC R14 NoNC G10 NoVCCAUX J34 NoVCCAUX AU34 NoVCCAUX AP10 NoVCCAUX H10 NoVCCA_L AF38 NoVCCA_L T38 NoVCCA_R AF5 NoVCCA_R T5 NoVCCH_GXBL0 AE38 NoVCCH_GXBL1 AA38 NoVCCH_GXBL2 W38 NoVCCH_GXBR0 AE5 NoVCCH_GXBR1 AA5 NoVCCH_GXBR2 W5 NoVCCL_GXBL0 AD37 NoVCCL_GXBL0 AE37 NoVCCL_GXBL1 AB37 NoVCCL_GXBL1 AA37 NoVCCL_GXBL2 W37 NoVCCL_GXBL2 V37 NoVCCL_GXBR0 AD6 NoVCCL_GXBR0 AE6 No






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Dynamic OCT Support






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Dynamic OCT Support






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Dynamic OCT Support






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Dynamic OCT Support






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Dynamic OCT Support






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Dynamic OCT Support






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QL2 REFCLK_L4p,GXB_CMURX_L4p V43 NoQL2 REFCLK_L4n,GXB_CMURX_L4n V44 NoQL2 GXB_TX_L9p W41 NoQL2 GXB_TX_L9n W42 NoQL2 GXB_RX_L9p Y43 NoQL2 GXB_RX_L9n Y44 NoQL2 GXB_TX_L8p AA41 NoQL2 GXB_TX_L8n AA42 NoQL2 GXB_RX_L8p AB43 NoQL2 GXB_RX_L8n AB44 NoQL1 GXB_TX_L7p AC41 NoQL1 GXB_TX_L7n AC42 NoQL1 GXB_RX_L7p AD43 NoQL1 GXB_RX_L7n AD44 NoQL1 GXB_TX_L6p AE41 NoQL1 GXB_TX_L6n AE42 NoQL1 GXB_RX_L6p AF43 NoQL1 GXB_RX_L6n AF44 NoQL1 GXB_CMUTX_L3p AG41 NoQL1 GXB_CMUTX_L3n AG42 NoQL1 REFCLK_L3p,GXB_CMURX_L3p AH43 NoQL1 REFCLK_L3n,GXB_CMURX_L3n AH44 NoQL1 GXB_CMUTX_L2p AJ41 NoQL1 GXB_CMUTX_L2n AJ42 NoQL1 REFCLK_L2p,GXB_CMURX_L2p AK43 NoQL1 REFCLK_L2n,GXB_CMURX_L2n AK44 NoQL1 GXB_TX_L5p AL41 NoQL1 GXB_TX_L5n AL42 NoQL1 GXB_RX_L5p AM43 NoQL1 GXB_RX_L5n AM44 NoQL1 GXB_TX_L4p AN41 NoQL1 GXB_TX_L4n AN42 NoQL1 GXB_RX_L4p AP43 NoQL1 GXB_RX_L4n AP44 NoQL0 GXB_TX_L3p AR41 NoQL0 GXB_TX_L3n AR42 NoQL0 GXB_RX_L3p AT43 NoQL0 GXB_RX_L3n AT44 NoQL0 GXB_TX_L2p AU41 NoQL0 GXB_TX_L2n AU42 NoQL0 GXB_RX_L2p AV43 NoQL0 GXB_RX_L2n AV44 NoQL0 GXB_CMUTX_L1p AW41 NoQL0 GXB_CMUTX_L1n AW42 NoQL0 REFCLK_L1p,GXB_CMURX_L1p AY43 NoQL0 REFCLK_L1n,GXB_CMURX_L1n AY44 NoQL0 GXB_CMUTX_L0p BB43 NoQL0 GXB_CMUTX_L0n BB44 NoQL0 REFCLK_L0p,GXB_CMURX_L0p BC41 NoQL0 REFCLK_L0n,GXB_CMURX_L0n BD41 NoQL0 GXB_TX_L1p BA40 NoQL0 GXB_TX_L1n BB40 NoQL0 GXB_RX_L1p BC39 NoQL0 GXB_RX_L1n BD39 NoQL0 GXB_TX_L0p BA38 NoQL0 GXB_TX_L0n BB38 NoQL0 GXB_RX_L0p BC37 NoQL0 GXB_RX_L0n BD37 NoQR0 GXB_RX_R0n BD8 NoQR0 GXB_RX_R0p BC8 NoQR0 GXB_TX_R0n BB7 No






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QR0 GXB_TX_R0p BA7 NoQR0 GXB_RX_R1n BD6 NoQR0 GXB_RX_R1p BC6 NoQR0 GXB_TX_R1n BB5 NoQR0 GXB_TX_R1p BA5 NoQR0 REFCLK_R0n,GXB_CMURX_R0n BB1 NoQR0 REFCLK_R0p,GXB_CMURX_R0p BB2 NoQR0 GXB_CMUTX_R0n BD4 NoQR0 GXB_CMUTX_R0p BC4 NoQR0 REFCLK_R1n,GXB_CMURX_R1n AY1 NoQR0 REFCLK_R1p,GXB_CMURX_R1p AY2 NoQR0 GXB_CMUTX_R1n AW3 NoQR0 GXB_CMUTX_R1p AW4 NoQR0 GXB_RX_R2n AV1 NoQR0 GXB_RX_R2p AV2 NoQR0 GXB_TX_R2n AU3 NoQR0 GXB_TX_R2p AU4 NoQR0 GXB_RX_R3n AT1 NoQR0 GXB_RX_R3p AT2 NoQR0 GXB_TX_R3n AR3 NoQR0 GXB_TX_R3p AR4 NoQR1 GXB_RX_R4n AP1 NoQR1 GXB_RX_R4p AP2 NoQR1 GXB_TX_R4n AN3 NoQR1 GXB_TX_R4p AN4 NoQR1 GXB_RX_R5n AM1 NoQR1 GXB_RX_R5p AM2 NoQR1 GXB_TX_R5n AL3 NoQR1 GXB_TX_R5p AL4 NoQR1 REFCLK_R2n,GXB_CMURX_R2n AK1 NoQR1 REFCLK_R2p,GXB_CMURX_R2p AK2 NoQR1 GXB_CMUTX_R2n AJ3 NoQR1 GXB_CMUTX_R2p AJ4 NoQR1 REFCLK_R3n,GXB_CMURX_R3n AH1 NoQR1 REFCLK_R3p,GXB_CMURX_R3p AH2 NoQR1 GXB_CMUTX_R3n AG3 NoQR1 GXB_CMUTX_R3p AG4 NoQR1 GXB_RX_R6n AF1 NoQR1 GXB_RX_R6p AF2 NoQR1 GXB_TX_R6n AE3 NoQR1 GXB_TX_R6p AE4 NoQR1 GXB_RX_R7n AD1 NoQR1 GXB_RX_R7p AD2 NoQR1 GXB_TX_R7n AC3 NoQR1 GXB_TX_R7p AC4 NoQR2 GXB_RX_R8n AB1 NoQR2 GXB_RX_R8p AB2 NoQR2 GXB_TX_R8n AA3 NoQR2 GXB_TX_R8p AA4 NoQR2 GXB_RX_R9n Y1 NoQR2 GXB_RX_R9p Y2 NoQR2 GXB_TX_R9n W3 NoQR2 GXB_TX_R9p W4 NoQR2 REFCLK_R4n,GXB_CMURX_R4n V1 NoQR2 REFCLK_R4p,GXB_CMURX_R4p V2 NoQR2 GXB_CMUTX_R4n U3 NoQR2 GXB_CMUTX_R4p U4 NoQR2 REFCLK_R5n,GXB_CMURX_R5n T1 NoQR2 REFCLK_R5p,GXB_CMURX_R5p T2 NoQR2 GXB_CMUTX_R5n R3 NoQR2 GXB_CMUTX_R5p R4 No






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QR2 GXB_RX_R10n P1 NoQR2 GXB_RX_R10p P2 NoQR2 GXB_TX_R10n N3 NoQR2 GXB_TX_R10p N4 NoQR2 GXB_RX_R11n M1 NoQR2 GXB_RX_R11p M2 NoQR2 GXB_TX_R11n L3 NoQR2 GXB_TX_R11p L4 NoQR3 GXB_RX_R12n K1 NoQR3 GXB_RX_R12p K2 NoQR3 GXB_TX_R12n J3 NoQR3 GXB_TX_R12p J4 NoQR3 GXB_RX_R13n H1 NoQR3 GXB_RX_R13p H2 NoQR3 GXB_TX_R13n G3 NoQR3 GXB_TX_R13p G4 NoQR3 REFCLK_R6n,GXB_CMURX_R6n F1 NoQR3 REFCLK_R6p,GXB_CMURX_R6p F2 NoQR3 GXB_CMUTX_R6n E3 NoQR3 GXB_CMUTX_R6p E4 NoQR3 REFCLK_R7n,GXB_CMURX_R7n D1 NoQR3 REFCLK_R7p,GXB_CMURX_R7p D2 NoQR3 GXB_CMUTX_R7n A3 NoQR3 GXB_CMUTX_R7p B3 NoQR3 GXB_RX_R14n A5 NoQR3 GXB_RX_R14p B5 NoQR3 GXB_TX_R14n C6 NoQR3 GXB_TX_R14p D6 NoQR3 GXB_RX_R15n A7 NoQR3 GXB_RX_R15p B7 NoQR3 GXB_TX_R15n C8 NoQR3 GXB_TX_R15p D8 No

GND AY10 NoGND AB23 NoGND BC12 NoGND BC15 NoGND BC18 NoGND BC21 NoGND BC24 NoGND BC27 NoGND BC30 NoGND BC33 NoGND AY12 NoGND AY15 NoGND AY18 NoGND AY21 NoGND AY24 NoGND AY27 NoGND AY30 NoGND AY33 NoGND AV9 NoGND AV36 NoGND AU7 NoGND AU12 NoGND AU15 NoGND AU18 NoGND AU21 NoGND AU24 NoGND AU30 NoGND AU33 NoGND AU38 No






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GND AT27 NoGND AR9 NoGND AR36 NoGND AP7 NoGND AP12 NoGND AP15 NoGND AP18 NoGND AP21 NoGND AP24 NoGND AP27 NoGND AP30 NoGND AP33 NoGND AP38 NoGND AM9 NoGND AM36 NoGND AL7 NoGND AL12 NoGND AL15 NoGND AL18 NoGND AL21 NoGND AL24 NoGND AL27 NoGND AL30 NoGND AL33 NoGND AL38 NoGND AJ15 NoGND AH7 NoGND AH13 NoGND AH17 NoGND AH19 NoGND AH21 NoGND AH23 NoGND AH25 NoGND AH27 NoGND AH29 NoGND AH32 NoGND AH38 NoGND AG16 NoGND AG18 NoGND AG20 NoGND AG22 NoGND AG24 NoGND AG26 NoGND AG28 NoGND AF17 NoGND AF19 NoGND AF21 NoGND AF23 NoGND AF25 NoGND AF27 NoGND AF31 NoGND AE7 NoGND AE13 NoGND AE15 NoGND AE18 NoGND AE20 NoGND AE22 NoGND AE24 NoGND AE26 NoGND AE28 NoGND AE32 No






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GND AE38 NoGND AD17 NoGND AD19 NoGND AD21 NoGND AD23 NoGND AD25 NoGND AD27 NoGND AC18 NoGND AC20 NoGND AC24 NoGND AC26 NoGND AC28 NoGND AC30 NoGND AB7 NoGND AB13 NoGND AB15 NoGND AB17 NoGND AB19 NoGND AB21 NoGND AB25 NoGND AB27 NoGND AB32 NoGND AB35 NoGND AB38 NoGND AA18 NoGND AA20 NoGND AA22 NoGND AA24 NoGND AA26 NoGND AA28 NoGND Y17 NoGND Y19 NoGND Y21 NoGND Y23 NoGND Y25 NoGND Y27 NoGND Y30 NoGND W7 NoGND W13 NoGND W15 NoGND W18 NoGND W20 NoGND W22 NoGND W24 NoGND W26 NoGND W28 NoGND W32 NoGND W39 NoGND V17 NoGND V19 NoGND V21 NoGND V23 NoGND V25 NoGND V27 NoGND V29 NoGND U16 NoGND U18 NoGND U20 NoGND U22 NoGND U24 NoGND U26 No






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GND U28 NoGND T7 NoGND T13 NoGND T29 NoGND T32 NoGND T38 NoGND P12 NoGND P15 NoGND P18 NoGND P21 NoGND P24 NoGND P27 NoGND P30 NoGND P33 NoGND N7 NoGND N9 NoGND N36 NoGND N38 NoGND L12 NoGND L15 NoGND L18 NoGND L21 NoGND L24 NoGND L27 NoGND L30 NoGND L33 NoGND K7 NoGND K9 NoGND K36 NoGND K38 NoGND H12 NoGND H15 NoGND H18 NoGND H21 NoGND H24 NoGND H27 NoGND H30 NoGND H33 NoGND G7 NoGND G9 NoGND G36 NoGND G38 NoGND E12 NoGND E15 NoGND E18 NoGND E21 NoGND E24 NoGND E27 NoGND E30 NoGND E33 NoGND B12 NoGND B15 NoGND B18 NoGND B21 NoGND B24 NoGND B27 NoGND B30 NoGND B33 NoGND A43 NoGND BD36 NoGND BD38 No






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GND BD40 NoGND BD42 NoGND BC36 NoGND BC38 NoGND BC40 NoGND BC42 NoGND BC43 NoGND BB36 NoGND BB37 NoGND BB39 NoGND BB41 NoGND BB42 NoGND BA37 NoGND BA39 NoGND BA41 NoGND BA42 NoGND BA43 NoGND BA44 NoGND AY41 NoGND AY42 NoGND AW43 NoGND AW44 NoGND AV41 NoGND AV42 NoGND AU43 NoGND AU44 NoGND AT41 NoGND AT42 NoGND AR43 NoGND AR44 NoGND AP41 NoGND AP42 NoGND AN43 NoGND AN44 NoGND AM41 NoGND AM42 NoGND AL43 NoGND AL44 NoGND AK41 NoGND AK42 NoGND AJ35 NoGND AJ43 NoGND AJ44 NoGND AH41 NoGND AH42 NoGND AG34 NoGND AG36 NoGND AG43 NoGND AG44 NoGND AF41 NoGND AF42 NoGND AE35 NoGND AE43 NoGND AE44 NoGND AD41 NoGND AD42 NoGND AC34 NoGND AC36 NoGND AC43 NoGND AC44 NoGND AB41 No






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GND AB42 NoGND AA35 NoGND AA43 NoGND AA44 NoGND Y41 NoGND Y42 NoGND W34 NoGND W36 NoGND W43 NoGND W44 NoGND V41 NoGND V42 NoGND U35 NoGND U43 NoGND U44 NoGND T41 NoGND T42 NoGND R34 NoGND R36 NoGND R43 NoGND R44 NoGND P41 NoGND P42 NoGND N43 NoGND N44 NoGND M41 NoGND M42 NoGND L43 NoGND L44 NoGND K41 NoGND K42 NoGND J43 NoGND J44 NoGND H41 NoGND H42 NoGND G43 NoGND G44 NoGND F41 NoGND F42 NoGND E43 NoGND E44 NoGND D36 NoGND D38 NoGND D40 NoGND D41 NoGND D42 NoGND C36 NoGND C38 NoGND C40 NoGND C41 NoGND C42 NoGND C43 NoGND C44 NoGND B37 NoGND B39 NoGND B41 NoGND B43 NoGND A37 NoGND A39 NoGND A41 NoGND BC44 No






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GND A8 NoGND BD3 NoGND BD5 NoGND BD7 NoGND BD9 NoGND BC1 NoGND BC2 NoGND BC3 NoGND BC5 NoGND BC7 NoGND BC9 NoGND BB3 NoGND BB4 NoGND BB6 NoGND BB8 NoGND BB9 NoGND BA1 NoGND BA2 NoGND BA3 NoGND BA4 NoGND BA6 NoGND BA8 NoGND AY3 NoGND AY4 NoGND AW1 NoGND AW2 NoGND AV3 NoGND AV4 NoGND AU1 NoGND AU2 NoGND AT3 NoGND AT4 NoGND AR1 NoGND AR2 NoGND AP3 NoGND AP4 NoGND AN1 NoGND AN2 NoGND AM3 NoGND AM4 NoGND AL1 NoGND AL2 NoGND AK3 NoGND AK4 NoGND AJ1 NoGND AJ2 NoGND AJ10 NoGND AH3 NoGND AH4 NoGND AG1 NoGND AG2 NoGND AG9 NoGND AG11 NoGND AF3 NoGND AF4 NoGND AE1 NoGND AE2 NoGND AE10 NoGND AD3 NoGND AD4 NoGND AC1 No






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GND AC2 NoGND AC9 NoGND AC11 NoGND AB3 NoGND AB4 NoGND AA1 NoGND AA2 NoGND AA10 NoGND Y3 NoGND Y4 NoGND W1 NoGND W2 NoGND W9 NoGND W11 NoGND V3 NoGND V4 NoGND U1 NoGND U2 NoGND U10 NoGND T3 NoGND T4 NoGND R1 NoGND R2 NoGND R9 NoGND R11 NoGND P3 NoGND P4 NoGND N1 NoGND N2 NoGND M3 NoGND M4 NoGND L1 NoGND L2 NoGND K3 NoGND K4 NoGND J1 NoGND J2 NoGND H3 NoGND H4 NoGND G1 NoGND G2 NoGND F3 NoGND F4 NoGND E1 NoGND E2 NoGND D3 NoGND D4 NoGND D5 NoGND D7 NoGND D9 NoGND C1 NoGND C2 NoGND C3 NoGND C4 NoGND C5 NoGND C7 NoGND C9 NoGND B2 NoGND B4 NoGND B6 NoGND B8 No






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GND A2 NoGND A4 NoGND A6 NoVCC AB22 NoVCC AH18 NoVCC AH28 NoVCC AG17 NoVCC AG21 NoVCC AG23 NoVCC AG25 NoVCC AG27 NoVCC AF18 NoVCC AF20 NoVCC AF22 NoVCC AF24 NoVCC AF28 NoVCC AE17 NoVCC AE21 NoVCC AE23 NoVCC AE25 NoVCC AE27 NoVCC AD18 NoVCC AD20 NoVCC AD22 NoVCC AD24 NoVCC AD28 NoVCC AC17 NoVCC AC21 NoVCC AC23 NoVCC AC25 NoVCC AC27 NoVCC AB18 NoVCC AB20 NoVCC AB24 NoVCC AB28 NoVCC AA17 NoVCC AA21 NoVCC AA23 NoVCC AA25 NoVCC AA27 NoVCC Y18 NoVCC Y20 NoVCC Y22 NoVCC Y24 NoVCC Y28 NoVCC W17 NoVCC W21 NoVCC W23 NoVCC W25 NoVCC W27 NoVCC V16 NoVCC V18 NoVCC V20 NoVCC V22 NoVCC V24 NoVCC V28 NoVCC U17 NoVCC U27 NoVCC U29 NoVCC T28 NoVCC AJ23 No






Dynamic OCT Support






VCC AH20 NoVCC AH22 NoVCC AH24 NoVCC AH26 NoVCC AG19 NoVCC AF26 NoVCC AE19 NoVCC AD26 NoVCC AC19 NoVCC AB26 NoVCC AA19 NoVCC Y26 NoVCC W19 NoVCC V26 NoVCC U19 NoVCC U21 NoVCC U23 NoVCC U25 NoVCC T22 NoVCC AH34 NoVCC AJ34 NoVCC AE34 NoVCC Y34 NoVCC U34 NoVCC T34 NoVCC AJ11 NoVCC AH11 NoVCC AE11 NoVCC Y11 NoVCC U11 NoVCC T11 NoVCCPT AC31 NoVCCPT AC32 NoVCCPT AT22 NoVCCPT AC13 NoVCCPT AC14 NoVCCPT J23 NoDNU AC22 NoVCCPGM AM32 NoVCCPGM AM13 NoTEMPDIODEn G11 NoTEMPDIODEp B9 NoVCC_CLKIN3C AR24 NoVCC_CLKIN4C AR21 NoVCC_CLKIN7C K21 NoVCC_CLKIN8C K24 NoVCCBAT L13 NoVCCA_PLL_B1 AR23 NoVCCA_PLL_B2 AR22 NoVCCA_PLL_L1 M32 NoVCCA_PLL_L2 AA32 NoVCCA_PLL_L3 AD32 NoVCCA_PLL_L4 AP32 NoVCCA_PLL_R1 M13 NoVCCA_PLL_R2 AA13 NoVCCA_PLL_R3 AE12 NoVCCA_PLL_R4 AP13 NoVCCA_PLL_T1 K23 NoVCCA_PLL_T2 K22 NoVCCD_PLL_B1 AP23 NoVCCD_PLL_B2 AP22 No






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VCCD_PLL_L1 N32 NoVCCD_PLL_L2 AB31 NoVCCD_PLL_L3 AD31 NoVCCD_PLL_L4 AN32 NoVCCD_PLL_R1 N13 NoVCCD_PLL_R2 AB14 NoVCCD_PLL_R3 AD13 NoVCCD_PLL_R4 AN13 NoVCCD_PLL_T1 L23 NoVCCD_PLL_T2 L22 NoVCCIO1A U31 NoVCCIO1A M34 NoVCCIO1A L37 NoVCCIO1A H35 NoVCCIO1A H39 NoVCCIO1C V33 NoVCCIO1C V38 NoVCCIO1C T37 NoVCCIO1C N37 NoVCCIO2A AV39 NoVCCIO2A AT35 NoVCCIO2A AR38 NoVCCIO2A AN36 NoVCCIO2A AM34 NoVCCIO2B AL37 NoVCCIO2B AH33 NoVCCIO2C AJ38 NoVCCIO2C AG37 NoVCCIO2C AD37 NoVCCIO2C AB34 NoVCCIO3A BB34 NoVCCIO3A AW32 NoVCCIO3A AV30 NoVCCIO3A AP29 NoVCCIO3A AL31 NoVCCIO3B BB29 NoVCCIO3B BB27 NoVCCIO3B AW27 NoVCCIO3B AT28 NoVCCIO3B AN27 NoVCCIO3C BB24 NoVCCIO3C AU25 NoVCCIO3C AK25 NoVCCIO4A AW13 NoVCCIO4A BB11 NoVCCIO4A AT15 NoVCCIO4A AN16 NoVCCIO4A AL16 NoVCCIO4B BB16 NoVCCIO4B BB19 NoVCCIO4B AV17 NoVCCIO4B AR18 NoVCCIO4B AK19 NoVCCIO4C AV21 NoVCCIO4C BA21 NoVCCIO4C AN21 NoVCCIO5A AU6 NoVCCIO5A AP8 NoVCCIO5A AN10 NoVCCIO5A AK13 NoVCCIO5A AH15 No






Dynamic OCT Support






VCCIO5B AM8 NoVCCIO5B AF14 NoVCCIO5C AF8 NoVCCIO5C AD8 NoVCCIO5C AC7 NoVCCIO5C Y7 NoVCCIO6A T12 NoVCCIO6A T14 NoVCCIO6A N11 NoVCCIO6A L8 NoVCCIO6A J10 NoVCCIO6C Y13 NoVCCIO6C W8 NoVCCIO6C T8 NoVCCIO6C M7 NoVCCIO7A C11 NoVCCIO7A K14 NoVCCIO7A G13 NoVCCIO7A E10 NoVCCIO7A D13 NoVCCIO7B C16 NoVCCIO7B M18 NoVCCIO7B J17 NoVCCIO7B G16 NoVCCIO7B F18 NoVCCIO7C C21 NoVCCIO7C R20 NoVCCIO7C G22 NoVCCIO8A G32 NoVCCIO8A M31 NoVCCIO8A J31 NoVCCIO8A D34 NoVCCIO8A A33 NoVCCIO8B G27 NoVCCIO8B R26 NoVCCIO8B K27 NoVCCIO8B F30 NoVCCIO8B C27 NoVCCIO8C E23 NoVCCIO8C M24 NoVCCIO8C H25 NoVCCPD1A W29 NoVCCPD1C AA29 NoVCCPD2A AG29 NoVCCPD2B AE29 NoVCCPD2C AC29 NoVCCPD3A AJ29 NoVCCPD3B AJ27 NoVCCPD3C AJ25 NoVCCPD4A AJ17 NoVCCPD4B AJ19 NoVCCPD4C AJ21 NoVCCPD5A AH16 NoVCCPD5B AF16 NoVCCPD5C AD16 NoVCCPD6A Y16 NoVCCPD6C AB16 NoVCCPD7A T16 NoVCCPD7B T18 NoVCCPD7C T20 NoVCCPD8A R29 No






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VCCPD8B T26 NoVCCPD8C T24 No

1A VREFB1AN0 VREFB1AN0 VREFB1AN0 R32 No1C VREFB1CN0 VREFB1CN0 VREFB1CN0 Y33 No2A VREFB2AN0 VREFB2AN0 VREFB2AN0 AG30 No2B VREFB2BN0 VREFB2BN0 VREFB2BN0 AK37 No2C VREFB2CN0 VREFB2CN0 VREFB2CN0 AE37 No3A VREFB3AN0 VREFB3AN0 VREFB3AN0 AP31 No3B VREFB3BN0 VREFB3BN0 VREFB3BN0 AP26 No3C VREFB3CN0 VREFB3CN0 VREFB3CN0 AN25 No4A VREFB4AN0 VREFB4AN0 VREFB4AN0 AP14 No4B VREFB4BN0 VREFB4BN0 VREFB4BN0 AR17 No4C VREFB4CN0 VREFB4CN0 VREFB4CN0 AN22 No5A VREFB5AN0 VREFB5AN0 VREFB5AN0 AM10 No5B VREFB5BN0 VREFB5BN0 VREFB5BN0 AG12 No5C VREFB5CN0 VREFB5CN0 VREFB5CN0 AF7 No6A VREFB6AN0 VREFB6AN0 VREFB6AN0 K10 No6C VREFB6CN0 VREFB6CN0 VREFB6CN0 R7 No7A VREFB7AN0 VREFB7AN0 VREFB7AN0 M15 No7B VREFB7BN0 VREFB7BN0 VREFB7BN0 L19 No7C VREFB7CN0 VREFB7CN0 VREFB7CN0 M20 No8A VREFB8AN0 VREFB8AN0 VREFB8AN0 L31 No8B VREFB8BN0 VREFB8BN0 VREFB8BN0 L28 No8C VREFB8CN0 VREFB8CN0 VREFB8CN0 M23 No

NC A35 NoNC BA35 NoNC AW11 NoNC A10 NoNC AW39 NoNC AW40 NoNC AW6 NoNC AW5 NoNC AJ26 NoNC AJ28 NoNC AF29 NoNC AC16 NoNC AB29 NoNC AA16 NoNC Y29 NoNC W16 NoVCCAUX K33 NoVCCAUX AR33 NoVCCAUX AR12 NoVCCAUX K12 NoVCCA_L AK40 NoVCCA_L V40 NoVCCA_R V5 NoVCCA_R AK5 NoVCCH_GXBL0 AH36 NoVCCH_GXBL1 AD36 NoVCCH_GXBL2 Y36 NoVCCH_GXBL3 T36 NoVCCH_GXBR0 AH9 NoVCCH_GXBR1 AD9 NoVCCH_GXBR2 Y9 NoVCCH_GXBR3 T9 NoVCCL_GXBL0 AG35 NoVCCL_GXBL0 AH35 NoVCCL_GXBL1 AC35 NoVCCL_GXBL1 AD35 NoVCCL_GXBL2 W35 No






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VCCL_GXBL2 Y35 NoVCCL_GXBL3 R35 NoVCCL_GXBL3 T35 NoVCCL_GXBR0 AG10 NoVCCL_GXBR0 AH10 NoVCCL_GXBR1 AC10 NoVCCL_GXBR1 AD10 NoVCCL_GXBR2 W10 NoVCCL_GXBR2 Y10 NoVCCL_GXBR3 R10 NoVCCL_GXBR3 T10 NoVCCR_L T40 NoVCCR_L AB40 NoVCCR_L AH40 NoVCCR_L AP40 NoVCCR_R T5 NoVCCR_R AB5 NoVCCR_R AH5 NoVCCR_R AP5 NoVCCT_L P40 NoVCCT_L Y40 NoVCCT_L AF40 NoVCCT_L AM40 NoVCCT_R P5 NoVCCT_R Y5 NoVCCT_R AF5 NoVCCT_R AM5 NoVCCHIP_L AA34 NoVCCHIP_L AB33 NoVCCHIP_L AC33 NoVCCHIP_L AD34 NoVCCHIP_L AD33 NoVCCHIP_R AA11 NoVCCHIP_R AB12 NoVCCHIP_R AC12 NoVCCHIP_R AD12 NoVCCHIP_R AD11 NoRREF_L0 BD43 NoRREF_L1 B44 NoRREF_R0 BD2 NoRREF_R1 B1 No


PT-EP4SGX530-1.5Copyright © 2015 Altera Corp. Pin Definitions of 110

Pin Name Pin Type (1st and 2nd Function) Pin Description

CLK[1,3,8,10]p Clock, Input Dedicated high speed clock input pins 1, 3, 8, and 10 that can also be used for data inputs. OCT Rd is not supported on these pins.CLK[1,3,8,10]n Clock, Input Dedicated negative clock input pins for differential clock input that can also be used for data inputs. OCT Rd is not supported on these pins.

CLK[0,2,9,11]p I/O, Clock These pins can be used as I/O pins or clock input pins. OCT Rd is supported on these pins.CLK[0,2,9,11]n I/O, Clock These pins can be used as I/O pins or negative clock input pins for differential clock inputs. OCT Rd is supported on these pins.CLK[4:7,12:15]p I/O, Clock These pins can be used as I/O pins or clock input pins. OCT Rd is not supported on these pins.CLK[4:7,12:15]n I/O, Clock These pins can be used as I/O pins or negative clock input pins for differential clock inputs. OCT Rd is not supported on these pins.PLL_[L1,L4,R1,R4]_CLKp Clock, Input Dedicated clock input pins to PLL L1, L4, R1, and R4 respectively.PLL_[L1,L4,R1,R4]_CLKn Clock, Input Dedicated negative clock input pins for differential clock input to PLL L1, L4, R1, and R4 respectively.PLL_[L1, L2, L3, L4]_CLKOUT0nPLL_[R1, R2, R3, R4]_CLKOUT0n

I/O, Clock

PLL_[L1, L2, L3, L4]_FB_CLKOUT0pPLL_[R1, R2, R3, R4]_FB_CLKOUT0p

I/O, Clock

PLL_[T1,T2,B1,B2]_FBp/CLKOUT1 I/O, ClockPLL_[T1,T2,B1,B2]_FBn/CLKOUT2 I/O, ClockPLL_[T1,T2,B1,B2]_CLKOUT[3,4] I/O, Clock These pins can be used as I/O pins or two single-ended clock output pins.PLL_[T1,T2,B1,B2]_CLKOUT0p I/O, ClockPLL_[T1,T2,B1,B2]_CLKOUT0n I/O, Clock

nIO_PULLUP Input Dedicated input that chooses whether the internal pull-ups on the user I/O pins and dual-purpose I/O pins (DATA[0:7], CLKUSR, INIT_DONE, DEV_OE, DEV_CLRn) are on or off before and during configuration. A logic high turns off the weak pull-up, while a logic low turns them on.

TEMPDIODEp Input Pin used in conjunction with the temperature sensing diode (bias-high input) inside the FPGA.TEMPDIODEn Input Pin used in conjunction with the temperature sensing diode (bias-low input) inside the FPGA.MSEL[0:2] Input Configuration input pins that set the FPGA device configuration scheme.nCE Input Dedicated active-low chip enable. When nCE is low, the device is enabled. When nCE is high, the device is disabled.nCONFIG Input Dedicated configuration control input. Pulling this pin low during user-mode will cause the FPGA to lose its configuration data, enter a reset state,

and tri-state all I/O pins. Returning this pin to a logic high level will initiate reconfiguration. CONF_DONE Bidirectional

(open-drain)This is a dedicated configuration done pin. As a status output, the CONF_DONE pin drives low before and during configuration. Once all configuration data is received without error and the initialization cycle starts, CONF_DONE is released. As a status input, CONF_DONE goes high after all data is received. Then the device initializes and enters user mode. It is not available as a user I/O pin.

nCEO Output Output that drives low when device configuration is complete.nSTATUS Bidirectional

(open-drain)This is a dedicated configuration status pin. The FPGA drives nSTATUS low immediately after power-up and releases it after POR time. As a status output, the nSTATUS is pulled low if an error occurs during configuration. As a status input, the device enters an error state when nSTATUS is driven low by an external source during configuration or initialization. It is not available as a user I/O pin.

PORSEL Input Dedicated input which selects between a POR time of 12 ms or 100 ms. A logic high selects a POR time of 12 ms and a logic low selects POR time of 100 ms.

nCSO Output Dedicated output control signal from the FPGA to the serial configuration device in AS mode that enables the configuration device.ASDO Output Control signal from the FPGA to the serial configuration device in AS mode used to read out configuration data.DCLK Input (PS, FPP)

Output (AS)Dedicated configuration clock pin. In PS and FPP configuration, DCLK is used to clock configuration data from an external source into the FPGA. In AS mode, DCLK is an output from the FPGA that provides timing for the configuration interface.

TCK Input Dedicated JTAG input pin.TMS Input Dedicated JTAG input pin.TDI Input Dedicated JTAG input pin.TDO Output Dedicated JTAG output pin.TRST Input Dedicated active low JTAG input pin. TRST is used to asynchronously reset the JTAG boundary-scan circuit.

CRC_ERROR (Note 6) I/O, Output(open-drain)

Active high signal that indicates that the error detection circuit has detected errors in the configuration SRAM bits. This pin is optional and is used when the CRC error detection circuit is enabled.

Dedicated Configuration/JTAG Pins

Optional/Dual-Purpose Configuration Pins

Each left and right PLL supports 2 clock I/O pins, configured either as 2 single ended I/O or one differential I/O pair. When using both pins as single ended I/Os, PLL_#_CLKOUT0n can be the clock output while the PLL_#_FB_CLKOUT0p is the external feedback input pin.

Dual purpose I/O pins that can be used as two single-ended outputs or one differential external feedback input pin.

I/O pins that can be used as two single-ended clock output pins or one differential clock output pair.


Notes (1), (2), (7)

Clock and PLL Pins




Notes (1), (2), (7)

DEV_CLRn (Note 6) I/O, Input Optional pin that allows designers to override all clears on all device registers. When this pin is driven low, all registers are cleared; when this pin is driven high (VCCPGM), all registers behave as programmed.

DEV_OE (Note 6) I/O, Input Optional pin that allows designers to override all tri-states on the device. When this pin is driven low, all I/O pins are tri-stated; when this pin is driven high (VCCPGM), all I/O pins behave as defined in the design.

DATA0 (Note 6) I/O, Input Dual-purpose configuration data input pin. The DATA0 pin can be used for bit-wide configuration or as an I/O pin after configuration is complete.

DATA[1:7] (Note 6) I/O, Input Dual-purpose configuration input data pins. The DATA[1:7] pins can be used for byte-wide configuration or as regular I/O pins. These pins can also be used as user I/O pins after configuration.

INIT_DONE (Note 6) I/O, Output(open-drain)

This is a dual-purpose pin and can be used as an I/O pin when not enabled as INIT_DONE. When enabled, a transition from low to high at the pin indicates when the device has entered user mode. If the INIT_DONE output is enabled, the INIT_DONE pin cannot be used as a user I/O pin after configuration.

CLKUSR (Note 6) I/O, Input Optional user-supplied clock input. Synchronizes the initialization of one or more devices. If this pin is not enabled for use as a user-supplied configuration clock, it can be used as a user I/O pin.

DIFFIO_RX[##]p,DIFFIO_RX[##]n

I/O, RX channelThese are true LVDS receiver channels on side and column I/O banks. Pins with a "p" suffix carry the positive signal for the differential channel. Pins with an "n" suffix carry the negative signal for the differential channel. If not used for differential signaling, these pins are available as user I/O pins.

DIFFIO_TX[##]p,DIFFIO_TX[##]n

I/O, TX channel These are true LVDS transmitter channels on side I/O banks. Pins with a "p" suffix carry the positive signal for the differential channel. Pins with an "n" suffix carry the negative signal for the differential channel. If not used for differential signaling, these pins are available as user I/O pins.

DIFFOUT_[##]p,DIFFOUT_[##]n

I/O, TX channel These are emulated LVDS output channels. On column I/O banks, there are true LVDS input buffers but no true LVDS output buffers. However, all column user I/Os, including I/Os with true LVDS input buffers, can be configured as emulated LVDS output buffers. Pins with a "p" suffix carry the positive signal for the differential channel. Pins with an "n" suffix carry the negative signal for the differential channel. If not used for differential signaling, these pins are available as user I/O pins.

DQS[1:38][T,B],DQS[1:34][L,R]

I/O,DQS Optional data strobe signal for use in external memory interfacing. These pins drive to dedicated DQS phase shift circuitry. The shifted DQS signal can also drive to internal logic.

DQSn[1:38][T,B],DQSn[1:34][L,R]

I/O,DQSn Optional complementary data strobe signal for use in external memory interfacing. These pins drive to dedicated DQS phase shift circuitry.

DQ[1:38][T,B],DQ[1:34][L,R]

I/O,DQ Optional data signal for use in external memory interfacing. The order of the DQ bits within a designated DQ bus is not important; however, use caution when making pin assignments if you plan on migrating to a different memory interface that has a different DQ bus width. Analyze the available DQ pins across all pertinent DQS columns in the pin list.

CQ[1:38][T,B],CQ[1:34][L,R]

DQS Optional data strobe signal for use in QDR II SRAM. These are the pins for echo clocks.

CQn[1:38][T,B],CQn[1:34][L,R]

DQS Optional complementary data strobe signal for use in QDR II SRAM. These are the pins for echo clocks.

RUP[1:8]A,RUP[3,8]C

I/O, Input Reference pins for I/O banks. The RUP pins share the same VCCIO with the I/O bank where they are located. The external precision resistor RUP must be connected to the designated RUP pin within the bank. If not required, this pin is a regular I/O pin.

RDN[1:8]A,RDN[3,8]C

I/O, Input Reference pins for I/O banks. The RDN pins share the same GND with the I/O bank where they are located. The external precision resistor RDN must be connected to the designated RDN pin within the bank. If not required, this pin is a regular I/O pin.

DNU Do Not Use Do not connect to power or ground or any other signal; must be left floating. NC No Connect Do not drive signals into these pins.

VCC Power VCC supplies power to the core and periphery.VCCD_PLL_[L,R][1:4],VCCD_PLL_[T,B][1:2]

Power Digital power for PLL[L[1:4],R[1:4],T[1:2],B[1:2]]. The designer must connect these pins to the voltage level that recommended in datasheet, even if the PLL is not used.

VCCPT Power Power supply for the programmable power technology.

Supply Pins

External Memory Interface Pins

Differential I/O Pins

Reference Pins




Notes (1), (2), (7)

VCCA_PLL_[L,R][1:4],VCCA_PLL_[T,B][1:2]

Power Analog power for PLL [L[1:4],R[1:4],T[1:2],B[1:2]]. The designer must connect these pins to the voltage level that recommended in datasheet, even if the PLL is not used. It is advised to keep this pin isolated from other VCC for better jitter performance.

VCCAUX Power Auxiliary supply for the programmable power technology.VCCIO[1:8][A,C],VCCIO[2,3,4,5,7,8]B

Power These are I/O supply voltage pins for banks 1 through 8. Each bank can support a different voltage level. VCCIO supplies power to the output buffers for all LVDS, LVCMOS(1.2 V, 1.5 V, 1.8 V, 2.5 V, 3.3 V), HSTL(12, 15, 18), SSTL(15, 18, 2), 3.0 V PCI/PCI-X I/O as well as LVTTL 3.3 V I/O standards. VCCIO also supplies power to the input buffers used for LVCMOS(1.2 V, 1.5 V, 1.8 V, 2.5 V, 3.3 V), 3.0 V PCI/PCI-X and LVTTL 3.3 V I/O standards.

VCCPGM Power Configuration pins power supply.VCCPD[1:8][A,C],VCCPD[2,3,4,5,7,8]B

Power Dedicated power pins. This supply is used to power the I/O pre-drivers.

VCC_CLKIN[3,4,7,8]C Power Differential clock input power supply for top and bottom I/O banks.VCCBAT Power Battery back-up power supply for design security volatile key register.GND Ground Device ground pins. VREFB[1:8][A,C]N0,VREFB[2,3,4,5,7,8]BN0

Power Input reference voltage for each I/O bank. If a bank uses a voltage-referenced I/O standard, then these pins are used as the voltage-reference pins for the bank.

VCCHIP_[L,R] Power PCIe Hard IP digital power supply, specific to the left (L) side or right (R) side of the device.VCCR_[L,R] Power Analog power, receiver, specific to the left (L) side or right (R) side of the device.VCCT_[L,R] Power Analog power, transmitter, specific to the left (L) side or right (R) side of the device.VCCL_GXB[L,R][0:3] Power Analog power, block level clock distribution.VCCH_GXB[L,R][0:3] Power Analog power, block level TX buffers.VCCA_[L,R] Power Analog power, TX driver, RX receiver, CDR, specific to the left (L) side or right (R) side of the device.GXB_RX_[L,R][0:15]p (Note 3) Input High speed positive differential receiver channels. Specific to the left (L) side or right (R) side of the device. GXB_RX_[L,R][0:15]n (Note 3) Input High speed negative differential receiver channels. Specific to the left (L) side or right (R) side of the device. GXB_TX_[L,R][0:15]p (Note 3) Output High speed positive differential transmitter channels. Specific to the left (L) side or right (R) side of the device. GXB_TX_[L,R][0:15]n (Note 3) Output High speed negative differential transmitter channels. Specific to the left (L) side or right (R) side of the device. REFCLK_[L,R][0:7]pGXB_CMURX_[L,R][0:7]p(Note 4 and 5)

Input High speed differential reference clock positive, or CMU receiver channels, specific to the left (L) side or right (R) side of the device.

REFCLK_[L,R][0:7]nGXB_CMURX_[L,R][0:7]n(Note 4 and 5)

Input High speed differential reference clock complement, or CMU complementary receiver channel, specific to the left (L) side or right (R) side of the device.

GXB_CMUTX_[L,R][0:7]p (Note 5)GXB_CMUTX_[L,R][0:7]n

Output CMU transmitter channels, specific to the left (L) side or right (R) side of the device.

RREF_[L,R][0:1] Input Reference resistor for transceiver, specific to the left (L) side or right (R) side of the device. Notes:1. This pin definition is prepared based on the EP4SGX530. 2. Some of the pull-up /pull down resisitors mentioned in the table above may not be required, depending on the exact device configuration scheme.The ability to NC or short them may be valuable during the debug phase, should you be required to use a different configuration scheme. Refer to the Configuring Stratix IV GX Devices chapter in the Stratix IV GX Device Handbook for more information.3. Transceiver signals GXB_RX[0:15] and GXB_TX[0:15] are device specific.4. Dual purpose CMU Receiver channels. Can be used either as reference clock or CMU receiver channels in devices with 5th and 6th channels.5. Only available in package with 5th and 6th channels.6. These dual purpose configuration pins can only be used as configuration pins but not regular I/O in F780 of EP4SGX360 and EP4SGX290.7. Refer to Pin Connections Guidelines and datasheet for the recommended operating voltage.

Transceiver (I/O Banks) Pins

PT-EP4SGX530-1.5Copyright © 2015 Altera Corp. Bank & PLL Diagram of 110

Note:1. This is only a pictorial representation to provide an idea of placement on the device. Refer to the pin list and the Quartus® II software for exact locations.

Tran

scei

ver B

lock

(QR

2)Tr

ansc

eive

r Blo

ck (Q

R1)

Tran

scei

ver B

lock

(QR

0)

Tran

scei

ver B

lock

(QL3

)Tr

ansc

eive

r Blo

ck (Q

L2)

Tran

scei

ver B

lock

(QL1

)Tr

ansc

eive

r Blo

ck (Q

L0)

PLL_L1 8B 8C PLL_T1 7C 7B

Tran

scei

ver B

lock

(QR

3)

PLL_R1

VREFB8AN0 VREFB8BN0 VREFB8CN0 VREFB7CN0 VREFB7BN0 VREFB7AN0

PLL_T2 7A8A

6A

VR

EFB

6AN

0

VR

EFB

1CN

0

1C 6C

VR

EFB

6CN

0

VR

EFB

1AN

0

1A

VR

EFB

2CN

0

2C

PLL_R2

PLL_L3 PLL_R3

PLL_L2

VR

EFB

2AN

0

2A 5A

VR

EFB

5AN

0

5C

VR

EFB

5CN

0

VR

EFB

2BN

0

2B 5B

VR

EFB

5BN

0

PLL_B2 VREFB4CN0 VREFB4BN0

3A 3B 3C 4C

VREFB4AN0 PLL_R4


4B 4A

PLL_L4 VREFB3AN0 VREFB3BN0 VREFB3CN0 PLL_B1

PT-EP4SGX530-1.5Copyright © 2015 Altera Corp. Revision History of 110

Version Number Date Changes Made1.0 9/25/2008 Initial release.1.1 12/22/2008 Updated VCCBAT from 2.5 V to 3.0 V.1.2 9/6/2009 Added F1760 package and removed recommended operating voltage in pin definition.

Added bank number for JTAG pins.Grouped nCSO, ASDO, and DCLK into dedicated configuration/JTAG pins in Pin Definitions.

1.4 2/25/2010 Added x32/x36 DQS group for F1152 and F1517 package1.5 2/4/2015 Added the Dynamic OCT Support columns to Pin List F1152, Pin List F1517, Pin List F1760, and Pin List F1932.


1.3 12/3/2009

pin information for the stratix iv gx ep4sgx530 device · 1c vrefb1cn0 io diffio_tx_l21p...

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