modul el-2195 semester 1 2012-2013

PRSIS

RAKSTEKTIKM

Sek

UMDIG

Labor

olah Te

M GITA

ratoriu

eknik E

Insti

AL E

m Dasa

Elektro

itut Te

L‐21

ar Tekn

Dan In

knolog

195

nik Elek

nformat

gi Band

2

ktro

tika

ung

2012

BUKU PETUNJUK

PRAKTIKUM SISTEM DIGITAL

Mervin T. Hutabarat

Arif Sasongko

Eric Agustian

Harry Septanto

M. Zakiyullah R.

Ardimas Andi Purwita

Laboratorium Dasar Teknik Elektro

SEKOLAH TEKNIK ELEKTRO DAN INFORMATIKA

INSTITUT TEKNOLOGI BANDUNG

2012

Kata Pengantar i

KATA PENGANTAR

Puji dan syukur kami panjatkan pada Tuhan Yang Maha Esa karena rahmat‐Nya telah

memberikan kami kesempatan untuk menyusun Petunjuk Praktikum Sistem Digital untuk

tahun ajaran 2010‐2011 yang disesuaikan dengan Kurikulum Program Studi Teknik Elektro

tahun ini.

Petunjuk praktikum ini mengalami beberapa perubahan dibandingkan dengan petunjuk

praktikum sejenis sebelumnya (tahun ajaran 2011‐2012). Perubahan dilakukan sebagai

tindak lanjut hasil pengukuran luaran (outcome) program studi yang dilakukan oleh Tim

Akreditasi ABET. Perubahan tersebut dilakukan menyangkut penambahan materi dan sistem

penilaian pada setiap percobaan yang dilakukan.

Sejalan dengan upaya Program Studi Teknik Elektro untuk memperoleh Akreditasi ABET

Internasional. Tuntutan pekerjaan mahasiswa dalam praktikum ini lebih tinggi dengan

pengharagaan beban sks yang sesuai. Dalam melaksanakan praktikum ini, mahasiswa

dituntut juga untuk menggunakan Buku Catatan Laboratorium dengan pola pencatatan

sesuai baku yang berlaku sebagai bukti dalam perselisihan terkait pengajuan paten di

negara maju guna melatih mahasiswa menjadi engineer yang baik.

Pada kesempatan ini, kami ingin menyampaikan terima kasih yang sebesar‐besarnya pada

semua pihak yang telah terlibat dalam penyusunan petunjuk praktikum ini, Secara khusus

untuk anggota Tim Penyusun Petunjuk Praktikum Sistem Digital, Bapak Arif Sasongko, Eric

Agustian, Harry Septanto, M. Zakiyullah R dan Ardimas Andi Purwita yang sudah

memberikan tenaga, pikiran dan waktunya untuk perbaikan praktikum dalam Program Studi

Teknik Elektro ini. Ucapan terima kasih juga disampaikan untuk dukungan rekan‐rekan dari

Staf Laboratorium Dasar Teknik Elektro, Sandra Irawan dan Nina Lestari.

Akhir kata, semoga semua usaha yang telah dilakukan berkontribusi pada dihasilkannya

lulusan Program Studi Teknik Elektro sebagai engineer dengan standar internasional.

Bandung, September 2012

Tim Penyusun Petunjuk Praktikum Sistem Digital

Ketua Tim,

Ir. Mervin T. Hutabarat, M.Sc., Ph.D.

Daftar Isi iii

DAFTAR ISI

KATA PENGANTAR ....................................................................................................................... i

DAFTAR ISI ................................................................................................................................. iii

Aturan Umum Laboratorium ...................................................................................................... v

Panduan Umum Keselamatan Dan Penggunaan Peralatan Laboratorium ............................. vii

PERCOBAAN I ............................................................................................................................ 11

PARAMETER GERBANG LOGIKA ................................................................................................ 11

PERCOBAAN II ........................................................................................................................... 21

PENGENALAN DESAIN MENGGUNAKAN FPGA ......................................................................... 21

PERCOBAAN III .......................................................................................................................... 49

RANGKAIAN LOGIKA KOMBINASIONAL .................................................................................... 49

PERCOBAAN IV .......................................................................................................................... 63

RANGKAIAN LOGIKA SEKUENSIAL ............................................................................................ 63

PERCOBAAN V ........................................................................................................................... 69

Perancangan dan Implementasi Display LCD Menggunakan Modul VGA pada FPGA ............ 69

PERCOBAAN VI .......................................................................................................................... 77

PROYEK PERANCANGAN RANGKAIAN DIGITAL ........................................................................ 77

APENDIKS A Petunjuk Pembuatan Rangkaian Elektronik Pada Breadboard ............................. 1

APENDIKS B Instrumen Dasar dan Aksesoris ............................................................................. 1

ApENDIKS C Cara Menggunakan Generator Sinyal .................................................................... 1

ApENDIKS D PRinsip Kerja osiloskop ANALOG ............................................................................ 1

ApENDIKS E Panduan Penggunaan Osiloskop Digital ................................................................ 1

APENDIKS F ................................................................................................................................. 1

Penjelasan Kaki Gerbang Logika ................................................................................................ 1

iv Daftar Isi

Aturan Umum Laboratorium v

ATURAN UMUM LABORATORIUM

Kelengkapan

Setiap praktikan wajib berpakaian lengkap, mengenakan celana panjang/ rok, kemeja dan

mengenakan sepatu. Praktikan wajib membawa kelengkapan berikut:

Modul praktikum

Buku Catatan Laboratorium (BCL)

Alat tulis (dan kalkulator, jika diperlukan)

Name tag

Kartu Praktikum

Persiapan

SEBELUM PRAKTIKUM

Sebelum mengikuti percobaan sesuai jadwalnya, sebelum memasuki laboratorium praktikan harus

mempersiapkan diri dengan melakukan hal‐hal berikut:

Membaca dan memahami isi modul praktikum,

Mengerjakan Tugas Pendahuluan

Mengerjakan hal‐hal yang harus dikerjakan sebelum praktikum dilaksanakan, misalnya

mengerjakan perhitungan‐perhitungan, menyalin source code, mengisi Kartu Praktikum

dlsb.,

Mengisi daftar hadir di Tata Usaha Laboratorium,

Mengambil kunci loker dan melengkapi administrasi peminjaman kunci loker dengan

meninggalkan kartu identitas (KTM/ SIM/ KTP).

SELAMA PRAKTIKUM

Setelah dipersilahkan masuk dan menempati bangku dan meja kerja, praktikan haruslah:

Memperhatikan dan mengerjakan setiap percobaan dengan waktu sebaik‐baiknya,

diawali dengan kehadiran praktikan secara tepat waktu,

Mengumpulkan Kartu Praktikum pada asisten,

Mendokumentasikan dalam Buku Catatan Laboratorium. (lihat Petunjuk Penggunaan

BCL) tentang hal‐hal penting terkait percobaan yang sedang dilakukan.

SETELAH PRAKTIKUM

Setelah menyelesaikan percobaan, praktikan harus

Memastikan BCL telah ditandatangani oleh asisten,

vi Aturan Umum Laboratorium

Mengembalikan kunci loker dan melengkapi administrasi pengembalian kunci loker

(pastikan kartu identitas KTM/ SIM/ KTP diperoleh kembali),

Mengerjakan laporan dalam bentuk SoftCopy (lihat Panduan Penyusunan Laporan),

Mengirimkan file laporan melalui surat elektronik (E‐mail) dalam lampiran ke :

[email protected] (lihat Panduan Pengiriman Laporan). Waktu pengiriman paling

lambat jam 12.00 WIB (Senin‐Kamis) dan 11.00 WIB (Jumat) , dua hari kerja berikutnya

setelah praktikum kecuali ada kesepakatan lain antara Dosen Pengajar dan/ atau Asisten

Pergantian Jadwal

KASUS BIASA

Pertukaran jadwal hanya dapat dilakukan per kelompok dangan modul yang

sama

Isi Form Pergantian Jadwal (dapat diperoleh di labdas.ee.itb.ac.id), lalu

tunjukkan pada asisten yang bersangkutan, Kordas yang bersangkutan atau TU

Lab. Dasar untuk ditandatangani

Serahkan Form Pergantian Jadwal yang sudah ditandatangani tadi pada asisten

saat praktikum

KASUS SAKIT ATAU URUSAN MENDESAK PRIBADI LAINNYA

Isi Form Pergantian Jadwal dengan melampirkan surat keterangan dokter (bagi

yang sakit) atau surat terkait lainnya

Form Pergantian Jadwal diserahkan pada TU Lab. Dasar

Praktikan yang bersangkutan sebelum kesempatan jadwal praktikum

selanjutnya harus meminta jadwal praktikum pengganti ke Kordas praktikum

terkait

KASUS ”KEPENTINGAN MASSAL”

”Kepentingan massal” terjadi jika ada lebih dari 1/3 rombongan praktikan yang

tidak dapat melaksanakan praktikum pada satu hari yang sama karena alasan

yang terkait kegiatan akademis

Isi Form Pergantian Jadwal dan serahkan pada TU Lab. Dasar secepatnya.

Jadwal praktikum pengganti satu hari itu akan ditentukan kemudian oleh Kordas

praktikum yang bersangkutan

Sanksi

Pengabaian aturan‐aturan di atas dapat dikenakan sanksi pengguguran nilai praktikum

terkait.

Panduan Umum Keselamatan dan Penggunaan Peralatan Laboratorium vii

PANDUAN UMUM KESELAMATAN DAN

PENGGUNAAN PERALATAN LABORATORIUM

Keselamatan

Pada prinsipnya, untuk mewujudkan praktikum yang aman diperlukan partisipasi

seluruh praktikan dan asisten pada praktikum yang bersangkutan. Dengan demikian,

kepatuhan setiap praktikan terhadap uraian panduan pada bagian ini akan sangat

membantu mewujudkan praktikum yang aman.

BAHAYA LISTRIK

Perhatikan dan pelajari tempat‐tempat sumber listrik (stop‐kontak dan circuit

breaker) dan cara menyala‐matikannya. Jika melihat ada kerusakan yang

berpotensi menimbulkan bahaya, laporkan pada asisten

Hindari daerah atau benda yang berpotensi menimbulkan bahaya listrik

(sengatan listrik/ strum) secara tidak disengaja, misalnya kabel jala‐jala yang

terkelupas dll.

Tidak melakukan sesuatu yang dapat menimbulkan bahaya listrik pada diri

sendiri atau orang lain

Keringkan bagian tubuh yang basah karena, misalnya, keringat atau sisa air

wudhu

Selalu waspada terhadap bahaya listrik pada setiap aktivitas praktikum

Kecelakaan akibat bahaya listrik yang sering terjadi adalah tersengat arus listrik. Berikut

ini adalah hal‐hal yang harus diikuti praktikan jika hal itu terjadi:

Jangan panik

Matikan semua peralatan elektronik dan sumber listrik di meja masing‐masing

dan di meja praktikan yang tersengat arus listrik

Bantu praktikan yang tersengat arus listrik untuk melepaskan diri dari sumber

listrik

Beritahukan dan minta bantuan asisten, praktikan lain dan orang di sekitar anda

tentang terjadinya kecelakaan akibat bahaya listrik

BAHAYA API ATAU PANAS BERLEBIH

Jangan membawa benda‐benda mudah terbakar (korek api, gas dll.) ke dalam

ruang praktikum bila tidak disyaratkan dalam modul praktikum

Jangan melakukan sesuatu yang dapat menimbulkan api, percikan api atau

panas yang berlebihan

Jangan melakukan sesuatu yang dapat menimbulkan bahaya api atau panas

berlebih pada diri sendiri atau orang lain

viii Panduan Umum Keselamatan dan Penggunaan Peralatan Laboratorium

Selalu waspada terhadap bahaya api atau panas berlebih pada setiap aktivitas

praktikum

Berikut ini adalah hal‐hal yang harus diikuti praktikan jika menghadapi bahaya api atau

panas berlebih:

Jangan panik

Beritahukan dan minta bantuan asisten, praktikan lain dan orang di sekitar anda

tentang terjadinya bahaya api atau panas berlebih

Matikan semua peralatan elektronik dan sumber listrik di meja masing‐masing

Menjauh dari ruang praktikum

BAHAYA BENDA TAJAM DAN LOGAM

Dilarang membawa benda tajam (pisau, gunting dan sejenisnya) ke ruang

praktikum bila tidak diperlukan untuk pelaksanaan percobaan

Dilarang memakai perhiasan dari logam misalnya cincin, kalung, gelang dll.

Hindari daerah, benda atau logam yang memiliki bagian tajam dan dapat

melukai

Tidak melakukan sesuatu yang dapat menimbulkan luka pada diri sendiri atau

orang lain

LAIN‐LAIN

Dilarang membawa makanan dan minuman ke dalam ruang praktikum

Penggunaan Peralatan Praktikum

Berikut ini adalah panduan yang harus dipatuhi ketika menggunakan alat‐alat

praktikum:

Sebelum menggunakan alat‐alat praktikum, pahami petunjuk penggunaan alat

itu. Petunjuk penggunaan beberapa alat dapat didownload di

http://labdasar.ee.itb.ac.id

Perhatikan dan patuhi peringatan (warning) yang biasa tertera pada badan alat

Pahami fungsi atau peruntukan alat‐alat praktikum dan gunakanlah alat‐alat

tersebut hanya untuk aktivitas yang sesuai fungsi atau peruntukannya.

Menggunakan alat praktikum di luar fungsi atau peruntukannya dapat

menimbulkan kerusakan pada alat tersebut dan bahaya keselamatan praktikan

Pahami rating dan jangkauan kerja alat‐alat praktikum dan gunakanlah alat‐alat

tersebut sesuai rating dan jangkauan kerjanya. Menggunakan alat praktikum di

luar rating dan jangkauan kerjanya dapat menimbulkan kerusakan pada alat

tersebut dan bahaya keselamatan praktikan

Panduan Umum Keselamatan dan Penggunaan Peralatan Laboratorium ix

Pastikan seluruh peralatan praktikum yang digunakan aman dari benda/ logam

tajam, api/ panas berlebih atau lainnya yang dapat mengakibatkan kerusakan

pada alat tersebut

Tidak melakukan aktifitas yang dapat menyebabkan kotor, coretan, goresan

atau sejenisnya pada badan alat‐alat praktikum yang digunakan

Sanksi

Pengabaian uraian panduan di atas dapat dikenakan sanksi tidak lulus mata kuliah

praktikum yang bersangkutan

10 Panduan Umum Keselamatan dan Penggunaan Peralatan Laboratorium

Percobaan 1 Parameter Gerbang Logika 11

PERCOBAAN I

PARAMETER GERBANG LOGIKA

1.1 TUJUAN

Mengenal dan memahami beberapa karakteristik dari gerbang logika diantaranya voltage

transfer, noise margin,dan propagation delay.

Mengenal dan memahami parameter dari gerbang logika yaitu operating point yang

merepresentasikan range logika HIGH dan LOW.

Dapat membuat rangkaian kombinasional sederhana menggunakan IC logika CMOS.

1.2 PERSIAPAN

Bacalah appendix yang ada pada buku petunjuk praktikum ini dan bahan kuliah yang

berkaitan, bagi yang mendapatkan Praktikum Rangkaian Elektrik baca kembali Percobaan 1

tentang Instrumentasi Laboratorium. Kerjakan Tugas Pendahuluan dan kumpulkan sesuai

ketentuan yang berlaku.

1.3 DASAR TEORI

KARAKTERISTIK VOLTAGE TRANSFER

Karakteristik static voltage transfer dari sebuah gerbang logika adalah plot dari tegangan

keluaran gerbang logika VOUT dibandingkan dengan tegangan masukan gerbang logika VIN.

Secara matematis kita bisa mendeskripisikan karakteristik voltage transfer sebagai VOUT =

f(VIN). Istilah statik digunakan disini karena kita tidak memperhitungkan faktor waktu yang

diantaranya adalah waktu tunda pada gerbang logika. Gambar 1(a) memperlihatkan static

voltage transfer dari gerbang inverter dengan tegangan catu daya sebesar VCC=5V.

12

Percobaan

Dari karakte

operating p

Operating p

yang bisa d

keluaran be

operating p

menjadi ma

balik atau ya

Kemudian y

didefinisikan

ditambahka

titik operasi

Noise margi

oleh input ta

Untuk men

didapatkan

n 1 Paramete

Gam

eristik voltag

oint.

point merup

diidentifikasi

ergantung p

point secara

asukan invert

ang menyeru

yang kedua

n sebagai te

n atau dikur

yang stabil.

in didefinisik

anpa mengu

Gamb

ndapatkan n

dari grafik ka

er Gerbang L

mbar 1: (a)Kara

e transfer kit

pakan nilai t

sebagai kelu

pada tegang

utuh untu

ter. Begitu p

upai.

adalah kita

egangan efe

rangi terhad

kan sebagai

bah nilai kel

bar 2: Noise m

nilai noise

arakteristik t

Logika

akteristik volt

ta bisa mend

tegangan ke

uaran bernila

gan masuka

k keluaran

pula sebalikn

a bisa men

ktif dari sat

ap tegangan

jumlah dari

uaran gerba

margin karakte

margin, kit

transfer yait

tage transfer d

dapatkan be

eluaran yang

ai LOW atau

an maka u

inverter, ni

nya, sehingg

dapatkan n

tu atau lebih

n normal. Te

tegangan de

ng logika.

eristik transfer

ta memerlu

u dua tegang

dan (b)operat

berapa hal, y

g dihasilkan

u bernilai HIG

ntuk mend

lai LOW op

ga diperlukan

ilai noise m

h masukan g

gangan norm

erau efektif

r voltage gerb

ukan dua n

gan input ya

ting points

yang pertam

oleh gerban

GH. Karena t

apatkan nil

perating poi

n konfiguras

margin. Nois

gerbang log

mal adalah t

yang bisa di

bang logika

nilai tegang

ng memiliki

ma adalah

ng logika

tegangan

lai HIGH

nt harus

si umpan

se/derau

gika yang

tegangan

toleransi

an yang

gradient

GATE D

= ‐1 seperti

ini disebut V

dituliskan V

tegangan ba

Dengan me

static voltag

sedangkan H

Dari semua

LOW dan log

DELAY

Dalam penj

mendefinisik

mengasums

Respon terh

Gambar 3.

Dua parame

dan low to

posisi 50%

pada Gamba

Pada kasus

masukan tPH

hingga fallin

input wavefo

yang ditand

V input LOW

VIH.Kedua teg

atas yang ma

nggunakan t

ge noise mar

HIGH noise m

hal diatas, k

gika HIGH ba

elasan berik

kan parame

ikan sebuah

hadap pulsa

eter yang aka

high propag

tegangan m

ar 3.

s rangkaian

HL adalah wa

ng output w

form hingga r

ai pada Gam

W yang ditulis

gangan ini m

asih dikenali

tegangan in

gin untuk ge

margin dirum

kita akan bisa

aik untuk ma

kut akan di

ter ini, kita

pulsa diberi

ini pada ke

an dijelaskan

gation time(

maksimal dar

Gambar 3

dimana be

ktu yang diu

aveform, se

rising output

Perco

mbar 1. Tega

skan VIL dan

merupakan

sebagai jenis

i beserta te

erbang logika

NM

muskan:

NMH

a menyimpu

asukan maup

ibahas dua

akan meng

ikan kepada

eluaran inver

n tersebut di

( tPLH). Peng

ri bentuk ge

: Definisi par

entuk gelom

ukur dari leve

dangkan tPLH

t waveform.

obaan 1 Para

ngan yang le

yang lebih t

tegangan pe

s masukan lo

gangan VOH

a. Untuk LOW

L=VIL‐VOL

H=VOH‐VIH.

lkan apakah

pun keluaran

parameter g

gunakan inv

masukan inv

rter adalah V

namakan hig

ukuran kedu

elombang VI

rameter gate

mbang kelua

el tegangan

H diukur dar

ameter Gerba

ebih rendah

tinggi disebu

erkiraan yan

ogika HIGH a

dan VOL kita

W noise marg

yang disebu

.

gate delay y

verter sebaga

verter VIN sep

VOUT yang bi

gh to low pr

ua paramete

N dan VOUT s

e delay

aran sama

ini ketika fa

i level tegan

ang Logika

dari kedua t

ut V input HI

ng dianggap

atau LOW.

a bisa mend

gin dirumusk

ut dengan ni

yang pentin

ai contoh. K

perti pada G

isa dilihat p

ropagation t

er ini dilakuk

seperti yang

dengan ge

alling input w

ngan ini keti

13

tegangan

IGH yang

p sebagai

dapatkan

kan:

lai logika

g. Untuk

Kita akan

ambar 3.

ula pada

time(tPHL)

kan pada

g terlihat

lombang

waveform

ika rising

14

1.4 TU

Percobaan

Perhatikan

dari sinyal k

worst case p

Patut diperh

dalam peng

dari tPHL dan

UGAS PEND

1. Cari dan

posisi ka

logika, a

2. a. Desa

PMOS!!

b. Jelask

dibandin

3. Untuk ra

input ge

melakuk

4. Analisis

n 1 Paramete

bahwa subs

keluaran. Se

propagation

hatikan bahw

ukuran dela

n tPLH yang dir

DAHULUA

n bacalah da

aki dan kara

antara yang b

in dan susu

kan mengap

ngkan mengg

angkaian log

erbang lain

kan hal ini!

gambar beri

a. Hub

Baga

b. Bera

diat

er Gerbang L

cript pada p

ebagai tamb

n delay yang

wa tingkat 5

y. Untuk tPD

rumuskan:

AN

tasheet dari

akteristiknya

berbasis TTL

nlah gerban

pa pada pera

gunakan ger

gika, sering d

(feeding/dr

ikut:

bungan inpu

aimana penj

apa nilai tPLH

as posisi and

Logika

parameter in

bahan kita a

dirumuskan

tPD = maxim

50% yang kit

D(average) kita a

tPD(average) =

i semua IC y

. Sebutkan p

dan CMOS.

ng AND, OR

ancangan di

rbang lainnya

dibuat hubun

riving). Sebu

ut‐outputgra

jelasan anda

H, tPHL, rise ti

da mendapat

ni mencermi

kan mendef

:

mum(tPHL,tP

a gunakan d

akan merum

= (tPHL +tPLH)

ang digunak

perbedaan y

, NAND, da

igital gerban

a?

ngan langsun

utkan dan j

fik diatas m

?

ime, dan fal

tkan nilai ter

inkan arah p

finisikan par

PLH).

disini bukan

uskannya se

)/2.

kan pada per

yang mendas

n NOR men

ng NOR dan

ng output su

elaskan bat

mensimulasik

ll time? Tunj

rsebut!

perubahan t

rameter ked

sesuatu yan

ebagai nilai r

rcobaan ini t

sar dari IC r

nggunakan t

NAND lebih

uatu gerbang

tasan‐batasa

kan rangkai

jukkan pada

tegangan

dua yaitu

ng umum

rata‐rata

terutama

angkaian

ransistor

h disukai

g dengan

n dalam

ian apa?

a gambar


1.5 PERCOBAAN

PERALATAN YANG DIGUNAKAN

Kit praktikum Gerbang Logika NOR TTL dan Parameter Gerbang Logika

1 buah project board

Power Supply, Osiloskop dan Generator Sinyal

Komponen IC gerbang logika 7400

Osiloskop dan Generator Sinyal

Kabel jumper secukupnya

1 buah Kabel BNC‐BNC, 2 buah kabel BNC‐Probe Kait / BNC‐Jepit Buaya / BNC‐Banana

2 buah kabel Banana‐Banana / Banana‐Jepit Buaya merah dan hitam.

PROSEDUR PRAKTIKUM

Sebelum praktikum dilaksanakan, lakukan beberapa hal berikut ini:

1. Pastikan semua alat dan bahan sudah disiapkan

2. Perhatikan datasheet tiap‐tiap IC yang digunakan pada modul ini, amati setiap pin

pada IC tersebut(letak VCC, GND, dan kaki input/output Bisa dilihat di Appendix F).

3. Periksa catu daya sebelum diberikan terhadap rangkaian, sesuaikan dengan TTL yang

dibutuhkan yaitu +5VDC. Kerusakan komponen akibat tegangan yang tidak sesuai

atau akibat kesalahan letak input/output menjadi tanggung jawab praktikan!!!

4. Periksa pemasangan IC pada rangkaian dengan mengukur kaki tegangan catu

daya(+5V dan GND)

5. Periksa kabel‐kabel dan konektor, gunakan multimeter untuk melakukannya

Pada saat praktikum berlangsung, praktikan hendaknya memperhatikan hal‐hal berikut ini:

1. Matikan catu daya pada saat merangkai atau mengubah rangkaian dan mengganti

IC

2. Periksa nilai VCC dan GROUND yang akan diberikan ke pin IC.

PERCOBAAN 1A: VOLTAGE TRANSFER CHARACTERISTIC DAN NOISE MARGINS DARI

IC 74LS04

Pada percobaan ini kita akan mencari karakteristik transfer voltage dari sebuah inverter

74LS04 dan inverter CMOS 4007.

PROSEDUR PERCOBAAN:

1. Gunakan kit praktikum Parameter Gerbang Logika Percobaan 1A, 1B

16

PERCO

Percobaan

2. Sett

1KH

kelu

kelu

Cek

sebe

3. Sam

4. Sam

5. Sam

6. Sett

7. Sett

siny

hing

osilo

teka

8. Liha

ada

Cant

anal

9. Cata

Ga

OBAAN 1B :

Pada percob

dan inverter

PROSEDUR

n 1 Paramete

ting keluaran

Hz dan tegan

uar terlebih

uaran adalah

keluaran sin

elum menya

mbungkan ou

mbungkan ka

mbungkan ka

ting power su

ting osilosko

yal pada mo

gga terlihat

oskop/sumb

an tombol GN

at keluaran o

perbedaan.

tumkan gam

lisa dari gam

at hasil perco

ambar 5 : Ben

: MENCAR

baan ini kita

r CMOS 4007

PERCOBAAN

er Gerbang L

n generator s

ngan puncak

dahulu dan

0V. Gunaka

nyal generat

ambungkann

tput generat

nal 1 osilosk

nal 2 osilosk

upply pada t

op dengan m

de X‐Y deng

t 1 titik

u koordinat

ND kembali u

osiloskop, ap

. Tulis hasil

mbar yang d

mbar tersebut

obaan pada B

ntuk rangkaian

I NILAI NM

akan menca

7

N:

Logika

sinyal menja

k 5V, gunaka

n memutarn

an port OUTP

tor menggun

nya dengan i

tor sinyal ke

kop dengan in

kop dengan o

tegangan 5V

mode X‐Y. S

gan meneka

kecil, temp

(Jangan terl

untuk penga

pakah bentuk

dan langka

idapat pada

t.

BCL anda.

n untuk perco

ML DAN NM

ari karakteris

di sinyal seg

an offset DC

nya sehingga

PUT sebagai

nakan osilos

nverter kare

input gerba

nput gerban

output gerba

dan sambun

ebelum mel

an tombol G

patkan titik

lalu lama pa

amatan bent

knya mirip d

h yang and

a laporan an

obaan 1a (nila

MH

tik static noi

gitiga dengan

C dengan me

a dihasilkan

keluaran bu

skop dengan

ena dapat m

ng logika (IN

g logika( IN).

ng logika(OU

ngkan denga

akukan pen

GND pada ke

k yang ter

da bentuk t

uk sinyal.

engan gamb

a kerjakan

da dan jelas

ai sinyal ikuti p

ise margin d

n frekuensi m

enarik knop

tegangan m

ukan port TT

n mode cou

merusak IC.

N).

.

UT)

n VCC dan G

ngamatan at

edua kanal

rlihat pada

titik ini!!). Se

bar referensi

pada logboo

skan yang b

petunjuk prak

ari sebuah IC

maksimal

p OFFSET

minimum

L/CMOS.

pling DC

GND.

ur posisi

masukan

tengah

etelah itu

ataukah

ok anda.

bisa anda

ktikum)

C‐74LS04


1. Gunakan kit praktikum Parameter Gerbang Logika Percobaan 1A, 1B

2. Gambarkan kembali pada log book anda keluaran mode XY dari percobaan

sebelumnya pada tempat yang terpisah.

3. Lakukan langkah berikut untuk inverter TTL 74LS04

4. Tukarkan posisi probe osiloskop kanal 1 dengan kanal 2 sehingga posisinya bertukar

dari percobaan 1 (kanal 1 terhubung dengan output IC dan kanal 2 dengan input IC).

5. Sama seperti percobaan 1 dapatkan sinyal keluaran inverter dalam mode XY.

6. Kemudian gambarkan pula sinyal tersebut secara manual pada bidang gambar yang

sama pada langkah 1 sehingga kedua gambar akan saling bertumpukan dan

membentuk seperti pada gambar 1.

7. Pada laporan anda cantumkan gambar yang didapat dan tunjukkan pada gambar

serta hitung nilai‐nilai berikut berdasarkan hasil pengamatan anda:

8. Nilai dan posisi VOL,VOH,VIL, dan VIH dengan ketelitian 1 desimal (lihat referensi

gambar 1)

9. Nilai NMH dan NML yang anda dapatkan dari percobaan berdasarkan rumus yang

sudah diberikan dan bandingkan dengan nilai yang tertera pada datasheet.

10. Catat hasil percobaan pada BCL anda. Apa yang dapat anda simpulkan pada

percobaan ini?

11. Ulangi langkah 4‐10 untuk inverter CMOS 4007

PERCOBAAN 1C : DELAY PROPAGASI

Dalam percobaan delay propagasi ini, kita akan menggunakan gerbang logika AND 2

masukan (IC 7408). Karena keterbatasan kemampuan osiloskop maka kita akan

menggunakan konfigurasi 4 buah gerbang yang diserikan.

Dengan konfigurasi ini hasil delay propagasi yang didapatkan harus dibagi empat terlebih

dahulu untuk mendapatkan nilai sebenarnya.

PROSEDUR PERCOBAAN:

1. Gunakan kit praktikum Parameter Gerbang Logika Percobaan 1C

2. Susunlah rangkaian seperti pada gambar 6 dibawah dengan kondisi seluruh alat

dimatikan

3. Kemudian sambungkan power supply dengan VCC dan GND kit praktikum

4. Nyalakan power supply

18 Percobaan 1 Parameter Gerbang Logika

5. Ubah setting triggering menggunakan tombol slope menjadi positive edge .

6. Setting setiap kanal input menjadi 1V/DIV . sambungkan ground channel 1 dan

channel 2 dan setting TIME/DIV ke posisi terendah osiloskop yaitu 0.2 us.

7. Setting keluaran generator sinyal menjadi sinyal kotak dengan frekuensi 600KHz jika

menggunakan osiloskop jenis 622G atau frekuensi 300KHz jika menggunakan

osiloskop jenis GOS 6050. Gunakan port OUTPUT sebagai keluaran. Cek keluaran

sinyal generator menggunakan osiloskop sebelum menyambungkannya dengan

Gerbang logika karena dapat merusak IC apabila salah!!!.

8. Tampilkan keluaran dari kedua kanal sehingga bentuk pulsa pada saat naik pada

kanal 1 dan kanal 2 bisa diamati secara utuh.

9. Gunakan tombol X1/MAG untuk memperbesar hasil yang didapatkan, kemudian

tekan tombol x5‐x10x20 dan perbesar hingga 10x agar lebih terlihat jelas.

10. Atur posisi vertical kedua sinyal sehingga posisi 50% berada di sumbu X(Nilai sinyal

diatas dan dibawah sumbu X pada masing‐masing kanal sama).

11. Gambarkan atau foto hasil yang didapatkan.

12. Ubah setting triggering menjadi negative edge dan ulangi semua langkah diatas.

13. Gunakan nilai tPLH dan tPHL yang didapatkan untuk mencari tPD dan tPD(average)

menggunakan rumus yang telah diberikan sebelumnya.

14. Baca datasheet dari 74LS08, kemudian bandingkan tPD dan tPD(average) yang didapatkan

pada percobaan dengan rentang nilai yang tertulis pada datasheet dan jelaskan

alasannya apabila ada perbedaan hasil yang didapat.

Gambar 6 : Bentuk rangkaian untuk percobaan1c

PERCOBAAN 1D : VERIFIKASI FUNGSI LOGIKA

Sebelumnya anda akan diberikan sebuah IC logika yang nomor serinya sudah disamarkan.

Tujuan dari percobaan ini adalah untuk mencari jenis IC logika yang digunakan berdasarkan

hubungan input‐output yang terukur. IC yang digunakan memiliki 3 input, lihatlah datasheet

Osiloskop

1

23

U1A

74AC08B

4

56

U1B

74AC08B

89

10

U1C

74AC08B

12

1311

U1D

74AC08B

1

23

U2A

74AC08B

VCC

CH1 CH2

Generator Sinyal

GND OUTPUT

OUT

IN


IC logika CMOS 3 input apa saja untuk verifikasi posisi pin karena semuanya memliki posisi

pin yang sama.

PROSEDUR PERCOBAAN:

1. Gunakan kit praktikum Parameter Gerbang Logika Percobaan 1D

2. Gunakan salah satu kanal masukan osiloskop untuk mengukur tegangan keluaran

dari gerbang logika yang akan diukur serta voltmeter pada pin OUT

3. Buatlah tabel logika dari gerbang yang dipakai dengan menvariasikan ketiga

masukan gerbang logika menggunakan tegangan dari power supply. Untuk logika

High gunakan Vcc power supply yang diset bernilai 5V, sedangkan untuk logika LOW

gunakan ground power supply.

4.

Gambar 7 : Bentuk rangkaian untuk percobaan 1d

OBSERVASI:

Jawab pertanyaan berikut:

1. Apakah fungsi logika dari gerbang[Y=f(A,B,C)]? Jelaskan bagaimana anda

mendapatkannya dari bentuk pulsa yang terlihat.

2. Catat semua hasil percobaan pada BCL anda.

PERCOBAAN 1E : RANGKAIAN KOMBINASIONAL SEDERHANA

Dalam percobaan ini anda akan mengkonversikan suatu persamaan logika ke bentuk lainnya

PROSEDUR PERCOBAAN:

12

1312

U?A

74AC11MTC

Ke CH1 osiloskop

1K

R2

Res2

1K

R1

Res2

1K

R3

Res2

P1

Plug

P2

Plug

P3

Plug

VCC

VCC

VCC

20 Percobaan 1 Parameter Gerbang Logika

1. Buatlah persamaan logika : Q = A + B, menjadi persamaan yang hanya memuat

operasi NAND atau NOR saja.

2. Rancang dan gambarkan rangkaiannya pada logbook anda, kemudian buat

rangkaiannya dari IC CMOS 7400 yang tersedia pada project‐board.

3. Verifikasi fungsionalitas rangkaian anda dengan memberikan kombinasi berbagai

input yang mungkin, catat dan bandingkan hasilnya dengan tabel kebenaran yang

anda harapkan.

4. Dari percobaan ini apa yang dapat anda simpulkan?

5. Catat semua hasil percobaan pada BCL anda.

PERCOBAAN 1F : GERBANG LOGIKA NOR TTL

1. Gunakan kit praktikum Gerbang Logika NOR TTL

2. Hubungkan VCC dan GND ke power suply 5 V, hubungkan multimeter pada terminal

OUT untuk mengukur tegangan.

3. Berikan input IN A, IN B, IN C logika 0 (tegangan 0V), baca tegangan pada OUT. Nilai

logika apakah yang terbaca? Baca dan catat nilai tegangan di seluruh simpul

rangkaian (tidak termasuk input dan power supply)

4. Ubah salah satu nilai input menjadi logika 1 (tegangan 5V), baca tegangan pada

OUT. Nilai logika apakah yang terbaca? Baca dan catat nilai tegangan di seluruh

simpul rangkaian (tidak termasuk input dan power supply)

5. Ubah dua nilai input menjadi logika 1 (tegangan 5V), baca tegangan pada OUT. Nilai

logika apakah yang terbaca?

6. Ubah semua nilai input menjadi logika 1 (tegangan 5V), baca tegangan pada OUT.

Nilai logika apakah yang terbaca?

1.6 MENGAKHIRI PERCOBAAN

1. Sebelum keluar dari ruang praktikum, rapikan meja praktikum. Bereskan kabel dan

matikan komputer, osiloskop, generator sinyal, dan power supply DC. Cabut daya

dari jala‐jala ke kit FPGA dan letakkan kembali pada tempat semula.

2. Periksa lagi lembar penggunaan meja. Praktikan yang tidak menandatangani lembar

penggunaan meja atau membereskan meja ketika praktikum berakhir akan

mendapatkan potongan nilai sebesar minimal 10.

3. Pastikan asisten telah menandatangani catatan percobaan kali ini pada Buku

Catatan Laboratorium anda. Catatan percobaan yang tidak ditandatangani oleh

asisten tidak akan dinilai.

Percobaan 2 Pengenalan Desain Menggunakan FPGA 21

PERCOBAAN II

PENGENALAN DESAIN MENGGUNAKAN FPGA

1.1 TUJUAN

1. Mempelajari teknik perancangan rangkaian digital dengan target FPGA.

2. Dapat melakukan perancangan rangkaian digital dengan target FPGA baik

menggunakan pendekatan skematik maupun bahasa VHDL.

1.2 PERSIAPAN

Sebelum praktikum ini dilaksanakan praktikan wajib membaca referensi berikut(bisa didapat

di web lab dasar:http://labdasar.ee.itb.ac.id):

Buku manual board ALTERA UP2, DE1, DE2, dan DE2‐70 yang bisa diambil di web

labdasar.

Buku pegangan mata kuliah Sistem Digital Anda mengenai persamaan Boolean dan

rangkaian aritmatika khususnya Full Adder beserta bentuk‐bentuk implementasinya.

Teori bahasa VHDL tentang entity, architecture, component,signal.

Pelajari sekilas mengenai software Quartus® dan Modelsim®!

1.3 DASAR TEORI

FPGA

Secara umum alur perancangan rangkaian digital dengan menggunakan FPGA dari ALTERA

dapat digambarkan seperti flowchart pada Gambar 1.

Gambar 1. Flowchart umum proses perancangan

FULL ADDER

Keunggulan FULL‐ADDER bila dibandingkan dengan HALF‐ADDER adalah kemampuan‐nya

menampung dan menjumlahkan bit CARRY‐in (Cin) yang berasal dari CARRY‐out (Cout) dari

tahapan sebelumnya. Oleh karenanya fungsi FULL ADDER itu sendiri adalah menjumlahkan

ke‐tiga bit input yaitu bit A, bit B dan Cin untuk menghasilkan dua bit output yaitu S dan

Cout.

Dengan menginterprestasikan fungsi dan melihat format operasi rangkaian FULLADDER,

tabel kebenaran dapat disusun untuk setiap kemungkinan kombinasi ketiga bit input.

Diasumsikan input berasal dari sumber logika positif dan output berupa ACTIVE HIGH.

22

Pengenala

Langkah sela

akan memba

Implementa

atas. Rangk

terlihat pada

Untuk penj

menambahk

rangkaian FU

an Desain M

anjutnya ada

antu merum

Ta

asikan rangka

kaian ini dap

a Gambar 2.

jumlahan d

kan rangkai

ULL ADDER s

enggunakan

alah membu

muskan fungs

Gambar 1. Flo

abel 1. Tabel

aian FULL‐A

pat tersusun

engan juml

an HALF A

sudah ada ya

n FPGA

at K‐Map or

si logika dari

owchart umu

kebenaran da

DDER dibua

n dari dua

ah bit yan

ADDER, sesu

ang berbentu

de 2 dari tab

S dan Cout.

m proses pera

an K‐map dari

t berdasarka

buah HALF‐

g lebih ba

uai dengan

uk IC, seperti

bel kebenara

ancangan

FULL ADDER

an persamaa

ADDER (HA1

nyak, dapat

jumlah bit

i 74xx83 (4‐b

an tersebut.

an ekspresi

1 dan HA2)

t dilakukan

input. Di

bit FULL ADD

KMap ini

logika di

, seperti

dengan

pasaran,

DER).

1.4 TU

1.5PER

PERALA

Terdapat be

CARRY ADD

kekurangann

UGAS PEND

1. Jelas

2. Tulis

dala

RCOBAAN

ATAN YAN

Kom

FPG

mel

eberapa jen

DER, dan CA

nya.

DAHULUA

skan tentang

FPGA

CPLD

ASIC

PAL

Prosessor

skan spesifik

am praktikum

N

NG DIGUNA

mputer(PC) y

A developm

iputi:

o Board F

o Catu day

o Kabel do

Percob

Gambar 2

nis rangkaian

ARRY SAVE A

AN

g, dan kelebi

kasi FPGA AL

m!

AKAN

ang telah ter

ent board, t

PGA tipe UP2

ya+ kabel da

ownloader ‘B

baan 2 Penge

2. Salah satu b

n FULL ADD

ADDER dima

ihan utama d

LTERA UP2,

rinstal progr

ipe ALTERA

2, DE1, DE2,

an konektor t

ByteBlaster I

enalan Desa

bentuk rangka

DER, yaitu P

ana masing‐

dari :

DE1, DE2, d

am Quartus

UP2 atau DE

atau DE2‐70

tambahan

I’ dan USB‐B

in Mengguna

aian Full Adde

PARALLEL AD

‐masing mem

dan DE‐70 y

II

E1 beserta pe

0.

laster.

akan FPGA

er

DDER, LOOK

miliki kelebi

yang akan di

erlengkapan

23

K AHEAD

han dan

igunakan

nya yang

24 Pengenalan Desain Menggunakan FPGA

PROSEDUR PRAKTIKUM

PERCOBAAN 2A: MENDESAIN FULL ADDER DENGAN SKEMATIK

Dalam percobaan ini kita akan mendesain full adder menggunakan FPGA dengan

pendekatan skematik

PROSEDUR PERCOBAAN:

a. Membuat Projek Baru Menggunakan Quartus II 9.0 sp2 Web Edition

1. Buatlah folder baru di dalam folder PraktikumSisDig(jika belum ada buatlah

folder tersebut), misalnya untuk kelompok2 folder yang dibuat

“D:\PraktikumSisDig\Kelompok2\Modul2\...”

2. Kemudian pada folder tsb buatlah dua folder baru yang bernama Tutorial1

dan Tutorial2.

3. Jalankan Quartus II 9.0 sp2 Web Edition.

4. Lihat Gambar 3 untuk melihat ilustrasi langkah‐langkah berikutnya pada

prosedur(a) ini.

5. Klik File New Project Wizard seperti yang terlihat pada Gambar3(a).

Setelah ini akan tampil jendela Introduction, Klik Next.

6. Pada langkah ini akan terlihat jendela seperti Gambar 3(b). Pada kolom

paling atas (terkait direktori untuk project yang sedang Anda buat), tekan

tombol “…” yang ada di sebelah kanan kemudian carilah folder Tutorial1

yang sudah Anda buat sebelumnya. Akhiri dengan tekan tombol Open.

7. Kemudian pada kolom berikutnya (terkait nama project) ketikkan

“Tutorial1”. Pastikan pada kolom ketiga (terkait top level entity) terisi nama

yang sama.

8. Klik Next untuk sampai ke jendela “Add Files”, lewati jendela ini dengan klik

Next kembali

9. Pada langkah ini akan terlihat jendela seperti Gambar 3(c), pada daftar

“Family” untuk yang mendapatkan board UP2 pilih FLEX10K, kemudian

dalam bagian “Available Device” pilih EPF10K70RC240‐4. Sedangkan untuk

yang mendapatkan board DE1 untuk “Family” pilih CycloneII, kemudian

dalam bagian device pilih EP2C20F484C7. Sedangkan untuk board DE2 dan

DE2‐70 sesuaikan dengan yang tertera pada chip FPGAnya. Setelah itu klik

Finish karena untuk langkah berikutnya kita hanya menggunakan setting

default.

b. Mem

milih dan Me

1. Klik File

File seb

Tutorial

2. Pilih File

Percob

Gam

enempatkan

New, pa

bagai pilihan

1.bdf sepert

e Page Set

baan 2 Penge

mbar 3. Tampi

n komponen

ada jendela

n desain da

ti pada Gamb

tup dan pilih

enalan Desa

(a)

(b)

lan langkah p

n

yang tampil

an klik OK.

bar 4(a).

h Letter seba

in Mengguna

etunjuk a

l pilih Block

. Simpan fi

agai ukuran k

akan FPGA

Diagram/Sc

le tersebut

kertas, klik O

25

chematic

sebagai

OK.

26

Pengenalaan Desain M

3. Buka jen

AND pad

pada Ga

4. Cari kom

kompon

kompon

dan klik

menyud

5. Ulangi la

masuka

gerbang

6. Buka ke

7. Pilih jen

untuk m

dihubun

(a)

enggunakan

ndela Symbo

da bagian ki

ambar 4(b).

mponen XOR

nen tsb atau

nen XOR den

k 1 kali pada

dahi tekan to

angkah diata

n dan sebu

g NOT.

mbali jendel

is Input Pin

menempatka

ngkan) sesua

n FPGA

ol Tools den

ri jendela sc

R pada folde

u klik OK. D

ngan 2 mas

a posisi itu

ombol Esc ata

as untuk men

uah gerbang

la Symbol To

dan tempatk

an 5 buah O

i dengan Ga

ngan mengk

hematic edit

er ..\primitiv

i ujung pana

ukan. Cari p

untuk mene

au klik kanan

nempatkan d

g OR denga

ools, kali ini b

kan 3 buah p

Output pin p

mbar 4(c).

lik tombol d

tor seperti b

ves\logic da

ah mouse a

posisi yang t

empatkan ge

n dan pilih ca

dua buah ge

n 2 masuka

buka folder .

pada skemat

pada skemat

dengan ikon

bagian yang d

n klik dua k

akan muncul

tepat pada

erbang XOR

ancel.

rbang AND d

an serta lim

..\primitives

tik. Ulangi la

tik. Posisikan

(b)

gerbang

dilingkari

kali nama

l gambar

skematik

R. Untuk

dengan 2

ma buah

s\Pin.

ngkah ini

n (belum

c. Men

d. Pela

e. Men

Gam

nambahkan

1. Pilih Ort

simbol

2. Arahkan

klik kiri

kemudia

3. Lihat ke

dibutuh

abelan Net d

1. Klik dua

ubah na

untuk i

output)

2. Untuk p

netapkan I/O

1. Simpan

& Synth

2. Pilih Ass

Percob

mbar 4. Skem

hubungan u

thogonal No

, untuk m

n ujung point

dan tahan

an lepaskan t

embali Gam

kan.

dan pin I/O

a kali pada p

ama dari pin

nput dan “S

.

port masukan

O pin pada k

skematik An

hesis atau Ctr

signment

baan 2 Penge

(c)

atik yang digu

untuk memb

ode Tool pa

menggambar

ter mouse k

kemudian ta

tombol mou

mbar 4(c) s

port input/ou

n sesuai den

SUM”, “CAR

n biarkan def

kaki FPGA

nda kemudia

rl+K (Pastika

Pin Planner

enalan Desa

unakan pada P

bentuk net

da bagian to

rkan kabel.

ke salah satu

arik garis hi

use Anda.

sebagai refe

utput yang a

ngan yang p

RRY”, “A_O

fault value se

an pilih Proc

an tidak ada e

r.

in Mengguna

Percobaan 2a

oolbar bagia

sisi yang ak

ngga ujung

erensi penem

akan diubah

pada Gamba

UT”, “B_OU

ebagai VCC.

essing St

error).

akan FPGA

an kiri yang

kan dihubung

lain yang d

mpatan kab

namanya k

ar4(c) (“A”,

UT”, “C_OUT

tart Start

27

memiliki

gkan lalu

iinginkan

bel yang

kemudian

“B”, “C”

T” untuk

Analysis

28

Pengenala

Tabel 2. Posis

Switch

Switch[0]

an Desain M

3. Akan te

FPGA de

port inp

4. Klik Dire

5. Pada ko

ditinjau.

6. Untuk p

pada 7‐s

Ketika te

pull‐up

menyala

mendap

7. Kita han

menyala

Adapun

DE1 dap

datashe

si kaki yang te

enggunakan

rbuka sebua

engan posisi

ut‐output sk

ection untuk

olom Locatio

. Akan munc

ercobaan ini

segment unt

erbuka/tida

dan jika ter

a ketika m

patkan input

nya memanfa

a berarti ‘1’ d

nama pin y

pat dilihat pa

eet!)

erhubung 7 seg

Cyclon

PIN_L2

n FPGA

ah jendela b

kaki‐kakinya

kematik kita

mengurutka

on double‐kl

cul suatu daft

i, kita akan m

tuk keluaran

k ditekan sw

rtutup/ditek

mendapatkan

HIGH VOLTA

aatkan LED p

dan mati ber

yang terhub

ada table 2

gment dan sw

(a)

ne II Pin

22

baru dimana

a dan di baw

seperti yang

an pin.

ik kiri kolom

tar kaki FPGA

menggunaka

n. LED pada U

witch akan b

kan akan be

input LOW

AGE.

pada bagian

rarti ‘0’ (dala

ung dengan

di bawah ini

witch (a)untuk

a sebelah ata

wah ada daft

g terlihat pad

m yang sebar

A yang bisa d

n switch unt

UP2 dan DE1

berlogika 1 k

erlogika 0, s

W VOLTAG

a,g,dan d da

am bentuk bi

switch atau

i: (Untuk ref

k UP2 (b)untuk

as akan ada

tar yang sud

da Gambar 5

ris dengan p

dipakai.

tuk masukan

1 bersifat ac

karena ada r

sedangkan L

E dan mat

ari 7‐segmen

iner bukan d

u LED pada

ferensi leng

k DE1

a gambar

dah berisi

5 .

port yang

n dan LED

tive low.

angkaian

LED akan

ti ketika

t dimana

desimal!).

UP2 dan

kap lihat

Switch[1]

Switch[2]

Switch[3]

Switch[4]

Switch[5]

Switch[6]

Switch[7]

Switch[8]

Switch[9]

Tabel 3. Ref

Nama Pin

A

B

C

A_OUT

B_OUT

C_OUT

CARRY

SUM

8. Untuk p

referens

ferensi kaki ko

n I/O Ka

PIN

PIN

PIN

PIN

PIN

PIN

PIN

PIN

Percob

PIN_L2

PIN_M

PIN_V1

PIN_W

PIN_U

PIN_U

PIN_M

PIN_M

PIN_L2

pemasangan

si tabel 3 di b

omponen

aki yang diguna

N_41

N_40

N_39

N_6

N_13

N_9

N_24

N_17

baan 2 Penge

21

M22

V12

W12

U12

U11

M2

M1

2

(b)

n kaki komp

bawah ini:

akan UP2

enalan Desa

ponen pada

Kaki yang dig

PIN_L22

PIN_L21

PIN_M22

PIN_J2

PIN_E2

PIN_H1

PIN_D1

PIN_E1

in Mengguna

Pin Planne

gunakan DE1

akan FPGA

er bisa dilih

29

hat pada

30

Pengenala

f. Pem

Unt

seb

seba

an Desain M

mbuatan Net

tuk melaksa

uah deskrip

agai beriku

1. Pilih Pro

2. Pilih Sim

3. Klik pad

error).

4. Klik pad

simulati

ditampi

5. Sekaran

simulato

membu

Tool. An

wavefor

6. Klik kan

Insert N

all kem

input/ o

untuk m

7. Klik

Tutorial

enggunakan

Gambar

tlist untuk sim

anakan simu

psi netlist d

t: (Lihat Ga

ocessing Si

mulation Mo

a tombol Ge

da check box

ion result”

lkan pada file

g kita perl

or sebagai

atnya, klik p

nda akan m

rm1.vwf.

nan pada ba

Node or Bus

udian klik k

output yang

mensimulasik

(Detach W

1.vwf.

n FPGA

5. Tampilan la

mulasi

ulasi secara

dari rangkai

ambar 6 unt

imulator Too

de menjadi F

enerate Func

x di sebelah

agar setiap

e simulasi ki

u membuat

sumber

pada tombol

mendapatkan

agian kolom

Node Find

kiri pada tom

kita pakai.

kan seluruh p

Windows), l

angkah petun

a fungsiona

ian. Langka

tuk petunju

ol.

Functional.

ctional Simu

h kiri “Overw

kita melaku

ta.

t sebuah f

dari masu

Open pada

n jendela ba

Name jend

der. Anda bis

mbol List u

Klik kanan

port.

alu Simpan

juk e

l pada prog

ah untuk m

uk secara vi

lation Netlis

write Simula

ukan simula

ile yang ak

ukan vekto

bagian bawa

aru yang me

ela tersebut

a pilih pada

ntuk menge

pada tomb

file simulas

gram ini dip

embuatnya

isual)

st (Pastikan t

ation input f

si hasilnya

kan digunak

or simulasi.

ah jendela S

emiliki nama

t dan pilih I

bagian Filte

eluarkan sem

ol dengan t

si ini denga

perlukan

a adalah

tidak ada

file with

langsung

kan oleh

. Untuk

imulator

a default

Insert

er Pins:

mua port

tanda >>

an nama

8. Kemudia

Tutorial

Percob

an pada ko

1.vwf sebag

baan 2 Penge

olom Simul

gai input sim

enalan Desa

lation Input

ulasi.

in Mengguna

t di Simula

akan FPGA

ator Tool,

31

pilih file

32

Pengenala

g. Mem

Apa

Star

tida

ben

an Desain M

mbuat wave

abila pada a

rt, maka sim

ak sesuai de

ntuk sinyal m

1. Buka ke

Simulat

2. Klik kiri

3. Perhatik

Navigat

semula

4. Pilih sala

dalam t

dengan

saat. Ov

terus m

enggunakan

Gambar 6.

eform masuk

akhir tahapa

mulasi bisa

engan keper

masukan me

embali file Tu

orTool Op

pada port m

kan pada j

tor. Setelah m

abu‐abu (tid

ah satu kota

toolbar dari

mengarahka

verwrite Clo

menerus den

n FPGA

Tampilan Lan

kan

an sebelum

terjadi den

rluan kita, o

elalui langk

utorial1.vwf

pen

masukan A pa

endela uta

melakukan la

ak aktif) ber

k tombol

jendela wav

an mouse An

ock akan me

ngan periode

ngkah Petunju

mnya pada S

ngan bentu

oleh karena

kah berikut i

f dengan me

ada kolom pa

ma dibagia

angkah 2 beb

rubah menja

yang bern

veform). And

nda keatas to

enghasilkan

e tertentu.

uk f

Simulator To

k input defa

a itu kita pe

ini:

enggunakan

aling kiri file t

n kiri sete

berapa toolb

di biru (aktif

nama Overw

da dapat me

ombol terseb

pulsa segiem

Anda bisa j

Tool kita klik

fault yang b

erlu mendef

FileOpen

tersebut.

elah bagian

bar di bagian

f).

write Clock (b

elihat nama

but selama b

mpat yang

juga melaku

k tombol

biasanya

finisikan

ataupun

Project

n itu yang

berada di

tersebut

beberapa

berulang

ukan klik

h. Men

Sete

fung

mel

kanan p

input.

5. Pada je

Period

6. Ulangi l

sebesar

7. Ulangi l

sebesar

8. Semua l

yang mu

9. Setelah

simulasi

10. Amati h

sesuai d

ngimplemen

elah mema

gsional, wa

lalui langka

1. Lakukan

Compila

2. Siapkan

pada tem

Percob

pada nama p

endela Clock

Period dan

langkah 2‐5

20 ns

langkah 2‐5

40 ns

angkah diata

ungkin untuk

itu pada jen

i.

asil simulasi

engan yang

Gambar 7.

ntasikan desa

astikan ranc

aktunya unt

h‐langkah b

n kompilasi

ation.

board FPGA

mpatnya ma

baan 2 Penge

pin dan pilih

k seperti p

n isi perioda s

untuk port

untuk port

as akan men

k percobaan

ndela Simula

pada jendel

diharapkan.

Tampilan lan

ain

cangan kit

tuk mengim

berikut:

terhadap p

A Anda, pas

asing‐masing

enalan Desa

Value… u

ada Gamba

sebesar 10 n

t masukan

t masukan C

nghasilkan se

ini.

ator Tool pi

a tutorial.vw

gkah petunju

ta sudah b

mplementasi

rogram den

ang kabel ca

dan nyalaka

in Mengguna

untuk menen

ar 7 bagian

s

B tetapi nila

C tetapi nila

eluruh komb

lih tombol S

wf dan cek ap

k g

enar melal

ikannya pad

ngan memili

atu daya dan

an board ters

akan FPGA

ntukan bent

kanan pilih

ai periode

ai periode

binasi sinyal

Start untuk

pakah hasiln

lui simulasi

da alat seb

ih Processin

n kabel prog

sebut.

33

uk sinyal

h Time

sekarang

sekarang

masukan

memulai

ya sudah

i secara

enarnya

ngStart

grammer


3. Untuk konfigurasi, klik ToolsProgrammer. Klik pada tombol Hardware

setup. Klik pada Add Hardware, untuk UP2 klik 2 kali pada ByteBlasterII dan

klik Close. Sedangkan untuk DE 1 klik 2 kali pada USB‐Blaster (Jika tidak ada

minta bantuan asisten untuk menginstall).

4. Kemudian pada bagian Mode pilih JTAG.

5. Jika file Tutorial1.sof tidak terlihatpada jendela utama programmer, klik Add

File dan carilah file Tutorial1.sof kemudian klik Open.

6. Sorot nama file, lakukan checklist pada kolom “Program/Configure”,

kemudian klik tombol Start untuk memprogram FPGA.

7. Sekarang coba mainkan switch 1‐3 yang merepresentasikan masukan

A,B,dan C. Lihat apa yang terjadi, apakah full adder yang kita buat sudah

bekerja dengan benar? Jelaskan alasan Anda!

8. Catat hasil percobaan pada BCL Anda.

PERCOBAAN 2B: MENDESAIN FULL ADDER DENGAN PENDEKATAN BAHASA VHDL

Pada percobaan ini kita akan mendesain full adder dengan pendekatan yang berbeda yaitu

dengan memanfaatkan bahasa VHDL. Sebelumnya praktikan disarankan membaca kembali

bahan‐bahan materi kuliah mengenai bahasa VHDL karena dalam praktikum kebanyakan

materi ini tidak akan diulang kembali.

PROSEDUR PERCOBAAN:

a. Membuat Projek Baru Kembali

1. Buat project baru untuk percobaan ini seperti yang telah dilakukan pada

percobaan sebelumnya dengan memperhatikan langkah‐langkah di bawah

ini.

2. Klik File New Project Wizard

3. Buka directory dan cari folder Tutorial2 untuk menyimpan file‐file pada

percobaan ini.

4. Beri nama project dan top level entity: “modul2vhdl”.

5. Klik Next untuk sampai ke jendela yang dapat digunakan untuk

menambahkan file pendukung, lewatkan jendela ini dengan klik Next

kembali

6. untuk yang mendapatkan board UP2 pilih FLEX10K, kemudian dalam bagian

“Available Device” pilih EPF10K70RC240‐4. Sedangkan untuk yang

mendapatkan board DE1 untuk “Family” pilih CycloneII, kemudian dalam

bagian device pilih EP2C20F484C7. Sedangkan untuk yang mendapatkan

b. Mem

Unt

kare

2a

mas

And

board U

Setelah

menggu

masukkan D

1. Klik File

desain d

modul2v

2. Anda ak

VHDL A

yang aka

ini tidak

3. Seperti

arsitektu

file terse

tuk langkah

ena itu tida

mulai dari

sukan atau

da. Setelah i

1. Pada sa

keluaran

2. Jelaskan

menggu

3. Catat ha

Percob

UP1 pilih FLE

itu klik F

unakan settin

esain VHDL

e New, pa

dan klik OK.

vhdl.vhd

kan mendap

Anda, pada p

an dipakai ya

k akan dilaku

Gambar 8

yang telah

ur dan kode

ebut (CTRL+S

h‐langkah b

ak akan dit

bagian Pe

upun posisi

itu, kerjakan

aat simulasi

n antara men

n pada lapo

unakan vhdl a

asil percobaa

baan 2 Penge

EX10K, kem

Finish karen

ng default.

ada jendela

Klik Detach

patkan jende

praktikum in

ang ada pada

kan untuk m

. Kode VHDL u

Anda pela

e diatas han

S).

berikutnya

tuliskan kem

ercobaan e

led 7‐segm

n tugas ber

dan implem

nggunakan s

oran menur

ataupun ske

an pada BCL

enalan Desa

udian dalam

na untuk la

yang tampi

Windows, l

ela kosong

ni Anda aka

a Gambar 8,

melatih Anda

untuk Percoba

ajari, kode

yalah salah

akan mirip

mbali. Silah

hingga ter

ment kelua

rikut:

mentasi alat

skematik dan

rut Anda, a

matik.

Anda.

in Mengguna

m bagian dev

angkah ber

l pilih VHDL

lalu simpan

tempat untu

n diberikan

untuk prakt

.

aan 2b

VHDL mem

satunya. Set

p dengan P

kan ikuti pe

rakhir, tent

ran sesuai

apakah ada

n vhdl, jelask

apa kelebiha

akan FPGA

vice pilih EP

rikutnya kita

L File sebaga

file tersebut

uk menulisk

kode sumb

tikum selanju

miliki banyak

telah selesa

Percobaan 2

etunjuk Per

tukan posis

dengan ke

a perbedaan

kan.

an dan kek

35

PF10K20.

a hanya

ai pilihan

t sebagai

kan kode

ber VHDL

utnya hal

k bentuk

i simpan

2a, oleh

rcobaan

si switch

einginan

n bentuk

kurangan


PERCOBAAN 2C: MENDESAIN 4‐BIT RIPPLE CARRY ADDER DENGAN VHDL

Kita dapat membangun n‐bit adder dengan memanfaatkan kode vhdl sebelumnya melalui

penggunaan kata kunci component. Di bawah ini Anda akan diberikan contoh 4‐bit full

adder dengan arsitektur Ripple Carry Adder.

PROSEDUR PERCOBAAN

1. Buatlah folder dan project baru dengan nama project dan top‐level entity adder4bit.

2. Tambahkan file vhdl pada project tersebut dan tuliskan kode yang ada pada Gambar

9 (b).

3. Lakukan simulasi secara fungsional seperlunya dan lihat apakah adder4bit kita

bekerja seperti yang diharapkan. Catat hasil percobaan pada BCL Anda.

PENJELASAN VHDL:

Secara umum component digunakan untuk membuat blok‐blok IC yang memiliki

karakteristik seperti entity pembangunnya, dalam hal ini fulladder. Disini kita menggunakan

4 blok komponen dari entity fulladder yaitu FA0…FA3.

Untuk menghubungkan kaki‐kaki antara blok komponen dengan blok komponen lain atau

gate primitive (AND, OR dsb.) kita menggunakan bantuan SIGNAL. Misalkan pada FA0Cout

dihubungkan dengan SIGNAL C(0) dan pada FA1Cin dihubungkan dengan SIGNAL C(0)

pula, maka antara Cout pada FA0 dan Cin pada FA1 akan secara fisik terhubung seperti

diilustrasikan pada Gambar 9 (a) di bawah ini.

Apabila kita ingin memberikan masukan logika ‘1’ atau ‘0’ secara langsung seperti pada

ilustrasi port input A pada FA0 diatas, maka pada bagian komponen FA0 kita dapat

menuliskan:

FA0: fulladder PORT MAP (A=>’1’,…..);

Disini ‘1’ diartikan angka di dalam kutip adalah berbentuk biner atau karakter tergantung

pemakaiannya.

(a)

A

B

Cin

S

Cout

f ull_adder

FA0

A

B

Cin

S

Cout

f ull_adder

FA1

C(0)

VCC

PERCO

G

OBAAN 2D:

Terkadang

dibandingka

mendapatka

PROSEDUR

1. Buat

2. Kop

labd

3. Tam

Sym

dala

skem

4. Gun

Gam

Gambar 9. (a)

MENDESA

membangun

an menggun

an visualisasi

PERCOBAAN

tlah project

i file pendu

dasar ke dala

mbahkan file

mbol Tool, A

amnya terda

matik dari fi

nakan blok te

mbar 10

Percob

Ilustrasi fisis

AIN 4‐BIT A

n rangkaian

nakan vhdl,

i dari rangka

N

baru dengan

kung yang b

am folder pro

skematik k

Anda akan

apat blok y

le pendukun

ersebut dan

baan 2 Penge

(b)

program VHD

ADDER DEN

n digital m

hal ini ka

ian yang kita

n nama proje

bernama Fu

oyek Anda.

kosong ke d

mendapati

ang bernam

ng yang kita g

symbol lain

enalan Desa

DL; (b) Kode vh

NGAN SKE

menggunakan

rena denga

a bangun.

ect dan top‐l

ullAdder.bsf

alam projec

direktori b

ma FullAdde

gunakan.

nnya untuk m

in Mengguna

hdl untuk Per

MATIK

n skematik

n menggun

evel entity a

dan FullAdd

ct Anda. Ket

aru yang b

er dan meru

membuat ran

akan FPGA

rcobaan 2c

bisa lebih

nakan skem

adder4bit2

der.bdf dari

tika Anda m

bernama pro

upakan repr

ngkaian sepe

37

mudah

atik kita

website

membuka

oject, di

resentasi

erti pada

38

PERCO

Pengenala

5. Laku

kita

OBAAN 2E:

Pada perco

Modelsim®.

starter editio

Soft

Oleh

Soft

Soft

sesu

Pada percob

dan masih m

PROSEDUR

a. Memula

Pada tah

simulasi

digunak

1. Buk

tam

yang

2. Pilih

bari

dire

an Desain M

ukan simulas

menggunak

SIMULASI

baan ini kit

Modelsim y

on (free licen

tware Altera

h karena itu

tware simula

tware ini sa

ungguhnya te

baan ini pra

menggunakan

PERCOBAAN

ai Simulasi d

hap ini, prakt

i, dan melaku

an.

alah progra

pilan sepert

g muncul di

h folder seba

s menu yan

ktori folder k

enggunakan

si secara fun

an vhdl. Cata

Gambar 1

SEDERHAN

a akan mela

yang diguna

nse). Penggu

a Quartus® y

digunakan so

si ini memili

ama dengan

erutama unt

aktikan dimin

n interface G

N

engan Meng

tikan akan m

ukan konfigu

am Modelsi

i pada gamb

program ini.

agai direktor

ng terdapat

kerja.

n FPGA

ngsional dan

at hasil perc

10. Gambar sk

NA MENG

akukan simu

kan adalah

unaan simula

yang terbaru

oftware mod

ki lebih bany

n software

tuk keperlua

nta melakuk

GUI software

ggunakan M

membuka sof

urasi mengen

m ALTERA

bar di bawah

ri kerja deng

t di bagian

n lihat apaka

obaan pada

kematik untuk

GUNAKAN

ulasi dengan

bawaan dar

ator dengan

u tidak terd

delsim® ini se

yak fasilitas u

yang digun

n design IC.

kan simulasi

e.

Modelsim ALT

ftware/tool m

nai library/di

STARTER E

h ini, pilih Clo

gan cara, pili

atas jendel

ah hasilnya

BCL Anda.

k Percobaan2D

N MODELSI

n software y

i software A

modelsim in

dapat simula

ebagai solus

untuk debug

akan pada

dengan des

TERA STARTE

modelsim un

irectory apa

EDITION 6.4

ose untuk m

h File ‐> Cha

a program,

sama denga

D

IM

yang berbed

Altera Quart

ni penting ka

ator tool ya

sinya.

gging

design digi

sain yang se

ER EDITION

ntuk keperlu

yang akan

4a. Setelah

menutup jend

ange Directo

lalu masuk

an ketika

da, yaitu

us® versi

rena:

ng lama.

tal yang

ederhana

6.4a

an

muncul

dela awal

ory pada

kan path

3. Sete

mem

den

men

men

Libra

Libra

Gambar 11.

elah menent

milih File ‐> N

gan gambar

ngenai (libra

nggunakan h

ary name a

ary physical

Percob

Tampilan awa

tukan folder

New ‐> Libra

di bawah in

ary) directo

hasil compile

dalah nama

name adalah

Gambar

Gamb

baan 2 Penge

al program M

yang akan d

ary. Atur dan

ni. Langkah

ry yang ak

e yang ada d

a library yan

h nama direc

12. Jendela u

ar 13. Jendela

enalan Desa

Modelsim ALTE

digunakan, b

n isilah jende

ini dilakukan

kan digunak

i direktory in

ng diberikan

ctory yang d

ntuk membua

a tampilan lib

in Mengguna

ERA STARTER E

buatlah libra

ela yang kem

n untuk mem

an untuk m

ni sebagai m

n pada direc

igunakan.

at library baru

rary “work”

akan FPGA

EDITION 6.4a

ary baru den

mudian munc

mberi tahu s

meng‐compil

model untuk

ctory ini, se

u

39

ngan cara

cul sesuai

simulator

le, dan

simulasi.

edangkan

40

Pengenala

b. Menjala

Pada tah

simulasi

simulasi

nya.

1. Com

pad

akan

sele

dari

simu

2. Sete

men

baw

yang

mem

an Desain M

ankan Simula

hap ini, prak

i, dan meng

i dilakukan d

mpile desain

a baris menu

n di compile

esai di compi

file VHDL (

ulasi ini akan

elah melakuk

nu Simulate

wah ini, pilih f

g telah dico

milih modul y

enggunakan

asi dengan M

ktikan akan a

ggunakan m

engan mem

yang ingin d

u yang terda

e pada jend

le, pilih Don

(file terlamp

n disimpan d

library ieee ;

use ieee.std_log

use ieee.std_log

use ieee.std_log

use std.textio.all

ENTITY modul2v

PORT

END modul2vhd

ARCHITECTURE b

BEGIN

S <= A

Cout

END behavioral;

Gambar 1

kan compile,

‐> Start Sim

file yang aka

ompile sebe

yang ada dal

n FPGA

Menggunaka

akan meng‐c

model simu

ber input, m

disimulasika

apat di bagia

dela yang m

ne. Langkah i

pir pada tex

i dalam direc

ic_1164.all;

ic_unsigned.all;

ic_textio.all;

l;

vhdl IS

T( A,B,Cin : IN std_

S,Cout : O

l;

behavioral OF mo

A XOR B XOR Cin;

<= (Cin AND (A X

14. Jendela ta

, langkah se

mulation. Pa

an disimulasi

elumnya), ke

lam library k

an Modelsim

compile file V

ulasi ini unt

menjalankan s

n dengan ca

an atas jende

muncul, lalu

ini dilakukan

xtbbox di ba

ctory/library

_logic;

OUT std_logic);

odul2vhdl IS

;

XOR B)) OR (A AN

mpilan untuk

lanjutnya ad

ada jendela

kan (file yan

emudian pil

kita (work) un

m ALTERA STA

VHDL untuk

tuk melakuk

simulasi, dan

ara memilih

ela Modelsim

klik Compile

n untuk mem

awah) yang

y work .

D B);

menu Compil

dalah menjal

yang muncu

g akan disim

ih OK. Dala

ntuk disimula

ARTER EDITI

menghasilka

kan simulasi

n mengamat

Compile ‐>

m. Tentukan

le. Apabila f

mbuat model

telah dibuat

le

lankan simu

ul seperti ga

mulasi merup

am langkah

asikan.

ION 6.4a

an model

i. Proses

ti output‐

Compile

file yang

file telah

simulasi

t. Model

lasi. Pilih

ambar di

pakan file

ini, kita

3. Tam

cara

ditu

yang

4. Kem

Righ

mas

para

Tam

berb

sign

diha

G

mbahkan wav

a melakukan

njukkan pad

g akan diber

mudian buat

ht Click ‐>

sukkan nilai

ameter lain d

mbahkan 2 s

beda, 100ps

al yang dib

asilkan.

Percob

Gambar 15. Je

ve yang aka

Right Click

da gambar d

i input dan d

Gambar 16

lah stimulus

Clock . Pad

periode clo

disetting dal

sinyal lain d

untuk sinya

berikan kepa

baan 2 Penge

endela untuk m

an kita lihat

k ‐> Add ‐> T

di bawah ini

dilihat outpu

. Langkah pen

s (sequence

a jendela y

ock simulasi

lam keadaan

dengan cara

al B dan 200

ada rangkai

enalan Desa

memilih file y

hasil simula

To Wave ‐>

. Pada lang

tnya.

nambahan wa

signal) pada

yang muncu

sebesar 50

n default (tid

a yang sama

0ps untuk s

ian. Selanju

in Mengguna

ang akan disim

asi di windo

All item in

gkah ini kita

ave pada simu

a simulasi d

l seperti ga

0ps untuk si

dak diubah),

a namun de

inyal C. Stim

tnya akan

akan FPGA

mulasi

ow simulator

region sepe

memilih sig

ulasi

dengan cara

ambar di ba

inyal A dan

setelah itu

engan perio

mulus ini me

dilihat outp

41

r dengan

erti yang

gnal/port

memilih

awah ini,

n biarkan

pilih OK.

ode yang

erupakan

put yang

42

PERCO

Pengenala

5. Jala

simu

yang

6. Sete

dan

siny

anal

7. Kem

mem

kem

Ban

kedu

OBAAN 2F:

Ada cara la

inputnya sa

untuk mem

File ini diseb

Setelah itu d

Testbench d

masukan da

modul testb

an Desain M

nkan simula

ulasi yang m

g didapatkan

elah didapat

jalankan ke

yal hasil sim

lisis dari hasi

mudian lakuk

milih menu

mudian serta

dingkan siny

ua langkah s

MEMBUAT

ain untuk m

tu‐persatu.

berikan inpu

but stimulus

dibuat satu m

digunakan u

an memverif

bench dan DU

Stim

enggunakan

Gambar

asi dengan m

muncul kemu

n !

kan hasil sim

embali simul

mulasi yang

il yang didap

kan Right C

Tools ‐> R

kan dalam l

yal hasil sim

ebelumnya.

T TESTBEN

mensimulasik

Cara ini ada

ut pada rang

generator.

modul yang m

untuk mengu

fikasi keluar

UT.

mulus Generator

n FPGA

r 17. Jendela u

memilih men

udian sertaka

mulasi dari la

lasi dengan

muncul kem

patkan !

Click ‐> For

Run. Ambil

laporan ! La

mulasi dari la

Apa yang da

NCH

kan suatu s

alah dengan

gkaian yang

menggabung

uji desain (D

ran desain. G

untuk mendef

nu Tools ‐>

an dalam lap

angkah sebe

memilih me

mudian sert

rce dan jala

gambar siny

akukan anali

angkah ini d

apat disimpu

sistem/rangk

n membuat

akan diuji (d

gkan stimulu

DUT) dengan

Gambar di b

Device Unde

(DUT)

finisikan clock

Run. Ambil

poran! Lakuk

elumnya, Rig

enu Tools ‐>

akan dalam

ankan kemb

yal hasil sim

sis dari has

dengan sinya

ulkan ?

kaian digital

suatu file V

disebut DUT

s generator d

n cara mem

bawah meng

Testbench

er Test

k

gambar sin

kan analisis d

ght Click ‐> N

> Run. Ambil

m laporan !

bali simulasi

mulasi yang

il yang dida

al hasil simu

l selain me

VHDL yang b

T: design und

dan DUT tad

mberi sinyal

gilustrasikan

h

nyal hasil

dari hasil

No Force

l gambar

Lakukan

dengan

muncul

patkan !

ulasi dari

masukan

berfungsi

der test).

di.

stimulus

n hierarki


PROSEDUR PERCOBAAN

1. Buatlah direktori (folder) baru pada direktori yang telah dibuat sebelumnya.

Tambahkan file testbench dan file DUT (Device Under Test) dengan cara

mengetikkan kode di bawah ini kemudian menyimpannya pada direktori tersebut

untuk file testbench dan meng‐copy dari percobaan sebelumnya untuk file DUT.

Tb_modul2VHDL adalah entity yang mendeskripsikan testbench. Didalamnya ada

dua buah block: instance modul, dan stimulus generator. Instance modul adalah

bagian yang akan diuji, sedangkan stimulus generator merupakan bagian yang

memberikan stimulus/input.

2. Lakukan proses compile file tersebut dengan cara seperti langkah 1 pada percobaan

2A‐a dan 2A‐b. Kemudian lakukan simulasi seperti langkah 2‐3 pada percobaan 2A‐b

apabila proses compile telah selesai.

3. Jalankan simulasi dengan memilih menu Tools ‐> Run. Ambil gambar sinyal hasil

simulasi tersebut, kemudian sertakan dalam laporan ! Analisis sinyal hasil simulasi

tersebut !

ENTITY tb_modul2vhdl IS END tb_modul2vhdl; ARCHITECTURE testbench OF tb_modul2vhdl IS COMPONENT modul2vhdl IS PORT( A,B,Cin : IN BIT; S,Cout : OUT BIT); END COMPONENT; SIGNAL A : BIT := '0'; SIGNAL B : BIT := '0'; SIGNAL Cin : BIT := '0'; SIGNAL S : BIT; SIGNAL Cout : BIT; BEGIN -- Instance module dut : modul2vhdl PORT MAP ( A => A , B => B , Cin => Cin , S => S , Cout => Cout ); -- Stimulus generator clock_A : PROCESS BEGIN WAIT FOR 50 ps; A <= not A; end PROCESS clock_A; clock_B : PROCESS BEGIN WAIT FOR 100 ps; B <= not B; end PROCESS clock_B; clock_Cin : PROCESS BEGIN WAIT FOR 200 ps; Cin <= not Cin; end PROCESS clock_Cin; END testbench;


4. Kemudian lakukan modifikasi pada stimulus generator, dengan cara mengubah script

yang telah disimpan sebelumnya. Ubah bagian script yang mendefinisikan periode

clock dengan script di bawah ini

5. Simpan perubahan yang terjadi pada file tersebut. Lakukan kembali compile dan

simulasi pada file yang telah dimodifikasi seperti pada langkah 2. Setelah proses

simulasi berjalan, hentikan proses tersebut dengan memilih menu Simulate ‐> End

Simulation. Ambil gambar sinyal hasil simulasi tersebut, kemudian sertakan dalam

laporan ! Bandingkan sinyal tersebut dengan sinyal hasil simulasi pada langkah 2,

sertakan analisis dan kesimpulan dalam laporan !

PERCOBAAN 2G: MELAKUKAN PROSES TAPPING SINYAL DARI SEBUAH DESAIN

Pada praktikum kali ini, kita akan melakukan tapping sinyal pada sebuah desain untuk

dimunculkan pada waveform simulator. Tapping signal adalah mengambil nilai sinyal yang

sebenarnya bukan merupakan output sistem/rangkaian digital yang sedang diuji. Proses ini

dilakukan untuk mencari, jika ada kesalahan/bug. Dengan menggunakan tapping sinyal ini,

kita dapat mengetahui lebih detail bagian yang salah. .

PROSEDUR PERCOBAAN

1. Lakukan modifikasi pada file DUT dengan cara mengubahnya menjadi seperti scripts

yang tertera di bawah ini

clock_A : PROCESS BEGIN WAIT FOR 50 ps; A <= not A; end PROCESS clock_A; clock_B : PROCESS BEGIN WAIT FOR 100 ps; B <= not B; end PROCESS clock_B; clock_Cin : PROCESS BEGIN WAIT FOR 200 ps; Cin <= not Cin; end PROCESS clock_Cin;

ENTITY modul2vhdl IS PORT( A,B,Cin : IN BIT; S,Cout : OUT BIT); END modul2vhdl; ARCHITECTURE behavioral OF modul2vhdl IS SIGNAL TEMP : BIT; BEGIN TEMP <= A XOR B; S <= TEMP XOR Cin; Cout <= (Cin AND TEMP) OR (A AND B); END behavioral;

stimulus : PROCESS BEGIN WAIT FOR 50 ps; A <= '1'; WAIT FOR 100 ps; B <= '1'; WAIT FOR 200 ps; Cin <= '1'; WAIT; END PROCESS stimulus;

TUGAS

PERCO

2. Simp

simu

3. Tam

sete

To W

4. Jala

simu

ters

S BONUS

OBAAN 2H:

Salah satu k

semua pros

kali tiap ing

melakukan

compile, dan

PROSEDUR

1. Pad

men

pan perubah

ulasi pada fil

mbahkan wa

elah langkah

Wave ‐> Sele

nkan simula

ulasi tersebu

ebut !

MEMBUA

keunggulan d

edur simula

in melakuka

sesuatu. Da

n mensimula

PERCOBAAN

a direktori s

ngetikkan scr

Percob

han yang te

e yang telah

ave pada jend

sebelumnya

ected Items s

Gambar

asi dengan m

ut, kemudian

AT SCRIPT U

dari Modelsi

si sehingga

n simulasi. S

alam kasus i

asikan rangka

N

sebelumnya,

ript di bawah

baan 2 Penge

erjadi pada f

h dimodifikas

dela simulas

a selesai dila

seperti yang

r 18. Menamb

memilih men

n sertakan d

UNTUK ME

im® adalah d

kita tidak p

Script adalah

ini yang dila

aian.

, lakukan m

h ini. Simpan

enalan Desa

file tersebut

si seperti pad

si yang kemu

kukan. Cara

ditunjukkan

bahkan wave p

nu Tools ‐>

dalam lapora

ELAKUKAN

dapat mengg

erlu melaku

h file yang b

akukan adal

odifikasi pa

n file yang te

in Mengguna

t. Lakukan k

da langkah 2

udian dimun

nya dengan

pada gamba

pada simulasi

Run. Ambil

an ! Analisis

N SIMULAS

gunakan scri

kan proses

erisi sekump

ah membua

da file bern

lah dimodifik

akan FPGA

kembali com

pada percob

culkan oleh

Right Click ‐

ar di bawah

gambar sin

sinyal hasil

SI

ipt untuk m

yang sama

pulan instruk

at directory

nama sim.do

kasi tersebut

45

mpile dan

baan c.

program

‐> Add ‐>

ini.

nyal hasil

simulasi

elakukan

berulang

ksi untuk

, meng‐

o dengan

t.

46

Pengenala

2. Pad

STA

pad

3. Tam

Wav

pad

4. Pad

seba

ters

5. Lang

tran

gam

kesi

# Ronb # Mif } # Mvli

# Cvco

an Desain M

a jendela tr

RTER EDITO

a jendela lib

Ga

mbahkan wa

ve ‐> All ite

a langkah 4 d

a jendela tra

agai modifik

ebut

gkah selanj

nscript, kem

mbar sinyal

mpulan yang

Resume macrobreak {resum

Menghapus lif [file exist

vdel -all

Membuat librib work

Compile om modul2vhd

enggunakan

ranscript yan

OR 6.4a, ket

rary dan pilih

ambar 19. Jen

ave pada jend

m in region

di percobaan

anscript akan

asi pada bar

# Stimulus generforce ‐freeze simforce ‐freeze simforce ‐freeze sim

utnya adala

udian jalank

hasil simula

g didapatkan

o file me}

ibrary yang ts work] {

rary

dl.vhd

n FPGA

ng terdapat

ik “do sim.d

h Simulate s

ndela untuk m

dela simulas

n. Kemudian

n 2A‐b

n muncul scr

ris paling ba

ratorm:/modul2vhdl/a m:/modul2vhdl/b m:/modul2vhdl/ci

ah kembali

kan simulasi

asi tersebut,

n dari percob

telah dibua

t pada jende

do”. Setelah

seperti pada

elakukan sim

si dengan me

buat sinyal

ript seperti d

awah file sim

1 0, 0 {50 ps} ‐r 11 0, 0 {100 ps} ‐rn 1 0

mengetikka

dengan me

, kemudian

baan ini ?

at jika ada

ela program

itu, klik kan

gambar di b

ulasi pada file

elakukan Rig

stimulus se

i bawah ini.

m.do, lalu sim

100 200

an “do sim

emilih menu

sertakan da

m Modelsim

nan file mo

awah ini.

e sim.do

ght Click ‐> A

ecara manua

Tambahkan

mpan perub

m.do” pada

u Tools‐>Ru

alam lapora

ALTERA

dul2vhdl

Add ‐> To

al seperti

script ini

ahan file

jendela

n. Ambil

an ! Apa


6. Kemudian ubah file.do menjadi seperti di bawah ini.

7. Lakukan simulasi dengan menggunakan testbench pada percobaan 2B. Catat

hasilnya, sertakan dalam laporan, dan lakukan analisis dari hasil yang diperoleh.


Prosedur untuk mengakhiri percobaan:








Catatan Laboratorium Anda. Catatan percobaan yang tidak ditandatangani oleh

asisten tidak akan dinilai

.

onbreak {resume} if [file exists work] { vdel -all } vlib work vcom modul2vhdl.vhd tb_modul2vhdl.vhd vsim -voptargs="+acc" tb_modul2vhdl add wave sim:/tb_modul2vhdl/dut/* run 500

48 Percobaan 3‐ Rangkaian Logika Kombinasional

Percobaan 3‐ Rangkaian Logika Kombinasional 49

PERCOBAAN III

RANGKAIAN LOGIKA KOMBINASIONAL

1.1 TUJUAN

1. Mendesain rangkaian sederhana untuk melihat pengaruh waktu tunda

2. Mendesain rangkaian kombinasional berupa decoder BCD‐to‐7‐segment untuk

diimplementasikan di dalam FPGA

3. Menggunakan simulasi fungsional untuk memverifikasi fungsi rangkaian

4. Menggunakan analisis dan simulasi waktu untuk mengidentifikasi worst case delay path

5. Melakukan pengukuran waktu tunda propagasi pada level rangkaian

6. Mengenal level abstraksi dalam perancangan digital.

CATATAN

Untuk seluruh percobaan 3 ini, jika Anda menggunakan design skematik sesuai yang

tertera di modul, maka nilai maksimal yang bisa Anda dapatkan adalah 75. Jika Anda

menggunakan VHDL, maka nilai maksimal yang Anda dapatkan adalah 100. Code

VHDL telah dipersiapkan praktikan sebelum praktikum. Jika ada pelanggaran berupa

copy paste sebagian atau seluruh code VHDL, praktikan dikenai sanksi nilai nol

dan/atau tidak lulus praktikum. Nilai tambah akan diberikan jika praktikan

menggunakan simulator Modelsim®.

1.2 PERSIAPAN

Pelajari kembali bahan kuliah Anda mengenai rangkaian logika kombinasional.

Pelajari juga keseluruhan petunjuk praktikum untuk modul rangkaian logika

kombinasional ini. Kerjakan Tugas Pendahuluan dan kumpulkan sesuai ketentuan

yang berlaku.

1.3 DASAR TEORI

IMPLEMENTASI FPGA DAN WAKTU TUNDA

Dalam teknologi Altera Cyclone yang kita gunakan, fungsi logika diuraikan oleh software

implementasi kedalam bentuk subfungsi 4‐masukan. Setiap subfungsi kemudian

diimplementasikan oleh tabel kebenaran yang bekerja seperti multiplexer dan dibuat

dengan memprogram SRAM yang mendefinisikan fungsionalitas dari FPGA. Setiap tabel

kebenaran memiliki waktu tunda yang berkontribusi ke waktu tunda keseluruhan.

Sedangkan untuk membedakan antara rangkaian kombinasional dan sekuensial, dalam

subfungsi juga diberikan sebuah D flip‐flop seperti yang terlihat pada Gambar 1 .

50

BCD‐TO

Percobaan

Penguraian

menghasilka

implementa

waktu tund

FPGA.

Perancang y

menspesifik

berguna bag

semua rang

pada worst

kombinasion

Estimasi wo

kedalam ran

ini, worst ca

penguraian

Dalam perco

akan meliha

efek dari pr

Kemudian d

mencari wo

metode sim

jalur sebena

worst case d

Delay yang t

O‐7‐SEGME

Rangkaian in

pola segmen

jangkauan 0

berpengaruh

7‐segmen b

Gambar 2 be

n 3‐ Rangkai

Gamba

kedalam

an ketidakp

asi rangkaian

a yang sam

yang berpen

asikan waktu

gi kita untuk

kaian kombi

case delay

nal ke setiap

orst case de

ngkaian kom

ase delay ha

menjadi sub

obaan ini, kit

at beberapa t

oses pengur

dengan rang

orst case del

mulasi yang h

arnya yang d

delay kita ke

terukur ini bu

ENT CODE

ni digunakan

n yang sesua

0‐9, bagaim

h pada desai

biasanya dii

erikut ini:

an Logika Ko

ar 1. Bentuk su

subfungsi

astian dalam

n. Suatu pers

a dengan y

ngalaman m

u tunda mak

mengetahu

nasional dite

yang bisa te

keluaran ra

lay ditentuk

mbinasional t

anya bisa dit

fungsi dan ro

ta akan mem

tipe dari sim

raian yang m

kaian kedua

ay dari setia

hanya dapat

ditempuh di

emudian bisa

ukanlah wor

CONVERT

n untuk men

ai pada disp

ana kita me

in kita.

dentifikasi d

ombinasiona

ubfungsi yang

yang dikom

m delay pr

samaan logi

yang menggu

mungkin bisa

ksimum yang

i berapa wa

empatkan pa

erjadi dalam

ngkaian kom

kan dengan

termasuk log

tentukan set

outing interk

mbangun du

mulasi yang d

mengimpleme

a, selain mem

ap masukan

t diaplikasika

imana delay

a mengukur

rst case delay

TER

ngkonversika

lay 7‐segme

emperlakuka

dalam indus

l

g merepresent

mbinasikan

opagasi dar

ka dengan 2

unakan 4 va

a mengguna

g dapat diter

ktu tunda da

ada kondisi

m operasi ran

mbinasional.

menambah

gika dan inte

telah proses

koneksi.

a rangkaian.

dapat kita gu

entasikan ra

mverifikasi f

ke setiap k

an pada ran

y ditemukan

delay pada

y tetapi lebih

an suatu nila

n. Karena ni

an nilai 10‐

stri menggu

tasikan logika

dengan ro

ri masukan

2 variabel m

ariabel karen

kan pengatu

ima. Apapun

ari rangkaian

sekuensial, b

ngkaian dari

kan delay p

erkoneksi. Ka

s implement

. Dengan ran

nakan dan m

ngkaian seb

fungsionalita

eluaran dan

ngkaian sede

. Dengan M

setiap titik j

h kepada wa

ai desimal te

ilai BCD ada

15(don’t ca

unakan huru

a pada FPGA

outing inte

ke keluara

ungkin saja

na bentuk s

uran tertent

n masalahny

n kita. Karen

biasanya kita

i masukan r

perkiraan ma

arena ketida

tasi selesai t

ngkaian pert

melihat kemu

benarnya sec

asnya, kita ju

n akan meng

erhana untk

Mengetahui j

jalur tersebu

ktu tunda ra

erkode biner

lah angka 4‐

re atau tida

uf a‐g sepe

erkoneksi

n dalam

memiliki

subfungsi

tu untuk

a, sangat

a hampir

a tertarik

angkaian

aksimum

akpastian

termasuk

tama kita

ungkinan

cara fisik.

uga akan

ggunakan

mencari

alur dari

ut di lab.

ata‐rata.

r(BCD) ke

‐bit pada

ak) akan

erti pada

1.4 TU

1.5 PE

PERALA

UGAS PEND

1. Jelas

rang

turu

2. Perh

3. Asu

gerb

men

4. Pela

tabe

mas

kem

min

mas

RCOBAAN

ATAN YAN

Boa

Catu

Osilo

(a)

Gamba

DAHULUA

skan apa ya

gkaian kom

unkan K‐map

hatikan Gam

msikan kita

bang logika,

ngaplikasikan

ajari rangkai

el yang ters

sukan yang

mudian buatl

imal!! (Ang

sukan/keluar

N

NG DIGUNA

rd FPGA tipe

u daya + kab

oskop

ar 2. (a) Konve

AN

ng dimaksud

binasional s

ps dan table k

mbar 3 dibaw

akan mem

gambarkan

n sinyal kota

Gambar 3.

an BCD‐to‐7

sedia pada

bernama D

ah persama

gap untuk

ran adalah ac

AKAN

e UP2, DE1, D

el dan konek

Percobaan 3

ensi penomora

d dengan ra

sederhana

kebenaranny

wah ini, carila

bangun ran

dan jelaska

k pada masu

Bentuk rangk

7‐segment, b

bagian akh

D3(MSB)…D0

an boolean

masukan d

ctive HIGH (‘

DE2, dan DE2

ktor tambah

3‐ Rangkaian

an 7‐segmen,

ngkaian kom

selain Adde

ya!!

h tabel kebe

gkaian pada

n perkiraan

ukan X!!

aian dalam pr

buatlah tabe

ir modul in

(LSB) dan 7

berbentuk S

diluar 0..9 s

‘1’=aktif/men

2‐70

an serta kab

n Logika Kom

(b)

(b) Pola Displa

mbinasional,

er atau ma

enaran dari r

a Gambar 3

bentuk dari

roject sederha

el kebenara

ni dimana k

7 keluaran y

Sum Of Prod

sebagai don

nyala).

el download

mbinasional

lay 7‐segmen

berikan satu

ateri percob

rangkaian ter

3 dengan ko

i keluaran Y

ana

n dan K‐ma

kita menggu

yang bernam

duct (SOP)/P

n’t care da

der

51

u contoh

baan ini,

rsebut!

omponen

jika kita

aps pada

unakan 4

ma A..G,

POS yang

an sinyal

52

PROSE

PERCO

Percobaan

DUR PERC

OBAAN 3A:

Dalam perco

dan hanya t

skematik.

PROSEDUR

a. Man

b. Pem

n 3‐ Rangkai

COBAAN

MEMBUA

obaan ini, An

terdiri dari s

PERCOBAAN

najemen File

1. Buatlah

digital,

nama se

2. Downlo

mendap

digunak

mbuatan Proj

1. Buat p

sederha

2. Downlo

ini aka

sederha

3. Buatlah

tambah

pada Ga

kaki kelu

3) seba

inverter

an Logika Ko

AT RANGKA

nda akan me

atu skemati

N:

e

direktori b

kemudian d

ederhana da

ad file yang

patkan board

an untuk pe

ject Sederha

royek Quar

ana

ad file clock

n digunaka

na.

sebuah fi

kan file ters

ambar 4. Be

uaran yang t

gai GPIO[15

r dengan nam

Gambar 4

ombinasiona

AIAN SEDE

embuat 2 pr

k, yang kedu

baru dengan

i dalamnya

n bcd.

g bernama

d FPGA UP2

nempatan p

ana

rtus baru

kdiv.vhd dan

an untuk m

le diagram

sebut ke dal

rikan nama

tersambung

5] dan untu

ma GPIO[16]

4. Rangkaian G

l

RHANA

roject, yang

ua akan dibe

n nama Mo

buatlah dua

SisDig_pin_

ke direktori

in secara oto

dengan nam

n clockdiv.bd

memperlamb

skematik

am project

kaki masuka

ke gerbang

uk kaki kelu

.

Gambar 3 den

pertama dib

eri nama bcd

dul3 pada d

a direktori b

_assignment

Modul3 And

omatis.

ma sederha

df dari web

bat clock

baru berna

dan implem

an sebagai C

NAND (kelu

uaran yang

ngan modifika

beri nama se

d dan meme

direktori pr

baru kembal

t_UP2.qsf b

da. File terse

ana pada

labdasar. R

masukan r

ama sederh

mentasikan r

CLK[0]. Berik

aran Y pada

tersambung

si

ederhana

erlukan 2

aktimum

i dengan

agi yang

but akan

direktori

angkaian

angkaian

hana.bdf,

angkaian

an nama

Gambar

g dengan


c. Kompilasi project dan Simulasi

1. Untuk keperluan I/O pin kita akan menggunakan file yang sudah ada dan

pada praktikum–praktikum selanjutnya kita akan memakai cara ini. Klik

AssignmentImport Assignment. Pada jendela baru sorot filename

kemudian klik tombol … , pilih file SisDig_pin_assignment_UP2.qsf yang

sudah Anda kopi.

2. Coba klik AssignmentPin Planner seperti pada modul 2, Anda akan

melihat beberapa pin FPGA sudah terhubung dengan suatu nama. Dengan

mencocokkan nama port input/output pada skematik/VHDL kita dengan

nama yang digunakan pada file akan membuat kita tidak perlu

menghubungkan secara manual seperti pada modul sebelumnya. Cek

apakah ada yang belum terhubung.

3. Lakukan compile pada project Anda, jika ada error perbaiki skematik Anda

kemudian ulangi langkah sebelumnya. Pada tahap ini mungkin akan terdapat

banyak warning karena banyak port yang tidak kita gunakan tetapi hal ini

tidak akan menjadi masalah pada percobaan ini.

4. Pertama kita akan menggunakan simulasi Functional seperti pada

percobaan 2. Ikuti langkah‐langkah yang telah Anda pelajari pada percobaan

2 untuk melaksanakannya, atur simulasi sehingga sinyal yang dipakai harus

dapat merepresentasikan setiap kemungkinan logika!

5. Simpan hasil simulasi Anda untuk dilampirkan pada laporan Anda.

6. Sekarang, ubahlah Simulation Mode menjadi Timing dan jalankan simulasi

kembali.

7. Catat hasil percobaan pada BCL Anda..

8. Jawab beberapa pertanyaan berikut pada laporan Anda:

i. Apa perbedaan dari kedua mode simulasi tersebut?

ii. Menurut Anda mode simulasi mana yang akan lebih memodelkan

secara akurat kondisi nyata rangkaian yang Anda rancang?

iii. Apakah Anda mengharapkan hasil sebenarnya lebih baik, buruk,

atau sama saja dibandingkan simulasi yang Anda coba dan mengapa

demikian?

PERCOBAAN 3B: MEMBUAT RANGKAIAN BCD

a. Pembuatan project BCD.


1. Buatlah project Quartus baru bernama bcd pada direktori bcd

2. Import pin assignment seperti pada percobaan sebelumnya.

3. Buatlah dua file diagram skematik, yang satu bernama bcd_test.bdf dan

satunya lagi bernama bcd_7seg.bdf (file yang terakhir ini tidak ditambahkan

dalam project).

b. Pembuatan skematik

1. Desainlah sebuah rangkaian decoder BCD‐to‐7‐segment seperti yang

dispesifikasikan diatas dengan menggunakan persamaan Boolean berbentuk

Sum of Product (SOP)/ POS minimal yang sudah Anda kerjakan pada tugas

pendahuluan.

2. Bcd_7seg.bdf : Anda akan mengimplementasikan rangkaian decoder BCD‐

to‐7‐segment pada file skematik ini. Kemudian dalam beberapa kasus untuk

penyederhanaan rangkaian gunakan gerbang NAND gate (BANDx pada

Quartus) misalnya untuk mengimplementasikan logika 2. 1. 0X X X tanpa

harus menggunakan 3 inverter. Gunakan gerbang logika dan pin

input/output sesuai keperluan. Setelah selesai pilih

FileCreate/UpdateCreate Symbol for Current File. Langkah ini akan

membuat skematik kita bisa digunakan pada skematik lain sebagai blok

fungsi.

3. Bcd_test.bdf : dalam skematik ini Anda akan memasukkan rangkaian BCD‐

to‐7‐segment pada skematik lainnya sebagai blok fungsi dan

menghubungkan input kepada switch dan output dengan 7‐segment

display. Masukkan blok bcd_7seg( terdapat di Symbol ToolboxProject)

kemudian sambungkan kaki‐kaki pada blok bcd_7seg dengan pin input dan

output yang masing‐masing dinamakan seperti pada tabel dibawah ini.

Tabel 1. Penamaan Pin Input/Output

Nama Pin Pada kaki bcd_7seg Nama Pin Input/Output

D3 SW1[3]

D2 SW1[2]

D1 SW1[1]

D0 SW1[0]

A HEX1[0]

B HEX1[1]

C HEX1[2]

D HEX1[3]

E HEX1[4]

F HEX1[5]

G HEX1[6]

c. Pembuatan Netlist dan Simulasi Fungsional


1. Set skematik bcd_test sebagai Top Level entity pada hierarki program. Hal

ini bisa dilakukan dengan memilih ProjectSet as Top‐Level Entity.

2. Simulasikan rangkaian untuk setiap kombinasi masukan yang mungkin

dengan menggunakan jenis masukan Overwrite Clock seperti yang dilakukan

pada percobaan sebelumnya.

3. Simpan hasil simulasi Anda untuk dilampirkan pada laporan dan jelaskan

apakah decoder Anda sudah berfungsi dengan benar?

d. Simulasi Timing

1. Lakukan simulasi timing pada rangkaian menggunakan bentuk sinyal

masukan yang sama seperti pada simulasi fungsional. Pastikan simulasi

sudah diset sebagai Timing bukan Fungsional.

2. Compile dahulu project Anda apabila belum dilakukan.

3. Jalankan simulasi dan lihatlah apakah keluaran identik dengan simulasi

secara fungsional (kecuali beberapa delay dan glitch).

4. Jangan tutup jendela simulasi Timing karena akan digunakan untuk analisa

selanjutnya

e. Simulasi Worst Case Delay

1. Periksa bagian Timing Analyzer Summary dan tpd dari

ProcessingCompilation Report, kemudian cari pasangan kaki keluaran‐

masukan yang memiliki delay maksimal/paling besar. Selanjutnya kaki

masukan dari delay maksimum ini kita beri nama sebagai MasukanDelay

dengan simbol Xi(misalkan Xi=SW1[3]) dan keluarannya akan kita beri nama

KeluaranDelay dengan symbol Yj (misalkan Yj = HEX1[0]).

2. Dengan melihat tabel kebenaran dari keluaran Yj carilah semua nilai set

dari Xi dimana ketika Xi berubah dari ‘0’’1’ atau ‘1’’0’ Yj akan berubah

pula nilainya. Misalkan Xi=SW1[3] dan berdasarkan tabel kebenaran saat

masukan SW1[3]=1, SW1[2]=1, SW1[1]=0, SW1[0]=0, Yj bernilai 0,

kemudian saat masukan SW1[3]=0, SW1[2]=1, SW1[1]=0, SW1[0]=0, Yj

bernilai 1 maka SW1[2], SW1[1], SW1[0] = (1,0,0) adalah nilai set. Ulangi

untuk kombinasi lain hingga Anda mendapatkan seluruh nilai set yang ada.

3. Jawab beberapa pertanyaan berikut pada laporan Anda:

Berapa delay maksimum dari decoder?

Apakah nama input dari MasukanDelay yang diberi kode Xi?

Apakah nama output dari KeluaranDelay yang diberi kode Yj?

56

Percobaan

f.

Setelah men

pada modul

n 3‐ Rangkai

4. Apa saja

nomer 2

5. Laksana

kombina

kombina

6. Buka ha

gambar

pada ga

7. Geserlah

diangga

diangga

kanan tu

Lihat an

masing

Ga

8. Jawab p

Memprogra

1. Coba An

yang ter

2. Mainkan

program

3. Catat Ha

nyelesaikan i

4 dan modu

an Logika Ko

a nilai masu

2?

kan kemba

asi nilai inpu

asi input yan

asil simulasi

pulsa, klik ka

mbar pulsa.

h time bar h

p Xi berub

p Yj ikut b

ulisan maste

ngka yang te

kombinasi n

ambar 5. Cont

pertanyaan b

Berapa dela

sama denga

Untuk kom

didapatkan?

am kedalam

nda downloa

rsedia, lihat k

n 4 switch

m kita sudah

asil percobaa

ni, simpan s

ul 5. Jika belu

ombinasiona

ukan yang A

ali timing s

ut yang meng

ng mengakiba

pada Simul

anan dan pil

hingga yang s

ah dan yan

berubah. Ge

er time bar u

erdapat diat

ilai set terse

toh menghitu

berikut pada

ay maksimum

an yang didap

binasi masu

?

FPGA

ad program

kembali mod

yang kita p

berjalan den

an pada BCL

eluruh file p

um selesai m

l

Anda dapatk

imulation,

gakibatkan n

atkan worst

lation Repo

lih insert tim

satunya bera

ng satunya

eser‐geser m

untuk memp

tas time ba

but!!.

ung delay jika

laporan And

m yang teruk

patkan pada

ukan bagaim

BCDto‐7‐seg

dul 2 untuk c

pakai pada p

ngan benar.

Anda.

ercobaan3B

maka selesaik

kan sebagai

kali ini And

nilai set. Disi

case delay.

rt. Arahkan

me bar hingga

ada pada pos

pada posis

menggunakan

posisikan tim

r dan catat

Xi = SW1[2] d

da:

kur pada sim

langkah 1?

mana delay

gmen Anda k

cara pemrogr

percobaan i

karena akan

an di rumah

nilai set pa

da hanya m

ini kita akan

mouse pad

a terdapat 2

sisi ketika in

i ketika inp

n panah di

me bar denga

t delay dari

dan Yj = HEX1

mulasi kali ini

maksimum

kedalam boa

raman.

ni dan lihat

n digunakan

.

da point

memakai

mencari

a bagian

time bar

put yang

put yang

sebelah

an tepat.

masing‐

[0]

i, apakah

tersebut

ard FPGA

t apakah

kembali


PERCOBAAN 3C: MERANCANG BCD 7SEG DENGAN LEVEL ABSTRAKSI BEHAVIORAL

Pada percobaan kali ini kita akan mengimplementasikan desain dengan level abstraksi yang

lebih tinggi. Level abstraksi yang tinggi artinya lebih dekat dengan cara manusia berpikir.

Pada percobaan ini ditunjukan bahwa kita sering kali tidak perlu melakukan/mencari

persamaan logika untuk setiap signal/variable. Pada contoh ini, praktikan cukup menentukan

bentuk keluaran, untuk setiap jenis input yang diinginkan. Proses merubah menjadi

persamaan Boolean, meminimisasi, dan membuat rangkaian gerbang logikanya dikerjakan

oleh tool/software. Dengan cara ini manusia/engineer dapat membuat rangkaian yang lebih

besar/kompleks karena tidak perlu memikirkan detailnya.

PROSEDUR PERCOBAAN:

1. Buatlah folder baru untuk melakukan percobaan pada praktikum ini. Folder ini nantinya

digunakan sebagai direktori kerja, untuk menyimpan file‐file yang berhubungan dengan

praktikum ini.

2. Buatlah file DUT (Device Under Test) dengan cara mengetikkan script di bawah ini

menggunakan text editor, kemudian simpan file tersebut di folder yang telah dibuat

pada langkah sebelumnya.

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY bcd IS PORT ( SW : IN STD_LOGIC_VECTOR (3 DOWNTO 0); HEX1 : OUT STD_LOGIC_VECTOR (1 TO 7)); END bcd; ARCHITECTURE behavioral OF bcd IS -- Deklarasi parameter konstan CONSTANT NOL : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0000"; CONSTANT SATU : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0001"; CONSTANT DUA : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0010"; CONSTANT TIGA : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0011"; CONSTANT EMPAT : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0100"; CONSTANT LIMA : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0101"; CONSTANT ENAM : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0110"; CONSTANT TUJUH : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0111"; CONSTANT DELAPAN : STD_LOGIC_VECTOR(3 DOWNTO 0) := "1000"; CONSTANT SEMBILAN: STD_LOGIC_VECTOR(3 DOWNTO 0) := "1001"; BEGIN -- Mapping nilai switch ke logika BCD 7Seg PROCESS(SW) BEGIN CASE SW IS WHEN NOL => HEX1 <= "1111110"; WHEN SATU => HEX1 <= "0110000"; WHEN DUA => HEX1 <= "1101101"; WHEN TIGA => HEX1 <= "1111001"; WHEN EMPAT => HEX1 <= "0110011"; WHEN LIMA => HEX1 <= "1011011"; WHEN ENAM => HEX1 <= "1011111"; WHEN TUJUH => HEX1 <= "1110000"; WHEN DELAPAN => HEX1 <= "1111111"; WHEN SEMBILAN => HEX1 <= "1110011"; WHEN OTHERS => HEX1 <= "0000000"; END CASE; END PROCESS; END behavioral;


3. Buatlah file Testbench dengan cara mengetikkan script di bawah ini menggunakan text

editor, kemudian simpan file tersebut di folder yang telah dibuat pada langkah

sebelumnya.

4. Buatlah file sim.do dengan cara mengetikkan script seperti yang telah dilakukan pada

percobaan 2D. Lakukan beberapa modifikasi penyesuaian pada script tersebut.

5. Pada jendela transcript ketikkan “do sim.do” untuk menjalankan simulasi. Ambil gambar

sinyal hasil simulasi tersebut, kemudian sertakan dalam laporan ! Analisis sinyal hasil

simulasi tersebut !

6. Implementasikan desain ini ke dalam FPGA dengan cara yang telah dijelaskan pada

percobaan sebelumnya. Apakah hasilnya menunjukkan behavioral yang sama dengan

langkah 3‐B? Analisis kelebihan dan kekurangan masing‐masing level abstraksi!

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY tb_bcd IS END tb_bcd; ARCHITECTURE testbench OF tb_bcd IS COMPONENT bcd IS PORT( SW : IN STD_LOGIC_VECTOR (3 DOWNTO 0); HEX1 : OUT STD_LOGIC_VECTOR (1 TO 7)); END COMPONENT; SIGNAL clk : STD_LOGIC := '0'; SIGNAL SW : STD_LOGIC_VECTOR (3 DOWNTO 0) := "0000"; SIGNAL HEX1 : STD_LOGIC_VECTOR (1 TO 7); BEGIN -- Instance DUT dut : bcd PORT MAP ( SW => SW , HEX1 => HEX1 ); -- Clock generator clock : PROCESS BEGIN WAIT FOR 50 ps; clk <= not clk; end PROCESS clock; -- Counter nilai switch sebagai masukan DUT increment: PROCESS (clk) BEGIN IF (clk'EVENT AND clk = '1') THEN SW <= SW + "0001"; END IF; END PROCESS; END testbench;



Prosedur untuk mengakhiri percobaan:










60

Percobaann 3‐ Rangkaian Logika Koombinasional

Percobaan 3

3‐ Rangkaiann Logika Kommbinasional 61

62

Percobaann 3‐ Rangkaian Logika Koombinasional

Percobaan 4‐ Rangkaian Logika Sekuensial 63

PERCOBAAN IV

RANGKAIAN LOGIKA SEKUENSIAL

1.1 TUJUAN

1. Mendesain sekuensial rangkaian untuk implementasi didalam FPGA.

2. Mengenal dan memahami cara menggunakan hierarki dalam desain rangkaian

3. Mengenal dan memahami cara menggunakan FPGA sebagai prototype system untuk

memverifikasi fungsi rangkaian.

1.2 PERSIAPAN

Pelajari kembali bahan kuliah Anda mengenai rangkaian logika sekuensial. Pelajari juga

keseluruhan petunjuk praktikum untuk modul rangkaian logika sekuensial ini. Kerjakan tugas

pendahuluan dan kumpulkan sesuai ketentuan yang berlaku.

CATATAN

Untuk seluruh percobaan 4 ini, jika Anda menggunakan design skematik sesuai yang

tertera di modul, maka nilai maksimal yang bisa Anda dapatkan adalah 75. Jika Anda

menggunakan VHDL, maka nilai maksimal yang Anda dapatkan adalah 100. Code

VHDL telah dipersiapkan praktikan sebelum praktikum. Jika ada pelanggaran berupa

copy paste sebagian atau seluruh code VHDL, praktikan dikenai sanksi nilai nol

dan/atau tidak lulus praktikum. Nilai tambah akan diberikan jika praktikan

menggunakan simulator Modelsim®.

1.3 DASAR TEORI

Pada praktikum sebelumnya praktikan telah merancang rangkaian kombinasional. Pada

praktikum kali ini praktikan akan mencoba merancang rangkaian sekuensial. Perbedaan

mendasar rangkaian kombinasional dengan rangkaian sekuensial adalah ada tidaknya

memori statenya. Keluaran rangkaian sekuensial bergantung pada state dan bergantung

pada masukannya (rangkaian Mealy) atau hanya bergantung pada statenya (rangkaian

Moore).

Terdapat beberapa model yang digunakan untuk membantu merancang rangkaian

sekuensial. Salah satunya yang paling banyak digunakan adalah Finite State Machine (FSM).

Dinamakan FSM karena jumlah state yang mungkin terbatas dan rangkaian sekuensial

bekerja mirip dengan mesin yang beroperasi dengan urutan state.

Level abstraksi perancangan FSM pun bertingkat‐tingkat. Pada praktikum kali ini disarankan

menggunakan level abstraksi behavioral. Pada perancangan dengan level ini, sebelum

mengimplementasikan menggunakan VHDL, praktikan cukup membuat state diagram atau

64 Percobaan 5‐ Perancangan dan Implementasi Display LCD Menggunakan Modul VGA pada FPGA

flow chart transisi statenya. Pada praktikum kali ini akan dicontohkan cara membuat FSM

dengan menggunakan state diagram. Komponen‐komponen yang harus ada pada state

diagram adalah deklasari input dan output, definisi state, transisi, dan keluarannya.

Gambar di bawah adalah contoh gambar state diagram FSM Mealy dan implementasinya

dalam VHDL.

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY FSM IS

PORT (

clk : IN STD_LOGIC;

rst : IN STD_LOGIC;

a : IN STD_LOGIC;

b : OUT STD_LOGIC;

);

END FSM;

ARCHITECTURE Behavioral OF FSM IS

TYPE executionStage IS (s1,s2,s3);

SIGNAL currentstate, nextstate: executionStage;

BEGIN

PROCESS

BEGIN

WAIT UNTIL( clk'EVENT ) AND ( clk = '1' );

IF ( rst = '0' ) THEN

currentstate <= s1;

ELSE

currentstate <= nextstate;

END IF;

END PROCESS;

PROCESS(currentstate)

BEGIN

CASE currentstate IS

WHEN s1 =>

IF (a = '1') THEN


b <= '1';

ELSE

b <= '0';

END IF;

nextstate <= s2;

WHEN s2 =>

IF (a = '1') THEN

b <= '1';

nextstate <= s3;

ELSE

b <= '0';

nextstate <= currentstate;

END IF;

WHEN s3 =>

IF (a = '1') THEN

b <= '1';

ELSE

b <= '0';

END IF;

nextstate <= s1;

END CASE;

END PROCESS;

END Behavioral;

1.4 TUGAS PENDAHULUAN

Buatlah FSM dari studi kasus di bawah ini dan lakukan simulasinya di rumah masing‐masing

(kerjakan dengan partner praktikum anda)! Bawalah bukti script pada hari praktikum, gambar

FSM (dalam bentuk state diagram), dan hasil simulasi (dalam bentuk file vwf simulator

quartus atau wlf modelsim) yang telah dibuat.

Sebuah perempatan jalan raya mempunyai 4 buah lampu lalulintas. Lampu lalulintas pada

arah utara dan selatan menyala bersamaan. Lampu lalulintas dari arah barat dan timur juga

menyala bersamaan. Karena itu hanya diperlukan dua buah kontrol : (1) untuk lampu

lalulintas utara‐selatan, dan (2) untuk lampu lalu lintas barat‐timur.

Ketika siang hari lampu merah menyala selama 10 detik lalu lampu hijau menyala selama 8

detik

serta lampu kuning menyala selama 2 detik ketika perpindahan lampu hijau ke merah. Ketiga

lampu menyala sendiri‐sendiri (tidak ada lampu yang menyala bersamaan antara merah‐

kuning‐hijau). Ketila malam hari lampu merah menyala selama 5 detik lalu lampu hijau

menyala selama 4 detik serta lampu kuning menyala selama 1 detik ketika perpindahan

lampu hijau ke merah.

Sistem lampu lalu lintas dilengkapi dengan tombol darurat. Ketika tombol darurat ditekan

lampu kuning akan berkedip selama 4 detik.


Pada praktikum ini, praktikan harus mendesain FSM yang mengatur lampu lalu lintas

tersebut. FSM yang didesain harus memiliki 6 buah output yang lebarnya masing‐masing 1

bit. Output tersebut menunjukkan kondisi setiap lampu Utara Selatan dan lampu Barat

Timur. Misalkan M_US (Merah Utara Selatan), M_BT (Merah Barat Timur), K_US, K_BT,

H_US, dan H_BT.

Gambar di atas adalah gambaran blok‐blok yang harus dibuat kecuali untuk blok

display_vhd karena blok ini sudah disediakan sebagai modul display ke LCD via VGA (Blok ini

akan dipelajari lebih lanjut pada praktikum berikutnya). Input dari FSM yang dibuat adalah

mode siang, mode malam hari, dan mode darurat. Blok counter sendiri untuk menentukan

lama waktu lampu lalu lintas nyala atau transisi.

PERHATIKAN ! Segala bentuk plagiarisme dalam pengerjaan tugas pendahuluan ini akan

diberikan sanksi yang tegas.

1.5 PERCOBAAN


Komputer/PC yang telah terinstal program Quartus II 9.0

Monitor LCD

FPGA development board, tipe ALTERA UP2 atau DE1 beserta perlengkapannya yang

meliputi:

a. Board FPGA tipe UP2, DE1, DE2, atau DE2‐70

b. Catu daya+ kabel dan konektor tambahan

c. Kabel downloader ‘ByteBlaster II’ atau USB‐Blaster

PROSEDUR PERCOBAAN

Untuk tahapan percobaan Anda akan mendesain dan menguji (dalam simulasi) sebuah BCD

counter yang dapat di‐cascade dan sebuah divide‐by‐N counter.

display_vh

d

FSM

Counter

{M_US, K_US, H_US

M_BT, K_BT, H_BT} LCD Monitor


PERCOBAAN 4A: IMPLEMENTASI DESAIN FSM PADA FPGA

Percobaan ini, praktikan diminta untuk mengimplementasikan FSM ke FPGA dengan

keluaran ke LED FPGA.

PROSEDUR PERCOBAAN:

1. Buatlah folder sebagai direktori kerja baru untuk praktikum kali ini kemudian copy script

desain FSM yang telah dibuat sebagai tugas pendahuluan sebelumnya ke dalam folder

tersebut.

2. Jalankan program ALTERA QUARTUS® , kemudian bukalah file yang merupakan script

desain FSM yang telah dibuat sebagai tugas pendahuluan sebelumnya.

3. Implementasikan desain FSM tersebut dengan keluaran pada LED FPGA (lihat kembali

implementasi desain pada FPGA dalam praktikum‐praktikum sebelumnya).

PERCOBAAN 4B: IMPLEMENTASI MODUL VGA DRIVER

Praktikum kali ini, praktikan diminta untuk mengimplementasikan modul VGA Drive

dengan masukan dari FPGA (Switch) selebar 6 bit. Masukan modul ini akan

dihubungkan dengan keluaran modul FSM yang telah dibuat.

PROSEDUR PERCOBAAN:

1. Buatlah folder sebagai direktori kerja baru untuk percobaan ini, kemudian buatlah

project baru dengan modul‐modul yang disediakan untuk praktikum empat sesuai

dengan board yang ada.

2. Implementasikan desain di atas pada FPGA dengan pin planner yang sudah

didownload dan sesuaikan dengan board yang ada.

3. Lakukan beberapa kali perubahan posisi switch pada board FPGA untuk melihat efek

dan perubahannya pada layar LCD! Pelajari input dan keluaran dari desain di atas

untuk selanjutnya digabungkan dengan modul FSM yang telah dibuat.

PERCOBAAN 4C: MENGGABUNGKAN DESAIN FSM DENGAN VGA DRIVER

Pada praktikum kali ini, praktikan diminta untuk menggaungkan modul FSM dengan modul

VGA.

PROSEDUR PERCOBAAN:

1. Hubungkan keluaran FSM dengan masukan modul VGA. Lakukan compile dan download

gabungan desain FSM dan modul VGA tersebut ke dalam board FPGA. Amati hasil yang

didapatkan !

Percobaan 6‐ Proyek Perancangan Rangkaian Digital 69

PERCOBAAN V

PERANCANGAN DAN IMPLEMENTASI DISPLAY LCD

MENGGUNAKAN MODUL VGA PADA FPGA

1.1 TUJUAN

1. Mendapatkan pengetahuan dan pengalamanpenggunakan interface pada board

evaluasi FPGA.

2. Memahami cara kerja VGA pada umumnya

1.2 PERSIAPAN

Pelajari secara rinci spesifikasi VGA dan cara kerjanya. Pelajari juga petunjuk praktikum

kelima ini.

Kerjakan Tugas Pendahuluan dan kumpulkan sesuai ketentuan yang berlaku.

CATATAN

Jika ada pelanggaran berupa copy paste sebagian atau seluruh code VHDL, praktikan

dikenai sanksi nilai nol dan/atau tidak lulus praktikum.

1.3 DASAR TEORI

Video Graphics Array (VGA) masih menjadi interface yang popular untuk sebuah tampilan.

VGA interface ini masih banyak ditemukan di beberapa device sekarang, misalnya layar LCD

dan proyektor. VGA interface ini terdapat juga di board altera yang kita gunakan saat ini.

Pada percobaan kali ini tampilan VGA digunakan agar tampilan hasil desain yang kita

rancang menjadi lebih menarik, tidak terbatas hanya pada LED atau 7‐Segment. Tujuan

percobaan kali ini juga adalah memberikan ilustrasi penggunaan interface I/O yang ada pada

FPGA, misalnya GPIO, komunikasi serial menggunakan RS232, Audio CODEC, LCD karakter

16x2, dll.

Interface ke VGA menggunakan 2 jenis sinyal, yaitu : sinyal warna (Merah, Hijau, dan Biru)

dan sinyal sinkron (horizontal dan vertical). Berikut adalah penjelasan beberapa sinyal yang

digunakan :

a. Horizontal Sync (TTL level)

Sinyal ini akan aktif pada range piksel kolom 0 sampai dengan 639.

Sehingga kalau sinyal ini tidak aktif, yang terjadi adalah pergantian baris.

b. Vertical Sync (TTL level)

70 Percobaan 6‐ Proyek Perancangan Rangkaian Digital

Sinyal ini akan aktif pada range piksel baris 0 sampai dengan 479.

Sehingga kalau sinyal ini tidak aktif, yang terjadi adalah pergantian layar.

Atau kembali ke baris pertama.

c. Sinyal RGB (Analog 3 pin: 0,7 – 1 V)

Sinyal ini merepresentasikan intensitas untuk masing2 komponen warna

merah, hijau, dan biru untuk setiap pixel yang saat itu aktif. Sehingga yang

terjadi ketiga sinyal ini berubah‐ubah sesuai pixel yang sedang aktif dalam

proses scanning (dari kiri ke kanan untuk setiap baris, selanjutnya dari

baris paling atas sampai baris paling bawah).

Pada percobaan kali ini kita menggunakan resolusi 640x480 pixel dan menggunakan refresh

rate lebih dari 60 Hz. Refresh rate ini digunakan karena pada range kurang dari 30‐60 Hz

manusia dapat melihat adanya flicker. Selain itu refresh rate ini juga umum digunakan pada

monitor LCD. LCD modern memiliki fitur multirate, sehingga kita tidak harus tepat membuat

refresh ratenya 60 Hz. Proses scanning berawal dari kiri atas ke kanan lalu ke kiri bawah dan

kembali ke kiri atas ketika sudah mencapai pixel terakhir.

Gambar 1. Razor Scan pada Layar LCD

Gambar 2 dan Tabel 1 menunjukkan spesifikasi timing dari sinkronisasi VGA. Sebuah sinyal

aktif low menunjukkan akhir dari sebuah sinkronisasi. Misalkan sinyal aktif low untuk horiz

sync menandakan akhir dari scanning satu baris dan awal untuk baris berikutnya. Data RGB

harus didrive 0 untuk beberapa waktu tertentu thfp dan tvfp.

0,0 0,639

479,0 479,639

Gamba

mengub

analog,

skemat

datashe

VGA da

sinkron

r 3 menun

bah sinyal

begitu ju

ik dari disp

eet masing‐

n Analog D

isasi dari FP

Gamb

SY

t

th

t

tv

njukkan blo

digital ke a

uga untuk

play VGA ya

‐masing bo

evices ADV

PGA.

Perco

bar 2. Timing

YMBOL

thd fclk th

thpw thb thfp h‐thd

tvd

tv tvpw tvb tvfp v‐tvd

Tabel 1

ok diagram

analog. Dala

sinyal sink

ang ada pad

oard. Board

V7123 10‐bit

obaan 6‐ Proy

Sinyal untuk V

Min T

6 2 71 4 81 385 1 4

513 53 31 4 4

1. Nilai‐nilai p

m dari FPG

am kasus in

kronisasinya

da board D

d DE2 meny

t high speed

yek Peranca

VGA 640x480

Typ Ma

640 24 50760 48 2588 32 25120 51

480

525 763 2532 13 2545 25

arameter pad

GA hingga

ni, data RG

a. Sedangk

E2. Untuk b

yediakan 1

d video DAC

ngan Rangka

piksel

ax Unit

DCL0 MH DCL55 DCL DCL55 DCL12 DCL th

67 th 55 th th 55 th 55 th

da Gambar 1

ke LCD m

B digital di

kan gamba

board lainn

6‐pin kone

C. DAC ini m

aian Digital

t

LK z LK LK LK LK LK

monitor. Ch

iubah ke da

ar 4 menu

nya dapat d

ektor untuk

mendapatka

71

hip DAC

ata RGB

unjukkan

dibaca di

k output

an sinyal

72

clk

Input

1.4 TU

1.

2.

Percobaan

FPGA

UGAS PEND

Hitunglah n

timing siny

vga.vhd se

Jelaskan m

LIBRARY IE

USE IEEE.S

USE IEEE.S

USE IEEE.S

ENTITY vga

PORT

n 6‐ Proyek P

RGB (digital)

horiz sync

horiz sync

DAHULUA

nilai‐nilai pa

yal untuk VG

bagai acuan

engenai isi

EEE;

STD_LOGIC_1164.

STD_LOGIC_ARITH

STD_LOGIC_UNSIG

a IS

T(

Perancangan

DAC

(

h

h

Gambar 3. D

Gambar 4

AN

arameter (d

GA, dengan

n untuk men

dan cara ke

.ALL;

H.ALL;

GNED.ALL;

n Rangkaian

V(16

RGB (analog)

horiz sync

horiz sync

Diagram Blok

4. Skematik VG

dalam satua

n mengguna

nghitung ni

erja file vga

Digital

VGA6‐pin)

VGA Display

GA Display

an waktu) y

akan clock s

lai tersebut

.vhd!

ang ditunju

sebesar 25M

t !

ukkan pada

Mhz ! Guna

gambar

akan file


i_clk : IN STD_LOGIC;

i_red : IN STD_LOGIC;

i_green : IN STD_LOGIC;

i_blue : IN STD_LOGIC;

o_red : OUT STD_LOGIC;

o_green : OUT STD_LOGIC;

o_blue : OUT STD_LOGIC;

o_horiz_sync : OUT STD_LOGIC;

o_vert_sync : OUT STD_LOGIC;

o_pixel_row : OUT STD_LOGIC_VECTOR( 9 DOWNTO 0 );

o_pixel_column : OUT STD_LOGIC_VECTOR( 9 DOWNTO 0 ));

END vga;

ARCHITECTURE behavioral OF vga IS

CONSTANT TH : INTEGER := 800;

CONSTANT THB1 : INTEGER := 660;

CONSTANT THB2 : INTEGER := 756;

CONSTANT THD : INTEGER := 640;

CONSTANT TV : INTEGER := 525;

CONSTANT TVB1 : INTEGER := 494;

CONSTANT TVB2 : INTEGER := 495;

CONSTANT TVD : INTEGER := 480;

SIGNAL clock_25MHz : STD_LOGIC;

SIGNAL horiz_sync : STD_LOGIC;

SIGNAL vert_sync : STD_LOGIC;

SIGNAL video_on : STD_LOGIC;

SIGNAL video_on_v : STD_LOGIC;

SIGNAL video_on_h : STD_LOGIC;

SIGNAL h_count : STD_LOGIC_VECTOR( 9 DOWNTO 0 );

SIGNAL v_count : STD_LOGIC_VECTOR( 9 DOWNTO 0 );

BEGIN

video_on <= video_on_h AND video_on_v;

o_red <= i_red AND video_on;

o_green <= i_green AND video_on;

o_blue <= i_blue AND video_on;

o_horiz_sync <= horiz_sync;

o_vert_sync <= vert_sync;

PROCESS (i_clk)

BEGIN

IF i_clk'EVENT AND i_clk='1' THEN

IF (clock_25MHz = '0') THEN

clock_25MHz <= '1';

ELSE

clock_25MHz <= '0';

END IF;

END IF;

END PROCESS;

PROCESS

BEGIN

WAIT UNTIL( clock_25MHz'EVENT ) AND ( clock_25MHz = '1' );

IF ( h_count = TH‐1 ) THEN

h_count <= (others=>'0');

ELSE


h_count <= h_count + 1;

END IF;

IF ( h_count <= THB2‐1 ) AND (h_count >= THB1‐1 ) THEN

horiz_sync <= '0';

ELSE

horiz_sync <= '1';

END IF;

IF ( v_count >= TV‐1 ) AND ( h_count >= 699 ) THEN

v_count <= (others=>'0');

ELSE IF ( h_count = 699 ) THEN

v_count <= v_count + 1;

END IF;

END IF;

IF ( v_count <= TVB2‐1 ) AND ( v_count >= TVB1‐1 ) THEN

vert_sync <= '0';

ELSE

vert_sync <= '1';

END IF;

IF ( h_count <= THD‐1 ) THEN

video_on_h <= '1';

o_pixel_column <= h_count;

ELSE

video_on_h <= '0';

END IF;

IF ( v_count <= TVD‐1 ) THEN

video_on_v <= '1';

o_pixel_row <= v_count;

ELSE

video_on_v <= '0';

END IF;

END PROCESS;

END behavioral;

1.5 PERCOBAAN


Board FPGA tipe UP2 atau DE1

Catu daya + kabel dan konektor tambahan serta kabel downloader

Monitor LCD

PROSEDUR PERCOBAAN

PERCOBAAN 5A : IMPLEMENTASI DESAIN PADA BOARD FPGA

Pada percobaan pertama ini, praktikan diminta membuat controller VGA sederhana yang

mengeluarkan sinyal‐sinyal digital untuk mengendalikan VGA. Sinyal digital ini sebagian akan

diubah

diwakili

menjadi si

i 6 bit. Prakt

PROSEDUR

Gambar

mendap

111111.

untuk p

bawah.

PROSEDUR

Gambar

pada la

tertentu

maka pi

baris 10

PROSEDUR

Buatlah

dari pus

kanan, a

nyal analog

tikan dapat

PERCOBAAN

rlah bendera

patkan warna

. Cara yang

pixel‐pixel pa

PERCOBAAN

rlah bendera

yar VGA. C

u. Misalkan, j

ixel yang ha

sampai 59 d

Gamb

PERCOBAAN

agar gamba

sh‐button yan

atas, bawah

Perco

g (untuk ya

t mengguna

N 1

a RI dilayar

a merah R =

dapat dilak

ada baris at

Gambar 4. Ilu

N 2

a sebuah ko

Caranya ada

jika ujung ki

rus diwarna

dan kolom 10

bar 5. Ilustras

N 3

r kotak yang

ng ada di bo

dengan emp

(10,10)

(59,10)

(0,0)

(639,0)

obaan 6‐ Proy

ang warna‐w

akan file vga

r (atas mer

= 111111, G

kukan adalah

as (nomor b

ustrasi Tampila

tak/bujur sa

lah dengan

ri atas kotak

i berbeda d

0 sampai 59.

i Tampilan Pr

g telah anda

oard. Kotak in

pat button ya

(10,59)

(59,59)

Mera

Puti

yek Peranca

warna RGB

a.vhd yang t

ah, bawah

= B = 00000

h dengan ca

baris < 241

an Prosedur P

angkar (solid

member w

k tadi ingin d

engan lainny

.

osedur Perco

buat agar da

ni harus dap

ang berbeda

ah

ih

ngan Rangka

). Masing‐m

telah ada se

putih) pada

00, sedangka

ara mengelu

1), dan warn

Percobaan 1

d) berukuran

warna terten

iletakan pad

ya adalah se

baan 2

apat bergera

at digerakan

‐beda. Caran

(639,639)

(0,639)

aian Digital

masing war

ebagai tem

a layar VGA

an putih R =

uarkan warn

na putih unt

n 50 pixel x

ntu pada p

da baris 10 k

emua pixel y

ak berdasar k

n ke empat a

nya:

75

na akan

plate.

A. Untuk

= G = B =

a merah

tuk baris

50 pixel

ixel‐pixel

olom 10,

yang ada

kan input

arah: kiri,


1. Ujung kiri atas dari gambar tersebut harus dibuat agar dapat diubah‐ubah

(menjadi input)

2. Membuat dua buah FSM/counter: satu FSM untuk menghasilkan posisi

batas atas (baris), satu FSM untuk menghasilkan posisi batas kiri. Tentu saja

counter ini harus dibatasi maksimum dan minimumnya sesuai jumlah baris

dan kolom yang ada di layar. Untuk setiap FSM harus dapat menghitung

maju (up‐counting: … 100 101102 …) dan mundur (down counting:

… 87 8685 …). FSM ini harus diclock, namun tidak boleh terlalu

cepat agar gerakan kotak tadi juga tidak terlalu cepat. Misalnya 20 Hz – 50

Hz.

3. Membuat input untuk perintah up/down counting pada kedua FSM

menggunakan push‐button.

Gambar 6. Ilustrasi Blok Diagram Prosedur Percobaan 3

Gambar 6 merupakan diagram blok kasar yang mungkin untuk mengimplementasikan

prosedur percobaan 3. Clock Divider di sini berguna agar masukan oleh user tidak terlalu

cepat dan efeknya hasil pergerakan objek gambar dapat ditangkapa oleh mata. Dengan

informasi dari posisi objek dan posisi alamat piksel dari VGA driver cukup untuk

mengimplementasikan prosedur percobaan 3 ini.

TUGAS BONUS: membuat agar kecepatan bergerak kotak tersebut dapat diubah‐ubah










Catatan Laboratorium Anda. Catatan percobaan yang tidak ditsndatangani oleh

asisten tidak akan dinilai

PERCOBAAN VI

PROYEK PERANCANGAN RANGKAIAN DIGITAL

1.1 TUJUAN

1. Menspesifikasikan suatu sistem digital sederhana

2. Membagi sistem menjadi satu atau lebih jalur data dan kendali

3. Mendesain jalur data untuk sistem

4. Mendesain kendali untuk sistem

5. Mengintegrasikan jalur data dan kendali ke dalam sistem secara keseluruhan

6. Melakukan tes menyeluruh terhadap sistem

7. Mengimplementasikan sistem digital menggunakan FPGA dan komponen tambahan

yang diperlukan

8. Menguji dan menganalisa sistem yang sudah dibangun

PERSIAPAN

Pelajari kembali bahan kuliah Anda dan petunjuk praktikum yang sudah Anda dapatkan.

Kerjakan tugas pendahuluan dan kumpulkan sesuai ketentuan yang berlaku.

1.2 PILIHAN PROYEK STANDAR

Percobaan ini terdiri dari tahapan desain, implementasi, dan pengujian sistem yang dibuat

oleh tim Anda. Diharapkan proyek Anda dapat selesai pada waktu yang ditentukan.

Anda dapat menentukan sendiri proyek yang anda buat. Persyaratannya proyek tersebut:

a. Menggunakan satu atau lebih interface yang ada di board: VGA, sound card (AUDIO

CODEC), LCD, USB, koneksi serial, atau lainnyya

b. Interaktif: mempunyai input, push button, mouse, keyboard, atau lainnya

c. Mempunyai bagian FSM

d. Sedikitnya terdiri dari 3 blok


1.3 PETUNJUK DESAIN:

1. Anda wajib menggunakan VHDL dalam penegerjaan tugas Anda. Disarankan

menggunakan pendekatan struktural bukan behavioral.

2. Import pin assignment/buat pin assignment baru seperti percobaan sebelumnya

untuk menspesifikasikan lokasi pin.

1.4 TUGAS PENDAHULUAN

Sebelum memulai perancangan dan merealisasikan rangkaian yang akan dibuat, Anda perlu

menjawab pertanyaan‐pertanyaan berikut. Jawablah pertanyaan‐pertanyaan di bawah ini

secara kelompok dan dikumpulkan sebagai laporan saat Anda melaksanakan praktikum

modul ini.

1. Tulislah secara jelas dan lengkap spesifikasi dari system yang akan Anda bangun.

Anda boleh menggunakan struktur formal seperti table kebenaran, diagram

keadaan, ASM, FSM atau statemen Register Transfer Language apabila dibutuhkan.

2. Tuliskan pembagian desain untuk setiap anggota tim agar pada saat presentasi

memudahkan asisten untuk mengarahkan pertanyaan.

3. Lakukan desain dan pembuatan code VHDL

4. Rancanglah strategi pengujian untuk desain Anda yang akan menguji secara

keseluruhan fungsinya.

5. Simulasikan secara fungsional desain Anda dan debug apabila diperlukan.

6. Persiapkan tugas Anda agar bisa diimplementasikan dalam FPGA UP2 dan DE1,

pastikan pin assignment sudah sesuai dengan yang diharapkan

7. Lakukan simulasi timing jika memungkinkan.

8. Catat hasil percobaan pada BCL Anda

9. Lampirkan Surat pernyataan yang menjelaskan kontribusi setiap anggota tim dalam

proyek

Kumpulkan laporan untuk setiap kelompok dengan isi:

1. Spesifikasi berikut algoritma dari sistem Anda

2. VHDL code untuk sistem Anda

3. Strategi pengujian yang digunakan

4. Hasil simulasi secara fungsional dan timing jika ada


5. Analisis dan Kesimpulan.

1.5 PELAKSANAAN PRAKTIKUM

Pelaksanaan praktikum dilakukan sebagai berikut:

1. Setiap kelompok harus dapat mempresentasikan hasil rancangan selama ± 15 menit.

Presentasi berisi penjelasan tentang latar belakang pemilihan, manfaat rancangan,

spesifikasi teknis, prosedur pengerjaan dll.

2. Setiap kelompok merealisasikan rangkaian yang telah didesain menggunakan FPGA

3. Tanya jawab (diskusi) dengan asisten praktikum tentang rangkaian yang telah

direalisasikan selama ± 15 menit.

4. Revisi dan evaluasi.

1.6 KRITERIA PENILAIAN

Proyek Anda akan dinilai berdasarkan tiga kriteria utama yaitu fungsionalitas, kompleksitas,

dan implementasi (bagaimana logika sistem dibangun). Demonstrasi harus memperlihatkan

bahwa desain Anda dapat menangani kasus input yang diinginkan dan bekerja dengan

benar. Asisten Anda diperbolehkan mencoba untuk memberikan input yang special (tetapi

masih wajar) dalam rangka menguji proyek Anda lebih jauh. Setiap anggota tim juga akan

ditanya untuk menjelaskan bagaimana masing‐masing bagian dari proyek bekerja.

Sebuah proyek yang berhasil dengan tingkat kompleksitas yang normal dan

diimplementasikan secara efisien akan mendapatkan nilai sekitar 80. Pengurangan akan

diberikan untuk kekurangan secara fungsional, atau ketidakmampuan dari masing‐masing

anggota tim untuk menjelaskan bagaimana desain proyeknya bekerja. Proyek dengan

kompleksitas yang lebih tinggi akan mendapatkan nilai yang lebih tinggi jika berhasil.

Pastikan pada saat mendemonstrasikan kepada asisten untuk menjelaskan kelebihan dari

proyek Anda jika ada. Satu hal yang perlu diperhatikan, hanya mahasiswa yang berhasil

menyelesaikan project dengan maksimal yang berpeluang memperoleh nilai A untuk mata

kuliah Praktikum Sistem Digital ini.


SURAT PERNYATAAN

EL‐2195 : PRAKTIKUM SISTEM DIGITAL

Surat pernyataan ini dibuat oleh :

Nama : ___________________________

NIM : ___________________________

Tulislah persentasi usaha dimana jumlah persentase antara Anda dengan rekan tim Anda

adalah 100%. Tulislah bagian pekerjaan yang dikerjakan oleh anggota tim dan komentar

pribadi Anda pada kolom dibawah nama masing‐masing.

Nama Anggota Tim(Anda) Persentase usaha

__________________ ____________

_________________________________________________________

_________________________________________________________

_________________________________________________________

_________________________________________________________

_________________________________________________________

_________________________________________________________

_________________________________________________________

_________________________________________________________

_________________________________________________________

_________________________________________________________

Nama Anggota Tim(Rekan Anda) Persentase usaha

__________________ ____________

_________________________________________________________

_________________________________________________________

_________________________________________________________

_________________________________________________________

_________________________________________________________

_________________________________________________________

_________________________________________________________

_________________________________________________________

_________________________________________________________

_________________________________________________________

APEN

Elekt

BREAD

NDIKS A

tronik

DBOARD

Gamb

Breadbo

implem

(Gamba

rancang

implem

yang di

A Petu

Pada B

bar 1 Impleme

oard adalah

mentasi suatu

ar 1). Imple

gan tersebu

mentasi lainn

kerjakan pad

unjuk P

Breadbo

entasi rangka

h suatu pe

u rancangan

mentasi ran

ut yang bias

ya adalah im

da PCB (Print

Pembua

oard

ian joystick m

rangkat yan

n rangkaian

ncangan yan

sanya melib

mplementasi

ted Circuit Bo

atan Ra

motor driver u

ng seringka

elektronik s

ng demikian

batkan pasa

dengan me

oard) (Gamb

angkaia

ntuk Robot p

li digunakan

ecara tidak

bertujuan

ng‐bongkar

lakukan pen

bar 2).

Apendix A

an

pada breadbo

n untuk m

disolder (so

untuk meng

komponen.

nyolderan ko

A‐1

ard [1]

elakukan

olderless)

guji‐coba

. Bentuk

omponen

A‐2 Apendix A

Gambar 2 Implementasi rangkaian joystick motor driver untuk Robot pada PCB[1]

Tampak pada Gambar 1 bahwa breadboard memiliki lubang‐lubang tempat

terpasangnya kaki‐kaki komponen dan kawat kabel. Lubang‐lubang tersebut adalah

sesungguhnya soket‐soket dari bahan logam (konduktor) yang tersusun sedemikian

sehingga ada bagian lubang‐lubang yang terhubung secara horizontal dan ada yang

terhubung secara vertikal.

Gambar 3 Jenis‐jenis breadboard

Gambar 3 adalah gambar jenis‐jenis breadboard yang dimiliki oleh Lab Dasar Teknik

Elektro STEI ITB. Setidaknya ada empat bagian penting yang harus diperhatikan sebelum

menggunakan breadboard (lihat Gambar 4):

Pada bagian ini lubang‐lubang breadboard saling terhubung secara vertikal. Tiap set lubang pada bagian ini terdiri dari lima lubang yang saling terhubung.

Pada bagian ini lubang‐lubang breadboard saling terhubung secara horizontal. Tiap set lubang pada bagian ini terdiri dari 25 lubang yang saling terhubung. Perhatikan bahwa pada tiap set lubang tersebut terdapat jarak pemisah antar lubang yang lebih besar setiap lima lubang.

Bagian ini adalah pemisah yang menyatakan bahwa bagian lubang‐lubang breadboard yang saling terhubung secara vertikal di sebelah atas tidak terhubung dengan bagian lubang‐lubang breadboard di sebelah bawah.

Bagian ini adalah pemisah yang menyatakan bahwa bagian lubang‐lubang breadboard yang saling terhubung secara horizontal di sebelah kiri tidak terhubung dengan bagian lubang‐lubang breadboard di sebelah kanan. Pada

Apendix A A‐3

banyak jenis breadboard, pemisah ini ditandai dengan jarak pemisah yang lebih besar daripada jarak pemisah antar set lubang pada bagian b.

Gambar 4 Bagian‐bagian yang harus diperhatikan pada breadboard

Breadboard dapat bekerja dengan baik untuk rangkaian ber‐frekuensi rendah. Pada

frekuensi tinggi, kapasitansi besar antara set lubang yang bersebelahan akan saling

berinterferensi.

MERANGKAI KABEL, KOMPONEN DAN INSTRUMEN

KABEL

Kabel yang digunakan untuk membuat rangkaian pada breadboard adalah kabel dengan

isi kawat tunggal (biasanya) berdiameter #22 atau #24 AWG. Untuk menghasilkan

pemasangkan yang baik pada breadboard, kupas kedua ujung kabel sehingga diperoleh

panjang kawat (yang sudah terkupas) sekitar 12 mm. Kemudian pastikan seluruh bagian

kawat yang sudah terkupas tadi masuk ke dalam lubang breadboard.

Biasakan memasang kabel pada breadboard dengan rapih sejak awal. Hal ini akan

mempermudah penelusuran sebab terjadinya kesalahan akibat salah pasang kabel,

misalnya. Berikut ini adalah berbagai petunjuk penting lainnnya yang harus diperhatikan

dalam membuat rangkaian pada breadboard:

Pastikan Power Supply dalam keadaan mati atau tidak terpasang para breadboard ketika merangkai komponen dan kabel pada breadboard

Pahami (jika belum ada, buat) terlebih dahulu skema rangkaian elektronik yang akan diimplementasikan pada breadboard. Dengan demikian, kemungkinan terjadinya kesalahan akan lebih kecil.

A‐4

KOMPO

Apendix A

Tade

Gumtesif

Ustu

Ralam

Usdiakbrdi

UsbeSu

ONEN

Pada p

Integrat

untuk r

digunak

menjad

0.25 W

berkaita

Inst

A

andai setiap engan spidol

unakan kabembuat ranerpasang terlfat kapasitif,

sahakan kabubuh kabelny

angkai kompinnya) secaemungkinka

sahakan tidapasang tidakan menyulreadboard. perlukan.

sahakan meerbeda. Misupply dan me

prinsipnya, k

ted Circuit (I

resistor, kak

kan pada bre

di masalah k

di dalam pr

an dengan k

gatlah bahwatik di dalam

kabel atau k.

bel sependegkaian padaalu panjang induktif dan

el dipasang ya mendatar

ponen (hubuara langsunan

ak menumpuk melangkahitkan pengeSelain itu,

enggunakan alnya mengenggunakan

Gambar

komponen‐k

IC) dapat dip

ki resistor de

eadboard ka

karena prakt

raktikum ini.

omponen se

wa IC (terutamm tubuh kita.

komponen y

ek mungkina breadboarddan berantan elektroman

pada breadb pada bread

ungkan suatng tanpa

uk komponehi komponeecekan rangakan meny

warna kabgunakan kabkabel warna

5 Pemasanga

komponen e

pasang secar

engan rating

rena ukuran

tikan hanya

. Di bawah in

ecara khusus

ma MOS) da. Di negara s

yang telah te

. Kabel yad menjadi tiakan dapat mnetik yang tid

board dengaboard.

u komponenmenggunaka

en atau kabn/ kabel laigkain yang yulitkan bon

el berbeda bel warna ma hitam untu

an IC pada bre

elektronik s

ra langsung p

g daya lebih

n kakinya yan

menggunak

ni adalah be

:

pat rusak akubtropis, ka

rpasang den

ng terlalu dak rapih. Smenghasilkandak diharapk

n rapih dan,

n dengan koan tambah

el (komponen yang telahtelah diimpngkar‐pasang

untuk memmerah untukk koneksi ke

eadboard

seperti resis

pada lubang

h dari 0.5 W

ng terlalu be

kan resistor

eberapa hal p

kibat listrik strena kelemb

ngan benar,

panjang beSelain itu, kan interferenskan.

, jika memun

omponen‐kohan kabel

en/ kabel yah terpasangplementasikg kompone

mbuat konek koneksi ke ”ground”.

stor, kapasit

g breadboard

W tidak coco

esar. Namun

dengan rat

penting lain

tatik, termasbaban sangat

misalnya

erpotensi abel yang si berupa

ngkinkan,

omponen jika itu

ang akan ). Hal ini an pada n ketika

ksi yang e Power

tor atau

d. Khusus

ok untuk

ini tidak

ing daya

nya yang

suk listrik t rendah,

Apendix A A‐5

gesekan‐gesekan pakaian dengan material lain dapat membangkitkan listrik statik pada tubuh. Listrik statik ini dapat membentuk tegangan tinggi sesaat bila kita menyentuk kaki‐kaki komponen dan menyebabkan kerusakan. Tapi, karena kita berada di negara tropis yang berkelembaban tinggi, pengumpulan listrik statik tadi tidak signifikan.

Sebelum mencoba dipasang pada breadboard, pastikan kaki‐kaki IC lurus. Bila tidak lurus, gunakan tang untuk meluruskan/ memperbaiki kaki‐kaki IC tersebut. Demikian juga ketika akan mencopot IC dari breadboard; gunakan pinset dengan cara mencungkil kedua ujung IC tersebut. Usahakan tidak terjadi sudut (antara badan IC dan breadboard) lebih besar dari 10 sehingga dapat meminimalisasi kemungkinan bengkoknya (bahkan patahnya) kaki‐kaki IC.

Pastikan ikuti Gambar 5 untuk pemasangan IC pada breadboard. Dengan demikian, kaki‐kaki IC tidak saling terhubung.

Perhatikan rating tegangan kapasitor. Jika menggunakan kapasitor elektrolit, perhatikan polaritasnya. Pemasangan polaritas yang terbalik akan menyebakan rusaknya kapasitor.

Pastikan kapasitor dalam keadaan discharge sebelum dipasang. Jika ragu, hubungkan kedua kaki kapasitornya. Lakukan dua kali untuk kapasitor yang sama karena ada kalanya kapasitor masih memiliki muatan sisa setelah discharging yang pertama.

INSTRUMEN

Di bawah ini adalah hal‐hal penting yang harus diperhatikan ketika menggunakan/

menghubungkan instrumen laboratorium ke rangkaian di breadboard:

Gunakan kabel yang tepat untuk menghubungkan suatu instrumen ke breadboard (lihat Kabel Aksesoris). Pegang badan konektor (bukan badan kabelnya) saat memasang dan mencabut kabel.

Untuk percobaan yang menggunakan Generator Signal dan Power Supply: nyalakan Power Supply terlebih dahulu, lalu nyalakan Generator Signal. Jika dilakukan dengan cara sebaliknya, akan menyebabkan kerusakan pada IC. Demikian juga ketika mengakhiri: matikan Generator Signal terlebih dahulu, kemudian matikan Power Supply.

DAFTAR PUSTAKA

[1] www.robotroom.com

[2] Y. Tsividis, A First Lab in Circuits and Electronics, Jons Wiley and Sons, 2001

A‐6 Apendix A

APEN

INSTRU

MULTI

GENER

OSILOS

NDIKS

UMEN DA

METER

Di dala

macam

RATOR SINY

Genera

bentuk

SKOP

Osilosko

teganga

B Instr

ASAR

am praktikum

multimeter,

Gambar 6 Mu

YAL

tor sinyal a

gelombang:

op adalah in

an yang diuk

rumen

m yang aka

, yaitu multim

ultimeter digi

adalah instr

sinus, kotak

Gamba

nstrumen uk

kurnya.

Dasar

an dilakukan

meter analo

ital (kiri) dan

rumen yang

k dan gergaji

ar 7 Generato

kur yang da

dan Ak

n nanti, pra

g dan multim

multimeter a

g menghasil

.

or sinyal

apat menam

ksesoris

ktikan akan

meter digital

nalog (kanan

lkan/ memb

mpilkan visua

Apendix B

s

n mengguna

(Gambar 1)

n)

bangkitkan

alisasi dinam

B‐1

akan dua

.

berbagai

mis signal

B‐2

POWER

Apendix B

R SUPPLY

Perangk

gambar

Supply

menyal

bekerja

B

kat ini adala

r Power Sup

seperti yang

a agar kit p

a.

Gam

ah instrumen

pply yang dim

g ditunjukan

raktikum ya

Gamb

mbar 8 Osilos

n sumber te

miliki oleh L

oleh gamba

ang telah an

bar 9 Power S

skop

egangan dan

Labdas. Jika

r di sebelah

da hubungk

Supply

sumber aru

anda mengg

kanan, past

kan pada Pow

us. Gambar

gunakan jen

ikan lampu ”

wer Supply

4 adalah

is Power

”Output”

tersebut

KABEL

KABEL

BNC – 1

L AKSESOR

KOAKSIAL

Kabel k

pula. P

konekto

1 banana/ 4

Gamba

Di dala

bersam

dipasan

RIS

L

koaksial mem

Pada bagian

or yang terpa

4 mm

Gam

r 11 Konekto

am penggun

ma‐sama deng

ngkan pada l

miliki jenis k

ini akan d

asang.

bar 10 Kabel

r BNC (dua ga

naanya, kab

gan kabel se

ubang konek

onektor yan

ditunjukan

koaksial deng

ambar kiri) dakan

bel seperti

perti pada G

ktor untuk G

ng berbeda‐b

berbagai je

gan konektor

an 1 banana+lnan)

tampak pad

Gambar 7. Sa

round (Gam

beda untuk f

nis kabel k

BNC dan 1 ba

lubang untuk

da Gambar

lah satu ujun

bar 5).

Apendix B

fungsi yang

koaksial berd

anana

kabel ground

5 akan di

ng kabel Gam

B‐3

berbeda

dasarkan

d (paling

igunakan

mbar 7 di

B‐4

bnc – 2

Apendix B

Gamb

unstackble

B

bar 12 Kabel i

e banana/ 4

Gambar 13 K

si kawat tung

4 mm

Kabel koaksial

Gamba

ggal berdiamebanana di ke

l dengan kone

r 14 Konekto

eter 4 mm yanedua ujungnya

ektor BNC dan

r unstackabel

ng terpasang a

n 2 buah unst

l banana

konektor sta

tackable bana

ckable

ana

BNC – P

ADAPT

Probe kait d

Kabel i

fasilitas

Gamb

TER

Adapte

skrup

adjustm

dan jepit bu

Gambar 15 K

ni adalah a

s adjustment

bar 16 (Dari kiadjustme

r digunakan

men

uaya

Kabel koaksia

aksesoris Os

t.

ri) konektor Bent redaman

untuk meng

al dengan kon

siloskop. Pad

BNC dengan sdan capit bua

ghubungkan

nektor BNC da

da konektor

skrup adjustmaya (untuk dih

dua atau leb

adjust

redam

an probe kait

r BNC dan

ment (lubang),hubungkan ke

bih konektor

tment

man

Apendix B

+ jepit buaya

probe kait

, probe jepit de Ground)

yang berbed

B‐5

terdapat

dengan

da jenis.

B‐6

bnc t‐co

bnc – b

KABEL

Apendix B

onnector

anana/ 4 m

4 mm

Selain t

lain, mi

B

mm termina

telah ditunju

salnya konek

Gamb

al (binding p

Gambar

ukan pada G

ktor jepit bu

bar 17 Adapte

post)

r 18 Adapter

Gambar 7, ka

aya satu ata

er BNC T‐conn

BNC – 4 mm t

abel 4 mm b

u kedua ujun

nector

terminal

bisa saja me

ngnya.

emiliki konekktor yang

APEN

Cara

NDIKS

a MengGenera

juga ge

dapat d

(Rangka

Bebera

1. Sak

gen

2. Pen

ran

3. Ind

4. Ter

den

5. Dut

6. Sele

me

dita

out

kom

7. DC

put

ara

ini t

C

ggunakator sinyal m

lombang seg

diubah‐ubah

aian Listrik),

pa tombol/s

klar daya (p

nerator sinya

ngatur Freku

ge frekuensi

ikator frekue

minal outpu

ngan TTL/CM

ty function: T

ektor TTL/C

ngeluarkan g

arik, maka be

tput TTL/CM

mpatibel den

Offset: Untu

tar searah jar

h yang berla

tidak ditarik,

an Generupakan su

gi empat, ge

. Pada umum

generator si

aklar pengat

power switc

al ke teganga

uensi: Tekan

i yang telah d

ensi: Menunj

ut TTL/CMOS

MOS

Tarik dan put

MOS: Ketika

gelombang y

esarnya tega

MOS) dapat d

ngan CMOS.

uk memberi

rum jam unt

awanan untu

, keluaran da

neratoruatu alat yan

elombang seg

mnya dalam

nyal ini dipa

tur yang bias

ch): Untuk m

an jala‐jala, la

n dan putar

dipilih.

jukkan nilai f

S: terminal y

tar tombol in

a tombol in

yang kompa

angan kompa

diatur antar

kan offset (t

tuk mendapa

uk mendapa

ari generato

Sinyalg menghasil

gi tiga) dima

melakukan

kai bersama

sanya terdap

menyalakan

alu tekan sak

untuk men

frekuensi se

ang mengha

ni untuk men

i ditekan, te

tibel dengan

atibel outpu

ra 5‐15Vpp,

tegangan DC

atkan level te

atkan level te

r sinyal adal

kan sinyal/g

ana frekuens

praktikum R

a‐sama deng

pat pada gen

generator

klar daya ini.

gatur frekue

karang

asilkan kelua

ngatur duty c

erminal outp

n TTL. Sedan

t (yang akan

sesuai besa

C) pada sinya

egangan DC

egangan DC

ah murni teg

Apendix C

gelombang si

si serta ampl

angkaian Ele

gan osiloskop

erator ini ad

sinyal, sam

.

ensi keluara

ran yang ko

cycle gelomb

put TTL/CM

ngkan jika to

n keluar dari

arnya tegang

al +/‐ 10V. T

positif, atau

negatif. Jika

gangan AC.

C‐1

inus (ada

itudanya

ektronika

p.

dalah:

mbungkan

an dalam

mpatibel

bang.

OS akan

ombol ini

terminal

gan yang

Tarik dan

putar ke

a tombol

Misalnya

C‐2

Apendix C

jika

+2,5

dap

yan

8. Am

yan

out

9. Sele

gelo

10. Ter

11. Tam

12. Sele

yan

13. Pele

seb

C

a tanpa offse

5V dan ‐2,5V

pat diatur (d

ng diinginkan

plitude outp

ng maksimal

tput akan dip

ektor fungsi

ombang out

minal outpu

mpilan penca

ektor range f

ng dibutuhka

emahan 20d

besar 20dB

et, sinyal yan

V. Sedangkan

dengan cara

n (misal berk

put: Putar s

, dan kebali

perlemah seb

: Tekan sal

put yang diin

t utama: ter

acah (counte

frekuensi: Te

n.

dB: tekan tom

ng dikeluark

n jika tombo

a memutar t

isar +5V dan

earah jarum

ikannya unt

besar 20dB.

ah satu dar

nginkan

rminal yang m

er display): ta

ekan tombol

mbol untuk m

kan adalah s

l offset ini di

tombol ters

n 0V).

m jam untuk

uk output ‐2

ri ketiga tom

mengeluraka

ampilan nilai

l yang releva

mendapat o

inyal dengan

itarik, tegang

ebut) sehing

mendapatk

20dB. Jika t

mbol ini unt

an sinyal out

frekuensi da

n untuk mem

utput tegang

n amplitude

gan yang dik

gga sesuai t

kan teganga

ombol ditar

tuk memilih

put utama

alam format

milih range f

gan yang dip

berkisar

keluarkan

tegangan

n output

rik, maka

h bentuk

t 6x0,3"

frekuensi

perlemah

APEN

PRIN

BAGIA

NDIKS

NSIP KE

AN‐BAGIA

Osilosko

tergam

sebagai

D

ERJA OS

N OSILOS

op merupaka

bar pada lay

i berikut:

Gambar 20

Elektron die

SILOSK

KOP

an alat ukur

yer tabung s

Gam

Gambar Tab

emisikan (dip

OP AN

dimana ben

sinar katoda

bar 19 Diagr

bung Sinar K

pancarkan) d

ALOG

tuk gelomba

a. Diagram b

ram Blok Osi

atoda atau C

dari katoda y

ang sinyal list

bloknya dilih

loskop

Cathodde Ra

yang dipanas

Apendix D

trik yang diu

hat pada Ga

ay Tube (CRT)

skan

D‐1

ukur akan

mbar 11

)

D2

PENGU

Apendix D

UAT Y ( PEN

D

Tegangan

meintensita

Tegangan

elektron‐ele

menunbuk

Kedua pela

medan listr

Simpangan

diberikan p

Tegangan p

vertikal pad

Tegangan

memberika

horizontal b

Pada layer

tegangan si

Lapisan ph

pada tempa

NGUAT VE

Penguat Y

defleksi Y

Pada input

menentuka

Suatu tega

mengatur le

kisi menent

askan gamba

pada anod

ektron mem

layer

at defleksi X

ik pada alira

(defleksi) el

ada kedua p

pada pelat de

da layer akan

pada pelat

n tegangan

bergerak dar

r tabung si

nyal input Y

osphor pad

at‐tempat ya

RTIKAL)

akan memp

penguat ini

n besar simp

ngan searah

etak gambar

tukan jumla

ar pada layer

da 1 dan 2

mpunyai ene

X dan Y be

n elektron y

lektron pada

pelat defleksi

efleksi Y did

n sebanding d

defleksi X

n berupa

ri kiri ke kana

nar katoda

yang tergam

a layar osil

ang dikenal e

perkuat siny

i, ditambahk

pangan gamb

h (dc) ditam

r dalam arah

ah elektron

r)

2 menentuk

ergi kinetik

ersifat sebag

ang melaluin

a layer diten

i ini

apat dari sin

dengan tega

didapat da

gigi gerga

an secara lin

akan dida

mbar secara l

oskop meny

elektron

yal input Y,

kan peredam

bar pada lay

mbahkan pa

vertikal

yang dapat

kan percepa

yang cuku

gai kapasito

nya

tukan oleh b

nyal input Y,

ngan sinyal i

ri generator

ji, mengak

ier

patkan gam

linier dari kir

yebabkan la

sebelum dit

m yang dinila

ar

da sinyal in

t diteruskan

atan yang d

up tinggi pa

r yang mem

besar tegang

sehingga sim

input Y

r “time bas

kibatkan sim

mbar sesuai

ri ke kanan

ayar akan b

teruskan pa

ai redamann

nput Y, untu

n (untuk

diperoleh

ada saat

mberikan

gan yang

mpangan

se” yang

mpangan

dengan

erpencar

da pelat

nya akan

uk dapat

GENERRATOR “TIM

ME BASE”

Generator “

yang dihasi

Dari bentu

pada layar

cepat kemb

Pergerakan

generator t

Gambar ya

pergerakan

Gambar ya

pergerakan

akan menga

Untuk dapa

maka pada

DAN PENG

“time base”

lkan oleh sua

k tegangan

akan berge

bali lagi ke ki

berlangsun

ime base ini

ng diinginka

dari kiri ke k

ang ingin di

dari kanan

acaukan pen

at memadam

kisi tabung s

GUAT X (PE

menghasilka

atu multivib

sweep ini d

erak dari kir

ri.

ng berulang

n diperoleh

kanan (“rise

iperoleh pad

ke kiri (“fly b

ngamatan

mkan intens

sinar katoda

ENGUAT H

an tegangan

rator untuk d

dapat terliha

i ke kanan

g kali sesua

pada layar,

periode”)

da layar, ha

back period”

sitas gambar

diberikan si

ORIZONTA

n “sweep” be

diberikan pa

at bahwa si

secara linier

i dengan fr

hanyalah ya

anyalah yan

”) harus ditia

r selama pe

nyal “blankin

Apendix D

AL)

erbentuk gig

da pelat def

impangan h

r, kemudian

rekuensi da

ang terjadi p

ng terjadi pa

adakan, kare

eriode “fly b

ng”

D‐3

gi gergaji,

fleksi X

orizontal

n dengan

ari sinyal

pada saat

ada saat

na hanya

back” ini,

D4

RANGK

Apendix D

KAIAN “TR

D

Sinyal “bla

selama seti

Bila pada pe

defleksi Y d

akan dipero

Untuk dapa

harus dikali

penguat X m

pada pelat d

Suatu tega

mengatur le

IGGER”

Tugas utam

selalu diam

nking” akan

ap perioda “f

elat defleksi

diberikan te

oleh lintasan

at mengadak

brasi terhad

memperkuat

defleksi X

ngan dc dit

etak gambar

ma dari rang

(tidak berge

n menghent

“fly back”

X diberikan

gangan sesu

gambar siny

kan persama

dap waktu

t sinyal dari g

tambahkan

r dalam arah

kaian trigge

erak)

tikan aliran

tegangan be

uai dengan

yal input Y se

aan, maka si

generator “t

pada sinyal

horizontal

er adalah ga

elektron da

erupa gigi ge

input sinyal

ebagai fungs

nyal dari gen

time base” se

generator

mbar yang d

alam tabung

ergaji, dan pa

Y, maka pa

si waktu

nerator “tim

ebelum dihu

“time base

diperoleh pa

g katoda

ada pelat

ada layar

me base”:

ubungkan

e”, untuk

ada layar

STABIL

OSILOS

KALIBR

LITAS

Stabilita

Semua

SKOP “DUA

RATOR

Rangkaian t

pulsa‐pulsa

Pulsa yang

perioda dar

Dengan ada

seiring deng

as gambar ya

Stabilitas po

Stabilitas fr

Stabilitas fe

Stabilitas te

faktor terseb

AL TRACE”

Dengan per

pada layar

Saklar elekt

seiring deng

Saklar elekt

Osiloskop b

bentuk tega

trigger mend

, akan menja

dihasilkan o

ri sinyal inpu

anya pulsa “t

gan sinyal in

ang diperole

ower supply

ekuensi gene

ermis setiap k

erhadap gang

but menentu

rtolongann s

tronik ini me

gan sinyal da

tronik tak aka

biasanya dile

angan serta p

dapat input

alankan gene

oleh rangkai

t Y

trigger” ini, m

put Y, sehing

eh ditentukan

erator “time

komponen

gguan luar

ukan hasil ya

suatu saklar

engatur kerja

ari generator

an bekerja, b

engkapi den

periode terte

dari pengua

erator “time

an ini, selalu

maka sinyal d

gga gambar

n oleh stabili

e base”

ang diperoleh

elektronik da

a dari pre am

r time base

bila hanya sa

ngan suatu s

entu

at Y, dan out

base”

u bersamaan

dari generat

pada layar ti

itas antara la

h pada layar

apat diamati

mplifier A dan

atu kanal saja

sinyal kalibra

Apendix D

tputnya yang

n dengan pe

or “time bas

idak akan be

ain

i dua sinyal s

n B secara be

a yang diper

asi yang me

D‐5

g berupa

ermulaan

se” selalu

ergerak

sekaligus

ergantian

gunakan

empunyai

D6

PROBE

SKEMA

Apendix D

E DAN PERE

A GAMBA

Bebera

D

Dengan me

osiloskop d

EDAM

Kabel peng

pergeseran

digunakan

Jenis probe

tersebut

Peredam di

kemampua

AR OSILOS

pa tombol p

Intensitas: m

Fokus : men

Horizontal

dan vertica

Volt/Div (at

pada kedud

osiloskop d

luar menya

dalam arah

Time/Div (a

kedudukan

osiloskop d

engamati si

apat dikalibr

hubung seri

fasa ataupu

e tertentu d

igunakan ap

n dari osilos

SKOP

Gamb

engatur yang

mengatur int

ngatur ketaja

dan Vertika

l

tau Volts/cm

dukan maksi

alam keadaa

takan besar

vertikal

atau Time/cm

maksimum

dalam keada

inyal ini pa

rasi

ngkali dapat

un osilasi dis

dapat diguna

pabila tegang

kop

bar 21 Tampi

g penting:

tensitas caha

aman gamba

l: mengatur

m), ada 2 to

imum ke kan

an terkalibra

tegangan ya

m), ada 2 tom

m ke kanan

aan terkalibr

da layar, m

t merubah b

sebabkan ad

akan di sini

gan sinyal ya

lan Muka Os

aya pada lay

ar yang terjad

r kedudukan

mbol yang k

nan (searah

asi untuk pe

ang tergamb

mbol yang ko

(searah de

rasi untuk p

maka “time/

entuk sinyal

danya kapasi

untuk men

ang akan diu

siloskop

ar.

di pada layar

gambar da

konsentris. T

dengan jaru

ngukuran. K

bar pada laya

onsentris. To

engan jarum

pengukuran.

/div” dan “

l serta meny

itas pada ka

ngkompensas

ukur jauh me

r

alam arah h

Tombol dite

um jam) men

Kedudukan to

ar per kotak

ombol di teng

m jam) men

Kedudukan

“volt/div”

yebabkan

abel yang

sikan hal

elampaui

orizontal

mpatkan

nyatakan

ombol di

(per cm)

gah pada

nyatakan

n tombol

Apendix D D‐7

diluar menyatakan factor pengali untuk waktu dari gambar pada layar dalam

arah horizontal

Sinkronisasi: mengatur supaya pada layar diperoleh gambar yang tidak bergerak

Slope: mengatur saat trigger dilakukan, yaitu pada waktu sinyal naik (+) atau

pada waktu sinyal turun (‐)

Kopling: menunjukan hubungan dengan sinyal searah atau bolak‐balik

External Trigger: Trigger dikendalikan oleh rangkaian di luar osiloskop. Pada

kedudukan ini fungsi tombol “sinkronisasi”, “slope” dan “kopling” tidak dapat

dipergunakan

Internal Trigger: trigger dikendalikan oleh rangkaian di dalam osiloskop. Pada

kedudukan ini fungsi tombol “simkronisasi”, “slope” dan “kopling” dapat

dipergunakan

D‐8 Apendix D

`

APEN

Pand

FUNGS

KALIBR

NDIKS

duan Pe

SI

Sama h

terhada

teganga

kedua t

dimilki

jauh me

RASI

Osilosko

sumber

Untuk m

1):

E

enggun

halnya denga

ap waktu. Se

an dalam do

tersebut dise

oleh Lab. Da

engenai pand

op digital m

r sinyal kota

menjalankan

Nyalakan o

bahwa kab

belakang os

Pasang kon

Pastikan red

Pasang/ ka

jepit‐buaya

Kemudian t

naan O

an osiloskop

lain itu, beb

omain frekue

ediakan oleh

asar Teknik E

duan penggu

Ga

emberikan f

ak dengan te

n kalibrasi int

osiloskop de

bel power t

siloskop suda

ektor‐BNC p

daman diset

itkan kepala

pada frame/

tekan ”AUTO

Osilosko

p analog, osi

erapa osilos

ensi (hasil d

h osiloskop

Elektro STEI.

unaan osilos

ambar 22 Ka

fasilitas kalib

egangan pea

ternal, ikuti

engan mene

terpasang p

ah di‐ON kan

pada pangkal

t pada ”x1”;

a prob pada

e/ chassis ter

O SET”.

op Digit

loskop digita

kop digital d

ari Fast Fou

digital merk

Pada bagian

kop digital m

alibrasi inter

brasi interna

ak to peak s

langkah‐lang

kan tombol

pada jala‐jal

n);

prob ke ”CH

a sumber sin

rminal;

tal

al menampi

dapat menam

rier Transfo

k GW Instek

n selanjutnya

merk GW Inst

rnal

l. Pada pane

sebesar 2 Vo

gkah berikut

”ON/ STBY

a dan sakla

H1” atau ”CH

nyal kotak, ”

Apendix E

lkan sinyal t

mpilkan bent

orm/ FFT). Fi

tipe GDS‐80

a akan diura

tek tipe GDS

el osiloskop

olt, frekuen

(perhatikan

Y” (namun,

ar yang ter

H2”;

”≈ 2V” dan

E‐1

tegangan

tuk sinyal

itur yang

06S yang

aian lebih

S‐806S.

terdapat

si 1 kHz.

n Gambar

yakinkan

rletak di

jepitkan

E‐2

REDAM

FITUR‐

Apendix E

Setelah

Namun

adjustm

kotak (p

MAN

Pada pr

‐FITUR DA

Berikut

dan ter

E

semua lang

, apabila la

men yang ter

perhatikan G

Gambar 23 Ta

raktisnya, red

Bila redam

ditampilkan

Bila redam

ditampilkan

ASAR

ini adalah p

minal) pada

gkah di atas

yar tidak m

letak pada p

Gambar 2).

ampilan sinya

daman “x1”

man diset pa

n pada layer

an diset pa

n pada layer

Gambar 2

penjelasan fu

panel untuk

a

s dijalankan,

menampilkan

pangkal prob

al yang terkal

dan “x10” m

ada “X1”

adalah nilai

ada “X10”

adalah 1/10

24 Pengatur r

ungsi bebera

k menjalanka

, pada layar

n sinyal ber

b hingga pada

ibrasi (a) dan

memiliki arti s

berarti nilai

tegangan se

berarti nila

nilai tegang

redaman “x1”

apa bagian p

an fitur‐fitur

b

r akan ditam

bentuk kota

a layar ditam

tidak terkalib

sebagai berik

tegangan

benarnya;

i tegangan

an sebenarn

” dan “x10”

penting (term

dasar osilosk

mpilkan siny

ak maka at

mpilkan bent

brasi (b dan c

kut:

peak to pe

peak to pe

nya.

masuk tomb

kop:

c

al kotak.

ur skrup

tuk sinyal

c)

eak yang

eak yang

bol, knop

Apendix E E‐3

`

Gambar 25 Panel depan osiloskop

MENAMPILKAN DAN MENGUKUR SIGNAL

a. Tombol ini (“ON/STBY”) adalah tombol untuk menghidupkan dan mematikan/

standby osiloskop

b. Bagian ini (“CH2”) adalah terminal BNC, tempat prob dipasang. “CH2” menunjukan

bahwa prob dipasang pada kanal 2. Bila ingin dipasang pada kanal 1 maka pasang

prob pada terminal “CH1”

c. Tombol ini (“AUTO SET”) adalah tombol “istimewa” yang dimiliki oleh osiloskop

digital. Setelah prob dipasang dan pengukuran siap untuk dilakukan, tekan tombol

ini: layar akan menampilkan gambar sinyal yang (biasanya) diinginkan. Langkah

selanjutnya adalah melakukan pengaturan dengan memutar knop d. dan e.

d. Knop ini (“TIME/DIV”) berfungsi untuk mengubah skala‐utama horizontal (waktu).

Dengan mengubah‐ubah knop ini, layar akan menampilkan gambar signal yang

merapat atau meregang pada arah horizontal. Nilai skala waktu tersebut

ditampilkan pada layar bagian bawah, kotak ketiga dari kiri (lihat j.)

e. Knop ini (“VOLTS/DIV”) berfungsi untuk mengubah skala‐utama vertikal (tegangan).

Dengan mengubah‐ubah knop ini, layar akan menampilkan gambar signal yang

merapat atau meregang pada arah vertikal. Nilai skala waktu tersebut ditampilkan

pada layar bagian bawah, kotak ketiga dari kiri (lihat k.)

f. Dengan menekan tombol ini (“Measure”), pada layar ditampilkan nilai‐nilai,

diantaranya:

“Vpp” : tegangan peak to peak (Vmax‐Vmin)

“Vrms” : tegangan RMS

E‐4 Apendix E

“Vmax” : tegangan peak positif (amplitudo maksimum)

“Vmin” : tegangan peak negative (amplitude minimum)

“Freq” : frekuensi sinyal

Dengan menekan tombol, misalnya, “F1” berkali‐kali atau memutar knop “Variabel”

(knop l) maka pada layar akan ditampilkan nilai‐nilai lainnya, misalnya “Period” yang

menyatakan perioda sinyal dan “Duty Cycle” yang menyatakan duty cycle sinyal.

g. Tombol ini (“CH2”) berfungsi untuk mengaktifkan dan menon‐aktifkan kanal 2. Bila

tombol ini ditekan, pada layar ditampilkan menu yang berkaitan dengan kanal 2,

diantaranya berkaitan dengan redaman probe (h.) dan coupling ((i.)

h. Fungsi tombol ini berkaitan dengan menu yang ditampilkan setelah “CH2” (atau

“CH1” untuk kanal 1) ditekan. Nilai redaman ( “x1”, “x10” atau “x100”) yang tampail

pada layar harus disesuikan dengan redaman yang diset pada prob dengan

menekan tombol ini (“F4” ).

i. Fungsi tombol ini berkaitan dengan menu yang ditampilkan setelah “CH2” (atau

“CH1” untuk kanal 1) ditekan. Tombol ini (“F1”) berfungsi untuk mengeset coupling

DC, AC atau ground:

Bila diset coupling AC maka pada layar akan ditampilkan sinyal tanpa komponen

DC‐nya. Pada kondisi ini, sinyal akan berada ditengah‐tengah posisi vertikal (0

Volt)

Dengan mengeset coupling Ground, akan diperoleh garis horizontal yang

menyatakan posisi nilai 0 Volt

j. Bagian ini (kotak ketiga dari kiri) menunjukan dua hal: nilai skala‐utama waktu dan

nilai sample rate (posisinya berada di atas nilai skala‐utama waktu)

k. Bagian ini (kotak kedua dari kiri) menunjukan nilai skala‐utama tegangan

l. Fungsi bagian ini berkaitan dengan keterangan tombol f.

m. Knop ini (“Position”) berfungsi untuk menggeser signal secara vertikal atau

horizontal (perhatikan tanda panah pada label knop tersebut).

MENGUKUR SIGNAL DENGAN MENU CURSOR

n. Dengan menekan tombol ini (“Cursor”), pada layar ditampilkan menu CURSOR yang

memberikan fasilitas untuk melakukan, misalnya, pengukuran secara manual selisih

tegangan (dengan dua‐garis‐batas horizontal putus‐putus) dan frekuensi sinyal

(dengan batas oleh dua‐garis‐batas vertikal putus‐putus) yang ditampilkan pada

layar (lihat Gambar 5). Ada tiga tombol dan satu knop yang perlu diketahui untuk

memanfaatkan fasilitas ini:

“F1” untuk mengeset sumber sinyal yang akan diukur

“F2” untuk mengaktifkan dua‐garis‐batas horizontal putus‐putus. Tekan “F2”

kembali untuk memperoleh mode dua‐garis‐batas berbeda.

“F3” untuk mengaktifkan dua‐garis‐batas vertikal putus‐putus. Tekan “F3”

kembali untuk memperoleh mode dua‐garis‐batas berbeda.

`

MENAM

MPILKAN M

o. Bila

(pe

“XY

siny

“Variabel”

bersamaan

MODE X‐Y

a tombol ini

rhatikan Gam

Y”, yaitu me

yal dari kana

untuk men

) bergantung

Gam

Y

(“HORI MEN

mbar 6). Fas

enampilkan g

l 2. Tekan to

Gam

nggeser dua

g tombol “F2

mbar 26 Tamp

NU”) ditekan,

silitas yang b

grafik tegan

ombol “F5” u

mbar 27 Tamp

‐garis‐batas

2” atau “F3”

ilan menu CU

, akan ditam

biasa diguna

gan sinyal d

untuk menam

ilan menu H‐M

horizontal

yang ditekan

URSOR

pilkan menu

kan pada me

dari kanal 1

mpilan mode

MENU

Apendix E

atau vertic

n.

u H‐MENU pa

enu ini adal

1 terhadap t

e XY.

E‐5

al (tidak

ada layar

ah mode

tegangan

E‐6 Apendix E

APEN

Penj

74LS00

74LS08

NDIKS

jelasan

0 2 INPUT

8 2‐INPUT

F

Kaki G

T NAND GA

T AND GAT

Gerbang

ATE

TE

g Logik

ka

74LS02 2

74LS0

INPUT NO

04 INVERT

Apendix F

OR GATE

TER GATE

F‐1

F‐2

74LS10

74LS27

Apendix F

0 3‐INPUT

7 3‐INPUT

F

T NAND GA

T NOR GAT

ATE

TE

74LS111 3‐INPUUT AND GAATE

modul el-2195 semester 1 2012-2013

Documents