ml620q131b/2b/3b/4b/5b/6b...fjdl620q130b-02 ml620q131b/2b/3b/4b/5b/6b 2/31 l タイマ ― 8...

FJDL620Q130B-02

発行日：2017 年 5 月 15 日

ML620Q131B/2B/3B/4B/5B/6B 高ノイズ耐性 16 ビットマイクロコントローラ

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■ 概要本 LSI は，16 ビット CPU nX-U16/100 を搭載し，タイマ，PWM，UART，I2C バス・インタフェース，同期式シリアルポート，コン

パレータ，電圧レベル検出回路，および逐次比較型 A/D コンバータ等，多彩な周辺機能を集積した高性能 CMOS16 ビットマ

イクロコントローラです。 CPU nX-U16/100 は，パイプラインアーキテクチャによる並列処理をすることで 1 命令 1 クロックの効率的な命令実行が可能で

す。また，ソフトウェアによる書き込み可能なデータ・フラッシュ・メモリ領域を持ちます。さらに，オンチップデバッグ機能を搭載しているため，基板実装状態でのソフトウェアのデバッグや書き換えが可能です。 ■ 特長

l CPU ― RISC 方式 16 ビット CPU （CPU 名称：nX-U16/100） ― 命令体系：16 ビット長命令 ― 命令セット：転送，算術演算，比較，論理演算，乗除算，ビット操作，ビット論理演算，分岐，条件分岐，

コール・リターンスタック操作，算術シフトなど ― オンチップデバッグ機能を内蔵 ― 最小命令実行時間

30.5μs（＠32.768kHz システムクロック） 0.063μs（＠16MHz システムクロック）

l 内部メモリ

― フラッシュ・メモリ（プログラム領域）書き換え回数 100 回 ML620Q131B ： 8K バイト（4K×16 ビット） ML620Q132B ： 16K バイト（8K×16 ビット） ML620Q133B ： 24K バイト（12K×16 ビット） ML620Q134B ： 8K バイト（4K×16 ビット） ML620Q135B ： 16K バイト（8K×16 ビット） ML620Q136B ： 24K バイト（12K×16 ビット）

― データ・フラッシュ・メモリ： 2K バイト（1K×16 ビット）書き換え回数 10，000 回 ― RAM ： 2K バイト（2K×8 ビット）

l 割込みコントローラ

― ノンマスカブル割込み 2 要因（内部要因：クロックバックアップ割込み，ウォッチドッグタイマ割込み） ― マスカブル割込み 30 要因（内部要因：25，外部要因：5） ― 4 段階の割込みレベル機能

l タイムベースカウンタ

― 低速側タイムベースカウンタ×1ch

l ウォッチドッグタイマ ― ノンマスカブル割込み，およびリセット（1 回目のオーバフローで割込みを発生，2 回目のオーバフローでリセットを発生） ― フリーラン ― オーバフロー周期選択可能：4 種（125ms，500ms，2s，8s @32.768kHz）

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ML620Q131B/2B/3B/4B/5B/6B

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l タイマ ― 8 ビット×10ch（16 ビット構成も可能で，その場合は 16 ビット×5ch） ― 連続モード／ワンショットモード ― ソフトウェア／外部入力によるタイマスタート・ストップ機能

l PWM

― 分解能 16 ビット×1ch ― 連続モード／ワンショットモード ― ソフトウェア／外部入力による PWM スタート・ストップ機能

l 同期式シリアルポート（SSIO）

― マスタ／スレーブ選択可能 ― LSB／MSB ファースト選択可能 ― 8 ビット／16 ビット長選択可能 ― SPI モード 0／3 で対応 ― オーバフロー検出機能

l UART

― 全二重通信×1ch（半二重通信×2） ― ビット長，パリティ有無，奇数／偶数パリティ，1 ストップビット／2 ストップビット ― 正／負論理選択可 ― ボーレートジェネレータ内蔵

l I2C バス・インタフェース

― マスタ ´ 1ch 標準モード（100kbps），ファーストモード（400kbps）対応

― スレーブ ´ 1ch 標準モード（100kbps），ファーストモード（400kbps）対応

l 逐次比較型 A/D コンバータ

― 分解能 10 ビット ― ML620Q131B／ML620Q132B／ML620Q133B ：入力 6ch ― ML620Q134B／ML620Q135B／ML620Q136B ：入力 8ch ― 変換時間：約 13.67μs/ch／約 41.26μs/ch

l アナログコンパレータ ― 2ch

― 動作電圧範囲： VDD=1.8V～5.5V ― ヒステリシス幅（コンパレータ 0 のみ）： 20mV（Typ.） ― 割込みはエッジの選択，サンプリング有無が選択可能

l デューティ測定回路

― 2KHz～64KHz 周期の PWM 信号を入力し，デューティ比を計測 ― デューティ測定割込み選択可能：4 種（64us，0.51ms，1.09ms，2.18ms）

l 汎用ポート

― 入力専用ポート 1ch（2 次機能含む，オンチップデバッグ端子と兼用） ― 入出力ポート ML620Q131B／ML620Q132B／ML620Q133B ：10ch（2 次機能含む） ML620Q134B／ML620Q135B／ML620Q136B ：14ch（2 次機能含む）

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ML620Q131B/2B/3B/4B/5B/6B

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l リセット ― RESET_N 端子リセット ― パワーオンリセット ― WDT オーバフローによるリセット ― RAM パリティエラーによるリセット（禁止／許可選択あり） ― 電圧レベル検出 0（VLS0）リセット（禁止／許可選択あり） ― 電圧レベル検出 1（VLS1）リセット（禁止／許可選択あり） ― 禁止プログラムアドレス移行によるリセット

l 電圧レベル検出機能

― 2ch ― 判定電圧：12 値より選択 ― 割込み発生，リセット発生選択可能

l クロック

― 低速側クロック低速 RC 発振（32.768kHz） ― 高速側クロック PLL 発振＠高速 RC 発振（32MHz*1）高速水晶発振（4MHz*2） PLL 発振＠高速水晶発振（32MHz*1*2） ― ソフトウェアによる高速クロックモードの選択 PLL 発振＠高速 RC 発振モード（16MHz）高速水晶発振モード（4MHz） PLL 発振＠高速水晶発振モード（16MHz）

*1） 32MHz は PWMC クロックとしてのみ使用できます。システムクロックの最大周波数は 16MHz となります。 *2）高速水晶発振，および PLL 発振＠高速水晶発振を使用する場合は高速水晶（4MHz）を必ず接続してください。

l パワーマネジメント ― HALT モード：CPU の命令実行中断（周辺回路は動作状態） ― STOP モード：低速発振，および高速発振の停止（CPU および周辺回路は動作を停止） ― クロックギア：ソフトウェアにより高速システムクロックの周波数を変更可能（発振クロックの 1/1，1/2，1/4，1/8，

1/16） ― ブロック制御機能：使わない機能ブロック回路の動作をパワーダウン（レジスタリセット＆クロック停止）

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ML620Q131B/2B/3B/4B/5B/6B

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l 出荷形態 ― 16 ピンプラスチック SSOP

ML620Q131B-xxxMB （ブランク品：ML620Q131B-NNNMB） ML620Q132B-xxxMB （ブランク品：ML620Q132B-NNNMB） ML620Q133B-xxxMB （ブランク品：ML620Q133B-NNNMB） xxx：ROM コード番号

― 16 ピン WQFN ML620Q131B-xxxGD （ブランク品：ML620Q131B-NNNGD） ML620Q132B-xxxGD （ブランク品：ML620Q132B-NNNGD） ML620Q133B-xxxGD （ブランク品：ML620Q133B-NNNGD） xxx：ROM コード番号

― 20 ピンプラスチック TSSOP ML620Q134B-xxxTD （ブランク品：ML620Q134B-NNNTD） ML620Q135B-xxxTD （ブランク品：ML620Q135B-NNNTD） ML620Q136B-xxxTD （ブランク品：ML620Q136B-NNNTD） xxx：ROM コード番号

l 動作保証範囲

― 動作温度：-40℃～105℃ ― 動作電圧：VDD=1.6V~5.5V

l ML620Q131B／132B／133B／134B／135B／136B 間の差異点

機能 ML620Q131B ML620Q132B ML620Q133B ML620Q134B ML620Q135B ML620Q136B

出荷形態 16 ピン SSOP／16 ピン WQFN 20 ピン TSSOP フラッシュ・メモリ容量

（プログラム領域） 8KB 16KB 24KB 8KB 16KB 24KB

逐次比較型 A/D コンバータ入力 ch 数

6ch 8ch

入力専用ポート数 1

（オンチップデバッグ端子と兼用） 1

（オンチップデバッグ端子と兼用）入出力ポート数 10 14

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ML620Q131B/2B/3B/4B/5B/6B

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■ ブロック図 ● ML620Q131B／132B／133B／134B／135B／136B ブロック図

図 1-1 に ML620Q131B／ML620Q132B／ML620Q133B のブロック図を示します。 “*”は各ポートの 2 次機能，3 次機能，もしくは 4 次機能です。

図 1-1 ML620Q131B／ML620Q132B／ML620Q133B ブロック図

Program Memory (FLASH)

8/16/24Kbyte

Interrupt Controller

CPU (nX-U16/100)

Timing Controller

EA

SP

On-Chip ICE

Instruction Decoder

BUS Controller Instruction

Register

LTBC

INT 3

INT 1 WDT

8bit Timer ×10

INT 1

PWM

GPIO

INT

5

Data-bus

TEST0 RESET N

OSC OSC0* OSC1*

LSCLK* OUTCLK*

Power

VDDL

RESET & TEST

ALU

EPSW1～3

PSW

ELR1～3

LR

ECSR1～3

DSR/CSR PC

GREG 0～15

VDD VSS

Analog Comparator

×2

CMP0P* CMP0M*

INT

2

SA-ADC

INT

1 AIN0 to AIN5*

TEST1_N

INT

10

PWMC* VLS

I2C Master/Slave

SDA0*

INT 2

SCL0*

UART RXD0*

INT 2 TXD0*

PA0 to PA2

INT 2

INT

1

PB0 to PB7

RXD1* TXD1*

SSIOx1 SCK0* INT 1 SIN0*

SOUT0*

CMP1P*

DME

INT 1

RAM 2Kbyte

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ML620Q131B/2B/3B/4B/5B/6B

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図 1-2 に ML620Q134B／ML620Q135B／ML620Q136B のブロック図を示します。 “*”は各ポートの 2 次機能，3 次機能，もしくは 4 次機能です。

図 1-2 ML620Q134B／ML620Q135B／ML620Q136B ブロック図

Program Memory (FLASH)

8/16/24Kbyte

RAM 2Kbyte

Interrupt Controller

CPU (nX-U16/100)

Timing Controller

EA

SP

On-Chip ICE

Instruction Decoder

BUS Controller Instruction

Register

LTBC

INT 3

INT 1 WDT

8bit Timer ×10

INT

1 PWM

GPIO

INT

5

Data-bus

TEST0 RESET N

OSC OSC0* OSC1*

LSCLK* OUTCLK*

Power

VDDL

RESET & TEST

ALU

EPSW1～3

PSW

ELR1～3

LR

ECSR1～3

DSR/CSR

PC

GREG 0～15

VDD VSS

Analog Comparator

×2

CMP0P* CMP0M*

INT

2

SA-ADC

INT

1 AIN0 to AIN7*

TEST1_N

INT 10

PWMC* VLS

I2C Master/Slave

SDA0*

INT 2

SCL0*

UART RXD0*

INT

2 TXD0*

PA0 to PA6

INT 2

INT

1

PB0 to PB7

RXD1* TXD1*

SSIOx1 SCK0* INT

1 SIN0* SOUT0*

CMP1P*

DME

INT 1

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ML620Q131B/2B/3B/4B/5B/6B

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■ 端子配置 ● ML620Q131B／ML620Q132B／ML620Q133B 16 ピンSSOPパッケージの端子配置図

図 2 に ML620Q131B／ML620Q132B／ML620Q133B の 16 ピン SSOP パッケージの端子配置図を示します。

図 2 ML620Q131B／ML620Q132B／ML620Q133B 16 ピン SSOP パッケージの端子配置図

RESET_N

TEST1_N

PB3 / OSC1 / CMP0NOUT

PA2 / EXI2 / TEST0

PB6 / AIN4 / RXD1 LSCLK / TMFOUT / SDA 8

7

6

5

4

3

2

1 PB2 / OSC0 / CMP0POUT

PB1 / EXI5 / AIN3 / TXD1 / TXD0 / CMP0OUT

PB0 / EXI4 / AIN2 / RXD0 / PWMC / SCL / CMP1OUT / DUTI

9

10

11

12

13

14

15

16 PA0 / LED0 / EXI0 / AIN0 / RXD1 / PWMC / OUTCLK / SDA

PB7 / LED1 / AIN5 / TXD1 / SCL / PWMC / DUTI

VDD

VSS

VDDL

PB5 / RXD0 / CMP0M OUTCLK / TMJOUT / SCK0

PB4 / CMP0P / TXD1 / TXD0 / SIN0

PA1 / EXI1 / AIN1 / CMP1P / LSCLK / SOUT0

(TOP VIEW) SSOP16

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ML620Q131B/2B/3B/4B/5B/6B

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● ML620Q131B／ML620Q132B／ML620Q133B 16 ピンWQFNパッケージの端子配置図

図 3 に ML620Q131B／ML620Q132B／ML620Q133B の 16 ピン WQFN パッケージの端子配置図を示します。

図 3 ML620Q131B／ML620Q132B／ML620Q133B 16 ピン WQFN パッケージの端子配置図

1

PB6 / AIN4 / RXD1 LSCLK / TMFOUT / SDA

2 3 4

5

6

7

8

12

11

10

9

16

15

14

13

PA2 / EXI2 / TEST0



PA0 / LED0 / EXI0 / AIN0 / RXD1 / PWMC / OUTCLK / SDA


PB5

/ RXD

0 / C

MP0

M /

OU

TCLK

/ TM

JOU

T / S

CK0

V DD

V SS

PB0

/ EXI

4 / A

IN2

/ RXD

0 /

PW

MC

/ SCL

/ CM

P1O

UT

/ DU

TI

PB1

/ EXI

5 / A

IN3

/ TX

D1

/ TXD

0 / C

MP0

OU

T

TEST

1_N

RESE

T_N

V D

DL

PB2 / OSC0 / CMP0POUT


(TOP VIEW) WQFN16

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ML620Q131B/2B/3B/4B/5B/6B

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● ML620Q134B／ML620Q135B／ML620Q136B 20 ピンTSSOPパッケージの端子配置図

図 4 に ML620Q134B／ML620Q135B／ML620Q136B の 20 ピン TSSOP パッケージの端子配置図を示します。

図 4 ML620Q134B／ML620Q135B／ML620Q136B 20 ピン TSSOP パッケージの端子配置図

RESET_N

TEST1_N


PA2 / EXI2 / TEST0

PB6 / AIN4 / RXD1 LSCLK / TMFOUT / SDA 10

9

8

7

4

3

2

1 PB2 / OSC0 / CMP0POUT

PB1 / EXI5 / AIN3 / TXD1 / TXD0 / CMP0OUT

PB0 / EXI4 / AIN2 / RXD0 / PWMC / SCL / CMP1OUT / DUTI

11

12

13

14

17

18

19

20 PA0 / LED0 / EXI0 / AIN0 / RXD1 / PWMC / OUTCLK / SDA


VDD

VSS

VDDL

PB5 / RXD0 / CMP0M OUTCLK / TMJOUT / SCK0



6

5

15

16 PA3 / AIN6 / SDA

PA5 / SCK0 / SCL

PA4 / AIN7 / SIN0

PA6 / SOUT0

(TOP VIEW) TSSOP20

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■ 端子一覧表 1 に ML620Q131B／132B／133B／134B／135B／136B の端子一覧を示します。 I/O 欄の“－”は電源端子，“I”は入力端子，“O”は出力端子，“I/O”は入出力端子を示します。

表 1 端子一覧

PAD No.

(16pin

SSOP)

PAD No.

(16pin

WQFN)

PAD No.

(20pin

TSSOP)

1 次機能 2 次機能 3 次機能 4 次機能

端子名 I/O 機能機能 I/O 機能端子名 I/O 機能端子名 I/O 機能

14 12 18 VDD I/O プラス側

電源端子入出力 ¾ ¾ ¾ ¾ ¾ ¾ ¾ ¾ ¾

12 10 16 VDDL I/O

内部ロジック用

電源端子（内部発生）

¾ ¾ ¾ ¾ ¾ ¾ ¾ ¾ ¾

13 11 17 Vss I/O マイナス側

電源端子入出力 ¾ ¾ ¾ ¾ ¾ ¾ ¾ ¾ ¾

5 3 7 RESET_N I リセット入力端子 ¾ ¾ ¾ ¾ ¾ ¾ ¾ ¾ ¾

6 4 8 TEST1_N I テスト用入力端子 ¾ ¾ ¾ ¾ ¾ ¾ ¾ ¾ ¾

16 13 20

PA0/

LED0/ EXI0/ AIN0/

RXD1

I/O

入出力ポート/

LED 駆動/ 外部割込 0/ AD 入力 0/

UART1 受信

PWMC O PWMC 出力 OUTCLK O 高速

クロック出力

SDA I/O I2C 用データ入出力

9 8 11

PA1/ EXI1/ AIN1/

CMP1P

I/O

入出力ポート/ 外部割込 1/

AD 入力 1/ コンパレータ 1 非反転入力

¾ ¾ ¾ LSCLK O

低速

クロック出力

SOUT0 O SSIO

データ出力

7 6 9 PA2/ EXI2/

TEST0

I 入力ポート/ 外部割込 2/

テスト用入力端子

¾ ¾ ¾ ¾ ¾ ¾ ¾ ¾ ¾

― ― 5 PA3/ AIN6

I/O 入出力ポート/

AD 入力 6 ¾ ¾ ¾ SDA I/O

I2C 用データ

入出力

¾ ¾ ¾

― ― 15 PA4/

AIN7 I/O

入出力ポート/

AD 入力 7 SIN0 I

SSIO

データ入力 ¾ ¾ ¾ ¾ ¾ ¾

― ― 6 PA5 I/O 入出力ポート SCK0 I/O SSIO

クロック入出力 SCL I/O

I2C 用クロック

入出力

¾ ¾ ¾

― ― 14 PA6 I/O 入出力ポート SOUT0 O SSIO

データ出力 ¾ ¾ ¾ ¾ ¾ ¾

3 1 3

PB0/ EXI4/

AIN2/ RXD0/ DUTI

I/O

入出力ポート/ 外部割込 4/

AD 入力 2/ UART0 受信/ デューティ測定

PWMC O PWMC 出力

SCL I/O

I2C 用

クロック入出力

CMP1 OUT

O CMP1 出力

4 2 4 PB1/ EXI5/

AIN3

I/O 入出力ポート/ 外部割込 5/

AD 入力 3

TXD1 O UART1

送信 TXD0 O

UART0 送信

CMP0 OUT

O CMP0 出力

1 16 1 PB2 I/O 入出力ポート OSC0 I 高速発振 ¾ ¾ ¾ CMP0POUT O CMP0P 出力

2 15 2 PB3 I/O 入出力ポート OSC1 O 高速発振 ¾ ¾ ¾ CMP0NOUT O CMP0N 出力

10 7 12 PB4/

CMP0P I/O

入出力ポート/ コンパレータ 0

非反転入力

TXD1 O UART1

送信 TXD0 O

UART0 送信

SIN0 I SSIO

データ入力

11 9 13 PB5/

RXD0/

CMP0M

I/O

入出力ポート/

UART0 受信/ コンパレータ 0

反転入力

OUTCLK O 高速

クロック

出力

TMJ OUT

O タイマ J

出力 SCK0 I/O

SSIO クロック入出力

8 5 10 PB6/ AIN4/ RXD1

I/O 入出力ポート/

AD 入力 4/ UART1 受信

LSCLK O 低速

クロック出力

TMF

OUT O

タイマ F

出力 SDA I/O

I2C 用データ入出力

15 14 19

PB7/ LED1/

AIN5/ DUTI

I/O

入出力ポート/ LED 駆動/

AD 入力 5/ デューティ測定

TXD1 O UART1

送信 SCL I/O

I2C 用クロック入出力

PWMC O PWMC 出力

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ML620Q131B/2B/3B/4B/5B/6B

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■ 端子説明表 2 に ML620Q131B／132B／133B／134B／135B／136B の端子説明を示します。 I/O 欄の“－”は電源端子，“I”は入力端子，“O”は出力端子，“I/O”は入出力端子を示します。

表 2 (1/3) 端子説明

端子名 I/O 説明

1 次/ 2 次/ 3 次/ 4 次

論

理

システム

RESET_N I リセット入力端子です。この端子を“L”レベルにするとシステムリセットモードになり内

部が初期化され，その後端子を“H”レベルにするとプログラム実行を開始します。プル

アップ抵抗は内蔵されていません。 — 負

OSC0 I 高速クロック用水晶接続端子です。水晶振動子を接続し（最大 4MHz），VSS との間にコンデンサ CDH，CGHを接続します。 PB2 端子および PB3 端子の 2 次機能に割り付けられています。

2 次 —

OSC1 O 2 次 —

LSCLK O 低速クロック出力です。PA1 端子の 3 次機能，PB6 端子の 2 次機能に割り付けられて

います。 2 次/ 3 次

—

OUTCLK O 高速クロック出力です。PA0 端子の 3 次機能，PB5 の 2 次機能に割り付けられていま

す。 2 次/ 3 次

—

汎用入力ポート PA2 I 汎用入力ポートです。 1 次正

汎用入出力ポート PA0～PA1 PB0～PB7

I/O 汎用入出力ポートです。 2～4 次機能として使用する場合は，汎用入出力ポートとして使用できません。

1 次正

PA3～PA6 I/O 汎用入出力ポートです。 2～4 次機能として使用する場合は，汎用入出力ポートとして使用できません。 ML620Q131B/ML620Q132B/ML620Q133B では使用できません。

1 次正

シリアル（UART） TXD0 O UART0 送信端子です。PB1，PB4 端子の 3 次機能に割り付けられています。 3 次正 TXD1 O UART1 送信端子です。PB1，PB4，PB7 端子の 2 次機能に割り付けられています。 2 次正 RXD0 I UART0 受信端子です。PB0，PB5 端子の 1 次機能に割り付けられています。 1 次正 RXD1 I UART1 受信端子です。PA0，PB6 端子の 1 次機能に割り付けられています。 1 次正

I2C バス・インタフェース

SDA I/O I2C データ入出力用 Nch オープンドレイン端子です。 PA0 端子の 4 次機能，PA3 端子の 3 次機能，PB6 端子の 4 次機能に割り付けられて

います。外部にプルアップ抵抗を接続します。

3 次/ 4 次

正

SCL I/O I2C クロック入出力用 Nch オープンドレイン端子です。 PA5 端子の 3 次機能，PB0 端子の 3 次機能，PB7 端子の 3 次機能に割り付けられて

います。外部にプルアップ抵抗を接続します。 3 次正

同期シリアル（SSIO）

SIN I 同期シリアルデータ入力端子です。 PA4 端子の 2 次機能および PB4 端子の 4 次機能に割り付けられています。

2 次/ 4 次

正

SCK0 I/O 同期シリアルクロック入力端子です。 PA5 端子の 2 次機能および PB5 の 4 次機能に割り付けられています。

2 次/ 4 次

—

SOUT0 O 同期シリアルデータ出力端子です。 PA1 端子の 4 次機能および PA6 の 2 次機能に割り付けられています。

2 次/ 4 次

正

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ML620Q131B/2B/3B/4B/5B/6B

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表 2 (2/3) 端子説明


1 次/ 2 次/ 3 次/ 4 次

論理

PWM

PWMC O PWMC 出力端子です。 PA0 端子，PB0 端子の 2 次機能，PB7 の 4 次機能に割り付けられています。

2 次/ 4 次

正/負

外部割込み

EXI0～2 I 外部マスカブル割込み入力端子です。ソフトウェアにてビット毎に割込み許可と割込

みエッジ選択ができます。PA0～PA2 端子の 1 次機能に割り付けられています。 1 次

正/負

EXI4,5 I 外部マスカブル割込み入力端子です。ソフトウェアにてビット毎に割込み許可と割込

みエッジ選択ができます。PB0，PB1 端子の 1 次機能に割り付けられています。 1 次

正/負

タイマ

TnTG I タイマ 0，タイマ 1，タイマ E，タイマ F，タイマ G，タイマ H，タイマ I，タイマ J，タイマ K，

タイマ L の外部トリガ入力端子です。 PA0～PA2，PB0～PB7 端子の１次機能に割り付けられています。

1 次 —

TMJOUT O タイマ J 出力端子です。PB5 の 3 次機能に割り付けられています。 3 次正

TMFOUT O タイマ F 出力端子です。PB6 の 3 次機能に割り付けられています。 3 次正

LED 駆動 LED0 LED1

O LED 駆動端子です。 PA0，PB7 端子の 1 次機能に割り付けられています。

1 次正/負

逐次比較型 A/D コンバータ

AIN0 I 逐次比較型 A/D コンバータ Ch0 アナログ入力です。PA0 端子の 1 次機能に割り付け

られています。 1 次 —



AIN2 I 逐次比較型 A/D コンバータ Ch2 アナログ入力です。PB0 端子の 1 次機能に割り付け









られています。ML620Q131B/ML620Q132B/ML620Q133B では使用できません。 1 次 —


られています。ML620Q131B/ML620Q132B/ML620Q133B では使用できません。 1 次 —

コンパレータ CMP0P I コンパレータ 0 の非反転入力です。PB4 端子の 1 次機能に割り付けられています。 1 次 — CMP0M I コンパレータ 0 の反転入力です。PB5 端子の 1 次機能に割り付けられています。 1 次 —

CMP0OUT O コンパレータ 0 の出力端子です。PB1 端子の 4 次機能に割り付けられています。 4 次 — CMP0POUT O コンパレータ 0 の出力端子です。PB2 端子の 4 次機能に割り付けられています。 4 次 — CMP0NOUT O コンパレータ 0 の出力端子です。PB3 端子の 4 次機能に割り付けられています。 4 次 —

CMP1P I コンパレータ 1 の非反転入力です。PA1 端子の 1 次機能に割り付けられています。 1 次 — CMP1OUT O コンパレータ 1 の出力端子です。PB0 端子の 4 次機能に割り付けられています。 4 次 —

デューティ測定回路

DUTI I デューティ測定回路の PWM 波形入力です。PB0，PB7 端子の 1 次機能に割り付けられ

ています。 1 次 —

FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

13/31

表 2 (3/3) 端子説明


1 次/ 2 次/ 3 次/ 4 次

論理

テスト用 TEST0 I テスト用入力端子です。PA2 端子の 1 次機能に割り付けられています。 — 正

TEST1_N I テスト用入力端子です。プルアップ抵抗が内蔵されています。 — 負

電源 VSS — マイナス側電源端子です。 — — VDD — プラス側電源端子です。 — —

VDDL — 内部ロジック用電源端子（内部発生）

VSS との間にコンデンサ CL（2.2μF）を接続します。 — —

FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

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■ 未使用端子処理表 3 に ML620Q131B／132B／133B／134B／135B／136B の未使用端子の処理方法を示します。

表 3 未使用端子の処理

端子推奨端子処理 RESET_N VDD にプルアップ，または VDD TEST1_N オープン PA0～PA1 オープン PA2/TEST0 VSS PA3～PA6 オープン PB0～PB7 オープン

【注意】

RESET_N 端子にはプルアップ抵抗が内蔵されていません。外部で VDD にプルアップするか，VDD に固定してくだ

さい。未使用の入力ポートおよび入出力ポートは，ハイインピーダンス入力設定状態で端子をオープンのままにしておく

と消費電流が過大に流れる恐れがありますので，プルダウン抵抗付き入力モード／プルアップ抵抗付き入力モー

ド，もしくは出力モードに設定することを推奨します。

FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

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■ 電気的特性 ● 絶対最大定格

（VSS=0V）項目記号条件定格値単位

電源電圧 1 VDD Ta=25℃ -0.3～+6.5 V 電源電圧 2 VDDL Ta=25℃ -0.3～+2.0 V 入力電圧 VIN Ta=25℃ -0.3～VDD+0.3 V 出力電圧 VOUT Ta=25℃ -0.3～VDD+0.3 V

出力電流 1 （PA0～PA1）

（PA3～PA6）* （PB0～PB7）

IOUT1 Ta=25℃ -12～+11 mA

出力電流 2 （PA0）（PB7）

IOUT2 Ta=25℃，

Nch オープンドレイン出力選択時 -12～+20 mA

許容損失 PD Ta=25℃ 1 W 保存温度 TSTG ― -55～+150 ℃

*：ML620Q131B／ML620Q132B／ML620Q133B では使用できません。

● 推奨動作条件（VSS=0V）

項目記号条件範囲単位動作温度 TOP ― -40～+105 ℃ 動作電圧 VDD ― 1.6～5.5 V

動作周波数（CPU） fOP VDD=1.6～5.5V 30k～32.768k

Hz VDD=1.8～5.5V 30k～16M

高速水晶発振周波数 fXTH VDD=1.8～5.5V 4.0M Hz

高速水晶発振外付け容量 CDH NX8045GE （日本電波工業株

式会社）使用時 16 pF

CGH 16 pF VDD 端子外付け容量 CV ― 2.2±30% 以上 μF VDDL 端子外付け容量 CL ― 2.2±30% μF

FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

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● フラッシュメモリ動作条件

（VSS= 0V）項目記号条件範囲単位

動作温度 TOP データ領域：書き込み／消去時 -40～+105

℃ プログラム領域：書き込み／消去時 0～+40

動作電圧 VDD 書き込み／消去時 1.6～5.5 V

書き換え回数*1 CEPD データ領域（1,024B x 2） 10,000

回 CEPP プログラム領域 100

消去単位

― チップ消去プログラム，データの全

領域 ―

― ブロック消去プログラム領域 4

KB データ領域 2

― セクタ消去 1 KB

消去時間（最大） ― チップ消去

ブロック消去セクタ消去

100 ms

書き込み単位 ― ― 1 ワード（2 バイト） ― 書き込み時間（最大） ― 1 ワード（2 バイト） 40 μs

データ保持年数 YDR ― 15 年 *1

：消去 1 回と消去後の書き込み 1 回が書き換え回数 1 回です。ただし消去を中断した場合も 1 回としてカウントします。

● 直流特性（消費電流）（特に指定のない場合は，VDD=1.6～5.5V，VSS=0V，Ta=-40～+105℃）

項目記号条件規格値

単位測定回路 Min. Typ. Max.

消費電流 1 IDD1 CPU が STOP 状態

RC 発振停止 VDD=5.0V

Ta=-40～105℃ ― 1 22

μA

1

Ta=-40～85℃ ― 1 9

消費電流 2 IDD2

低速 RC 発振時 CPU が HALT 状態

（LTBC，WDT 動作*1

）高速発振停止

VDD=3.0V

Ta=-40～105℃ ― 3.5 26 μA

消費電流 3 IDD3 CPU が 32kHz 動作状態

*2

高速発振停止 VDD=3.0V

Ta=-40～105℃ ― 13 42 μA

消費電流 4 IDD4 CPU が 16MHz 動作状態*2

PLL 発振状態＠高速水晶発振， VDD=5.0V

Ta=-40～105℃ ― 4.5 5.5 mA

消費電流 5 IDD5 CPU が 16MHz 動作状態*2

PLL 発振状態＠高速 RC 発振， VDD=5.0V

Ta=-40～105℃ ― 4.5 5.5 mA

*1：LTBC，WDT 動作状態，BLKCON0~ BLKCON4， BLKCON7 の有効ビット全て“1”.

*2：CPU 動作率 100%時

FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

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● 直流特性（VOHL，IOHL）

（特に指定のない場合は，VDD=1.6～5.5V，VSS=0V，Ta=-40～+105℃）



出力電圧 1 （PA0～PA1）（PA3～PA6）* （PB0～PB7）

VOH1 IOH1=-0.5mA

1 端子出力 VDD

-0.5 ― ―

V 2

VOL1 IOL1=+0.5mA

1 端子出力 ― ― 0.5

出力電圧 2 （PA0）（PB7）

VOL2 Nch オープン

ドレイン出力

選択時

IOL2=+10mA VDD≧5.0V 1 端子出力

― ― 0.5


― ― 0.5


― ― 0.4

IOL2=+2mA 2.0V＞VDD≧1.8V

1 端子出力 ― ―

0.2 ×VDD

出力リーク（PA0～PA1）（PA3～PA6）* （PB0～PB7）

IOOH VOH=VDD（ハイインピーダンス時） ― ― +1 mA 3

IOOL VOL=VSS（ハイインピーダンス時） -1 ― ―


● 直流特性（IIHL）（特に指定のない場合は，VDD=1.6～5.5V，VSS=0V，Ta=-40～+105℃）



入力電流 1 （RESET_N）

IIH1 VIH1=VDD ― ― 1

mA 4

IIL1 VIL1=VSS -1 ― ― 入力電流 2 （TEST1_N）

IIH2 VIH2=VDD ― ― 1 IIL2 VIL2=VSS -1500 -300 -20

入力電流 3 （PA0～PA1）（PA2/TEST0）（PA3～PA6）* （PB0～PB7）

IIH3 VIH3=VDD（プルダウン時） 2 30 250 IIL3 VIL3=VSS（プルアップ時） -250 -30 -2

IIH3Z VIH3=VDD（ハイインピーダンス時） ― ― 1

IIL3Z VIL3=VSS（ハイインピーダンス時） -1 ― ―


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ML620Q131B/2B/3B/4B/5B/6B

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● 直流特性（VIHL）




入力電圧 1 （RESET_N）（TEST1_N）（PA0～PA1）（PA2/TEST0）（PA3～PA6）* （PB0～PB7）

VIH1 ― 0.7

×VDD ― VDD

V 5 VIL1 ― 0 ―

0.3 ×VDD

入力端子容量（RESET_N）（TEST1_N）（PA0～PA1）（PA2/TEST0）（PA3～PA6）* （PB0～PB7）

CIN f = 10kHz Ta = 25°C

― ― 10 pF ―


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ML620Q131B/2B/3B/4B/5B/6B

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● 直流特性（電圧レベル検出回路）（特に指定のない場合は，VDD=1.6～5.5V，VSS=0V，Ta=-40～+105℃）

項目記号条件

規格値単位測定

回路 Min. Typ. Max.

電圧レベル検出回路 0（VLS0）

判定電圧 VVLS0

VLS03～VLS00 = 0H Rise 1.64 1.67 1.70

V 1

Fall 1.60 1.63 1.66

VLS03～VLS00 = 1H Rise 1.74 1.77 1.81 Fall 1.70 1.73 1.77









VLS03～VLS00 = AH Rise 2.96 3.02 3.08 Fall 2.90 2.96 3.02

VLS03～VLS00 = BH Rise 4.01 4.09 4.17 Fall 3.90 3.98 4.06

電圧レベル検出回路 1（VLS1）

判定電圧 VVLS1

VLS13～VLS10 = 0H 1.60 1.63 1.66 VLS13～VLS10 = 1H 1.70 1.73 1.77 VLS13～VLS10 = 2H 1.80 1.84 1.87 VLS13～VLS10 = 3H 1.90 1.94 1.98 VLS13～VLS10 = 4H 2.00 2.04 2.08 VLS13～VLS10 = 5H 2.40 2.45 2.50 VLS13～VLS10 = 6H 2.50 2.55 2.60 VLS13～VLS10 = 7H 2.60 2.65 2.70 VLS13～VLS10 = 8H 2.70 2.75 2.81 VLS13～VLS10 = 9H 2.80 2.86 2.91 VLS13～VLS10 = AH 2.90 2.96 3.02 VLS13～VLS10 = BH 3.90 3.98 4.06

● 直流特性（アナログコンパレータ）（特に指定のない場合は，VDD=1.8～5.5V，VSS=0V，Ta=-40～+105℃）



コンパレータ 0 コンパレータ 1

動作電圧 VDD ― 1.8 ― 5.5 V ―

コンパレータ 0 同相入力電圧範囲 VCMR VDD=1.8～5.5V 0.1 ―

VDD

-1.5 V

1

コンパレータ 0 ヒステリシス VHYSP

Ta=25℃，VDD=5.0V 10 20 30

mV

VDD=5.0V 5 20 35 コンパレータ 0 入力オフセット VCMOF Ta=25℃，VDD=5.0V ― ― 7

コンパレータ 0 コンパレータ 1

基準電圧誤差*1 VCMREF

Ta=25℃ VDD=1.8～5.5V -25 ― 25

VDD=1.8～5.5V -50 ― 50 *1

：コンパレータの入力オフセット電圧を含む

FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

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● 測定回路測定回路 1

測定回路 2

測定回路 3

A

VDD VSS CV ：2.2μF

CL ：2.2μF CGH：16pF CDH：16pF 4MHz 水晶振動子： NX8045GE （日本電波工業株式会社） CV

4MHz 水晶振動子

CGH

CDH

PB2/OSC0

PB3/OSC1

CL

VDDL

入力端子

V

VDD VSS

VIH

VIL

出力端子

（注1）指定の状態にする入力ロジック（注2）指定の出力端子について繰り返す

（注2）

（注1）

電流負荷

VDDL

入力端子

A

VDD VSS

VIH

VIL

出力端子

（注1）指定の状態にする入力ロジック（注2）指定の出力端子について繰り返す

（注2）

（注1）

VDDL

FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

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測定回路 4

測定回路 5

入力端子

VDD VSS

VIH

VIL

出力端子

（注1）指定の状態にする入力ロジック

（注1）

VDDL

入力端子

A

VDD VSS

出力端子

（注3）指定の入力端子について繰り返す

（注3）

VDDL

FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

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● 交流特性（発振回路）（特に指定のない場合は，VDD=1.6～5.5V， VSS=0V， Ta=-40～+105℃）



低速 RC 発振周波数 fRCL

Ta=25℃ typ. -1%

32.768 typ. +1%

kHz

1

Ta=-40～85℃ typ. -2.5%

32.768 typ.

+2.5%

Ta=-40～105℃ typ. -3%

32.768 typ. +3%

PLL 発振周波数*1 fPLL

Ta=-20～85℃， VDD=1.8～5.5V

typ. -1%

32 typ. +1%

MHz Ta=-40～105℃， VDD=1.8～5.5V

typ. -1.5%

32 typ.

+1.5% 低速 RC 発振開始時間 TRCL ― ― ― 65 μs 高速 RC 発振開始時間 TRCH VDD=1.8～5.5V ― ― 5 μs

高速水晶発振開始時間*2 TXTH VDD=1.8～5.5V ― 2 20 ms PLL 発振開始時間 TPLL VDD=1.8～5.5V ― ― 2 ms

*1：4096 クロックの平均値。CPU クロックは最大 fPLL/2 になります。 *2：4MHz 水晶振動子 NX8045GE （日本電波工業株式会社）を使用。

● 交流特性（電源立ち上げ・リセットシーケンス）（特に指定のない場合は，VDD=1.6～5.5V，VSS=0V，Ta=-40～+105℃）



リセット*1

有効パルス幅 PRST ― 100 ― ― μs

1 リセット

*1ノイズ除去

パルス幅 PNRST ― ― ― 0.4

パワーオンリセット発生電源立ち上がり時間 TPOR ― ― ― 10 ms

*1：RESET_N 端子によるリセット

PRST

RESET_N

RESET_N 端子を使用する場合

VDD 0.9*VDD

VIL1

PRST

VIL1 VIL1

パワーオンリセットを使用する場合

VDD

TPOR

1.6V

0V

FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

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● 交流特性（外部割込み）



単位 Min. Typ. Max.

外部割込み無効期間 tNUL 割込み許可（MIE=1） CPU は NOP 動作

2.5× LSCLK

― 3.5×

LSCLK ms

tNUL

EXI0～EXI2，EXI4，EXI5

（立ち上がりエッジ割込み）


（立ち下がりエッジ割込み）


（両エッジ割込み）

tNUL

tNUL

FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

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● 交流特性（同期式シリアルポート）（特に指定のない場合は，VDD=1.6～5.5V，VSS=0V，Ta=-40～+105℃）



SCLK 入力サイクル（スレーブモード）

tSCYC ― 500 ― ― ns

SCLK 出力サイクル（マスタモード）

tSCYC ― ― SCLK*1 ― s

SCLK 入力パルス幅（スレーブモード）

tSW ― 200 ― ― ns

SCLK 出力パルス幅（マスタモード）

tSW ― SCLK*1

×0.4 SCLK*1

×0.5 SCLK*1

×0.6 s

SOUT 出力遅延時間（スレーブモード）

tSD ― ― ― 360 ns

SOUT 出力遅延時間（マスタモード）

tSD ― ― ― 160 ns

SIN 入力セットアップ時間（スレーブモード）

tSS ― 80 ― ― ns

SIN 入力セットアップ時間（マスタモード）

tSS ― 180 ― ― ns

SIN 入力ホールド時間

tSH ― 80 ― ― ns

*1：シリアルポート 0 モードレジスタ（SIO0MOD1）の S0CK3～0 により選択されたクロック周期

tSD

SCLK0*

SIN0*

SOUT0*

*：ポートの 2 次機能を示す。

tSD

tSS tSH

tSW tSW

tSCYC

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● 交流特性（I2Cバス・インタフェース：標準モード 100kbps）（特に指定のない場合は，VDD = 1.6～5.5V，VSS = 0V，Ta=-40～+105℃）



SCL クロック周波数 fSCL ― 0 ― 100 kHz SCL ホールド時間

（スタート／再スタートコンディション）

tHD:STA ― 4.0 ― ― ms

SCL“L”レベル時間 tLOW ― 4.7 ― ― ms SCL“H”レベル時間 tHIGH ― 4.0 ― ― ms SCL セットアップ時間

（再スタートコンディション） tSU:STA ― 4.7 ― ― ms

SDA ホールド時間 tHD:DAT ― 0 ― ― ms SDA セットアップ時間 tSU:DAT ― 0.25 ― ― ms SDA セットアップ時間

（ストップコンディション） tSU:STO ― 4.0 ― ― ms

バスフリー時間 tBUF ― 4.7 ― ― ms

● 交流特性（I2Cバス・インタフェース：ファーストモード 400kbps）（特に指定のない場合は，VDD = 1.6～5.5V，VSS = 0V，Ta=-40～+105℃）



SCL クロック周波数 fSCL ― 0 ― 400 kHz SCL ホールド時間

（スタート／再スタートコンディション）

tHD:STA ― 0.6 ― ― ms

SCL“L”レベル時間 tLOW ― 1.3 ― ― ms SCL“H”レベル時間 tHIGH ― 0.6 ― ― ms SCL セットアップ時間

（再スタートコンディション） tSU:STA ― 0.6 ― ― ms

SDA ホールド時間 tHD:DAT ― 0 ― ― ms SDA セットアップ時間 tSU:DAT ― 0.1 ― ― ms SDA セットアップ時間

（ストップコンディション） tSU:STO ― 0.6 ― ― ms

バスフリー時間 tBUF ― 1.3 ― ― ms 【注意】 PA3，PA5，PB0，PB6 の Nch オープンドレインモードの電流駆動能力が PA0，PB7 よりも低いため，PA5 または PB0を SCL，PA3 または PB6 を SDA に設定した場合はファーストモード（400kbps）は使用できません。詳細は，直流特性（VOHL，IOHL）の VOL1 および VOL2 を参照してください。

SCL

SDA

スタートコンディション

再スタートコンディション

ストップコンディション

tBUF tHD:STA tLOW tHIGH tSU:STA tHD:STA tSU:DAT tHD:DAT

tSU:STO

FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

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● 逐次比較型A/Dコンバータの電気的特性（特に指定のない場合は，VDD = 1.8～5.5V，VSS = 0V，Ta=-40～+105℃）



分解能 n ― ― ― 10 bit

積分非直線性誤差 INL

2.7V £ VDD £ 5.5V -4 ― +4

LSB

2.2V £ VDD < 2.7V -6 ― +6 1.8V £ VDD < 2.2V

SACK*1=“1” -10 ― +10

微分非直線性誤差 DNL

2.7V £ VDD £ 5.5V -3 ― +3 2.2V £ VDD < 2.7V -5 ― +5 1.8V £ VDD < 2.2V

SACK*1=“1” -9 ― +9

ゼロスケール誤差 VOFF RI≦5kΩ -6 ― +6 フルスケール誤差 FSE RI≦5kΩ -6 ― +6 入力インピーダンス RI ― ― ― 5k Ω

A/D 動作電圧 VDD ― 1.8 ― 5.5 V

変換時間 tCONV SACK*1=“0” ― 13.67 ―

μs SACK*1=“1” ― 41.26 ―

*1：SA-ADC コントロールレジスタ 0 （SADCON0）のビット 1

【注意】・AIN7～AIN6 は ML620Q131B／ML620Q132B／ML620Q133B では使用できません。

A

VDD

VDDL

VSS

2.2μF

- RI≦5kΩ AIN0 ～

AIN7

0.1μF

+

2.2μF

アナログ入力

FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

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■ パッケージ寸法図 ● ML620Q131B／ML620Q132B／ML620Q133B パッケージ外形図（SSOP16）

（単位: mm）

表面実装型パッケージ実装上のご注意表面実装型パッケージは，リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすいパッケージで

す。したがって，リフロー実装の実施を検討される際には，その製品名，パッケージ名，ピン数，パッケージコードおよび希望され

ている実装条件（リフロー方法，温度，回数），保管条件などをセールスオフィスまで必ずお問い合わせください。

FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

28/31

● ML620Q131B／ML620Q132B／ML620Q133B パッケージ外形図（WQFN16）

（単位: mm）




FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

29/31

● ML620Q134B／ML620Q135B／ML620Q136B パッケージ外形図（TSSOP20）

（単位: mm）




FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

30/31

■ 改版履歴

ドキュメント No. 発行日ページ

変更内容改版前改版後

FJDL620Q130B-01 2016.9.14 ¾ ¾ 正式初版発行

FJDL620Q130B-02 2017.5.15

2 3 5 12 16 19 25

2 3 5 12 16 19 25

誤記訂正

22 22 交流特性（電源立ち上げ・リセットシーケンス）に注釈*1 を追加

FJDL620Q130B-02

ML620Q131B/2B/3B/4B/5B/6B

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ご注意

1) 本資料の記載内容は改良などのため予告なく変更することがあります。

2) ラピスセミコンダクタは常に品質・信頼性の向上に取り組んでおりますが，半導体製品は種々の要因で故障・誤作動する

可能性があります。

万が一，本製品が故障・誤作動した場合であっても，その影響により人身事故，火災損害等が起こらないようご使用機器

でのディレーティング，冗長設計，延焼防止，バックアップ，フェイルセーフ等の安全確保をお願いします。定格を超えた

ご使用や使用上の注意書が守られていない場合，いかなる責任もラピスセミコンダクタは負うものではありません。

3) 本資料に記載されております応用回路例やその定数などの情報につきましては，本製品の標準的な動作や使い方を説

明するものです。したがいまして，量産設計をされる場合には，外部諸条件を考慮していただきますようお願いいたしま

す。

4) 本資料に記載されております技術情報は，本製品の代表的動作および応用回路例などを示したものであり，それをもっ

て，当該技術情報に関するラピスセミコンダクタまたは第三者の知的財産権その他の権利を許諾するものではありません。

したがいまして，上記技術情報の使用に起因して第三者の権利にかかわる紛争が発生した場合，ラピスセミコンダクタは

その責任を負うものではありません。

5) 本製品は，一般的な電子機器（AV機器，OA機器，通信機器，家電製品，アミューズメント機器など）および本資料に明

示した用途への使用を意図しています。

6) 本資料に掲載されております製品は，耐放射線設計はなされておりません。

7) 本製品を下記のような特に高い信頼性が要求される機器等に使用される際には，ラピスセミコンダクタへ必ずご連絡の上，

承諾を得てください。

・輸送機器（車載，船舶，鉄道など），幹線用通信機器，交通信号機器，防災・防犯装置，安全確保のための装置，医療

機器，サーバー，太陽電池，送電システム

8) 本製品を極めて高い信頼性を要求される下記のような機器等には，使用しないでください。

・航空宇宙機器，原子力制御機器，海底中継機器

9) 本資料の記載に従わないために生じたいかなる事故，損害もラピスセミコンダクタはその責任を負うものではありません。

10) 本資料に記載されております情報は，正確を期すため慎重に作成したものですが，万が一，当該情報の誤り・誤植に起

因する損害がお客様に生じた場合においても，ラピスセミコンダクタはその責任を負うものではありません。

11) 本製品のご使用に際しては，RoHS 指令など適用される環境関連法令を遵守の上ご使用ください。お客様がかかる法令

を遵守しないことにより生じた損害に関して，ラピスセミコンダクタは一切の責任を負いません。本製品の RoHS 適合性な

どの詳細につきましては，セールス･オフィスまでお問合せください。

12) 本製品および本資料に記載の技術を輸出又は国外へ提供する際には，「外国為替及び外国貿易法」，

「米国輸出管理規則」など適用される輸出関連法令を遵守し，それらの定めにしたがって必要な手続を行ってください。

13) 本資料の一部または全部をラピスセミコンダクタの許可なく，転載・複写することを堅くお断りします。

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〒222-8575 神奈川県横浜市港北区新横浜 2-4-8 http://www.lapis-semi.com

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