lecture 1 introduction - suranaree university of...
TRANSCRIPT
![Page 1: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/1.jpg)
Lecture 9 Introduction to Sequential Circuits: Evolution of
Flip-Flops (Review)
Paramate Horkaew
School of Computer Engineering, Institute of EngineeringSuranaree University of Technology
![Page 2: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/2.jpg)
Course Outline
âĒ Introduction to Digital SystemâĒ Truth Table and Boolean AlgebraâĒ Methods for Minimizing Boolean ExpressionâĒ Programmable CircuitsâĒ Sequential Flip-FlopsâĒ Synchronous CountersâĒ Synchronous Finite State MachineâĒ A/D and D/A ConversionâĒ Asynchronous Sequential Circuit DesignâĒ Practical Digital Designs (Part I Arithmetic Operations)âĒ Practical Digital Designs (Part II Microprocessor)âĒ Practical Digital Designs (Part III Data Communication)
![Page 3: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/3.jpg)
Previous LecturesâĒ Digital Feedback
â Meta-states and Oscillationsâ Electronic SPDT (Single-Pole Double-Throw) Switch Debouncer
âĒ Flip!
âĒ Set-Reset (S-R) Latchesâ Designing S-R Latches using NOR and NAND gates
â N-Latch Extension
âĒ Clocked S-R Latchesâ Transient Glitches and Level-Sensitive Clock
âĒ Data (D) LatchesâĒ Master-Slave (M-S) Flip-Flops
â Edge-Triggered Clock (Edge Sensitive Clock)
âĒ Toggle (T) Flip-FlopsâĒ J-K Flip-Flops
âĒ Data (D) Flip-FlopsâĒ Clock Timing and Stability Analysis
![Page 4: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/4.jpg)
System Feedbackāđāļāļ§āļāļāļĢ combinational delay āđāļāļ§āļāļāļĢ logic gates āļāđāļēāđāļŦāđāļāļīāļ transient glitches āđāļāđāļāļāļĩāđāļāļĩāđāđāļĢāļēāļāļ°āļāđāļēāļŠāļĄāļāļąāļāļīāļāļēāļĢāđāļāļīāļ delay āļĄāļēāđāļāļāļĢāļ°āđāļĒāļāļ āđāļāļĒāļāļēāļĢāļāđāļē positive feedback
(+) feedback
System delay
âĒ (+) feedbackāļāđāļēāđāļŦāļĢāļ°āļāļ āļĨāļđāļāļāļāđāļāļŠāļđāļāļēāļŠāļđāļ/āļāđāđāļē āļŠāļļāļ
âĒ (-) feedbackāļāđāļēāđāļŦāļĢāļ°āļāļ āļĨāļđ āđāļāļēāđāļāļŠāļđāļāļēāđāļāļāļēāļāļāļāļĩāđāļāļĩāđāđāļŠāļāļĩāļĒāļĢ
![Page 5: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/5.jpg)
Digital FeedbackāļŠāđāļēāļŦāļĢāļąāļāļāļēāļĢāļŠāļĢāļēāļ sequential digital circuits āđāļĢāļēāļāļ°āļāđāļē (+)/(-) feedback āļĄāļēāđāļ
Feedback OutputâĒ Perfect Oscillation (0â1)âĒ Matastable
āļāļķāđāļāļāļĒāļđāļāļąāļāļāļēāļāļāļāļąāļ§āđāļ§āļĨāļēāļāļāļāļĢāļ°āļāļ
Feedback = +OUT/-OUT
āļ§āļāļāļĢāļŠāļĄāļĄāļđāļĨ āđāļāļĢāļđāļāļāļāļāļĢāļ°āļāļāļāļĩāđāļĄāļĩāļāļąāļ§āļŦāļāļ§āļāđāļ§āļĨāļē
![Page 6: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/6.jpg)
Digital OscillatorāļĢāļđāļāļŠāļąāļāļāļēāļāļāļĩāđāđāļāļāļēāļāļ§āļāļāļĢāļāļąāļāļāļĨāļēāļ§āļāļ°āđāļāļīāļāļāļēāļĢāļŠāļąāđāļ (oscillation) āļāļ§āļĒāļāļēāļāđāļ§āļĨāļēāđāļāļēāļāļąāļ 2 āđāļāļēāļāļāļāļāļē delay time āļāļ§āļāļāļ§āļĒ rising time (āđāļ§āļĨāļēāļāļĩāđāđāļāđāļāļāļēāļĢāđāļāļĨāļĩāđāļĒāļāļŠāļāļēāļāļ°āļāļāļ output āļāļāļāļ§āļāļāļĢ logic gate)
āļ§āļāļāļĢ analog āļāļĩāđāļŠāļĄāļĄāļđāļĨāļāļąāļ
Astable Multi-vibrator
![Page 7: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/7.jpg)
Designing an S-R Latch
āļāļēāļĢāļāļāļāđāļāļāļ§āļāļāļĢ S-R Latches āļāļ§āļĒ gate āļāļ·āđāļāļāļēāļāđāļĢāļīāđāļĄāļāļēāļāļāļēāļĢāļŠāļĢāļēāļāļāļēāļĢāļēāļāļāļēāļāļ§āļēāļĄāļāļĢāļīāļāļāļāļ output āđāļāļĒāđāļāļāđāļĒāļāļĢāļ°āļŦāļ§āļēāļāļāļēāļāļāļāļļāļāļąāļ QN āļāļąāļāļāļēāļāļąāļāđāļ QN+1
âĒ āđāļĄāļ·āđāļ S-R = (0, 0) āļāļē Q āļāļ°āđāļĄāđāļāļĨāļĩāđāļĒāļ āļāļąāđāļāļāļ·āļ QN = QN+1
âĒ āđāļĄāļ·āđāļ S-R = (0, 1) āļŦāļĢāļ·āļ (1, 0) āļāļē QN+1 āļāļ°āđāļāļēāļāļąāļ R āđāļĨāļ° S āļāļēāļĄāļĨāđāļēāļāļąāļ
âĒ āđāļĄāļ·āđāļ S-R = (1, 1) āļāļē QN = INV (QN+1)
āļāļķāđāļāļŠāļēāļĄāļēāļĢāļāļāđāļēāđāļāđāļāļĩāļĒāļ K-Map āđāļāļāļąāļāļāļĩāđ
![Page 8: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/8.jpg)
An S-R Latch from NOR Gates
āļāļēāļ K-Map āđāļĢāļēāļŠāļēāļĄāļēāļĢāļāļŠāļĢāļēāļāļ§āļāļāļĢāļāļĩāđāļāļĢāļ°āļāļāļāļāļ§āļĒ NOR gates āđāļāđāļāļĩāļĒāļāļāļĒāļēāļāđāļāļĩāļĒāļ§āđāļāđāļāļĒāļāļēāļĢāļŦāļē Product of Sums (POS)
delay
![Page 9: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/9.jpg)
Level-Sensitive ClockāļŠāđāļēāļŦāļĢāļąāļāļ§āļāļāļĢ S-R Latch āđāļāļīāđāļĄāļāļē CONTROL āđāļāļ·āđāļāļĢāļāđāļŦ input S-R āđāļāļĨāļĩāđāļĒāļāđāļāļāļēāļĄāđāļāļ·āđāļāļāđāļāļāļĢāļāļĄāļāļāļ āđāļāļāļĩāđāļāļĩāđāđāļĢāļēāļāļ°āđāļĢāļĩāļĒāļāļāļē CONTROL āļ§āļēāļŠāļąāļāļāļēāļāļāļēāļŽāļīāļāļē (CLOCK)
āļ āļē āļĢ āđ āļ CLCK āļĄāļĩāļ āļĢ āļ° āđ āļĒāļāļ āđ āļ āļ āļē āļĢ āđ āļ āđ āļ Transient Glitch āđāļĨāļ° āđāļāļēāļāļą āļ āļŦ āļ§ āļ° āļŠāļąāļāļāļēāļ input
āļāļē CLK āļāļ°āļāļēāļāđāļŦ āļāļĨāļĨāļąāļāļāļāļāļ A AND INV (A) āļāļāļāđāļāļāļĢāļēāļāļāļāļĩāđāļāļē S āđāļāđāļĄāļ·āđ āļāļ āļēāļāļāļāļ āļ§āļāļāļĩāđāđāļāļ glitch āđāļāđāļĨāļ§
![Page 10: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/10.jpg)
Data (D) LatchāđāļĢāļēāļāļēāļāļāļĢāļąāļāļāļĢāļļāļ āļ§āļāļāļĢ SR-Latch āđāļāļāļĄāļĩāļŠāļąāļāļāļēāļāļāļēāļŽāļīāļāļē āđāļāļĒ āđāļāļīāđāļĄ Literal āļŠāļāļāļāļąāļ§āļāļķāđāļāđāļāļ Inverse āļāļāļāļāļąāļāđāļĨāļ°āļāļąāļ
âĒ āļŠāļąāļāđāļāļāļ§āļē input āļĨāļąāļāļĐāļāļ°āļāļĩāđ āđāļāļĒāļāļĢāļāļāļīāļāļ°āļāđāļēāđāļŦāđāļāļīāļ Transient Glitch āđāļāļāļē CLK āđāļāļ HI āļŦāļĨāļąāļāļāļēāļ āļāļēāļāļāļ§āļ delay āļāļĩāđ INV (D) āļĄāļēāđāļĨāļ§āļāļ°āđāļĄāđāļāļīāļ glitch āļāļĩāđāļāļē Q
âĒ āđāļĄāļ·āđāļāļŠāļąāļāļāļēāļ CLK āđāļāļ LO S-R āļāļ°āļĄāļĩāļāļēāđāļāļ (0, 0) āļāļąāđāļāļāļ·āļ Flip-Flop āļāļ°āļāļāļāļēāđāļāļīāļĄ āļāļāļ D āđāļ§ (Hold) āļŦāļĢāļ·āļ āļāļĩāļāļāļąāļĒāļŦāļāļķāđāļāļāļ·āļāļāļĢāļ°āļāļĪāļāļīāļāļąāļ§āđāļāļ Memory āļāļąāđāļāđāļāļ
![Page 11: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/11.jpg)
Master-Slave (M-S) Flip-FlopD Latch āļŠāļāļāļāļąāļ§āļāļĩāđāļĄāļēāļāļāļāļāļļāļāļĢāļĄāļāļąāļ (āļāļąāļāļĢāļđāļ) āđāļāļĒāļĄāļĩ INV (CLK) āļāļąāđāļāļāļĨāļēāļ āļāļ°āđāļĢāļĩāļĒāļāļ§āļēāļ§āļāļāļē Master-Slave (M-S) Flip-Flop
Output āļāļāļ Latch āļāļēāļĒāļĄāļ·āļ (Master) āļāļ° âāļŠāļąāđāļâ Input āļāļāļ Latch āļāļēāļāļāļ§āļēāļĄāļ·āļ (Slave) āļŠāļąāļāđāļāļāļāļēāļĢāļāļ CLK āļĨāļąāļāļĐāļāļ°āļāļĩāđāđāļāļŠāļąāļāļĨāļąāļāļĐāļ āļŠāļēāļĄāđāļŦāļĨāļĩāđāļĒāļĄ āļāļĩāđāļāļēāļŠāļąāļāļāļēāļ
![Page 12: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/12.jpg)
Edge-Trigged M-S Flip-Flopāļāļēāļāđāļāļāļāļąāļāđāļ§āļĨāļēāļāļ°āđāļŦāđāļāļ§āļē Q-S āļāļ°āđāļāļĨāļĩāđāļĒāļāļāđāļāļāđāļĄāļ·āđāļ CLK-S āđāļāļĨāļĩāđāļĒāļāļāļēāļ 0 āđāļāļ 1 (+ delay) āđāļĄāļ·āđāļāļāļđāļāļēāļāļ§āļāļāļĢāļ āļēāļĒāļāļāļ āļāļ§āļāļāļāļāļāļēāļĨāļāļāļāļ CLK-M āļāđāļēāđāļŦ Q-S āđāļāļĨāļĩāđāļĒāļāļāļēāļĄ āļāļāļĄāļđāļĨ DATA (a) āļāļķāļāđāļĢāļĩāļĒāļāļ§āļē Negative Edge-Trigged āļŦāļĢāļ·āļ Flip-Flop (FF)
![Page 13: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/13.jpg)
Toggle (T) Flip-FlopāļāļēāļĢāļāļāļāđāļāļāđāļŦ input āļāļāļ M-S FF āļāļĢāļēāļāļāđāļāļŠāļāļēāļāļ° āļāļĩāđāđāļāļ complement āļāļąāļ (01 āļŦāļĢāļ·āļ 10) āļŠāļēāļĄāļēāļĢāļāļāđāļēāđāļ āđāļāļĒāļāļ X āđāļĨāļ° INV (X) āļāļĩāđ input
āļŦāļĢāļ·āļāļāļĩāļāļ§āļīāļāļĩ āļāļĩāđāđāļŦāļāļĨāđāļŦāļĄāļ·āļāļāļāļąāļāļāļ·āļ āļāļ Q āđāļĨāļ° INV (Q) āđāļāđāļāļēāļāļĩāđāļāļē R āđāļĨāļ° S āļāļēāļĄāļĨāđāļēāļāļąāļ (āļāļąāļāļĢāļđāļ) āđāļĢāļĩāļĒāļāļ§āļāļāļĢ āļāļĩāđāđāļāļ§āļē T-Flip Flop
T-FF 1 āļāļąāļ§āļŠāļēāļĄāļēāļĢāļāļāđāļēāļĄāļēāļŠāļĢāļēāļāđāļāļ counter āļāļāļēāļ 2 āļāļīāļāđāļāļāļąāļāđāļāļāļāļąāļāļāļēāļāļĨāļēāļ
āļŦāļĄāļēāļĒāđāļŦāļāļļ T FF āļāļēāļāļāļēāļāļ§āļāļāļĢ Oscillator āđāļāļ feedback āđāļāļāļāļ·āđāļāļāļēāļ āļāļĢāļāļāļĩāđ āļŠāļāļēāļāļ°āļāļ°āđāļāļĨāļĩāđāļĒāļāđāļāļāļēāļ°āļāļĢāļāļāļāļāļāļēāļĨāļāļāļāļ CLK
![Page 14: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/14.jpg)
M-S S-R Flip FlopāļāļēāļĒāļāļāđāļāļāļīāļāļēāļĢāļāļē negative edge trigged D FF āļāļąāļāļĢāļđāļāļāļēāļāļāļēāļĒ āļāļāļ§āļē āļĄāļĩāđāļāļĩāļĒāļ input āđāļāļĩāļĒāļ§ (āļāļķāđāļāđāļāļāļēāļāļāļēāļĢāļāļ complement āļ āļēāļĒāđāļ āļāļāļ S-R Latch)
āļāļąāļāļāļąāđāļ D FF āļāļ°āđāļĄāļĄāļĩāļāļēāļĢāļāđāļēāļāļāļĄāļđāļĨāļĢāļ°āļŦāļ§āļēāļāļŠāļāļēāļāļ°
āđāļāļāļāļ°āļāļĩāđ S-R FF āļŠāļēāļĄ āļē āļĢāļ āļāđ āļē āļ āļ āļĄāļđ āļĨ āļāļāļāļŠāļāļēāļāļ° āļāļāļāļŦāļāļēāđāļ āđāļĄāļ·āđāļ S-R = (0, 0) āļĢāļ°āļŦāļ§āļēāļāļāļĩāđ CLK āđāļāļ HI (āļ§āļāļāļĢāļ āļēāļĒāđāļ)
Edge trigged MS FF
![Page 15: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/15.jpg)
J-K Flip FlopāļāļāļŦāļēāļāļĩāđāļŠāđāļēāļāļąāļāļāļāļ S-R Flip Flop āļāļ·āļ āļŠāļāļēāļāļ°āļāļĩāđ S-R āđāļāļ 1 āļāļĢāļāļĄāļāļąāļ (1, 1) āđāļĢāļēāļŠāļēāļĄāļēāļĢāļ āļŦāļĨāļĩāļāđāļĨāļĩāđāļĒāļāļāļāļāđāļēāļāļąāļ āļāļĩāđāđāļ āđāļāļĒāļŠāļĢāļēāļ J-K Flip Flop āļāļąāļāļĢāļđāļ
āļāļĩāđāļāļāļāļāļēāļĨāļāļāļāļ CLK
J-K = (1, 0) āļāļē Q = 1J-K = (0, 1) āļāļē Q = 0J-K = (0, 0) āļāļē Q āļāļāđāļāļīāļĄJ-K = (1, 1) āļāļē Q toggle
âĒ D output Q āļāđāļē input D āđāļ āđāļāđāļĄāļāļķāđāļāļāļąāļ input āļāļāļāļŦāļāļē
âĒ S-R āļāđāļē input āđāļĨāļ° āļŠāļāļēāļāļ°āļāļāļāļŦāļāļēāđāļ āđāļāļĄāļĩāđāļāļ·āđāļāļāđāļ (S, R) āđāļĄāđāļāļēāļāļąāļ (1, 1)
âĒ J-K āđāļŦāļĄāļ·āļāļ S-R āđāļāļāļĩāđ (1, 1) output āļāļ°āļŠāļĨāļąāļāļāļąāļ āđāļŦāļĄāļ·āļāļ T FF
![Page 16: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/16.jpg)
Timing ParametersāļāļāļāļāļēāļāļāļĩāđāđāļāļāļēāļĢāļāļāļāđāļāļāļ§āļāļāļĢ FF āļĒāļąāļāļĄāļĩāļāļēāļāļąāļ§āđāļāļĢāļāļĩāđāļāļāļāļāļīāļāļēāļĢāļāļē āļāļąāļāļāļāđāļāļāļĩāđ
âĒ tsetup āļāļ·āļāđāļ§āļĨāļēāļāļāļĒāļāļĩāđāļŠāļļāļāļāļĩāđāļāļāļāļāļēāļĢāđāļŦ DATA āļĄāļĩāļāļēāļāļāļāļĩāđāļāļāļāļāļķāļāļāļāļāļāļēāļāļķāđāļāļāļāļ CLK (āļĄāļīāļāļ°āļāļąāđāļāļāļ°āđāļĄāļĄāļĩāļāļēāļĢāļāļąāļāļāļķāļ DATA)
âĒ thold āļāļ·āļāđāļ§āļĨāļēāļāļĩāđāļāļāļĒāļāļĩāđāļŠāļļāļ āļāļĩāđāļāļāļāļāļēāļĢāđāļŦ DATA āļĄāļĩāļāļēāļāļāļāļĩāđāļŦāļĨāļąāļāļāļēāļāļāļāļāļāļēāļāļķāđāļāļāļāļ CLK (āļĄāļīāļāļ°āļāļąāđāļāļ§āļāļāļĢāļāļ°āđāļĄāļāļīāļāļēāļĢāļāļē DATA)
âĒ tw āļāļ·āļāļāļ§āļāđāļ§āļĨāļēāļāļĩāđāļāļāļĒāļāļĩāđāļŠāļļāļāļāļāļ CLK pulse (āļāļąāļāļāļēāļāļāļāļāļāļēāļāļķāđāļāļāļķāļāļāļēāļĨāļ) āļāļĩāđāļ§āļāļāļĢāļĒāļąāļāļāļ·āļāļ§āļēāđāļāļāļŠāļąāļāļāļēāļ CLK
âĒ tp āļāļ·āļ propagation delay (āđāļ§āļĨāļēāļāļĩāđāđāļāļāļāļāļ§āļē input āļāļ°āđāļāļāļĢāļēāļāļāļāļĩāđ output)âĒ Slew rate (volt per second) āļāļ·āļāļāļąāļāļĢāļēāļāļēāļĢāđāļāļĨāļĩāđāļĒāļāđāļāļĨāļāļāļāļāļāļēāđāļĢāļāļāļąāļ (āļāļēāļ 0 āđāļ 1) āļāļāđāļ§āļĨāļēāļāļĩāđāļĄāļēāļāļāļĩāđāļŠāļļāļ āļāļĩāđāļĒāļāļĄāļĢāļąāļāđāļ (āļāļ§āļēāļĄāļāļĩāđāļāđāđāļēāļŠāļļāļāļāļāļ CLK āļāļĩāđāļĒāļāļĄāļĢāļąāļ)
âĒ āļāļ§āļēāļĄāļāļĩāđāļŠāļđāļāļŠāļļāļāļāļāļ CLK āļŠāļēāļĄāļēāļĢāļāļāđāļēāļāļ§āļāđāļāļāļēāļāļŠāļĄāļāļēāļĢāļāļāđāļāļāļĩāđ
( ) 1max
â++= pholdsetup tttf
![Page 17: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/17.jpg)
Clocked FF: Setup/Hold TimesāđāļĄāļ·āđāļāļāļīāļāļēāļĢāļāļēāđāļāļĒāļĨāļ°āđāļāļĩāļĒāļāđāļĨāļ§ āļāļķāļāđāļĄāļ§āļēāļāļēāļĢāđāļāļāļāļāļāļēāļĨāļāļāļāļāļŠāļąāļāļāļēāļāļāļēāļŽāļīāļāļēāđāļāļāļēāļĢāļāļ§āļāļāļļāļĄāļāļēāļĢāļāđāļēāļāļēāļāļāļāļ FF āļāļ°āđāļāļāļāļŦāļē transient glitch āđāļ āđāļāļāđāđāļāļīāļāļāļāļŦāļēāđāļŦāļĄ
āļŠāļąāļāļāļēāļāļāļĩāđ output āļāļ°āđāļāļāđāļāļāđāļĢ āļŦāļēāļāļāļāļĄāļđāļĨāđāļāļĨāļĩāđāļĒāļ āļāļĢāļāļĄāđ āļāļąāļ CLK
āđ āļ āļ āļē āļ āļ āļāļī āļāļą āļāļī āļāļķ āļ āļĄāļą āļāļāļāļāđāļāļāđāļŦ DATA āļāļāļŠāļāļēāļāļ°āđāļ§āļāļāļ (SETUP) āđāļĨāļ° āļŦāļĨāļąāļ (HOLD) āļāļēāļĢāđāļāļĨāļĩāđ āļĒāļāđāļāļĨāļāļāļāļ CLK āđāļĨāđāļāļāļāļĒ āļāļąāļāļĢāļđāļ
![Page 18: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/18.jpg)
The Metastable StateāđāļāļāļĢāļāļĩāļāļĩāđ DATA āļĄāļēāļāļķāļāļāļēāļāļ§āļēāļŠāļąāļāļāļēāļ CLK āđāļĨāđāļāļāļāļĒ (āļāļē setup time āđāļĄāđāļāļāđāļāļāļēāļĄāđāļāļ·āđāļāļāđāļ) āļāļąāļāļĢāļđāļ
āļāļēāļāļąāļāđāļāļīāļāļ§āļē DATA āđāļāļēāļĄāļēāđāļāļāļąāļāļŦāļ§āļ°āļāļĩāđāļŠāļąāļāļāļēāļ CLK āļāđāļēāļĨāļąāļāļāļ°āđāļāļĨāļĩāđāļĒāļ āļāđāļēāđāļŦāļāļ§āļāđāļĨāđāļ āļāļāļāļŦāļāļēāļāļąāđāļāđāļāļāļĢāļ°āļāļļāļāļ§āļāļāļĢāđāļŦāļāļĒāļđāđāļāļŠāļāļēāļāļ°āļāđāđāļēāļāļķāđāļāļĢāļ°āļŦāļ§āļēāļ 0 āļāļąāļ 1 (metastate)
āļāļĢāļāļĩāļāļĩāđāđāļāļĢāļĩāļĒāļāđāļāļĩāļĒāļāđāļāļāļąāļāļāļēāļĢāđāļĒāļāđāļŦāļĢāļĩāļĒāļāļĨāļāļāļĢāļāļāļāļ āđāļĄāļ·āđāļāđāļ§āļĨāļēāļāļēāļāđāļāļāļēāļāļĄāļēāļāđ āļāļķāļāļāļĩāđāļŠāļļāļāđāļŦāļĢāļĩāļĒāļāļāļ°āļāļĨāļąāļāđāļāđāļāļ 0 āļŦāļĢāļ·āļ 1 āđāļŦāļĄāļ·āļāļāđāļāļīāļĄ āđāļāļāļ°āđāļāļāļāļĢāļāļĩāđāļāļāļąāđāļ āļāđāļēāļāļēāļĒāđāļĄāđāļ
![Page 19: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/19.jpg)
Synchronizerāđāļāļ·āđāļāļŦāļĨāļĩāļāđāļĨāļĩāđāļĒāļ metastate āđāļāļāļēāļĢāļāļāļāđāļāļāļ§āļāļāļĢāļāļāļēāļāđāļŦāļ āļāļķāļāļāđāļēāđāļāļāļāļāļāđāļāļāļąāļ§āđāļāļēāļāļąāļāļŦāļ§āļ° (Synchronizer)āļ§āļāļāļĢāļāļēāļāļĨāļēāļāđāļŠāļāļāļĢāļēāļĒāļĨāļ°āđāļāļĩāļĒāļāļ āļēāļĒāđāļ synchronizer āļāļĢāļ°āļāļāļāļāļ§āļĒ D FF āļāļāļļāļāļĢāļĄ
Metastate āļāļ§āļāļŠāļąāđāļāđ āļāļ°āļāļđāļāļĨāļāļāļīāđāļāļĢāļ°āļŦāļ§āļēāļ Q1 āđāļĨāļ° D
![Page 20: Lecture 1 Introduction - Suranaree University of Technologypersonal.sut.ac.th/paramate/files/digital/lecture09.pdfLecture 9 Introduction to Sequential Circuits: Evolution of Flip-Flops](https://reader034.vdocuments.mx/reader034/viewer/2022052009/601f312ef19f7451f135ba88/html5/thumbnails/20.jpg)
ConclusionsâĒ Digital Feedback
â Meta-states and Oscillationsâ Electronic SPDT (Single-Pole Double-Throw) Switch Debouncer
âĒ Flip!
âĒ Set-Reset (S-R) Latchesâ Designing S-R Latches using NOR and NAND gates
â N-Latch Extension
âĒ Clocked S-R Latchesâ Transient Glitches and Level-Sensitive Clock
âĒ Data (D) LatchesâĒ Master-Slave (M-S) Flip-Flops
â Edge-Triggered Clock (Edge Sensitive Clock)
âĒ Toggle (T) Flip-FlopsâĒ J-K Flip-Flops
âĒ Data (D) Flip-FlopsâĒ Clock Timing and Stability Analysis