平成１７年度　前期　大学院

情報デバイス工学特論第４回

中里　和郎

基本CMOSロジック回路

今回の講義内容は

William J. Dally and John W. PoultonDigital Systems EngineeringCambridge University Press, 1998

4.3.1~4.3.3 (pp. 165-191)の内容に従っ

ている

回路　＝　比較的少ない基本回路の組み合わせ

基本回路　circuit idiomsswitch networksgatessource followerscurrent sourcessource-coupled pairs

回路設計　：　どの基本回路を選び、どう組み合わせるか

Switch Networks

NMOSFET

PMOSFET

Full-swing logic signal　= VH or VL

VH = VDD (電源電圧）, VL = 0 (Ground)

x = H : ONx = L : OFF

ただし、a = b = Hの時はOFF

x = H : ONx = L :OFF

ただし、a = b = Lの時はOFF

ソース ドレイン

ゲート

ソース ドレイン

ゲート

x

a b

x

a b

xa b

xa b

Pass Gate

NMOSFET

x

a b

x

a b

初期状態 x = La = H (VDD)b = L (0V)

からＯＮ (x = H) にスイッチした時

b は VDD − VT までしか上昇しない

xa b

注意!!x

a b

負荷

Complementary Pass Gate

x

xx b= =

x

x

a b

a , b の値に依存しないスイッチ

full-swing の出力が得られる

a b a

x yAND = x y∧

ORx

y= x y∨

Series and Parallel Combinations

a

bc

s1 s2

Circuits using switches

s1

s2

a

b

c

Multiplexer

b

a a

bc

a

a

b

b

c

Exclusive OR (XOR)

Current-Steering Network

IS

a

b

IaIb

Loads

IS

IaIb

Loads

b a

( )f x

( )f x

H

L

( )f x

H

L

x y∧

x y∧

x y∧ =

H

L

x y∧

x y∨ x y

x

y

H

L

=

xy

例：　CMOS NAND gate

static CMOS gate

Inverter DC Transfer Characteristics

Vin Vout

NMOSVDS　=Vout , VGS　=Vin

PMOS−VDS　= VDD − Vout , − VGS　= VDD − Vin

D

D

S

S

VDDVout

II

0は Vin を増加させた時の変化

MOSFET 動作領域

OFF VGS - VTN <0 Vin < VTN

線形領域 VDS < VGS - VTN Vout < Vin -VTN

飽和領域 0 < VGS - VTN　< VDS Vin > VTN

Vout > Vin -VTN

OFF VGS - VTP >0 Vin > VDD+VTPPMOSFET

線形領域 VDS > VGS - VTP Vout > Vin -VTP

NMOSFET

飽和領域 0 > VGS - VTP　> VDS Vin < VDD+VTP

Vout < Vin -VTP

インバーター

Vin

Vout

0 VDD

VDD

NMOS:OFF

PMOS:OFF

NMOS:PMOS:飽和

NMOS:飽和PMOS:線形

NMOS:線形PMOS:飽和

VＴＮ VＤＤ+VTP

Threshold Volatage of Inverter

Vin

Vout

0 VDD

VDD

NMOS:PMOS:飽和

VＴＮ VＤＤ+VTPVinv

Vinv = Vin = Vout

NMOS, PMOS ともに飽和領域

( )212 N inv TNI V Vβ= −

( )212 P inv DD TPV V Vβ= − −

( )N TN P DD TPinv

N P

V V VV

β ββ β+ +

=+

・ NMOSFET, PMOSFET のゲート幅を調整することにより、 Vinv を

調整することができる。通常は Vinv = VDD /2 に設定。

・立ち上がり時間か立下り時間のどちらかを短くするためにあえて

Vinv を VDD /2 からずらすことがある。

0

0.5

1

1.5

2

2.5

3

3.5

0 0.5 1 1.5 2 2.5 3

実際のインバータ伝達特性

Vin [V]

Vout [V]

VDD　= 3V

・ NMOSFET, PMOSFET ともに W = 2μm, L = 0.4μm(VDEC:CMOS0.35μm, ローム株式会社)

・ NMOSFETの移動度～2xPMOSFETの移動度 のため、βN ~ 2 βP

このため、Vinv が VDD /2 より小さくなっている。

・ Vinv ~ VDD /2 とするには WP = 2 WN とする必要がある。

Vinv

Inverter Gain

NMOS

PMOS

VDDVout

I

0

Vin

Vout

0 VDD

VDD

NMOS:PMOS:飽和

Δ

接線の傾き＝ gain

channel-length modulation parameter λ = 0 では Δ = 0 となりゲインは無限大となる。

( )2

2 1N Pout

in N P DD TP TNN P

VV V V V

β β

λ λ β β

+Δ=

Δ + + −

やや細かい計算をするとゲインは次のように与えられる（レポート問題１）

0

0.5

1

1.5

2

2.5

3

3.5

0 0.5 1 1.5 2 2.5 3

-12

-10

-8

-6

-4

-2

0

0 0.5 1 1.5 2 2.5 3

Vin [V]

実際のインバータ・ゲイン

out

in

VV

∂∂

Vout [V]

Transient Response

VGSC

V

VGS

t

0

V

t

0

VDD

飽和領域 DSSDD

IV V tC

= −

( )

0

DD TV Vt

CV V eβ −

−=線形領域

DD

DSS

V CI

τ =

ロジック回路の遅延時間

C = CG + CD

( )DD G D

DSS

V C CI

τ+

=

2

1

2

1

3τ

トランジスタに付随した数値はゲート幅の比

CG

CD

2

2

2

2

2

2

2

2

4τ

2-input NAND gatesInverter driving inverter

1

1

4

4

1

1

4

4

5τ

2-input NOR gates

1 4/3 5/3logical effort(Sutherland & Sproull 1991)

遅延時間

ロジック回路

Propagation Delay and Nonzero Rise Time

50%

50%

td

trVin ~ VDD /2 から Vout が下降

Vin

Vout

2O DSS

r

tI It

≅ −

2

0

14 4

rt DSS r DD rout O

I t V tV I dtC C τ

Δ = = − = −∫

Vin が VDD に到達した時

その後は飽和電流による時定数で決まる

22

DDout

rd

DD

V VttV

τ+ Δ

= +

4 2r

dtt τ

= + (tr / 2 < td の場合)

　tr / 2 > td の場合は0

12

dt DDout O

VV I dtC

Δ = = −∫ から

2r

dtt τ

= (tr / 2 < td の場合)

Miller-Effect Capacitance

CM

Vin = 0 , Vout = VDD 0 VDDQ-Q

Vin = VDD , Vout = 0 0VDDQ-Q

Q = CM VDD

Q = -CM VDD

ΔQ = 2CM VDD

キャパシタンスが２倍に見える

2CM 2CM

AC-ground とみなせる

+ −

2CM 2CM

full-swing での平均として

小信号の Miller capacitance

( ) ( )1MiM in M in

in

QC V C A VV

δδ

= = −⎡ ⎤⎣ ⎦

0

2

4

6

8

10

12

0 1 2 3

Vin [V]

CiM

/ CM

Gain-Bandwidth Product

Frequency ( f )

1f1fc

1ff

ADC

fc : cutoff frequency

f1 : unity-gain frequency

GainA(f)

C

out m indv g vidt C C

= =

DSSm

DD

IgV

≈ out indv vdt τ

=1 1

2out

in

vv fπ τ

=

11

2f

πτ=

Exponential Horn

CL

大きな負荷容量を駆動

DD L

DSS

V CI

τ = IDSS 増加　（ W 増加）

インバータ入力側のキャパシタンスも増大

C = Wf CG0 + Wi CD0

Wf

総ゲート長＝Wi

CL

Wi α k Wi α k+1 Wi Wf=α n-1 Wi

等比的にゲート幅を変えたインバータを直列接続

Ck = α k+1 Wi CG0 + α k Wi CD0

IDSS = α k Wi IDSS0

α n Wi CG0 = CL

( )0

0

1DD Dk

DSS

V CI

τ αη= +

0 0G DC Cη =

( )( )

0lnln

L i GC W Cn

α=

( )

総遅延時間1lnk

αητα

+= ∝∑

0

2

4

6

8

10

0 2 4 6 8 10

( )1ln

αηα

+

α

最小

1.5η =

Dynamic Latch

D QS

φ

φ

=

Complementary Pass Gate

φ = H S = Dφ = L S = storing the value

CS : 寄生容量 D

φ

S

tS th

ta

tS : setup timeth : hold timeta : aperture time

データを長時間保持するにはrefresh が必要

Srfsh

subth

C VtI

Δ=

Dynamic Latch (2)

D QS

φ

Complementary Pass Gate の代わりに NMOSFET のみのPass Gate を使用

問題点： S の電位は VDD - VT 以上

にはならない

解決法：(1) インバータの閾値 Vinv を低く設定(2) PMOSFET keeper device を使う

D QS

φ w

w : 駆動能力が強くならないように小さなゲート幅 を使用

D QS

φ

φ

Gate-isolated latch

φ

φ

φ

φD S D S=

tristate inverter

φ = H 通常のインバータ動作

φ = L S : high-impedance 状態

入力 D が S の影響 ( charge sharing 等）

を受けないようにする

Single-phase latch(Svensson latch 1989)

φ

D QX

φ = H ２つのインバータが直列接続

φ = L

X の電圧が下がることはないQ の電圧が下がることはない

下のNMOSFETがOFF

Q の電圧が上がることはない

Q の信号が保たれる

実際にはノイズ対策で X, Q に keeper を設ける

Precharged Gates

f(x)x

φ

f(x)

φ = L

φ = H

出力 = H (precharged)

f(x) = true であれば　出力 = L

入力 x は時間とともに増加する信号で

なければならない

A

φ

B

C

Dynamic NAND

f(x)x

φ

f(x)

4/1

w

ノイズ対策 : Dynamic gate with Keeper

Domino Logic

f(x)x

φ

4/1

w

g(.)

φ

4/1

w

h(.)

φ

4/1

w

Two-Phase Domino Logic with Integral Latch

f(x)x

φ1 w φ2

4/1

w

f(x)

φ1 φ2

Dual-Rail Domino

Dynamic Dual-Rail XOR Gate

φ

φ

b1

b0

a1

a0

c1

c0

Bootstrap Circuits

en b

φ φq

en = Hφ = L

b = VDD - VT

φ = H

b > VDD - VT

b > VDD + VT まで上げる

レポート (4)

１．CMOSインバータのゲインの式を導け。

２．右は３bit入力 (a0 , a1 , a2) ４bit出力 (y0 , y1 , y2 , y3) のスイッチ論理回路である。

a0 a1 a2

y0

y1

y2

y3

（１）この回路はどのような関数を表わしているか

（２）NAND/NORロジック・ゲー

トで同等の関数を実現せよ。このときのトランジスタ数、遅延時間を比較せよ。