平成１７年度　前期　大学院

情報デバイス工学特論第１回

ＣＭＯＳＦＥＴの基本特性

中里　和郎

目的

・現在のＬＳＩの主流デバイスであるCMOS集積回路

　を理解する。

・素子の動作原理（デバイス）と素子の使い方（回路）の両方を理解することが必要。

デバイス 回路

回路が解らなければ新しいデバイスを考えることはできない

デバイスが解らなければ新しい回路を考えることはできない

第１回 ＣＭＯＳＦＥＴの基本特性

第２回 ＣＭＯＳＦＥＴの更に進んだ特性

第３回 シミュレーション

第４回 基本CMOSロジック回路

第５回 基本CMOSロジック回路(2)第６回 ノイズ

第７回 信号の入出力

第８回 基本CMOSアナログ回路

第９回 基本CMOSアナログ回路(2)第１０回 基本CMOSアナログ回路(3)第１１回 メモリ回路 (1)第１２回 メモリ回路 (2)

講義内容

半導体集積回路LSI : Large Scale Integrated Circuit

チップ

ウエハ

1900 1910 1920 1930 1940 1950 1960 1970 1980 1990 2000 2010

1906 ３極真空管 1946 ENIAC

1947 トランジスタ1959 プレーナ技術

1962 MOSFET

1971 メモリ・マイクロプロセッサ

真空管

バイポーラ・トランジスタ

PMOS NMOS CMOS

110

1001000

104

105

106

107

108

109

1010

1011

素子数（個/チップ）

小加工寸法 (nm)

1965 Mooreの法則

15年で1/10

3年で4倍

半導体集積回路の歴史

1980 1985 1990 1995 20001

10

100

相対

性能

年

Bipolar Uni-processor５年で２倍

CMOS Uni-processor５年で10倍

大型計算機の性能推移

エミッタベース コレクタ ゲートソース ドレイン

SiO2

N+

N-P

N+

N+ N+

ベース幅

ゲート長（チャンネル長）

P P

バイポーラ MOSFET

トランジスタの 初の目標は電界効果型トランジスタ（FET: Field Effect Transistor)にあった

偶然バイポーラ・トランジスタを発明 (1947)

プロセスの進歩により FET の性能が向上

LSI としてのバイポーラ・トランジスタが終焉 (1990年代)

現在は、ロジック回路・アナログ回路ともに LSI のトランジスタは CMOSFET

初のコンピュータENIAC

素子数 真空管18,800 本

面積 1,000,000 cm2 (60畳）

消費電力 150,000 W

処理速度 ~ 0.05 MIPS

0.12 cm2

発表年 1946

初のマイクロプロセッサ4004

1971

トランジスタ 2,300 個

1 W

0.06 MIPS

現在のマイクロプロセッサPentium4(Prescott)

2004

トランジスタ 125,000,000 個

1 cm2

130W

900 MIPS

N型MOSFET

N型 N型

P型

絶縁膜（酸化膜）金属

ソース ゲート ドレイン

Metal-Oxide-Silicon Field Effect Transistor

ソース ：電子を供給（source=源)ゲート ：扉（gate）を開くドレイン ：電子を導く(drain=とい)

基板

N型 N型

P型

ダイオードが反対に接続されておりドレインとソースの間には電流は流れない

ソース ゲート ドレイン

N型MOSFETMetal-Oxide-Silicon Field Effect Transistor

ゲート電圧が低い時

基板

金属絶縁膜（酸化膜）

N型 N型

P型

ゲートに正の電圧をかけるとP型半導体の

表面に電子が誘起され、チャンネルが形成され、ドレインとソースの間に電流が流れる

ソース ゲート ドレイン

N型MOSFETMetal-Oxide-Silicon Field Effect Transistor

ゲート電圧が高い時

基板

金属絶縁膜（酸化膜）

熱平衡でのキャリヤ濃度(1)

EC

EFEV

電子濃度 ( ) ( )C

CE

n D E f E dE∞

= ∫

[ ]( ) 1 ( )VE

Vp D E f E dE−∞

= −∫ホール濃度

( ) /

1( )1FE E kTf E

e −=+

ここに DC , DV は伝導帯、価電子帯の状態密度、f はFermi 分布関数

C FE EkT

Cn N e−

−≅

F VE EkT

Vp N e−

−≅

F V, E E kT−C FE E kT− において

これを次のように書く

F iE EkT

in n e−

=F iE EkT

ip n e−

−=

,

,

2gE

kTi C Vn N N e

−=

ln2 2

C V Vi

C

E E NkTEN

⎛ ⎞+= + ⎜ ⎟

⎝ ⎠

Ei

ここに

intrinsic carrier density

intrinsic Fermi energy

Si 300K

NC = 2.8 x 1019 cm-3

NV = 1.04 x 1019 cm-3

ni = 1.45 x 1010 cm-3

16 17 18 19 20 21

-0.4

-0.2

0.2

0.4

熱平衡でのキャリヤ濃度(2)

電気中性の条件

2 sinh F iD A i

E EN N n p nkT−⎛ ⎞− = − = ⎜ ⎟

⎝ ⎠

1sinh2

D AF i

i

N NE E kTn

− ⎛ ⎞−= + ⎜ ⎟

⎝ ⎠

( )1 2sinh ( ) ln 1x x x− = + +

ln(2 )x≅ 1x

ln( 2 )x≅ − − 1x −F i FE E qφ− = −

1sinh2

D AF

i

N NkTq n

φ − ⎛ ⎞−= − ⎜ ⎟

⎝ ⎠

FqkT

in n eφ

−=

FqkT

ip n eφ

=

Fermi potential

φF [V]

10 10 10 10 10 10ND

NAエネルギー禁制帯

ゲート電圧によりチャンネルが形成

ＭＯＳキャパシタの動作を理解

P型Si

絶縁体（酸化膜）

金属

ゲート（VG ）

基板（0V)

0

x

EC

EV

EFqVG

qψS

x0

エネルギー

電子のポテンシャル・エネルギー = −q V

ゲートのフェルミ準位

Flat-band 電圧

EC

EF

EVEF,M

qVfb

qχqΦM

真空レベル

EM fb C Fq qV q E EχΦ − = + −

C ifb M F

E EVq

χ φ −= Φ − − −

EC

EF

EV

EF,M

界面電荷 Qi+

酸化膜中のイオン 酸化膜中の電荷や界面電荷が存在すると、それによる電位も補わなければならない。

0 0( )1

oxt

ifb fb

ox ox ox

x xdxQV VC C t

ρ= − − ∫

酸化膜中の電荷密度oxox

ox

Ctε

=

Al 4.1 eV

N+-polySi 4.0 eV

P+-polySi 5.2 eV

χ 4.05 eV

(EC-Ei)/q 0.55 eV

ΦM数値例(300K)

EC

EV

EFqVG

qψS

x0

エネルギー

ゲートのフェルミ準位

qψ

半導体領域（ x>0 ）において

電子濃度 0

qkTn n eψ

=

0

qkTp p eψ

−=ホール濃度

n0, p0 は x → ∞ (ψ = 0 ) での

濃度（熱平衡の濃度）

Poisson 方程式

2

2S

ddx

ρψε

= −

( )D Aq N N n pρ = − − +

x → ∞ で ρ = 0 0 0 0D AN N n p− − + =

2

0 02 1 1q qkT kT

S

d q p e n edx

ψ ψ

ψε

−⎡ ⎤⎛ ⎞ ⎛ ⎞= − − − −⎢ ⎥⎜ ⎟ ⎜ ⎟

⎢ ⎥⎝ ⎠ ⎝ ⎠⎣ ⎦

-0.5 0 0.5 1 1.5

1.×10−8

1.×10−6

0.0001

0.01

xdEdxψ

= −

0

0

2 ,xD

nkT qE FqL kT p

ψ⎛ ⎞= ⎜ ⎟

⎝ ⎠

( ) ( ) ( ), 1 1x xF x y sign x e x y e x−= + − + − −

電界

半導体中の電荷量（単位面積あたり）

20

SD

kTLq pε

= : extrinsic Debye length

( ) 00

0

20 ,S SS S x

D

kT q nQ dx E x FqL kT pε ψρ ε

∞ ⎛ ⎞= = − = = − ⎜ ⎟

⎝ ⎠∫

QS

[C/c

m2 ]

ψS [V]

EV Ei EC

accumulation depletion weakinversion

stronginversion

EF φF φF

2 FqkTeφ

−

P0=2.×1017 @cm−3D Ec=0.977754 @eVD Ei=0.425001 @eVD Ev=−0.102148 @eVD

-0.5 0 0.5 1 1.5

1.× 10−8

1.× 10−6

0.0001

0.01

QS

[C/c

m2 ]

ψS [V]

EV Ei EC

accumulation depletion weakinversion

stronginversion

EF φF φF

1×10-7 2×10-7 3×10-7 4×10-7 5×10-7

-1.5

-1

-0.5

0.5

1

1.5

5×10-6 0.00001 0.000015 0.00002

-1.5

-1

-0.5

0.5

1

1.5

5×10-6 0.00001 0.000015 0.00002

-1.5

-1

-0.5

0.5

1

1.5

1×10-7 2×10-7 3×10-7 4×10-7 5×10-7

-1.5

-1

-0.5

0.5

1

1.5

5×10-6 0.00001 0.000015 0.00002

-1.5

-1

-0.5

0.5

1

1.5

x = 0 付近（青鎖点領域）

を拡大

Ec

EV

EF

ψs=1.4V

ψs=0.5V

ψs=-0.5V

電子が界面に誘起

LD

ホールが界面に誘起

LD ~ 9.2nm

~1nm

・空乏層の幅は LD のオーダー

・反転層、蓄積層の厚さはLD よりもはるかに

小さい

x

空乏層 反転層

蓄積層

-15 -10 -5 5 10 15

-0.25

0.25

0.5

0.75

1

P型Si

絶縁体（酸化膜）

金属

ゲート（VG ）

基板（0V)

0

x

EC

EV

EFqVG

qψS

x0

エネルギー

ゲートのフェルミ準位

ゲート電圧との関係

qVoxゲート絶縁膜での電圧降下

VG − Vfb

tox = 10nmNA = 2x1017cm-3

ψs

2φF

G fb ox SV V V ψ− = +

Sox

ox

QVC

= −

oxox

ox

Ctε

=

SG fb S

ox

QV VC

ψ− = − +

-3 -2 -1 1 2 3 4 5

0.2

0.4

0.6

0.8

1

MOS キャパシタ

キャパシタンス（単位面積あたり）

Cs :半導体のキャパシタンス

Cox : 絶縁膜のキャパシタンス

SS

S

dQCdψ

= −

VG − Vfb

C/Cox

Cfb

ψs =2φF

( 0) ss s

D

CLεψ = ≅

1 1 1

ox SC C C= +

at

P型Si

絶縁体（酸化膜）

金属

ゲート（VG ）

基板（0V)

tox = 10nmNA = 2x1017cm-3 1

fbox D

ox S

C t Lε ε

=+

-3 -2 -1 1 2 3 4 5

0.2

0.4

0.6

0.8

1計算式 低周波 高周波 強反転

MOS キャパシタ　－高周波

P型Si

絶縁体（酸化膜）

金属

ゲート（VG ）

基板（0V)

反転層

空乏層

反転層の電子は端子に接続されていなく、孤立している

反転層の電子密度が変わるには電子・ホール対の形成が必要

電子・ホール対の形成のレートは小さく、反転層の電子が熱平衡に達するには時間が必要

高周波でのキャパシタンス

反転層の電子は追従できず電子密度は凍結される

0

0

2 ,S SS

D

kT q nQ FqL kT pε ψ⎛ ⎞

= − ⎜ ⎟⎝ ⎠

SS

S

dQCdψ

= −

低周波

高周波

VG − Vfb

C/Cox

SG fb S

ox

QV VC

ψ− = − +

0 0n →

0 0n →

0 0n →

0 0n →

0 0n →

強反転高周波：直流ゲート電圧＋高周波小信号強反転：ゲート電圧を高速に変化

ψs=1V

5×10-6 0.00001 0.000015 0.00002

5×1016

1×1017

1.5×1017

2×1017hole concentration

5×10-6 0.00001 0.000015 0.00002

1×1015

2×1015

3×1015

4×1015

5×1015

6×1015

7×1015

electron concentration

5×10-6 0.00001 0.000015 0.00002

-1.5

-1

-0.5

0.5

1

1.5

EC

EFEV

強反転でのキャリヤ分布

NA

p [cm-3]

n [cm-3]

不純物電荷（空乏層）

反転層の電子電荷

QB

x

Qn

電荷密度

0S n BQ dx Q Qρ∞

= = +∫

( )0B A DQ q N N p dx∞

= − − −∫

0nQ q ndx∞

= − ∫

0

0.5 1 1.5 2 2.5 3 3.5

2×10-6

4×10-6

6×10-6

8×10-6

空乏層近似で QB を評価

5×10-6 0.00001 0.000015 0.00002

5×1016

1×1017

1.5×1017

2×1017hole concentration

NA

p [cm-3]

x

NA

p

00 W

2

2A

S

qNddx

ψε

= ( 0 < x < W )

2

2 0ddx

ψ = ( W < x )

2( )2

A

S

qN W xψε

= −

2

2A

SS

qN Wψε

=0ddxψψ = = ( x = W )

B AQ qN W= −

W [cm]

VG − Vfb

大空乏層幅

max 2 S F

A

WqNε φ

≅

2B A S SQ qN ε ψ= −

空乏層近似

@ p = NA/2

15 16 17 18

0.5

1

1.5

2

2.5

3

閾値

反転層が形成され始めるゲート電圧

S n BQ Q Q= +

2B A S SQ qN ε ψ≅ −

0nQ ≅

2S Fψ φ≅

( )2 22 A S F

T fb Fox

qNV V

Cε φ

φ− ≅ +

10 10 1010

[V]

NA[cm-3]

基板濃度により閾値の調整が可能

SG fb S

ox

QV VC

ψ− = − +

( ) ( )2 20 A S F

T T F Fox

qNV V

Cε φ

φ φ≅ = + +

( )0T T FV V φ− =

N型MOSFETの特性

表面ポテンシャル

( ) (0) ( )S Sy V yψ ψ= +

N N

P

0 L

x

0

0 VDSy

VGS

ソース ドレイン

ゲート

(0) 0V =( ) DSV L V=

S n BQ Q Q= +

( )( )n ox GS TQ C V V V y= − − −

0nQ q ndx∞

= − ∫

ydVEdy

= −

n n n yI W Q Eμ=

( )n n ox GS TdVI W C V V Vdy

μ= − −

( )0 0

1 DSL Vn oxD n GS T

W CI I dy V V V dVL L

μ= = − −∫ ∫

( ) 212

n oxD GS T DS DS

W CI V V V VLμ ⎡ ⎤= − −⎢ ⎥⎣ ⎦

gradual channel 近似

ゲート直下、ソースからドレインまで反転層が形成されている状態を考える

SG fb S

ox

QV VC

ψ− = − +

0GS T DSV V V− > >

0DS GS TV V V> − >

( )( )n ox GS TQ C V V V y= − − −

Qn < 0 反転Qn > 0　空乏

N N

P

0 L y0

0 VDS

VGS

ソース ドレイン

ゲート

pinch-off

Lp

反転層

Pinch-off 点 (Qn = 0) が存在

電流は反転層での伝導で決まる

0 Lp L

VDS の変化分は空

乏領域にかかり、

pinch-off 点の電位

はほとんど変わら

ない

( ) ( )2 12

n oxD GS T DS

W CI V V VL

μ λ= − +

x

VDsat

VDS - VDsat

Dsat GS TV V V= −

実行チャンネル長 L が減少

( )1 1 1 11 1 DSp

L VL L L L L L

λΔ⎛ ⎞= ≅ + ≅ +⎜ ⎟− Δ ⎝ ⎠

0GS TV V− <

ゲート直下、ソースからドレインまでどこにも反転層が形成されていない状態

ゲート電圧により障壁の高さが変調

0S

qkT

DI I eψ

=subthreshold 電流

SG fb S

ox

QV VC

ψ− = − +

SS

S

dQCdψ

= −

N P N

1G S

S ox

dV Cd Cψ

= + 10

GS

S ox

VqkT C C

DI I e +′=

障壁高さ = ψS + const.

N N

P

0 L y0

0 VDS

VGS

ソース ドレイン

ゲート

x

010GSVsI ′=

subthreshold 係数 ln(10) 1 S

ox

CkTsq C

⎛ ⎞= ⋅ +⎜ ⎟

⎝ ⎠

理想的な nMOSFET の直流特性

GS T DSV V V− > ( ) ( )21 12D GS T DS DS DSI V V V V Vβ λ⎡ ⎤= − − +⎢ ⎥⎣ ⎦

0DS GS TV V V> − >

n oxW CLμβ =

VGS

0GS TV V− < ( )GS Tq V V

nkTD stI I e

−=

VT

線形領域

飽和領域

subthreshold領域

ID

log [ID]

VGS

VDS

ID

0 0 VDsat=VGS - VT

線形領域 飽和領域

subthreshold領域

( ) ( )2 12D GS T DSI V V Vβ λ= − +

VT

OFF

2Dsat DV I β=

0.E+00

1.E-04

2.E-04

3.E-04

4.E-04

5.E-04

6.E-04

7.E-04

8.E-04

9.E-04

1.E-03

0 0.5 1 1.5 2 2.5 3

VDS [V]ID

[A

]

32.8

0.E+00

1.E-05

2.E-05

3.E-05

4.E-05

5.E-05

6.E-05

7.E-05

8.E-05

9.E-05

1.E-04

0 0.2 0.4 0.6 0.8 1 1.2

VGS [V]

ID [

A]

1.E-12

1.E-11

1.E-10

1.E-09

1.E-08

1.E-07

1.E-06

1.E-05

1.E-04

0 0.2 0.4 0.6 0.8 1 1.2

VGS [V]

ID [

A]

VDS = 3, 2.5, 2, 1.5, 1, 0.5 [V]

NMOSFET(W/L=2/0.4μm)

2.62.42.221.81.61.41.210.8

VGS [V]

実際の特性

VDEC: CMOS0.35um(ローム株式会社)

NMOSFET 直流特性のまとめ

GS T DSV V V− >

( ) ( )21 12D GS T DS DS DSI V V V V Vβ λ⎡ ⎤= − − +⎢ ⎥⎣ ⎦

0DS GS TV V V> − >

( ) ( )2 12D GS T DSI V V Vβ λ= − +

n oxW CLμβ =

( )

線形領域

飽和領域

理想トランジスタ・モデル

2 22 A S F BS

T fb Fox

qN VV V

Cε φ

φ−

= + +

C ifb M F

E EVq

χ φ −= Φ − − −

VB

VS VG VD

VB

VS

VG

VD

ソース・ドレインの内、電位の低い方をソースと定義する

ソース・ドレインは構造上同じであるが動作上では大きく異なる

P

LW

N N

PMOSFET 直流特性のまとめ

GS T DSV V V− <

( ) ( )21 12D GS T DS DS DSI V V V V Vβ λ⎡ ⎤= − − − −⎢ ⎥⎣ ⎦

0DS GS TV V V< − <

( ) ( )2 12D GS T DSI V V Vβ λ= − − −

p oxW CLμ

β =

( )

線形領域

飽和領域

理想トランジスタ・モデル

2 22 D S F BS

T fb Fox

qN VV V

Cε φ

φ− +

= + −

C ifb M F

E EVq

χ φ −= Φ − − −

VB

VS VG VD

VB

VS

VG

VD

ソース・ドレインの内、電位の高い方をソースと定義する

N

LW

P P

ソース・ドレインは構造上同じであるが動作上では大きく異なる

小信号特性

i tGS gsV v e ω+ゲート・ソース間電圧

一般に直流成分は大文字で、交流成分は小文字で表す

直流成分 交流成分

小信号　： 交流信号の１次までを扱う

i tD dI i e ω+

D Dd gs ds

GS DS

I Ii v vV V∂ ∂

= +∂ ∂

相互コンダクタンス gm 出力コンダクタンス go

ドレイン電流

0.E+00

1.E-04

2.E-04

3.E-04

4.E-04

5.E-04

0 0.5 1 1.5 2 2.5 3

1.0E-06

1.0E-05

1.0E-04

1.0E-03

0 0.5 1 1.5 2 2.5 3

0.E+00

1.E-05

2.E-05

3.E-05

0.E+00 5.E-04 1.E-03

VGS [V]

g o[S

]

VDS =3V

VGS =3V2V

1V

NMOSFET の小信号特性g m

[S]

VDS [V]

飽和領域 ( )( )1 2m GS T DS Dg V V V Iβ λ β≅ − + ≅ o Dg Iλ≅

実際の特性

ソース抵抗速度飽和

NMOSFET(W/L=2/0.4μm)

VDEC: CMOS0.35um(ローム株式会社)

ID [A]

g o[S

]

λ = 0.024

VDS = 3V

m DSg V線形領域 β≅ ( )o GS T DSg V V Vβ≅ − −

レポート（１）

1. (a) ゲートが N+-ploy Si の場合、および P+-polySi 場合について、閾値を基板濃度 NAの関数としてプロットせよ。ただし、ゲート酸化膜の厚さは10nm とし、基板電位は

ソース電位と同じとする。(b) 閾値を0.5Vにするには、 ゲートとして N+-ploy Si 、 P+-polySi のいずれを用い、基

板濃度をいくらにしなければならないか。(c) (b)の条件で、閾値をVSB の関数としてプロットせよ。ただし、VSB は0V~3Vの範囲

にあるものとする。

2. 下の図の回路についてその特性を論ぜよ。

R

0V

VDD

0VVin

Vout

W 2 μm

L 0.4 μm

tox 10 nm

μn 400 cm2/Vs

λ 0.03

VT (VBS =0) 0.5 V

VDD 3 V

R 1 MΩ

Lee De Forest

b. August 26, 1873, Council Bluffs, Iowa, U.S.A.d. June 30, 1961, Hollywood, U.S.A.

1906　３極真空管の発明 de Forest

ENIAC 真空管 ： 18,800 本床面積 ： 100m2 （60畳）重量 ： 30トン(車20台）消費電力 ： 150KW

真空管：フィラメントが切れる

頻繁に真空管を取り替える必要

限界

1946　 初のコンピュータ

リン青銅 ベリリウム銅

金属板

エミッタコレクタ

ベース

ゲルマニウム

1947　 トランジスタの発明Shockley, Bardeen, Brattain

ゲルマニウム片上のトランジスタと他の少数のコンポーネントを接続して構成

1959集積回路の発明　Kilby

1959　プレーナー技術の開発　Noyce

初のマイクロプロセッサ(4004)

初のDRAM(1103)

1971　 初のメモリチップ・マイクロプロッセサ