アルテラの High-Definition MultimediaInterface （HDMI） IPコアのユーザー・

ガイド

Quartus Prime Design Suiteのための更新 16.0

更新情報

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UG-HDMI2016.05.02

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目次

HDMIクイック・リファレンス.......................................................................1-1

HDMI概要.......................................................................................................... 2-1リソースの使用率..................................................................................................................................... 2-5

HDMIの使用開始に際して.............................................................................. 3-1IPコアのインストールとライセンス..................................................................................................3-1IPコアのパラメータとオプションの指定.........................................................................................3-2

HDMIソース...................................................................................................... 4-1ソース機能の説明..................................................................................................................................... 4-1

ソース TMDS/TERC4エンコーダ.............................................................................................4-2ソース・ビデオ・リサンプラ................................................................................................... 4-2Window of Opportunityのジェネレータのソース................................................................ 4-8ソース補助パケット・エンコーダ...........................................................................................4-8ソース補助パケット・ジェネレータ.................................................................................... 4-10ソース補助データパス・マルチプレクサ........................................................................... 4-10ソース補助制御ポート.............................................................................................................. 4-10ソース・オーディオ・エンコーダ.........................................................................................4-15

ソース・パラメータ...............................................................................................................................4-18ソース・インタフェース ...................................................................................................................... 4-20ソース・クロック周期.......................................................................................................................... 4-25

HDMIシンク...................................................................................................... 5-1シンクの機能説明..................................................................................................................................... 5-1

シンク・チャネルのワード・アライメントとデスキュー...............................................5-2シンク TMDS/TERC4デコーダ................................................................................................. 5-3ソース・ビデオ・リサンプラー............................................................................................... 5-4シンク補助デコーダ.....................................................................................................................5-4シンク補助パケット・キャプチャ...........................................................................................5-6シンク補助データ・ポート........................................................................................................5-9シンク・オーディオ・デコーディング ................................................................................5-11

シンク・パラメータ...............................................................................................................................5-15シンク・インタフェース ...................................................................................................................... 5-16

Avalon MM管理インタフェース .............................................................................................5-23

目次-2

Altera Corporation

ステータスおよびコントロール・データ・チャネル・インタフェース .................. 5-23シンク・クロック・ツリー..................................................................................................................5-24

HDMIハードウェアのデモンストレーション...............................................6-1ハードウェア・デモンストレーション・コンポーネント...........................................................6-1

Arria V、Arria V GZおよび Stratix Vデバイスのトランシーバ PLL..............................6-5トランシーバ・ネイティブ PHY (RX)—Arria 10デバイス.............................................6-10アルテラと AMPP パートナが提供している IPコア....................................................... 6-14アルテラの PLL Reconfig IPコア.............................................................................................6-16Multirate Reconfig Controller (RX)............................................................................................ 6-17オーバーサンプラ（RX）.........................................................................................................6-18DCFIFO...........................................................................................................................................6-19シンク・ディスプレイ・データ・チャネル（DDC）＆ステータスおよび制御データ・チャネル（SCDC）.................................................................................................. 6-19

トランシーバ・リコンフィギュレーション・コントローラ........................................ 6-20VIPバイパスやオーディオ、補助および InfoFrameバッファ......................................6-20トランシーバ・ネイティブ PHY（TX）— Arria Vおとび Stratix Vデバイス......... 6-20トランシーバ・ネイティブ PHY（RX）— Arria 10デバイス....................................... 6-23トランシーバ PHYのリセット・コントローラ.................................................................6-25トランシーバ PHY IPコア....................................................................................................... 6-25オーバーサンプラ（TX）.........................................................................................................6-28クロック・イネーブル・ジェネレータ................................................................................6-28Qsysシステム ............................................................................................................................... 6-28

HDMIハードウェア・デモンストレーションの要件..................................................................6-31デモ・チュートリアル.......................................................................................................................... 6-32

ハードウェアの設定...................................................................................................................6-33デザイン・ファイルのダウンロード.................................................................................... 6-33デザインの構築とコンパイル................................................................................................. 6-33結果の確認.................................................................................................................................... 6-34

HDMIシミュレーションの例.......................................................................... 7-1シミュレーション実習.............................................................................................................................7-2

HDMI IPコアのユーザー・ガイドのアーカイブ..........................................A-1

エンベデッド・マルチプライヤ・ユーザー・ガイド改訂履歴................... B-1

目次-3

Altera Corporation

HDMIクイック・リファレンス 12016.05.02

UG-HDMI 更新情報 フィードバック

アルテラ高品位マルチメディアインタフェース（HDMI）IPコアは、次世代ビデオ・ディスプレイ・インタフェース技術のためのサポートを提供します。

情報 説明

リリース情報バージョン 16.0

リリース 1 2016年 5月製品コード IP-HDMI

© 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words and logosare trademarks of Intel Corporation in the US and/or other countries. Other marks and brands may be claimed as the property of others. Intel warrantsperformance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to makechanges to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of anyinformation, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version ofdevice specifications before relying on any published information and before placing orders for products or services.

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情報 説明

IPコアのインタフェース

コアの特長 • High-Definition Multimedia Interfaceは（HDMI）仕様バージョン 1.4および 2.0に準拠

• 単一のデバイスのトランシーバのクワッド上の送信機と受信機をサポート

• 594 MHzの最大ピクセル周波数をサポート• RGBと YCbCrの 444、422、および 420色モードをサポート

• 標準データイネーブル H-SYNC、V-SYNC、RGBビデオフォーマット、および YCbCrのビデオフォーマットを受け付け

• 2チャネルおよび 8チャネルのオーディオをサポート

• クロック当たりの 1、2、または 4シンボルをサポート

• カラー当たりの 8、10、12、または 16ビット（bpc）をサポート

• Digital Visual Interface （DVI）をサポート

一般的な用途 • PCとモニタ内のインタフェース• PCとモニタやプロジェクタ間のインタフェース、また PCとテレビの間のインタフェース、またDVDプレーヤーや TVディスプレイなどのデバイス間のインタフェースを含む外部ディスプレイ接続

デバイス・ファミリ Arria® 10、Arria V、および Stratix V FPGAデバイスをサポート

デザイン・ツール • IPデザインのインスタンス化およびコンパイルするための Quartus® Primeソフトウェア

• 　タイミング解析のための Quartus Primeソフトウェアでの TimeQuest Timing Analyzer

• デザイン・シミュレーションのためのModelSim-Altera/SEソフトウェア

関連情報8-1ページの HDMI IPコアのユーザー・ガイドのアーカイブHDMI IPコアの以前のバージョンのユーザー・ガイドのリストを提供します。

1-2 HDMIクイック・リファレンスUG-HDMI

2016.05.02

Altera Corporation HDMIクイック・リファレンス

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HDMI概要 22016.05.02

UG-HDMI 更新情報 フィードバック

アルテラの High-Definition Multimedia Interface（HDMI）IPコアは、次世代ビデオ・ディスプレイ・インタフェース技術のためのサポートを提供します。HDMI規格は、内部と外部の両方の接続で使用するためのデジタル通信インタフェースを指定します。• 内部接続—PCとモニタ内のインタフェース• 外部ディスプレイ接続—PCとモニタやプロジェクタとの間のインタフェース、PCとテレビの間のインタフェース、または DVDプレーヤーとテレビ・ディスプレイなどのデバイスの間のインタフェース。

HDMIのシステム・アーキテクチャは、シンクとソースで構成されています。デバイスは、1つまたは複数の HDMI入力と出力を有してもよいです。HDMIケーブルとコネクタは、遷移最短差動信号方式（TMDS）データとクロック・チャネルを構成する 4つの差動ペアを運びます。ビデオ、オーディオ、および補助データを運ぶためにこれらのチャネルを使用することができます。また、HDMIでは、Video Electronics Standards Association（VESA）Display Data Channel（DDC）と Status and Control Data Channel（SCDC）があります。 DDCは、単一のソースと単一シンクの間の状態を構成と交換します。ソースは、シンクのコンフィギュレーションや能力を発見するために、シンクの Enhanced Extended Display Identification Data（E-EDID）を読み出すために DDCを使用しています。 SCDCは、シンクのリード要求をサポートしています。オプションの Consumer Electronics Control（CEC）プロトコルは、お使いの環境でさまざまなオーディオ・ビジュアル製品間のハイレベルの制御機能を提供します。オプションの HDMI Ethernet and Audio Return Channel（HEAC）は、TMDSの反対方向に接続されたデバイスとオーディオ・リターン・チャネル間のネットワーク・イーサネット互換性のあるデータを提供します。 HEACは、信号伝送のためのホットプラグ検出（HPD）ラインを使用しています。

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図 2-1: Altera HDMIのブロック図

下の図は、アルテラの HDMI IPコア内のブロックを示しています。

HDMITransmitter

HDMIReceiver

TDMS Channel 0

HDMI IP Core

TDMS Channel 1

TDMS Channel 2

TDMS Clock Channel

Video

Audio

Control/Status

Video

Audio

Control/Status

Detect

CEC

HEAC

EDID ROM

CEC

HEAC

CEC Line

Utility Line

HPD Line

Display Data Channel (DDC)

Status and Control Data Channel (SCDC)

High/Low

TMDS符号化に基づいて、HDMIプロトコルは、ソースとシンク・デバイスとの間のオーディオとビデオの両方のデータの伝送を可能にします。HDMIインタフェースは、単一のクロック・チャネルを伴う 3つのカラー・チャネルで構成されています。個々の RGBカラーと補助データの両方を転送するために、各色のラインを使用することができます。受信機は、3つの TMDSデータ・チャネル上のデータ回復のための周波数基準としての TMDSクロックを使用します。このクロックは通常、ビデオのピクセル・レートで動作します。TMDS符号化は、8ビットから 10ビットのアルゴリズムに基づいています。このプロトコルは、シンク・デバイスがデータ・ストリームに確実にロックすることができるように、データ・チャネル送信を最小化し、まだ十分な帯域幅を維持することを試みます。

2-2 HDMI概要UG-HDMI

2016.05.02

Altera Corporation HDMI概要

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図 2-2: HDMIビデオのストリーム・データ

Active Video

Data

Islan

dPr

eam

ble

Activ

eAu

x/Au

dio

Video

Prea

mble Active Video

VideoGuardBand

VideoGuardBand

Data IslandGuardBand

vid_de

aux_de

Video Guard BandCase (TMDS Channel Number):0:q_out[9:0] = 10’b1011001100;1:q_out[9:0] = 10’b0100110011;2:q_out[9:0] = 10’b1011001100;endcase

Video Preamble{c3, c2, c1, c0} = 4’b0001

Data Island Guard BandCase (TMDS Channel Number):0:q_out[9:0] = 10’bxxxxxxxxxx;1:q_out[9:0] = 10’b0100110011;2:q_out[9:0] = 10’b0100110011;endcase

Data Island Preamble{c3, c2, c1, c0} = 4’b0101

上の図は、2つのデータ・ストリームを示しています。• 緑のデータ・ストリーム—カラー・データを搬送する• 濃紺のデータ・ストリーム—補助データを転送する

表 2-1: ビデオ・データおよび補助データ

以下の表は、映像データおよび補助データの関数を記述しています。データ 説明

ビデオ・データ • ビデオ・ピクセルのパックされた表現は、ソース・ピクセル・クロックでクロックされます。

• 10ビットのアルゴリズムに TMDS 8ビットを使用してエンコードされます。

UG-HDMI2016.05.02 HDMI概要 2-3

HDMI概要 Altera Corporation

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データ 説明

補助データ • 補助データ・パケットの範囲とオーディオ・データを一緒転送します。• シンク・デバイスはビデオ・データおよびオーディオ・データを正しく再構成するために補助データ・パケットを使用します。

• TMDS Error Reduction Coding 4ビット（TERC4）符号化アルゴリズムを使用してエンコードされます。

各データ・ストリームの部分は、ガードバンドとプレアンブルが先行します。ガードバンドとプレアンブルは、受信したデータ・ストリームとの正確な同期を可能にします。以下の図に、クロック当たり 1、2、4シンボルのビデオ・データ、ビデオ・データ有効、ビデオH-SYNC、ビデオ V-SYNC示します。

図 2-3: ビデオ・データ、ビデオ・データ有効、ビデオ H-SYNC、ビデオ V-SYNC—クロック当たり 1シンボル

D0 D1 D2 D3 D4 D5 D6 D7

E0 E1 E2 E3 E4 E5 E6 E7

H0 H1 H2 H3 H4 H5 H6 H7

V0 V1 V2 V3 V4 V5 V6 V7

vid_clk

vid_data[47:0]

vid_de[0]

vid_hsync[0]

vid_vsync[0]

One Symbol per Clock

図 2-4: ビデオ・データ、ビデオ・データ有効、ビデオ H-SYNC、ビデオ V-SYNC—クロック当たり 2シンボル

vid_clk

vid_data[95:0]

vid_de[1:0]

vid_hsync[1:0]

vid_vsync[1:0]

Two Symbols per Clock

V1V0

V3V2

V5V4

V7V6

H1H0

H3H2

H5H4

H7H6

E1E0

E3E2

E5E4

E7E6

D1D0

D3D2

D5D4

D7D6

2-4 HDMI概要UG-HDMI

2016.05.02

Altera Corporation HDMI概要

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図 2-5: ビデオ・データ、ビデオ・データ有効、ビデオ H-SYNC、ビデオ V-SYNC—クロック当たり 4シンボル

vid_clk

vid_data[191:0]

vid_de[3:0]

vid_hsync[3:0]

vid_vsync[3:0]

Four Symbols per Clock

V3V2V1V0

V7V6V5V4

H3H2H1H0

H7H6H5H4

E3E2E1E0

E7E6E5E4

D3D2D1D0

D7D6D5D4

リソースの使用率リソースの使用率データは、HDMI IPコアデバイスの標準的な性能を示しています。

表 2-2: HDMIデータ・レート

テーブルには、クロックあたり 1、2、および 4シンボルの HDMIコア構成の最大データ・レートを示しています。

デバイス最大データ・レート（Mbps）

クロックあたり 1シンボル クロックあたり 2シンボル

クロックあたり 4シンボル

Arria 10 サポートされていない5,940

（例えば: 4Kp60 8bpc） サポートされていない

Arria V GX1,875

（例えば: 1080p60 10bpc）3,276.8

（例えば: 4Kp30 8bpc）5,940

（例えば: 4Kp60 8bpc）

UG-HDMI2016.05.02 リソースの使用率 2-5

HDMI概要 Altera Corporation

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デバイス最大データ・レート（Mbps）

クロックあたり 1シンボル クロックあたり 2シンボル

クロックあたり 4シンボル

Stratix V5,800

（例えば: 4Kp30 12bpc）5,940

（例えば: 4Kp60 8bpc） サポートされていない

表 2-3: 各ビデオ・マットのためにサポートされている色深度

ビデオ・フォーマット

色深度

8 10 12 16

RGB サポートされる サポートされる サポートされる サポートされるRCLK [0, 4, 4,4] サポートされる サポートされる サポートされる サポートされる

RCLK [0, 4, 2,2]

サポートされていない

サポートされていない サポートされる サポートされていない

RCLK [0, 4, 2,0] サポートされる サポートされる サポートされる サポートされる

表 2-4: HDMIリソースの使用率

テーブルに、Arria 10、Arria V GX、および Stratix Vデバイスをターゲットとする HDMI IPコアのパフォーマン・スデータを示しています。

デバイス’クロックごとのシンボル

入力/出力 ALM数ロジック・レジスタ メモリ

プライマリ セカンダリ ビット M10KまたはM20K

Arria 102 RX 2,987 3,647 836 39,296 15

2 TX 3,609 4,726 1,394 12,572 14

Arria V GX

1 RX 1,870 3,351 467 36,608 13

1 TX 2,038 4,060 433 10,998 11

2 RX 2,431 4,053 495 39,296 15

2 TX 2,815 5,588 560 12,572 14

4 RX 3,822 5,779 630 44,672 22

4 TX 4,782 8,709 793 15,720 20

Stratix V

1 RX 1,845 3,339 394 36,608 13

1 TX 2,032 4,098 391 10,998 11

2 RX 2,454 4,022 439 39,296 15

2 TX 2,827 5,705 476 12,572 14

2-6 リソースの使用率UG-HDMI

2016.05.02

Altera Corporation HDMI概要

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HDMIの使用開始に際して 32016.05.02

UG-HDMI 更新情報 フィードバック

この章では、HDMI IPコアを迅速に開始するように、アルテラの IPコアのデザイン・フローの概要を説明します。アルテラの IPライブラリは、 Quartus Primeのインストール・プロセスの一部としてインストールされます。ライブラリからいずれかのアルテラの IPコアを選択し、パラメータ化することができます。アルテラでは、多種多様なアプリケーションをサポートして、IPコアをカスタマイズできる統合パラメータ・エディタを提供します。パラメータ値およびオプションのポートの選択の設定により、パラメータ・エディタを案内します。関連情報• アルテラ IPコアについてすべてのアルテラ IPコアについて、パラメータ化、アップグレード、IPのシミュレーションといった基本的な情報を提供します。

• Creating Version-Independent IP and Qsys Simulation Scriptsソフトウェアあるいは IPのバージョンのアップグレードのためのマニュアルでの更新を必要としないシミュレーション・スクリプトの作成について詳しい情報を提供します。

• Project Management Best Practicesプロジェクトおよび IPファイルの効果的な管理および移植性のためのガイドラインを提供します。

IPコアのインストールとライセンスQuartus Primeソフトウェアは、アルテラの IPライブラリが含まれています。ライブラリは、追加ライセンスなしで本番使用のための多くの有用な IPコア機能を提供します。機能および性能に満足するまで、シミュレーションとハードウェアにおいて IPコアを評価できます。HDMI IPコアは、MegaCore IPライブラリの一部であり、 Quartus Primeソフトウェアとともに配布されます。また、アルテラのウェブサイト（www.altera.co.jp）からダウンロードすることもできます。

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図 3-1: HDMIのインストール・パス

Installation directory

ip - Contains the Altera IP Library

altera - Contains the Altera IP Library source code

altera_hdmi - Contains the HDMI IP core files

注意: Windowsのデフォルトの IPインストール・ディレクトリ： <drive>:\altera\ <versionnumber>; Linuxの場合：<home directory> /altera/ <version number>.

HDMI IPコアのライセンスを購入してから、アルテラ ・ウェブサイト （www.altera.com/licensing） でライセンス・ファイル を要求して、使用するコンピュータにインストールできます。ライセンス・ファイルを要求すると、アルテラから電子メールで license.dat fileファイルが送信されます。インターネットをご利用いただけないお客様は、アルテラの販売代理店にお問い合わせください。関連情報• アルテラのライセンス・サポート• 「Altera Software Installation and Licensing」マニュアル

IPコアのパラメータとオプションの指定IPコアのパラメータおよびオプションを指定するには、次の手順を実行します。1. Fileメニューから New Project Wizardを選択して、Quartus IIプロジェクトを作成します。2. Toolsメニューで、Tools > IP Catalogをクリックします。3. Installed IPの Library > Interface > Protocols > Audio&Video > HDMIをダブル・クリックします。パラメータ・エディタが表示されます。

4. カスタム IPバリエーションのトップ・レベル名を指定します。この名前が、プロジェクトのIPコア・バリエーション・ファイルを特定する名前になります。メッセージが表示された場合には、ターゲット・アルテラ・デバイス・ファミリと出力ファイルの HDLプリファレンスも指定します。OKをクリックします。

5. HDMIパラメータ・エディタのパラメータとオプションを指定します。• 必要に応じてプリセット・パラメータ値を選択します。プリセットは、提供されている特定のアプリケーションのすべての初期パラメータ値を指定します。

• IPコアの機能、ポートの構成、およびデバイス固有の機能を定義するパラメータを指定します。

• タイミング・ネットリスト、シミュレーション・モデル、テストベンチ、またはデザイン例の生成のオプションを指定します（該当する場合）。

• 他の EDAツールで IPコア・ファイルを処理するオプションを指定します。

3-2 IPコアのパラメータとオプションの指定UG-HDMI

2016.05.02

Altera Corporation HDMIの使用開始に際して

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6. IPコアおよびシミュレーション・モデルなどのサポートファイルを生成するには Generateをクリックします。

7. ファイルの生成が完了すると、Closeをクリックします。8. Finishをクリックします。9. Quartus Primeプロジェクトで HDMI IPコアのインスタンスを生成した場合、現在のプロジェクトに Quartus Prime IP File (.qip)と Quartus Prime Simulation IP File

(.sip)を追加するように求められます。

UG-HDMI2016.05.02 IPコアのパラメータとオプションの指定 3-3

HDMIの使用開始に際して Altera Corporation

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HDMIソース 42016.05.02

UG-HDMI 更新情報 フィードバック

ソース機能の説明HDMIソース・コアは、10ビット、20ビット、または 40ビットのパラレル・データ路を介してTransceiver Native PHY への直接接続を提供します。

図 4-1: HDMIソース信号フロー図

以下の図は、HDMIのソース信号のフローを示しています。図は、コア内で使用される各種のクロック・ドメインを示しています。

TMDS Data

audio_clkvid_clkls_clk

Clock Domains

TMDS/TERC4Encoder

WOPGenerator

VideoResampler

AuxiliaryPacket Encoder

Auxiliary PacketGenerator

Auxiliary PacketGenerator

Auxiliary PacketGenerator

CC

DefaultGCP

Default AVInfoframe

Default VSIInfoframe

Auxiliary PacketGenerator

mode

vid_clk

VideoInput

Override GCP

OverrideAV

OverrideVSI

AuxiliaryData Port

AudioEncoder

Audio Port

1

aux_de

color-depth

pp

V-SYNC

Video Data Port

Auxiliary ControlPort

Multiplexer

Multiplexer

ソース・コアは、3色チャネルおよびクロック・チャネルに対応した 4つの 10ビット、20ビットまたは 40ビットのパラレル・データパスを提供します。

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ソース・コアは、ビデオ、オーディオ、および補助チャネルデータ・ストリームを受け付けます。コアは、典型的に高速トランシーバ・パラレル・データ入力に接続することになる TMDS/TERC4符号化されたデータ・ストリームを生成します。コアへの中心は TMDS/TERC4エンコーダです。エンコーダは、ビデオまたは補助データのいずれかを処理します。

ソース TMDS/TERC4エンコーダソース TMDS/TERC4エンコーダは、HDMI Specification Ver.2.0で定義されている 8ビット～10ビットおよび 4ビット～10ビットのアルゴリズムを実装しています。各チャネルには、独自のエンコーダを持っています。エンコーダは、クロック毎に 1、2、または 4つのシンボルでシンボル・データを処理します。エンコーダは、クロック毎に 2または 4のシンボルで動作する場合、クロック毎に 2つまたは 4つの符号化されたシンボルの形で出力を生成します。また、TMDS/TERC4エンコーダは、 mode入力信号をディアサートする際のデジタル・ビジュアル・インタフェース（DVI）シグナリングを生成します。 DVIシグナリングはデータおよびビデオ・アイランドと TERC4補助データが存在しない場合を除いて、HDMIシグナリングと同じです。

ソース・ビデオ・リサンプラコアは、現在のカラー深さに基づいて、ビデオ・データをリサンプリングします。ビデオ・リサンプラは、ギアボックスとデュアル・クロック FIFO（DCFIFO）で構成されています。

図 4-2: ソース・ビデオ・リサンプラの信号フロー・ダイアグラム

以下の図は、ビデオ・リサンプラのコンポーネントおよびこれらのコンポーネントの間の信号フローを示します。

1

vid_clk

DCFIFO

ls_clk

data

wr

wrclk

q

rd

rdclk

de

H-SYNCV-SYNC

b[15:0]

r[15:0]g[15:0]

b[7:0]

r[7:0]g[7:0]

PhaseCounter

Gearbox

H-SYNCV-SYNCde

Resampled

packing-phase (pp)

bits per pixel (bpp)

リサンプリングは、HDMI Specification Ver.1.4bに記載されている推奨位相符号化方式に準拠しています。

4-2 ソース TMDS/TERC4エンコーダUG-HDMI

2016.05.02

Altera Corporation HDMIソース

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• 位相カウンタは、最後のアクティブ・ラインの最後のピクセルの最後の packing-phase（pp）をレジスタする必要があります。

• リサンプラは、同期をパックするための General Control Packet（GCP）で取り付けられたシンク・デバイスに pp値を送信します。

図 4-3: RGB 4:4:4　関連する TMDSチャネルにマッピングする

ビデオの所与されるラインの最初のピクセルの R、G、および Bコンポーネントは Guard Band文字次のビデオ・データ区間の最初のピクセルに転送されます。

Pixel 0 Pixel 1 Pixel 2 Pixel 3 Pixel 04

B0 B1 B2 B3 B4

TMDSChannel

0

1

2

G0 G1 G2 G3 G4

R0 R1 R2 R3 R4

...

...

...

...

図 4-4: YCbCr 4:4:4　関連する TMDSチャネルにマッピングする

Pixel 0 Pixel 1 Pixel 2 Pixel 3 Pixel 04

Cb0 Cb1 Cb2 Cb3 Cb4

TMDSChannel

0

1

2

Y0 Y1 Y2 Y3 Y4

Cr0 Cr1 Cr2 Cr3 Cr4

...

...

...

...

図 4-5: ソース・ピクセル・データ入力フォーマットの RGB/YCbCr 4:4:4

下の図は、RGB色空間のピクセル・ビット・フィールドのマッピングを示しています。

47 32 31 16 15 0 vid_data[47:0]

24 bpp RGB/YCbCr 4:4:4 (8 bpc)

30 bpp RGB/YCbCr 4:4:4 (10 bpc)

36 bpp RGB/YCbCr 4:4:4 (12 bpc)

48 bpp RGB/YCbCr 4:4:4 (16 bpc)

UG-HDMI2016.05.02 ソース・ビデオ・リサンプラ 4-3

HDMIソース Altera Corporation

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図 4-6: YCbCr 4:2:2　関連する TMDSチャネルにマッピングする

Y0 / Cb0 Y1 / Cr0 Y2 / Cb2 Y3 / Cr2 Y4 / Cb4

TMDSChannel

0

1

2

Y0 bits 3 - 0 Y1 bits 3 - 0 Y2 bits 3 - 0 Y3 bits 3 - 0 Y4 bits 3 - 0

...

...Cb0 bits 3 - 0 Cr0 bits 3 - 0 Cb2 bits 3 - 0 Cr2 bits 3 - 0 Cb4 bits 3 - 0 ...

Y0 bits 11 - 4 Y1 bits 11 - 4 Y2 bits 11 - 4 Y3 bits 11 - 4 Y4 bits 11 - 4 ...

Bits 3 - 0

Bits 7 - 4

Bits 7 - 0

Cb0 bits 11 - 4 Cr0 bits 11 - 4 Cb2 bits 11 - 4 Cr2 bits 11 - 4 Cb4 bits 11 - 4 ...Bits 7 - 0

Yサンプルの順上位 8ビットは、チャネル 1の 8ビットにマッピングされ、下位 4ビットが下位にチャネル 0の 4ビットをマッピングされます。ビデオ・データ期間内に送信された最初のピクセルは、次の 3つのコンポーネントの Y0、Cb0と Cr0が含まれています。 Cr0が第 2のピクセル期間中に送信される間、Y0と Cb0コンポーネントは第 1のピクセル期間中に送信されます。この第 2のピクセルの期間は、第 2のピクセルのY1用の唯一のコンポーネントが含まれています。この方法では、リンクはすべての 2つのピクセルに対して 1つの Cbサンプル毎に、また 2つのピクセルに対して 1つの Crサンプルを運びます。これら 2つのコンポーネント（Cbと Cr）はリンク上で同じ信号パス上に多重化されます。

図 4-7: ソース・ピクセル・データ入力フォーマットの YCbCr 4:2:2—12 bpc

47 40 31 24 15 8 0

Cb/Cr[11:4] Y[11:4]

Cb/Cr[3:0] Y[3:0]

4:2:2のデータは、ピクセルあたり 2つのコンポーネントのみを必要とします。従って、各コンポーネントは、より多くのビットが割り当てられます。使用可能な 24ビットは、Yコンポーネントと Cコンポーネントのためにそれぞれ 12ビットに分割されています。

4-4 ソース・ビデオ・リサンプラUG-HDMI

2016.05.02

Altera Corporation HDMIソース

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図 4-8: YCbCr 4:2:0　関連する TMDSチャネルにマッピングする

Pixel 00Pixel 01

Cb00 Cb02 Cb04 Cb06 Cb08

TMDSChannel

0

1

2

Y00 Y02 Y04 Y06 Y08

Y01 Y03 Y05 Y07 Y09

...

...

...

...

Pixel 02Pixel 03

Pixel 04Pixel 05

Pixel 06Pixel 07

Pixel 08Pixel 09

Line 0

Pixel 10Pixel 11

Cr00 Cr02 Cr04 Cr06 Cr08

TMDSChannel

0

1

2

Y10 Y12 Y14 Y16 Y18

Y11 Y13 Y15 Y17 Y19

...

...

...

...

Pixel 12Pixel 13

Pixel 14Pixel 15

Pixel 16Pixel 17

Pixel 18Pixel 09

Line 1

2水平の連続する 8ビットの Yコンポーネントは、この順序で、TMDSチャネル 1および 2で送信されます。 8ビットの Cbまたは Crコンポーネントは、ライン毎に TMDSチャネル 0に交互に送信されます。

マッピング・フォーマット

次の図は、異なるフォーマットのマッピングを示しています。

UG-HDMI2016.05.02 マッピング・フォーマット 4-5

HDMIソース Altera Corporation

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図 4-9: 1つの 24ビット YCbCr 4:4:4ピクセルにコンポーネント毎の YCbCr 4:2:0の 2つの 8ビットのマッピング（ディープ・カラー・パッキングの前）

Channel 0

Channel 1

Channel 2

Channel 0

Channel 1

Channel 2

Channel 0

Channel 1

Channel 2

Channel 0

Channel 1

Channel 2

Cb00[7:0]

Y00[7:0]

Y01[7:0]

Cr00[7:0]

Y10[7:0]

Y11[7:0]

Cb20[7:0]

Y20[7:0]

Y21[7:0]

Cr20[7:0]

Y30[7:0]

Y31[7:0]

Cb[7:0]

Y[7:0]

Cr[7:0]

Cb[7:0]

Y[7:0]

Cr[7:0]

Cb[7:0]

Y[7:0]

Cr[7:0]

Cb[7:0]

Y[7:0]

Cr[7:0]

Cb02[7:0]

Y02[7:0]

Y03[7:0]

Cr02[7:0]

Y12[7:0]

Y13[7:0]

Cb22[7:0]

Y22[7:0]

Y23[7:0]

Cr22[7:0]

Y32[7:0]

Y33[7:0]

Cb04[7:0]

Y04[7:0]

Y05[7:0]

Cr04[7:0]

Y14[7:0]

Y15[7:0]

Cb24[7:0]

Y24[7:0]

Y25[7:0]

Cr24[7:0]

Y34[7:0]

Y35[7:0]

Cb06[7:0]

Y06[7:0]

Y07[7:0]

Cr06[7:0]

Y16[7:0]

Y17[7:0]

Cb26[7:0]

Y26[7:0]

Y27[7:0]

Cr26[7:0]

Y36[7:0]

Y37[7:0]

EquivalentYCbCr 4:4:4 Pixel

YCbCr 4:2:0Pixel 0/1

YCbCr 4:2:0Pixel 2/3

YCbCr 4:2:0Pixel 4/5

YCbCr 4:2:0Pixel 6/7

Line 0

Line 1

Line 2

Line 3

First 8 YCbCr 4:2:0 Pixels on Each Line

図 4-10: 1つの 30ビット YCbCr 4:4:4ピクセルにコンポーネント毎の YCbCr 4:2:0の 2つの 10ビットのマッピング（ディープ・カラー・パッキングの前）

Channel 0

Channel 1

Channel 2

Channel 0

Channel 1

Channel 2

Channel 0

Channel 1

Channel 2

Channel 0

Channel 1

Channel 2

Cb00[9:0]

Y00[9:0]

Y01[9:0]

Cr00[9:0]

Y10[9:0]

Y11[9:0]

Cb20[9:0]

Y20[9:0]

Y21[9:0]

Cr20[9:0]

Y30[9:0]

Y31[9:0]

Cb[9:0]

Y[9:0]

Cr[9:0]

Cb[9:0]

Y[9:0]

Cr[9:0]

Cb[9:0]

Y[9:0]

Cr[9:0]

Cb[9:0]

Y[9:0]

Cr[9:0]

Cb02[9:0]

Y02[9:0]

Y03[9:0]

Cr02[9:0]

Y12[9:0]

Y13[9:0]

Cb22[9:0]

Y22[9:0]

Y23[9:0]

Cr22[9:0]

Y32[9:0]

Y33[9:0]

Cb04[9:0]

Y04[9:0]

Y05[9:0]

Cr04[9:0]

Y14[9:0]

Y15[9:0]

Cb24[9:0]

Y24[9:0]

Y25[9:0]

Cr24[9:0]

Y34[9:0]

Y35[9:0]

Cb06[9:0]

Y06[9:0]

Y07[9:0]

Cr06[9:0]

Y16[9:0]

Y17[9:0]

Cb26[9:0]

Y26[9:0]

Y27[9:0]

Cr26[9:0]

Y36[9:0]

Y37[9:0]

EquivalentYCbCr 4:4:4 Pixel

YCbCr 4:2:0Pixel 0/1

YCbCr 4:2:0Pixel 2/3

YCbCr 4:2:0Pixel 4/5

YCbCr 4:2:0Pixel 6/7

Line 0

Line 1

Line 2

Line 3

First 10 YCbCr 4:2:0 Pixels on Each Line

4-6 マッピング・フォーマットUG-HDMI

2016.05.02

Altera Corporation HDMIソース

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図 4-11: 1つの 36ビット YCbCr 4:4:4ピクセルにコンポーネント毎の YCbCr 4:2:0の 2つの 12ビットのマッピング（ディープ・カラー・パッキングの前）　

Channel 0

Channel 1

Channel 2

Channel 0

Channel 1

Channel 2

Channel 0

Channel 1

Channel 2

Channel 0

Channel 1

Channel 2

Cb00[11:0]

Y00[11:0]

Y01[11:0]

Cr00[11:0]

Y10[11:0]

Y11[11:0]

Cb20[11:0]

Y20[11:0]

Y21[11:0]

Cr20[11:0]

Y30[11:0]

Y31[11:0]

Cb[11:0]

Y[11:0]

Cr[11:0]

Cb[11:0]

Y[11:0]

Cr[11:0]

Cb[11:0]

Y[11:0]

Cr[11:0]

Cb[11:0]

Y[11:0]

Cr[11:0]

Cb02[11:0]

Y02[11:0]

Y03[11:0]

Cr02[11:0]

Y12[11:0]

Y13[11:0]

Cb22[11:0]

Y22[11:0]

Y23[11:0]

Cr22[11:0]

Y32[11:0]

Y33[11:0]

Cb04[11:0]

Y04[11:0]

Y05[11:0]

Cr04[11:0]

Y14[11:0]

Y15[11:0]

Cb24[11:0]

Y24[11:0]

Y25[11:0]

Cr24[11:0]

Y34[11:0]

Y35[11:0]

Cb06[11:0]

Y06[11:0]

Y07[11:0]

Cr06[11:0]

Y16[11:0]

Y17[11:0]

Cb26[11:0]

Y26[11:0]

Y27[11:0]

Cr26[11:0]

Y36[11:0]

Y37[11:0]

EquivalentYCbCr 4:4:4 Pixel

YCbCr 4:2:0Pixel 0/1

YCbCr 4:2:0Pixel 2/3

YCbCr 4:2:0Pixel 4/5

YCbCr 4:2:0Pixel 6/7

Line 0

Line 1

Line 2

Line 3

First 12 YCbCr 4:2:0 Pixels on Each Line

図 4-12: 1つの 48ビット YCbCr 4:4:4ピクセルにコンポーネント毎の YCbCr 4:2:0の 2つの 16ビットのマッピング（ディープ・カラー・パッキングの前）　

Channel 0

Channel 1

Channel 2

Channel 0

Channel 1

Channel 2

Channel 0

Channel 1

Channel 2

Channel 0

Channel 1

Channel 2

Cb00[15:0]

Y00[15:0]

Y01[15:0]

Cr00[15:0]

Y10[15:0]

Y11[15:0]

Cb20[15:0]

Y20[15:0]

Y21[15:0]

Cr20[15:0]

Y30[15:0]

Y31[15:0]

Cb[15:0]

Y[15:0]

Cr[15:0]

Cb[15:0]

Y[15:0]

Cr[15:0]

Cb[15:0]

Y[15:0]

Cr[15:0]

Cb[15:0]

Y[15:0]

Cr[15:0]

Cb02[15:0]

Y02[15:0]

Y03[15:0]

Cr02[15:0]

Y12[15:0]

Y13[15:0]

Cb22[15:0]

Y22[15:0]

Y23[15:0]

Cr22[15:0]

Y32[15:0]

Y33[15:0]

Cb04[15:0]

Y04[15:0]

Y05[15:0]

Cr04[15:0]

Y14[15:0]

Y15[15:0]

Cb24[15:0]

Y24[15:0]

Y25[15:0]

Cr24[15:0]

Y34[15:0]

Y35[15:0]

Cb06[15:0]

Y06[15:0]

Y07[15:0]

Cr06[15:0]

Y16[15:0]

Y17[15:0]

Cb26[15:0]

Y26[15:0]

Y27[15:0]

Cr26[15:0]

Y36[15:0]

Y37[15:0]

EquivalentYCbCr 4:4:4 Pixel

YCbCr 4:2:0Pixel 0/1

YCbCr 4:2:0Pixel 2/3

YCbCr 4:2:0Pixel 4/5

YCbCr 4:2:0Pixel 6/7

Line 0

Line 1

Line 2

Line 3

First 16 YCbCr 4:2:0 Pixels on Each Line

UG-HDMI2016.05.02 マッピング・フォーマット 4-7

HDMIソース Altera Corporation

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Window of OpportunityのジェネレータのソースWindow of Opportunity（WOP）のジェネレータのソースは、ブランキング領域内に有効なデータ・アイランドを作成します。アクティブ・ライン領域の間に、WOPのジェネレータは先頭の領域が 8プリアンブル・シンボルを含む少なくとも 12の期間シンボルを保持するために作成されます。ジェネレータは、2つのデータ・アイランドトレーリングガード・バンドのシンボルを保持するためにトレーリングの領域を作成します（少なくとも 8プリアンブル・シンボルとガード・バンドのシンボルをリードする 2つのビデオを含む 12のコントロール周期のシンボル）。垂直ブランキング領域の間に、ソースが連続敵に 18以上の補助パケットを送信することはできません。 WOPのジェネレータは、32シンボル・クロックごとに 18回の補助パケット後のデータ・アイランド出力イネーブル（aux_de）ラインをデアサートします。WOPのジェネレータは、補助パケットサイクルの整数を有します：1シンボル・モードで処理するとは 24クロック、2シンボル・モードで処理するときは 16クロック、また 4シンボル・モードで処理するときは 8クロック。

図 4-13: 典型的なWindow of Opportunity

以下の図は、WOPのジェネレータからの典型的な出力を示しています。

Video Data Enable

V Sync

H Sync

Data Island Output Enable

VerticalBlanking

ActiveVideo

HorizontalBlanking

ActiveVideo

Control Period Data Island Guard Band Video Guard Band Data Island

ソース補助パケット・エンコーダ補助パケットは、ソース補助パケット符号器によって符号化されます。補助パケットは、ラウンド・ロビン・スケジュールの補助パケット・エンコーダに多重化されているソースの数から由来されます。補助パケット・エンコーダは TERC4エンコーダによって必要なチャネルのデータ・フォーマットに標準ストリームに変換します。ソースは、ストリーム・レディ信号を逆方向にWOP信号を伝播します。また、補助パケット・エンコーダは Bose-Chaudhuri-Hocquenghem（BCH）のエラー訂正コードを計算して挿入します。

4-8 Window of OpportunityのジェネレータのソースUG-HDMI

2016.05.02

Altera Corporation HDMIソース

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図 4-14: 補助パケット・エンコーダ入力

以下の図は、72ビットの入力データから補助パケット・エンコーダ入力を示しています。

PB22

PB21

PB15

PB14

PB8

PB7

PB1

PB0

HB0

Phase 0

PB24

PB23

PB17

PB16

PB10

PB9

PB3

PB2

HB1

Phase 1

PB26

PB25

PB19

PB18

PB12

PB11

PB5

PB4

HB2

Phase 2

0

PB27

0

PB20

0

PB13

0

PB6

0

Phase 3

BCH Block 3

BCH Block 2

BCH Block 1

BCH Block 0

Input Data

Byte[8]

Byte[0]

Startofpacket

Endofpacket

Ready

Clock

0 - - 8 - - 16 - - 24Cycle 1 Symbol

0 - - 4 - - 8 - - 12Cycle 2 Symbol

0 - - 2 - - 4 - - 6Cycle 4 Symbol

Phase 0 Phase 1 Phase 2 Phase 3

エンコーダは、データの有効な入力が完了するため、パケットの持続時間の間アサートされたままになることを前提としています。パケットは、常に 24のクロック（1シンボル・モード）、12クロック（2シンボル・モード）、または 6クロック（4-シンボル・モードで）です。それはパケット境界の先頭でスタート・オブ・パケットを検出しない場合、エンコーダは、NULL補助パケットを作成します。有効なパケットが利用可能である場合を除き、このケースでは、NULLパケットのストリームとしてエンコーダの出力を考慮することができます。

UG-HDMI2016.05.02 ソース補助パケット・エンコーダ 4-9

HDMIソース Altera Corporation

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図 4-15: ブランキング期間中に典型的な補助パケット・ストリーム

次の図は、0がヌル・パケットを示すクロック・モードあたり 1シンボルにおける典型的な補助パケット・ストリームを示しています。

wop

0 0 0 0 AVI 0 AI VSI 0 0 0

0 23 47 71

Auxiliary Packet

Clock Cycle

AVI = Auxiliary Video InfoframeAI = Audio Information InfoframeVSI = Vendor Specific Infoframe

.......

Ninth PacketSkipped

ソース補助パケット・ジェネレータソース・コアは、様々な補助パケット・ジェネレータを使用しています。 パケット・ジェネレータは、補助パケット・ストリーム・フォーマットにパケット・フィールド入力を変換します。パケット・ジェネレータは、出力レディ信号から入力レディ信号に背圧を伝播します。パケットが送信されるとき、ジェネレータは、入力有効信号をアサートします。入力有効信号は、ジェネレータがレディー・コマンドが受信すると、確認応答を受信するまでアサートされ続けられます。

ソース補助データパス・マルチプレクサ補助データパス・マルチプレクサは、種々の補助パケット・ジェネレータ用の経路を提供します。種々の補助パケット・ジェネレータは、補助パケット・エンコーダ多重ルーティング・パスを横断します。マルチプレクサは、ラウンド・ロビン・スケジュールを守り、背圧を伝播します。

ソース補助制御ポートユーザー・ロジックを簡素化するために、ソース・コアは、最も一般的な補助制御パケットを送信するポートを制御しています。これらのパケットは、次のとおりです。General Control Packet、Auxiliary Video Information (AVI)InfoFrame、HDMI Vendor Specific InfoFrame (VSI)、および Audio InfoFrame

コアは、補助パケットにデフォルト値を送信します。デフォルト値は、コアは最小限の記述により、HDMI Specification Ver.1.4bに対応したビデオ・データを送信することができます。また、カスタマイズされた入力値を使用してジェネレータを上書きすることができます。入力チェックサムがゼロでないときに、オーバーライド値はデフォルト値を置き換えます。コアは、パケットがフィールドごとに一度送信されることを保証するために、V-SYNC信号のアクティブ・エッジで補助制御パケットを送信します。

4-10 ソース補助パケット・ジェネレータUG-HDMI

2016.05.02

Altera Corporation HDMIソース

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Source General Control Packet

表 4-1: Source General Control Packetの入力フィールド

このテーブルにはソース全般の制御パケットのポートのための制御可能なビット・フィールドを示しています。

ビット・フィールド

名称 コメント

gcp[3:0] 色深度（CD）

CD3 CD2 CD1 CD0 色深度0 0 0 0 色深度が表示されてい

ない0 0 0 1 予約0 0 1 0 予約0 0 1 1 予約0 1 0 0 ピクセルあたり 8 bpc

または 24ビット（bpp）0 1 0 1 10 bpcまたは 30 bpp

0 1 1 0 12 bpcまたは 36 bpp

0 1 1 1 16 bpcまたは 48 bpp

1 1 1 1 予約gcp[4] Set_

AVMUTEHDMI Specification Ver.1.4bを参照してください。

gcp[5] Clear_AVMUTE

HDMI Specification Ver.1.4bを参照してください。

ソース GCP他のすべてのフィールドは、（例えば、ピクセル・パッキング）がコアの内部に自動的に計算されます。上記のソースの GCPポートを介してテーブル内のビット・フィールドの値を指定する必要があります。補助データポートの GCPは常にフィルタリングされます。

Source Auxiliary Video Information (AVI) InfoFrameHDMIコアは、ユーザー・アプリケーションを簡単にするためにキャプチャされる AVI InfoFrameを生成します。

表 4-2: Auxiliary Video Information (AVI) InfoFrame

以下の表は、AVI InfoFrameポート・バンドルのビット・フィールドを示しています。信号バンドルは ls_clkによってクロックされます。

ビット・フィールド 名称 コメント

7:0 Checksum チェックサム

UG-HDMI2016.05.02 Source General Control Packet 4-11

HDMIソース Altera Corporation

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ビット・フィールド 名称 コメント

9:8 S スキャン情報11:10 B バー情報データ有効

12 A0 存在したアクティブの情報14:13 Y RGBまたは YCbCrのインジケータ

15 Reserved リターン 0

19:16 R アクティブ・フォーマットのアスペクトの比

21:20 M ピクチャ・アスペクトの比23:22 C 測色 （例えば: ITU BT.601, BT.709）25:24 tSC 不均一なピクチャ・スケーリング27:26 Q 量子化範囲30:28 EC 拡張測色

31 ITC ITコンテンツ38:32 VIC ビデオ・フォーマットの識別コード

39 Reserved リターン 0

43:40 PR ピクチャの繰り返しファクタ45:44 CN 内容型47:46 YQ YCCの量子化範囲63:48 ETB トップ・バーの端のライン番号79:64 SBB 下のバーの先頭のライン番号95:80 ELB 左のバーの端のピクセル番号

111:96 SRB 右の小節の先頭のピクセル番号

4-12 Source Auxiliary Video Information (AVI) InfoFrameUG-HDMI

2016.05.02

Altera Corporation HDMIソース

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ビット・フィールド 名称 コメント

112 Control InfoFrameパケットを挿入したコアを無効にします。• 1: コアは info_avi[111:0]を挿入されません。

• 補助データ・ポートの AVI InfoFrameパケットが通過します。

• 0：コアは、チェックサム・フィールド（info_avi [7：0]）が非ゼロのときに info_avi[111:0]を挿入します。

• コアは、チェックサム・フィールド（info_avi [7：0]）が非ゼロのときにデフォルト値を送信します。

• コアは、補助データ・ポート上の AVIInfoFrameパケットをフィルタリングします。

Source HDMI Vendor Specific InfoFrame (VSI)コアは、フィールドごとに一度 HDMIベンダー固有のインフォフレームを送信します。

表 4-3: HDMIベンダー固有の InfoFrameビット・フィールド

以下の表は、VSIのためのビット・フィールドを示します。信号束が ls_clkによってクロックされます。

ビット・フィールド 名称 コメント

4:0 Length 49 長さ= Nv

12:5 Checksum チェックサム36:13 IEEE 識別された 24ビットの IEEEのレ

ジストレーション（0×000C03）41:37 Reserved すべての 0

44:42 HDMI_Video_Format HDMIビデオ出力52:45 HDMI_VIC HDMI独自のビデオ・フォーマッ

トの識別コード57:53 Reserved すべての 0

60:58 3D_Ext_Data 3Dの拡張データ

UG-HDMI2016.05.02 Source HDMI Vendor Specific InfoFrame (VSI) 4-13

HDMIソース Altera Corporation

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ビット・フィールド 名称 コメント

61 コントロール InfoFrameパケットを挿入したコアを無効にします。• 1: コアは info_vsi[60:0]を挿入されません。

• 補助データ・ポートの VSIInfoFrameパケットが通過します。

• 0：コアは、チェックサム・フィールド（info_vsi[12：0]）が非ゼロのときに info_vsi60:5]

を挿入します。• コアは、チェックサム・フィールド（info_vsi[12：5]）が非ゼロのときにデフォルト値を送信します。

• コアは、補助データ・ポート上の VSI InfoFrameパケットをフィルタリングします。

注意: ポートへのチェックサム入力がゼロである場合、コアは、各ビット・フィールドはゼロのデフォルト値を使用します。

Source Audio InfoFrame (AI)コアは、フィールドごとに一度オーディオインフォフレームを送信します。

表 4-4: Source Audio InfoFrameのバンドル・ビット・フィールド

以下の表は、信号のビット・フィールドを示します。信号バンドルは ls_clkによってクロックされます。

ビット・フィールド 名称 コメント

7:0 Checksum チェックサム10:8 VCC チャネルのカウンタ11 Reserved リターン 0

15:12 CT オーディオ・フォーマットのタイプ

17:16 SS オーディオ・サンプルあたりのビット

20:18 SF サンプリング周波数

4-14 Source Audio InfoFrame (AI)UG-HDMI

2016.05.02

Altera Corporation HDMIソース

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ビット・フィールド 名称 コメント

23:21 Reserved リターン 0

31:24 CXT オーディオ・ストリームのオーディオ・フォーマットのタイプ

39:32 CA スピーカの位置割当の FL、FR

41:40 LFEPBL LFEプレイバック・レベルの情報の dB

42 Reserved リターン 0

46:43 LSV レベル・シフト情報の dB

47 DM_INH ダウン・ミックス禁止フラグ48 挿入からの InfoFrameパケットの

コアを無効にします。• 1：コアは audio_info_ai[47：0]挿入されません。補助データ・ポートのオーディオ InfoFrameパケットが通過します。

• 0：コアは、チェックサム・フィールド（info_avi [7：0]）が非ゼロのときに info_

avi[47:0]を挿入します。• コアは、チェックサム・フィールド（info_avi [7：0]）が非ゼロのときにデフォルト値を送信します。

• コアは、補助データ・ポート上の VSI InfoFrameパケットをフィルタリングします。

注意: ポートへのチェックサム入力がゼロである場合、コアは、各ビット・フィールドはゼロのデフォルト値を使用します。

ソース・オーディオ・エンコーダオーディオ・トランスポートは、3パケット・タイプが必要です。Audio Timestamp InfoFrame、Audio Information InfoFrame、および Audio Sample Data

UG-HDMI2016.05.02 ソース・オーディオ・エンコーダ 4-15

HDMIソース Altera Corporation

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図 4-16: ソース・オーディオ・エンコーダ

TimestampScheduler

Auxiliary PacketGenerator

Auxiliary PacketGenerator

Audio Format

Default AIV-SYNC

1

Auxiliary PacketGenerator

AudioPacketizer

DCFIFO

Auxiliary PacketGenerator

CTS, N

Default AI

Audio Input

Audio Metadata

Multiplexer

AudioAuxiliaryStream

Audio Data Port

Audio Timestamp InfoFrameパケットは CTSと N値が含まれています。これらの値を提供する必要があります。コア・スケジュールこのパケットは、すべてのミリ秒を送信します。スケジューラは、1-msの間隔を決定する audio_clkおよび Nの値を使用します。コアは、V-SYNC信号のアクティブ・エッジでオーディオ情報 InfoFrameパケットを送信します。Audio Sample Data のパケットは、DCFIFO上にキューします。コアはまた、ls_clkにクロックを同期させるために DCFIFOを使用しています。Audio Packetizerは、指定されたオーディオ・フォーマットに従ってオーディオ・サンプル・パケットにオーディオ・サンプル・データをパックします。Audio Sampleパケットは、必要なオーディオ・サンプル・クロックに基づいて、最大 4つのオーディオ・サンプルを含むことができます。補助パケット・ストリームで使用可能なスロットがあるたびコアは Audio Sampleパケットを送信します。audio_dataポートは固定された 256ビットで、常にあると audio_deポートは常に 8ビットに固定されています。 8より少ないオーディオ・チャネルでは、DispayPortソースは 0で最上位ビットをパッドします。32ビットのオーディオ・データは、IEC-60958規格に充填されています。最下位ワードは、左チャネルのサンプルです。

4-16 ソース・オーディオ・エンコーダUG-HDMI

2016.05.02

Altera Corporation HDMIソース

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図 4-17: オーディオ・データのパッキング

SP x x B P C U V Audio Data

31

The fields are defined as:

SPxBPCUV

: Sample Present: Not Used: Start of 192-bit IEC-60958 Channel Status: Parity Bit: Channel Status: User Data Bit: Valid Bit

24 0

Auxiliary Data Port上の Audio Timestamp InfoFrameと Audio Sample Dataパケットは、ソースによってフィルタリングされません。シンクから補助データ・ストリームをループバックする場合、外部からこれらのパケットをフィルタリングする必要があります。 audio_info_aiポートの最上位ビットが 0に設定されている場合、Auxiliary Data Portに Audio Information InfoFrameeパケットは、ソースによってフィルタリングされます。

HDMIオーディオ・フォーマットDisplayPortの IPコアは、ペイロードデータを転送する HDMIオーディオ・フォーマットを使用しています。

表 4-5: HDMIオーディオ・フォーマットの定義

値 名称 説明0 LPCM HDMIパケット・タイプ 2はペイロード・デー

タを搬送する1 One-Bit Audio HDMIパケット・タイプ 7は、ペイロード・デ

ータを転送する（サポートされていない）2 DST Audio HDMIパケット・タイプ 8は、ペイロード・デ

ータを転送する（サポートされていない）3 HBR HDMIパケット・タイプ 9はペイロード・デー

タを搬送する4 3D (LPCM) HDMIパケット・タイプ 11は、ペイロード・デ

ータを転送する（サポートされていない）5 3D (One-Bit) HDMIパケット・タイプ 12は、ペイロード・デ

ータを転送する（サポートされていない）6 MST (LPCM) HDMIパケット・タイプ 14はペイロード・デー

タを搬送する

UG-HDMI2016.05.02 HDMIオーディオ・フォーマット 4-17

HDMIソース Altera Corporation

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値 名称 説明

7 MST (One-Bit) HDMIパケット・タイプ 15は、ペイロード・データを転送する（サポートされていない）

8-15 — 予約

LPCM形式で DispayPort源は、2～8チャネルを受け付けます。コアは自動的に書き込まれたチャネルの数に基づいてサンプルパケットを調整します。オーディオ・インタフェースは、送信されるチャネルの数を決定する audio_de入力ベクトルを用います。HBRフォーマットにおいて、サンプル・パケット・データは、LPCM形式と同一です。 HBRモードでは、DispayPortのソースは、クロックごとに 8個のサンプルを送信します。コアは、AUXパケット・ヘッダ番号 9を使用して HBRオーディオ・パケットを送信します。MST形式でサンプル・パケット・データは、LPCM形式と同一です。 MSTモードでは、シンク・デバイスにオーディオの 4ストリームを送信するためにソースを可能にします。 DisplayPortのソースは、1、2、または 4ストリームを送信することができます。ソースが 4未満のストリームを送信すると、ゼロに入力サンプルのフィールドを設定する必要があります。

図 4-18: HDMIオーディオ・フォーマット

ST3-L

ST3-R

ST2-L

ST2-R

ST1-L

ST1-R

ST0-L

ST0-R

4 Streams

0

0

0

0

ST1-L

ST1-R

ST0-L

ST0-R

2 Streams

0

0

0

0

0

0

ST0-L

ST0-R

1 Stream

ソース・パラメータアルテラの HDMIパラメータ・エディタを使用して、ソース・パラメータを設定します。

4-18 ソース・パラメータUG-HDMI

2016.05.02

Altera Corporation HDMIソース

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表 4-6: HDMIソース・パラメータ

パラメータ 値 説明

Device family Stratix V

Arria V

Arria 10

ターゲット・デバイス・ファミリ。プロジェクトのデバイス・ファミリと一致します。

Direction Transmitter = Source

Receiver = Sink

HDMIソースを選択します。

Symbols per clock 1, 2, or 4 symbols perclock

多くの TMDSシンボルとピクセルクロックあたりの処理方法を決定します。• Stratix Vは、クロックあたり 1または 2の記号をサポートしています。

• Arria Vは、クロックあたり 1、2、または4個のシンボルをサポートしています。

• Arria 10は、クロックあたりわずか 2シンボルをサポートしています。

Support auxiliary 0 = No AUX

1: XAUI

補助チャネル符号化が含まれているかどうかを決定します。

Support deep color 0 = No deep color

1 = Deep colorコアが深いカラーフォーマットをエンコードできるかどうかを決定します。このパラメータを有効にするには、 Supportauxiliaryパラメータを有効にする必要があります。

Support audio 0 = No audio

1 = Audioコアは、オーディオ・データを符号化することができるかどうかを決定します。このパラメータを有効にするには、 Supportauxiliaryパラメータを有効にする必要があります。

Support 8-channel audio 0 = No

1 = Yesコアは、最大 8つのオーディオチャネルをサポートできるかどうかを決定します。デフォルト 2オーディオチャネル以上をサポートする場合は、このパラメータを有効にします。このパラメータを有効にするには、 Supportaudioパラメータを有効にする必要があります。

UG-HDMI2016.05.02 ソース・パラメータ 4-19

HDMIソース Altera Corporation

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ソース・インタフェーステーブルには、ソース・ポートのインタフェースを示しています。

表 4-7: ソース・インタフェース

Nは、クロック・アウトされるバイト数です。インタフェース

ポート・タイプ

クロック・ドメイン

ポート 方向 説明

Reset Reset N/A reset 入力 非同期リセット入力。

Clock

Clock N/A ls_clk 入力 リンク速度クロック入力。色の深さに応じてvid_clk倍の 8/8（1×）、10/8（1.25倍）、12/8（1.5倍）、または16/8（2倍）。この信号は、トランシーバの出力クロックに接続します。

Clock N/A vid_clk 入力 ビデオ・データ・クロック入力。• クロック・モードごとの 1シンボル=ビデオ・ピクセル・クロック

• クロック・モードごとの 2シンボル=ピクセル・クロックの半分

• クロック・モードごとの 4シンボル=ピクセル・クロックの 4の 1

Clock N/A audio_clk 入力 シリアル・クロック入力

4-20 ソース・インタフェースUG-HDMI

2016.05.02

Altera Corporation HDMIソース

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インタフェース

ポート・タイプ

クロック・ドメイン

ポート 方向 説明

VideoDataPort

Conduit vid_clk vid_data[N*48-1:0] 入力 ビデオ 48ビットのピクセル・データ入力ポート。• クロック毎に 2シンボル（N = 2）モードでは、このポートは、クロック毎に 2つの 48ビット・ピクセルを受け入れます。

• クロック毎に 4シンボル（N = 4）モードでは、このポートは、クロック毎に 4つの 48ビット・ピクセルを受け入れます。

Conduit vid_clk vid_de[N-1:0] 入力 ビデオ・データは、アクティブ画像領域を示す入力を可能にします。

Conduit vid_clk vid_hsync[N-1:0] 入力 ビデオの水平同期入力。

Conduit vid_clk vid_vsync[N-1:0] 入力 映像垂直同期入力。

TMDSDataPort

Conduit ls_clk [10<n>-1:0] 出力 TMDSがエンコードされる青チャネルの出力。

Conduit ls_clk out_r[10*N-1:0] 出力 TMDSがエンコードされる赤チャネルの出力。

Conduit ls_clk out_g[10*N-1:0] 出力 TMDSがエンコードされる緑チャネルの出力。

Conduit ls_clk out_c[10*N-1:0] 出力 TMDSがエンコードされるクロック・チャネル出力。

UG-HDMI2016.05.02 ソース・インタフェース 4-21

HDMIソース Altera Corporation

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インタフェース

ポート・タイプ

クロック・ドメイン

ポート 方向 説明

AuxiliaryControlPort

Conduit ls_clk aux_ready 出力 補助データ・チャネル有効出力。

Conduit ls_clk aux_valid 入力 補助データ・チャネルの有効入力。

Conduit ls_clk aux_data[71:0] 入力 補助データ・チャネルのデータ入力。

Conduit ls_clk aux_sop 入力 補助データ・チャネルのパケット開始の入力。

Conduit ls_clk aux_eop 入力 補助データ・チャネルのパケット終了の入力。

EncoderControlPort

Conduit ls_clk mode 入力 符号化モード入力。• 0 = DVI• 1 = HDMI

Conduit ls_clk TMDS_Bit_clock_Ratio 入力 • 0 =（TMDSビット周期）/（TMDSクロック周期）比率は 1/10である

• 1 =（TMDSビット周期）/（TMDSクロック周期）比率は 1/40である

Conduit ls_clk Scrambler_Enable 入力 • 0 =スクランブル実行しないようにソース・デバイスに指示する

• 1 =スクランブル実行するようにソース・デバイスに指示する

Conduit ls_clk [6<n>-1:0] 入力 DVI制御サイド・バンド入力は、緑と赤のチャネルで必要な制御および同期データを上書きします。

4-22 ソース・インタフェースUG-HDMI

2016.05.02

Altera Corporation HDMIソース

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インタフェース

ポート・タイプ

クロック・ドメイン

ポート 方向 説明

AudioPort

Conduit audio_clk audio_CTS[19:0] 入力 オーディオ CTSの値出力。

Conduit audio_clk audio_N[19:0] 入力 オーディオ N値入力。

Conduit audio_clk audio_data[255:0] 入力 オーディオ・データ入力。8チャネル・オーディオのサポートを有効にすると、Mは 1です。それ以外の場合は 0です。

UG-HDMI2016.05.02 ソース・インタフェース 4-23

HDMIソース Altera Corporation

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インタフェース

ポート・タイプ

クロック・ドメイン

ポート 方向 説明

Conduit audio_clk audio_de[7:0] 入力 オーディオ・データの有効な入力。• audio_de [0]は 、すべてのオーディオ・チャネルのオーディオ・データを伝送するためにアサートする必要があります。

• audio_de [2]は、オーディオが 2チャネル・レイアウトまたは 8チャネル・レイアウトで送信されるかどうかを示します。

• audio_de [2]が 0である場合、音声データを 2チャネル・レイアウトで送信されます。

• audio_de [2]が 1である場合、音声データは、8チャネル・レイアウトで送信されます。

• [1] audio_deとaudio_de [7：3]予約ビットです。

8チャネル・オーディオのサポートを有効にすると、Mは 1です。それ以外の場合は 0です。

Conduit audio_clk audio_mute 入力 オーディオ・ミュート入力。

Conduit audio_clk audio_info_ai[48:0] 入力 Audio InfoFrame入力のバンドル入力。

4-24 ソース・インタフェースUG-HDMI

2016.05.02

Altera Corporation HDMIソース

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インタフェース

ポート・タイプ

クロック・ドメイン

ポート 方向 説明

Conduit audio_clk audio_metadata[165:0] 入力 3Dオーディオおよびマルチストリームオーディオに関連する追加情報を運びます。

Conduit audio_clk audio_format[4:0] 入力 送信するオーディオ・フォーマットを示します。

AuxiliaryControlPort

Conduit ls_clk gcp[5:0] 入力 一般制御パケット。Conduit ls_clk info_avi[112:0] 入力 Auxiliary Video

InformationInfoFrame入力。

Conduit ls_clk info_vsi[61:0] 入力 Vendor SpecificInformationInfoFrame入力。

ソース・クロック周期ソースは、各種クロックを使用しています。

UG-HDMI2016.05.02 ソース・クロック周期 4-25

HDMIソース Altera Corporation

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図 4-19: ソース・クロック周期

図は、異なるクロックがソース・コアに接続する方法を示しています。

ResamplerFIFO

Sync

TMDS(TERC4)Encoder

Sync

Sync

Sync

HSSI[0]

HSSI[1]

HSSI[2]

HSSI[3]

HDMI Source Core

Channel [0]

Channel [1]

Channel [2]

Channel [3]

WRCLK RDCLK

WRCLK RDCLK

WRCLK RDCLK

WRCLK RDCLK

WRCLK RDCLK

ls_clkvid_clk

Pixel Data

AUX Data

Transceiver

TransceiverPLLGPLL

CLK0CLK1CLK2

reconfig

ls_clkvid_clk

tx_clk[0]

ピクセル・クロック（vid_clk）でコアにピクセル・データ・クロック。この同じクロックは、トランシーバのフェーズ・ロックループ（PLL）の入力を駆動するために使用される必要なリンク・スピード・クロック（ls_clk）を導出します。 ls_clkは、ピクセル（BPP）あたりのカラー・ビットに依存します。トランシーバが結合モードにあるので、HDMIソース・コア TX_CLK [0]は、ドメイン内のトランシーバにクロックに ls_clkドメインのソース・コアからデータを TX_CLK [0]を使用します。HDMIソースでは、4トランスミッタ・チャネルをインスタンス化する必要があります：データの送信するためには 3チャネル、クロック情報を送信するためには 1チャネルTMDSと TERC4符号化を実行するトランシーバのクロック出力にコア ls_clkを接続する必要があります。補助データは ls_clkレートでコアにクロックします。

4-26 ソース・クロック周期UG-HDMI

2016.05.02

Altera Corporation HDMIソース

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関連情報6-1ページの HDMIハードウェアのデモンストレーショントランスミッタとレシーバのチャネルの詳細については。

UG-HDMI2016.05.02 ソース・クロック周期 4-27

HDMIソース Altera Corporation

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HDMIシンク 52016.05.02

UG-HDMI 更新情報 フィードバック

シンクの機能説明HDMIシンク、10ビット、20ビット、または 40ビットのパラレルデータ路を介して TransceiverNative PHY への直接接続を提供します。

図 5-1: HDMIシンク・シグナル・フローの図

以下の図は、HDMIシンク信号の流れを示しています。図は、コア内で使用される各種のクロック・ドメインを示しています。

VideoResample

AuxiliaryDecoder

AudioDecoder

TMDS TERC4Decoder

AuxiliaryMemory Encoder

Capture AI

Capture AVI

Capture GCP

Color Depth, pp

GCP

AudioData Port

AuxiliaryMemory Interface

AI Infoframe

AVI Infoframe

AUX Data Port

AuxiliaryPacket Capture

ControlPacket Ports

VideoData Port

vid_clk

Video Data

mode

VideoData

AUXData

DeskewWordAlign

Bitslip

reset

Word Alignment and Channel Deskew

TMDSData

ls_clk[2:0]vid_clk[0]ls_clk[0]

Clock Domains

シンク・コアは、カラー・チャネルに対応する 3つの 10ビット、20ビット、または 40ビット・データ入力パスを提供します。シンク・コアは、それぞれのトランシーバのクロック出力を使用して、トランシーバの出力から 3の 10ビット、20ビット、または 40ビットのチャネルをクロックします。

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ISO9001:2008登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

• 青チャネル：0• 緑チャネル：1• 赤チャンネル：2

シンク・チャネルのワード・アライメントとデスキューシンクの入力段は、正しく受信したパラレル・データ・チャネルを同期させる責任があります。同期は 2段に分割されます：ワード・アライメントとチャネル・デスキュー。

表 5-1: 同期ステージ

ステージ 説明

ワード・アラインメント

• 正しくビット・スリップ・技術を使用して、ワード境界に着信パラレルデータの位置を調整します。

• TMDS符号化は、独自の制御コードを保証するものではありませんが、コアは整列させるために、データやビデオ・プリアンブルで発見された連続シンボルのシーケンスを使用することができます。

• データおよびビデオ・プリアンブルに対応する 12の連続した 0×54 0×ABためのアラインメント・アルゴリズムを探索します。注意: プリアンブルは、また、符号化デジタル・ビデオ・インタフ

ェース（DVI）に存在します。• アライメント・ロジックは、12の連続した信号が検出されたマーカーのインジケータをアサートします。

• 8Kシンボルクロックが単一のマーカー・アサーションなしで経過したとき同様に、ロジックは、アライメント損失を推定します。

チャネル・デスキュー • データ・チャネルが整列されている場合、コアは、各チャネルをデスキューしようとします。

• マーカ挿入の立ち上がりエッジでシンク・コア・デスキュー。• すべての正しいデスキュー・レーンについては、マーカーの挿入がストリーム・エンコードされたすべての 3つの TMDSに表示されます。

• 3デュアル・クロック FIFOを使用するシンク・コア・デスキュー。• デュアル・クロック FIFOはまた、デコーダ・コア全体で後で使用するために青チャネル・クロックにすべての 3つのデータ・ストリームを同期させます。

5-2 シンク・チャネルのワード・アライメントとデスキューUG-HDMI

2016.05.02

Altera Corporation HDMIシンク

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図 5-2: チャネル・デスキューの DCFIFOアレンジメント

以下の図は、デスキュー論理の信号フロー図を示します。

AlignmentDetection

DCFIFOChannel 0

rdreqwrclk rdclk

DCFIFOChannel 1

rdreqwrclk rdclk

DCFIFOChannel 2

rdreqwrclk rdclk

ls_clk[0]

ls_clk[0]

ls_clk[0]ls_clk[2]

ls_clk[1]

ls_clk[0]

marker_in[0]

data_in[0] data[0]

marker_in[1]

data_in[1] data[1]

marker_in[2]

data_in[2] data[2]

marker[2]marker[1]marker[0]

FIFOは通常アサートされているチャネルの信号を読み出します。シンク・コアは、マーカーが他の 2つの FIFOの出力の代わりに、その出力に表示されている場合、特定の FIFOはリード信号をデアサートします。ディアサートすることにより、シンク・コアは、チャネル間スキューを除去するのに十分なサイクルのためのデータ・ストリームをストールします。 FIFOチャネルのオーバーフローのいずれかの場合、シンク・コアは、ワード・アライメント・ロジックに後方伝播するリセット信号をアサートします。

シンク TMDS/TERC4デコーダシンク TMDS/TERC4デコーダは、HDMI/DVI規格に従います。 ビデオ・データが TMDSアルゴリズムを使用してエンコードされ、補助データは TERC4アルゴリズムを用いて符号化されます。シンク・コアは、TMDS/TERC4デコーダに整列チャネルを供給します。デコーダは 1、2、または 4 TMDSシンボルでクロックごとに動作するようにパラメータ化することができます。クロックあたり 2または 4 TMDSシンボルを選択した場合、デコーダは、クロックあたり 2または 4

UG-HDMI2016.05.02 シンク TMDS/TERC4デコーダ 5-3

HDMIシンク Altera Corporation

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復号されたシンボルを生成します。クロック出力ごとに復号されたシンボルは、ロー・エンドのFPGAデバイス上の高ピクセル・クロックの解像度をサポートしています。

ソース・ビデオ・リサンプラービデオ・リサンプラは、ギアボックスとデュアル・クロック FIFO（DCFIFO）で構成されています。ギアボックスは、現在の色深度に基づいて、8ビット、10、12または 16 bpcのデータに 8 bpcのデータを変換します。 GCPは、色深度情報を伝達します。

図 5-3: シンク・リサンプラーシグナル・フロー・ダイアグラム

H-SYNCV-SYNCde

1

vid_clk

DCFIFO

ls_clk

q

rd

rdwrclk

data

wr

wrclk

PhaseCounter

Gearbox

H-SYNCV-SYNC

de

Resampled

pp

bpp

b[15:0]

r[15:0]g[15:0]

b[7:0]

r[7:0]g[7:0]

リサンプリングは、HDMI Specification Ver.1.4bに記載されている推奨位相カウント法に準拠しています。• ソースを維持し、同期再サンプリングをシンクするには、ソースは、一般的な制御パケットを使用して、垂直ブランキング・フェーズ中にシンクに相パッキング（pp）の値を送信する必要があります。

• ppは、最後のアクティブ・ビデオ・ラインの最後の画素の位相に対応します。• 位相カウンタ・ロジックは、General Control Packetで受信した pp値に、独自の pp値を比較し、2つの ppの値が一致しない場合は位相カウントをスリップします 。

リサンプラからの出力は、16 BPCに固定されています。リサンプラが低い色深度で動作するとき、下位ビットはゼロです。

シンク補助デコーダ

シンク・コアは、72ビット幅の標準のパケット・ストリームに補助データパスを復号します。ストリームは有効な、start-of-packet（SOP）と end-of-packet（EOP）マーカーが含まれています。

表 5-2: 補助パケット・メモリ・マップ

この表には、キャプチャされたパケットに対応するアドレスを示しています。メモリ開始アドレス パケット名

0 NULL PACKET

5-4 ソース・ビデオ・リサンプラーUG-HDMI

2016.05.02

Altera Corporation HDMIシンク

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メモリ開始アドレス パケット名

4 Audio Clock Regeneration (N/CTS)

8 Audio Sample

12 General Control

16 ACP Packet

20 ISRC1 Packet

24 ISRC2 Packet

28 One Bit Audio Sample Packet 5.3.9

32 DST Audio Packet

36 High Bit rate (HBR) Audio Stream Packet

40 Gamut Metadata Packet

44 3D Audio Sample Packet

48 One Bit 3D Audio Sample Packet

52 Audio Metadata Packet

56 Multi-Stream Audio Sample Packet

60 One Bit Multi-Stream Audio Sample Packet

64 Vendor-Specific InfoFrame

68 AVI InfoFrame

72 Source Product Descriptor InfoFrame

76 Audio InfoFrame

80 MPEG Source InfoFrame

84 TSC VBI InfoFrame

88 Dynamic Range and Mastering InfoFrame

表 5-3: パケット・ペイロード・データ・バイト

この表は、各パケットのペイロードデータ・バイトの表現を示します。ワード・オフセット

バイト・オフセット

8 7 6 5 4 3 2 1 0

0 PB22 PB21 PB15 PB14 PB8 PB7 PB1 PB0 HB0

1 PB24 PB23 PB17 PB16 PB10 PB9 PB3 PB2 HB1

2 PB26 PB25 PB19 PB18 PB12 PB11 PB5 PB4 HB2

3 BCH3 PB27 BCH2 PB20 BCH1 PB13 BCH0 PB6 HBCH0

UG-HDMI2016.05.02 シンク補助デコーダ 5-5

HDMIシンク Altera Corporation

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図 5-4: 補助データ・ストリーム信号

以下の図は、クロック・モードごとの 1-、2-、または 4シンボルに基づいてデータ・ビット・フィールドとそのクロック・サイクルとの関係を示しています。

PB22

PB21

PB15

PB14

PB8

PB7

PB1

PB0

HB0

Phase 0

PB24

PB23

PB17

PB16

PB10

PB9

PB3

PB2

HB1

Phase 1

PB26

PB25

PB19

PB18

PB12

PB11

PB5

PB4

HB2

Phase 2

BCH3

PB27

BCH2

PB20

BCH1

PB13

BCH0

PB6

0

Phase 3

BCH Block 3

BCH Block 2

BCH Block 1

BCH Block 0

Output Data

Byte[8]

Byte[0]

Startofpacket

Endofpacket

Valid

Clock

0 - - 8 - - 16 - - 24Cycle 1 Symbol

0 - - 4 - - 8 - - 12Cycle 2 Symbol

0 - - 2 - - 4 - - 6Cycle 4 Symbol

Phase 0 Phase 1 Phase 2 Phase 3

EOPでのデータ出力は、受信した BCH誤り訂正符号が含まれています。シンク・コアは、コア内の任意のエラー訂正を行いません。補助データは、コアの外側に提供されています。注意: HDMI Specification Ver.2.0にビット・フィールドの命名法を見つけることができます。

シンク補助パケット・キャプチャ補助ストリームは、補助パケットを転送します。補助パケットは、15の異なるパケットタイプを運ぶことができます。モジュールは、ユーザー・ロジックを簡素化するために 4有効な信号を生成します。

ユーザー・アプリケーションを簡素化し、外部ロジックを最小限にするために、HDMIのコアは3つの異なるパケットタイプをキャプチャし、オーディオ・サンプルデータを復号します。これらのパケットは、次のとおりです。General Control Packet、Auxiliary Video Information (AVI)InfoFrame、および HDMI Vendor Specific InfoFrame (VSI)

5-6 シンク補助パケット・キャプチャUG-HDMI

2016.05.02

Altera Corporation HDMIシンク

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シンク一般制御パケット

表 5-4: 一般制御パケット入力フィールド

ビット・フィールド 名称 コメント

32、3、0Color Depth(CD)

CD3 CD2 CD1 CD0 色深度0 0 0 0 色深度が示さ

れていない0 0 0 1 予約0 0 1 0 予約0 0 1 1 予約0 1 0 0 8 bpcまたは 24

bpp

0 1 0 1 10 bpcまたは30 bpp

0 1 1 0 12 bpcまたは36 bpp

0 1 1 1 16 bpcまたは48 bpp

1 1 1 1 予約gcp[4] Set_

AVMUTEHDMI Specification Ver.1.4bを参照してください。

gcp[5] Clear_AVMUTE

HDMI Specification Ver.1.4bを参照してください。

シンク Auxiliary Video Information (AVI) InfoFrameHDMIコアは、ユーザー・アプリケーションを簡素化するために AVI InfoFrameを生成します。

表 5-5: Auxiliary Video Information (AVI) InfoFrameビット・フィールド

以下の表は、AVI InfoFrameポート・バンドルのビット・フィールドを示しています。信号束が ls_clkによってクロックされます。

ビット・フィールド デフォルト値（16進数）

名称 コメント

7:0 67 Checksum チェックサム9:8 0 S スキャン情報

11:10 0 B バー情報データ有効

UG-HDMI2016.05.02 シンク一般制御パケット 5-7

HDMIシンク Altera Corporation

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ビット・フィールド デフォルト値（16進数）

名称 コメント

12 0 A0 存在したアクティブの情報14:13 0 Y RGBまたは YCbCrのインジケータ

15 0 Reserved リターン 0

19:16 8 R アクティブ・フォーマットのアスペクトの比

21:20 0 M ピクチャ・アスペクトの比23:22 0 C 測色 （例えば: ITU BT.601, BT.709）25:24 0 tSC 不均一なピクチャ・スケーリング27:26 0 Q 量子化範囲30:28 0 EC 拡張測色

31 0 ITC ITコンテンツ38:32 00 VIC ビデオ・フォーマットの識別コード

39 0 Reserved リターン 0

43:40 0 PR ピクチャの繰り返しファクタ45:44 0 CN 内容型47:46 0 YQ YCCの量子化範囲63:48 0000 ETB トップ・バーの端のライン番号79:64 0000 SBB 下のバーの先頭のライン番号95:80 0000 ELB 左のバーの端のピクセル番号

111:96 0000 SRB 右の小節の先頭のピクセル番号

シンク HDMI Vendor Specific InfoFrame (VSI)コアは、ユーザー・アプリケーションを簡素化するために撮影した HDMIベンダー固有のインフォフレームを生成します。

表 5-6: HDMIベンダ固有の InfoFrameビット・フィールド

以下の表は、VSIのためのビット・フィールドを示します。信号束が ls_clkによってクロックされます。

ビット・フィールド デフォルト値（16進数）

名称 コメント

4:0 06 Length 49 長さ= Nv

5-8 シンク HDMI Vendor Specific InfoFrame (VSI)UG-HDMI

2016.05.02

Altera Corporation HDMIシンク

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ビット・フィールド デフォルト値（16進数）

名称 コメント

12:5 69 Checksum チェックサム36:13 000C03 IEEE 識別された 24ビットの IEEEのレジ

ストレーション（0×000C03）41:37 00 Reserved すべての 0

44:42 0 HDMI_Video_Format

HDMIビデオ出力

52:45 00 HDMI_VIC HDMI独自のビデオ・フォーマットの識別コード

57:53 00 Reserved すべての 0

60:58 0 3D_Ext_Data 3Dの拡張データ

シンク補助データ・ポート補助ポートは、外部メモリに接続されています。 このポートを使用すると、HDMIコア外での使用のためにメモリにパケットを書き込むことができます。コアは、受信したパケットのヘッダ・バイトを使用して、データポートのアドレスを計算します。コアは、連続したメモリ領域にパケット・タイプ 0-15を書き込みます。

図 5-5: AUXパケットのレジスタ・インタフェースの典型的なアプリケーション

以下の図は、補助データポートの標準的なアプリケーションを示します。

data[71:0]HDMI Sink Core

wraddr[6:0] On-Chip

Memory

data[71:8]

rdaddr[6:0]

From 64 bitNios IIAvalon-MM

表 5-7: 補助パケット・メモリ・マップ

メモリ開始アドレス パケット名0 NULL PACKET

4 Audio Clock Regeneration (N/CTS)

8 Audio Sample

12 General Control

16 ACP Packet

UG-HDMI2016.05.02 シンク補助データ・ポート 5-9

HDMIシンク Altera Corporation

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メモリ開始アドレス パケット名

20 ISRC1 Packet

24 ISRC2 Packet

28 One Bit Audio Sample Packet 5.3.9

32 DST Audio Packet

36 High Bitrate (HBR) Audio Stream Packet

40 Gamut Metadata Packet

44 3D Audio Sample Packet

48 One Bit 3D Audio Sample Packet

52 Audio Metadata Packet

56 Multi-Stream Audio Sample Packet

60 One Bit Multi-Stream Audio Sample Packet

64 Vendor-Specific InfoFrame

68 AVI InfoFrame

72 Source Product Descriptor InfoFrame

76 Audio InfoFrame

80 MPEG Source InfoFrame

84 TSC VBI InfoFrame

88 Dynamic Range and Mastering InfoFrame

表 5-8: パケット・ペイロード・データ・バイト

この表は、各パケットのペイロード・データ・バイトの表現を示します。ワード・オフセット

バイト・オフセット

8 7 6 5 4 3 2 1 0

0 PB22 PB21 PB15 PB14 PB8 PB7 PB1 PB0 HB0

1 PB24 PB23 PB17 PB16 PB10 PB9 PB3 PB2 HB1

2 PB26 PB25 PB19 PB18 PB12 PB11 PB5 PB4 HB2

3 BCH3 PB27 BCH2 PB20 BCH1 PB13 BCH0 PB6 HBCH0

注意: パケット・フィールド（PB0-PB26）は、HDMI 1.4b Specification（章 8.2.1）に記載されています。

5-10 シンク補助データ・ポートUG-HDMI

2016.05.02

Altera Corporation HDMIシンク

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シンク・オーディオ・デコーディングシンク・コアは、補助パケットを使用してオーディオ・データを送信します。 輸送オーディオで 3パケット・タイプを使用することができます：Audio InfoFrame、Audio Timestamp、およびAudio Sample Data

Audio InfoFrameパケットは、コア内で使用されていませんが、それは捕獲され、コアの外側に提示されています。Audio Timestampパケットがオーディオ・サンプル・クロックを合成するために必要な CTSおよび Nの値を送信します。コアは、コアの外側 CTSおよび N値が使用可能になります。オーディオクロックシンセサイザは、オーディオサンプルレートを回復する位相カウンタを使用します。

図 5-6: オーディオ・デコーダの信号フロー

Capture AudioTimestamp

AudioDepacketizer

Valid

AudioSample

Capture AudioInfoFrame

Capture AudioInfoFrame

wr

AuxiliaryStreamPackets

Audio Data

data

rd

q

CTS, N

Capture AudioInfoFrame

AI InfoFrame

Capture AudioInfoFrame

Audio Metadata

Audio Valid

Audio LPCM

Audio Format

オーディオ・クロック・シンセサイザからの出力は、HDMIのソース・デバイスで使用されるオーディオ・サンプル・クロックと同じ速度で有効なパルスを発生します。この有効なパルスは、オーディオ・サンプルの有効な信号としてコアの外側利用可能です。この信号は、オーディオ・サンプルの割合を支配 FIFOから読み出します。オーディオ・デパケッタイザは、FIFOへの入力を駆動します。オーディオ・デパケッタイザは、32ビットのオーディオ・サンプル・データを受信する AudioSampleパケットから取りだします。Audio Sampleパケットは 1から 4までのサンプルデータ値を保持できます。オーディオ・フォーマットは、受信したオーディオ・データのフォーマットを示します。

表 5-9: HDMIシンク・オーディオ・フォーマットの定義

値 名称 説明0 LPCM HDMIパケット・タイプ 2はペイロード・デー

タを搬送する1 One-Bit Audio HDMIパケット・タイプ 7は、ペイロード・デ

ータ（サポートされていない）を転送する

UG-HDMI2016.05.02 シンク・オーディオ・デコーディング 5-11

HDMIシンク Altera Corporation

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値 名称 説明2 DST Audio HDMIパケット・タイプ 8は、ペイロード・デ

ータ（サポートされていない）を転送する3 HBR HDMIパケット・タイプ 9はペイロード・デー

タを搬送する4 3D (LPCM) HDMIパケット・タイプ 11は、ペイロード・デ

ータ（サポートされていない）を転送する5 3D (One-Bit) HDMIパケット・タイプ 12は、ペイロード・デ

ータ（サポートされていない）を転送する6 MST (LPCM) HDMIパケット・タイプ 14はペイロード・デー

タを搬送する7 MST (One-Bit) HDMIパケット・タイプ 15は、ペイロード・デ

ータ（サポートされていない）を転送する8-15 — 予約

HDMIオーディオ・フォーマットDisplayPortの IPコアは、ペイロードデータを転送する HDMIオーディオ・フォーマットを使用しています。

表 5-10: HDMIオーディオ・フォーマットの定義

値 名称 説明0 LPCM HDMIパケット・タイプ 2はペイロード・デー

タを搬送する1 One-Bit Audio HDMIパケット・タイプ 7は、ペイロード・デ

ータを転送する（サポートされていない）2 DST Audio HDMIパケット・タイプ 8は、ペイロード・デ

ータを転送する（サポートされていない）3 HBR HDMIパケット・タイプ 9はペイロード・デー

タを搬送する4 3D (LPCM) HDMIパケット・タイプ 11は、ペイロード・デ

ータを転送する（サポートされていない）5 3D (One-Bit) HDMIパケット・タイプ 12は、ペイロード・デ

ータを転送する（サポートされていない）6 MST (LPCM) HDMIパケット・タイプ 14はペイロード・デー

タを搬送する

5-12 HDMIオーディオ・フォーマットUG-HDMI

2016.05.02

Altera Corporation HDMIシンク

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値 名称 説明

7 MST (One-Bit) HDMIパケット・タイプ 15は、ペイロード・データを転送する（サポートされていない）

8-15 — 予約

LPCM形式で DispayPort源は、2～8チャネルを受け付けます。コアは自動的に書き込まれたチャネルの数に基づいてサンプルパケットを調整します。オーディオ・インタフェースは、送信されるチャネルの数を決定する audio_de入力ベクトルを用います。HBRフォーマットにおいて、サンプル・パケット・データは、LPCM形式と同一です。 HBRモードでは、DispayPortのソースは、クロックごとに 8個のサンプルを送信します。コアは、AUXパケット・ヘッダ番号 9を使用して HBRオーディオ・パケットを送信します。MST形式でサンプル・パケット・データは、LPCM形式と同一です。 MSTモードでは、シンク・デバイスにオーディオの 4ストリームを送信するためにソースを可能にします。 DisplayPortのソースは、1、2、または 4ストリームを送信することができます。ソースが 4未満のストリームを送信すると、ゼロに入力サンプルのフィールドを設定する必要があります。

図 5-7: HDMIオーディオ・フォーマット

ST3-L

ST3-R

ST2-L

ST2-R

ST1-L

ST1-R

ST0-L

ST0-R

4 Streams

0

0

0

0

ST1-L

ST1-R

ST0-L

ST0-R

2 Streams

0

0

0

0

0

0

ST0-L

ST0-R

1 Stream

Audio InfoFrameシンクは、ユーザー・アプリケーションを簡素化するために受信した Audio InfoFrame (AI) を生成します。

表 5-11: Audio InfoFrameのバンドル・ビットのフィールド

このテーブルには、信号のビット・フィールドを定義します。ls_clkは、信号のバンドルをクロックします。

ビット・フィールド 名称 説明7:0 Checksum チェックサム

10:8 CC チャネルのカウンタ

UG-HDMI2016.05.02 Audio InfoFrame 5-13

HDMIシンク Altera Corporation

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ビット・フィールド 名称 説明11 Reserved リターン 0

15:12 CT オーディオ・フォーマットのタイプ17:16 SS オーディオ・サンプルあたりのビット20:18 SF サンプリング周波数23:21 Reserved リターン 0

31:24 CXT オーディオ・ストリームのオーディオ・フォーマットのタイプ

39:32 CA スピーカの位置割当の FL、FR

41:40 LFEPBL LFE（Low-frequency Effects）プレイバック・レベルの情報の dB

42 Reserved リターン 0

46:43 LSV レベル・シフト情報の dB

47 DM_INH ダウン・ミックス禁止フラグ

Audio MetadataHDMI 2.0仕様では、Audio Metadata (AM)パケットを導入しています。Audio Metadataパケットは、マルチ・ストリームと 3Dオーディオ・サンプル・パケットを管理します。

表 5-12: Audio Metadataのバンドル・ビットのフィールド

このテーブルには、信号のビット・フィールドを定義します。ビット・フィールド 名称 説明

0 3D_AUDIO • 1 = 3Dオーディオを送信する• 0 = MSTを送信する

2:1 NUM_VIEWS MSTストリームのためのビューの数を示します。

4:3 NUM_AUDIO_STR オーディオ・ストリームの数です。164:5 ペイロード・データ Metadataパケットの PB19に PB0に対応しま

す。165 ACTIVE アサートされると、コアはMetadataを送信する

ことはありません。

5-14 Audio MetadataUG-HDMI

2016.05.02

Altera Corporation HDMIシンク

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注意: 詳細については、HDMI 2.0 Specification, Chapter 8.3 Audio Metadata Packetを参照してください。

シンク・パラメータアルテラの HDMIパラメータ・エディタを使用して、パラメータを設定します。

表 5-13: HDMIシンク・パラメータ

パラメータ 値 説明

Device family Stratix V

Arria V

Arria 10

ターゲット・デバイス・ファミリ。プロジェクトのデバイス・ファミリと一致します。

Direction Transmitter = Source

Receiver = Sink

HDMIシンクを選択します。

Symbols per clock 1, 2, or 4 symbols perclock

クロックごとに処理する TMDSシンボルとピクセルの数を決定します。• Stratix Vは、クロックあたり 1または 2のシンボルをサポートしています。

• Arria Vは、クロックあたり 1、２、または4のシンボルをサポートしています。

• Arria 10は、クロックあたり 2のシンボルのみをサポートしています。

Support auxiliary 0 = No AUX

1: XAUI

補助チャネル符号化が含まれているかどうかを決定します。

Support deep color 0 = No deep color

1 = Deep colorコアが深いカラー・フォーマットをエンコードできるかどうかを決定します。このパラメータを有効にするには、 Supportauxiliaryパラメータを有効にする必要があります。

Support audio 0 = No audio

1 = Audioコアは、オーディオ・データを符号化することができるかどうかを決定します。このパラメータを有効にするには、 Supportauxiliaryパラメータを有効にする必要があります。

UG-HDMI2016.05.02 シンク・パラメータ 5-15

HDMIシンク Altera Corporation

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パラメータ 値 説明

Support 8-channel audio 0 = No

1 = Yesコアは、最大 8つのオーディオ・チャネルをサポートできるかどうかを決定します。デフォルト 2オーディオ・チャネル以上をサポートする場合、このパラメータを有効にします。このパラメータを有効にするには、 Supportaudioパラメータを有効にする必要があります。

Manufacturer OUI — アドレス 0xD0、0xD1、および 0xD2の SCDCレジスタに書き込まれる製造されたデバイスに割り当てられたManufacturerOrganizationally Unique Identifier (OUI)。3バイトの 16進データをキー入力します。

Device ID String — アドレス 0xD3から 0xDaに SCDCに書き込まれる Device Identification (ID)文字列。シンク・デバイスを識別するために、このパラメータを使用します。8文字までの ASCII文字を入力することができます。8文字未満を使用する場合は、未使用のバイトは 0x00に設定されています。

Hardware Revision — ハードウェアのメジャーとマイナーリビジョンを示します。整数 1バイトのデータをキー入力します。• 上位バイトはメジャー・リビジョンを表します。

• 下位バイトはマイナー・リビジョンを表します。

ハードウェアのメジャー・リビジョンは、主要なシリコンまたはボードのリビジョンにインクリメントします。 ハードウェアのマイナー・リビジョンは少ないシリコン改訂または少ないボード改訂においてインクリメントし、メジャー・リビジョンがインクリメントする時には、0までリセットされます。

シンク・インタフェーステーブルには、シンクのポート・インタフェースを示しています。

5-16 シンク・インタフェースUG-HDMI

2016.05.02

Altera Corporation HDMIシンク

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表 5-14: シンク・インタフェース

Nは、クロックごとのバイト数です。インタフェース ポート・

タイプクロック・ドメイン

ポート 方向 説明

Reset Reset N/A reset 入力 主な非同期リセット入力。注意: 入力を

リセットするSCDCレジスタをリセットします。

Clock

Clock N/A ls_clk[2:0] 入力 リンク速度のクロック入力。これらのクロックは in_r、in_g、および in_b

TMDSエンコードされたデータ入力に対応しています。

Clock N/A vid_clk 入力 ビデオ・データ・クロック入力。通常、色深度に応じて、8/8、8/10、8/12、8/16掛けるls_clkです（General Control

Packetを参照）。

UG-HDMI2016.05.02 シンク・インタフェース 5-17

HDMIシンク Altera Corporation

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インタフェース ポート・タイプ

クロック・ドメイン

ポート 方向 説明

Video Data Port

Conduit vid_clk vid_data[N*48-1:0] 出力 ビデオ 48ビットのピクセル・データ出力ポート。クロック当たり 2シンボル（N = 2）モードでは、このポートは、クロックあたりに 2つの 48ビットのピクセルを生成します。4 クロック毎にシンボル（N = 4）モードでは、このポートは、クロックあたり 4つの 48ビット・ピクセルを生成します。

Conduit vid_clk vid_de[N-1:0] 出力 ビデオ・データは、アクティブ画像領域を示す出力を有効にします。

Conduit vid_clk vid_hsync[N-1:0] 出力 ビデオの水平同期出力。

Conduit vid_clk vid_vsync[N-1:0] 出力 ビデオの垂直同期出力。

Conduit vid_clk locked[2:0] 出力 HDMIシンク・コアが TMDS信号にロックされていることを示します。各ビットは、カラーチャネルを表します。

Conduit vid_clk vid_lock 出力 受信したビデオ・データが安定して繰り返しであると判定された場合にアサートされます。

5-18 シンク・インタフェースUG-HDMI

2016.05.02

Altera Corporation HDMIシンク

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インタフェース ポート・タイプ

クロック・ドメイン

ポート 方向 説明

TMDS Data Port

Conduit ls_clk[0] in_b[N*10-1:0] 入力 TMDSがエンコードされる青チャネルの入力。

Conduit ls_clk[1] in_g[N*10-1:0] 入力 TMDSがエンコードされる緑チャネルの入力。

Conduit ls_clk[2] in_r[N*10-1:0] 入力 TMDSがエンコードされる赤チャネルの入力。

Conduit ls_clk[2:0] in_lock[2:0] 入力 トランシーバがロックされていることを示すトランシーバ・リセット・コントローラからのレディ信号です。各ビットはカラー・チャネルを表します。

Auxiliary Control Port

Conduit ls_clk[0] aux_valid 出力 補助データ・チャネル有効出力。

Conduit ls_clk[0] aux_data[71:0] 出力 補助データ・チャネルのデータ出力。

Conduit ls_clk[0] aux_sop 出力 補助データ・チャネルのパケット開始の入力。

Conduit ls_clk[0] aux_eop 出力 補助データ・チャネルのパケット終了の入力。

Conduit ls_clk[0] aux_error 出力 補助データ・チャネルの CRCエラーが発生した場合にアサートされます。

UG-HDMI2016.05.02 シンク・インタフェース 5-19

HDMIシンク Altera Corporation

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インタフェース ポート・タイプ

クロック・ドメイン

ポート 方向 説明

Decoder Control Port

Conduit ls_clk[0] TMDS_Bit_clock_

Ratio出力 • 0 =（TMDSビ

ット周期）/（TMDSクロック周期）比率は1/10である

• 1 =（TMDSビット周期）/（TMDSクロック周期）比率は1/40である

Conduit ls_clk[0] ctrl[N*6-1:0] 出力 緑と赤のチャネルでの制御と同期文字を上書きするデータを示す DVIコントロール・サイド・バンド信号。

Conduit ls_clk[0] mode 出力 エンコーディング・モード• 0 = DVI• 1 = HDMI

Audio Port

Conduit ls_clk[0] audio_CTS[19:0] 出力 Audio CTSの値出力。

Conduit ls_clk[0] audio_N[19:0] 出力 Audio Nの値出力。

Conduit ls_clk[0] audio_data[255:0] 出力 オーディオ・データ入力。8チャネル・オーディオのサポートを有効にすると、Mは 1です。それ以外の場合は 0です。

Conduit ls_clk[0] audio_de[7:0] 出力 オーディオ・データ有効出力。

5-20 シンク・インタフェースUG-HDMI

2016.05.02

Altera Corporation HDMIシンク

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インタフェース ポート・タイプ

クロック・ドメイン

ポート 方向 説明

• Subpacket 0(audio_data[31:0]および audio_

data[63:32])の SamplePresent Bitに対応する audio_

de[0]およびaudio_de[1]

• Subpacket 2(audio_data[95:1]および audio_

data[127:96])の SamplePresent Bitに対応する audio_

de[64]およびaudio_de[3]

• Subpacket 4(audio_data[159:2]および audio_

data[191:160]

)の SamplePresent Bitに対応する audio_

de[128]およびaudio_de[5]

• Subpacket 6(audio_data[223:3]および audio_

data[255:224]

)の SamplePresent Bitに対応する audio_

de[192]およびaudio_de[7]

UG-HDMI2016.05.02 シンク・インタフェース 5-21

HDMIシンク Altera Corporation

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インタフェース ポート・タイプ

クロック・ドメイン

ポート 方向 説明

8チャネル・オーディオのサポートを有効にすると、Mは 1です。それ以外の場合は 0です。

Conduit audio_clk audio_

metadata[164:0]出力 3Dオーディオお

よびマルチストリーム・オーディオに関連する追加情報。

Conduit audio_clk audio_format[4:0] 出力 送信するオーディオ・フォーマットを示します。

Conduit ls_clk[0] audio_info_

ai[47:0]入力 Audio InfoFrame

入力バンドル。

Auxiliary Memory

Interface

Conduit ls_clk[0] aux_pkt_addr[6:0] 出力 補助パケット・メモリ・バッファのアドレス出力。

Conduit ls_clk[0] aux_pkt_data[71:0] 出力 補助パケット・メモリ・バッファのデータ出力。

Conduit ls_clk[0] aux_pkt_wr 出力 補助パケット・メモリ・バッファのライト・ストローブ出力。

Auxiliary Control Port

Conduit ls_clk[0] gcp[5:0] 出力 General ControlPacketの出力。

Conduit ls_clk[0] info_avi[111:0] 出力 Auxiliary VideoInformationInfoFrameの出力。

Conduit ls_clk[0] info_vsi[60:0] 出力 Vendor SpecificInformationInfoFrameの出力。

5-22 シンク・インタフェースUG-HDMI

2016.05.02

Altera Corporation HDMIシンク

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インタフェース ポート・タイプ

クロック・ドメイン

ポート 方向 説明

Auxiliary Control Port

Conduit scdc_i2c_clk

in_5v_power 入力 5Vの入力の存在を検出します。

Conduit scdc_i2c_clk

in_hpd 入力 Hot Plug Detect(HPD)のステータスを検出します。

Avalon MM管理インタフェース

表 5-15: Avalon-MMの Status and Control Data Channel (SCDC) Managementのインタフェース信号

この表は Avalon Memory-Mapped (Avalon-MM)の Status and Control Data Channel (SCDC)Managementのインタフェース信号を示しています。

信号 入力/出力 説明

scdc_i2c_clk 入力 Avalon-MMクロック入力です。scdc_i2c_addr[7:0] 入力 8ビットの Avalon-MMアドレスです。scdc_i2c_r 入力 リード信号。32、7、0 出力 出力データです。scdc_i2c_w 入力 ライト信号。scdc_i2c_wdata[7:0] 入力 入力データです。

SCDCについて詳しくは、HDMI 2.0 Specification Section 10.4 (Status and Control Data Channel)を参照してください。

ステータスおよびコントロール・データ・チャネル・インタフェースHDMI 2.0の機能を使用するアプリケーションでは、HDMI IPコアは SCDCレジスタにメモリ・スレーブ・ポートを提供します。このメモリ・スレーブ・ポートは、I2 Cスレーブ・コンポーネントに接続します。コアは、TMDSクロック周期の 1/40 TMDSビット期間を必要とする場合 SCDCインタフェースからTMDS_Bit_clock_Ratio出力を示しています。このビットはまた SCDCレジスタ内の対応するフィールドに格納されます。HDMI 2.0仕様は、コネクタから 5V入力の存在とも HPD信号の状態に応答するようにコアを必要とします。 5V入力および HPD信号は、レジスタ機構の更新に使用されます。信号はscdc_i2c_clkのクロック・ドメインに同期しています。外部からコアへの HPD信号上の 100-msの遅延を作成する必要があります。

UG-HDMI2016.05.02 Avalon MM管理インタフェース 5-23

HDMIシンク Altera Corporation

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ステータスおよび制御データチャネルの詳細については、HDMI 2.0 Specification Chapter 10を参照することができます。HDMI 2.0仕様のレジスタのアドレス・マップを得ることができます。

シンク・クロック・ツリーシンク・コアが異なるクロックを使用しています。ロジックは、3つの CDRクロック(rx_clk[2:0])を使用してコアにトランシーバ・データをクロックします。TMDSと TERC4復号は、link-speed clock (ls_clk)で行われます。シンクは、ピクセル・データをリサンプリングし、video pixel clock (vid_clk)におけるコアの出力でデータを提示します。ピクセル・データ・クロック（HDMI仕様内で）は、使用するビデオ・フォーマットに依存します。HDMIシンクでは、データを受信するために 3レシーバ・チャネルをインスタンス化する必要があります。

図 5-8: シンク・クロック・ツリー

図は、異なるクロックがシンク・コアのために選択することができる方法を示しています。

ResamplerFIFO

Sync

TMDS(TERC4)Decoder

Sync

Sync

HSSI[0]

HSSI[1]

HSSI[2]

HDMI Sink Core

Channel [0]

reconfig

Channel [1]

Channel [2]

WRCLK RDCLK

WRCLK RDCLK

WRCLK RDCLK

WRCLK RDCLK

rx_clk[0] vid_clk

Pixel Data

AUX Data

Transceiver

GPLLCLK0CLK1CLK2

ls_clkvid_clk

ls_clk

TMDS Clock

CDR Reference Clock

rx_clk[1]

rx_clk[2]

関連情報6-1ページの HDMIハードウェアのデモンストレーショントランスミッタとレシーバのチャネルの詳細については。

5-24 シンク・クロック・ツリーUG-HDMI

2016.05.02

Altera Corporation HDMIシンク

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HDMIハードウェアのデモンストレーション 62016.05.02

UG-HDMI 更新情報 フィードバック

アルテラ High-Definition Multimedia Interfaceは（HDMI）、ハードウェアのデモでは、HDMI IPコアの機能性を評価するのに役立ちますし、デザインを作成するための出発点を提供します。デモは、次のデバイスキット上で実行されます：• Arria 10開発キット• Arria V GX開発キット• Stratix V GX開発キット

関連情報Design Guidelines for DisplayPort and HDMI Interfaces

ハードウェア・デモンストレーション・コンポーネントデモ・デザインは、HDMIシンクとソースとの間の直接の HDMIビデオストリームのパススルーを実行するために Video and Image Processing (VIP) Suite IPコアや FIFOバッファをインスタンス化します。リファレンス・デザインには次のコンポーネントが含まれています。

© 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words and logosare trademarks of Intel Corporation in the US and/or other countries. Other marks and brands may be claimed as the property of others. Intel warrantsperformance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to makechanges to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of anyinformation, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version ofdevice specifications before relying on any published information and before placing orders for products or services.

ISO9001:2008登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

• HDMI Sink

• Transceiver Native PHY (RX)• Transceiver PHY Reset Controller (RX)• Altera PLL• Altera PLL Reconfiguration• Multirate Reconfiguration Controller (RX)• Oversampler (RX)• DCFIFO

• Sink Display Data Channel (DDC) and Status and Control Data Channel (SCDC)• Transceiver Reconfiguration Controller• VIP bypass and audio, auxiliary and infoframe buffers• Qsys system

• VIP passthrough for HDMI video stream• Source SCDC controller• HDMI source reconfiguration controller

• HDMI Source

• Transceiver Native PHY (TX)• Transceiver fPLL• Transceiver PHY Reset Controller (TX)• Altera PLL• Altera PLL Reconfiguration• Oversampler (TX)• DCFIFO• Clock Enable Generator

6-2 ハードウェア・デモンストレーション・コンポーネントUG-HDMI

2016.05.02

Altera Corporation HDMIハードウェアのデモンストレーション

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図 6-1: HDMIハードウェアのデモンストレーション・ブロック図

下の図は、デザインのハイ・レベルのアーキテクチャを示しています。

RX TDMS Clock

TX Transceiver Reference Clock

TX Transceiver Clock Out

TX Link Speed Clock

TX Video Clock

I C Clock

Memory Clock

RX Transceiver Reference Clock

RX Transceiver Recovered Clock

RX Link Speed Clock

RX Video Clock

Management Clock

VIP Main Clock 2

Sink DDC and SCDC

Altera PLLIP Core

Altera PLLReconfiguration

IP Core

Transceiver PHYReset Controller

(RX) IP Core

Transceiver Native PHY(RX) IP Core

Oversampler(RX)

HDMI Source

Avalon-MM MasterTranslator

(14)

Qsys System (HDMI Source, SCDC Control, and VIP Passthrough)

Avalon-MM SlaveTranslator

Avalon-MM SlaveTranslator

Nios II CPU

Video FrameBuffer IP Core

Clocked VideoInput IP Core

Clocked VideoOutput IP Core

External MemoryController IP Core

Transceiver ReconfigurationController IP Core

External Memory(DDR3)

VIP Bypass and Audio/Aux/IF Buffers

Source SCDC

Altera HDMIIP Core (TX)

(15)

(5) (6) (7)

Clock EnableGenerator

Transceiver NativePHY (TX) IP Core

Transceiver fPLL IP Core

(2)DCFIFOIP Core (2)

Altera HDMIIP Core (RX)

RateDetect

Multi-RateReconfigurationController (RX)(13)

(1)

(3)(12)

HDMI Sink

I2C Slave(SCDC) (16)

I2C Slave(EDID)

RAM 1-PortIP Core

I2C Master(SCDC)

DCFIFOIP Core

DCFIFOIP Core

DCFIFOIP Core (8)

Oversampler(TX) (8)

(9)

Transceiver PHYReset Controller

(TX) IP Core

Altera PLLReconfiguration

IP Core

Altera PLLIP Core

(10)

(15)

(11)

(5)(4)

DataAvalon-ST Video

Avalon-MMControl/Status

Arrow Legend

Clock Legend

例の設計アーキテクチャの次の詳細は、ブロック図中の番号に対応しています。1. シンク TMDSデータは 3つのチャネルがあります：data channel 0 (blue)、data channel 1

(green)、および data channel 2 (red)。2. Oversampler（RX）とデュアル・クロック FIFO（DCFIFO）のインスタンスは、各 TMDSデータ・チャネル（0,1,2）のために複製されます。

3. HDMI RXコアの各カラー・チャネルの映像データ入力幅はチャネルあたり RXトランシーバPCS-PLDパラレルデータの幅に相当します。

4. 各カラーチャネルは、色ごとに 16ビットに固定されています。 HDMI RXコアのビデオ・データ出力幅はクロックあたりのシンボルの値* 16 * 3 に相当します。

5. Clocked Video Input（CVI）と Clocked Video Output（CVO）IPコアのビデオ・データ入力幅は、NUMBER_OF_PIXELS_IN_PARALLEL * BITS_PER_PIXEL_PER_COLOR_PLANE *NUMBER_OF_COLOR_PLANESの値と同等です。HDMIコアとインターフェースするために、NUMBER_OF_PIXELS_IN_PARALLEL、BITS_PER_PIXEL_PER_COLOR_PLANE、およびNUMBER_OF_COLOR_PLANESの値は、それぞれクロック、16と 3あたりのシンボルと一致する必要があります。

6. HDMI TXコアのビデオ・データ入力幅は、 symbols per clock*16*3 に相当します。CVO IPコア（VIPパススルー）または DCFIFO（VIPバイパス）からの映像データを選択するために、ユーザー・スイッチを使用することができます。

UG-HDMI2016.05.02 ハードウェア・デモンストレーション・コンポーネント 6-3

HDMIハードウェアのデモンストレーション Altera Corporation

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7. HDMI TXコアの各カラー・チャネルの映像データ出力幅は、チャネルあたり TXトランシーバ PCS-PLDパラレルデータの幅に相当します。

8. DCFIFOおよび Oversampler（TX）のインスタンスは各 TMDSデータ・チャネル（0、1、2）およびクロック・チャネルのために複製されます。

9. Oversampler（TX）は、クロックが DCFIFOからデータを読み取るためにイネーブル信号を使用します。

10.ソース TMDSデータは、4つのチャネルを有しています：Data channel 0 (blue)、data channel 1(green)、data channel 2 (red)、および Clock Channel。

11.トランシーバ FPLL IPコアに、Arria 10デバイスでの TXトランシーバに外部からインスタンス化されます。トランシーバ PLLは Arria Vおよび Stratix Vデバイスで TXトランシーバ内に埋め込まれています。

12.RXマルチレート・リコンフィギュレーション・コントローラは、340 MCSC（の HDMI 1.4b）以下と 340 MCSC（HDMI 2.0）上記の TMDS文字率との間で適切な RXの再構成を実行するために TMDS_Bit_clock_ Ratioポートのステータスが必要です。ポートのステータスは、適切な TXの再構成を実行するには、Nios IIプロセッサと HDMI TXコアが必要とするものであり、スクランブルされています。

13.HDMI PLL、RXトランシーバからのリセット制御信号とロック・ステータス信号は、コントローラと HDMI RXコアをリセットします。

14.HDMI PLL、TX Transceiver Reset Controller、および HDMI TXコアのリセットとオーバーサンプリング制御信号です。HDMIシンクからロック状態と速度検出尺度有効信号は、TXのリコンフィギュレーション・プロセスを開始します。

15.双方向のコンフィギュレーションのためのトライステート・バッファ付きの I2 C SCL、SDAライン。 Arria 10デバイスにはアルテラ GPIOの IPコアを使用して、Arria Vおよび Stratix Vデバイスには ALTIOBUF IPコアを使用してください。

16.SCDCは主に、シンク TMDSコンフィギュレーション・レジスタの TMDS_Bit_Clock_RatioとScrambler_Enableビットを更新するためのソースのためにデザインされています。 HDMIRXコアは、このリリースの SCDC読み出し要求機能をサポートしていません。

6-4 ハードウェア・デモンストレーション・コンポーネントUG-HDMI

2016.05.02

Altera Corporation HDMIハードウェアのデモンストレーション

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Arria V、Arria V GZおよび Stratix Vデバイスのトランシーバ PLL• Arria Vデバイスのトランシーバ・クロッキング

• 最大 3400 Mbpsまで TMDSビット・レートを操作するには、クロック当たり 2シンボルでHDMI RXコアとの PCS – PLDインタフェースで 20ビットで Transceiver Native PHYを設定します。 PCS – PLDインタフェース幅が 20ビットになると、最小リンク速度は 611Mbpsです。

• 最大 6000 Mbpsまで TMDSビット・レートを操作するには、クロック当たり 4シンボルでHDMI RXコアと 40ビットでの Transceiver Native PHYを設定します。

• PCS – PLDインタフェース幅が 40ビットになると、最小リンク速度は 1000 Mbpsです。• オーバーサンプリングは、最小リンク速度を下回っている TMDSビット・レートのために必要とされます。

• Stratix Vデバイスのトランシーバ・ネイティブ PHY

• 最大 6,000 Mbpsまで TMDSビット・レートを操作するには、クロック当たり 2シンボルでHDMI RXコアとの PCS – PLDインタフェースで 20ビットで Transceiver Native PHYを設定します。

• PCS – PLDインタフェース幅が 20ビットになると、最小リンク速度は 611 Mbpsです。

表 6-1: Arria Vおよび Stratix Vの Transceiver Native PHY （RX）の設定値（6000 Mbps）

この表に、Arria Vおよび Stratix Vの Transceiver Native PHY （RX）6,000 Mbpsでの TMDSビット・レートのコンフィギュレーション設定の例を示しています。

パラメータ 設定

データパスのオプション

Enable TX bitslip オフEnable RX datapath オンEnable Standard PCS オンInitial PCS datapath selection スタンダードNumber of data channels 3

Enable simplified data interface オンRX PMA

Data rate 6,000 Mbps

Enable dynamic reconfiguration オンNumber of CDR reference clocks 2 (1)

(1) Bitec HDMI 2.0 HSMCドーターカードは、トランシーバ・シリアル・データ・ピンへの TMDSクロック・ピンを配線します。 また、HDMI PLLを駆動する TMDSクロックを使用するには、TMDSクロックは、トランシーバ専用基準クロック・ピンを駆動しなければなりません。 CDR基準クロックの数は 2です（それは、TMDSクロックで駆動される基準クロック 1（未使用）および HDMI PLL

UG-HDMI2016.05.02 Arria V、Arria V GZおよび Stratix Vデバイスのトランシーバ PLL 6-5

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RX PMA

Selected CDR reference clock 0 (1)

Selected CDR reference clock frequency 600 MHz

PPM detector threshold 1,000: XAUI

Enable rx_pma_clkout port オンEnable rx_is_lockedtodata port オンEnable rx_is_lockedtoref port オンEnable rx_set_locktodata and rx_set_locktorefports オン

スタンダード PCS

Standard PCS protocol 基本

Standard PCS / PMA interface width• 10（クロック当たり 1シンボル）• 20（クロック当たり 2および 4シンボル）

Enable RX byte deserializer• 20（クロック当たり 1および 2シンボル）• オン（クロック当たり 4シンボル）

表 6-2: Arria Vおよび Stratix Vトランシーバ・ネイティブ PHY（RX）共通インタフェース・ポート

Arria Vおよび Stratix Vトランシーバ・ネイティブ PHY（RX）共通インタフェース・ポート

出力クロックで駆動される基準クロック 0である）。選択された CDR基準クロックは 0に固定されます。

6-6 Arria V、Arria V GZおよび Stratix Vデバイスのトランシーバ PLLUG-HDMI

2016.05.02

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信号 入力/出力 説明

クロック

32、1、0 入力 RX CDRの入力基準クロック。• 250 Mbpsから 6000 Mbpsに任意の広いデータ・レート範囲をサポートするには、汎用コアと PLLが TMDSクロックから、より高いクロック周波数を取得する必要があります。最小のトランシーバ・データ・レート（例えば、611 Mbpsまたは 1,000 Mbps）の以下のデータ・レートに対してオーバーサンプリングされたストリームを作成するために、より高いクロック周波数を必要とします。

• TMDSクロック・ピンはトランシーバ専用基準クロック・ピンに配線されている場合、1つだけのトランシーバのリファレンス・クロック入力を作成する必要があります。トランシーバを駆動するための汎用コアと PLLのための基準クロックとしての TMDSクロックを使用することができます。

• Bitec HDMI 2.0 HSMCドーターカードを使用する場合、TMDSクロック・ピンは、トランシーバのシリアル・データ・ピンにルーティングされます。この場合、一般的なコア PLLの基準クロックとしての TMDSクロックを使用するように、クロックはまた、トランシーバ専用基準クロックを駆動しなければなりません。 TMDSクロックへの一般的なコア PLL出力とビット 1、ビット 0を接続し、0で選択された CDR基準クロックを設定します。

rx_std_clkout[2:0] 出力 RXパラレル・クロック出力。• CDR回路は、CDRは、ロック・ツー・データ・モードで構成されている RXデータ・ストリームから RXパラレル・クロックを回復します。

• RXパラレル・クロックは、CDRは、ロック・ツー・リファレンス・モードに設定されている CDR基準クロックの反映です。

UG-HDMI2016.05.02 Arria V、Arria V GZおよび Stratix Vデバイスのトランシーバ PLL 6-7

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信号 入力/出力 説明

クロック

rx_std_coreclkin[2:0] 入力 RX FIFOの読み出し側のクロックを駆動するRXパラレル・クロックです。rx_std_clkoutポートに接続します。

rx_pma_clkout[2:0] 出力 PMAから RXパラレル・クロック（リカバリ・クロック）出力。未接続のままにしておきます。

リセット

rx_analogreset[<n>2:0] 入力 アクティブ High、エッジ検出、非同期リセット信号。アサートされると、RX CDR回路、デシリアライザをリセットします。トランシーバ PHY リセット・コントローラ IPコアに接続します。

rx_digitalreset[<n>2:0] 入力 アクティブ High、エッジ検出、非同期リセット信号。アサートされると、RXデータ・パスのデジタル・コンポーネントをリセットします。トランシーバ PHY リセット・コントローラ IPコアに接続します。

6-8 Arria V、Arria V GZおよび Stratix Vデバイスのトランシーバ PLLUG-HDMI

2016.05.02

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PMAポート

rx_set_locktoref[<n>2:0] 入力 アサートされると、プログラムは、RX CDRは、手動でリファレンス・モードにロックします。リファレンス・モードにロックが rx_set_

locktorefと rx_set_locktodataを使用して、リセット・シーケンスを制御することができます。

マルチレート・リコンフィギュレーション・コントローラ（RX）は、オーバーサンプリング・モードが必要な場合、このポートを 1に設定します。それ以外の場合、このポートが 0に設定されています。リセット・シーケンスの手動制御についてくわしくは、Arria V/Stratix Vデバイスでのトランシーバ・リセット・コントロールの「トランシーバ・リセット・シーケンス」を参照してください。

rx_set_locktodata[<n>

2:0]入力 常に 0に駆動されます。rx_set_locktorefが 1

に駆動されると、CDRは、 lock-to-referenceモードに設定されています。それ以外の場合は、CDRは、 lock-to-dataモードに構成されています。

rx_is_lockedtoref[<n>

2:0]出力 アサートされると、CDRは、入力基準クロック

にロックされています。 rx_set_locktorefが1のときに Transceiver PHY Reset Controller IPコアの rx_is_lockedtodataポートにこのポートを接続します。

rx_is_lockedtodata[<n>

2:0]出力 アサートされると、CDRは、着信データにロッ

クされています。rx_set_locktorefが 0のときに Transceiver PHY Reset Controller IPコアのrx_is_lockedtodata ポートにこのポートを接続します。

rx_serial_data[<n>2:0] 入力 RX差動シリアル入力データPCSポート

unused_rx_parallel_data 出力 未接続のままにしておきます。rx_parallel_data[-1:0] 出力 PCS RXパラレル・データ。

注意: S=クロック当たりシンボル

UG-HDMI2016.05.02 Arria V、Arria V GZおよび Stratix Vデバイスのトランシーバ PLL 6-9

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キャリブレーション・ステータス・ポート

rx_cal_busy[<n>2:0] 出力 アサートされると、最初の RXキャリブレーションが進行中であることを示します。リコンフィギュレーション・コントローラがリセットされている場合、このポートもアサートされています。トランシーバ PHYリセット・コントローラ IPコアに接続します。

リコンフィギュレーション・ポート

reconfig_to_xcvr[209:0] 入力 トランシーバ・リコンフィギュレーション・コントローラへのリコンフィギュレーション信号です。

reconfig_from_

xcvr[137:0]出力 トランシーバ・リコンフィギュレーション・コ

ントローラへのリコンフィギュレーション信号です。

トランシーバ・ネイティブ PHY (RX)—Arria 10デバイスクロック当たり 2シンボルで HDMI RXコアと PLDインタフェース - 6000 Mbpsの最大 TMDSビット・レートを操作するには、PCSで 20ビットでの Arria 10Transceiver Native PHY を設定します。最小リンクレートは 1,000 Mbpsです。

表 6-3: Arria 10トランシーバ・ネイティブ PHY (RX)のコンフィギュレーション設定

この表は、6,000 Mbpsでの TMDSビット・レート用の Arria 10トランシーバ・ネイティブ PHY（RX）構成設定の例を示しています。

パラメータ 設定

データパスのオプション

Transceiver configuration rules Basic/Custom (Standard PCS)

PMA configuration rules Basic

Transceiver mode RX Simplex

Number of data channels 3

Data rate 6,000 Mbps

Enable simplified data interface On

RX PMA

Number of CDR reference clocks 1

Selected CDR reference clock 0

Selected CDR reference clock frequency 600 MHz

PPM detector threshold 1,000: XAUI

6-10 トランシーバ・ネイティブ PHY (RX)—Arria 10デバイスUG-HDMI

2016.05.02

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RX PMA

CTLE adaptation mode Manual

DFE adaptation mode Disabled

Enable rx_is_lockedtodata port On

Enable rx_is_lockedtoref port On

Enable rx_set_locktodata and rx_set_locktorefports On

スタンダード PCS

Standard PCS / PMA interface width 20

RX byte deserializer mode Disabled

ダイナミック・リコンフィギュレーション

Enable dynamic reconfiguration On

Share reconfiguration interface On(2)

表 6-4: Arria 10トランシーバ・ネイティブ PHY（RX）共通インタフェース・ポート

この表は、Arria 10トランシーバ・ネイティブ PHY（RX）共通インタフェース・ポートを説明します。

信号 入力/出力 説明

クロック

rx_cdr_refclk[1:0] 入力 BST回路へのクロック入力。

rx_clkout[2:0] 出力 トランシーバ RX PMAで回復された低速パラレル・クロックであり、これが RXエンハンスト PCSのクロックになります。このクロックの周波数は、データ・レートを PCS/PMAインタフェースの幅で割ったものと等しくなります。

rx_coreclkin[2:0] 入力 FPGAファブリックのクロックです。このクロックは、RX FIFOの書き込みポートを駆動します。rx_std_clkoutポートに接続します。

(2) 有効にした場合、reconfig_addressの最ビットは、アクティブ・チャネルを識別します。下位 10ビットがリコンフィギュレーション・アドレスを指定します。複数のチャネルを持つネイティブPHYを設定する場合、このオプションを有効にします。ただし、同じチャネルで RXと TXの間の単一のリコンフィギュレーション・マスタ・コントローラを共有するには、このオプションをオフにする必要があります。

UG-HDMI2016.05.02 トランシーバ・ネイティブ PHY (RX)—Arria 10デバイス 6-11

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リセット

rx_analogreset[<n>2:0] 入力 トランシーバ PHYのアナログ RX部分をリセットします。トランシーバ PHY リセット・コントローラ IPコアに接続します。

rx_digitalreset[<n>2:0] 入力 トランシーバ PHYのデジタル RX部分をリセットします。トランシーバ PHY リセット・コントローラ IPコアに接続します。

PMAポート

rx_set_locktoref[<n>2:0] 入力 このポートは、RX CDR回路のマニュアル・コントロールを可能にします。マルチレート・リコンフィギュレーション・コントローラ（RX）オーバーサンプリングモードが必要な場合は 1に、このポートを設定します。そうでなければ、このポートが 0に設定されています。

rx_set_locktodata[<n>

2:0]入力 常に 0に駆動されます。rx_set_locktorefが 1

に駆動されると、CDRは、 lock-to-referenceモードに設定されています。それ以外の場合は、CDRは、 lock-to-dataモードに構成されています。

rx_is_lockedtoref[<n>

2:0]出力 アサートされると、CDRは、入力基準クロック

にロックされています。 rx_set_locktorefが1のときに Transceiver PHY Reset Controller IPコアの rx_is_lockedtodataポートにこのポートを接続します。

rx_is_lockedtodata[<n>

2:0]出力 アサートされると、CDRは、着信データにロッ

クされています。rx_set_locktorefが 0のときに Transceiver PHY Reset Controller IPコアのrx_is_lockedtodata ポートにこのポートを接続します。

rx_serial_data[<n>2:0] 入力 RX差動シリアル入力データ。PCSポート

unused_rx_parallel_data 出力 未接続のままにしておきます。

6-12 トランシーバ・ネイティブ PHY (RX)—Arria 10デバイスUG-HDMI

2016.05.02

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PCSポート

rx_parallel_data[-1:0] 出力 PCS RXパラレル・データ。注意: S=クロック当たりのシンボル

キャリブレーション・ステータス・ポート

rx_cal_busy[<n>2:0] 出力 アサートされると、最初の RXキャリブレーションが進行中であることを示します。最初のキャリブレーションまたはマニュアル・キャリブレーションでは、この信号はキャリブレーション時にアサートされ、キャリブレーションの完了後にディアサートされます。トランシーバ PHY リセット・コントローラ IPコアに接続します。

Avalon-MMコントロール・ポート

reconfig_clk 入力 Avalonクロック。クロック周波数は 100～125MHzです。

reconfig_reset 入力 Avalonインタフェースをリセットします。reconfig_write 入力 アクティブ Highのライト・イネーブル信号で

す。reconfig_read 入力 アクティブ Highのリード・イネーブル信号で

す。reconfig_address[2+9:0] 入力 アドレス・バス。

下位 10ビットがアドレスを指定し、上位 2ビットは、チャネルを指定します。共有の再構成インタフェースが無効になっている場合、コアは、チャネルごとに独立した再構成インタフェースを提供します。例えば：• reconfig_address [9：0]は Logical Channel 0のリコンフィギュレーション・アドレス・バスに対応する

• reconfig_address[19:10]は Logical Channel1のリコンフィギュレーション・アドレス・バスに対応する

• reconfig_address [29：20]は Logical Channel2のリコンフィギュレーション・アドレス・バスに対応する

UG-HDMI2016.05.02 トランシーバ・ネイティブ PHY (RX)—Arria 10デバイス 6-13

HDMIハードウェアのデモンストレーション Altera Corporation

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Avalon-MMコントロール・ポート

reconfig_writedata[31:0] 入力 32ビットのデータ・ライト・バス。reconfig_

addressはアドレスに書き込まれるデータを示します。

reconfig_readdata[31:0] 出力 32ビット・データ読み出しバス。有効なデータは読み出し動作後にこのバスに配置されます。信号は、reconfig_waitrequestが Highになり、それから Lowになった後に有効になります。

reconfig_waitrequest 出力 Avalonインタフェースがビジー状態であることを示す 1ビットの信号です。この信号が Lowになるまで Avalonコマンドがアサートされた状態を保持してください。

アルテラと AMPP パートナが提供している IPコアHDMI RXまたは TX IPコアの RXまたは TXトランシーバ、リンク速度、およびビデオ・クロックの基準クロックを生成するために、HDMI PLLなどのアルテラの PLLの IPコアを使用してください。• Arria Vおよび Stratix Vデバイスのアルテラ PLL IPコア• Arria Vおよび Stratix Vデバイスのアルテラ IOPLL IPコアHDMI PLLは、任意の TMDSクロックによって参照されます。 HDMIソースでは、フレーム・バッファが含まれている VIPパススルー・デザイン、中の個別のクロック・ソースによってHDMI PLLを参照することができます。 TXのための HDMI PLLは、クロックと色深度ごとのRX全体のシンボルと同じ所望の出力周波数があります。• 3,400 Mbpsから 6000 Mbps （HDMI 2.0）までの TMDSビット・レートの場合は、TMDSクロック・レートで TMDSビット・レートの 1/40です。 HDMI PLLは TMDSクロックの 4倍でRX/TXのトランシーバのための基準クロックを生成します。

• 3,400 Mbpsの下の TMDSビット・レート（HDMIの 1.4b）は、TMDSクロック・レートでTMDSビット・レートの 1/10です。 HDMI PLLは、TMDSクロックと同一のレートで RX/TXトランシーバの基準クロックを生成します。

TMDSリンクが最小の RX/TXトランシーバ・リンク・レート以下の TMDSビット・レートで動作する場合は、デザインがオーバーサンプリングを必要とし、5の係数が選択されています。RX/TXトランシーバの最小リンク速度は、デバイス・ファミリとクロックあたりのシンボルごとに異なります。 HDMI PLLは TMDSクロックの 5倍で RX/TXトランシーバの基準クロックを生成します。注意: トランシーバ PLLの隣に物理的な位置にトランスミット・パス（pll_hdmi_tx）で、アル

テラ PLLを配置します。

6-14 アルテラと AMPP パートナが提供している IPコアUG-HDMI

2016.05.02

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表 6-5: 8 bpcの HDMI PLL所望の出力周波数のビデオ

この表は、8 bpcビデオを使用してサポートされているすべてのデバイス・ファミリのための様々な TMDSクロック・レートとクロックあたりのシンボル全体の HDMI PLL所望の出力周波数の一例を示しています。

デバイス・ファミリ

クロックあたりのシンボル

最小データ・レート（Gbps）

TMDSビット・レート（Mbps）

オーバーサンプリング（5倍）

最大クロック・レート（MHz）

RX/TX トランシーバ Refclk

(MHz)

RX/TX リンク・スピード・クロック

(MHz)

RX/TX ビデオ・クロック (MHz)

Arria 10 2 1,000

250 必須 25 100 12.5 12.5

1,080 必須せず 108 108 54 54

2,967 必須せず 296.7 296.7 148.35 148.35

5,940 必須せず 148.5 594 297 297

Arria V

2 611

270 必須 27 135 13.5 13.5

742.5 必須せず 74.25 74.25 37.125 37.125

1,485 必須せず 148.5 148.5 74.25 74.25

2,970 必須せず 297 297 148.5 148.5

4 1,000

270 必須 27 135 6.75 6.75

742.5 必須 74.25 371.25 18.5625 18.5625

1,485 必須せず 148.5 148.5 37.125 37.125

5,940 必須せず 148.5 594 148.5 148.5

Stratix V 2 611

540 必須 54 270 27 27

1,620 必須せず 162 162 81 81

5,934 必須せず 296.7 593.4 296.7 296.7

8 bpcまたは 24 bppのより大きい色深度はディープ・カラーになるように定義されています。 8bpcの色深度のために、コアは、TMDSクロック毎に 1ピクセルの割合でピクセルを運びます。深い色の深さで、TMDSクロックは、追加ビットのための余分な帯域幅を提供するために、ソース・ピクセル・クロックよりも高速に実行されます。TMDSクロック・レートは、8ビットにピクセル・サイズの比率で増加されます。• 8ビット・モード—TMDSクロック = 1.0 × ピクセルまたはビデオ・クロック (1:1)• 10ビット・モード—TMDSクロック = 1.25 × ピクセルまたはビデオ・クロック (5:4)• 12ビット・モード—TMDSクロック = 1.5 × ピクセルまたはビデオ・クロック (3:2)• 16ビット・モード—TMDSクロック = 2 × ピクセルまたはビデオ・クロック (2:1)

UG-HDMI2016.05.02 アルテラと AMPP パートナが提供している IPコア 6-15

HDMIハードウェアのデモンストレーション Altera Corporation

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表 6-6: HDMI PLLのディープ・カラー・ビデオのための所望の出力周波数

このテーブルには、クロックと色深度あたりのシンボル全体の HDMI PLL所望の出力周波数の一例を示しています。

クロックあたりのシンボル

オーバーサンプリング（5倍）

色あたりのビット

TMDSビット・レート（Mbps）

最大クロック・レート（MHz）

RX/TXトランシーバ Refclk

(MHz)

RX/TXリンク・スピード・クロック（MHz）

RX/TXリンク・スピード・クロック（MHz）

2 必須

8 270 27 135 13.5 13.5

10 (3) 337.5 33.75 168.75 16.875 13.5

12 (3) 405 40.5 202.5 20.25 13.5

16 (3) 540 54 270 27 13.5

4 必須せず

8 1,485 148.5 148.5 37.125 37.125

10 (3) 1,856.25 185.625 185.625 46.40625 37.125

12 (3) 2,227.5 222.75 222.75 55.6875 37.125

16 (3) 2,970 297 297 74.25 37.125

HDMI PLLのデフォルトの周波数設定は、適切なタイミング解析のために各クロックの可能な最大値に固定されます。例えば、Arria 10デバイスでは：• 入力基準クロックは 300 MHzである• トランシーバの出力クロックは 600 MHzである• トランシーバの出力クロックは 300 MHzである• ビデオ・クロックの出力クロックは 300 MHzである注意: このデフォルトの組み合わせは、任意の HDMI解決に有効ではありません。コアは、電

源投入時に適切な設定に再構成します。

アルテラの PLL Reconfig IPコアアルテラの PLL Reconfig IPコアは、アルテラ・デバイスの PLLの動的なリアルタイムのリコンフィギュレーションを容易にします。これらの PLLコンポーネントを使用して、FPGA全体をリコンフィギュレーションすることなく、出力クロック周波数、PLL帯域幅、および位相シフトをリアルタイムで更新することができます。Arria 10および Stratix Vデバイスでは 100 MHzでこの IPコアを実行することができます。Arria Vデバイスでは、タイミング・クロージャを 75 MHzで実行する必要があります。 Arria Vデバイスでクロッキング簡素化するために、全体の管理・クロック・ドメインは、75 MHzでキャップされています。

(3) このリリースでは、ディープ・カラー・ビデオは、VIPバイパス・モードでのみ実証されています。これは、VIPのパススルー・モードでは使用できません。

6-16 アルテラの PLL Reconfig IPコアUG-HDMI

2016.05.02

Altera Corporation HDMIハードウェアのデモンストレーション

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Multirate Reconfig Controller (RX)Multirate Reconfig Controllerは、250 Mbpsから 6000 Mbpsの範囲で任意のリンク速度で動作するように RXトランシーバを駆動するための HDMI PLLとレート検出回路を実装しています。6000 Mbpsでのリンク・レートが絶対最大ではないですが、意図は HDMI 2.0リンク・レートをサポートすることです。Multirate Reconfig Controllerは、クロック周波数帯域を決定するために、TMDSクロックであるHDMI PLL任意の基準クロックの速度の検出を行います。検出されたクロックの周波数帯域に基づいて、回路構成を動的にリンク速度変化に適応するために HDMI PLLトランシーバの設定をリコンフィギュレーションします。

UG-HDMI2016.05.02 Multirate Reconfig Controller (RX) 6-17

HDMIハードウェアのデモンストレーション Altera Corporation

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図 6-2: マルチレート・リコンフィギュレーション・シーケンス・フロー

この図は、入力データ・ストリームおよび基準クロックの周波数を受信するとき、またはトランシーバのロックが解除されたとき、コントローラのマルチレート・リコンフィギュレーション・シーケンス・フローを示します。

RX HDMI PLLおよびRXトランシーバをリセットします。

着信するTMDSクロックを測定するために、レート検出回路を有効にします。

クロック周波数帯域および所望RX HDMI PLLとRXトランシーバの設定との承認を受け入れます。

RX HDMI PLLと/またはRXトランシーバ・リコンフィギュレーションが前回と今回検出されたクロック周波数帯域と色深度に基づいて必要とされることを確認します。別の色深度は同じクロック周波数帯域内にあることもあります。

以前と現在のクロック周波数帯や色深度が異なる場合、RX HDMI PLLおよび/またはRXトランシーバのリコンフィギュレーションを要求します。

コントローラは、RX HDMI PLLおよび/またはRXトランシーバ（そして、Arria10デバイス上のリキャリブレーションに続いて）をリコンフィギュレーションします。

すべてのリコンフィギュレーション・プロセスの完全または以前と現在のクロック周波数帯域と色深度が異なっていない場合、RX HDMI PLLおよびRXトランシーバをリセットします。

基準クロックの周波数を監視するために定期的にレートを検出回路を有効にします。クロック周波数帯域が変化した場合、またはRX HDMI PLL、RXトランシーバまたはHDMIコアのロックがなかった場合、プロセスを繰り返します。

リコンフィギュレーション が必要 リコンフィギュレーションが必要ではない

オーバーサンプラ（RX）オーバーサンプラ（RX）は、検出されたクロックの周波数帯域がトランシーバ最小リンクレート以下である場合にオーバーサンプリングされた入力データ・ストリームからデータを抽出します。オーバサンプリング・ファクタは 5に固定されていて、シンボルの異なる数をサポートするためにデータ幅をプログラムすることができます。サポートされるデータ幅はクロックあたりの 2シンボルの場合は 20ビットであり、クロックあたりの 4シンボルの場合は 40ビットです。抽出

6-18 オーバーサンプラ（RX）UG-HDMI

2016.05.02

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されたビットは、すべての 5クロック・サイクルをアサートするデータ有効パルスを伴うことになります。

DCFIFORXトランシーバから DCFIFO転送データは、RXリンク速度のクロックドメインのクロックドメインを回収しました。DCFIFOは、TXトランシーバ・パラレル・クロック・アウト・ドメインに TXリンク速度のクロック・ドメインからデータを転送します。• シンク

• Multirate Reconfig Controller（RX）は、トランシーバの最小リンク速度を下回っている着信入力ストリームを検出した場合、書き込み要求はすべて 5クロック・サイクルをアサートとして、DCFIFOは、データの有効なパルスでオーバーサンプラからデータを受け取ります。

• それ以外の場合は、直接データを受け付け書き込み要求にトランシーバを常にアサートします。

• ソース• Nios IIプロセッサが発信データ・ストリームが TXトランシーバ最小リンク速度を下回っていると判断した場合、TXトランシーバは、オーバーサンプラ（TX）からデータを受け取ります。

• それ以外の場合、TXトランシーバは、読み出し要求で DCFIFOから直接データを読み出します。

• 常にアサートされています。

シンク・ディスプレイ・データ・チャネル（DDC）＆ステータスおよび制御データ・チャネル（SCDC）

HDMIソースは、拡張拡張ディスプレイ識別データ（E-EDID）データ構造をよき出すことにより、シンクの機能および特性を決定するために、DDCを使用しています。E-EDIDメモリは RAM、1ポートの IPコアを使用して保存されます。標準的な 2線式（クロックおよびデータ）のシリアル・データバス・プロトコル（I2Cスレーブ専用コントローラ）は、CEA-861-Dに準拠 E-EDIDのデータ構造を転送するために使用されます。E-EDID用の 8ビットの I 2 Cスレーブ・アドレスは 0xA0/0xA1です。LSBアクセスタイプを示しています：リードの場合は 1であり、ライトの場合は 0です。 HPDイベントが発生すると、I 2

Cスレーブは、RAMから読み出すことにより、E-EDIDデータに応答します。また、I 2 Cスレーブ専用コントローラは、HDMI 2.0動作のため SCDCをサポートするために使用されます。 SCDCのための 8ビットの I 2 Cスレーブアドレスは 0xA8/0xA9です。 HPDイベントが発生すると、I 2Cスレーブが HDMI RXコアの SCDCインタフェースから（または HDMIRXコアの SCDCインタフェースに）書き込み/読み出しのトランザクションを実行します。HDMI 2.0が意図されていない場合、この SCDCのための I 2 Cスレーブ専用コントローラが必要とされていません。

UG-HDMI2016.05.02 DCFIFO 6-19

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トランシーバ・リコンフィギュレーション・コントローラいつでもデバイスのトランシーバの設定を変更するトランシーバ・リコンフィギュレーション・コントローラ IPコアを使用することができます。選択トランシーバの任意の部分をリコンフィギュレーションすることができます。各部分のリコンフィギュレーションは、リード・モディファイ・ライト動作（最初はライト、そしてリード）を必要とします。リード・モディファイ・ライト動作は、レジスタ内の唯一の適切なビットを変更し、他のビットに影響を与えません。トランシーバ・リコンフィギュレーション・コントローラは、Arria Vおよび Stratix Vデバイスにのみ使用可能で、必要です。 RXと TXトランシーバは、単一のコントローラを共有しているため、コントローラは、Qsysのシステム内の Avalon-MM Master Translatorと Avalon-MM SlaveTranslatorなどの Qsysの相互接続が必要です。• Avalon-MM Master Translatorは、このコントローラと RXマルチレート・リコンフィギュレーション・コントローラとの間のインタフェースを提供します。

• Avalon-MM Slave Translatorは、このコントローラの RXおよび TXのリコンフィギュレーション・イベントを調停します。

Arria 10デバイスでは、Transceiver Native PHY は、直接アクセスの Avalon-MMのリコンフィギュレーション・インタフェースを備えています。• RX Multirate Reconfig Controllerは、直接 RXトランシーバ・リコンフィギュレーション・インタフェースを駆動します。

• Avalon-MM Slave Translatorタは、Nios II構成変更コマンドを変換し、直接 TXトランシーバ・リコンフィギュレーション・インタフェースを駆動します。

VIPバイパスやオーディオ、補助および InfoFrameバッファHDMI RXコアからのビデオ・データの出力と同期信号は、RX横切る DCFIFOと TXビデオクロックドメインを介してループします。一般制御パケット（GCP）、インフォフレーム（infoframe）（AVI、VSI、および AI）、補助データおよび音声データは、RXと TXリンク速度のクロック・ドメイン間 DCFIFOを通ってループしています。HDMI TXコアの補助データ・ポートは背圧を通っ DCFIFOを流れる補助データを制御します。背圧は、補助データ・ポートには、不完全な補助パケットが存在しないことを確認します。このブロックはまた、HDMI TXコア補助データポートに送信する前に、補助データ・ストリームからの音声データと音声クロック再生パケットの外部フィルタリングを実行します。

トランシーバ・ネイティブ PHY（TX）— Arria Vおとび Stratix VデバイスArria Vおよび Stratix Vのトランシーバ・ネイティブ PHY（TX）のコンフィギュレーション設定は、通常、RXと同じです。

表 6-7: Arria Vおよび Stratix Vのトランシーバ・ネイティブ PHY（RX）共通インタフェース・ポート

この表に、Arria Vおよび Stratix Vのトランシーバ・ネイティブ PHY （TX）6,000 MbpsでのTMDSビット・レートの構成設定の例を示しています。

6-20 トランシーバ・リコンフィギュレーション・コントローラUG-HDMI

2016.05.02

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パラメータ 設定

データパスのオプション

Enable TX bitslip On

Enable RX datapath Off

Enable Standard PCS On

Initial PCS datapath selection Standard

Number of data channels 4

Bonding mode xN

Enable simplified data interface On

TX PMA

Data rate 6,000 Mbps

TX local clock division factor 1

Enable TX PLL dynamic reconfiguration Off

Use external TX PLL Off

Number of TX PLLs 1

Main TX PLL logical index 0

Number of PLL reference clocks 1

PLL type CMU

Reference clock frequency 600 MHz

Selected reference clock source 0

Selected clock network xN

スタンダード PCS

Standard PCS protocol Basic

Standard PCS / PMA interface width• 10（クロック当たり 1シンボル）• 20（クロック当たり 2および 4シンボル）

Enable TX byte serializer• オフ（クロック当たり 1および 2シンボル）• オン（クロック当たり 4シンボル）

表 6-8: Arria Vおよび Stratix Vのトランシーバ・ネイティブ PHY（RX）共通インタフェース・ポート

この表は、Arria 10トランシーバ・ネイティブ PHY（RX）共通インタフェース・ポートを説明します。

UG-HDMI2016.05.02 トランシーバ・ネイティブ PHY（TX）— Arria Vおとび Stratix Vデバイス 6-21

HDMIハードウェアのデモンストレーション Altera Corporation

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信号 入力/出力 説明

クロック

tx_pll_refclk 入力 PLLへのリファレンス・クロック入力。

tx_std_clkout[3:0] 出力 TXパラレル・クロック出力。

tx_std_coreclkin[3:0] 入力 TX位相補償 FIFOの書き込み側を駆動する TXパラレル・クロック。rx_std_clkoutポートに接続します。

リセット

tx_analogreset[<n>3:0] 入力 アサートされると、TX PMA内のすべてのブロックをリセットします。トランシーバ PHY リセット・コントローラ IPコアに接続します。

tx_digitalreset[<n>3:0] 入力 アサートされると、TX PCS内のすべてのブロックをリセットします。トランシーバ PHY リセット・コントローラ IPコアに接続します。

TX PLL

pll_powerdown 入力 アサートされると PHY全体をリセットします。トランシーバ PHY リセット・コントローラ（TX）IPコアに接続します。

pll_locked 出力 アサートされる場合、TX PLLがロックされることを示します。トランシーバ PHY リセット・コントローラ（TX）IPコアに接続します。

PCSポート

unused_tx_parallel_data 入力 未接続のままにしておきます。tx_parallel_data[-1:0] 入力 PCS RXパラレル・データ。

注意: S=クロック当たりのシンボル

PMAポート

tx_serial_data[<n>3:0] 出力 TXシリアル出力データ。

6-22 トランシーバ・ネイティブ PHY（TX）— Arria Vおとび Stratix VデバイスUG-HDMI

2016.05.02

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キャリブレーション・ステータス・ポート

tx_cal_busy[<n>3:0] 出力 アサートされると、最初の TXキャリブレーションが進行中であることを示します。リコンフィギュレーション・コントローラがリセットされている場合、このポートもアサートされています。トランシーバ PHYリセット・コントローラ IPコアに接続します。

リコンフィギュレーション・ポート

reconfig_to_xcvr[349:0] 入力 トランシーバ・リコンフィギュレーション・コントローラへのリコンフィギュレーション信号です。

reconfig_from_

xcvr[229:0]出力 トランシーバ・リコンフィギュレーション・コ

ントローラへのリコンフィギュレーション信号です。

トランシーバ・ネイティブ PHY（RX）— Arria 10デバイスArria Vおよび Stratix Vのトランシーバ・ネイティブ PHY（TX）のコンフィギュレーション設定は、通常、RXと同じです。

表 6-9: Arria Vのトランシーバ・ネイティブ PHY（TX）のコンフィギュレーション設定

この表は、6,000 Mbpsでの TMDSビット・レート用の Arria 10のトランシーバ・ネイティブ PHY（TX）構成設定の例を示しています。

パラメータ 設定

データパスのオプション

Transceiver configuration rules Basic/Custom (Standard PCS)

PMA configuration rules Basic

Transceiver mode TX Simplex

Number of data channels 4

Data rate 6,000 Mbps

Enable simplified data interface On

TX PMA

TX channel bonding mode PMA only bonding

スタンダード PCS

Standard PCS / PMA interface width 20

TX byte serializer mode Disabled

UG-HDMI2016.05.02 トランシーバ・ネイティブ PHY（RX）— Arria 10デバイス 6-23

HDMIハードウェアのデモンストレーション Altera Corporation

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ダイナミック・リコンフィギュレーション

Enable dynamic reconfiguration Off

表 6-10: Arria 10トランシーバ・ネイティブ PHY（RX）共通インタフェース・ポート

この表は、Arria 10トランシーバ・ネイティブ PHY（RX）共通インタフェース・ポートを説明します。

信号 入力/出力 説明

クロック

tx_bonding_clocks[-1:0] 入力 チャネルごとの低速パラレル・クロックを伝達する 6ビット・バスです。これらのクロックはマスタ CGBからの出力です。これらのクロックはボンディング・チャネル専用に使用します。トランシーバ FPLL IPコアに接続します。注意: 必要なトランシーバ・チャネル数: 4

tx_clkout[3:0] 出力 ノン・ボンディング・コンフィギュレーションではローカル CGBにより生成され、ボンディング・コンフィギュレーションではマスタ CGBにより生成されるパラレル・クロックです。このクロックの周波数は、データ・レートを PCS/PMAインタフェースの幅で割ったものと等しくなります。

32、3、0 入力 FPGAファブリックのクロックです。このクロックは、TX FIFOの書き込みポートを駆動します。rx_std_clkoutポートに接続します。

リセット

tx_analogreset[<n>3:0] 入力 トランシーバ PHYのアナログ TX部分をリセットします。トランシーバ PHY リセット・コントローラ IPコアに接続します。

tx_digitalreset[<n>3:0] 入力 トランシーバ PHYのデジタル TX部分をリセットします。トランシーバ PHY リセット・コントローラ（TX）IPコアに接続します。

6-24 トランシーバ・ネイティブ PHY（RX）— Arria 10デバイスUG-HDMI

2016.05.02

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PCSポート

unused_tx_parallel_data 入力 未接続のままにしておきます。tx_parallel_data[-1:0] 入力 PCS RXパラレル・データ。

注意: S=クロック当たりのシンボル

PMAポート

tx_serial_data[<n>3:0] 出力 RXシリアル入力データキャリブレーション・ステータス・ポート

tx_cal_busy[<n>2:0] 出力 アサートされると、最初の TXキャリブレーションが進行中であることを示します。最初のキャリブレーションまたはマニュアル・キャリブレーションでは、この信号はキャリブレーション時にアサートされ、キャリブレーションの完了後にディアサートされます。キャリブレーションが完了するまで、チャネルをリセット状態に保つ必要があります。

トランシーバ PHYのリセット・コントローラトランシーバ PHYリセット・コントローラ IPコアは、RXと TXトランシーバの信頼性の初期化を保証します。リセット・コントローラは、リセット入力の同期を処理するために、チャネルごとに個別のリセットコントロールがあり、PLLの遅れは、ステータス、および自動または手動リセット回復モードにロックされています。

トランシーバ PHY IPコアArria 10デバイスでは、トランシーバ・ネイティブ PHY （TX）に外部トランシーバ PLLをインスタンス化します。トランシーバ FPLL IPコアは、トランシーバ・チャネルで必要とされる高速クロックを生成します。マスタとローカル・クロック生成ブロック（CGB）は、トランシーバ・バンクに非結合との結合チャネルを駆動するために必要な高速シリアルおよび低速パラレル・クロックを提供します。

表 6-11: Arria Vのトランシーバ・ネイティブ fPLLのコンフィギュレーション設定

この表は、6,000 Mbpsでの TMDSビット・レート用の Arria 10のトランシーバ fPLLのコンフィギュレーション設定の例を示しています。

パラメータ 設定

PLL

Protocol mode Basic

Bandwidth Medium

UG-HDMI2016.05.02 トランシーバ PHYのリセット・コントローラ 6-25

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パラメータ 設定

PLL

Number of CDR reference clocks 1

Selected reference clock source 0

ポート

Primary PLL clock output buffer GX clock output buffer

Enable PLL GX clock output port On

出力周波数

PLL output frequency 3,000 MHz

Enable fractional mode Off

PLL integer reference clock frequency 600 MHz

マスタ・クロック・ジェネレーション・ブロック

Include Master Clock Generation Block On

Clock division factor 1

Enable x6/xN non-bonded high-speed clockoutput port Off

Enable PCIe clock switch interface Off

Number of auxiliary MCGB clock input ports 0

結合

Enable bonding clock output ports On

Enable feedback compensation bonding Off

PMA interface width 20

ダイナミック・リコンフィギュレーション

Enable dynamic reconfiguration On

Enable Altera Debug Master Endpoint Off

Separate avmm_busy from reconfig_waitrequest Off

オプションのリコンフィギュレーション・ロジック

Enable capability registers On

Set user-defined IP identifier 0

Enable control and status registers On

6-26 トランシーバ PHY IPコアUG-HDMI

2016.05.02

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表 6-12: Arria 10トランシーバ・ネイティブ PHY（RX）共通インタフェース・ポート

この表は、Arria 10トランシーバ・ネイティブ PHY（RX）共通インタフェース・ポートを説明します。

信号 入力/出力 説明

クロック

pll_refclk0 入力 リファレンス・クロック入力ポート 0です。

tx_bonding_clocks[-1:0] 出力 マスタ CGBからの低速パラレル・クロック出力を伝送するオプションの 6ビット・バスです。結合したグループ内の各トランシーバ・チャネルは、この 6ビット・バスを備えています。チャネル・ボンディングに使用され、x6/xNのクロック・ネットワークを表します。トランシーバ・ネイティブ PHY IPコアのシミュレーション注意: トランシーバ・チャネル数

tx_serial_clk 出力 GTチャネル用の高速シリアル・クロック出力ポートです。未接続のままにしておきます。

リセット

mcgb_rst 入力 マスタ CGBリセット・コントロールです。

ステータス・ポート

pll_powerdown 入力 アサートされると PLLをパワー・ダウンします。トランシーバ・ リセット・コントローラ（TX）IPコアに接続します。

pll_cal_busy 出力 PLLキャリブレーション進行中、Highでアサートされるステータス信号です。リセット・コントローラ IPに接続する前に tx_

cal_busyポートでこの信号を ORします。

pll_locked 出力 PLLがロックされているかどうかを示すアクティブハイステータス信号。コントローラ（TX）IPコアをリセットトランシーバに接続します。

UG-HDMI2016.05.02 トランシーバ PHY IPコア 6-27

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Avalon-MMコントロール・ポート

reconfig_clk0 入力 Avalonインタフェースのクロック。reconfig_reset0 入力 Avalonインタフェースをリセットします。reconfig_write0 入力 アクティブ Highのライト・イネーブル信号で

す。reconfig_read0 入力 アクティブ Highのリード・イネーブル信号で

す。reconfig_address0[9:0] 入力 読み取りおよび書き込み動作の両方にアクセ

スするアドレスの指定に使用される 10ビットアドレス・バスです。

reconfig_

writedata0[31:0]入力 32ビットのデータ・バスです。指定されたアド

レスに書き込みデータを伝送します。reconfig_readdata0[31:0] 出力 32ビットのデータ・バスです。指定したアドレ

スからリード・データを伝送します。reconfig_waitrequest0 出力 Avalonインタフェース信号がビジー状態であ

ることを示します。アサートされる場合、全ての入力が一定に保たなければなりません。

オーバーサンプラ（TX）オーバーサンプラ（TX）は、入力ワードの各ビットを所定回数繰り返すことにより、データを送信し、出力ワードを構築します。オーバサンプリング係数は 5に固定されていますオーバーサンプラ（TX）は、入力ワードが 5クロック・サイクル毎にのみ有効であることを前提としています。このブロックは、出力データ・ストリームは DCFIFOからごとに 5クロック・サイクルを読み取ることにより、TXトランシーバ最小リンク・レート以下であると判定された場合に可能になります。

クロック・イネーブル・ジェネレータクロック・ジェネレータを有効にするには、クロック・イネーブル・パルスを生成するロジックです。このクロックは、5クロック・サイクルごとにパルスのアサートを有効にし、DCFIFOからのデータアウトをクロックする読み出し要求信号として機能します。

QsysシステムQsysのシステムは、HDMIビデオストリーム、ソース SDCコントローラ、およびソース・リコンフィギュレーション・コントローラのブロックの VIPパススルーで構成されています。

HDMIビデオ・ストリームの VIPパススルー特定のデザイン例では、VIPデータパスを介して HDMI RXコアからのビデオ・データ出力と同期信号をループすることができます。

6-28 オーバーサンプラ（TX）UG-HDMI

2016.05.02

Altera Corporation HDMIハードウェアのデモンストレーション

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Clocked Video Input II (CVI II) IPコアは唯一のアクティブ・ピクチャ・データを残して、水平および垂直ブランキングの着信クロックされたビデオをストリッピングすることによって、Avalon-STのビデオにビデ・オフォーマットをクロック駆動変換します。• IPコアは、異なる周波数で動作するビデオフォーマットがシステムに入力できるようにクロック交差機能を提供します。

• IPコアは、着信クロックされたビデオのフォーマットを検出し、レジスタのセットで、この情報を提供しています。

• Nios IIプロセッサは、VIPパススルー設計に CVO IPコアのビデオ・フレーム・モード・レジスタを再構成するためにこの情報を使用しています。

Video Frame Buffer II IPコアは、外部 RAMにビデオ・フレームをバッファリングします。• このコアは、フレームの落ちや繰り返し再生の様々なオプションでダブル/トリプル・バッファリングをサポートします。

• データパス内のスループットの問題を解決し、単純なフレーム・レート変換を実行するためにバッファリング・オプションを使用することができます。

VIPパススルー・デザインでは、HDMIソースの PLLを参照し、独立したクロック・ソースを使用して PLLをシンクすることができます。しかし、VIPバイパス・デザインでは、HDMIソースPLLを参照し、同じクロック・ソースを使用して PLLをシンクする必要があります。Clocked Video Output II (CVO II) IPコアはクロックされたビデオにフロー制御の Avalon-STのビデオ・プロトコルからデータを変換します。• IPコアは、異なる周波数で動作しているビデオ・フォーマットは、システムから作成することができるようにするためにクロック交差機能を提供します。

• これは、水平および垂直帰線を挿入し、Avalon-STビデオ制御とアクティブ・ピクチャ・パケットを使用して水平および垂直同期情報を生成することによってクロックされるビデオ内のAvalon-STをフォーマットします。

• ビデオ・フレームは Avalon-MM制御ポートを介してアクセスされるモード・レジスタで説明します。

表 6-13: VIPパススルー・デザインと VIPバイパス・デザインの違い

VIPパススルー・デザイン VIPバイパス・デザイン

• HDMIソースの PLLを参照し、独立したクロック・ソースを使用して PLLをシンクすることができます。

• 特定のビデオのみを示しています—640×480p60、720×480p60、1280×720p60、1920×1080p60、および3840×2160p24

• HDMIソース PLLを参照すると、同じクロック・ソースを使用して PLLをシンクする必要があります。

• すべてのビデオ・フォーマットを示しています。

UG-HDMI2016.05.02 HDMIビデオ・ストリームの VIPパススルー 6-29

HDMIハードウェアのデモンストレーション Altera Corporation

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表 6-14: サポートされるデバイスのための VIPパススルーや VIPバイパスオプション

デバイス・ファミリ

クロックあたりのシンボル

HDMI仕様のサポート

Bitec HDMI 2.0 ドーターカード

ディレクトリ VIP パススルー VIPバイパス

Arria 10 2 2.0 FMC (Rev4) a10_hdmi2 サポート無し サポート有りArria V 2 TK_

SLEEP(1);HSMC (Rev8) av_sk サポート有り サポート有り

Arria V 4 2.0 HSMC (Rev8) av_sk_hdmi2 サポート無し サポート有りStratix V 2 2.0 HSMC (Rev8) sv_hdmi2 サポート無し サポート有り

ソース SCDCコントローラソース SCDCコントローラは、I 2 Cマスタ・コントローラが含まれています。 I 2 Cマスタ・コントローラは、HDMI 2.0の動作のために外部シンクに FPGAソースから SCDCデータ構造を転送します。例えば、出力データ・ストリームは 6,000 Mbpsである場合、Nios IIプロセッサは、I2Cマスタ・コントローラにシンク TMDSコンフィギュレーション・レジスタの TMDS_Bit_Clock_Ratioおよび Scrambler_Enableビットを 1に更新するために命令します。また、同じ I2Cマスタは、HDMIソースと外部シンクとの間で DDCデータ構造（E-EDID）を転送することができます。

トランシーバ・リコンフィギュレーション・コントローラNios II CPUは、HDMIソースのマルチレート・リコンフィギュレーション・コントローラとして機能します。CPUは、TXリコンフィギュレーション・を必要とするかどうかを判断するために MultirateReconfig Controller（RX）からの定期的なレート検出に依存しています。 Avalon-MMスレーブ・トランスレータは、Nios IIプロセッサの Avalon-MMマスタ・インタフェースと外部インスタンス化された HDMIソースのアルテラの PLLリコンフィギュレーション IPコアおよびTransceiver Native PHY （TX）の Avalonスレーブ・インタフェースとの間のインタフェースを提供します。

6-30 ソース SCDCコントローラUG-HDMI

2016.05.02

Altera Corporation HDMIハードウェアのデモンストレーション

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図 6-3: Nios II IDEフロー

TXのためのリコンフィギュレーション・シーケンス・フローは、PLLとトランシーバ・リコンフィギュレーションおよびリセット・シーケンスが順次実行されることを除いて、RXと同じです。図は、CVO、I 2 Cマスタと HDMIソースのコントロールを必要とするの Nios IIソフトウェア・フローを示しています。

TX HDMI PLLとTXトランシーバをリセットします。 I Cマスタ・コントローラ・コアを初期化します。

2

TXリコンフィギュレーションが必要であることを決定するために RXレート検出回路からの周期的な測定値の有効な信号をポーリングします。また、TXホット・プラグのイベントが発生したことを決定するためにTXホット・プラグ要求をポーリングします。

HDMIシンクと測定値からTMDS_Bit_Clock_Ratio値を読み出します。

2HDMIシンクからTMDS_Bit_Clock_Ratioレジスタ値に基づいて、I Cインタフェースを介してSCDCを送信します。 測定とTMDS_Bit_Clock_Ratio値に基づいてクロック

周波数帯域を取得します。 TX HDMI PLLとTXトランシーバのリコンフィギュレーションとオーバーサンプリングが必要かどうかを決定するために、HDMIシンクから色深度情報を読み出します。

Nios IIプロセッサは、（そして、Arria10デバイスのリキャリブレーションが続く）TX HDMI PLLとTXトランシーバをリコンフィギュレーションし、リコンフィギュレーションした後にシーケンスをリセットするためにシーケンシャル・コマンドを送信します。その後、HDMI TXコアへのリセットを送信します。

2Nios IIプロセッサは、SCDC情報を送信するために、I Cのマスタを命令します。

CVOが送信するビデオ・フレームの解像度を調整するように更新されるべきことを決定するためにCVIからの受信するビデオの幅と高さを取得します。

Nios IIプロセッサは、CVOのビデオ・フレームの解像度を更新するためのコマンドを送信します。

リコンフィギュレーションが必要

リコンフィギュレーションが必要ではない

有効な測定が受信した TXホット・プラグのイベントが発生した

CVO Update Is RequiredCVOアップデートが必要ではない

HDMIハードウェア・デモンストレーションの要件HDMIのデモンストレーションは、アルテラの FPGAボードを必要とするハードウェアをサポートしています。

UG-HDMI2016.05.02 HDMIハードウェア・デモンストレーションの要件 6-31

HDMIハードウェアのデモンストレーション Altera Corporation

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• アルテラ FPGAデバイス• Bitec HDMI 2.0ドーター・カード• Standard HDMIソース—例えば、グラフィック・カードと HDMI出力との PC• Standard HDMIシンク—例えば、HDMI入力付きのモニタ• 2つの HDMIケーブル

• Bitecドーター・カード RXコネクタにグラフィックス・カードを接続するためのケーブル。

• モニターに Bitec社ドータカードの TX コネクタを接続するためのケーブル。

表 6-15: アルテラの FPGAボードとデモンストレーションのためにサポートされている Bitec HDMI 2.0ドーター・カード

デザイン例 アルテラ FPGAボード Bitec HDMI 2.0ドーター・カード

Arria 10 (a10_hdmi2)

Arria 10 GX FPGA開発キット(10AX115S3F45E2SGE3)

注意:開発ボードの FMC Bコネクタに Bitec社ドータカードを取り付けます。

FMC (Rev4)

Arria 10 (a10_hdmi2_es2)

Arria 10 GX FPGA開発キット(10AX115S2F45I2SGE2)

注意:FMCの開発ボードのコネクタを Bitec社ドータカードを取り付けます。

FMC (Rev4)

Arria V(1) Arria GX 開発キット HSMC (Rev8)

Arria V(1) Arria GX 開発キット HSMC (Rev8)

Stratix V(3) Stratix GX開発キット HSMC (Rev8)

関連情報• Arria V GX Starter Kit User Guide• Stratix V GX FPGA Development Kit User Guide

デモ・チュートリアルHDMIハードウェアのデモを設定と実行するとき、4ステージで構成されています。これらの段階を自動化するために、アルテラが提供するスクリプトを使用することができます。1. ハードウェアを設定します。2. ワーキング・ディレクトリにデザイン・ファイルをコピーします。3. デザインを制約およびコンパイルします。4. 結果を確認します。

6-32 デモ・チュートリアルUG-HDMI

2016.05.02

Altera Corporation HDMIハードウェアのデモンストレーション

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ハードウェアの設定デモの最初のステージは、ハードウェアを設定することです。ハードウェアを設定するには、以下のステップに従います。1. アルテラの FPGAボードに Bitec HDMI 2.0のドーター・カードを接続します。2. USBケーブルを使用して PCに FPGAボードを接続します。注意: Arria V GX FPGAスタータ・キットおよび Stratix V GX FPGA開発キットは、オン・ボ

ード USB-Blaster IIのコネクタがあります。ボードのバージョンがこのコネクタを持っていない場合、外付けの USB-Blasterのケーブルを使用することができます。

3. グラフィックカードと HDMI出力で、この場合には、標準の HDMIソースに Bitec HDMI 2.0ドーター・カードの HDMI RXコネクタから PCを HDMIケーブルで接続します。

4. この場合には、標準 HDMIシンクへ Bitec HDMI 2.0ドーター・カードの HDMI TXコネクタから HDMI入力を持つモニターに別の HDMIケーブルを接続します。

デザイン・ファイルのダウンロードハードウェアのセットアップが完了したら、デザインファイルをコピーします。作業ディレクトリに次のいずれかのパスからハードウェアのデモファイルをコピーします。• Arria V

• クロックごとの 2シンボル（HDMI1.4b）の デモ：<IP root directory>/altera_hdmi/

hw_demo/av_sk

• クロックごとの 4シンボル（HDMI 2.0）の デモ：<IP root directory>/altera_hdmi/

hw_demo/av_sk_hdmi2

• Stratix V

• クロックごとの 2シンボル（HDMI 2.0）の デモ：<IP root directory>/altera_hdmi/

hw_demo/sv_hdmi2

• Arria 10 (10AX115S3F45E2SGE3)

• クロックごとの 2シンボル（HDMI 2.0）の デモ：<IP root directory>/altera_hdmi/

hw_demo/a10_hdmi2

• Arria 10 (10AX115S2F45I2SGE2)

• クロックごとの 2シンボル（HDMI 2.0）の デモ：<IP root directory>/altera_hdmi/

hw_demo/a10_hdmi2_es2

デザインの構築とコンパイルデザイン・ファイルをコピーした後、デザインを構築することができます。FPGAデザインをコンパイルするためにアルテラが提供する Tclスクリプトを使用することができます。1. Nios II Command Shellを開きます。2. 作業ディレクトリにディレクトリを変更します。3. コマンドを入力し、入力します。

UG-HDMI2016.05.02 ハードウェアの設定 6-33

HDMIハードウェアのデモンストレーション Altera Corporation

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source runall.tcl（ Quartus Primeスタンダード・エディションを使用する場合）またはsource runall_pro.tcl （ Quartus Primeプロ・エディションを使用する場合)このスクリプトを使用するには、次の手順を実行します。• IPカタログ・ファイルを生成します。• Qsysシステムを生成します。• Quartus Primeプロジェクトを作成します。• ソフトウェアのワークスペースを作成し、ソフトウェアを構築します。• Quartus Primeプロジェクトをコンパイルします。• ファイル名を指定して実行解析および合成は、DDRの割り当て-のための唯一の VIPパススルー設計のためのポストマップ・ネットリストを生成します。

• フル・コンパイルを実行します。注意: Linuxユーザーである場合、このメッセージ CYGPATHを発生します：cygpath: command

not found 。注意: このメッセージは無視することができます。スクリプトは、次のコマンドを生成する

ように進行します。

結果の確認デモの最後には、標準 HDMIシンク（モニタ）上に結果を表示することができます。デモを使用するには、以下のステップに従います。1. アルテラの FPGAボードをパワーアップします。2. FPGAへのソフトウェア・オブジェクト・ファイル（.sofファイル）をダウンロードする Nios

IIコマンドシェルで次のコマンドを入力します。nios2-configure-sof output_files/<Quartus project name>.sof

3. 標準的な HDMIソースを電源を投入し、シンクします（まだしていない場合）。デザインは、ビデオソース（PC）の出力を表示します。注意: 出力が表示されない場合、システムを再初期化するために cpu_resetnを押下します。

または標準的なソースからのケーブルを抜くことにより、HPDを実行し、再びそれをプラグインすることもできます。

4. グラフィック・カード制御ユーティリティ（ソースとして PCを使用している場合）を開きます。コントロール・パネルを使用して、さまざまなビデオ解像度を切り替えることができます。a10_hdmi2、av_hdmi2、および sv_hdmi2のデモンステーション・デザインは最大 4Kp60までのビデオ解像度を可能にします。av_skのデザインでは、VIPのパススルー・モードのuser_dipsw[0] = 0を選択すると、 2160p24×720p60、 1920×1080p60、および 3840×640×480p60、720×480p60、1280 を可能にします。VIPのバイパス・モードの user_dipsw[0] = 1を選択した場合 、デザインは最大 4Kp60までビデオ解像度を可能にします。

6-34 結果の確認UG-HDMI

2016.05.02

Altera Corporation HDMIハードウェアのデモンストレーション

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ボタン、DIPスイッチおよび LEDの機能をプッシュデモンストレーションを制御するために、ボード上のプッシュボタン、DIPスイッチ、およびLEDの機能を使用してください。

表 6-16: プッシュ・ボタン、DIPスイッチおよび LEDの機能

プッシュ・ボタン /DIPスイッチ / LED

ピンファンクションav_sk/

av_sk_hdmi2 sv_hdmi2 a10_hdmi2

CPU_RESETn D5 AM34 BD27 ボタンを一度押すと、システムのリセットを実行します。

user_pb[0] A14 A7 T12ボタンを一度押すと、標準のHDMIソースに HPD信号を切り替えます。

user_pb[1] B15 B7 U12

長押しすると、DVI、符号化された信号を送信し、HDMIに符号化された信号を送信するために解放するために TXを指示するために保持します。

user_pb[2] B14 C7 U11

長押しすると、インフォフレーム（infoframe）の送信を停止し、送信を再開するために解放するために TXを指示するために保持します。

user_dipsw[0] D15 未使用 未使用

唯一の VIPパススルー機能を実証 av_sk設計で使用• 0：VIP Passthrough• 1：VIP Bypass

user_led[0] F17 J11 L28

RX HDMI PLLのロック・ステータス。• 0: Unlocked• 1: Locked

user_led[1] G15 U10 K26

RXトランシーバ・レディ・ステータス。• 0: Not ready• 1: Ready

UG-HDMI2016.05.02 ボタン、DIPスイッチおよび LEDの機能をプッシュ 6-35

HDMIハードウェアのデモンストレーション Altera Corporation

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プッシュ・ボタン /DIPスイッチ / LED

ピンファンクションav_sk/

av_sk_hdmi2 sv_hdmi2 a10_hdmi2

user_led[2] G16 U9 K25

RX HDMI PLLのロック・ステータス。• 0: At least 1 channel unlocked• 1: All 3 channels locked

user_led[3] G17 AU24 L25

RXオーバーサンプリング・ステータス。• 0: Non-oversampled (more than

611 Mbps for av_sk and sv_hdmi2, more than 1,000 Mbps forav_sk_hdmi2 and a10_hdmi2)

• 1: Oversampled (less than 611Mbps for av_sk and sv_hdmi2,less than 1,000 Mbps for av_sk_hdmi2 and a10_hdmi2

user_led[4] D16 AF28 J24

TX HDMI PLLのロック・ステータス。• 0: Unlocked• 1: Locked

user_led[5] C13 AE29 A19

TXトランシーバ・レディ・ステータス。• 0: Not ready• 1: Ready

user_led[6] C14 AR7 C18

TXトランシーバ PLLのロック・ステータス。• 0: Unlocked• 1: Locked

6-36 ボタン、DIPスイッチおよび LEDの機能をプッシュUG-HDMI

2016.05.02

Altera Corporation HDMIハードウェアのデモンストレーション

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プッシュ・ボタン /DIPスイッチ / LED

ピンファンクションav_sk/

av_sk_hdmi2 sv_hdmi2 a10_hdmi2

user_led[7] C16 AV10 D18

TXオーバーサンプリング・ステータス。• 0: Non-oversampled (more than

611 Mbps for av_sk and sv_hdmi2, more than 1,000 Mbps forav_sk_hdmi2 and a10_hdmi2)

• 1: Oversampled (less than 611Mbps for av_sk and sv_hdmi2,less than 1,000 Mbps for av_sk_hdmi2 and a10_hdmi2

UG-HDMI2016.05.02 ボタン、DIPスイッチおよび LEDの機能をプッシュ 6-37

HDMIハードウェアのデモンストレーション Altera Corporation

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HDMIシミュレーションの例 72016.05.02

UG-HDMI 更新情報 フィードバック

アルテラの HDMIシミュレーションの例では、HDMI IPコアの機能性を評価し、独自のシミュレーションを作成するための出発点を提供します。このシミュレーション例では、ModelSimの SEシミュレータをターゲットにしています。シミュレーションでは、次のコア機能について説明します。• IEC-60958オーディオ・フォーマット• スタンダード H/V/DE/RGB入力ビデオ・フォーマット• クロック当たり 4シンボルのサポート• HDMI 2.0スクランブル操作のサポート

図 7-1: VHDLテストベンチ

HDMI TX(4 Symbols/Clock)

HDMI RX(4 Symbols/Clock)

CRCCheck

Video TPG

CRCCheck

Audio data

Video data

Aux data Aux DataCheck

Audio Data Check

Audio Sample Gen

Aux Sample Gen

テスト・パターン・ジェネレータ（TPG）は、ビデオ刺激を提供します。 IPコアは、オーディオパケット・ジェネレータと補助パケット・ジェネレータを使用して HDMI TXコアを刺激します。 HDMI TXコアからの出力は、HDMI RXコアを駆動します。

© 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words and logosare trademarks of Intel Corporation in the US and/or other countries. Other marks and brands may be claimed as the property of others. Intel warrantsperformance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to makechanges to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of anyinformation, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version ofdevice specifications before relying on any published information and before placing orders for products or services.

ISO9001:2008登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

IPコアは、HDMI 2.0は、スクランブルのためのテストベンチを動作させるために、メモリ・マップされたマスタの刺激を必要とします。この刺激は、通常、I2 C DDCチャネルにわたって見られる活動を実装しています。この時点で、IPコアは、スクランブルが SCDCレジスタのビットを有効にアサートします。テストベンチは、CRCが入力と出力の映像にチェックを実装しています。テストベンチは、受信したビデオ・データで計算された CRCに対して送信されたデータの CRC値をチェックします。テストベンチは、レシーバから 4安定した V-SYNC信号を検出した後のチェックを実行します。AUXサンプル・ジェネレータは、トランスミッタから送信される固定データを生成します。レシーバの側では、ジェネレータは、予想される補助データを受信し、正しく復号されたかどうかを比較します。オーディオ・サンプル・ジェネレータは、音声チャネルを介して送信されるインクリメント・テスト・データ・パターンを生成します。レシーバの側では、音声データ・チェッカ・チェックとインクリメントテストデータパターンが受信されて正しく復号されたかどうかを比較します。

シミュレーション実習HDMIシミュレーションの例を設定と実行するには、2つのステップで構成されています。

1. 作業ディレクトリに<IP root directory>/altera/altera_hdmi/sim_exampleからシミュレーション・ファイルをコピーします。

2. IPのシミュレーションファイルとスクリプトを生成し、コンパイル、およびシミュレートします。a. コマンド・プロンプトを開きます。b. 以下のコマンドを入力します。

sh runall.sh

このスクリプトを使用するには、次の手順を実行します。

7-2 シミュレーション実習UG-HDMI

2016.05.02

Altera Corporation HDMIシミュレーションの例

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コマンド

Generate the simulation files for theHDMI cores.

• ip-generate --project-directory=./ --component-

file=./hdmi_rx_single.qsys --output-directory=./

hdmi_rx_single/sim/ --file-set=SIM_VERILOG --

report-file=sopcinfo:./hdmi_rx_single.sopcinfo -

-report-file=html:./hdmi_rx_single.html --

report-file=spd:./hdmi_rx_single/sim/hdmi_rx_

single.spd --report-file=qip:./hdmi_rx_single/

sim/hdmi_rx_single.qip

• ip-generate --project-directory=./ --component-

file=./hdmi_rx_double.qsys --output-directory=./

hdmi_rx_double/sim/ --file-set=SIM_VERILOG --

report-file=sopcinfo:./hdmi_rx_double.sopcinfo -

-report-file=html:./hdmi_rx_double.html --

report-file=spd:./hdmi_rx_double/sim/hdmi_rx_

double.spd --report-file=qip:./hdmi_rx_double/

sim/hdmi_rx_double.qip

• ip-generate --project-directory=./ --component-

file=./hdmi_tx_single.qsys --output-directory=./

hdmi_tx_single/sim/ --file-set=SIM_VERILOG --

report-file=sopcinfo:./hdmi_tx_single.sopcinfo -

-report-file=html:./hdmi_tx_single.html --

report-file=spd:./hdmi_tx_single/sim/hdmi_tx_

single.spd --report-file=qip:./hdmi_tx_single/

sim/hdmi_tx_single.qip

• ip-generate --project-directory=./ --component-

file=./hdmi_tx_double.qsys --output-directory=./

hdmi_tx_double/sim/ --file-set=SIM_VERILOG --

report-file=sopcinfo:./hdmi_tx_double.sopcinfo -

-report-file=html:./hdmi_tx_double.html --

report-file=spd:./hdmi_tx_double/sim/hdmi_tx_

double.spd --report-file=qip:./hdmi_tx_double/

sim/hdmi_tx_double.qip

Merge the four resulting msim_setup.tcl scripts to create a singlementor/msim_setup.tcl script.

ip-make-simscript --spd=./hdmi_tx_single/sim/hdmi_

tx_single.spd --spd=./hdmi_tx_double/sim/hdmi_tx_

double.spd --spd=./hdmi_rx_single/sim/hdmi_rx_

single.spd --spd=./hdmi_rx_double/sim/hdmi_rx_

double.spd

Compile and simulate the design in theModelSim software.

vsim -c -do msim_hdmi.tcl

Generate the simulation files for theHDMI cores.

Merge the resulting msim_setup.tclscripts to create a single mentor/msim_setup.tcl script.

UG-HDMI2016.05.02 シミュレーション実習 7-3

HDMIシミュレーションの例 Altera Corporation

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コマンド

Compile and simulate the design in theModelSim software.

成功した結果の例：# SYMBOLS_PER_CLOCK = 4# VIC = 0# AUDIO_CLK_DIVIDE = 800# TEST_HDMI_6G = 1# Simulation pass# ** Note: $finish : bitec_hdmi_tb.v (647) Time: 15702552 ns Iteration: 3 Instance: /bitec_hdmi_tb# End time: 14:39:02 on Feb 04,2016, Elapsed time: 0:03:17# Errors: 0, Warnings: 134

7-4 シミュレーション実習UG-HDMI

2016.05.02

Altera Corporation HDMIシミュレーションの例

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HDMI IPコアのユーザー・ガイドのアーカイブ A2016.05.02

UG-HDMI 更新情報 フィードバック

IPコアのバージョンが表示されない場合は、以前の IPコアバージョンのユーザーガイドが適用されます。

IPコアのバージョン ユーザー・ガイド

15.1 Altera OCT IPコアのユーザー・ガイド15.0 Altera OCT IPコアのユーザー・ガイド14.1 Altera OCT IPコアのユーザー・ガイド

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www.altera.com101 Innovation Drive, San Jose, CA 95134

エンベデッド・マルチプライヤ・ユーザー・ガイド改訂履歴 B

2016.05.02

UG-HDMI 更新情報 フィードバック

日付 バージョン 変更内容

2015年 5月 2016.05.02 • 16.0情報と HDMI IPコアのリソース使用率テーブルを更新。• HDMI仕様バージョン 2.0用のオーディオメタデータパケットについての情報を追加。

• 新しい HDMIソースポートに関する情報を追加• ：audio_metadata [164：0]• audio_format [4：0]

• 新しい HDMIシンクポートに関する情報を追加：• audio_metadata[164:0]

• audio_format[4:0]

• vid_lock

• aux_error

• HDMIソースに関する詳細情報を提供し、audio_de [7：0]シンク・ポートを追加。

• オーディオ・データおよび補助データ情報が含まれるようにテストベンチの図と説明を更新。

• アルテラ PLLは、トランシーバ PLLの隣の物理的な場所での送信経路（pll_hdmi_tx）で PLLを配置するための注意事項を追加。

• デフォルト値で HDMIの側波帯信号（HDMI AVIと VSIビット・フィールド）を更新。

• HDMI IPコアのユーザー・ガイドのアーカイブされたバージョンへのリンクを追加。

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ISO9001:2008登録済

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日付 バージョン 変更内容

2015年 11月 2015.11.02 • 15.1情報と HDMI IPコアのリソース使用率テーブルを更新。• Quartus IIの変更インスタンスへ Quartus Prime 。• Arria 10 デバイスのフル・サポートを追加。• 以下に示す機能のサポートを追加。

• ディープ・カラー• 8チャネルのオーディオ

• HDMIソースの次のパラメータを追加：• 8チャネル・オーディオのサポート• ディープ・カラーのサポート

• HDMIシンクの次のパラメータを追加：• 8チャネル・オーディオのサポート• ディープ・カラーのサポート• OUIのメーカー• デバイス ID文字列• ハードウェア・リビジョン

• HDMIソースについては、次のインタフェース・ポートを更新。• ctrlポートを追加。• gcp_Set_AVMute and gcp_Clear_AVMute ポートを削除

• HDMIシンクについては、次のインタフェース・ポートを更新。• ctrl、mode、in_5v_power、および in_hpdポートを追加。• gcp_Set ポートを削除• _AVMuteおよび gcp_Clear_AVMuteポートを追加。

• 新機能を反映するために、HDMIシンクおよびソースブロックダイアグラムを更新。

• ディープ・カラー・マッピングのブロック図を提供。• 詳細な説明とサポートされているすべてのデバイス・ファミリ（Arria V、Stratix V、および Arria 10）のための HDMIハードウェアのデモデザインを一般化されました。

B-2 エンベデッド・マルチプライヤ・ユーザー・ガイド改訂履歴UG-HDMI

2016.05.02

Altera Corporation エンベデッド・マルチプライヤ・ユーザー・ガイド改訂履歴

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日付 バージョン 変更内容

2015年 5月 2015.05.04 • 15.0情報と HDMI IPコアのリソース使用率テーブルを更新。• クロック・モードあたり 4シンボルについての情報を追加。• HDMI仕様バージョン 2.0のためのステータスおよび制御データ・チャネル（SCDC）についての情報を追加。

• HDMIソースについては、次のインタフェース・ポートを更新。• TMDS_Bit_clock_Ratio

• Scrambler_Enable

• HDMIシンクのための TMDS_Bit_clock_Ratioインタフェース・ポートを更新。

• HDMI 2.0の情報のと HDMIハードウェア・デモデザインを更新。

• HDMIハードウェア・デモンストレーション用のソフトウェア・プロセス・フローを追加。

2014年 12月 2014.12.15 初版。

UG-HDMI2016.05.02 エンベデッド・マルチプライヤ・ユーザー・ガイド改訂履歴 B-3

エンベデッド・マルチプライヤ・ユーザー・ガイド改訂履歴 Altera Corporation

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