ÁÓÕÃ×ÑÏÍÏÓ ÄyÁÄÉÊÏÓ ÁÐÁÑÉÈÌÇÔÇÓ · ΠΑΝΕΠΙΣΤΗΜΙΟ...

ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ ΠΟΛΥΤΕΧΝΙΚΗ ΣΧΟΛΗ

ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ & ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ & ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΗΛΕΚΤΡΟΝΙΚΩΝ ΕΦΑΡΜΟΓΩΝ

ΨΗΦΙΑΚΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ & ΣΥΣΤΗΜΑΤΑ

ΣΗΜΕΙΩΣΕΙΣ

ΑΠΑΡΙΘΜΗΤΕΣ

Κ. ΕΥΣΤΑΘΙΟΥ, Γ. ΠΑΠΑΔΟΠΟΥΛΟΣ ΠΑΤΡΑ 2002

ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ ΕΡΓΑΣΤΗΡΙΟ ΗΛΕΚΤΡΟΝΙΚΩΝ ΕΦΑΡΜΟΓΩΝ

3/24

ΠΕΡΙΕΧΟΜΕΝΑ ΠΕΡΙΕΧΟΜΕΝΑ ........................................................................................................ 3

ΑΣΥΓΧΡΟΝΟΣ ΔYΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ .................................................... 5

ΑΣΥΓΧΡΟΝΟΣ ΔΕΚΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ ................................................. 7

ΑΣΥΓΧΡΟΝΟΣ ΔΕΚΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ ΜΕ LATCH........................... 9

ΣΥΓΧΡΟΝΟΣ ΔΥΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ ..................................................... 11

ΣΥΓΧΡΟΝΟΣ ΔΕΚΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ .................................................. 13

ΠΡΟΓΡΑΜΜΑΤΙΖΌΜΕΝΟΙ ΑΠΑΡΙΘΜΗΤΈΣ.................................................. 15 O COUNTER 74192................................................................................................... 15

Count Down Απαρίθμηση .................................................................................... 16 Count Up Απαρίθμηση......................................................................................... 18

ΑΠΑΡΙΘΜΗΤΉΣ ΜΕ ΤΗΝ ΤΕΧΝΙΚΉ EARLY DECODE................................................... 20 Count Down Απαρίθμηση .................................................................................... 20 Count Up απαρίθμηση ......................................................................................... 22


4/24


5/24

ΑΣΥΓΧΡΟΝΟΣ ΔYΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ

Στο σχ.1 δείχνεται ένας δυαδικός απαριθμητής με 4 JK-FFs που είναι συνδεδεμένα σαν T-FFs (δηλαδή J=K=T). Παρατηρήστε ότι η έξοδος Q κάθε Flip-Flop είναι συνδεδεμένη στο CLK του επόμενου. Η συνδεσμολογία αυτή μας δίνει ένα ασύγχρονο απαριθμητή. (ο ασύγχρονος απαριθμητής ονομάζεται και ripple counter, διότι η αλλαγή του CLK εισόδου μεταδίδεται κυματοειδώς μέσα στα Flip-Flops).

VCC

Q0 Q1 Q2 Q3

ViVPULSE

VCC+5V

J14

CLK1

K3

2Q 12

Q 13CLR

U1A74LS73

J7

CLK5

K10

6

Q 9

Q 8CLR

U1B74LS73

J14

CLK1

K3

2

Q 12

Q 13CLR

U2A74LS73

J7

CLK5

K10

6

Q 9

Q 8CLR

U2B74LS73

CLK

Q0 Q1 Q2 Q3

Σχήμα 1. Το διάγραμμα του ασύγχρονου απαριθμητή τεσσάρων bits.

Οι βασικές ιδιότητες του ασύγχρονου δυαδικού απαριθμητή είναι:

• Ο αριθμός των bits του απαριθμητή ισούται με τον αριθμό των Flip-Flops που διαθέτει.

• Ο αριθμός των καταστάσεων που μπορεί να απαριθμήσει είναι 2bits. • Οι ψηφιακές τιμές που μπορεί να εμφανιστούν στις εξόδους του είναι από

μηδέν μέχρι 2bits-1. • Η μέγιστη συχνότητα καλής λειτουργίας του εξαρτάται μόνο από την μέγιστη

συχνότητα που μπορεί να δεχθεί το πρώτο Flip-Flop στη είσοδο CLK. Στο σχ.2 δείχνονται οι κυματομορφές που παρατηρούνται στα κρίσιμα σημεία του απαριθμητή. Παρατηρείστε ότι όλα τα Flip-Flops αναγνωρίζουν την πίπτουσα παρυφή του CLK (σε αντίθετη περίπτωση ο απαριθμητής θα μετρούσε προς τα κάτω, δηλαδή από 2bits-1 μέχρι μηδέν). Παρατηρείστε επιπλέον ότι η τετραγωνική μορφή της εξόδου κάθε Flip-Flop έχει την μισή συχνότητα από αυτή της εισόδου. Τέλος παρατηρείστε ότι η απαρίθμηση επαναλαμβάνεται (όταν ο απαριθμητής φτάσει την μέγιστη τιμή, η επόμενη τιμή που εμφανίζεται είναι το μηδέν)

Σχήμα 2. Δυαδική Απαρίθμηση


6/24

Στο σχ. 3 δείχνεται η λεπτομέρεια της μετάβασης του απαριθμητή από την τιμή ‘15’ στη τιμή ‘0’. Παρατηρείστε ότι η πίπτουσα παρυφή του CLK μεταδίδεται κυματοειδώς μέσα από τα Flip-Flops (η πίπτουσα παρυφή του CLK ενεργοποιεί το Q0, του οποίου η πίπτουσα παρυφή ενεργοποιεί το Q1 κοκ….). παρατηρείστε επιπλέον ότι κατά την μετάβαση της τιμής του απαριθμητή από το ‘15’ στο ‘0’ εμφανίζονται για μικρό χρονικό διάστημα (περίπου 20ns) ανεπιθύμητες τιμές (εμφανίζονται διαδοχικά οι τιμές (1110)=14 (1100)=12 (1000)=8 και τέλος η επιθυμητή τιμή (0000)=0). Το γεγονός αυτό δεν επιτρέπει την χρήση του ασύγχρονοι απαριθμητή σε κυκλώματα όπου επιβάλλεται η σύγχρονη εμφάνιση των τιμών.

Σχήμα 3. Λεπτομέρεια της μεταγωγής της τιμής του απαριθμητή από το 15 στο 0


7/24

ΑΣΥΓΧΡΟΝΟΣ ΔΕΚΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ

Πολλές εφαρμογές απαιτούν απαρίθμηση που δεν είναι δυαδική. Σ’ αυτή την περίπτωση οι απαριθμητές αποκαλούνται ‘modulo Μ απαριθμητές’. Στο σχ. 4 δείχνεται ένας ασύγχρονος απαριθμητής modulo 10. Για την υλοποίηση ενός ασύγχρονου απαριθμητή modulo Μ χρησιμοποιείται συνδυαστική λογική που ανιχνεύει την κατάσταση M, η έξοδος της οποίας ‘μηδενίζει’ όλα τα Flip-Flops του απαριθμητή.

VCC

Q0 Q1 Q2 Q3

J14

CLK1

K3

2

Q 12

Q 13CLR

U1A74LS73

J7

CLK5

K10

6

Q 9

Q 8CLR

U1B74LS73

J14

CLK1

K3

2

Q 12

Q 13CLR

U2A74LS73

J7

CLK5

K10

6

Q 9

Q 8CLR

U2B74LS73

1

23

U3A

ViVPULSE

VCC+5V

CLK

Q0 Q1 Q2 Q3

CLR

Σχήμα 4. Ασύγχρονος δεκαδικός απαριθμητής

Στο σχ.5 δείχνονται οι κυματομορφές στα κρίσιμα σημεία του ασύγχρονου δεκαδικού απαριθμητή. Παρατηρείστε ότι κατά την μετάβαση από το ‘9’ στο ‘0’ εμφανίζεται στιγμιαία η κατάσταση ‘10’. Επιπλέον παρατηρείστε ότι η διάρκεια του παλμού CLR είναι πολύ μικρή.

Σχήμα 5. Δεκαδική απαρίθμηση

Στο σχ. 6 δείχνεται η λεπτομέρεια της μετάβασης του απαριθμητή από το ‘9’ στο ‘0’. Η δέκατη πίπτουσα παρυφή του CLK αλλάζει την κατάσταση του Q0 από ‘1’ σε ‘0’ δημιουργώντας πίπτουσα παρυφή στην είσοδο CLK του δεύτερου Flip-Flop, το οποίο αλλάζει κατάσταση από ‘0’ σε ‘1’. Έτσι εμφανίζεται η κατάσταση ‘10’ στον


8/24

απαριθμητή. Η κατάσταση αυτή ανιχνεύεται από την πύλη NAND της οποίας η έξοδος CLR οδηγεί όλα τα Flip-Flops υποχρεωτικά στο ‘0’.

Σχήμα 6. Λεπτομέρεια της μεταγωγής της τιμής του απαριθμητή από το ‘9’ στο ‘0’

Σ’ αυτό το σημείο αξίζει να σημειωθεί ότι η μέγιστη συχνότητα καλής λειτουργίας του απαριθμητή δεν εξαρτάται από την συχνότητα καλής λειτουργίας του πρώτου Flip-Flop, (όπως συμβαίνει στους binary counters) αλλά εξαρτάται από τον χρόνο που μπορεί να δεχθεί την επόμενη πίπτουσα παρυφή ο απαριθμητής από τη στιγμή που αίρεται το σήμα CLR. Έτσι στην περίπτωση του δεκαδικού απαριθμητή η μέγιστη συχνότητα καλής λειτουργίας υπολογίζεται ως εξής:

Αιτιολογία Χρόνος Πίπτουσα παρυφή του CLK έως έξοδο του Q0 20ns Πίπτουσα παρυφή του Q0 έως έξοδο του Q1 20ns Ανίχνευση της κατάστασης ‘10’ από την πύλη NAND 10ns ‘Καθαρισμός’ των Flip-Flops 20ns Ανίχνευση της κατάστασης ‘OXI 10’ από την πύλη NAND 10ns Χρόνος ασφαλείας για τα γίνει αντιληπτή η πίπτουσα παρυφή του CLK μετά της άρση της στάθμης CLR από τα Flip-Flops

20ns

ΣΥΝΟΛΟ 100ns Συνεπώς η μέγιστη συχνότητα καλής λειτουργίας είναι 1/100ns=10MHz. Αν ένα από τα Flip-Flops που ‘καθαρίζονται’ με την εφαρμογή του CLR αντιδράσει πιο γρήγορα από τα άλλα, τότε το σήμα CLR δεν θα μπορέσει να καθαρίσει τα καθυστερημένα Flip-Flops με αποτέλεσμα η μέτρηση να συνεχίσει από αριθμό διαφορετικό από το μηδέν. Το πρόβλημα αυτό λύνεται με την χρήση του Latch όπως περιγράφεται στο επόμενο κεφάλαιο.


9/24

ΑΣΥΓΧΡΟΝΟΣ ΔΕΚΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ ΜΕ LATCH

Στο σχ. 7 δείχνεται ο ασύγχρονος δεκαδικός απαριθμητής με την χρήση του Latch που εγγυάται την καλή λειτουργία του απαριθμητή, εφαρμόζοντας το σήμα CLR για μεγαλύτερη χρονική περίοδο.

VCC

Q0 Q1 Q2 Q3

J14

CLK1

K32

Q 12

Q 13CLR

U1A74LS73

J7

CLK5

K10

6

Q 9

Q 8CLR

U1B74LS73

J14

CLK1

K3

2

Q 12

Q 13CLR

U2A74LS73

J7

CLK5

K10

6

Q 9

Q 8CLR

U2B74LS73

1112

13

U3D

123

U3A74LS0

4

56

U3B74LS00

89

10U3C74LS00

ViVPULSE

VCC+5V

CLK

Q0 Q1 Q2 Q3

G

CLR

NCLK

.ICIC1

5

Σχήμα 7. Ασύγχρονος δεκαδικός απαριθμητής με Latch.

Και σ’ αυτόν τον απαριθμητή χρησιμοποιείται το συνδυαστικό κύκλωμα που ανιχνεύει την κατάσταση Μ=10 (σχ. 7. U3A). Η έξοδος τoυ συνδυαστικού κυκλώματος ενεργοποιεί ένα Latch (U3B, U3C) που κρατά την έξοδό του (και συνεπώς και τα CLR των Flip-Flops) σε ‘0’ για όσο χρόνο είναι το CLK ‘0’. Η εμφάνιση του ‘1’ στο CLK επαναφέρει το Latch που σταματά να ‘καθαρίζει’ τα Flip-Flops. Παρατηρείστε στο σχ. 8 ότι εμφανίζεται για μικρό χρονικό διάστημα η κατάσταση ‘10’ και ότι η έξοδος G του συνδυαστικού κυκλώματος διαρκεί πολύ μικρό χρονικό διάστημα. Παρ’ όλα αυτά η έξοδος του Latch διαρκεί περίπου όσο το CLK είναι ‘0’, διασφαλίζοντας τον ‘καθαρισμό’ των Flip-Flops.

Σχήμα 8. Απαρίθμηση του ασύγχρονου δεκαδικού απαριθμητή με Latch.


10/24

Στο σχ. 9 δείχνεται η λεπτομέρεια της μετάβασης του απαριθμητή από το ‘9’ στο ‘0’. Παρατηρείστε ότι οι χρονισμοί είναι ίδιοι με τους αντίστοιχους του απλού ασύγχρονου δεκαδικού απαριθμητή.

Σχήμα 9. Λεπτομέρεια της μεταγωγής της τιμής του απαριθμητή από το ‘9’ στο ‘0’.

Σχήμα 9α. Λεπτομέρεια της μεταγωγής της τιμής του απαριθμητή από το ‘9’ στο ‘0’.


11/24

ΣΥΓΧΡΟΝΟΣ ΔΥΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ Η βασική απαίτηση στον σύγχρονο απαριθμητή είναι η ταυτόχρονη αλλαγή των εξόδων του. Η απαίτηση αυτή οδηγεί στο συμπέρασμα ότι όλα τα Flip-Flops πρέπει να δέχονται ταυτόχρονα το CLK. Συνεπώς θα πρέπει να προετοιμάζουμε την είσοδο T=J=K κάθε Flip-Flop έτσι ώστε αυτό να αλλάζει μόνο όταν πρέπει και όχι σε κάθε παρυφή του CLK. Στον παρακάτω πίνακα δίνεται η δυαδική απαρίθμηση ενός 4 bit απαριθμητή.

Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

Παρατηρήστε ότι: το Q0 αλλάζει σε κάθε παρυφή, το Q1 αλλάζει μόνο αν προηγουμένως το Q0 είναι ‘1’, το Q2 αλλάζει μόνο αν προηγουμένως το Q0 και το Q1 είναι ‘1’, το Q3 αλλάζει μόνο αν προηγουμένως το Q0 το Q1 και το Q2 είναι ‘1’

Με βάση την παραπάνω παρατήρηση σχεδιάζουμε τον σύγχρονο απαριθμητή έτσι ώστε το Τ κάθε Flip-Flop να είναι το λογικό ‘και’ των προηγουμένων.

VCC Q0 Q1 Q2 Q3

J14

CLK1

K3

2

Q 12

Q 13CLR

U1A74LS73

J7

CLK5

K10

6

Q 9

Q 8CLR

U1B74LS73

J14

CLK1

K3

2

Q 12

Q 13CLR

U2A74LS73

J7

CLK5

K10

6

Q 9

Q 8CLR

U2B74LS73

1

23

U3A

74LS08

4

56

U3B

74LS08

ViVPULSE

VCC+5V

CLK

Q0 Q1 Q2Q3

Σχήμα 10. Ο σύγχρονος δυαδικός απαριθμητής

Στο σχ. 11 δείχνεται η δυαδική απαρίθμηση του σύγχρονου απαριθμητή που ‘μακροσκοπικά’ είναι όμοια με αυτή του ασύγχρονου απαριθμητή.


12/24

Σχήμα 11. Δυαδική απαρίθμηση

Στο σχ. 12 δείχνεται η λεπτομέρεια της μετάβασης του απαριθμητή από την τιμή ‘15’ στην τιμή ‘0’. Είναι σαφές ότι όλες οι έξοδοι των Flip-Flops αλλάζουν ταυτόχρονα.

Σχήμα 12. Λεπτομέρεια της μεταγωγής της τιμής του απαριθμητή από το 15 στο 0


13/24

ΣΥΓΧΡΟΝΟΣ ΔΕΚΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ Η σχεδίαση του σύγχρονου απαριθμητή modulo Μ απαιτεί την σύγχρονη μετάβαση της τιμής του απαριθμητή από την τιμή M-1 στο μηδέν. Έτσι, για την σχεδίαση ενός σύγχρονου απαριθμητή modulo Μ δεν χρησιμοποιούμε τις εισόδους CLR των Flip-Flops αλλά προετοιμάζουμε τις εισόδους T έτσι ώστε μετά την εμφάνιση της τιμής M-1 να εμφανιστεί η τιμή μηδέν. Για παράδειγμα ο δεκαδικός απαριθμητής πρέπει μετά την εμφάνιση της τιμής ‘9’ θα πρέπει να εμφανιστεί η τιμή 0. Σ’ αυτή την περίπτωση ανιχνεύεται με συνδυαστικό κύκλωμα η Μ-1 τιμή και η έξοδος του συνδυαστικού κυκλώματος επιβάλλεται στις εισόδους Τ των Flip-Flops έτσι ώστε η επόμενη κατάσταση να είναι το μηδέν.

Bit απαριθμητή

M

-1

M

Ενέργεια 0 1 0 Καμία, το bit γίνεται ‘0’ όπως άλλωστε θέλουμε 1 0 1 Απαγόρευση Αλλαγής, Ενεργούμε ώστε το bit να παραμείνει στο ‘0’ 2 0 0 Καμία, το bit παραμένει ‘0’ όπως άλλωστε θέλουμε 3 1 1 Υποχρέωση σε Αλλαγή, Ενεργούμε ώστε το bit να αλλάξει σε στο ‘0’

Με βάση τα παραπάνω σχεδιάζουμε τον σύγχρονο δεκαδικό απαριθμητή που δείχνεται στο σχ. 13

VCC Q0 Q1 Q2 Q3

J14

CLK1

K3

2

Q 12

Q 13CLR

U1A74LS73

J7

CLK5

K10

6

Q 9

Q 8CLR

U1B74LS73

J14

CLK1

K3

2

Q 12

Q 13CLR

U2A74LS73

J7

CLK5

K10

6

Q 9

Q 8CLR

U2B74LS73

1

23U3A

74LS084

56U3B

74LS08

ViVPULSE

VCC+5V

CLK

Q0 Q1 Q2Q3

89

10U4C

1

23U4A

74LS004

56U4B

74LS00

Q0

Q3G

Σχήμα 13. Ο σύγχρονος δεκαδικός απαριθμητής

Σχήμα 14. Η δεκαδική απαρίθμηση στον σύγχρονο δεκαδικό απαριθμητή


14/24

Στο σχ. 15 δείχνεται η μετάβαση της τιμής του σύγχρονου δεκαδικού απαριθμητή από το ‘9’ στο ‘0’. Παρατηρείστε ότι όλα τα bits αλλάζουν ταυτόχρονα και ότι δεν εμφανίζεται καμία απαγορευμένη κατάσταση.

Σχήμα 15. Λεπτομέρεια της μετάβασης του σύγχρονου δεκαδικού απαριθμητή από το

‘9’ στο ‘0’


15/24

Προγραμματιζόμενοι απαριθμητές Οι προγραμματιζόμενοι απαριθμητές έχουν την δυνατότητα να παράγουν ένα παλμό στην έξοδό τους σε κάθε Ν παλμούς της εισόδου. Ο αριθμός Ν έχει την δυνατότητα να αλλάζει σε αντίθεση με τους απαριθμητές modulo Ν. Έτσι οι προγραμματιζόμενοι απαριθμητές έχουν την δυνατότητα να αλλάξουν modulo της απαρίθμησης.

O Counter 74192 Ένας δημοφιλής προγραμματιζόμενος counter που μας δίνει την δυνατότητα να υλοποιήσουμε πολύπλοκες προγραμματιζόμενες απαριθμητικές διατάξεις είναι ο 74192. Ο counter αυτός έχει την δυνατότητα να μετρήσει και προς τα επάνω (count up) και προς τα κάτω (count down) και είναι δεκαδικός (modulo 10). Ο counter έχει τις παρακάτω εισόδους / εξόδους:

• Μία είσοδο ρολογιού για την Count Up (CU) απαρίθμηση. Η ανιούσα παρυφή του ρολογιού αυξάνει την τιμή του counter κατά ένα, εφ’ όσον η είσοδος Count Down είναι ‘1’.

• Μία είσοδο ρολογιού για την Count Down (CD) απαρίθμηση. Η ανιούσα παρυφή του ρολογιού μειώνει την τιμή του counter κατά ένα, εφ’ όσον η είσοδος Count Up είναι ‘1’.

• Μία είσοδο Clear. Όταν το Clear είναι ‘1’ η τιμή του counter γίνεται ‘0000’. Η είσοδος Clear είναι ασύγχρονη και υπερισχύει των εισόδων Count Up και Count Down.

• Μία είσοδο Load. Όταν το Load είναι ‘0’ η τιμή του counter γίνεται ίση με τις εισόδους preset.

• Τέσσερις εισόδους Preset (A B C D) που μεταφέρουν την τιμή τους στα τέσσερα Flip Flops του counter όταν η είσοδος Load είναι ‘0’.

• Τέσσερις εξόδους (QA QB QC QD) που αντιστοιχούν στην τιμή των τεσσάρων Flip Flop του Counter από LSB προς MSB.

• Μία έξοδο Terminal Count Up (TCU). Η έξοδος αυτή γίνεται ‘0’ όταν η τιμή του counter είναι ‘1001’ (9) και η είσοδος Count Up είναι ‘0’.

• Μία έξοδο Terminal Count Down (TCD). Η έξοδος αυτή γίνεται ‘0’ όταν η τιμή του counter είναι ‘0000’ (0) και η είσοδος Count Down είναι ‘0’.

Στο παρακάτω σχήμα δείχνεται το block διάγραμμα του 74192:

TCU

TCD

A B C D

QA QB QC QD

Clear

Load

CU

CD

Σχ. 1 Το Block διάγραμμα του 74192

Ο 74192 μπορεί να χρησιμοποιηθεί σε συνδεσμολογία σειράς (cascade) για την υλοποίηση πολύπλοκων απαριθμητικών διατάξεων


16/24

Count Down Απαρίθμηση Η συνδεσμολογία του counter 74192 για count down απαρίθμηση δείχνεται στο παρακάτω σχήμα. Παρατηρείστε ότι ο counter 1 μετρά τις μονάδες και έχει Presets (0010)=’2’ και ότι ο counter 2 μετρά τις δεκάδες και έχει Presets (0001)=’1’

TCU

TCD

A B C D

QA QB QC QD

Clear

Load

CU

CD

TCU

TCD

A B C D

QA QB QC QD

Clear

Load

CU

CD

'0' '0' '0' '0' '0''1''1''0'

Clock

Counter 1 Counter 2VCC

Σχ. 2 Προγραμματιζόμενος count down απαριθμητής

Στο παρακάτω σχήμα δείχνεται η προς τα κάτω απαρίθμηση του συστήματος των δύο counters με preset = 12. Σε κάθε ανιούσα παρυφή του clock η τιμή του απαριθμητή μειώνεται κατά ένα. Κάθε τιμή του απαριθμητή διαρκεί μία περίοδο του clock εκτός από την τιμή 0 και 12 (preset τιμή). Η τιμή 0 διαρκεί όσο το clock είναι ‘1’ και η τιμή 12 εμφανίζεται όσο το clock είναι ‘0’. Έτσι ο απαριθμητής εμφανίζει συνολικά 13 καταστάσεις (από 0 έως και 12) μέσα σε 12 περιόδους του clock.

4 3 2 1 0 2 1 0 9 8 7 6 5 4

0 1 0

Clock

Counter 1

TCD 1

Counter 2

TCD 2

Σχ. 3 Ακολουθία απαρίθμησης count down

Στο παρακάτω σχήμα δείχνεται η λεπτομέρεια γύρω από το σήμα Load (TCD 2)

Clock

Counter 1

TCD 1

Counter 2

TCD 2

1 0

0

2

1

1

Σχ. 4 Λεπτομέρεια της διαδικασίας Load

• Η πίπτουσα παρυφή του Clock θέτει το TCD 1 σε Low μετά από χρόνο Τd • Η πίπτουσα παρυφή του TCD 1 θέτει το TCD 2 σε Low μετά από χρόνο Τd • Επειδή το TCD 2 είναι Low οι counters γίνονται preset στο 12 • Επειδή το περιεχόμενο των counters είναι διάφορο από το μηδέν τα TCD 1

και 2 πηγαίνουν σε High μετά από χρόνο ΤLoad


17/24

Ο απαριθμητής είναι δυνατόν να δεχθεί την ανιούσα παρυφή στην είσοδο μετά από χρόνο TSH (Setup Hold time). Ο χρόνος αυτός απαιτείται ώστε τα κυκλώματα που δέχονται τον παλμό TCD 2 να σταθεροποιήσουν την κατάστασή τους. Αυτός είναι και ο λόγος που η ανιούσα παρυφή του TCD 1 δεν απαριθμείται αμέσως μετά το Load. Έτσι από την πίπτουσα παρυφή του Clk μέχρι την επόμενη ανιούσα παρυφή το χρονικό διάστημα που θα μεσολαβήσει είναι Κ Τd + TLoad + TSH. (Όπου Κ είναι ο αριθμός των counters που χρησιμοποιούνται στο σύστημα του απαριθμητή). Συνεπώς η μέγιστη συχνότητα καλής λειτουργίας για το σύστημα των counters είναι:

( )SHLOAD TTTdKF

++⋅=

21max


18/24

Count Up Απαρίθμηση Η συνδεσμολογία του counter 74192 για count up απαρίθμηση 12 καταστάσεων δείχνεται στο παρακάτω σχήμα. Παρατηρείστε ότι ο counter 1 μετρά τις μονάδες και πρέπει να έχει Presets (0111)=’7’ και ότι ο counter 2 μετρά τις δεκάδες πρέπει να έχει Presets (1000)=’8’

TCU

TCD

A B C D

QA QB QC QD

Clear

Load

CU

CD

TCU

TCD

A B C D

QA QB QC QD

Clear

Load

CU

CD

'1' '0' '0' '0' '1''0''1''1'

Clock Counter 1 Counter 2VCC

Σχ. 5 Προγραμματιζόμενος count up απαριθμητής

Παρόμοια είναι η λειτουργία του συστήματος στην προς τα άνω απαρίθμηση. Παρατηρείστε ότι οι κυματομορφές είναι ίδιες. Μόνο οι τιμές των counters είναι διαφορετικές. Όμως και εδώ μπορούμε να παρατηρήσουμε ότι το άθροισμα των τιμών τους είναι πάντα εννέα (9). Επιπλέον πρέπει να τονιστεί ότι για την απαρίθμηση Ν παλμών η τιμή που πρέπει να τεθεί στα presets των counter είναι η 9-Ν. Για παράδειγμα, για να απαριθμήσουμε 12 παλμούς πρέπει να θέσουμε στα presets του απαριθμητή την τιμή 99-12=87, δηλαδή την τιμή 8 στον counter που μετρά τις δεκάδες και την τιμή 7 στον counter που μετρά τις μονάδες. Στο παρακάτω σχήμα δείχνεται η προς τα κάτω απαρίθμηση του συστήματος των δύο counters με preset = 87

Counter 1

TCU 1

Counter 2

TCU 2

5 6 7 8 9 7 8 9 0 1 2 3 4 5

9 8 9

Clock

Σχ. 6 Ακολουθία απαρίθμησης count up

Στο παρακάτω σχήμα δείχνεται η λεπτομέρεια γύρω από το σήμα Load (TCU 2)

8 9

9

7

8

8

Clock

Counter 1

TCU 1

Counter 2

TCU 2



19/24

• Η πίπτουσα παρυφή του Clock θέτει το TCU 1 σε Low μετά από χρόνο Τd • Η πίπτουσα παρυφή του TCU 1 θέτει το TCU 2 σε Low μετά από χρόνο Τd • Επειδή το TCU 2 είναι Low οι counters γίνονται preset στο 87 • Επειδή το περιεχόμενο των counters είναι διάφορο από το μηδέν τα TCU 1

και 2 πηγαίνουν σε High μετά από χρόνο ΤLoad Παρατηρείστε ότι και στις δύο περιπτώσεις ο παλμός που αρχικοποιεί τους counters (Load) είναι πολύ μικρός. Έτσι είναι δυνατόν κάποιο από τα Flip-Flops να μην μπορέσει να τεθεί στην κατάσταση που πρέπει με αποτέλεσμα την λανθασμένη λειτουργία του συστήματος. Το πρόβλημα αυτό αντιμετωπίζεται με την προσθήκη ενός πυκνωτή στην γραμμή Load που αυξάνει τον χρόνο που η τάση είναι σε χαμηλή στάθμη. Ακόμα μία μέθοδος που λύνει το παραπάνω πρόβλημα ενώ ταυτόχρονα αυξάνει σημαντικά την συχνότητα καλής λειτουργίας του συστήματος παρουσιάζετε παρακάτω.


20/24

Απαριθμητής με την τεχνική Early Decode Η τεχνική Early Decode έγκειται στη πρώιμη αναγνώριση της επερχόμενης κατάστασης στην οποία πρέπει να αντιδράσει το κύκλωμα σύγχρονα με την παρυφή του Clock. Μία τέτοια τεχνική εφαρμόζεται στους σύγχρονους απαριθμητές. Σήμερα τα περισσότερα ακολουθιακά κυκλώματα εφαρμόζουν τεχνικές Early Decoding. Ένα ιδιαίτερο χαρακτηριστικό των κυκλωμάτων με αυτή την τεχνική είναι ότι το Clock είναι κοινό σε όλα τα Flip Flops και ότι οι άλλες είσοδοι των Flip Flops προέρχονται από συνδυαστικά κυκλώματα που ελέγχουν την προηγούμενη κατάσταση του κυκλώματος.

Count Down Απαρίθμηση Στο παρακάτω σχήμα δείχνεται η τοπολογία του κυκλώματος με την Early Decode τεχνική στην Count Down απαρίθμηση. Ο παλμός Load προκύπτει από την δειγματοληψία της τιμής του απαριθμητή και έχει διάρκεια ίση με την περίοδο του ρολογιού.

TCU

TCD

A B C D

QA QB QC QD

Clear

Load

CU

CD

TCU

TCD

A B C D

QA QB QC QD

Clear

Load

CU

CD

'0' '0' '1' '0' '0''0''1''0'

Clock

Counter 1 Counter 2

D

Ck

Q

VCC

Σχ. 8 Προγραμματιζόμενος count down απαριθμητής με την τεχνική Early decode

Στο παρακάτω σχήμα δείχνεται η λειτουργία του κυκλώματος. Παρατηρείστε ότι ο ψηφιακός συγκριτής ανιχνεύει την τιμή 2 θέτοντας την είσοδο του Flip-Flop D σε χαμηλή στάθμη. Η στάθμη αυτή δειγματοληπτείται σε κάθε ανιούσα παρυφή του ρολογιού και συνεπώς εμφανίζεται σε χαμηλή στάθμη την χρονική περίοδο που ο απαριθμητής θα έδειχνε την τιμή 1. Έτσι κατά αυτή την χρονική περίοδο ο απαριθμητής φορτώνεται με την τιμή των Presets.

Borrow 1

Clock

Counter 1

Counter 2

D

Q

4 3 2 2 1 0 9 8 7 6 5 4

0 1 0

Σχ. 9 Ακολουθία απαρίθμησης count down


21/24

Στο παρακάτω σχήμα δείχνεται σε μεγέθυνση η διαδικασία φόρτωσης του απαριθμητή.

Clock

Counter 1

Counter 2

D

Q

12 2

0 1


Η ανιούσα παρυφή του ρολογιού ξεκινά την παρακάτω διαδικασία: • Η ανιούσα παρυφή του Clock θέτει ταυτόχρονα το Q σε Low και τον

Counter 1 στην τιμή ‘1’ μετά από χρόνο Τd • Επειδή το Q είναι Low οι counters γίνονται preset στο 12 μετά από χρόνο

Τd, και ταυτόχρονα, επειδή ο Counter 1 δεν είναι 2 το D γίνεται ‘1’ Επειδή ο παλμός εξόδου του Flip Flop είναι σύγχρονος με την ανιούσα παρυφή του Clock, ο παλμός που σταματά την φόρτωση των Presets (θέτει το Q=’1’) δεν απαριθμείται. Στο παρακάτω σχήμα δείχνεται σε μεγέθυνση η λεπτομέρεια αυτή:

Clock

Counter 1

Counter 2

D

Q

2

1

Σχ. 11 Λεπτομέρεια στο τέλος της διαδικασίας Load

Παρατηρείστε ότι η ανιούσα παρυφή του Clock βρίσκει τους counters σε κατάσταση Load, αφού το Q είναι ‘0’. Εξ’ αιτίας αυτής της παρυφής το Q μετά από μία μικρή καθυστέρηση γίνεται ‘1’ και συνεπώς οι Counters θα μπορέσουν να μετρήσουν την επόμενη παρυφή. Η μέγιστη συχνότητα καλής λειτουργίας στον απαριθμητή με την μέθοδο του Early Decode είναι ανεξάρτητη από τον αριθμό των Counters που χρησιμοποιούνται στον απαριθμητή και ισούται με 1/(4Td). Συνεπώς η τεχνική Early Decode βελτιώνει σημαντικά τις επιδώσεις του απαριθμητή αλλά απαιτεί περισσότερες πύλες για την υλοποίησή της.


22/24

Count Up απαρίθμηση Κατ’ αντιστοιχία, για την υλοποίηση του Count Up απαριθμητή με την τεχνική Early Decode θα πρέπει να ανιχνεύεται συμπληρωματική ως προς 2 τιμή, δηλαδή η τιμή 99-2=97.

TCU

TCD

A B C D

QA QB QC QD

Clear

Load

CU

CD

TCU

TCD

A B C D

QA QB QC QD

Clear

Load

CU

CD

'1' '0' '0' '0' '1''0''1''1'

Clock

Counter 1 Counter 2

D

Ck

Q

VCC

Σχ. 12 Προγραμματιζόμενος count up απαριθμητής

Οι κυματομορφές που παρατηρούνται στον Count Up απαριθμητή 12 καταστάσεων δίδονται στο παρακάτω σχήμα:

Carry 1

Clock

Counter 1

Counter 2

D

Q

5 6 7 7 8 9 0 1 2 3 4 5

9 8 9

Σχ. 13 Ακολουθία απαρίθμησης count up

Μπορείτε να διαπιστώσετε ότι οι κυματομορφές είναι ίδιες με αυτές που ισχύουν στην Count Down απαρίθμηση και ότι οι αριθμοί που εμφανίζονται στους Counters είναι συμπληρωματικοί ως προς το 9. Οι ίδιες κυματομορφές εμφανίζονται και στην μεγέθυνση της στιγμής του Load:

Clock

Counter 1

Counter 2

D

Q

87 7

9 8



23/24

ΣΗΜΕΙΩΣΕΙΣ


ΠΑΤΡΑ 2002

ÁÓÕÃ×ÑÏÍÏÓ ÄyÁÄÉÊÏÓ ÁÐÁÑÉÈÌÇÔÇÓ · ΠΑΝΕΠΙΣΤΗΜΙΟ...

Documents