elektronik devrelerin optimizasyonu

Elektronik Devrelerin Optimizasyonu

Yrd. Doç. Dr. Revna ACAR VURAL15.04.2014

Elektronik Devre Tasarım Problemi

Elektronik devrelerin tasarımı maddi yükümlülüğü yüksek bilimsel çalışma gerektirir.

Tasarım için ayrılan zaman, yüksek sayıda eleman içeren sistemler için yıllar alabilmektedir.

Lineer olmayan sistemleri tanımlamak için kullanılan devre denklem takımları da lineer olmayacağı için ağır hesap yükü gerektirmektedir.

Her tasarımcı tasarlayacağı devrenin hangi koşullarda çalışacağına dair bir takım kriterler belirlemelidir.

Devre tasarım parametreleri ile tanımlanan bu kriterler birbiri ile çelişebilir.

Parametreler ve Performans Tanımlamaları

Optimizasyon nedir? Elektronik devre tasarım kalitesinin performans,

güvenilirlik ve maliyet açısından iyileştirilmesidir.

Optimizasyon Süreci

Tasarım parametrelerini içeren CF oluşturulur.

Tasarım parametrelerinin başlangıç değerleri atanır

CF değeri hesaplanır

Optimizasyon metodunun güncelleme işlemleri yapılır

Güncellenen değerler ile CF hesaplanır

Güncel CF< Hedef

SON

EvetSınır değerler sağlanıyor mu?

Hayır

Evet

Optimum tasarım için gerekli tasarım parametreleri

elde edilir

Sınır koşulları ve tasarım kriterleri belirlenir

Hayır

Optimizasyon ile Hedeflenenler Daha yüksek güvenilirlik: Dış koşullardaki (sıcaklık, nem, vs) ani ve/veya

şiddetli değişime rağmen devrenin yüksek doğrulukla çalışabilmesi.

Daha küçük toplam alan: Transistör boyutlarının azaltılması ve serimin daha az alan kaplaması

Daha düşük güç tüketimi: Daha uzun pil ömrü ve daha az ısınma problemi

Daha yüksek performans: Kazancın, band genişliğinin, giriş ve çıkış aralığının arttırılma, gürültü ve besleme gerilimi etkilerine daha az duyarlı olması.

Daha düşük maliyet: Devrenin tasarım aşamasından üretimine kadar olan süreçteki hem maliyet hem zaman gibi giderlerin düşürülmesi

Elektronik Devrelerde Optimizasyon

En uygun devre topolojisi seçimi Optimum eleman boyutlandırma Serim optimizasyonu

Elektronik Devre Optimizasyon Araçları

Tool Synthesis Method Error Synthesis Time

IDAC Equation-based 15% Few seconds

OASYS Equation-based 25% Few seconds

ISAID Equation-based + post optimization 14% Not reported

STAIC Equation-based 24% 3 min

DELIGHT.SPICE Optimization-based (Circuit simulator)

0% 18 h

MEALSTROM Optimization-based (Circuit simulator)

0% 3.6 h

ASTRX/OBLX Optimization-based (AWE + equations)

30% 11.8 h

OPASYN Optimization-based (equations) 20% 1 min

ASLIC Equation-based 15-20% Few seconds

Analog Devrelerde Optimizasyon Analog Ayrık Devrelerde Optimizasyon

“Filtre Devrelerinde Pasif Eleman Seçimi” Analog Entegre Devrelerde Optimizasyon

“CMOS İşlemsel Kuvvetlendirici Tasarımı”

Sayısal Devrelerde Optimizasyon Sayısal Ayrık Devrelerde Optimizasyon

“İşlevsel Lojik Devre Oluşturma” Sayısal Tümleşik Devrelerde Optimizasyon

“Lojik Kapıların Boyutlandırılması”

“FPGA Optimizasyonu”

--Optimum Eleman Boyutlandırma Çalışmaları--

Analog Ayrık Devrelerde Optimizasyon Filtre Devrelerinde Pasif Eleman Seçimi

Problem Tanımı: Hedef kriterleri (köşe frekans ve kalite faktörü değerlerini) minimum hata ile sağlayacak, endüstriyel üretim serileri ile uyumlu eleman

değerlerine sahip filtre devresi tasarımı

Eleman Değerleri:

(Üretim Serileri: E12, E24, E48, E96, E192) + (Dekat Aralığı : 1kΩ-1MΩ, 1nF-1µF)

Geleneksel Yöntem: Eleman değerlerinin hesabı tasarım kriter formüllerine göre hesaplanır. Birbirine eşit seçilen bazı ayrık eleman değerlerine bağlı olarak elde

edilen diğer değerler, üretim serisi değerleri ile örtüşmeyebilir. Devrenin performansı, seçilen en yakın tercih edilen değerlere bağlı olarak düşebilir ve

hata değerinin artmasına sebep olur

Filtre Devrelerinde Pasif Eleman Seçimi

VCVS Butterworth Aktif Filtre

Tasarım Denklemleri :


Tasarım Kriterleri :

ωc1, ωc2 = 10k rad/sn

Q1= 1/0.7654

Q2 = 1/1.8478

Tasarım Denklemleri :

Direnç (Ω) Kapasite (pF)

X 1000 10000 100000 1000 10000 100000

1 1k 10k 100k 1nF 10nF 100nF

1.2 1.2k 12k 120k 1.2nF 12nF 120nF

1.5 1.5k 15k 150k 1.5nF 15nF 150nF

1.8 1.8k 18k 180k 1.8nF 18nF 180nF

2.2 2.2k 22k 220k 2.2nF 22nF 220nF

2.7 2.7k 27k 270k 2.7nF 27nF 270nF

3.3 3.3k 33k 330k 3.3nF 33nF 330nF

3.9 3.9k 39k 390k 3.9nF 39nF 390nF

4.7 4.7k 47k 470k 4.7nF 47nF 470nF

5.6 5.6k 56k 560k 5.6nF 56nF 560nF

6.8 6.8k 68k 680k 6.8nF 68nF 680nF

8.2 8.2k 82k 820k 8.2nF 82nF 820nF

E12 serisine uygun ayrık eleman değerleri :


Optimizasyonu **

** Vural R.A. et al. (2012), “Performance Evaluation of Evolutionary Algorithms for Optimal Filter Design” IEEE Transactions on Evolutionary Computation, vol:16, issue:1, pp:135-147.

Tasarım kriterleri ve denklemleri, tasarım parametrelerinin alabileceği değer aralığı ve varsa tasarımcı tarafından yapılan diğer tanımlamalar ve kısıtlar optimizasyon programına tanıtılır.

Optimizasyon algoritması toplam hata değerini minimize edecek ayrık eleman değerlerini bulur.

Analog Devrelerde Optimizasyon Analog Ayrık Devrelerde Optimizasyon “Filtre Devrelerinde Pasif Eleman Seçimi” Analog Entegre Devrelerde Optimizasyon “CMOS İşlemsel Kuvvetlendirici Tasarımı”

Sayısal Devrelerde Optimizasyon Sayısal Ayrık Devrelerde Optimizasyon “İşlevsel Lojik Devre Oluşturma” Sayısal Tümleşik Devrelerde Optimizasyon

“Lojik Kapıların Boyutlandırılması” “FPGA Optimizasyonu”


Analog Entegre Devrelerde Optimizasyon CMOS İşlemsel Kuvvetlendirici Tasarımı

Problem Tanımı: Hedef kriterleri (güç tüketimi, kazanç, CMRR, PSRR, Faz marjini, vs…) ve tasarım parametre kısıtlarını sağlayacak, minimum MOS

alanı kaplayacak işlemsel yükselteç tasarımı

MOSFET W,L Değerleri:

100≥(W/L)1..8≥2 , (L1..8=2 µm) , W>=2*L

Spesifikasyonlar Ortak Mod Bastırma Oranı (CMRR)

Giriş Ofset Gerilimi (Vos)

Yükselme eğimi (SR)

Güç Tüketimi (Pdiss)

AC Karakteristikler (Av , ω-3dB , ft , f-3dB )

Faz Marjini (o)

Giriş Ortak Mod Aralığı (ICMR)

Güç Kaynağı Bastırma Oranı (PSRR)

İki katlı işlemsel kuvvetlendirici

1

2

1 1 2 2 '1 1

( / ) ( / )2

mg

W L W LK I

66 6 4 4

4

( / ) ( / ) m

m

gW L W L

g

67 7 5 5

5

( / ) ( / )I

W L W LI

Cc > (2.2/10)CL

Id5=Cc*SR

66 6 4 4

4

( / ) ( / ) m

m

gW L W L

g

67 7 5 5

5

( / ) ( / )I

W L W LI

1

2

1 1 2 2 '1 1

( / ) ( / )2

mg

W L W LK I

1 2m t cg f C

6 110m mg g

'4 4 4 4 42 ( / )m dg K W L I

26

6 '6 6 62 ( / )

md

gI

K W L

Tasarım Denklemleri1) Cc’nin minimum değerini belirle. Cc > (2.2/10)CL

2) SR’i sağlayacak Id5(Iss) değerini belirle. Id5=Cc*SR

3) Farksal katın geçiş iletkenliği değerini kullanarak W1/L1(W2/L2)değerini bul

4) ICMR üst sınır değerini sağlayan minimum W3/L3 (W4/L4) değerini bul.

5) ICMR alt sınır değerini sağlayan minimum W5/L5 (W8/L8) değerini bul.

6) Denge koşullarına göre W6/L6 değerini bul.

7) İstenen akım oranlarına göre (W7/L7) değerini bul.

4) Hedef kazanç ve güç tüketimi değerlerinin sağlandığını kontrol et.

4) Tasarım parametrelerinin tam değerlerinin kullanıldığı CF<Hedef Hata olana kadar iterasyonlara devam et.

2 Katlı İşlemsel Yükselteç

Tasarım Kriterleri :

SR≥10V/µs (CL=10pF) ft ≥ 3MHz (CL=10pF) Av> 1000 V/V -1.5V≤ ICMR≤2V Pdiss≤2.5mW Area ≤ 300µm2

Toplam MOS Transistör Alanı :

T

kkk xLWCF

1)()(

CFBileşenleri

Bilgi Giriş/Çıkış

Vdd, VssTasarımcı tarafından belirlenir.Fabrikasyon teknolojisine bağımlı (TSMC 0.35 µm)

GİRİŞVtn, Vtp

µnCox, µpCox

λn, λp

Cc ,CLOptimizasyon algoritması, spec’leri sağlayacak minimum alana sahip devrenin MOS boyutlarını verir.

ÇIKIŞ

(W/L)1..8

ft

VIC(max), VIC(min)

SR

Pdiss

Av

Algoritma Giriş Çıkış Bilgileri

Vektörel Bilgi: x = [SR, CL, Av,ft ,Vicmin, Vicmax, Pdiss]

Toplam Alan

İşlemsel Kuvvetlendirici Optimizasyonu **

Two-stage Operational Amplifier Design Criteria

Specifications Convex OptimizationPSO (SPICE Simulator)

[**]

Output Capacitance (pF) 10 3 10

Slew Rate (V/µs) 10 88 11.13

Power Dissipation (µW) 2500 5000 2370

Phase Margin (o) >45 60 66.55

Unity Gain Bandwidth (MHz) 3 86 5.32

Gain (dB) > 60 89.2 63.8

Vicmin (V) -1.5 - -0.8

Vicmax (V) 2 - 1.75

CMRR (dB) > 60 92.5 83.74

PSRR+ (dB) >70 116 78.27

PSRR- (dB) >70 98.4 93.56

Total Area (m2) <3x10-10 82x10-10 2.65x10-10

** Vural R.A., Yildirim T., (2012), “Analog Circuit Sizing via Swarm Intelligence”, (Article In Press) , AEU - International Journal of Electronics and Communications, Elsevier.

Analog Devrelerde Optimizasyon Analog Ayrık Devrelerde Optimizasyon “Filtre Devrelerinde Pasif Eleman Seçimi” Analog Entegre Devrelerde Optimizasyon “CMOS İşlemsel Kuvvetlendirici Tasarımı”

Sayısal Devrelerde Optimizasyon Sayısal Ayrık Devrelerde Optimizasyon “İşlevsel Lojik Devre Oluşturma” Sayısal Tümleşik Devrelerde Optimizasyon

“Lojik Kapıların Boyutlandırılması”“FPGA Optimizasyonu”


Sayısal Ayrık Devrelerde Optimizasyon

Lojik fonksiyonu karmaşık, giriş ve çıkış sayısı büyük tasarımlarda, Karnaugh haritası gibi yöntemler kullanılmaz.

Basit donanımsal gerçeklemeler için fonksiyonu yerine getirecek minimum sayıda lojik kapı içeren kombinezonsal devreler tercih edilir.

İşlevsel Lojik Devre Oluşturma

İşlevsel Lojik Devre Oluşturma (2)

** P. Moore and G. K. Venayagamoorthy, (2006)"Evolving digital circuits using hybrid particle swarm optimization and differential evolution ," Int. Journal of Neural Syst., vol. 16, no. 3, pp. 163-177.

GA

PSO

DEPSO

İşlevsel Lojik Devre Oluşturma (3)**

** P. Moore and G. K. Venayagamoorthy, (2006)"Evolving digital circuits using hybrid particle swarm optimization and differential evolution ," Int. Journal of Neural Syst., vol. 16, no. 3, pp. 163-177.

Sayısal Entegre Devrelerde Optimizasyon

Lojik Kapıların Boyutlandırılması-1 **

Optimizasyon Problemi

** S. P. Boyd, S.J. Kim, D. D. Patil, and M. A. Horowitz, (2005) “Digital circuit optimization via geometric programming,” Operations Reserach., vol. 53, no. 6, pp. 899–932.

Lojik Kapıların Boyutlandırılması-2** Klasik çok girişli lojik kapılar, çıkışta değişime sebep olan girişe bağlı olmaksızın aynı giriş çıkış gecikmesine sahip olacak şekilde tasarlanır.

Aktif güç tüketimini minimize etmek için Değişken Giriş Gecikmesine (VID) sahip lojik kapılar tercih edilir.

Bu kapılar farklı giriş-çıkış yolları için farklı gecikmeler sağlar. Kapı içindeki herhangi iki yol arasındaki en yüksek gecikme farkı : “ub”

** T. Raja, V. D. Agrawal, and M. L. Bushnell, (2006), "Transistor sizing of logic gates to maximize input

delay variability," Journal of Low Power Electronics, vol. 2, no. 1, pp. 121-128

FPGA Mimarisi Programlanabilir mantık blokları (CLB), ara bağlantılar içerisine

gömülü şekilde bulunur. Programlanabilir mantık bloklarının yapılandırılması ve bu bloklar

arasındaki iletişim ara bağlantılar sayesinde gerçekleşir. Giriş çıkış blokları, ara bağlantılar ile bütünleşmiş devrenin paket

bacakları arasındaki ilişkiyi sağlar.

FPGA Optimizasyonu Yerleşim Problemi: • Lojik blokların fiziksel düzenlenmesidir.

• FPGA performansını belirler.

Yönlendirme Problemi: • CLB I/O Bloklar ile metal hatların arabağlantı işlemidir.

• Gecikmelerin minimize edilmesi gerekir.

PSO Tabanlı FPGA Yerleşimi ve Yönlendirmesi** Xilinx FPGA üzerindeki 4 bit ALU uygulaması 196 CLB: 14x14matris / ALU uygulaması için 13 CLB kullanılıyor. PSO, CLBler arasındaki bağlantı uzunlarını minimize etmiştir.

İlk Durum Son Durum

** Venu G. Gudise, Ganesh K. Venayagamoorthy. (2004) “FPGA Placement and Routing Using Particle Swarm Optimization”, Proc. of IEEE Computer Soc. Ann. Symp. on VLSI, pp.307-308.

Sorularınız ….

Yrd. Doç. Dr. Revna ACAR VURAL

Elektronik ve Haberleşme Müh. Böl.

Elektronik A. B. D

[email protected]

elektronik devrelerin optimizasyonu

Documents