een empirisch model voor snelle schattingen
DESCRIPTION
Een empirisch model voor snelle schattingen. Parameterwaarden voor een generiek 0.25um CMOS proces:. Samengevat: capaciteiten in 0.25 m m CMOS proces. C gs = C gcs + C gso C gd = C gcd + C gdo C gb = C gcb. C sb = C Sdiff C db = C Ddiff. V. DD. PMOS. Out. In. NMOS. GND. - PowerPoint PPT PresentationTRANSCRIPT
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 1
Een empirisch model voor snelle schattingen
dstgsds VV
VVVL
WkI
1
2'
2
minmin
DSATdstgs VVVVV ,,minmin
FsbFtt VVV 220
Parameterwaarden voor een generiek 0.25um CMOS proces:
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 2
Samengevat: capaciteiten in 0.25 m CMOS proces
Cgs = Cgcs + Cgso
Cgd = Cgcd + Cgdo
Cgb = Cgcb
mlaag
mhoog
laaghoog
jm
eq VVmVV
CC
10
10
00
1
Csb = CSdiff
Cdb = CDdiff
WCWxCCC doxgdogso 0
Afgeknepen Lineair Saturatie
Cgcb CoxWL 0 0
Cgcs0 CoxWL/2 2/3 CoxWL
Cgcd0 CoxWL/2 0
Cgc CoxWL CoxWL 2/3 CoxWLDSeqjswDSeqjdiff PERIMETERCAREACC ,,,,
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 3
Bereken de parasitaire capaciteiten voor de NMOS- en PMOS-transistors in een symmetrische invertor (generieke 0.25m-technologie) met volgende parameters:
‑ 2 = 0.25m
‑ Vdd = 2.5 V
MOSFET parasitaire capaciteiten
InOut
VDD
GND
PMOS
NMOS
W/L AD (m2) PD (m) AS (m2) PS (m)
NMOS 0.375/0.25 0.3 (192) 1.875 (15) 0.3 (192) 1.875 (15)
PMOS 1.125/0.25 0.7 (452) 2.375 (19) 0.7 (452) 2.375 (19)
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 4
Schakelspanning i.f.v. afmetingen transistors
Ids,n = Ids,p met benaderingen:
• Kanaalweerstand NMOS en PMOS gelijk
• veronderstel bij VM: snelheidssaturatie
• verwaarloos kanaallengtemodulatie:
r
VVVr
VV
V
pDSATptdd
nDSATnt
M
1
22,
,,
,
nnsat
ppsat
nDSATn
pDSATp
W
W
Vk
Vkr
,
,
,
,
Belangrijk:
• vooral afhankelijk van Wp/Wn
• afhankelijk van Vdd
• afhankelijk van drempelspanningen
• afhankelijk van snelheidssaturatie (verschillend voor NMOS en PMOS)
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 5
Ruismarges en winst
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 6
CMOS-invertor
• Bereken voor dezelfde CMOS-invertor:
‑ de schakelspanning en de waarde van Wp waarvoor VM niet meer dan 10% afwijkt van Vdd/2 (versie tr2)
‑ de ruismarges voor beide werkpunten
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 7
Parasitaire capaciteiten
Gnd
Vdd
Cdb,p
Cdb,n
Cgd,p
Cgd,n
Gnd
Vdd
Cgd,p
Cgs,n
Cgd,n
Cgs,p
Vuit
Cgb,p
Cgb,n
Cw
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 8
Parasitaire capaciteiten
Gnd
Vdd
Cdb,p
Cdb,n
Cgd,np
Gnd
Vdd
Cg,n
Cg,p
Vuit
Cw
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 9
Parasitaire capaciteiten: de Miller-capaciteit
Cgd = Cgdo + Cgcd
Cgcd : is = 0 in afgeknepen gebied en saturatiegebied, bestaat dus enkel tijdens klein stukje transitie doorheen lineair gebied (te verwaarlozen)
Enkel overlap-capaciteiten
Invertor: verandering ingang en uitgang ca. even groot en tegengesteld; totaal spanningsverschil ca. dubbel verandering Vuit
Gnd
Vdd
Cdb,p
Cdb,n
CCgd,npgd,np
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 10
Parasitaire capaciteiten: de Miller-capaciteit
Cgd = Cgdo + Cgco
Cgco : is = 0 in afgeknepen gebied en saturatiegebied, bestaat dus enkel tijdens klein stukje transitie doorheen lineair gebied (te verwaarlozen)
Enkel overlap-capaciteiten
Invertor: verandering ingang en uitgang ca. even groot en tegengesteld; totaal spanningsverschil ca. dubbel verandering Vuit
Vervangen door 1 condensator naar massa, 2x zo groot: het Miller-effect
Gnd
Vdd
Cdb,p
Cdb,n
pgdongdogd CCC ,, 22
CCgdgd
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 11
Parasitaire capaciteiten: en verder ...
Gnd
Vdd
CCww
Cw : interconnectiecapaciteit, d.i. capacitieve
belasting door interconnecties tussen twee poorten (zie hfst. over interconnecties!)
Cg : totale gatecapaciteit van belastende
poort(en):
Cg = (Cgso+Cgdo+Cox LW)n + (Cgso+Cgdo+CoxLW)p
• Verwaarlozing Miller-effect aan belastende
poort(en)
• Doe alsof alle capaciteit naar massa of voeding
• Benader kanaalcapaciteit door constante CoxLW
CCgg
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 12
0 0.5 1 1.5 2 2.5
x 10-10
-0.5
0
0.5
1
1.5
2
2.5
3
t (sec)
Vou
t(V)
Schakelgedrag
?
tpLHtpHL
tp,HL = 0.69 CL Reqn
tp,LH = 0.69 CL Reqp
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 13
CMOS-invertor
• Bereken voor dezelfde CMOS-invertor (ook tr2):
‑ de capaciteiten in het vereenvoudigd model voor prestatie- en vermogenanalyse (Miller- en diffusiecapaciteiten + totale gate-capaciteit) voor stijg- en daalflank
‑ een tip: hou ook een uitdrukking voor C(W) voor al deze capaciteiten bij ...
‑ de stijg- en daaltijden (zelfde tip voor de equivalente weerstanden ...)
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 14
0.8 1 1.2 1.4 1.6 1.8 2 2.2 2.41
1.5
2
2.5
3
3.5
4
4.5
5
5.5
VDD
(V)
t p(nor
mal
ized
)Vertraging in functie van Vdd
Benadering niet goed meer!!Benadering niet goed meer!!
Req volledig invullen (daalflank, met = 0):
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 15
CMOS-invertor
• Leid een uitdrukking af voor de verhouding = Wp/Wn waarvoor de invertorvertraging minimaal is bij belasting met eenzelfde invertor (benadering: Req,p = Req,n)
• Bereken deze verhouding (voor originele Wn) evenals de waarvoor tpHL = tpLH (verwaarloos de interconnectiecapaciteit Cw )
• Bereken voor dit laatste geval ook en Cint , Cext en Cext / Cint (gemiddeld over stijg- en daalflanken)
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 16
CMOS-invertor: schaling
• Bereken de "fanout-of-four" invertorvertraging, d.i. de vertraging voor f=4
• Bereken het vermogen voor 1 transitie; doe dit ook voor Vdd = 2.3V; 2.0V; 1.8V en 1.5V. Bereken ook wat er in bovenstaande gevallen gebeurt met de vertraging voor f=4
Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 17
Voorbeeld: doorrekenen verschillende opties voor F=64
1
1
1
1
8
64
64
64
64
4
2.8 8
16
22.6
n f tp
1 64 65
2 8 18
3 4 15
4 2.8 15.3