工學碩士學位 請求論文

반도체 웨이퍼 벨 다 칩 검사 효율성 증 를 한 MEMS 로 카드 연구

A study on the MEMS Probe Card for Increase of Multi-chip test efficiency on Semiconductor Wafer level

2010年 2月

仁荷大學校 大學院

電子工學科 (電子通信 攻)

李 石 峰

工學碩士學位 請求論文

반도체 웨이퍼 벨 다 칩 검사 효율성 증 를 한 MEMS 로 카드 연구

A study on the MEMS Probe Card for Increase of Multi-chip test efficiency on Semiconductor Wafer level

2010年 2月

指 敎授 全 相 國

이 論文을 工學碩士學位 論文으로 提出함

仁荷大學校 大學院

電子工學科 (電子通信 攻)

李 石 峰

- I -

목 차

목 차 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotⅠ

그 림 목 차 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotⅢ

표 목 차 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotⅣ

요 약 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotⅤ

ABSTRACT middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotⅥ

제1장 서 론 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot 1

11 연구 배경 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot1

12 연구 목 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot3

13 연구 내용 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot4

제2장 기술 이론 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot 6

21 반도체 웨이퍼 수 칩 Test 개요 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot6

211 Wafer 칩 Test 공정 정의 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot6

212 Wafer Test 구성 요소 동작 원리 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot8

22 MEMS 로 카드 구조 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot13

221 Probe Card의 기구부 보강 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot14

222 Interface pin middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot14

223 PCB(Printed Circuit Board) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot16

224 Space Transformer Ceramic (MLC) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot17

225 MEMS Micro Probe Tip middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot20

23 Probe Card의 Two Port Scattering Parameter middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot22

- II -

24 반사계수(Reflection Coefficients) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot24

25 Shared Dut transmission line 구성 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot26

26 박막 항(Thin Film resister) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot28

261 박막 항 TCR(Temperature Coefficient of resistance) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot31

제3장 실험 방법 분석 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

31 실험 방법 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

311 Probe Card에 4-shared Dut design middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

312 Probe Card design file modeling middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot36

313 박막 항 측정 항온도계수(TCR) 측정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot41

32 4-shared Dut 시뮬 이션 분석 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot44

321 A type 과 B type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot45

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot 49

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot54

324 S-parameter 분석 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot57

33 박막 항 온도에 따른 변화 sample 측정 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot59

제4장 결 론 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot60

참고 문헌 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot62

- III -

List of Figures

[Fig2-1] 반도체 제조 공정 과정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot7

[Fig2-2] Wafer 칩 Fail Cell Repair 과정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot7

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot10

[Fig2-4] MEMS Probe Card 기본 구성 요소 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot13

[Fig2-5] Interface Pin 종류 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot15

[Fig2-6] Impedance Matching Strip line의 구조 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot16

[Fig2-7] Through Via 와 Blind Via의 Via stub middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot19

[Fig2-8] Probe Tip의 OD값에 따른 Scrub Mark middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot21

[Fig2-9] TSC사의 Cantilever Type MEMS prober array middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot21

[Fig2-10] Tokyo university Vertical Type MEMS prober array middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot21

[Fig2-11] Two port network with s-parameter representation middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot22

[Fig2-12] Two port network에서 입사 와 반사 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot23

[Fig2-13] Signal integrity of a T-topology when the lengths and

characteristic impedances are equal middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot27

[Fig2-14] Schematic diagram four-point probe middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot29

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

Fig3-2] Ceramic board 4-shared channel design middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot34

[Fig3-3] PCB 4-shared Dut 4분기 connection design middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot35

[Fig3-4] Probe Card modeling middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot36

[Fig3-5] Probe Card Nexxim 해석 tool로 구 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot38

[Fig3-6] 4-shared Dut 에 1엿 10K 항을 사용하여 불량 처리 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot40

[Fig3-7] Ceramic() 면 에 형성된 400ohm 박막 항 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot41

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot43

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot44

- IV -

[Fig3-10] A type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot46

[Fig3-11] B type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot48

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석 middotmiddotmiddot 51

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석 middotmiddotmiddotmiddot53

[Fig3-14] 동반뷸량 발생 시 항 용여부에 따른 차이 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot56

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석 middotmiddotmiddotmiddotmiddot58

- V -

List of Tables

[Table2-1] HTCC(High Temperature Co-fired Ceramic)와 LTCC(Low

Temperature Co-fired Ceramic) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot18

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot32

[Table3-1] Hynix 사의 DDR3 RAM data sheet middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot37

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot42

[Table3-3] 박막 항 상온 125에서 측정 값 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot59

- VI -

요 약

반도체 wafer size가 6inch 8inch애서 12inch 구경화 되고 Pad 집 도가 증

가하면서 300mm wafer 한 장에 제조 할 수 있는 반도체 칩 개수가 증가 하

다 wafer 벨 칩 검사 시에 검사하고자 하는 칩 개수가 증가하여 test 장비에

서 사용할 수 있는 channel의 개수가 한정되어 channel 을 칩 간의 shared 하여

사용한다 칩을 DUT(Die Under Test) shared하여 Probe Card로 Test 시

shared DUT들 한 개의 DUT가 불량인 경우 다른 양품인 shared DUT들도

같이 불량으로 인식한다 이러한 상을 개선하기 해서 본 논문에서는

shared channel Probe 단에 Terminal 박막 항을 용하여 시뮬 이션 분석과

박막 항을 sample 제작하여 온도 변화에 따른 항 값을 측정 하 다

SIwave와 HFSS를 사용하여 modeling하고 Nexxim tool을 사용하여 4-shared

Dut에 terminal 항을 용하여 shared channel 간의 skew 차이가 감소하는

효과를 time domain에서 시뮬 이션 분석을 하 다 4-shared Dut 에 1개의

Dut를 10K 항을 사용하여 임의 으로 open 처리하여 불량Dut를 구 하 다

terminal 항을 용하지 않았을 때는 shared channel 간의 delay time 차이

가 발생하 고 항을 용하 을 때는 shared channel 간의 delay time 차이

이가 거의 없었다 이것은 4개의 분기 에서 발생하는 반사 와 불량 칩에서 발

생되는 반사 의 향으로 channel 간의 time delay가 발생한 것을 terminal

항을 용함으로써 skew 값을 보정해주는 것을 볼 수 있다 그리고 박막

항을 온도 변화에 따른 실험을 통하여 항 값이 거의 변화가 없다는 결과를

얻을 수가 있었다

따라서 Probe Card에 terminal 박막 항을 용하여 shared Dut간의 동반불량

을 방지할 수 있고 shared Dut간의 skew 값을 감소시키는 효과를 시뮬 이션

분석을 통하여 검증하 다

키워드 MEMS Probe Card 반도체 검사

- VII -

ABSTRACT

With the wafer size of semiconductor enlarged from 6-inch and 8-inch to

12-inch and the pad integration is increased the number of semiconductor

chips that can be manufactured in one sheet of 300mm wafer also has

increased The number of chips to be inspected at the time of testing the

wafer level chip testing with the number of channels to be used on the test

equipment limited to share and use the channels between the chips When

testing with the probe card by sharing the chips with DUT (Die Under

Test) and when any one of DUT is defective it recognizes that the other

fine shared DUTs defective as well In order to improve this type of

phenomenon this thesis applies the terminal thin plate resistance on the

shared channel probe terminal to manufacture the same for the simulation

analysis and thin film resistance to measure the resistance value

following the temperature change

SIwave and HFSS are used for modeling while the Nexxim tool is used to

apply the terminal resistance to the 4-shared Dut to have the effect of

reducing the skew difference between the shared channels to make the

simulation analysis from the time domain From the 4-shared DUTs one

DUT is realized for the defective DUT for opening by using one DUT for

10K resistance When the terminal resistance is not applied there is delay

time difference between the shared channels and when the resistance is

applied there is almost no delay time difference between the shared

channels This is seen to make the calibration of the skew value by

applying the terminal resistance with the time delay between the channels

arising with the influence of reflection wave arising from the defective chip

- VIII -

and the reflection wave arising from the 4 diverging points And the result

that there is almost no resistance value is obtained through the experiment

following the temperature change for the thin film resistance

Therefore the terminal thin plate resistance is applied to the probe card to

prevent the simultaneous defects between the shared DUTs and the effect

to reduce the skew value between the shared DUTs is verified through the

simulation analysis

Key Words MEMS Probe Card Semiconductor Test

- 1 -

제 1 장 서 론

11 연구배경

반도체 칩 Wafer 제작 공정 후 Package 하기 에 결함이 있는 칩을 분별하

여 제품의 수율을 향상시키기 해 Wafer 벨에서 먼 검사를 하여 불량 칩

을 별하여 주는 것을 EDS ( Electrical Die - Sorting Test) 검사라 한다

EDS 검사는 반도체 검사 장비 Tester에서 발생되는 신호를 Wafer Pad와

Probe Card를 Probing 해주는 Probe station을 통해 인가하여 다 Wafer Pad

를 Probe tip 이 한 상태에서 신호를 입력하고 출력되는 신호를 감지하여

기 검사를 하는 시스템이다

최근 반도체 소자는 고집 화 되어감에 따라 입출력 Pad 단자의 개수 미세

Pitch Pad로 조 도가 증가하고 있는 추세이며 웨이퍼 벨 Test를 하기 한

Probe Card 기술도 더욱 미세 Pitch Prober Tip 구 과 집 화 되어야 한다

Probe Card는 반도체 Wafer 벨에서 Wafer의 제작이 완성되면 칩들을 단

하기 에 Tester와 Wafer 칩 입출력 Pad 간에 인터페이스 역할을 해주며 신

호를 달하여 칩의 양품인지 불량인지 분별하여 다 반도체 입출력 Pad size

가 작아지고 Pad 개수는 증가하며 Pad Pitch 가 감소하는 추세라 기존 Needle

Type Probe Card로 Wafer를 검사하는 어려운 시 이다 그래서 최근 개발 되

고 사용 되는 것이 미세 자기계시스템인 MEMS (Micro Electro Mechanical

System) 기술을 사용한 차세 Probe Card 이다

MEMS Probe Card는 수십 마이크로 단 의 Probe Tip을 반도체 소자 제작

공정과 비슷한 방법으로 수백 개에서 수만 개까지 Micro Probe Tip을 일 으

로 량생산이 가능하며 장시간 동안에 사용하여도 Probe Tip의 마모와 부러

- 2 -

짐에 강하고 수만 개의 칩 Pad를 동시에 할 수 있게 Probe Tip은 탄성이

좋은 구조와 재료를 사용한다 수십 마이크로의 미세 Pitch인 소자들을 한 번의

검사로 다수의 칩들을 검사 할 수 있는 구조로 기존 Needle Type Probe Card

보다 효과 인 검사가 가능하다

반도체 칩의 제작 공정 기술이 발 하면서 기존 소구경 6인치 8인치 Wafer

에서 구경 12인치 300mm Wafer까지 제작이 가능해 지면서 소구경 size

Wafer 보다 더 많은 칩 들을 한 번에 제작이 가능해 졌다 한 Wafer에 칩 개수

와 Pad개수가 증가 하면서 channel 확장을 하여 반도체 검사 장비의 Driver

channel를 shared하여 사용하고 검사 시간의 단축을 해 Probe Card의 Touch

down 횟수를 최소화한 Dut Map을 구성한다 이 게 칩 집 도가 증가하면서

Wafer 벨 검사 장비 Probe Card도 새로운 기술 연구가 활발해 지고 있다

최근 구경 size 12인치 한 장의 Wafer를 Full Contact One Touch down으

로 검사를 할 수 있는 300mm Probe Card가 개발 되어지고 있다 12인치

Wafer를 한 번에 검사하기 해서는 기존 소구경 Wafer에 비해 면 이 커지면

서 열에 의한 Wafer 변화량(CTE 열팽창 계수)이 커지고 Probe Tip과 Pad와

의 Align을 맞추기 하여 Probe Card도 열에 의한 평탄도를 개선하기 한 새

로운 기계 인 구조가 개발 되고 있다 Wafer 면 이 커지고 반도체 칩 개수가

증가함에 따라 검사 장비에서 사용 할 수 있는 Device의 Power channel 개수가

부족하여 Probe Card에 Relay를 스 치 역할로 사용하여 한 개의 Power

channel를 분할하여 두 개의 칩에 원을 컨트롤하여 사용한다

반도체 칩 크기는 감소하고 입출력 단자 Pad의 개수는 증가하고 있어

Pad Pitch가 작아지고 있다 그래서 Probe Card에 더 소형화되고 집 도가 좋

은 Micro Probe Tip이 필요하다 칩(device)의 Fine Pitch Pad를 하기 해

서 Cantilever Vertical형 비메모리에 사용되는 C4 Type 등 여러 형상의 Tip

구조가 개발되고 있다 이 게 집 도가 좋아지면서 기 인 부분에서도 Test

channel 확장을 하여 Driver Signal들을 shared하여 사용하는 개수가 증가하

고 있다 최근 2 3 4shared에서 8shared 까지 개발되는 실정이다

- 3 -

Driver Channel들을 shared 사용하면서 Wafer 검사 시 shared Dut들 한

Dut만 불량이 나면 다른 shared Dut들도 같이 불량으로 인식을 한다 그래서

재 이런 상을 방지하기 하여 장비에서 로그램으로 해결하거나 Dut

Map을 테트리스 형상으로 구성을 하여 해결하지만 Probe Card의 구성과 설계

는 복잡화되고 기 인 특성부분이 떨어지게 된다 그리고 Wafer 검사 시간이

지연되는 비효율 인 방법이다 따라서 본 연구에서는 shared channel에 공간을

효율 으로 사용할 수 있는 박막 항을 용하여 shared Dut 간에 설 류가

흐르는 것을 막아 으로써 칩 간의 동반 불량을 방지하는 방법에 한 연구를

하고자 한다

Probe Card는 일반 으로 Test장비와 반도체 칩 사이에서 기 인 신호를

달하여 주는 역할을 하지만 반도체 칩이 고성능 고집 화 되면서 이제는 단

순히 신호만 달하는 역할이 아닌 기 인 특성부분을 고려하여 효율 인 검

사를 한 Probe Card의 연구가 필요하다

12 연구 목

최근 반도체 시장은 칩의 경쟁력을 키우기 하여 고성능을 가지면서 소형화

와 렴한 단가를 요구한다 하지만 새로운 고성능의 반도체 제품을 개발과 양

산 제작까지 진행하기 해서는 많은 투자비용과 시간을 필요로 한다 제품의

경쟁력을 키우기 하여 제작비용의 원가 감과 제작기간의 단축이라는 과제

가 부각되고 있다

반도체 제작 공정에는 크게 Wafer 제작 공정 검사 공정 Package 공정 과정

으로 분류된다 제작 공정 설비투자와 새로운 공정 기술의 개발로 인하여 공정

Line을 임으로써 원가 감과 제작기간을 단축할 수 있지만 Package 공정

후 Wafer 결함으로 인한 기회비용이 차지하는 비 이 커지면서 Wafer 벨 검

사 공정 기술의 신뢰성 검사가 요시 되고 있다

따라서 본 논문에서는 Wafer 벨에서 검사시간을 단축하면서 효과 이며 신

- 4 -

뢰성 있는 검사를 하여 반도체 칩 Wafer 벨 검사 장비 Probe Card에

Terminal 박막 항을 shared channel에 용하여 기 특성을 분석하고

shared Dut 간의 반사 로 인하여 발생되는 time delay로 인해 동반불량이 발

생되는 상을 방지하는 효과를 검증하 다 그 효과로 Wafer Dut Map의 구성

을 간소화 할 수 있고 검사시간을 단축 할 수 있을 것이다 한 Dut Map의

간소화로 인해 복잡한 설계를 요구했던 Probe Card의 설계방식을 간소화 하면

서 기 특성을 개선하는 효과를 얻을 수 있을 것이다

이를 통하여 검사공정에 따른 비용과 시간 인력의 감을 유도하여 결과

으로 반도체 소자 제조 공정의 생산 효율을 크게 향상시킬 수 있고 한 각 제

품별 생산 과정에서 불량 제품을 조기에 별하여 으로써 공정을 최소화함으

로써 문제 해결에 필요한 제비용을 최소화할 수 있으며 나아가 신제품 개발 기

간의 다축을 가져오며 제품 수율을 증 시킬 수 있다

13 연구 내용

반도체 검사 장비 Probe Card의 Shared Dut Probe Tip단자에 Terminal 항

을 용한 효과와 기 특성을 시뮬 이션 분석하 고 박막 항을 sample

제작하여 온도 변화에 따른 기 특성을 분석하 다

먼 SIwave와 HFSS를 사용하여 ceramic board PCB와 interface pin을

modeling 한 후에 s-parameter 값을 추출하여 Nexxim Tool을 사용하여 추출된

s-parameter 값을 import하여 Probe Card를 구성하 다

4-shared Dut를 구상하고 terminal 항을 용 하 을 때와 용하지 않았을

때의 값을 비교하 고 terminal 항 단 이후에 shared Dut간의 길이 값을 보

상하여 시뮬 이션 분석을 하여 skew값의 변화를 살펴보았다

4-shared Dut들 에 1개의 Dut에 10K 항을 사용하여 임의 으로 불량Dut를

구 하여 terminal 항을 용하 을 때와 용하지 않았을 때의 skew 값의

변화를 살펴보았다 4개의 분기 에서 발생되는 반사 와 불량Dut에서 발생되

- 5 -

는 반사 에 의해 time delay가 발생하여 양품인 shared Dut에 어떠한 향을

미치는지 시뮬 이션 분석을 하 다

박막 항을 sample 제작하여 상온에서 측정하고 고온에서 측정하여 온도

에 따른 항 값의 변화를 측정 분석하 다

본 논문은 shared Dut 검사를 효과 으로 하기 하여 Terminal 항을 용

하여 기존 기 특성의 변화에 미치는 향을 분석하고 불량 shared Dut에

서 발생되는 반사 에 의한 time delay 값을 분석하여 shared Dut들 간의 동반

불량을 방지해주는 연구를 하 다

- 6 -

제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

- 7 -

[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

工學碩士學位 請求論文

반도체 웨이퍼 벨 다 칩 검사 효율성 증 를 한 MEMS 로 카드 연구

A study on the MEMS Probe Card for Increase of Multi-chip test efficiency on Semiconductor Wafer level

2010年 2月

指 敎授 全 相 國

이 論文을 工學碩士學位 論文으로 提出함

仁荷大學校 大學院

電子工學科 (電子通信 攻)

李 石 峰

- I -

목 차

목 차 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotⅠ

그 림 목 차 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotⅢ

표 목 차 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotⅣ

요 약 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotⅤ

ABSTRACT middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotⅥ

제1장 서 론 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot 1

11 연구 배경 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot1

12 연구 목 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot3

13 연구 내용 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot4

제2장 기술 이론 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot 6

21 반도체 웨이퍼 수 칩 Test 개요 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot6

211 Wafer 칩 Test 공정 정의 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot6

212 Wafer Test 구성 요소 동작 원리 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot8

22 MEMS 로 카드 구조 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot13

221 Probe Card의 기구부 보강 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot14

222 Interface pin middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot14

223 PCB(Printed Circuit Board) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot16

224 Space Transformer Ceramic (MLC) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot17

225 MEMS Micro Probe Tip middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot20

23 Probe Card의 Two Port Scattering Parameter middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot22

- II -

24 반사계수(Reflection Coefficients) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot24

25 Shared Dut transmission line 구성 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot26

26 박막 항(Thin Film resister) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot28

261 박막 항 TCR(Temperature Coefficient of resistance) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot31

제3장 실험 방법 분석 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

31 실험 방법 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

311 Probe Card에 4-shared Dut design middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

312 Probe Card design file modeling middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot36

313 박막 항 측정 항온도계수(TCR) 측정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot41

32 4-shared Dut 시뮬 이션 분석 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot44

321 A type 과 B type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot45

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot 49

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot54

324 S-parameter 분석 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot57

33 박막 항 온도에 따른 변화 sample 측정 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot59

제4장 결 론 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot60

참고 문헌 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot62

- III -

List of Figures

[Fig2-1] 반도체 제조 공정 과정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot7

[Fig2-2] Wafer 칩 Fail Cell Repair 과정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot7

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot10

[Fig2-4] MEMS Probe Card 기본 구성 요소 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot13

[Fig2-5] Interface Pin 종류 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot15

[Fig2-6] Impedance Matching Strip line의 구조 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot16

[Fig2-7] Through Via 와 Blind Via의 Via stub middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot19

[Fig2-8] Probe Tip의 OD값에 따른 Scrub Mark middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot21

[Fig2-9] TSC사의 Cantilever Type MEMS prober array middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot21

[Fig2-10] Tokyo university Vertical Type MEMS prober array middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot21

[Fig2-11] Two port network with s-parameter representation middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot22

[Fig2-12] Two port network에서 입사 와 반사 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot23

[Fig2-13] Signal integrity of a T-topology when the lengths and

characteristic impedances are equal middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot27

[Fig2-14] Schematic diagram four-point probe middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot29

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

Fig3-2] Ceramic board 4-shared channel design middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot34

[Fig3-3] PCB 4-shared Dut 4분기 connection design middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot35

[Fig3-4] Probe Card modeling middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot36

[Fig3-5] Probe Card Nexxim 해석 tool로 구 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot38

[Fig3-6] 4-shared Dut 에 1엿 10K 항을 사용하여 불량 처리 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot40

[Fig3-7] Ceramic() 면 에 형성된 400ohm 박막 항 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot41

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot43

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot44

- IV -

[Fig3-10] A type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot46

[Fig3-11] B type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot48

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석 middotmiddotmiddot 51

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석 middotmiddotmiddotmiddot53

[Fig3-14] 동반뷸량 발생 시 항 용여부에 따른 차이 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot56

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석 middotmiddotmiddotmiddotmiddot58

- V -

List of Tables

[Table2-1] HTCC(High Temperature Co-fired Ceramic)와 LTCC(Low

Temperature Co-fired Ceramic) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot18

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot32

[Table3-1] Hynix 사의 DDR3 RAM data sheet middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot37

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot42

[Table3-3] 박막 항 상온 125에서 측정 값 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot59

- VI -

요 약

반도체 wafer size가 6inch 8inch애서 12inch 구경화 되고 Pad 집 도가 증

가하면서 300mm wafer 한 장에 제조 할 수 있는 반도체 칩 개수가 증가 하

다 wafer 벨 칩 검사 시에 검사하고자 하는 칩 개수가 증가하여 test 장비에

서 사용할 수 있는 channel의 개수가 한정되어 channel 을 칩 간의 shared 하여

사용한다 칩을 DUT(Die Under Test) shared하여 Probe Card로 Test 시

shared DUT들 한 개의 DUT가 불량인 경우 다른 양품인 shared DUT들도

같이 불량으로 인식한다 이러한 상을 개선하기 해서 본 논문에서는

shared channel Probe 단에 Terminal 박막 항을 용하여 시뮬 이션 분석과

박막 항을 sample 제작하여 온도 변화에 따른 항 값을 측정 하 다

SIwave와 HFSS를 사용하여 modeling하고 Nexxim tool을 사용하여 4-shared

Dut에 terminal 항을 용하여 shared channel 간의 skew 차이가 감소하는

효과를 time domain에서 시뮬 이션 분석을 하 다 4-shared Dut 에 1개의

Dut를 10K 항을 사용하여 임의 으로 open 처리하여 불량Dut를 구 하 다

terminal 항을 용하지 않았을 때는 shared channel 간의 delay time 차이

가 발생하 고 항을 용하 을 때는 shared channel 간의 delay time 차이

이가 거의 없었다 이것은 4개의 분기 에서 발생하는 반사 와 불량 칩에서 발

생되는 반사 의 향으로 channel 간의 time delay가 발생한 것을 terminal

항을 용함으로써 skew 값을 보정해주는 것을 볼 수 있다 그리고 박막

항을 온도 변화에 따른 실험을 통하여 항 값이 거의 변화가 없다는 결과를

얻을 수가 있었다

따라서 Probe Card에 terminal 박막 항을 용하여 shared Dut간의 동반불량

을 방지할 수 있고 shared Dut간의 skew 값을 감소시키는 효과를 시뮬 이션

분석을 통하여 검증하 다

키워드 MEMS Probe Card 반도체 검사

- VII -

ABSTRACT

With the wafer size of semiconductor enlarged from 6-inch and 8-inch to

12-inch and the pad integration is increased the number of semiconductor

chips that can be manufactured in one sheet of 300mm wafer also has

increased The number of chips to be inspected at the time of testing the

wafer level chip testing with the number of channels to be used on the test

equipment limited to share and use the channels between the chips When

testing with the probe card by sharing the chips with DUT (Die Under

Test) and when any one of DUT is defective it recognizes that the other

fine shared DUTs defective as well In order to improve this type of

phenomenon this thesis applies the terminal thin plate resistance on the

shared channel probe terminal to manufacture the same for the simulation

analysis and thin film resistance to measure the resistance value

following the temperature change

SIwave and HFSS are used for modeling while the Nexxim tool is used to

apply the terminal resistance to the 4-shared Dut to have the effect of

reducing the skew difference between the shared channels to make the

simulation analysis from the time domain From the 4-shared DUTs one

DUT is realized for the defective DUT for opening by using one DUT for

10K resistance When the terminal resistance is not applied there is delay

time difference between the shared channels and when the resistance is

applied there is almost no delay time difference between the shared

channels This is seen to make the calibration of the skew value by

applying the terminal resistance with the time delay between the channels

arising with the influence of reflection wave arising from the defective chip

- VIII -

and the reflection wave arising from the 4 diverging points And the result

that there is almost no resistance value is obtained through the experiment

following the temperature change for the thin film resistance

Therefore the terminal thin plate resistance is applied to the probe card to

prevent the simultaneous defects between the shared DUTs and the effect

to reduce the skew value between the shared DUTs is verified through the

simulation analysis

Key Words MEMS Probe Card Semiconductor Test

- 1 -

제 1 장 서 론

11 연구배경

반도체 칩 Wafer 제작 공정 후 Package 하기 에 결함이 있는 칩을 분별하

여 제품의 수율을 향상시키기 해 Wafer 벨에서 먼 검사를 하여 불량 칩

을 별하여 주는 것을 EDS ( Electrical Die - Sorting Test) 검사라 한다

EDS 검사는 반도체 검사 장비 Tester에서 발생되는 신호를 Wafer Pad와

Probe Card를 Probing 해주는 Probe station을 통해 인가하여 다 Wafer Pad

를 Probe tip 이 한 상태에서 신호를 입력하고 출력되는 신호를 감지하여

기 검사를 하는 시스템이다

최근 반도체 소자는 고집 화 되어감에 따라 입출력 Pad 단자의 개수 미세

Pitch Pad로 조 도가 증가하고 있는 추세이며 웨이퍼 벨 Test를 하기 한

Probe Card 기술도 더욱 미세 Pitch Prober Tip 구 과 집 화 되어야 한다

Probe Card는 반도체 Wafer 벨에서 Wafer의 제작이 완성되면 칩들을 단

하기 에 Tester와 Wafer 칩 입출력 Pad 간에 인터페이스 역할을 해주며 신

호를 달하여 칩의 양품인지 불량인지 분별하여 다 반도체 입출력 Pad size

가 작아지고 Pad 개수는 증가하며 Pad Pitch 가 감소하는 추세라 기존 Needle

Type Probe Card로 Wafer를 검사하는 어려운 시 이다 그래서 최근 개발 되

고 사용 되는 것이 미세 자기계시스템인 MEMS (Micro Electro Mechanical

System) 기술을 사용한 차세 Probe Card 이다

MEMS Probe Card는 수십 마이크로 단 의 Probe Tip을 반도체 소자 제작

공정과 비슷한 방법으로 수백 개에서 수만 개까지 Micro Probe Tip을 일 으

로 량생산이 가능하며 장시간 동안에 사용하여도 Probe Tip의 마모와 부러

- 2 -

짐에 강하고 수만 개의 칩 Pad를 동시에 할 수 있게 Probe Tip은 탄성이

좋은 구조와 재료를 사용한다 수십 마이크로의 미세 Pitch인 소자들을 한 번의

검사로 다수의 칩들을 검사 할 수 있는 구조로 기존 Needle Type Probe Card

보다 효과 인 검사가 가능하다

반도체 칩의 제작 공정 기술이 발 하면서 기존 소구경 6인치 8인치 Wafer

에서 구경 12인치 300mm Wafer까지 제작이 가능해 지면서 소구경 size

Wafer 보다 더 많은 칩 들을 한 번에 제작이 가능해 졌다 한 Wafer에 칩 개수

와 Pad개수가 증가 하면서 channel 확장을 하여 반도체 검사 장비의 Driver

channel를 shared하여 사용하고 검사 시간의 단축을 해 Probe Card의 Touch

down 횟수를 최소화한 Dut Map을 구성한다 이 게 칩 집 도가 증가하면서

Wafer 벨 검사 장비 Probe Card도 새로운 기술 연구가 활발해 지고 있다

최근 구경 size 12인치 한 장의 Wafer를 Full Contact One Touch down으

로 검사를 할 수 있는 300mm Probe Card가 개발 되어지고 있다 12인치

Wafer를 한 번에 검사하기 해서는 기존 소구경 Wafer에 비해 면 이 커지면

서 열에 의한 Wafer 변화량(CTE 열팽창 계수)이 커지고 Probe Tip과 Pad와

의 Align을 맞추기 하여 Probe Card도 열에 의한 평탄도를 개선하기 한 새

로운 기계 인 구조가 개발 되고 있다 Wafer 면 이 커지고 반도체 칩 개수가

증가함에 따라 검사 장비에서 사용 할 수 있는 Device의 Power channel 개수가

부족하여 Probe Card에 Relay를 스 치 역할로 사용하여 한 개의 Power

channel를 분할하여 두 개의 칩에 원을 컨트롤하여 사용한다

반도체 칩 크기는 감소하고 입출력 단자 Pad의 개수는 증가하고 있어

Pad Pitch가 작아지고 있다 그래서 Probe Card에 더 소형화되고 집 도가 좋

은 Micro Probe Tip이 필요하다 칩(device)의 Fine Pitch Pad를 하기 해

서 Cantilever Vertical형 비메모리에 사용되는 C4 Type 등 여러 형상의 Tip

구조가 개발되고 있다 이 게 집 도가 좋아지면서 기 인 부분에서도 Test

channel 확장을 하여 Driver Signal들을 shared하여 사용하는 개수가 증가하

고 있다 최근 2 3 4shared에서 8shared 까지 개발되는 실정이다

- 3 -

Driver Channel들을 shared 사용하면서 Wafer 검사 시 shared Dut들 한

Dut만 불량이 나면 다른 shared Dut들도 같이 불량으로 인식을 한다 그래서

재 이런 상을 방지하기 하여 장비에서 로그램으로 해결하거나 Dut

Map을 테트리스 형상으로 구성을 하여 해결하지만 Probe Card의 구성과 설계

는 복잡화되고 기 인 특성부분이 떨어지게 된다 그리고 Wafer 검사 시간이

지연되는 비효율 인 방법이다 따라서 본 연구에서는 shared channel에 공간을

효율 으로 사용할 수 있는 박막 항을 용하여 shared Dut 간에 설 류가

흐르는 것을 막아 으로써 칩 간의 동반 불량을 방지하는 방법에 한 연구를

하고자 한다

Probe Card는 일반 으로 Test장비와 반도체 칩 사이에서 기 인 신호를

달하여 주는 역할을 하지만 반도체 칩이 고성능 고집 화 되면서 이제는 단

순히 신호만 달하는 역할이 아닌 기 인 특성부분을 고려하여 효율 인 검

사를 한 Probe Card의 연구가 필요하다

12 연구 목

최근 반도체 시장은 칩의 경쟁력을 키우기 하여 고성능을 가지면서 소형화

와 렴한 단가를 요구한다 하지만 새로운 고성능의 반도체 제품을 개발과 양

산 제작까지 진행하기 해서는 많은 투자비용과 시간을 필요로 한다 제품의

경쟁력을 키우기 하여 제작비용의 원가 감과 제작기간의 단축이라는 과제

가 부각되고 있다

반도체 제작 공정에는 크게 Wafer 제작 공정 검사 공정 Package 공정 과정

으로 분류된다 제작 공정 설비투자와 새로운 공정 기술의 개발로 인하여 공정

Line을 임으로써 원가 감과 제작기간을 단축할 수 있지만 Package 공정

후 Wafer 결함으로 인한 기회비용이 차지하는 비 이 커지면서 Wafer 벨 검

사 공정 기술의 신뢰성 검사가 요시 되고 있다

따라서 본 논문에서는 Wafer 벨에서 검사시간을 단축하면서 효과 이며 신

- 4 -

뢰성 있는 검사를 하여 반도체 칩 Wafer 벨 검사 장비 Probe Card에

Terminal 박막 항을 shared channel에 용하여 기 특성을 분석하고

shared Dut 간의 반사 로 인하여 발생되는 time delay로 인해 동반불량이 발

생되는 상을 방지하는 효과를 검증하 다 그 효과로 Wafer Dut Map의 구성

을 간소화 할 수 있고 검사시간을 단축 할 수 있을 것이다 한 Dut Map의

간소화로 인해 복잡한 설계를 요구했던 Probe Card의 설계방식을 간소화 하면

서 기 특성을 개선하는 효과를 얻을 수 있을 것이다

이를 통하여 검사공정에 따른 비용과 시간 인력의 감을 유도하여 결과

으로 반도체 소자 제조 공정의 생산 효율을 크게 향상시킬 수 있고 한 각 제

품별 생산 과정에서 불량 제품을 조기에 별하여 으로써 공정을 최소화함으

로써 문제 해결에 필요한 제비용을 최소화할 수 있으며 나아가 신제품 개발 기

간의 다축을 가져오며 제품 수율을 증 시킬 수 있다

13 연구 내용

반도체 검사 장비 Probe Card의 Shared Dut Probe Tip단자에 Terminal 항

을 용한 효과와 기 특성을 시뮬 이션 분석하 고 박막 항을 sample

제작하여 온도 변화에 따른 기 특성을 분석하 다

먼 SIwave와 HFSS를 사용하여 ceramic board PCB와 interface pin을

modeling 한 후에 s-parameter 값을 추출하여 Nexxim Tool을 사용하여 추출된

s-parameter 값을 import하여 Probe Card를 구성하 다

4-shared Dut를 구상하고 terminal 항을 용 하 을 때와 용하지 않았을

때의 값을 비교하 고 terminal 항 단 이후에 shared Dut간의 길이 값을 보

상하여 시뮬 이션 분석을 하여 skew값의 변화를 살펴보았다

4-shared Dut들 에 1개의 Dut에 10K 항을 사용하여 임의 으로 불량Dut를

구 하여 terminal 항을 용하 을 때와 용하지 않았을 때의 skew 값의

변화를 살펴보았다 4개의 분기 에서 발생되는 반사 와 불량Dut에서 발생되

- 5 -

는 반사 에 의해 time delay가 발생하여 양품인 shared Dut에 어떠한 향을

미치는지 시뮬 이션 분석을 하 다

박막 항을 sample 제작하여 상온에서 측정하고 고온에서 측정하여 온도

에 따른 항 값의 변화를 측정 분석하 다

본 논문은 shared Dut 검사를 효과 으로 하기 하여 Terminal 항을 용

하여 기존 기 특성의 변화에 미치는 향을 분석하고 불량 shared Dut에

서 발생되는 반사 에 의한 time delay 값을 분석하여 shared Dut들 간의 동반

불량을 방지해주는 연구를 하 다

- 6 -

제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

- 7 -

[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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Semiconductor Generation Management and the Role of Test Engineering

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wafer Probing Station The Graduate School of Sejong University

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vertical contact probe card Test conference page 86～911996

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speed Digital design page125

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- I -

목 차

목 차 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotⅠ

그 림 목 차 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotⅢ

표 목 차 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotⅣ

요 약 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotⅤ

ABSTRACT middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotⅥ

제1장 서 론 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot 1

11 연구 배경 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot1

12 연구 목 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot3

13 연구 내용 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot4

제2장 기술 이론 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot 6

21 반도체 웨이퍼 수 칩 Test 개요 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot6

211 Wafer 칩 Test 공정 정의 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot6

212 Wafer Test 구성 요소 동작 원리 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot8

22 MEMS 로 카드 구조 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot13

221 Probe Card의 기구부 보강 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot14

222 Interface pin middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot14

223 PCB(Printed Circuit Board) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot16

224 Space Transformer Ceramic (MLC) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot17

225 MEMS Micro Probe Tip middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot20

23 Probe Card의 Two Port Scattering Parameter middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot22

- II -

24 반사계수(Reflection Coefficients) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot24

25 Shared Dut transmission line 구성 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot26

26 박막 항(Thin Film resister) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot28

261 박막 항 TCR(Temperature Coefficient of resistance) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot31

제3장 실험 방법 분석 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

31 실험 방법 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

311 Probe Card에 4-shared Dut design middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

312 Probe Card design file modeling middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot36

313 박막 항 측정 항온도계수(TCR) 측정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot41

32 4-shared Dut 시뮬 이션 분석 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot44

321 A type 과 B type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot45

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot 49

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot54

324 S-parameter 분석 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot57

33 박막 항 온도에 따른 변화 sample 측정 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot59

제4장 결 론 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot60

참고 문헌 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot62

- III -

List of Figures

[Fig2-1] 반도체 제조 공정 과정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot7

[Fig2-2] Wafer 칩 Fail Cell Repair 과정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot7

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot10

[Fig2-4] MEMS Probe Card 기본 구성 요소 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot13

[Fig2-5] Interface Pin 종류 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot15

[Fig2-6] Impedance Matching Strip line의 구조 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot16

[Fig2-7] Through Via 와 Blind Via의 Via stub middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot19

[Fig2-8] Probe Tip의 OD값에 따른 Scrub Mark middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot21

[Fig2-9] TSC사의 Cantilever Type MEMS prober array middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot21

[Fig2-10] Tokyo university Vertical Type MEMS prober array middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot21

[Fig2-11] Two port network with s-parameter representation middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot22

[Fig2-12] Two port network에서 입사 와 반사 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot23

[Fig2-13] Signal integrity of a T-topology when the lengths and

characteristic impedances are equal middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot27

[Fig2-14] Schematic diagram four-point probe middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot29

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

Fig3-2] Ceramic board 4-shared channel design middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot34

[Fig3-3] PCB 4-shared Dut 4분기 connection design middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot35

[Fig3-4] Probe Card modeling middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot36

[Fig3-5] Probe Card Nexxim 해석 tool로 구 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot38

[Fig3-6] 4-shared Dut 에 1엿 10K 항을 사용하여 불량 처리 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot40

[Fig3-7] Ceramic() 면 에 형성된 400ohm 박막 항 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot41

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot43

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot44

- IV -

[Fig3-10] A type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot46

[Fig3-11] B type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot48

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석 middotmiddotmiddot 51

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석 middotmiddotmiddotmiddot53

[Fig3-14] 동반뷸량 발생 시 항 용여부에 따른 차이 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot56

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석 middotmiddotmiddotmiddotmiddot58

- V -

List of Tables

[Table2-1] HTCC(High Temperature Co-fired Ceramic)와 LTCC(Low

Temperature Co-fired Ceramic) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot18

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot32

[Table3-1] Hynix 사의 DDR3 RAM data sheet middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot37

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot42

[Table3-3] 박막 항 상온 125에서 측정 값 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot59

- VI -

요 약

반도체 wafer size가 6inch 8inch애서 12inch 구경화 되고 Pad 집 도가 증

가하면서 300mm wafer 한 장에 제조 할 수 있는 반도체 칩 개수가 증가 하

다 wafer 벨 칩 검사 시에 검사하고자 하는 칩 개수가 증가하여 test 장비에

서 사용할 수 있는 channel의 개수가 한정되어 channel 을 칩 간의 shared 하여

사용한다 칩을 DUT(Die Under Test) shared하여 Probe Card로 Test 시

shared DUT들 한 개의 DUT가 불량인 경우 다른 양품인 shared DUT들도

같이 불량으로 인식한다 이러한 상을 개선하기 해서 본 논문에서는

shared channel Probe 단에 Terminal 박막 항을 용하여 시뮬 이션 분석과

박막 항을 sample 제작하여 온도 변화에 따른 항 값을 측정 하 다

SIwave와 HFSS를 사용하여 modeling하고 Nexxim tool을 사용하여 4-shared

Dut에 terminal 항을 용하여 shared channel 간의 skew 차이가 감소하는

효과를 time domain에서 시뮬 이션 분석을 하 다 4-shared Dut 에 1개의

Dut를 10K 항을 사용하여 임의 으로 open 처리하여 불량Dut를 구 하 다

terminal 항을 용하지 않았을 때는 shared channel 간의 delay time 차이

가 발생하 고 항을 용하 을 때는 shared channel 간의 delay time 차이

이가 거의 없었다 이것은 4개의 분기 에서 발생하는 반사 와 불량 칩에서 발

생되는 반사 의 향으로 channel 간의 time delay가 발생한 것을 terminal

항을 용함으로써 skew 값을 보정해주는 것을 볼 수 있다 그리고 박막

항을 온도 변화에 따른 실험을 통하여 항 값이 거의 변화가 없다는 결과를

얻을 수가 있었다

따라서 Probe Card에 terminal 박막 항을 용하여 shared Dut간의 동반불량

을 방지할 수 있고 shared Dut간의 skew 값을 감소시키는 효과를 시뮬 이션

분석을 통하여 검증하 다

키워드 MEMS Probe Card 반도체 검사

- VII -

ABSTRACT

With the wafer size of semiconductor enlarged from 6-inch and 8-inch to

12-inch and the pad integration is increased the number of semiconductor

chips that can be manufactured in one sheet of 300mm wafer also has

increased The number of chips to be inspected at the time of testing the

wafer level chip testing with the number of channels to be used on the test

equipment limited to share and use the channels between the chips When

testing with the probe card by sharing the chips with DUT (Die Under

Test) and when any one of DUT is defective it recognizes that the other

fine shared DUTs defective as well In order to improve this type of

phenomenon this thesis applies the terminal thin plate resistance on the

shared channel probe terminal to manufacture the same for the simulation

analysis and thin film resistance to measure the resistance value

following the temperature change

SIwave and HFSS are used for modeling while the Nexxim tool is used to

apply the terminal resistance to the 4-shared Dut to have the effect of

reducing the skew difference between the shared channels to make the

simulation analysis from the time domain From the 4-shared DUTs one

DUT is realized for the defective DUT for opening by using one DUT for

10K resistance When the terminal resistance is not applied there is delay

time difference between the shared channels and when the resistance is

applied there is almost no delay time difference between the shared

channels This is seen to make the calibration of the skew value by

applying the terminal resistance with the time delay between the channels

arising with the influence of reflection wave arising from the defective chip

- VIII -

and the reflection wave arising from the 4 diverging points And the result

that there is almost no resistance value is obtained through the experiment

following the temperature change for the thin film resistance

Therefore the terminal thin plate resistance is applied to the probe card to

prevent the simultaneous defects between the shared DUTs and the effect

to reduce the skew value between the shared DUTs is verified through the

simulation analysis

Key Words MEMS Probe Card Semiconductor Test

- 1 -

제 1 장 서 론

11 연구배경

반도체 칩 Wafer 제작 공정 후 Package 하기 에 결함이 있는 칩을 분별하

여 제품의 수율을 향상시키기 해 Wafer 벨에서 먼 검사를 하여 불량 칩

을 별하여 주는 것을 EDS ( Electrical Die - Sorting Test) 검사라 한다

EDS 검사는 반도체 검사 장비 Tester에서 발생되는 신호를 Wafer Pad와

Probe Card를 Probing 해주는 Probe station을 통해 인가하여 다 Wafer Pad

를 Probe tip 이 한 상태에서 신호를 입력하고 출력되는 신호를 감지하여

기 검사를 하는 시스템이다

최근 반도체 소자는 고집 화 되어감에 따라 입출력 Pad 단자의 개수 미세

Pitch Pad로 조 도가 증가하고 있는 추세이며 웨이퍼 벨 Test를 하기 한

Probe Card 기술도 더욱 미세 Pitch Prober Tip 구 과 집 화 되어야 한다

Probe Card는 반도체 Wafer 벨에서 Wafer의 제작이 완성되면 칩들을 단

하기 에 Tester와 Wafer 칩 입출력 Pad 간에 인터페이스 역할을 해주며 신

호를 달하여 칩의 양품인지 불량인지 분별하여 다 반도체 입출력 Pad size

가 작아지고 Pad 개수는 증가하며 Pad Pitch 가 감소하는 추세라 기존 Needle

Type Probe Card로 Wafer를 검사하는 어려운 시 이다 그래서 최근 개발 되

고 사용 되는 것이 미세 자기계시스템인 MEMS (Micro Electro Mechanical

System) 기술을 사용한 차세 Probe Card 이다

MEMS Probe Card는 수십 마이크로 단 의 Probe Tip을 반도체 소자 제작

공정과 비슷한 방법으로 수백 개에서 수만 개까지 Micro Probe Tip을 일 으

로 량생산이 가능하며 장시간 동안에 사용하여도 Probe Tip의 마모와 부러

- 2 -

짐에 강하고 수만 개의 칩 Pad를 동시에 할 수 있게 Probe Tip은 탄성이

좋은 구조와 재료를 사용한다 수십 마이크로의 미세 Pitch인 소자들을 한 번의

검사로 다수의 칩들을 검사 할 수 있는 구조로 기존 Needle Type Probe Card

보다 효과 인 검사가 가능하다

반도체 칩의 제작 공정 기술이 발 하면서 기존 소구경 6인치 8인치 Wafer

에서 구경 12인치 300mm Wafer까지 제작이 가능해 지면서 소구경 size

Wafer 보다 더 많은 칩 들을 한 번에 제작이 가능해 졌다 한 Wafer에 칩 개수

와 Pad개수가 증가 하면서 channel 확장을 하여 반도체 검사 장비의 Driver

channel를 shared하여 사용하고 검사 시간의 단축을 해 Probe Card의 Touch

down 횟수를 최소화한 Dut Map을 구성한다 이 게 칩 집 도가 증가하면서

Wafer 벨 검사 장비 Probe Card도 새로운 기술 연구가 활발해 지고 있다

최근 구경 size 12인치 한 장의 Wafer를 Full Contact One Touch down으

로 검사를 할 수 있는 300mm Probe Card가 개발 되어지고 있다 12인치

Wafer를 한 번에 검사하기 해서는 기존 소구경 Wafer에 비해 면 이 커지면

서 열에 의한 Wafer 변화량(CTE 열팽창 계수)이 커지고 Probe Tip과 Pad와

의 Align을 맞추기 하여 Probe Card도 열에 의한 평탄도를 개선하기 한 새

로운 기계 인 구조가 개발 되고 있다 Wafer 면 이 커지고 반도체 칩 개수가

증가함에 따라 검사 장비에서 사용 할 수 있는 Device의 Power channel 개수가

부족하여 Probe Card에 Relay를 스 치 역할로 사용하여 한 개의 Power

channel를 분할하여 두 개의 칩에 원을 컨트롤하여 사용한다

반도체 칩 크기는 감소하고 입출력 단자 Pad의 개수는 증가하고 있어

Pad Pitch가 작아지고 있다 그래서 Probe Card에 더 소형화되고 집 도가 좋

은 Micro Probe Tip이 필요하다 칩(device)의 Fine Pitch Pad를 하기 해

서 Cantilever Vertical형 비메모리에 사용되는 C4 Type 등 여러 형상의 Tip

구조가 개발되고 있다 이 게 집 도가 좋아지면서 기 인 부분에서도 Test

channel 확장을 하여 Driver Signal들을 shared하여 사용하는 개수가 증가하

고 있다 최근 2 3 4shared에서 8shared 까지 개발되는 실정이다

- 3 -

Driver Channel들을 shared 사용하면서 Wafer 검사 시 shared Dut들 한

Dut만 불량이 나면 다른 shared Dut들도 같이 불량으로 인식을 한다 그래서

재 이런 상을 방지하기 하여 장비에서 로그램으로 해결하거나 Dut

Map을 테트리스 형상으로 구성을 하여 해결하지만 Probe Card의 구성과 설계

는 복잡화되고 기 인 특성부분이 떨어지게 된다 그리고 Wafer 검사 시간이

지연되는 비효율 인 방법이다 따라서 본 연구에서는 shared channel에 공간을

효율 으로 사용할 수 있는 박막 항을 용하여 shared Dut 간에 설 류가

흐르는 것을 막아 으로써 칩 간의 동반 불량을 방지하는 방법에 한 연구를

하고자 한다

Probe Card는 일반 으로 Test장비와 반도체 칩 사이에서 기 인 신호를

달하여 주는 역할을 하지만 반도체 칩이 고성능 고집 화 되면서 이제는 단

순히 신호만 달하는 역할이 아닌 기 인 특성부분을 고려하여 효율 인 검

사를 한 Probe Card의 연구가 필요하다

12 연구 목

최근 반도체 시장은 칩의 경쟁력을 키우기 하여 고성능을 가지면서 소형화

와 렴한 단가를 요구한다 하지만 새로운 고성능의 반도체 제품을 개발과 양

산 제작까지 진행하기 해서는 많은 투자비용과 시간을 필요로 한다 제품의

경쟁력을 키우기 하여 제작비용의 원가 감과 제작기간의 단축이라는 과제

가 부각되고 있다

반도체 제작 공정에는 크게 Wafer 제작 공정 검사 공정 Package 공정 과정

으로 분류된다 제작 공정 설비투자와 새로운 공정 기술의 개발로 인하여 공정

Line을 임으로써 원가 감과 제작기간을 단축할 수 있지만 Package 공정

후 Wafer 결함으로 인한 기회비용이 차지하는 비 이 커지면서 Wafer 벨 검

사 공정 기술의 신뢰성 검사가 요시 되고 있다

따라서 본 논문에서는 Wafer 벨에서 검사시간을 단축하면서 효과 이며 신

- 4 -

뢰성 있는 검사를 하여 반도체 칩 Wafer 벨 검사 장비 Probe Card에

Terminal 박막 항을 shared channel에 용하여 기 특성을 분석하고

shared Dut 간의 반사 로 인하여 발생되는 time delay로 인해 동반불량이 발

생되는 상을 방지하는 효과를 검증하 다 그 효과로 Wafer Dut Map의 구성

을 간소화 할 수 있고 검사시간을 단축 할 수 있을 것이다 한 Dut Map의

간소화로 인해 복잡한 설계를 요구했던 Probe Card의 설계방식을 간소화 하면

서 기 특성을 개선하는 효과를 얻을 수 있을 것이다

이를 통하여 검사공정에 따른 비용과 시간 인력의 감을 유도하여 결과

으로 반도체 소자 제조 공정의 생산 효율을 크게 향상시킬 수 있고 한 각 제

품별 생산 과정에서 불량 제품을 조기에 별하여 으로써 공정을 최소화함으

로써 문제 해결에 필요한 제비용을 최소화할 수 있으며 나아가 신제품 개발 기

간의 다축을 가져오며 제품 수율을 증 시킬 수 있다

13 연구 내용

반도체 검사 장비 Probe Card의 Shared Dut Probe Tip단자에 Terminal 항

을 용한 효과와 기 특성을 시뮬 이션 분석하 고 박막 항을 sample

제작하여 온도 변화에 따른 기 특성을 분석하 다

먼 SIwave와 HFSS를 사용하여 ceramic board PCB와 interface pin을

modeling 한 후에 s-parameter 값을 추출하여 Nexxim Tool을 사용하여 추출된

s-parameter 값을 import하여 Probe Card를 구성하 다

4-shared Dut를 구상하고 terminal 항을 용 하 을 때와 용하지 않았을

때의 값을 비교하 고 terminal 항 단 이후에 shared Dut간의 길이 값을 보

상하여 시뮬 이션 분석을 하여 skew값의 변화를 살펴보았다

4-shared Dut들 에 1개의 Dut에 10K 항을 사용하여 임의 으로 불량Dut를

구 하여 terminal 항을 용하 을 때와 용하지 않았을 때의 skew 값의

변화를 살펴보았다 4개의 분기 에서 발생되는 반사 와 불량Dut에서 발생되

- 5 -

는 반사 에 의해 time delay가 발생하여 양품인 shared Dut에 어떠한 향을

미치는지 시뮬 이션 분석을 하 다

박막 항을 sample 제작하여 상온에서 측정하고 고온에서 측정하여 온도

에 따른 항 값의 변화를 측정 분석하 다

본 논문은 shared Dut 검사를 효과 으로 하기 하여 Terminal 항을 용

하여 기존 기 특성의 변화에 미치는 향을 분석하고 불량 shared Dut에

서 발생되는 반사 에 의한 time delay 값을 분석하여 shared Dut들 간의 동반

불량을 방지해주는 연구를 하 다

- 6 -

제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

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[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

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반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

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기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- II -

24 반사계수(Reflection Coefficients) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot24

25 Shared Dut transmission line 구성 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot26

26 박막 항(Thin Film resister) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot28

261 박막 항 TCR(Temperature Coefficient of resistance) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot31

제3장 실험 방법 분석 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

31 실험 방법 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

311 Probe Card에 4-shared Dut design middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

312 Probe Card design file modeling middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot36

313 박막 항 측정 항온도계수(TCR) 측정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot41

32 4-shared Dut 시뮬 이션 분석 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot44

321 A type 과 B type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot45

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot 49

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot54

324 S-parameter 분석 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot57

33 박막 항 온도에 따른 변화 sample 측정 결과 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot59

제4장 결 론 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot60

참고 문헌 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot62

- III -

List of Figures

[Fig2-1] 반도체 제조 공정 과정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot7

[Fig2-2] Wafer 칩 Fail Cell Repair 과정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot7

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot10

[Fig2-4] MEMS Probe Card 기본 구성 요소 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot13

[Fig2-5] Interface Pin 종류 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot15

[Fig2-6] Impedance Matching Strip line의 구조 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot16

[Fig2-7] Through Via 와 Blind Via의 Via stub middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot19

[Fig2-8] Probe Tip의 OD값에 따른 Scrub Mark middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot21

[Fig2-9] TSC사의 Cantilever Type MEMS prober array middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot21

[Fig2-10] Tokyo university Vertical Type MEMS prober array middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot21

[Fig2-11] Two port network with s-parameter representation middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot22

[Fig2-12] Two port network에서 입사 와 반사 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot23

[Fig2-13] Signal integrity of a T-topology when the lengths and

characteristic impedances are equal middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot27

[Fig2-14] Schematic diagram four-point probe middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot29

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

Fig3-2] Ceramic board 4-shared channel design middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot34

[Fig3-3] PCB 4-shared Dut 4분기 connection design middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot35

[Fig3-4] Probe Card modeling middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot36

[Fig3-5] Probe Card Nexxim 해석 tool로 구 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot38

[Fig3-6] 4-shared Dut 에 1엿 10K 항을 사용하여 불량 처리 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot40

[Fig3-7] Ceramic() 면 에 형성된 400ohm 박막 항 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot41

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot43

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot44

- IV -

[Fig3-10] A type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot46

[Fig3-11] B type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot48

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석 middotmiddotmiddot 51

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석 middotmiddotmiddotmiddot53

[Fig3-14] 동반뷸량 발생 시 항 용여부에 따른 차이 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot56

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석 middotmiddotmiddotmiddotmiddot58

- V -

List of Tables

[Table2-1] HTCC(High Temperature Co-fired Ceramic)와 LTCC(Low

Temperature Co-fired Ceramic) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot18

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot32

[Table3-1] Hynix 사의 DDR3 RAM data sheet middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot37

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot42

[Table3-3] 박막 항 상온 125에서 측정 값 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot59

- VI -

요 약

반도체 wafer size가 6inch 8inch애서 12inch 구경화 되고 Pad 집 도가 증

가하면서 300mm wafer 한 장에 제조 할 수 있는 반도체 칩 개수가 증가 하

다 wafer 벨 칩 검사 시에 검사하고자 하는 칩 개수가 증가하여 test 장비에

서 사용할 수 있는 channel의 개수가 한정되어 channel 을 칩 간의 shared 하여

사용한다 칩을 DUT(Die Under Test) shared하여 Probe Card로 Test 시

shared DUT들 한 개의 DUT가 불량인 경우 다른 양품인 shared DUT들도

같이 불량으로 인식한다 이러한 상을 개선하기 해서 본 논문에서는

shared channel Probe 단에 Terminal 박막 항을 용하여 시뮬 이션 분석과

박막 항을 sample 제작하여 온도 변화에 따른 항 값을 측정 하 다

SIwave와 HFSS를 사용하여 modeling하고 Nexxim tool을 사용하여 4-shared

Dut에 terminal 항을 용하여 shared channel 간의 skew 차이가 감소하는

효과를 time domain에서 시뮬 이션 분석을 하 다 4-shared Dut 에 1개의

Dut를 10K 항을 사용하여 임의 으로 open 처리하여 불량Dut를 구 하 다

terminal 항을 용하지 않았을 때는 shared channel 간의 delay time 차이

가 발생하 고 항을 용하 을 때는 shared channel 간의 delay time 차이

이가 거의 없었다 이것은 4개의 분기 에서 발생하는 반사 와 불량 칩에서 발

생되는 반사 의 향으로 channel 간의 time delay가 발생한 것을 terminal

항을 용함으로써 skew 값을 보정해주는 것을 볼 수 있다 그리고 박막

항을 온도 변화에 따른 실험을 통하여 항 값이 거의 변화가 없다는 결과를

얻을 수가 있었다

따라서 Probe Card에 terminal 박막 항을 용하여 shared Dut간의 동반불량

을 방지할 수 있고 shared Dut간의 skew 값을 감소시키는 효과를 시뮬 이션

분석을 통하여 검증하 다

키워드 MEMS Probe Card 반도체 검사

- VII -

ABSTRACT

With the wafer size of semiconductor enlarged from 6-inch and 8-inch to

12-inch and the pad integration is increased the number of semiconductor

chips that can be manufactured in one sheet of 300mm wafer also has

increased The number of chips to be inspected at the time of testing the

wafer level chip testing with the number of channels to be used on the test

equipment limited to share and use the channels between the chips When

testing with the probe card by sharing the chips with DUT (Die Under

Test) and when any one of DUT is defective it recognizes that the other

fine shared DUTs defective as well In order to improve this type of

phenomenon this thesis applies the terminal thin plate resistance on the

shared channel probe terminal to manufacture the same for the simulation

analysis and thin film resistance to measure the resistance value

following the temperature change

SIwave and HFSS are used for modeling while the Nexxim tool is used to

apply the terminal resistance to the 4-shared Dut to have the effect of

reducing the skew difference between the shared channels to make the

simulation analysis from the time domain From the 4-shared DUTs one

DUT is realized for the defective DUT for opening by using one DUT for

10K resistance When the terminal resistance is not applied there is delay

time difference between the shared channels and when the resistance is

applied there is almost no delay time difference between the shared

channels This is seen to make the calibration of the skew value by

applying the terminal resistance with the time delay between the channels

arising with the influence of reflection wave arising from the defective chip

- VIII -

and the reflection wave arising from the 4 diverging points And the result

that there is almost no resistance value is obtained through the experiment

following the temperature change for the thin film resistance

Therefore the terminal thin plate resistance is applied to the probe card to

prevent the simultaneous defects between the shared DUTs and the effect

to reduce the skew value between the shared DUTs is verified through the

simulation analysis

Key Words MEMS Probe Card Semiconductor Test

- 1 -

제 1 장 서 론

11 연구배경

반도체 칩 Wafer 제작 공정 후 Package 하기 에 결함이 있는 칩을 분별하

여 제품의 수율을 향상시키기 해 Wafer 벨에서 먼 검사를 하여 불량 칩

을 별하여 주는 것을 EDS ( Electrical Die - Sorting Test) 검사라 한다

EDS 검사는 반도체 검사 장비 Tester에서 발생되는 신호를 Wafer Pad와

Probe Card를 Probing 해주는 Probe station을 통해 인가하여 다 Wafer Pad

를 Probe tip 이 한 상태에서 신호를 입력하고 출력되는 신호를 감지하여

기 검사를 하는 시스템이다

최근 반도체 소자는 고집 화 되어감에 따라 입출력 Pad 단자의 개수 미세

Pitch Pad로 조 도가 증가하고 있는 추세이며 웨이퍼 벨 Test를 하기 한

Probe Card 기술도 더욱 미세 Pitch Prober Tip 구 과 집 화 되어야 한다

Probe Card는 반도체 Wafer 벨에서 Wafer의 제작이 완성되면 칩들을 단

하기 에 Tester와 Wafer 칩 입출력 Pad 간에 인터페이스 역할을 해주며 신

호를 달하여 칩의 양품인지 불량인지 분별하여 다 반도체 입출력 Pad size

가 작아지고 Pad 개수는 증가하며 Pad Pitch 가 감소하는 추세라 기존 Needle

Type Probe Card로 Wafer를 검사하는 어려운 시 이다 그래서 최근 개발 되

고 사용 되는 것이 미세 자기계시스템인 MEMS (Micro Electro Mechanical

System) 기술을 사용한 차세 Probe Card 이다

MEMS Probe Card는 수십 마이크로 단 의 Probe Tip을 반도체 소자 제작

공정과 비슷한 방법으로 수백 개에서 수만 개까지 Micro Probe Tip을 일 으

로 량생산이 가능하며 장시간 동안에 사용하여도 Probe Tip의 마모와 부러

- 2 -

짐에 강하고 수만 개의 칩 Pad를 동시에 할 수 있게 Probe Tip은 탄성이

좋은 구조와 재료를 사용한다 수십 마이크로의 미세 Pitch인 소자들을 한 번의

검사로 다수의 칩들을 검사 할 수 있는 구조로 기존 Needle Type Probe Card

보다 효과 인 검사가 가능하다

반도체 칩의 제작 공정 기술이 발 하면서 기존 소구경 6인치 8인치 Wafer

에서 구경 12인치 300mm Wafer까지 제작이 가능해 지면서 소구경 size

Wafer 보다 더 많은 칩 들을 한 번에 제작이 가능해 졌다 한 Wafer에 칩 개수

와 Pad개수가 증가 하면서 channel 확장을 하여 반도체 검사 장비의 Driver

channel를 shared하여 사용하고 검사 시간의 단축을 해 Probe Card의 Touch

down 횟수를 최소화한 Dut Map을 구성한다 이 게 칩 집 도가 증가하면서

Wafer 벨 검사 장비 Probe Card도 새로운 기술 연구가 활발해 지고 있다

최근 구경 size 12인치 한 장의 Wafer를 Full Contact One Touch down으

로 검사를 할 수 있는 300mm Probe Card가 개발 되어지고 있다 12인치

Wafer를 한 번에 검사하기 해서는 기존 소구경 Wafer에 비해 면 이 커지면

서 열에 의한 Wafer 변화량(CTE 열팽창 계수)이 커지고 Probe Tip과 Pad와

의 Align을 맞추기 하여 Probe Card도 열에 의한 평탄도를 개선하기 한 새

로운 기계 인 구조가 개발 되고 있다 Wafer 면 이 커지고 반도체 칩 개수가

증가함에 따라 검사 장비에서 사용 할 수 있는 Device의 Power channel 개수가

부족하여 Probe Card에 Relay를 스 치 역할로 사용하여 한 개의 Power

channel를 분할하여 두 개의 칩에 원을 컨트롤하여 사용한다

반도체 칩 크기는 감소하고 입출력 단자 Pad의 개수는 증가하고 있어

Pad Pitch가 작아지고 있다 그래서 Probe Card에 더 소형화되고 집 도가 좋

은 Micro Probe Tip이 필요하다 칩(device)의 Fine Pitch Pad를 하기 해

서 Cantilever Vertical형 비메모리에 사용되는 C4 Type 등 여러 형상의 Tip

구조가 개발되고 있다 이 게 집 도가 좋아지면서 기 인 부분에서도 Test

channel 확장을 하여 Driver Signal들을 shared하여 사용하는 개수가 증가하

고 있다 최근 2 3 4shared에서 8shared 까지 개발되는 실정이다

- 3 -

Driver Channel들을 shared 사용하면서 Wafer 검사 시 shared Dut들 한

Dut만 불량이 나면 다른 shared Dut들도 같이 불량으로 인식을 한다 그래서

재 이런 상을 방지하기 하여 장비에서 로그램으로 해결하거나 Dut

Map을 테트리스 형상으로 구성을 하여 해결하지만 Probe Card의 구성과 설계

는 복잡화되고 기 인 특성부분이 떨어지게 된다 그리고 Wafer 검사 시간이

지연되는 비효율 인 방법이다 따라서 본 연구에서는 shared channel에 공간을

효율 으로 사용할 수 있는 박막 항을 용하여 shared Dut 간에 설 류가

흐르는 것을 막아 으로써 칩 간의 동반 불량을 방지하는 방법에 한 연구를

하고자 한다

Probe Card는 일반 으로 Test장비와 반도체 칩 사이에서 기 인 신호를

달하여 주는 역할을 하지만 반도체 칩이 고성능 고집 화 되면서 이제는 단

순히 신호만 달하는 역할이 아닌 기 인 특성부분을 고려하여 효율 인 검

사를 한 Probe Card의 연구가 필요하다

12 연구 목

최근 반도체 시장은 칩의 경쟁력을 키우기 하여 고성능을 가지면서 소형화

와 렴한 단가를 요구한다 하지만 새로운 고성능의 반도체 제품을 개발과 양

산 제작까지 진행하기 해서는 많은 투자비용과 시간을 필요로 한다 제품의

경쟁력을 키우기 하여 제작비용의 원가 감과 제작기간의 단축이라는 과제

가 부각되고 있다

반도체 제작 공정에는 크게 Wafer 제작 공정 검사 공정 Package 공정 과정

으로 분류된다 제작 공정 설비투자와 새로운 공정 기술의 개발로 인하여 공정

Line을 임으로써 원가 감과 제작기간을 단축할 수 있지만 Package 공정

후 Wafer 결함으로 인한 기회비용이 차지하는 비 이 커지면서 Wafer 벨 검

사 공정 기술의 신뢰성 검사가 요시 되고 있다

따라서 본 논문에서는 Wafer 벨에서 검사시간을 단축하면서 효과 이며 신

- 4 -

뢰성 있는 검사를 하여 반도체 칩 Wafer 벨 검사 장비 Probe Card에

Terminal 박막 항을 shared channel에 용하여 기 특성을 분석하고

shared Dut 간의 반사 로 인하여 발생되는 time delay로 인해 동반불량이 발

생되는 상을 방지하는 효과를 검증하 다 그 효과로 Wafer Dut Map의 구성

을 간소화 할 수 있고 검사시간을 단축 할 수 있을 것이다 한 Dut Map의

간소화로 인해 복잡한 설계를 요구했던 Probe Card의 설계방식을 간소화 하면

서 기 특성을 개선하는 효과를 얻을 수 있을 것이다

이를 통하여 검사공정에 따른 비용과 시간 인력의 감을 유도하여 결과

으로 반도체 소자 제조 공정의 생산 효율을 크게 향상시킬 수 있고 한 각 제

품별 생산 과정에서 불량 제품을 조기에 별하여 으로써 공정을 최소화함으

로써 문제 해결에 필요한 제비용을 최소화할 수 있으며 나아가 신제품 개발 기

간의 다축을 가져오며 제품 수율을 증 시킬 수 있다

13 연구 내용

반도체 검사 장비 Probe Card의 Shared Dut Probe Tip단자에 Terminal 항

을 용한 효과와 기 특성을 시뮬 이션 분석하 고 박막 항을 sample

제작하여 온도 변화에 따른 기 특성을 분석하 다

먼 SIwave와 HFSS를 사용하여 ceramic board PCB와 interface pin을

modeling 한 후에 s-parameter 값을 추출하여 Nexxim Tool을 사용하여 추출된

s-parameter 값을 import하여 Probe Card를 구성하 다

4-shared Dut를 구상하고 terminal 항을 용 하 을 때와 용하지 않았을

때의 값을 비교하 고 terminal 항 단 이후에 shared Dut간의 길이 값을 보

상하여 시뮬 이션 분석을 하여 skew값의 변화를 살펴보았다

4-shared Dut들 에 1개의 Dut에 10K 항을 사용하여 임의 으로 불량Dut를

구 하여 terminal 항을 용하 을 때와 용하지 않았을 때의 skew 값의

변화를 살펴보았다 4개의 분기 에서 발생되는 반사 와 불량Dut에서 발생되

- 5 -

는 반사 에 의해 time delay가 발생하여 양품인 shared Dut에 어떠한 향을

미치는지 시뮬 이션 분석을 하 다

박막 항을 sample 제작하여 상온에서 측정하고 고온에서 측정하여 온도

에 따른 항 값의 변화를 측정 분석하 다

본 논문은 shared Dut 검사를 효과 으로 하기 하여 Terminal 항을 용

하여 기존 기 특성의 변화에 미치는 향을 분석하고 불량 shared Dut에

서 발생되는 반사 에 의한 time delay 값을 분석하여 shared Dut들 간의 동반

불량을 방지해주는 연구를 하 다

- 6 -

제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

- 7 -

[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

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wafer Probing Station The Graduate School of Sejong University

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- III -

List of Figures

[Fig2-1] 반도체 제조 공정 과정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot7

[Fig2-2] Wafer 칩 Fail Cell Repair 과정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot7

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot10

[Fig2-4] MEMS Probe Card 기본 구성 요소 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot13

[Fig2-5] Interface Pin 종류 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot15

[Fig2-6] Impedance Matching Strip line의 구조 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot16

[Fig2-7] Through Via 와 Blind Via의 Via stub middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot19

[Fig2-8] Probe Tip의 OD값에 따른 Scrub Mark middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot21

[Fig2-9] TSC사의 Cantilever Type MEMS prober array middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot21

[Fig2-10] Tokyo university Vertical Type MEMS prober array middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot21

[Fig2-11] Two port network with s-parameter representation middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot22

[Fig2-12] Two port network에서 입사 와 반사 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot23

[Fig2-13] Signal integrity of a T-topology when the lengths and

characteristic impedances are equal middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot27

[Fig2-14] Schematic diagram four-point probe middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot29

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot33

Fig3-2] Ceramic board 4-shared channel design middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot34

[Fig3-3] PCB 4-shared Dut 4분기 connection design middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot35

[Fig3-4] Probe Card modeling middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot36

[Fig3-5] Probe Card Nexxim 해석 tool로 구 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot38

[Fig3-6] 4-shared Dut 에 1엿 10K 항을 사용하여 불량 처리 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot40

[Fig3-7] Ceramic() 면 에 형성된 400ohm 박막 항 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot41

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot43

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot44

- IV -

[Fig3-10] A type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot46

[Fig3-11] B type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot48

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석 middotmiddotmiddot 51

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석 middotmiddotmiddotmiddot53

[Fig3-14] 동반뷸량 발생 시 항 용여부에 따른 차이 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot56

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석 middotmiddotmiddotmiddotmiddot58

- V -

List of Tables

[Table2-1] HTCC(High Temperature Co-fired Ceramic)와 LTCC(Low

Temperature Co-fired Ceramic) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot18

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot32

[Table3-1] Hynix 사의 DDR3 RAM data sheet middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot37

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot42

[Table3-3] 박막 항 상온 125에서 측정 값 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot59

- VI -

요 약

반도체 wafer size가 6inch 8inch애서 12inch 구경화 되고 Pad 집 도가 증

가하면서 300mm wafer 한 장에 제조 할 수 있는 반도체 칩 개수가 증가 하

다 wafer 벨 칩 검사 시에 검사하고자 하는 칩 개수가 증가하여 test 장비에

서 사용할 수 있는 channel의 개수가 한정되어 channel 을 칩 간의 shared 하여

사용한다 칩을 DUT(Die Under Test) shared하여 Probe Card로 Test 시

shared DUT들 한 개의 DUT가 불량인 경우 다른 양품인 shared DUT들도

같이 불량으로 인식한다 이러한 상을 개선하기 해서 본 논문에서는

shared channel Probe 단에 Terminal 박막 항을 용하여 시뮬 이션 분석과

박막 항을 sample 제작하여 온도 변화에 따른 항 값을 측정 하 다

SIwave와 HFSS를 사용하여 modeling하고 Nexxim tool을 사용하여 4-shared

Dut에 terminal 항을 용하여 shared channel 간의 skew 차이가 감소하는

효과를 time domain에서 시뮬 이션 분석을 하 다 4-shared Dut 에 1개의

Dut를 10K 항을 사용하여 임의 으로 open 처리하여 불량Dut를 구 하 다

terminal 항을 용하지 않았을 때는 shared channel 간의 delay time 차이

가 발생하 고 항을 용하 을 때는 shared channel 간의 delay time 차이

이가 거의 없었다 이것은 4개의 분기 에서 발생하는 반사 와 불량 칩에서 발

생되는 반사 의 향으로 channel 간의 time delay가 발생한 것을 terminal

항을 용함으로써 skew 값을 보정해주는 것을 볼 수 있다 그리고 박막

항을 온도 변화에 따른 실험을 통하여 항 값이 거의 변화가 없다는 결과를

얻을 수가 있었다

따라서 Probe Card에 terminal 박막 항을 용하여 shared Dut간의 동반불량

을 방지할 수 있고 shared Dut간의 skew 값을 감소시키는 효과를 시뮬 이션

분석을 통하여 검증하 다

키워드 MEMS Probe Card 반도체 검사

- VII -

ABSTRACT

With the wafer size of semiconductor enlarged from 6-inch and 8-inch to

12-inch and the pad integration is increased the number of semiconductor

chips that can be manufactured in one sheet of 300mm wafer also has

increased The number of chips to be inspected at the time of testing the

wafer level chip testing with the number of channels to be used on the test

equipment limited to share and use the channels between the chips When

testing with the probe card by sharing the chips with DUT (Die Under

Test) and when any one of DUT is defective it recognizes that the other

fine shared DUTs defective as well In order to improve this type of

phenomenon this thesis applies the terminal thin plate resistance on the

shared channel probe terminal to manufacture the same for the simulation

analysis and thin film resistance to measure the resistance value

following the temperature change

SIwave and HFSS are used for modeling while the Nexxim tool is used to

apply the terminal resistance to the 4-shared Dut to have the effect of

reducing the skew difference between the shared channels to make the

simulation analysis from the time domain From the 4-shared DUTs one

DUT is realized for the defective DUT for opening by using one DUT for

10K resistance When the terminal resistance is not applied there is delay

time difference between the shared channels and when the resistance is

applied there is almost no delay time difference between the shared

channels This is seen to make the calibration of the skew value by

applying the terminal resistance with the time delay between the channels

arising with the influence of reflection wave arising from the defective chip

- VIII -

and the reflection wave arising from the 4 diverging points And the result

that there is almost no resistance value is obtained through the experiment

following the temperature change for the thin film resistance

Therefore the terminal thin plate resistance is applied to the probe card to

prevent the simultaneous defects between the shared DUTs and the effect

to reduce the skew value between the shared DUTs is verified through the

simulation analysis

Key Words MEMS Probe Card Semiconductor Test

- 1 -

제 1 장 서 론

11 연구배경

반도체 칩 Wafer 제작 공정 후 Package 하기 에 결함이 있는 칩을 분별하

여 제품의 수율을 향상시키기 해 Wafer 벨에서 먼 검사를 하여 불량 칩

을 별하여 주는 것을 EDS ( Electrical Die - Sorting Test) 검사라 한다

EDS 검사는 반도체 검사 장비 Tester에서 발생되는 신호를 Wafer Pad와

Probe Card를 Probing 해주는 Probe station을 통해 인가하여 다 Wafer Pad

를 Probe tip 이 한 상태에서 신호를 입력하고 출력되는 신호를 감지하여

기 검사를 하는 시스템이다

최근 반도체 소자는 고집 화 되어감에 따라 입출력 Pad 단자의 개수 미세

Pitch Pad로 조 도가 증가하고 있는 추세이며 웨이퍼 벨 Test를 하기 한

Probe Card 기술도 더욱 미세 Pitch Prober Tip 구 과 집 화 되어야 한다

Probe Card는 반도체 Wafer 벨에서 Wafer의 제작이 완성되면 칩들을 단

하기 에 Tester와 Wafer 칩 입출력 Pad 간에 인터페이스 역할을 해주며 신

호를 달하여 칩의 양품인지 불량인지 분별하여 다 반도체 입출력 Pad size

가 작아지고 Pad 개수는 증가하며 Pad Pitch 가 감소하는 추세라 기존 Needle

Type Probe Card로 Wafer를 검사하는 어려운 시 이다 그래서 최근 개발 되

고 사용 되는 것이 미세 자기계시스템인 MEMS (Micro Electro Mechanical

System) 기술을 사용한 차세 Probe Card 이다

MEMS Probe Card는 수십 마이크로 단 의 Probe Tip을 반도체 소자 제작

공정과 비슷한 방법으로 수백 개에서 수만 개까지 Micro Probe Tip을 일 으

로 량생산이 가능하며 장시간 동안에 사용하여도 Probe Tip의 마모와 부러

- 2 -

짐에 강하고 수만 개의 칩 Pad를 동시에 할 수 있게 Probe Tip은 탄성이

좋은 구조와 재료를 사용한다 수십 마이크로의 미세 Pitch인 소자들을 한 번의

검사로 다수의 칩들을 검사 할 수 있는 구조로 기존 Needle Type Probe Card

보다 효과 인 검사가 가능하다

반도체 칩의 제작 공정 기술이 발 하면서 기존 소구경 6인치 8인치 Wafer

에서 구경 12인치 300mm Wafer까지 제작이 가능해 지면서 소구경 size

Wafer 보다 더 많은 칩 들을 한 번에 제작이 가능해 졌다 한 Wafer에 칩 개수

와 Pad개수가 증가 하면서 channel 확장을 하여 반도체 검사 장비의 Driver

channel를 shared하여 사용하고 검사 시간의 단축을 해 Probe Card의 Touch

down 횟수를 최소화한 Dut Map을 구성한다 이 게 칩 집 도가 증가하면서

Wafer 벨 검사 장비 Probe Card도 새로운 기술 연구가 활발해 지고 있다

최근 구경 size 12인치 한 장의 Wafer를 Full Contact One Touch down으

로 검사를 할 수 있는 300mm Probe Card가 개발 되어지고 있다 12인치

Wafer를 한 번에 검사하기 해서는 기존 소구경 Wafer에 비해 면 이 커지면

서 열에 의한 Wafer 변화량(CTE 열팽창 계수)이 커지고 Probe Tip과 Pad와

의 Align을 맞추기 하여 Probe Card도 열에 의한 평탄도를 개선하기 한 새

로운 기계 인 구조가 개발 되고 있다 Wafer 면 이 커지고 반도체 칩 개수가

증가함에 따라 검사 장비에서 사용 할 수 있는 Device의 Power channel 개수가

부족하여 Probe Card에 Relay를 스 치 역할로 사용하여 한 개의 Power

channel를 분할하여 두 개의 칩에 원을 컨트롤하여 사용한다

반도체 칩 크기는 감소하고 입출력 단자 Pad의 개수는 증가하고 있어

Pad Pitch가 작아지고 있다 그래서 Probe Card에 더 소형화되고 집 도가 좋

은 Micro Probe Tip이 필요하다 칩(device)의 Fine Pitch Pad를 하기 해

서 Cantilever Vertical형 비메모리에 사용되는 C4 Type 등 여러 형상의 Tip

구조가 개발되고 있다 이 게 집 도가 좋아지면서 기 인 부분에서도 Test

channel 확장을 하여 Driver Signal들을 shared하여 사용하는 개수가 증가하

고 있다 최근 2 3 4shared에서 8shared 까지 개발되는 실정이다

- 3 -

Driver Channel들을 shared 사용하면서 Wafer 검사 시 shared Dut들 한

Dut만 불량이 나면 다른 shared Dut들도 같이 불량으로 인식을 한다 그래서

재 이런 상을 방지하기 하여 장비에서 로그램으로 해결하거나 Dut

Map을 테트리스 형상으로 구성을 하여 해결하지만 Probe Card의 구성과 설계

는 복잡화되고 기 인 특성부분이 떨어지게 된다 그리고 Wafer 검사 시간이

지연되는 비효율 인 방법이다 따라서 본 연구에서는 shared channel에 공간을

효율 으로 사용할 수 있는 박막 항을 용하여 shared Dut 간에 설 류가

흐르는 것을 막아 으로써 칩 간의 동반 불량을 방지하는 방법에 한 연구를

하고자 한다

Probe Card는 일반 으로 Test장비와 반도체 칩 사이에서 기 인 신호를

달하여 주는 역할을 하지만 반도체 칩이 고성능 고집 화 되면서 이제는 단

순히 신호만 달하는 역할이 아닌 기 인 특성부분을 고려하여 효율 인 검

사를 한 Probe Card의 연구가 필요하다

12 연구 목

최근 반도체 시장은 칩의 경쟁력을 키우기 하여 고성능을 가지면서 소형화

와 렴한 단가를 요구한다 하지만 새로운 고성능의 반도체 제품을 개발과 양

산 제작까지 진행하기 해서는 많은 투자비용과 시간을 필요로 한다 제품의

경쟁력을 키우기 하여 제작비용의 원가 감과 제작기간의 단축이라는 과제

가 부각되고 있다

반도체 제작 공정에는 크게 Wafer 제작 공정 검사 공정 Package 공정 과정

으로 분류된다 제작 공정 설비투자와 새로운 공정 기술의 개발로 인하여 공정

Line을 임으로써 원가 감과 제작기간을 단축할 수 있지만 Package 공정

후 Wafer 결함으로 인한 기회비용이 차지하는 비 이 커지면서 Wafer 벨 검

사 공정 기술의 신뢰성 검사가 요시 되고 있다

따라서 본 논문에서는 Wafer 벨에서 검사시간을 단축하면서 효과 이며 신

- 4 -

뢰성 있는 검사를 하여 반도체 칩 Wafer 벨 검사 장비 Probe Card에

Terminal 박막 항을 shared channel에 용하여 기 특성을 분석하고

shared Dut 간의 반사 로 인하여 발생되는 time delay로 인해 동반불량이 발

생되는 상을 방지하는 효과를 검증하 다 그 효과로 Wafer Dut Map의 구성

을 간소화 할 수 있고 검사시간을 단축 할 수 있을 것이다 한 Dut Map의

간소화로 인해 복잡한 설계를 요구했던 Probe Card의 설계방식을 간소화 하면

서 기 특성을 개선하는 효과를 얻을 수 있을 것이다

이를 통하여 검사공정에 따른 비용과 시간 인력의 감을 유도하여 결과

으로 반도체 소자 제조 공정의 생산 효율을 크게 향상시킬 수 있고 한 각 제

품별 생산 과정에서 불량 제품을 조기에 별하여 으로써 공정을 최소화함으

로써 문제 해결에 필요한 제비용을 최소화할 수 있으며 나아가 신제품 개발 기

간의 다축을 가져오며 제품 수율을 증 시킬 수 있다

13 연구 내용

반도체 검사 장비 Probe Card의 Shared Dut Probe Tip단자에 Terminal 항

을 용한 효과와 기 특성을 시뮬 이션 분석하 고 박막 항을 sample

제작하여 온도 변화에 따른 기 특성을 분석하 다

먼 SIwave와 HFSS를 사용하여 ceramic board PCB와 interface pin을

modeling 한 후에 s-parameter 값을 추출하여 Nexxim Tool을 사용하여 추출된

s-parameter 값을 import하여 Probe Card를 구성하 다

4-shared Dut를 구상하고 terminal 항을 용 하 을 때와 용하지 않았을

때의 값을 비교하 고 terminal 항 단 이후에 shared Dut간의 길이 값을 보

상하여 시뮬 이션 분석을 하여 skew값의 변화를 살펴보았다

4-shared Dut들 에 1개의 Dut에 10K 항을 사용하여 임의 으로 불량Dut를

구 하여 terminal 항을 용하 을 때와 용하지 않았을 때의 skew 값의

변화를 살펴보았다 4개의 분기 에서 발생되는 반사 와 불량Dut에서 발생되

- 5 -

는 반사 에 의해 time delay가 발생하여 양품인 shared Dut에 어떠한 향을

미치는지 시뮬 이션 분석을 하 다

박막 항을 sample 제작하여 상온에서 측정하고 고온에서 측정하여 온도

에 따른 항 값의 변화를 측정 분석하 다

본 논문은 shared Dut 검사를 효과 으로 하기 하여 Terminal 항을 용

하여 기존 기 특성의 변화에 미치는 향을 분석하고 불량 shared Dut에

서 발생되는 반사 에 의한 time delay 값을 분석하여 shared Dut들 간의 동반

불량을 방지해주는 연구를 하 다

- 6 -

제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

- 7 -

[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

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resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- IV -

[Fig3-10] A type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot46

[Fig3-11] B type 시뮬 이션 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot48

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석 middotmiddotmiddot 51

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석 middotmiddotmiddotmiddot53

[Fig3-14] 동반뷸량 발생 시 항 용여부에 따른 차이 분석 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot56

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석 middotmiddotmiddotmiddotmiddot58

- V -

List of Tables

[Table2-1] HTCC(High Temperature Co-fired Ceramic)와 LTCC(Low

Temperature Co-fired Ceramic) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot18

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot32

[Table3-1] Hynix 사의 DDR3 RAM data sheet middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot37

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot42

[Table3-3] 박막 항 상온 125에서 측정 값 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot59

- VI -

요 약

반도체 wafer size가 6inch 8inch애서 12inch 구경화 되고 Pad 집 도가 증

가하면서 300mm wafer 한 장에 제조 할 수 있는 반도체 칩 개수가 증가 하

다 wafer 벨 칩 검사 시에 검사하고자 하는 칩 개수가 증가하여 test 장비에

서 사용할 수 있는 channel의 개수가 한정되어 channel 을 칩 간의 shared 하여

사용한다 칩을 DUT(Die Under Test) shared하여 Probe Card로 Test 시

shared DUT들 한 개의 DUT가 불량인 경우 다른 양품인 shared DUT들도

같이 불량으로 인식한다 이러한 상을 개선하기 해서 본 논문에서는

shared channel Probe 단에 Terminal 박막 항을 용하여 시뮬 이션 분석과

박막 항을 sample 제작하여 온도 변화에 따른 항 값을 측정 하 다

SIwave와 HFSS를 사용하여 modeling하고 Nexxim tool을 사용하여 4-shared

Dut에 terminal 항을 용하여 shared channel 간의 skew 차이가 감소하는

효과를 time domain에서 시뮬 이션 분석을 하 다 4-shared Dut 에 1개의

Dut를 10K 항을 사용하여 임의 으로 open 처리하여 불량Dut를 구 하 다

terminal 항을 용하지 않았을 때는 shared channel 간의 delay time 차이

가 발생하 고 항을 용하 을 때는 shared channel 간의 delay time 차이

이가 거의 없었다 이것은 4개의 분기 에서 발생하는 반사 와 불량 칩에서 발

생되는 반사 의 향으로 channel 간의 time delay가 발생한 것을 terminal

항을 용함으로써 skew 값을 보정해주는 것을 볼 수 있다 그리고 박막

항을 온도 변화에 따른 실험을 통하여 항 값이 거의 변화가 없다는 결과를

얻을 수가 있었다

따라서 Probe Card에 terminal 박막 항을 용하여 shared Dut간의 동반불량

을 방지할 수 있고 shared Dut간의 skew 값을 감소시키는 효과를 시뮬 이션

분석을 통하여 검증하 다

키워드 MEMS Probe Card 반도체 검사

- VII -

ABSTRACT

With the wafer size of semiconductor enlarged from 6-inch and 8-inch to

12-inch and the pad integration is increased the number of semiconductor

chips that can be manufactured in one sheet of 300mm wafer also has

increased The number of chips to be inspected at the time of testing the

wafer level chip testing with the number of channels to be used on the test

equipment limited to share and use the channels between the chips When

testing with the probe card by sharing the chips with DUT (Die Under

Test) and when any one of DUT is defective it recognizes that the other

fine shared DUTs defective as well In order to improve this type of

phenomenon this thesis applies the terminal thin plate resistance on the

shared channel probe terminal to manufacture the same for the simulation

analysis and thin film resistance to measure the resistance value

following the temperature change

SIwave and HFSS are used for modeling while the Nexxim tool is used to

apply the terminal resistance to the 4-shared Dut to have the effect of

reducing the skew difference between the shared channels to make the

simulation analysis from the time domain From the 4-shared DUTs one

DUT is realized for the defective DUT for opening by using one DUT for

10K resistance When the terminal resistance is not applied there is delay

time difference between the shared channels and when the resistance is

applied there is almost no delay time difference between the shared

channels This is seen to make the calibration of the skew value by

applying the terminal resistance with the time delay between the channels

arising with the influence of reflection wave arising from the defective chip

- VIII -

and the reflection wave arising from the 4 diverging points And the result

that there is almost no resistance value is obtained through the experiment

following the temperature change for the thin film resistance

Therefore the terminal thin plate resistance is applied to the probe card to

prevent the simultaneous defects between the shared DUTs and the effect

to reduce the skew value between the shared DUTs is verified through the

simulation analysis

Key Words MEMS Probe Card Semiconductor Test

- 1 -

제 1 장 서 론

11 연구배경

반도체 칩 Wafer 제작 공정 후 Package 하기 에 결함이 있는 칩을 분별하

여 제품의 수율을 향상시키기 해 Wafer 벨에서 먼 검사를 하여 불량 칩

을 별하여 주는 것을 EDS ( Electrical Die - Sorting Test) 검사라 한다

EDS 검사는 반도체 검사 장비 Tester에서 발생되는 신호를 Wafer Pad와

Probe Card를 Probing 해주는 Probe station을 통해 인가하여 다 Wafer Pad

를 Probe tip 이 한 상태에서 신호를 입력하고 출력되는 신호를 감지하여

기 검사를 하는 시스템이다

최근 반도체 소자는 고집 화 되어감에 따라 입출력 Pad 단자의 개수 미세

Pitch Pad로 조 도가 증가하고 있는 추세이며 웨이퍼 벨 Test를 하기 한

Probe Card 기술도 더욱 미세 Pitch Prober Tip 구 과 집 화 되어야 한다

Probe Card는 반도체 Wafer 벨에서 Wafer의 제작이 완성되면 칩들을 단

하기 에 Tester와 Wafer 칩 입출력 Pad 간에 인터페이스 역할을 해주며 신

호를 달하여 칩의 양품인지 불량인지 분별하여 다 반도체 입출력 Pad size

가 작아지고 Pad 개수는 증가하며 Pad Pitch 가 감소하는 추세라 기존 Needle

Type Probe Card로 Wafer를 검사하는 어려운 시 이다 그래서 최근 개발 되

고 사용 되는 것이 미세 자기계시스템인 MEMS (Micro Electro Mechanical

System) 기술을 사용한 차세 Probe Card 이다

MEMS Probe Card는 수십 마이크로 단 의 Probe Tip을 반도체 소자 제작

공정과 비슷한 방법으로 수백 개에서 수만 개까지 Micro Probe Tip을 일 으

로 량생산이 가능하며 장시간 동안에 사용하여도 Probe Tip의 마모와 부러

- 2 -

짐에 강하고 수만 개의 칩 Pad를 동시에 할 수 있게 Probe Tip은 탄성이

좋은 구조와 재료를 사용한다 수십 마이크로의 미세 Pitch인 소자들을 한 번의

검사로 다수의 칩들을 검사 할 수 있는 구조로 기존 Needle Type Probe Card

보다 효과 인 검사가 가능하다

반도체 칩의 제작 공정 기술이 발 하면서 기존 소구경 6인치 8인치 Wafer

에서 구경 12인치 300mm Wafer까지 제작이 가능해 지면서 소구경 size

Wafer 보다 더 많은 칩 들을 한 번에 제작이 가능해 졌다 한 Wafer에 칩 개수

와 Pad개수가 증가 하면서 channel 확장을 하여 반도체 검사 장비의 Driver

channel를 shared하여 사용하고 검사 시간의 단축을 해 Probe Card의 Touch

down 횟수를 최소화한 Dut Map을 구성한다 이 게 칩 집 도가 증가하면서

Wafer 벨 검사 장비 Probe Card도 새로운 기술 연구가 활발해 지고 있다

최근 구경 size 12인치 한 장의 Wafer를 Full Contact One Touch down으

로 검사를 할 수 있는 300mm Probe Card가 개발 되어지고 있다 12인치

Wafer를 한 번에 검사하기 해서는 기존 소구경 Wafer에 비해 면 이 커지면

서 열에 의한 Wafer 변화량(CTE 열팽창 계수)이 커지고 Probe Tip과 Pad와

의 Align을 맞추기 하여 Probe Card도 열에 의한 평탄도를 개선하기 한 새

로운 기계 인 구조가 개발 되고 있다 Wafer 면 이 커지고 반도체 칩 개수가

증가함에 따라 검사 장비에서 사용 할 수 있는 Device의 Power channel 개수가

부족하여 Probe Card에 Relay를 스 치 역할로 사용하여 한 개의 Power

channel를 분할하여 두 개의 칩에 원을 컨트롤하여 사용한다

반도체 칩 크기는 감소하고 입출력 단자 Pad의 개수는 증가하고 있어

Pad Pitch가 작아지고 있다 그래서 Probe Card에 더 소형화되고 집 도가 좋

은 Micro Probe Tip이 필요하다 칩(device)의 Fine Pitch Pad를 하기 해

서 Cantilever Vertical형 비메모리에 사용되는 C4 Type 등 여러 형상의 Tip

구조가 개발되고 있다 이 게 집 도가 좋아지면서 기 인 부분에서도 Test

channel 확장을 하여 Driver Signal들을 shared하여 사용하는 개수가 증가하

고 있다 최근 2 3 4shared에서 8shared 까지 개발되는 실정이다

- 3 -

Driver Channel들을 shared 사용하면서 Wafer 검사 시 shared Dut들 한

Dut만 불량이 나면 다른 shared Dut들도 같이 불량으로 인식을 한다 그래서

재 이런 상을 방지하기 하여 장비에서 로그램으로 해결하거나 Dut

Map을 테트리스 형상으로 구성을 하여 해결하지만 Probe Card의 구성과 설계

는 복잡화되고 기 인 특성부분이 떨어지게 된다 그리고 Wafer 검사 시간이

지연되는 비효율 인 방법이다 따라서 본 연구에서는 shared channel에 공간을

효율 으로 사용할 수 있는 박막 항을 용하여 shared Dut 간에 설 류가

흐르는 것을 막아 으로써 칩 간의 동반 불량을 방지하는 방법에 한 연구를

하고자 한다

Probe Card는 일반 으로 Test장비와 반도체 칩 사이에서 기 인 신호를

달하여 주는 역할을 하지만 반도체 칩이 고성능 고집 화 되면서 이제는 단

순히 신호만 달하는 역할이 아닌 기 인 특성부분을 고려하여 효율 인 검

사를 한 Probe Card의 연구가 필요하다

12 연구 목

최근 반도체 시장은 칩의 경쟁력을 키우기 하여 고성능을 가지면서 소형화

와 렴한 단가를 요구한다 하지만 새로운 고성능의 반도체 제품을 개발과 양

산 제작까지 진행하기 해서는 많은 투자비용과 시간을 필요로 한다 제품의

경쟁력을 키우기 하여 제작비용의 원가 감과 제작기간의 단축이라는 과제

가 부각되고 있다

반도체 제작 공정에는 크게 Wafer 제작 공정 검사 공정 Package 공정 과정

으로 분류된다 제작 공정 설비투자와 새로운 공정 기술의 개발로 인하여 공정

Line을 임으로써 원가 감과 제작기간을 단축할 수 있지만 Package 공정

후 Wafer 결함으로 인한 기회비용이 차지하는 비 이 커지면서 Wafer 벨 검

사 공정 기술의 신뢰성 검사가 요시 되고 있다

따라서 본 논문에서는 Wafer 벨에서 검사시간을 단축하면서 효과 이며 신

- 4 -

뢰성 있는 검사를 하여 반도체 칩 Wafer 벨 검사 장비 Probe Card에

Terminal 박막 항을 shared channel에 용하여 기 특성을 분석하고

shared Dut 간의 반사 로 인하여 발생되는 time delay로 인해 동반불량이 발

생되는 상을 방지하는 효과를 검증하 다 그 효과로 Wafer Dut Map의 구성

을 간소화 할 수 있고 검사시간을 단축 할 수 있을 것이다 한 Dut Map의

간소화로 인해 복잡한 설계를 요구했던 Probe Card의 설계방식을 간소화 하면

서 기 특성을 개선하는 효과를 얻을 수 있을 것이다

이를 통하여 검사공정에 따른 비용과 시간 인력의 감을 유도하여 결과

으로 반도체 소자 제조 공정의 생산 효율을 크게 향상시킬 수 있고 한 각 제

품별 생산 과정에서 불량 제품을 조기에 별하여 으로써 공정을 최소화함으

로써 문제 해결에 필요한 제비용을 최소화할 수 있으며 나아가 신제품 개발 기

간의 다축을 가져오며 제품 수율을 증 시킬 수 있다

13 연구 내용

반도체 검사 장비 Probe Card의 Shared Dut Probe Tip단자에 Terminal 항

을 용한 효과와 기 특성을 시뮬 이션 분석하 고 박막 항을 sample

제작하여 온도 변화에 따른 기 특성을 분석하 다

먼 SIwave와 HFSS를 사용하여 ceramic board PCB와 interface pin을

modeling 한 후에 s-parameter 값을 추출하여 Nexxim Tool을 사용하여 추출된

s-parameter 값을 import하여 Probe Card를 구성하 다

4-shared Dut를 구상하고 terminal 항을 용 하 을 때와 용하지 않았을

때의 값을 비교하 고 terminal 항 단 이후에 shared Dut간의 길이 값을 보

상하여 시뮬 이션 분석을 하여 skew값의 변화를 살펴보았다

4-shared Dut들 에 1개의 Dut에 10K 항을 사용하여 임의 으로 불량Dut를

구 하여 terminal 항을 용하 을 때와 용하지 않았을 때의 skew 값의

변화를 살펴보았다 4개의 분기 에서 발생되는 반사 와 불량Dut에서 발생되

- 5 -

는 반사 에 의해 time delay가 발생하여 양품인 shared Dut에 어떠한 향을

미치는지 시뮬 이션 분석을 하 다

박막 항을 sample 제작하여 상온에서 측정하고 고온에서 측정하여 온도

에 따른 항 값의 변화를 측정 분석하 다

본 논문은 shared Dut 검사를 효과 으로 하기 하여 Terminal 항을 용

하여 기존 기 특성의 변화에 미치는 향을 분석하고 불량 shared Dut에

서 발생되는 반사 에 의한 time delay 값을 분석하여 shared Dut들 간의 동반

불량을 방지해주는 연구를 하 다

- 6 -

제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

- 7 -

[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

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wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

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vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

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트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

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speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- V -

List of Tables

[Table2-1] HTCC(High Temperature Co-fired Ceramic)와 LTCC(Low

Temperature Co-fired Ceramic) middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot18

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot32

[Table3-1] Hynix 사의 DDR3 RAM data sheet middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot37

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot42

[Table3-3] 박막 항 상온 125에서 측정 값 middotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddotmiddot59

- VI -

요 약

반도체 wafer size가 6inch 8inch애서 12inch 구경화 되고 Pad 집 도가 증

가하면서 300mm wafer 한 장에 제조 할 수 있는 반도체 칩 개수가 증가 하

다 wafer 벨 칩 검사 시에 검사하고자 하는 칩 개수가 증가하여 test 장비에

서 사용할 수 있는 channel의 개수가 한정되어 channel 을 칩 간의 shared 하여

사용한다 칩을 DUT(Die Under Test) shared하여 Probe Card로 Test 시

shared DUT들 한 개의 DUT가 불량인 경우 다른 양품인 shared DUT들도

같이 불량으로 인식한다 이러한 상을 개선하기 해서 본 논문에서는

shared channel Probe 단에 Terminal 박막 항을 용하여 시뮬 이션 분석과

박막 항을 sample 제작하여 온도 변화에 따른 항 값을 측정 하 다

SIwave와 HFSS를 사용하여 modeling하고 Nexxim tool을 사용하여 4-shared

Dut에 terminal 항을 용하여 shared channel 간의 skew 차이가 감소하는

효과를 time domain에서 시뮬 이션 분석을 하 다 4-shared Dut 에 1개의

Dut를 10K 항을 사용하여 임의 으로 open 처리하여 불량Dut를 구 하 다

terminal 항을 용하지 않았을 때는 shared channel 간의 delay time 차이

가 발생하 고 항을 용하 을 때는 shared channel 간의 delay time 차이

이가 거의 없었다 이것은 4개의 분기 에서 발생하는 반사 와 불량 칩에서 발

생되는 반사 의 향으로 channel 간의 time delay가 발생한 것을 terminal

항을 용함으로써 skew 값을 보정해주는 것을 볼 수 있다 그리고 박막

항을 온도 변화에 따른 실험을 통하여 항 값이 거의 변화가 없다는 결과를

얻을 수가 있었다

따라서 Probe Card에 terminal 박막 항을 용하여 shared Dut간의 동반불량

을 방지할 수 있고 shared Dut간의 skew 값을 감소시키는 효과를 시뮬 이션

분석을 통하여 검증하 다

키워드 MEMS Probe Card 반도체 검사

- VII -

ABSTRACT

With the wafer size of semiconductor enlarged from 6-inch and 8-inch to

12-inch and the pad integration is increased the number of semiconductor

chips that can be manufactured in one sheet of 300mm wafer also has

increased The number of chips to be inspected at the time of testing the

wafer level chip testing with the number of channels to be used on the test

equipment limited to share and use the channels between the chips When

testing with the probe card by sharing the chips with DUT (Die Under

Test) and when any one of DUT is defective it recognizes that the other

fine shared DUTs defective as well In order to improve this type of

phenomenon this thesis applies the terminal thin plate resistance on the

shared channel probe terminal to manufacture the same for the simulation

analysis and thin film resistance to measure the resistance value

following the temperature change

SIwave and HFSS are used for modeling while the Nexxim tool is used to

apply the terminal resistance to the 4-shared Dut to have the effect of

reducing the skew difference between the shared channels to make the

simulation analysis from the time domain From the 4-shared DUTs one

DUT is realized for the defective DUT for opening by using one DUT for

10K resistance When the terminal resistance is not applied there is delay

time difference between the shared channels and when the resistance is

applied there is almost no delay time difference between the shared

channels This is seen to make the calibration of the skew value by

applying the terminal resistance with the time delay between the channels

arising with the influence of reflection wave arising from the defective chip

- VIII -

and the reflection wave arising from the 4 diverging points And the result

that there is almost no resistance value is obtained through the experiment

following the temperature change for the thin film resistance

Therefore the terminal thin plate resistance is applied to the probe card to

prevent the simultaneous defects between the shared DUTs and the effect

to reduce the skew value between the shared DUTs is verified through the

simulation analysis

Key Words MEMS Probe Card Semiconductor Test

- 1 -

제 1 장 서 론

11 연구배경

반도체 칩 Wafer 제작 공정 후 Package 하기 에 결함이 있는 칩을 분별하

여 제품의 수율을 향상시키기 해 Wafer 벨에서 먼 검사를 하여 불량 칩

을 별하여 주는 것을 EDS ( Electrical Die - Sorting Test) 검사라 한다

EDS 검사는 반도체 검사 장비 Tester에서 발생되는 신호를 Wafer Pad와

Probe Card를 Probing 해주는 Probe station을 통해 인가하여 다 Wafer Pad

를 Probe tip 이 한 상태에서 신호를 입력하고 출력되는 신호를 감지하여

기 검사를 하는 시스템이다

최근 반도체 소자는 고집 화 되어감에 따라 입출력 Pad 단자의 개수 미세

Pitch Pad로 조 도가 증가하고 있는 추세이며 웨이퍼 벨 Test를 하기 한

Probe Card 기술도 더욱 미세 Pitch Prober Tip 구 과 집 화 되어야 한다

Probe Card는 반도체 Wafer 벨에서 Wafer의 제작이 완성되면 칩들을 단

하기 에 Tester와 Wafer 칩 입출력 Pad 간에 인터페이스 역할을 해주며 신

호를 달하여 칩의 양품인지 불량인지 분별하여 다 반도체 입출력 Pad size

가 작아지고 Pad 개수는 증가하며 Pad Pitch 가 감소하는 추세라 기존 Needle

Type Probe Card로 Wafer를 검사하는 어려운 시 이다 그래서 최근 개발 되

고 사용 되는 것이 미세 자기계시스템인 MEMS (Micro Electro Mechanical

System) 기술을 사용한 차세 Probe Card 이다

MEMS Probe Card는 수십 마이크로 단 의 Probe Tip을 반도체 소자 제작

공정과 비슷한 방법으로 수백 개에서 수만 개까지 Micro Probe Tip을 일 으

로 량생산이 가능하며 장시간 동안에 사용하여도 Probe Tip의 마모와 부러

- 2 -

짐에 강하고 수만 개의 칩 Pad를 동시에 할 수 있게 Probe Tip은 탄성이

좋은 구조와 재료를 사용한다 수십 마이크로의 미세 Pitch인 소자들을 한 번의

검사로 다수의 칩들을 검사 할 수 있는 구조로 기존 Needle Type Probe Card

보다 효과 인 검사가 가능하다

반도체 칩의 제작 공정 기술이 발 하면서 기존 소구경 6인치 8인치 Wafer

에서 구경 12인치 300mm Wafer까지 제작이 가능해 지면서 소구경 size

Wafer 보다 더 많은 칩 들을 한 번에 제작이 가능해 졌다 한 Wafer에 칩 개수

와 Pad개수가 증가 하면서 channel 확장을 하여 반도체 검사 장비의 Driver

channel를 shared하여 사용하고 검사 시간의 단축을 해 Probe Card의 Touch

down 횟수를 최소화한 Dut Map을 구성한다 이 게 칩 집 도가 증가하면서

Wafer 벨 검사 장비 Probe Card도 새로운 기술 연구가 활발해 지고 있다

최근 구경 size 12인치 한 장의 Wafer를 Full Contact One Touch down으

로 검사를 할 수 있는 300mm Probe Card가 개발 되어지고 있다 12인치

Wafer를 한 번에 검사하기 해서는 기존 소구경 Wafer에 비해 면 이 커지면

서 열에 의한 Wafer 변화량(CTE 열팽창 계수)이 커지고 Probe Tip과 Pad와

의 Align을 맞추기 하여 Probe Card도 열에 의한 평탄도를 개선하기 한 새

로운 기계 인 구조가 개발 되고 있다 Wafer 면 이 커지고 반도체 칩 개수가

증가함에 따라 검사 장비에서 사용 할 수 있는 Device의 Power channel 개수가

부족하여 Probe Card에 Relay를 스 치 역할로 사용하여 한 개의 Power

channel를 분할하여 두 개의 칩에 원을 컨트롤하여 사용한다

반도체 칩 크기는 감소하고 입출력 단자 Pad의 개수는 증가하고 있어

Pad Pitch가 작아지고 있다 그래서 Probe Card에 더 소형화되고 집 도가 좋

은 Micro Probe Tip이 필요하다 칩(device)의 Fine Pitch Pad를 하기 해

서 Cantilever Vertical형 비메모리에 사용되는 C4 Type 등 여러 형상의 Tip

구조가 개발되고 있다 이 게 집 도가 좋아지면서 기 인 부분에서도 Test

channel 확장을 하여 Driver Signal들을 shared하여 사용하는 개수가 증가하

고 있다 최근 2 3 4shared에서 8shared 까지 개발되는 실정이다

- 3 -

Driver Channel들을 shared 사용하면서 Wafer 검사 시 shared Dut들 한

Dut만 불량이 나면 다른 shared Dut들도 같이 불량으로 인식을 한다 그래서

재 이런 상을 방지하기 하여 장비에서 로그램으로 해결하거나 Dut

Map을 테트리스 형상으로 구성을 하여 해결하지만 Probe Card의 구성과 설계

는 복잡화되고 기 인 특성부분이 떨어지게 된다 그리고 Wafer 검사 시간이

지연되는 비효율 인 방법이다 따라서 본 연구에서는 shared channel에 공간을

효율 으로 사용할 수 있는 박막 항을 용하여 shared Dut 간에 설 류가

흐르는 것을 막아 으로써 칩 간의 동반 불량을 방지하는 방법에 한 연구를

하고자 한다

Probe Card는 일반 으로 Test장비와 반도체 칩 사이에서 기 인 신호를

달하여 주는 역할을 하지만 반도체 칩이 고성능 고집 화 되면서 이제는 단

순히 신호만 달하는 역할이 아닌 기 인 특성부분을 고려하여 효율 인 검

사를 한 Probe Card의 연구가 필요하다

12 연구 목

최근 반도체 시장은 칩의 경쟁력을 키우기 하여 고성능을 가지면서 소형화

와 렴한 단가를 요구한다 하지만 새로운 고성능의 반도체 제품을 개발과 양

산 제작까지 진행하기 해서는 많은 투자비용과 시간을 필요로 한다 제품의

경쟁력을 키우기 하여 제작비용의 원가 감과 제작기간의 단축이라는 과제

가 부각되고 있다

반도체 제작 공정에는 크게 Wafer 제작 공정 검사 공정 Package 공정 과정

으로 분류된다 제작 공정 설비투자와 새로운 공정 기술의 개발로 인하여 공정

Line을 임으로써 원가 감과 제작기간을 단축할 수 있지만 Package 공정

후 Wafer 결함으로 인한 기회비용이 차지하는 비 이 커지면서 Wafer 벨 검

사 공정 기술의 신뢰성 검사가 요시 되고 있다

따라서 본 논문에서는 Wafer 벨에서 검사시간을 단축하면서 효과 이며 신

- 4 -

뢰성 있는 검사를 하여 반도체 칩 Wafer 벨 검사 장비 Probe Card에

Terminal 박막 항을 shared channel에 용하여 기 특성을 분석하고

shared Dut 간의 반사 로 인하여 발생되는 time delay로 인해 동반불량이 발

생되는 상을 방지하는 효과를 검증하 다 그 효과로 Wafer Dut Map의 구성

을 간소화 할 수 있고 검사시간을 단축 할 수 있을 것이다 한 Dut Map의

간소화로 인해 복잡한 설계를 요구했던 Probe Card의 설계방식을 간소화 하면

서 기 특성을 개선하는 효과를 얻을 수 있을 것이다

이를 통하여 검사공정에 따른 비용과 시간 인력의 감을 유도하여 결과

으로 반도체 소자 제조 공정의 생산 효율을 크게 향상시킬 수 있고 한 각 제

품별 생산 과정에서 불량 제품을 조기에 별하여 으로써 공정을 최소화함으

로써 문제 해결에 필요한 제비용을 최소화할 수 있으며 나아가 신제품 개발 기

간의 다축을 가져오며 제품 수율을 증 시킬 수 있다

13 연구 내용

반도체 검사 장비 Probe Card의 Shared Dut Probe Tip단자에 Terminal 항

을 용한 효과와 기 특성을 시뮬 이션 분석하 고 박막 항을 sample

제작하여 온도 변화에 따른 기 특성을 분석하 다

먼 SIwave와 HFSS를 사용하여 ceramic board PCB와 interface pin을

modeling 한 후에 s-parameter 값을 추출하여 Nexxim Tool을 사용하여 추출된

s-parameter 값을 import하여 Probe Card를 구성하 다

4-shared Dut를 구상하고 terminal 항을 용 하 을 때와 용하지 않았을

때의 값을 비교하 고 terminal 항 단 이후에 shared Dut간의 길이 값을 보

상하여 시뮬 이션 분석을 하여 skew값의 변화를 살펴보았다

4-shared Dut들 에 1개의 Dut에 10K 항을 사용하여 임의 으로 불량Dut를

구 하여 terminal 항을 용하 을 때와 용하지 않았을 때의 skew 값의

변화를 살펴보았다 4개의 분기 에서 발생되는 반사 와 불량Dut에서 발생되

- 5 -

는 반사 에 의해 time delay가 발생하여 양품인 shared Dut에 어떠한 향을

미치는지 시뮬 이션 분석을 하 다

박막 항을 sample 제작하여 상온에서 측정하고 고온에서 측정하여 온도

에 따른 항 값의 변화를 측정 분석하 다

본 논문은 shared Dut 검사를 효과 으로 하기 하여 Terminal 항을 용

하여 기존 기 특성의 변화에 미치는 향을 분석하고 불량 shared Dut에

서 발생되는 반사 에 의한 time delay 값을 분석하여 shared Dut들 간의 동반

불량을 방지해주는 연구를 하 다

- 6 -

제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

- 7 -

[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- VI -

요 약

반도체 wafer size가 6inch 8inch애서 12inch 구경화 되고 Pad 집 도가 증

가하면서 300mm wafer 한 장에 제조 할 수 있는 반도체 칩 개수가 증가 하

다 wafer 벨 칩 검사 시에 검사하고자 하는 칩 개수가 증가하여 test 장비에

서 사용할 수 있는 channel의 개수가 한정되어 channel 을 칩 간의 shared 하여

사용한다 칩을 DUT(Die Under Test) shared하여 Probe Card로 Test 시

shared DUT들 한 개의 DUT가 불량인 경우 다른 양품인 shared DUT들도

같이 불량으로 인식한다 이러한 상을 개선하기 해서 본 논문에서는

shared channel Probe 단에 Terminal 박막 항을 용하여 시뮬 이션 분석과

박막 항을 sample 제작하여 온도 변화에 따른 항 값을 측정 하 다

SIwave와 HFSS를 사용하여 modeling하고 Nexxim tool을 사용하여 4-shared

Dut에 terminal 항을 용하여 shared channel 간의 skew 차이가 감소하는

효과를 time domain에서 시뮬 이션 분석을 하 다 4-shared Dut 에 1개의

Dut를 10K 항을 사용하여 임의 으로 open 처리하여 불량Dut를 구 하 다

terminal 항을 용하지 않았을 때는 shared channel 간의 delay time 차이

가 발생하 고 항을 용하 을 때는 shared channel 간의 delay time 차이

이가 거의 없었다 이것은 4개의 분기 에서 발생하는 반사 와 불량 칩에서 발

생되는 반사 의 향으로 channel 간의 time delay가 발생한 것을 terminal

항을 용함으로써 skew 값을 보정해주는 것을 볼 수 있다 그리고 박막

항을 온도 변화에 따른 실험을 통하여 항 값이 거의 변화가 없다는 결과를

얻을 수가 있었다

따라서 Probe Card에 terminal 박막 항을 용하여 shared Dut간의 동반불량

을 방지할 수 있고 shared Dut간의 skew 값을 감소시키는 효과를 시뮬 이션

분석을 통하여 검증하 다

키워드 MEMS Probe Card 반도체 검사

- VII -

ABSTRACT

With the wafer size of semiconductor enlarged from 6-inch and 8-inch to

12-inch and the pad integration is increased the number of semiconductor

chips that can be manufactured in one sheet of 300mm wafer also has

increased The number of chips to be inspected at the time of testing the

wafer level chip testing with the number of channels to be used on the test

equipment limited to share and use the channels between the chips When

testing with the probe card by sharing the chips with DUT (Die Under

Test) and when any one of DUT is defective it recognizes that the other

fine shared DUTs defective as well In order to improve this type of

phenomenon this thesis applies the terminal thin plate resistance on the

shared channel probe terminal to manufacture the same for the simulation

analysis and thin film resistance to measure the resistance value

following the temperature change

SIwave and HFSS are used for modeling while the Nexxim tool is used to

apply the terminal resistance to the 4-shared Dut to have the effect of

reducing the skew difference between the shared channels to make the

simulation analysis from the time domain From the 4-shared DUTs one

DUT is realized for the defective DUT for opening by using one DUT for

10K resistance When the terminal resistance is not applied there is delay

time difference between the shared channels and when the resistance is

applied there is almost no delay time difference between the shared

channels This is seen to make the calibration of the skew value by

applying the terminal resistance with the time delay between the channels

arising with the influence of reflection wave arising from the defective chip

- VIII -

and the reflection wave arising from the 4 diverging points And the result

that there is almost no resistance value is obtained through the experiment

following the temperature change for the thin film resistance

Therefore the terminal thin plate resistance is applied to the probe card to

prevent the simultaneous defects between the shared DUTs and the effect

to reduce the skew value between the shared DUTs is verified through the

simulation analysis

Key Words MEMS Probe Card Semiconductor Test

- 1 -

제 1 장 서 론

11 연구배경

반도체 칩 Wafer 제작 공정 후 Package 하기 에 결함이 있는 칩을 분별하

여 제품의 수율을 향상시키기 해 Wafer 벨에서 먼 검사를 하여 불량 칩

을 별하여 주는 것을 EDS ( Electrical Die - Sorting Test) 검사라 한다

EDS 검사는 반도체 검사 장비 Tester에서 발생되는 신호를 Wafer Pad와

Probe Card를 Probing 해주는 Probe station을 통해 인가하여 다 Wafer Pad

를 Probe tip 이 한 상태에서 신호를 입력하고 출력되는 신호를 감지하여

기 검사를 하는 시스템이다

최근 반도체 소자는 고집 화 되어감에 따라 입출력 Pad 단자의 개수 미세

Pitch Pad로 조 도가 증가하고 있는 추세이며 웨이퍼 벨 Test를 하기 한

Probe Card 기술도 더욱 미세 Pitch Prober Tip 구 과 집 화 되어야 한다

Probe Card는 반도체 Wafer 벨에서 Wafer의 제작이 완성되면 칩들을 단

하기 에 Tester와 Wafer 칩 입출력 Pad 간에 인터페이스 역할을 해주며 신

호를 달하여 칩의 양품인지 불량인지 분별하여 다 반도체 입출력 Pad size

가 작아지고 Pad 개수는 증가하며 Pad Pitch 가 감소하는 추세라 기존 Needle

Type Probe Card로 Wafer를 검사하는 어려운 시 이다 그래서 최근 개발 되

고 사용 되는 것이 미세 자기계시스템인 MEMS (Micro Electro Mechanical

System) 기술을 사용한 차세 Probe Card 이다

MEMS Probe Card는 수십 마이크로 단 의 Probe Tip을 반도체 소자 제작

공정과 비슷한 방법으로 수백 개에서 수만 개까지 Micro Probe Tip을 일 으

로 량생산이 가능하며 장시간 동안에 사용하여도 Probe Tip의 마모와 부러

- 2 -

짐에 강하고 수만 개의 칩 Pad를 동시에 할 수 있게 Probe Tip은 탄성이

좋은 구조와 재료를 사용한다 수십 마이크로의 미세 Pitch인 소자들을 한 번의

검사로 다수의 칩들을 검사 할 수 있는 구조로 기존 Needle Type Probe Card

보다 효과 인 검사가 가능하다

반도체 칩의 제작 공정 기술이 발 하면서 기존 소구경 6인치 8인치 Wafer

에서 구경 12인치 300mm Wafer까지 제작이 가능해 지면서 소구경 size

Wafer 보다 더 많은 칩 들을 한 번에 제작이 가능해 졌다 한 Wafer에 칩 개수

와 Pad개수가 증가 하면서 channel 확장을 하여 반도체 검사 장비의 Driver

channel를 shared하여 사용하고 검사 시간의 단축을 해 Probe Card의 Touch

down 횟수를 최소화한 Dut Map을 구성한다 이 게 칩 집 도가 증가하면서

Wafer 벨 검사 장비 Probe Card도 새로운 기술 연구가 활발해 지고 있다

최근 구경 size 12인치 한 장의 Wafer를 Full Contact One Touch down으

로 검사를 할 수 있는 300mm Probe Card가 개발 되어지고 있다 12인치

Wafer를 한 번에 검사하기 해서는 기존 소구경 Wafer에 비해 면 이 커지면

서 열에 의한 Wafer 변화량(CTE 열팽창 계수)이 커지고 Probe Tip과 Pad와

의 Align을 맞추기 하여 Probe Card도 열에 의한 평탄도를 개선하기 한 새

로운 기계 인 구조가 개발 되고 있다 Wafer 면 이 커지고 반도체 칩 개수가

증가함에 따라 검사 장비에서 사용 할 수 있는 Device의 Power channel 개수가

부족하여 Probe Card에 Relay를 스 치 역할로 사용하여 한 개의 Power

channel를 분할하여 두 개의 칩에 원을 컨트롤하여 사용한다

반도체 칩 크기는 감소하고 입출력 단자 Pad의 개수는 증가하고 있어

Pad Pitch가 작아지고 있다 그래서 Probe Card에 더 소형화되고 집 도가 좋

은 Micro Probe Tip이 필요하다 칩(device)의 Fine Pitch Pad를 하기 해

서 Cantilever Vertical형 비메모리에 사용되는 C4 Type 등 여러 형상의 Tip

구조가 개발되고 있다 이 게 집 도가 좋아지면서 기 인 부분에서도 Test

channel 확장을 하여 Driver Signal들을 shared하여 사용하는 개수가 증가하

고 있다 최근 2 3 4shared에서 8shared 까지 개발되는 실정이다

- 3 -

Driver Channel들을 shared 사용하면서 Wafer 검사 시 shared Dut들 한

Dut만 불량이 나면 다른 shared Dut들도 같이 불량으로 인식을 한다 그래서

재 이런 상을 방지하기 하여 장비에서 로그램으로 해결하거나 Dut

Map을 테트리스 형상으로 구성을 하여 해결하지만 Probe Card의 구성과 설계

는 복잡화되고 기 인 특성부분이 떨어지게 된다 그리고 Wafer 검사 시간이

지연되는 비효율 인 방법이다 따라서 본 연구에서는 shared channel에 공간을

효율 으로 사용할 수 있는 박막 항을 용하여 shared Dut 간에 설 류가

흐르는 것을 막아 으로써 칩 간의 동반 불량을 방지하는 방법에 한 연구를

하고자 한다

Probe Card는 일반 으로 Test장비와 반도체 칩 사이에서 기 인 신호를

달하여 주는 역할을 하지만 반도체 칩이 고성능 고집 화 되면서 이제는 단

순히 신호만 달하는 역할이 아닌 기 인 특성부분을 고려하여 효율 인 검

사를 한 Probe Card의 연구가 필요하다

12 연구 목

최근 반도체 시장은 칩의 경쟁력을 키우기 하여 고성능을 가지면서 소형화

와 렴한 단가를 요구한다 하지만 새로운 고성능의 반도체 제품을 개발과 양

산 제작까지 진행하기 해서는 많은 투자비용과 시간을 필요로 한다 제품의

경쟁력을 키우기 하여 제작비용의 원가 감과 제작기간의 단축이라는 과제

가 부각되고 있다

반도체 제작 공정에는 크게 Wafer 제작 공정 검사 공정 Package 공정 과정

으로 분류된다 제작 공정 설비투자와 새로운 공정 기술의 개발로 인하여 공정

Line을 임으로써 원가 감과 제작기간을 단축할 수 있지만 Package 공정

후 Wafer 결함으로 인한 기회비용이 차지하는 비 이 커지면서 Wafer 벨 검

사 공정 기술의 신뢰성 검사가 요시 되고 있다

따라서 본 논문에서는 Wafer 벨에서 검사시간을 단축하면서 효과 이며 신

- 4 -

뢰성 있는 검사를 하여 반도체 칩 Wafer 벨 검사 장비 Probe Card에

Terminal 박막 항을 shared channel에 용하여 기 특성을 분석하고

shared Dut 간의 반사 로 인하여 발생되는 time delay로 인해 동반불량이 발

생되는 상을 방지하는 효과를 검증하 다 그 효과로 Wafer Dut Map의 구성

을 간소화 할 수 있고 검사시간을 단축 할 수 있을 것이다 한 Dut Map의

간소화로 인해 복잡한 설계를 요구했던 Probe Card의 설계방식을 간소화 하면

서 기 특성을 개선하는 효과를 얻을 수 있을 것이다

이를 통하여 검사공정에 따른 비용과 시간 인력의 감을 유도하여 결과

으로 반도체 소자 제조 공정의 생산 효율을 크게 향상시킬 수 있고 한 각 제

품별 생산 과정에서 불량 제품을 조기에 별하여 으로써 공정을 최소화함으

로써 문제 해결에 필요한 제비용을 최소화할 수 있으며 나아가 신제품 개발 기

간의 다축을 가져오며 제품 수율을 증 시킬 수 있다

13 연구 내용

반도체 검사 장비 Probe Card의 Shared Dut Probe Tip단자에 Terminal 항

을 용한 효과와 기 특성을 시뮬 이션 분석하 고 박막 항을 sample

제작하여 온도 변화에 따른 기 특성을 분석하 다

먼 SIwave와 HFSS를 사용하여 ceramic board PCB와 interface pin을

modeling 한 후에 s-parameter 값을 추출하여 Nexxim Tool을 사용하여 추출된

s-parameter 값을 import하여 Probe Card를 구성하 다

4-shared Dut를 구상하고 terminal 항을 용 하 을 때와 용하지 않았을

때의 값을 비교하 고 terminal 항 단 이후에 shared Dut간의 길이 값을 보

상하여 시뮬 이션 분석을 하여 skew값의 변화를 살펴보았다

4-shared Dut들 에 1개의 Dut에 10K 항을 사용하여 임의 으로 불량Dut를

구 하여 terminal 항을 용하 을 때와 용하지 않았을 때의 skew 값의

변화를 살펴보았다 4개의 분기 에서 발생되는 반사 와 불량Dut에서 발생되

- 5 -

는 반사 에 의해 time delay가 발생하여 양품인 shared Dut에 어떠한 향을

미치는지 시뮬 이션 분석을 하 다

박막 항을 sample 제작하여 상온에서 측정하고 고온에서 측정하여 온도

에 따른 항 값의 변화를 측정 분석하 다

본 논문은 shared Dut 검사를 효과 으로 하기 하여 Terminal 항을 용

하여 기존 기 특성의 변화에 미치는 향을 분석하고 불량 shared Dut에

서 발생되는 반사 에 의한 time delay 값을 분석하여 shared Dut들 간의 동반

불량을 방지해주는 연구를 하 다

- 6 -

제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

- 7 -

[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- VII -

ABSTRACT

With the wafer size of semiconductor enlarged from 6-inch and 8-inch to

12-inch and the pad integration is increased the number of semiconductor

chips that can be manufactured in one sheet of 300mm wafer also has

increased The number of chips to be inspected at the time of testing the

wafer level chip testing with the number of channels to be used on the test

equipment limited to share and use the channels between the chips When

testing with the probe card by sharing the chips with DUT (Die Under

Test) and when any one of DUT is defective it recognizes that the other

fine shared DUTs defective as well In order to improve this type of

phenomenon this thesis applies the terminal thin plate resistance on the

shared channel probe terminal to manufacture the same for the simulation

analysis and thin film resistance to measure the resistance value

following the temperature change

SIwave and HFSS are used for modeling while the Nexxim tool is used to

apply the terminal resistance to the 4-shared Dut to have the effect of

reducing the skew difference between the shared channels to make the

simulation analysis from the time domain From the 4-shared DUTs one

DUT is realized for the defective DUT for opening by using one DUT for

10K resistance When the terminal resistance is not applied there is delay

time difference between the shared channels and when the resistance is

applied there is almost no delay time difference between the shared

channels This is seen to make the calibration of the skew value by

applying the terminal resistance with the time delay between the channels

arising with the influence of reflection wave arising from the defective chip

- VIII -

and the reflection wave arising from the 4 diverging points And the result

that there is almost no resistance value is obtained through the experiment

following the temperature change for the thin film resistance

Therefore the terminal thin plate resistance is applied to the probe card to

prevent the simultaneous defects between the shared DUTs and the effect

to reduce the skew value between the shared DUTs is verified through the

simulation analysis

Key Words MEMS Probe Card Semiconductor Test

- 1 -

제 1 장 서 론

11 연구배경

반도체 칩 Wafer 제작 공정 후 Package 하기 에 결함이 있는 칩을 분별하

여 제품의 수율을 향상시키기 해 Wafer 벨에서 먼 검사를 하여 불량 칩

을 별하여 주는 것을 EDS ( Electrical Die - Sorting Test) 검사라 한다

EDS 검사는 반도체 검사 장비 Tester에서 발생되는 신호를 Wafer Pad와

Probe Card를 Probing 해주는 Probe station을 통해 인가하여 다 Wafer Pad

를 Probe tip 이 한 상태에서 신호를 입력하고 출력되는 신호를 감지하여

기 검사를 하는 시스템이다

최근 반도체 소자는 고집 화 되어감에 따라 입출력 Pad 단자의 개수 미세

Pitch Pad로 조 도가 증가하고 있는 추세이며 웨이퍼 벨 Test를 하기 한

Probe Card 기술도 더욱 미세 Pitch Prober Tip 구 과 집 화 되어야 한다

Probe Card는 반도체 Wafer 벨에서 Wafer의 제작이 완성되면 칩들을 단

하기 에 Tester와 Wafer 칩 입출력 Pad 간에 인터페이스 역할을 해주며 신

호를 달하여 칩의 양품인지 불량인지 분별하여 다 반도체 입출력 Pad size

가 작아지고 Pad 개수는 증가하며 Pad Pitch 가 감소하는 추세라 기존 Needle

Type Probe Card로 Wafer를 검사하는 어려운 시 이다 그래서 최근 개발 되

고 사용 되는 것이 미세 자기계시스템인 MEMS (Micro Electro Mechanical

System) 기술을 사용한 차세 Probe Card 이다

MEMS Probe Card는 수십 마이크로 단 의 Probe Tip을 반도체 소자 제작

공정과 비슷한 방법으로 수백 개에서 수만 개까지 Micro Probe Tip을 일 으

로 량생산이 가능하며 장시간 동안에 사용하여도 Probe Tip의 마모와 부러

- 2 -

짐에 강하고 수만 개의 칩 Pad를 동시에 할 수 있게 Probe Tip은 탄성이

좋은 구조와 재료를 사용한다 수십 마이크로의 미세 Pitch인 소자들을 한 번의

검사로 다수의 칩들을 검사 할 수 있는 구조로 기존 Needle Type Probe Card

보다 효과 인 검사가 가능하다

반도체 칩의 제작 공정 기술이 발 하면서 기존 소구경 6인치 8인치 Wafer

에서 구경 12인치 300mm Wafer까지 제작이 가능해 지면서 소구경 size

Wafer 보다 더 많은 칩 들을 한 번에 제작이 가능해 졌다 한 Wafer에 칩 개수

와 Pad개수가 증가 하면서 channel 확장을 하여 반도체 검사 장비의 Driver

channel를 shared하여 사용하고 검사 시간의 단축을 해 Probe Card의 Touch

down 횟수를 최소화한 Dut Map을 구성한다 이 게 칩 집 도가 증가하면서

Wafer 벨 검사 장비 Probe Card도 새로운 기술 연구가 활발해 지고 있다

최근 구경 size 12인치 한 장의 Wafer를 Full Contact One Touch down으

로 검사를 할 수 있는 300mm Probe Card가 개발 되어지고 있다 12인치

Wafer를 한 번에 검사하기 해서는 기존 소구경 Wafer에 비해 면 이 커지면

서 열에 의한 Wafer 변화량(CTE 열팽창 계수)이 커지고 Probe Tip과 Pad와

의 Align을 맞추기 하여 Probe Card도 열에 의한 평탄도를 개선하기 한 새

로운 기계 인 구조가 개발 되고 있다 Wafer 면 이 커지고 반도체 칩 개수가

증가함에 따라 검사 장비에서 사용 할 수 있는 Device의 Power channel 개수가

부족하여 Probe Card에 Relay를 스 치 역할로 사용하여 한 개의 Power

channel를 분할하여 두 개의 칩에 원을 컨트롤하여 사용한다

반도체 칩 크기는 감소하고 입출력 단자 Pad의 개수는 증가하고 있어

Pad Pitch가 작아지고 있다 그래서 Probe Card에 더 소형화되고 집 도가 좋

은 Micro Probe Tip이 필요하다 칩(device)의 Fine Pitch Pad를 하기 해

서 Cantilever Vertical형 비메모리에 사용되는 C4 Type 등 여러 형상의 Tip

구조가 개발되고 있다 이 게 집 도가 좋아지면서 기 인 부분에서도 Test

channel 확장을 하여 Driver Signal들을 shared하여 사용하는 개수가 증가하

고 있다 최근 2 3 4shared에서 8shared 까지 개발되는 실정이다

- 3 -

Driver Channel들을 shared 사용하면서 Wafer 검사 시 shared Dut들 한

Dut만 불량이 나면 다른 shared Dut들도 같이 불량으로 인식을 한다 그래서

재 이런 상을 방지하기 하여 장비에서 로그램으로 해결하거나 Dut

Map을 테트리스 형상으로 구성을 하여 해결하지만 Probe Card의 구성과 설계

는 복잡화되고 기 인 특성부분이 떨어지게 된다 그리고 Wafer 검사 시간이

지연되는 비효율 인 방법이다 따라서 본 연구에서는 shared channel에 공간을

효율 으로 사용할 수 있는 박막 항을 용하여 shared Dut 간에 설 류가

흐르는 것을 막아 으로써 칩 간의 동반 불량을 방지하는 방법에 한 연구를

하고자 한다

Probe Card는 일반 으로 Test장비와 반도체 칩 사이에서 기 인 신호를

달하여 주는 역할을 하지만 반도체 칩이 고성능 고집 화 되면서 이제는 단

순히 신호만 달하는 역할이 아닌 기 인 특성부분을 고려하여 효율 인 검

사를 한 Probe Card의 연구가 필요하다

12 연구 목

최근 반도체 시장은 칩의 경쟁력을 키우기 하여 고성능을 가지면서 소형화

와 렴한 단가를 요구한다 하지만 새로운 고성능의 반도체 제품을 개발과 양

산 제작까지 진행하기 해서는 많은 투자비용과 시간을 필요로 한다 제품의

경쟁력을 키우기 하여 제작비용의 원가 감과 제작기간의 단축이라는 과제

가 부각되고 있다

반도체 제작 공정에는 크게 Wafer 제작 공정 검사 공정 Package 공정 과정

으로 분류된다 제작 공정 설비투자와 새로운 공정 기술의 개발로 인하여 공정

Line을 임으로써 원가 감과 제작기간을 단축할 수 있지만 Package 공정

후 Wafer 결함으로 인한 기회비용이 차지하는 비 이 커지면서 Wafer 벨 검

사 공정 기술의 신뢰성 검사가 요시 되고 있다

따라서 본 논문에서는 Wafer 벨에서 검사시간을 단축하면서 효과 이며 신

- 4 -

뢰성 있는 검사를 하여 반도체 칩 Wafer 벨 검사 장비 Probe Card에

Terminal 박막 항을 shared channel에 용하여 기 특성을 분석하고

shared Dut 간의 반사 로 인하여 발생되는 time delay로 인해 동반불량이 발

생되는 상을 방지하는 효과를 검증하 다 그 효과로 Wafer Dut Map의 구성

을 간소화 할 수 있고 검사시간을 단축 할 수 있을 것이다 한 Dut Map의

간소화로 인해 복잡한 설계를 요구했던 Probe Card의 설계방식을 간소화 하면

서 기 특성을 개선하는 효과를 얻을 수 있을 것이다

이를 통하여 검사공정에 따른 비용과 시간 인력의 감을 유도하여 결과

으로 반도체 소자 제조 공정의 생산 효율을 크게 향상시킬 수 있고 한 각 제

품별 생산 과정에서 불량 제품을 조기에 별하여 으로써 공정을 최소화함으

로써 문제 해결에 필요한 제비용을 최소화할 수 있으며 나아가 신제품 개발 기

간의 다축을 가져오며 제품 수율을 증 시킬 수 있다

13 연구 내용

반도체 검사 장비 Probe Card의 Shared Dut Probe Tip단자에 Terminal 항

을 용한 효과와 기 특성을 시뮬 이션 분석하 고 박막 항을 sample

제작하여 온도 변화에 따른 기 특성을 분석하 다

먼 SIwave와 HFSS를 사용하여 ceramic board PCB와 interface pin을

modeling 한 후에 s-parameter 값을 추출하여 Nexxim Tool을 사용하여 추출된

s-parameter 값을 import하여 Probe Card를 구성하 다

4-shared Dut를 구상하고 terminal 항을 용 하 을 때와 용하지 않았을

때의 값을 비교하 고 terminal 항 단 이후에 shared Dut간의 길이 값을 보

상하여 시뮬 이션 분석을 하여 skew값의 변화를 살펴보았다

4-shared Dut들 에 1개의 Dut에 10K 항을 사용하여 임의 으로 불량Dut를

구 하여 terminal 항을 용하 을 때와 용하지 않았을 때의 skew 값의

변화를 살펴보았다 4개의 분기 에서 발생되는 반사 와 불량Dut에서 발생되

- 5 -

는 반사 에 의해 time delay가 발생하여 양품인 shared Dut에 어떠한 향을

미치는지 시뮬 이션 분석을 하 다

박막 항을 sample 제작하여 상온에서 측정하고 고온에서 측정하여 온도

에 따른 항 값의 변화를 측정 분석하 다

본 논문은 shared Dut 검사를 효과 으로 하기 하여 Terminal 항을 용

하여 기존 기 특성의 변화에 미치는 향을 분석하고 불량 shared Dut에

서 발생되는 반사 에 의한 time delay 값을 분석하여 shared Dut들 간의 동반

불량을 방지해주는 연구를 하 다

- 6 -

제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

- 7 -

[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

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wafer Probing Station The Graduate School of Sejong University

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vertical contact probe card Test conference page 86～911996

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- VIII -

and the reflection wave arising from the 4 diverging points And the result

that there is almost no resistance value is obtained through the experiment

following the temperature change for the thin film resistance

Therefore the terminal thin plate resistance is applied to the probe card to

prevent the simultaneous defects between the shared DUTs and the effect

to reduce the skew value between the shared DUTs is verified through the

simulation analysis

Key Words MEMS Probe Card Semiconductor Test

- 1 -

제 1 장 서 론

11 연구배경

반도체 칩 Wafer 제작 공정 후 Package 하기 에 결함이 있는 칩을 분별하

여 제품의 수율을 향상시키기 해 Wafer 벨에서 먼 검사를 하여 불량 칩

을 별하여 주는 것을 EDS ( Electrical Die - Sorting Test) 검사라 한다

EDS 검사는 반도체 검사 장비 Tester에서 발생되는 신호를 Wafer Pad와

Probe Card를 Probing 해주는 Probe station을 통해 인가하여 다 Wafer Pad

를 Probe tip 이 한 상태에서 신호를 입력하고 출력되는 신호를 감지하여

기 검사를 하는 시스템이다

최근 반도체 소자는 고집 화 되어감에 따라 입출력 Pad 단자의 개수 미세

Pitch Pad로 조 도가 증가하고 있는 추세이며 웨이퍼 벨 Test를 하기 한

Probe Card 기술도 더욱 미세 Pitch Prober Tip 구 과 집 화 되어야 한다

Probe Card는 반도체 Wafer 벨에서 Wafer의 제작이 완성되면 칩들을 단

하기 에 Tester와 Wafer 칩 입출력 Pad 간에 인터페이스 역할을 해주며 신

호를 달하여 칩의 양품인지 불량인지 분별하여 다 반도체 입출력 Pad size

가 작아지고 Pad 개수는 증가하며 Pad Pitch 가 감소하는 추세라 기존 Needle

Type Probe Card로 Wafer를 검사하는 어려운 시 이다 그래서 최근 개발 되

고 사용 되는 것이 미세 자기계시스템인 MEMS (Micro Electro Mechanical

System) 기술을 사용한 차세 Probe Card 이다

MEMS Probe Card는 수십 마이크로 단 의 Probe Tip을 반도체 소자 제작

공정과 비슷한 방법으로 수백 개에서 수만 개까지 Micro Probe Tip을 일 으

로 량생산이 가능하며 장시간 동안에 사용하여도 Probe Tip의 마모와 부러

- 2 -

짐에 강하고 수만 개의 칩 Pad를 동시에 할 수 있게 Probe Tip은 탄성이

좋은 구조와 재료를 사용한다 수십 마이크로의 미세 Pitch인 소자들을 한 번의

검사로 다수의 칩들을 검사 할 수 있는 구조로 기존 Needle Type Probe Card

보다 효과 인 검사가 가능하다

반도체 칩의 제작 공정 기술이 발 하면서 기존 소구경 6인치 8인치 Wafer

에서 구경 12인치 300mm Wafer까지 제작이 가능해 지면서 소구경 size

Wafer 보다 더 많은 칩 들을 한 번에 제작이 가능해 졌다 한 Wafer에 칩 개수

와 Pad개수가 증가 하면서 channel 확장을 하여 반도체 검사 장비의 Driver

channel를 shared하여 사용하고 검사 시간의 단축을 해 Probe Card의 Touch

down 횟수를 최소화한 Dut Map을 구성한다 이 게 칩 집 도가 증가하면서

Wafer 벨 검사 장비 Probe Card도 새로운 기술 연구가 활발해 지고 있다

최근 구경 size 12인치 한 장의 Wafer를 Full Contact One Touch down으

로 검사를 할 수 있는 300mm Probe Card가 개발 되어지고 있다 12인치

Wafer를 한 번에 검사하기 해서는 기존 소구경 Wafer에 비해 면 이 커지면

서 열에 의한 Wafer 변화량(CTE 열팽창 계수)이 커지고 Probe Tip과 Pad와

의 Align을 맞추기 하여 Probe Card도 열에 의한 평탄도를 개선하기 한 새

로운 기계 인 구조가 개발 되고 있다 Wafer 면 이 커지고 반도체 칩 개수가

증가함에 따라 검사 장비에서 사용 할 수 있는 Device의 Power channel 개수가

부족하여 Probe Card에 Relay를 스 치 역할로 사용하여 한 개의 Power

channel를 분할하여 두 개의 칩에 원을 컨트롤하여 사용한다

반도체 칩 크기는 감소하고 입출력 단자 Pad의 개수는 증가하고 있어

Pad Pitch가 작아지고 있다 그래서 Probe Card에 더 소형화되고 집 도가 좋

은 Micro Probe Tip이 필요하다 칩(device)의 Fine Pitch Pad를 하기 해

서 Cantilever Vertical형 비메모리에 사용되는 C4 Type 등 여러 형상의 Tip

구조가 개발되고 있다 이 게 집 도가 좋아지면서 기 인 부분에서도 Test

channel 확장을 하여 Driver Signal들을 shared하여 사용하는 개수가 증가하

고 있다 최근 2 3 4shared에서 8shared 까지 개발되는 실정이다

- 3 -

Driver Channel들을 shared 사용하면서 Wafer 검사 시 shared Dut들 한

Dut만 불량이 나면 다른 shared Dut들도 같이 불량으로 인식을 한다 그래서

재 이런 상을 방지하기 하여 장비에서 로그램으로 해결하거나 Dut

Map을 테트리스 형상으로 구성을 하여 해결하지만 Probe Card의 구성과 설계

는 복잡화되고 기 인 특성부분이 떨어지게 된다 그리고 Wafer 검사 시간이

지연되는 비효율 인 방법이다 따라서 본 연구에서는 shared channel에 공간을

효율 으로 사용할 수 있는 박막 항을 용하여 shared Dut 간에 설 류가

흐르는 것을 막아 으로써 칩 간의 동반 불량을 방지하는 방법에 한 연구를

하고자 한다

Probe Card는 일반 으로 Test장비와 반도체 칩 사이에서 기 인 신호를

달하여 주는 역할을 하지만 반도체 칩이 고성능 고집 화 되면서 이제는 단

순히 신호만 달하는 역할이 아닌 기 인 특성부분을 고려하여 효율 인 검

사를 한 Probe Card의 연구가 필요하다

12 연구 목

최근 반도체 시장은 칩의 경쟁력을 키우기 하여 고성능을 가지면서 소형화

와 렴한 단가를 요구한다 하지만 새로운 고성능의 반도체 제품을 개발과 양

산 제작까지 진행하기 해서는 많은 투자비용과 시간을 필요로 한다 제품의

경쟁력을 키우기 하여 제작비용의 원가 감과 제작기간의 단축이라는 과제

가 부각되고 있다

반도체 제작 공정에는 크게 Wafer 제작 공정 검사 공정 Package 공정 과정

으로 분류된다 제작 공정 설비투자와 새로운 공정 기술의 개발로 인하여 공정

Line을 임으로써 원가 감과 제작기간을 단축할 수 있지만 Package 공정

후 Wafer 결함으로 인한 기회비용이 차지하는 비 이 커지면서 Wafer 벨 검

사 공정 기술의 신뢰성 검사가 요시 되고 있다

따라서 본 논문에서는 Wafer 벨에서 검사시간을 단축하면서 효과 이며 신

- 4 -

뢰성 있는 검사를 하여 반도체 칩 Wafer 벨 검사 장비 Probe Card에

Terminal 박막 항을 shared channel에 용하여 기 특성을 분석하고

shared Dut 간의 반사 로 인하여 발생되는 time delay로 인해 동반불량이 발

생되는 상을 방지하는 효과를 검증하 다 그 효과로 Wafer Dut Map의 구성

을 간소화 할 수 있고 검사시간을 단축 할 수 있을 것이다 한 Dut Map의

간소화로 인해 복잡한 설계를 요구했던 Probe Card의 설계방식을 간소화 하면

서 기 특성을 개선하는 효과를 얻을 수 있을 것이다

이를 통하여 검사공정에 따른 비용과 시간 인력의 감을 유도하여 결과

으로 반도체 소자 제조 공정의 생산 효율을 크게 향상시킬 수 있고 한 각 제

품별 생산 과정에서 불량 제품을 조기에 별하여 으로써 공정을 최소화함으

로써 문제 해결에 필요한 제비용을 최소화할 수 있으며 나아가 신제품 개발 기

간의 다축을 가져오며 제품 수율을 증 시킬 수 있다

13 연구 내용

반도체 검사 장비 Probe Card의 Shared Dut Probe Tip단자에 Terminal 항

을 용한 효과와 기 특성을 시뮬 이션 분석하 고 박막 항을 sample

제작하여 온도 변화에 따른 기 특성을 분석하 다

먼 SIwave와 HFSS를 사용하여 ceramic board PCB와 interface pin을

modeling 한 후에 s-parameter 값을 추출하여 Nexxim Tool을 사용하여 추출된

s-parameter 값을 import하여 Probe Card를 구성하 다

4-shared Dut를 구상하고 terminal 항을 용 하 을 때와 용하지 않았을

때의 값을 비교하 고 terminal 항 단 이후에 shared Dut간의 길이 값을 보

상하여 시뮬 이션 분석을 하여 skew값의 변화를 살펴보았다

4-shared Dut들 에 1개의 Dut에 10K 항을 사용하여 임의 으로 불량Dut를

구 하여 terminal 항을 용하 을 때와 용하지 않았을 때의 skew 값의

변화를 살펴보았다 4개의 분기 에서 발생되는 반사 와 불량Dut에서 발생되

- 5 -

는 반사 에 의해 time delay가 발생하여 양품인 shared Dut에 어떠한 향을

미치는지 시뮬 이션 분석을 하 다

박막 항을 sample 제작하여 상온에서 측정하고 고온에서 측정하여 온도

에 따른 항 값의 변화를 측정 분석하 다

본 논문은 shared Dut 검사를 효과 으로 하기 하여 Terminal 항을 용

하여 기존 기 특성의 변화에 미치는 향을 분석하고 불량 shared Dut에

서 발생되는 반사 에 의한 time delay 값을 분석하여 shared Dut들 간의 동반

불량을 방지해주는 연구를 하 다

- 6 -

제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

- 7 -

[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

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각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

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wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

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Test Conference page 900～906 1990

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vertical contact probe card Test conference page 86～911996

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Artech-House page 287～294 1990

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트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

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speed Digital design page125

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 1 -

제 1 장 서 론

11 연구배경

반도체 칩 Wafer 제작 공정 후 Package 하기 에 결함이 있는 칩을 분별하

여 제품의 수율을 향상시키기 해 Wafer 벨에서 먼 검사를 하여 불량 칩

을 별하여 주는 것을 EDS ( Electrical Die - Sorting Test) 검사라 한다

EDS 검사는 반도체 검사 장비 Tester에서 발생되는 신호를 Wafer Pad와

Probe Card를 Probing 해주는 Probe station을 통해 인가하여 다 Wafer Pad

를 Probe tip 이 한 상태에서 신호를 입력하고 출력되는 신호를 감지하여

기 검사를 하는 시스템이다

최근 반도체 소자는 고집 화 되어감에 따라 입출력 Pad 단자의 개수 미세

Pitch Pad로 조 도가 증가하고 있는 추세이며 웨이퍼 벨 Test를 하기 한

Probe Card 기술도 더욱 미세 Pitch Prober Tip 구 과 집 화 되어야 한다

Probe Card는 반도체 Wafer 벨에서 Wafer의 제작이 완성되면 칩들을 단

하기 에 Tester와 Wafer 칩 입출력 Pad 간에 인터페이스 역할을 해주며 신

호를 달하여 칩의 양품인지 불량인지 분별하여 다 반도체 입출력 Pad size

가 작아지고 Pad 개수는 증가하며 Pad Pitch 가 감소하는 추세라 기존 Needle

Type Probe Card로 Wafer를 검사하는 어려운 시 이다 그래서 최근 개발 되

고 사용 되는 것이 미세 자기계시스템인 MEMS (Micro Electro Mechanical

System) 기술을 사용한 차세 Probe Card 이다

MEMS Probe Card는 수십 마이크로 단 의 Probe Tip을 반도체 소자 제작

공정과 비슷한 방법으로 수백 개에서 수만 개까지 Micro Probe Tip을 일 으

로 량생산이 가능하며 장시간 동안에 사용하여도 Probe Tip의 마모와 부러

- 2 -

짐에 강하고 수만 개의 칩 Pad를 동시에 할 수 있게 Probe Tip은 탄성이

좋은 구조와 재료를 사용한다 수십 마이크로의 미세 Pitch인 소자들을 한 번의

검사로 다수의 칩들을 검사 할 수 있는 구조로 기존 Needle Type Probe Card

보다 효과 인 검사가 가능하다

반도체 칩의 제작 공정 기술이 발 하면서 기존 소구경 6인치 8인치 Wafer

에서 구경 12인치 300mm Wafer까지 제작이 가능해 지면서 소구경 size

Wafer 보다 더 많은 칩 들을 한 번에 제작이 가능해 졌다 한 Wafer에 칩 개수

와 Pad개수가 증가 하면서 channel 확장을 하여 반도체 검사 장비의 Driver

channel를 shared하여 사용하고 검사 시간의 단축을 해 Probe Card의 Touch

down 횟수를 최소화한 Dut Map을 구성한다 이 게 칩 집 도가 증가하면서

Wafer 벨 검사 장비 Probe Card도 새로운 기술 연구가 활발해 지고 있다

최근 구경 size 12인치 한 장의 Wafer를 Full Contact One Touch down으

로 검사를 할 수 있는 300mm Probe Card가 개발 되어지고 있다 12인치

Wafer를 한 번에 검사하기 해서는 기존 소구경 Wafer에 비해 면 이 커지면

서 열에 의한 Wafer 변화량(CTE 열팽창 계수)이 커지고 Probe Tip과 Pad와

의 Align을 맞추기 하여 Probe Card도 열에 의한 평탄도를 개선하기 한 새

로운 기계 인 구조가 개발 되고 있다 Wafer 면 이 커지고 반도체 칩 개수가

증가함에 따라 검사 장비에서 사용 할 수 있는 Device의 Power channel 개수가

부족하여 Probe Card에 Relay를 스 치 역할로 사용하여 한 개의 Power

channel를 분할하여 두 개의 칩에 원을 컨트롤하여 사용한다

반도체 칩 크기는 감소하고 입출력 단자 Pad의 개수는 증가하고 있어

Pad Pitch가 작아지고 있다 그래서 Probe Card에 더 소형화되고 집 도가 좋

은 Micro Probe Tip이 필요하다 칩(device)의 Fine Pitch Pad를 하기 해

서 Cantilever Vertical형 비메모리에 사용되는 C4 Type 등 여러 형상의 Tip

구조가 개발되고 있다 이 게 집 도가 좋아지면서 기 인 부분에서도 Test

channel 확장을 하여 Driver Signal들을 shared하여 사용하는 개수가 증가하

고 있다 최근 2 3 4shared에서 8shared 까지 개발되는 실정이다

- 3 -

Driver Channel들을 shared 사용하면서 Wafer 검사 시 shared Dut들 한

Dut만 불량이 나면 다른 shared Dut들도 같이 불량으로 인식을 한다 그래서

재 이런 상을 방지하기 하여 장비에서 로그램으로 해결하거나 Dut

Map을 테트리스 형상으로 구성을 하여 해결하지만 Probe Card의 구성과 설계

는 복잡화되고 기 인 특성부분이 떨어지게 된다 그리고 Wafer 검사 시간이

지연되는 비효율 인 방법이다 따라서 본 연구에서는 shared channel에 공간을

효율 으로 사용할 수 있는 박막 항을 용하여 shared Dut 간에 설 류가

흐르는 것을 막아 으로써 칩 간의 동반 불량을 방지하는 방법에 한 연구를

하고자 한다

Probe Card는 일반 으로 Test장비와 반도체 칩 사이에서 기 인 신호를

달하여 주는 역할을 하지만 반도체 칩이 고성능 고집 화 되면서 이제는 단

순히 신호만 달하는 역할이 아닌 기 인 특성부분을 고려하여 효율 인 검

사를 한 Probe Card의 연구가 필요하다

12 연구 목

최근 반도체 시장은 칩의 경쟁력을 키우기 하여 고성능을 가지면서 소형화

와 렴한 단가를 요구한다 하지만 새로운 고성능의 반도체 제품을 개발과 양

산 제작까지 진행하기 해서는 많은 투자비용과 시간을 필요로 한다 제품의

경쟁력을 키우기 하여 제작비용의 원가 감과 제작기간의 단축이라는 과제

가 부각되고 있다

반도체 제작 공정에는 크게 Wafer 제작 공정 검사 공정 Package 공정 과정

으로 분류된다 제작 공정 설비투자와 새로운 공정 기술의 개발로 인하여 공정

Line을 임으로써 원가 감과 제작기간을 단축할 수 있지만 Package 공정

후 Wafer 결함으로 인한 기회비용이 차지하는 비 이 커지면서 Wafer 벨 검

사 공정 기술의 신뢰성 검사가 요시 되고 있다

따라서 본 논문에서는 Wafer 벨에서 검사시간을 단축하면서 효과 이며 신

- 4 -

뢰성 있는 검사를 하여 반도체 칩 Wafer 벨 검사 장비 Probe Card에

Terminal 박막 항을 shared channel에 용하여 기 특성을 분석하고

shared Dut 간의 반사 로 인하여 발생되는 time delay로 인해 동반불량이 발

생되는 상을 방지하는 효과를 검증하 다 그 효과로 Wafer Dut Map의 구성

을 간소화 할 수 있고 검사시간을 단축 할 수 있을 것이다 한 Dut Map의

간소화로 인해 복잡한 설계를 요구했던 Probe Card의 설계방식을 간소화 하면

서 기 특성을 개선하는 효과를 얻을 수 있을 것이다

이를 통하여 검사공정에 따른 비용과 시간 인력의 감을 유도하여 결과

으로 반도체 소자 제조 공정의 생산 효율을 크게 향상시킬 수 있고 한 각 제

품별 생산 과정에서 불량 제품을 조기에 별하여 으로써 공정을 최소화함으

로써 문제 해결에 필요한 제비용을 최소화할 수 있으며 나아가 신제품 개발 기

간의 다축을 가져오며 제품 수율을 증 시킬 수 있다

13 연구 내용

반도체 검사 장비 Probe Card의 Shared Dut Probe Tip단자에 Terminal 항

을 용한 효과와 기 특성을 시뮬 이션 분석하 고 박막 항을 sample

제작하여 온도 변화에 따른 기 특성을 분석하 다

먼 SIwave와 HFSS를 사용하여 ceramic board PCB와 interface pin을

modeling 한 후에 s-parameter 값을 추출하여 Nexxim Tool을 사용하여 추출된

s-parameter 값을 import하여 Probe Card를 구성하 다

4-shared Dut를 구상하고 terminal 항을 용 하 을 때와 용하지 않았을

때의 값을 비교하 고 terminal 항 단 이후에 shared Dut간의 길이 값을 보

상하여 시뮬 이션 분석을 하여 skew값의 변화를 살펴보았다

4-shared Dut들 에 1개의 Dut에 10K 항을 사용하여 임의 으로 불량Dut를

구 하여 terminal 항을 용하 을 때와 용하지 않았을 때의 skew 값의

변화를 살펴보았다 4개의 분기 에서 발생되는 반사 와 불량Dut에서 발생되

- 5 -

는 반사 에 의해 time delay가 발생하여 양품인 shared Dut에 어떠한 향을

미치는지 시뮬 이션 분석을 하 다

박막 항을 sample 제작하여 상온에서 측정하고 고온에서 측정하여 온도

에 따른 항 값의 변화를 측정 분석하 다

본 논문은 shared Dut 검사를 효과 으로 하기 하여 Terminal 항을 용

하여 기존 기 특성의 변화에 미치는 향을 분석하고 불량 shared Dut에

서 발생되는 반사 에 의한 time delay 값을 분석하여 shared Dut들 간의 동반

불량을 방지해주는 연구를 하 다

- 6 -

제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

- 7 -

[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

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wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

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Test Conference page 900～906 1990

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vertical contact probe card Test conference page 86～911996

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Artech-House page 287～294 1990

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트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

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speed Digital design page125

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 2 -

짐에 강하고 수만 개의 칩 Pad를 동시에 할 수 있게 Probe Tip은 탄성이

좋은 구조와 재료를 사용한다 수십 마이크로의 미세 Pitch인 소자들을 한 번의

검사로 다수의 칩들을 검사 할 수 있는 구조로 기존 Needle Type Probe Card

보다 효과 인 검사가 가능하다

반도체 칩의 제작 공정 기술이 발 하면서 기존 소구경 6인치 8인치 Wafer

에서 구경 12인치 300mm Wafer까지 제작이 가능해 지면서 소구경 size

Wafer 보다 더 많은 칩 들을 한 번에 제작이 가능해 졌다 한 Wafer에 칩 개수

와 Pad개수가 증가 하면서 channel 확장을 하여 반도체 검사 장비의 Driver

channel를 shared하여 사용하고 검사 시간의 단축을 해 Probe Card의 Touch

down 횟수를 최소화한 Dut Map을 구성한다 이 게 칩 집 도가 증가하면서

Wafer 벨 검사 장비 Probe Card도 새로운 기술 연구가 활발해 지고 있다

최근 구경 size 12인치 한 장의 Wafer를 Full Contact One Touch down으

로 검사를 할 수 있는 300mm Probe Card가 개발 되어지고 있다 12인치

Wafer를 한 번에 검사하기 해서는 기존 소구경 Wafer에 비해 면 이 커지면

서 열에 의한 Wafer 변화량(CTE 열팽창 계수)이 커지고 Probe Tip과 Pad와

의 Align을 맞추기 하여 Probe Card도 열에 의한 평탄도를 개선하기 한 새

로운 기계 인 구조가 개발 되고 있다 Wafer 면 이 커지고 반도체 칩 개수가

증가함에 따라 검사 장비에서 사용 할 수 있는 Device의 Power channel 개수가

부족하여 Probe Card에 Relay를 스 치 역할로 사용하여 한 개의 Power

channel를 분할하여 두 개의 칩에 원을 컨트롤하여 사용한다

반도체 칩 크기는 감소하고 입출력 단자 Pad의 개수는 증가하고 있어

Pad Pitch가 작아지고 있다 그래서 Probe Card에 더 소형화되고 집 도가 좋

은 Micro Probe Tip이 필요하다 칩(device)의 Fine Pitch Pad를 하기 해

서 Cantilever Vertical형 비메모리에 사용되는 C4 Type 등 여러 형상의 Tip

구조가 개발되고 있다 이 게 집 도가 좋아지면서 기 인 부분에서도 Test

channel 확장을 하여 Driver Signal들을 shared하여 사용하는 개수가 증가하

고 있다 최근 2 3 4shared에서 8shared 까지 개발되는 실정이다

- 3 -

Driver Channel들을 shared 사용하면서 Wafer 검사 시 shared Dut들 한

Dut만 불량이 나면 다른 shared Dut들도 같이 불량으로 인식을 한다 그래서

재 이런 상을 방지하기 하여 장비에서 로그램으로 해결하거나 Dut

Map을 테트리스 형상으로 구성을 하여 해결하지만 Probe Card의 구성과 설계

는 복잡화되고 기 인 특성부분이 떨어지게 된다 그리고 Wafer 검사 시간이

지연되는 비효율 인 방법이다 따라서 본 연구에서는 shared channel에 공간을

효율 으로 사용할 수 있는 박막 항을 용하여 shared Dut 간에 설 류가

흐르는 것을 막아 으로써 칩 간의 동반 불량을 방지하는 방법에 한 연구를

하고자 한다

Probe Card는 일반 으로 Test장비와 반도체 칩 사이에서 기 인 신호를

달하여 주는 역할을 하지만 반도체 칩이 고성능 고집 화 되면서 이제는 단

순히 신호만 달하는 역할이 아닌 기 인 특성부분을 고려하여 효율 인 검

사를 한 Probe Card의 연구가 필요하다

12 연구 목

최근 반도체 시장은 칩의 경쟁력을 키우기 하여 고성능을 가지면서 소형화

와 렴한 단가를 요구한다 하지만 새로운 고성능의 반도체 제품을 개발과 양

산 제작까지 진행하기 해서는 많은 투자비용과 시간을 필요로 한다 제품의

경쟁력을 키우기 하여 제작비용의 원가 감과 제작기간의 단축이라는 과제

가 부각되고 있다

반도체 제작 공정에는 크게 Wafer 제작 공정 검사 공정 Package 공정 과정

으로 분류된다 제작 공정 설비투자와 새로운 공정 기술의 개발로 인하여 공정

Line을 임으로써 원가 감과 제작기간을 단축할 수 있지만 Package 공정

후 Wafer 결함으로 인한 기회비용이 차지하는 비 이 커지면서 Wafer 벨 검

사 공정 기술의 신뢰성 검사가 요시 되고 있다

따라서 본 논문에서는 Wafer 벨에서 검사시간을 단축하면서 효과 이며 신

- 4 -

뢰성 있는 검사를 하여 반도체 칩 Wafer 벨 검사 장비 Probe Card에

Terminal 박막 항을 shared channel에 용하여 기 특성을 분석하고

shared Dut 간의 반사 로 인하여 발생되는 time delay로 인해 동반불량이 발

생되는 상을 방지하는 효과를 검증하 다 그 효과로 Wafer Dut Map의 구성

을 간소화 할 수 있고 검사시간을 단축 할 수 있을 것이다 한 Dut Map의

간소화로 인해 복잡한 설계를 요구했던 Probe Card의 설계방식을 간소화 하면

서 기 특성을 개선하는 효과를 얻을 수 있을 것이다

이를 통하여 검사공정에 따른 비용과 시간 인력의 감을 유도하여 결과

으로 반도체 소자 제조 공정의 생산 효율을 크게 향상시킬 수 있고 한 각 제

품별 생산 과정에서 불량 제품을 조기에 별하여 으로써 공정을 최소화함으

로써 문제 해결에 필요한 제비용을 최소화할 수 있으며 나아가 신제품 개발 기

간의 다축을 가져오며 제품 수율을 증 시킬 수 있다

13 연구 내용

반도체 검사 장비 Probe Card의 Shared Dut Probe Tip단자에 Terminal 항

을 용한 효과와 기 특성을 시뮬 이션 분석하 고 박막 항을 sample

제작하여 온도 변화에 따른 기 특성을 분석하 다

먼 SIwave와 HFSS를 사용하여 ceramic board PCB와 interface pin을

modeling 한 후에 s-parameter 값을 추출하여 Nexxim Tool을 사용하여 추출된

s-parameter 값을 import하여 Probe Card를 구성하 다

4-shared Dut를 구상하고 terminal 항을 용 하 을 때와 용하지 않았을

때의 값을 비교하 고 terminal 항 단 이후에 shared Dut간의 길이 값을 보

상하여 시뮬 이션 분석을 하여 skew값의 변화를 살펴보았다

4-shared Dut들 에 1개의 Dut에 10K 항을 사용하여 임의 으로 불량Dut를

구 하여 terminal 항을 용하 을 때와 용하지 않았을 때의 skew 값의

변화를 살펴보았다 4개의 분기 에서 발생되는 반사 와 불량Dut에서 발생되

- 5 -

는 반사 에 의해 time delay가 발생하여 양품인 shared Dut에 어떠한 향을

미치는지 시뮬 이션 분석을 하 다

박막 항을 sample 제작하여 상온에서 측정하고 고온에서 측정하여 온도

에 따른 항 값의 변화를 측정 분석하 다

본 논문은 shared Dut 검사를 효과 으로 하기 하여 Terminal 항을 용

하여 기존 기 특성의 변화에 미치는 향을 분석하고 불량 shared Dut에

서 발생되는 반사 에 의한 time delay 값을 분석하여 shared Dut들 간의 동반

불량을 방지해주는 연구를 하 다

- 6 -

제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

- 7 -

[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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vertical contact probe card Test conference page 86～911996

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

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Driver Channel들을 shared 사용하면서 Wafer 검사 시 shared Dut들 한

Dut만 불량이 나면 다른 shared Dut들도 같이 불량으로 인식을 한다 그래서

재 이런 상을 방지하기 하여 장비에서 로그램으로 해결하거나 Dut

Map을 테트리스 형상으로 구성을 하여 해결하지만 Probe Card의 구성과 설계

는 복잡화되고 기 인 특성부분이 떨어지게 된다 그리고 Wafer 검사 시간이

지연되는 비효율 인 방법이다 따라서 본 연구에서는 shared channel에 공간을

효율 으로 사용할 수 있는 박막 항을 용하여 shared Dut 간에 설 류가

흐르는 것을 막아 으로써 칩 간의 동반 불량을 방지하는 방법에 한 연구를

하고자 한다

Probe Card는 일반 으로 Test장비와 반도체 칩 사이에서 기 인 신호를

달하여 주는 역할을 하지만 반도체 칩이 고성능 고집 화 되면서 이제는 단

순히 신호만 달하는 역할이 아닌 기 인 특성부분을 고려하여 효율 인 검

사를 한 Probe Card의 연구가 필요하다

12 연구 목

최근 반도체 시장은 칩의 경쟁력을 키우기 하여 고성능을 가지면서 소형화

와 렴한 단가를 요구한다 하지만 새로운 고성능의 반도체 제품을 개발과 양

산 제작까지 진행하기 해서는 많은 투자비용과 시간을 필요로 한다 제품의

경쟁력을 키우기 하여 제작비용의 원가 감과 제작기간의 단축이라는 과제

가 부각되고 있다

반도체 제작 공정에는 크게 Wafer 제작 공정 검사 공정 Package 공정 과정

으로 분류된다 제작 공정 설비투자와 새로운 공정 기술의 개발로 인하여 공정

Line을 임으로써 원가 감과 제작기간을 단축할 수 있지만 Package 공정

후 Wafer 결함으로 인한 기회비용이 차지하는 비 이 커지면서 Wafer 벨 검

사 공정 기술의 신뢰성 검사가 요시 되고 있다

따라서 본 논문에서는 Wafer 벨에서 검사시간을 단축하면서 효과 이며 신

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뢰성 있는 검사를 하여 반도체 칩 Wafer 벨 검사 장비 Probe Card에

Terminal 박막 항을 shared channel에 용하여 기 특성을 분석하고

shared Dut 간의 반사 로 인하여 발생되는 time delay로 인해 동반불량이 발

생되는 상을 방지하는 효과를 검증하 다 그 효과로 Wafer Dut Map의 구성

을 간소화 할 수 있고 검사시간을 단축 할 수 있을 것이다 한 Dut Map의

간소화로 인해 복잡한 설계를 요구했던 Probe Card의 설계방식을 간소화 하면

서 기 특성을 개선하는 효과를 얻을 수 있을 것이다

이를 통하여 검사공정에 따른 비용과 시간 인력의 감을 유도하여 결과

으로 반도체 소자 제조 공정의 생산 효율을 크게 향상시킬 수 있고 한 각 제

품별 생산 과정에서 불량 제품을 조기에 별하여 으로써 공정을 최소화함으

로써 문제 해결에 필요한 제비용을 최소화할 수 있으며 나아가 신제품 개발 기

간의 다축을 가져오며 제품 수율을 증 시킬 수 있다

13 연구 내용

반도체 검사 장비 Probe Card의 Shared Dut Probe Tip단자에 Terminal 항

을 용한 효과와 기 특성을 시뮬 이션 분석하 고 박막 항을 sample

제작하여 온도 변화에 따른 기 특성을 분석하 다

먼 SIwave와 HFSS를 사용하여 ceramic board PCB와 interface pin을

modeling 한 후에 s-parameter 값을 추출하여 Nexxim Tool을 사용하여 추출된

s-parameter 값을 import하여 Probe Card를 구성하 다

4-shared Dut를 구상하고 terminal 항을 용 하 을 때와 용하지 않았을

때의 값을 비교하 고 terminal 항 단 이후에 shared Dut간의 길이 값을 보

상하여 시뮬 이션 분석을 하여 skew값의 변화를 살펴보았다

4-shared Dut들 에 1개의 Dut에 10K 항을 사용하여 임의 으로 불량Dut를

구 하여 terminal 항을 용하 을 때와 용하지 않았을 때의 skew 값의

변화를 살펴보았다 4개의 분기 에서 발생되는 반사 와 불량Dut에서 발생되

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는 반사 에 의해 time delay가 발생하여 양품인 shared Dut에 어떠한 향을

미치는지 시뮬 이션 분석을 하 다

박막 항을 sample 제작하여 상온에서 측정하고 고온에서 측정하여 온도

에 따른 항 값의 변화를 측정 분석하 다

본 논문은 shared Dut 검사를 효과 으로 하기 하여 Terminal 항을 용

하여 기존 기 특성의 변화에 미치는 향을 분석하고 불량 shared Dut에

서 발생되는 반사 에 의한 time delay 값을 분석하여 shared Dut들 간의 동반

불량을 방지해주는 연구를 하 다

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제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

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[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

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두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

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측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

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[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

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반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

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마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

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22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

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221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

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[Fig2-5] Interface Pin 종류

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223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

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여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

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[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

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그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

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기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

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[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

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23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

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각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

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이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

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식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

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25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 4 -

뢰성 있는 검사를 하여 반도체 칩 Wafer 벨 검사 장비 Probe Card에

Terminal 박막 항을 shared channel에 용하여 기 특성을 분석하고

shared Dut 간의 반사 로 인하여 발생되는 time delay로 인해 동반불량이 발

생되는 상을 방지하는 효과를 검증하 다 그 효과로 Wafer Dut Map의 구성

을 간소화 할 수 있고 검사시간을 단축 할 수 있을 것이다 한 Dut Map의

간소화로 인해 복잡한 설계를 요구했던 Probe Card의 설계방식을 간소화 하면

서 기 특성을 개선하는 효과를 얻을 수 있을 것이다

이를 통하여 검사공정에 따른 비용과 시간 인력의 감을 유도하여 결과

으로 반도체 소자 제조 공정의 생산 효율을 크게 향상시킬 수 있고 한 각 제

품별 생산 과정에서 불량 제품을 조기에 별하여 으로써 공정을 최소화함으

로써 문제 해결에 필요한 제비용을 최소화할 수 있으며 나아가 신제품 개발 기

간의 다축을 가져오며 제품 수율을 증 시킬 수 있다

13 연구 내용

반도체 검사 장비 Probe Card의 Shared Dut Probe Tip단자에 Terminal 항

을 용한 효과와 기 특성을 시뮬 이션 분석하 고 박막 항을 sample

제작하여 온도 변화에 따른 기 특성을 분석하 다

먼 SIwave와 HFSS를 사용하여 ceramic board PCB와 interface pin을

modeling 한 후에 s-parameter 값을 추출하여 Nexxim Tool을 사용하여 추출된

s-parameter 값을 import하여 Probe Card를 구성하 다

4-shared Dut를 구상하고 terminal 항을 용 하 을 때와 용하지 않았을

때의 값을 비교하 고 terminal 항 단 이후에 shared Dut간의 길이 값을 보

상하여 시뮬 이션 분석을 하여 skew값의 변화를 살펴보았다

4-shared Dut들 에 1개의 Dut에 10K 항을 사용하여 임의 으로 불량Dut를

구 하여 terminal 항을 용하 을 때와 용하지 않았을 때의 skew 값의

변화를 살펴보았다 4개의 분기 에서 발생되는 반사 와 불량Dut에서 발생되

- 5 -

는 반사 에 의해 time delay가 발생하여 양품인 shared Dut에 어떠한 향을

미치는지 시뮬 이션 분석을 하 다

박막 항을 sample 제작하여 상온에서 측정하고 고온에서 측정하여 온도

에 따른 항 값의 변화를 측정 분석하 다

본 논문은 shared Dut 검사를 효과 으로 하기 하여 Terminal 항을 용

하여 기존 기 특성의 변화에 미치는 향을 분석하고 불량 shared Dut에

서 발생되는 반사 에 의한 time delay 값을 분석하여 shared Dut들 간의 동반

불량을 방지해주는 연구를 하 다

- 6 -

제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

- 7 -

[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

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[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

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Test Conference page 900～906 1990

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vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

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트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

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[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 5 -

는 반사 에 의해 time delay가 발생하여 양품인 shared Dut에 어떠한 향을

미치는지 시뮬 이션 분석을 하 다

박막 항을 sample 제작하여 상온에서 측정하고 고온에서 측정하여 온도

에 따른 항 값의 변화를 측정 분석하 다

본 논문은 shared Dut 검사를 효과 으로 하기 하여 Terminal 항을 용

하여 기존 기 특성의 변화에 미치는 향을 분석하고 불량 shared Dut에

서 발생되는 반사 에 의한 time delay 값을 분석하여 shared Dut들 간의 동반

불량을 방지해주는 연구를 하 다

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제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

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[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

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두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

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측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

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[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

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반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

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마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

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22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

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221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

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[Fig2-5] Interface Pin 종류

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223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

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여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

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[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

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그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

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기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

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[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

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23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

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각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

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이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

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식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

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25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

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[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

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26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

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항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

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Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

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261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

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[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

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[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 6 -

제 2 장 기술 이론

21 반도체 웨이퍼 수 칩 Test 개요

반도체 칩을 Wafer 제작 공정 후 Package 하기 에 Wafer 벨에서 Probe

Card를 사용하여 칩을 검사하는 원리와 기본 인 구조에 하여 설명하 다

Wafer 벨 검사는 Probe Card로 칩을 Probing 해 으로써 기 기능 검

사를 통하여 칩의 불량을 분별하여 Final Test에서 제품 수율을 높여주는 Test

이다

211 Wafer 칩 Test 공정 정의

반도체 제조 공정은 [Fig2-1]과 같이 Wafer 제작 공정 Wafer 검사 공정

Package 공정 Final Test 공정 순으로 제작 진행 되어진다 Final Test에서 제

품의 수율을 높이고 Package 공정의 기회비용을 이기 하여 Wafer 벨에

서 칩 검사가 먼 이루어진다 Wafer 벨 검사를 해주는 것을 EDS

(Electrical Die - Sorting Test) 검사라고 한다

EDS 검사는 크게 2가지의 기능을 가지고 있다 첫 번째로 Wafer 제조공정에

서 완성된 Wafer 의 각 칩들이 원하는 기 특성을 가진 회로가 형성되었

는지 검사를 한다 기 특성 항목 검사로는 류와 압과 련된 AC DC

Test와 Leakage Test OpenShort Test Function Test등 있다 Test를 통하여

칩의 양품 칩과 불량 칩을 분별하여 주는 기능을 가지고 있다

- 7 -

[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

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Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

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[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 7 -

[Fig2-1] 반도체 제조 공정 과정

[Fig2-2] Wafer 칩 Fail Cell Repair 과정

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

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[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

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(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

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wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

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Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

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[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 8 -

두 번째로 [Fig2-2]와 같이 불량으로 명된 칩을 사 검증을 통하여 수리

(Repair)하여 양품 칩으로 변환시켜 주는 기능이다 메모리 제품의 1개 칩에서

모든 셀(Cell 기억소자의 기본 단 )이 양품일 확률은 메모리 제품의 집 도가

증가할수록 낮아지고 이는 생산능력에 따라 달라진다 제품 1개 칩에서 단

지 몇 개의 불량한 셀이 존재하여 체 으로 1개의 칩을 불량으로 독되는

경우가 부분을 차지한다 이러한 경우의 칩을 양품으로 변환시켜 주기 하여

먼 설계단계에서 칩 내부에 여분의 셀(Redundancy)들을 비한다 이는 보통

체 셀의 1～2정도를 차지한다 Wafer 검사 공정에서 불량한 셀이 존재하는

것으로 별하면 불량한 셀을 잘라내고 여분의 셀을 연결시켜 양품화 시킨다

이 게 불량이 발생할 확률 에서 셀의 수가 많은 모 칩보다는 셀의 수가

은 여분의 셀이 양호하기 때문에 여분의 셀을 이용한 칩의 수리기능은 수율

개선에 인 역할을 한다[1][2]

Wafer 벨에서 다량의 칩을 한번에 EDS 검사를 통하여 불량인지 양품인지

별하여 잉크로 불량 Dut를 표시하여 다 검사가 완료된 Wafer는 Dicing

(Wafer 단) 공정을 거친 후에 양품 칩을 선별하여 Package 공정을 거쳐 각각

의 완제품으로 만들어진다 마지막으로 Final Test과정을 거쳐 기 특성과

기능성 검사를 한 후에 최종 완료된 제품이 만들어 진다

앞에서 설명한 반도체 Wafer 칩 제작공정과 검사공정 에서 Wafer 벨 칩

검사에 하여 좀 더 구체 으로 구성 요소와 동작 원리에 하여 설명을 하

다

222 Wafer Test 구성 요소 동작 원리

Wafer 벨에서 칩 검사 구성 요소는 크게 3가지로 분류할 수 있다 [Fig2-3]

과 같이 첫 번째로 특정 Device에 맞게 칩 설계가 되어 있는지 기 특성을

Program 하여 다량의 칩을 한 번에 검사 할 수 있는 channel들을 구 해주는

Tester이다 측정하고자 하는 신호들을 Wafer 칩에 인가하여 출력되는 신호를

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

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23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 9 -

측정하여 양품인지 불량인지 별하여 다 그리고 불량 칩의 치를 표시하여

주고 각종의 신호 driver IO CLK Power channel등을 제어하여 다양한 기

특성 검사를 할 수가 있다 표 으로 ADVANTEST사의 Memory Test용

으로 T5375 T5377 T5383 과 YOKOGAWA사의 AL6050장비들이 반도체 Test

용으로 많이 사용되며 기타 NEXTEST ASIA HITACHI장비 등이 있다 두

번째로 Probe Card의 Micro Probe Tip이 Wafer의 칩 Pad를 할 수 있게

Auto align 해주는 Automatic Probing Station이다 Wafer를 보 하는 cassette

carrier로부터 wafer를 wafer 핸들링 로 으로 꺼내어 이를 vacuum chuck으로

이송시킨 후 Probe Card의 Auto align key를 사용하여 1차 wafer의 칩 Pad와

align 후 정 하게 2차로 Micro tip과 Pad를 최종 align하여주고 Probe Card와

wafer의 평탄도 차이를 Over Drive를 조 하여 수 만개의 tip과 pad가 할

수 있게 하여 기 특성 검사를 할 수 있게 해 다 검사가 완료되면 다시

wafer를 carrier로 이송한다[3]

마지막으로 세 번째 Test에서 나온 신호를 wafer 의 다량의 칩에 달해주고

기 검사를 해주는 Probe Card이다 한 번에 다량의 칩을 검사 할 수 있게

수만 개의 Micro tip을 dut map에 맞게 구 하여 수십 마이크로 Fine Pitch

Pad를 Micro tip을 사용하여 하여 으로써 기 신호를 달해 다 그

리고 pad 를 micro tip이 하면서 tip의 장력을 이용하여 산화막을 제거하

여 주고 tip이 한 자국(scrub mark)을 남기게 된다 단순하게 Tester와

wafer 칩 간의 기 신호를 연결하여 주는 Interface 역할을 하여 주지만 칩

의 Pad 집 도가 증가하고 동작 주 수가 높아지면서 Probe Card의 기 특

성을 고려한 설계가 요시 되고 Micro Tip의 소형화가 요구되고 있다

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 10 -

[Fig2-3] 반도체 Wafer 벨 칩 검사 구성 요소 환경

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

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wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

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Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

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vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

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트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

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speed Digital design page125

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 11 -

반도체 wafer 벨에서 검사공정은 측정하고자 하는 칩에 따라 특정 온도 별

로 검사를 진행한다 Cold test(-20) 상온 test Hot test(125) 3가지 환경에

서 기 특성을 측정하여 별하여 다

이러한 wafer 벨 검사공정은 략 으로 5단계로 분류하여 설명할 수 있다

첫 번째로 Cassette loading으로 wafer를 size별로 보 하는 carrier를 장비에

서 종류별로 인식(Semi 규격에 따른 cassette 형상으로 wafer의 크기를 별)하

여 주고 검출과 상 인식을 통하여 wafer slot의 인식과 wafer 유무를 검

출하여 다

두 번째 Pre-alignment 공정은 wafer를 cassette로부터 꺼내어 loading 에

wafer 치를 조정하여 다 그리고 wafer의 notch flat zone 방향으로 각도를

정렬한다 OCR Reading을 통하여 wafer 상의 구별 번호를 상 처리로 인식

하여 주고 wafer chuck을 loading 하여 다 여기서 chuck을 통하여 온도변화

를 주어 온도에 따른 특성을 검사할 수 있다

세 번째 wafer 칩 Pad 와 Probe Card Micro Tip alignment로 wafer의 각도와

pad의 치를 pattern matching으로 계산하여 align 하여주고 probe tip의 각도

와 치 높이를 카메라를 통하여 확인하고 probe card에 marking 되어 있는

auto align key를 이용하여 1차로 wafer pad와 align을 하여 다 정 align으

로 probe tip을 이용하여 pad와 2차 align을 한다 align 후에 probe card와

wafer pad 간의 평탄도를 조 하기 하여 over drive 값을 여나가면서 first

contact 후에 수 만개의 probe tip이 wafer pad를 얼마만큼 contact 했는지

open 검사와 scrub mark로 확인 후에 second contact 을 진행하여 최종 align

을 하여 다

네 번째 wafer Testing으로 align이 완료된 후에 probe card로 wafer 칩 pad

를 touch down하여 probe tip이 pad를 contact 하여 기 특성을 검사하여

다 먼 칩의 pad가 open인지 short인지 분별하여 주고 leakage 검사 DC검

사 Function 검사 등의 순으로 진행 되어진다 Tester에서 channel 별로 기

신호를 보내고 측정하여 칩의 양품 불량을 별하여 다

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

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vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

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[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

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[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 12 -

마지막으로 다섯 번째 wafer unloading으로 기 특성검사와 불량 별 검

사가 완료된 후에 불량 칩에 잉크를 사용하여 으로 표시를 하여주고 검사가

완료된 wafer를 cassette에 삽입하여 다[3]

이 게 wafer 벨 검사공정을 완료한 wafer는 각각의 칩으로 단하는

dicing공정과 외부 환경으로부터 칩을 보호하고 interface board와 사용하기 편

하게 해주는 package공정을 한 후에 최종 기 특성 검사를 통하여 완제품이

만들어 진다

Wafer 벨 검사공정의 환경에 따라 칩의 불량률이 증가할 수도 있고 감소할

수도 있어 wafer 칩의 수율에 많은 향을 미치게 된다 따라서 package공정

후에 발생되는 불량이 wafer 칩에 의한 불량이면 이에 따른 기회비용이 발생하

게 된다 즉 이 뜻은 wafer 칩의 수율은 반도체 칩의 생산성에 한 연 성

을 가지고 있다고 말할 수 있고 wafer 벨 검사공정의 요성을 말하고 있다

Wafer 벨 검사공정에서 수율에 향을 가장 미치는 것은 Probe Card이다

Tester와 probe station은 여러 종류의 반도체 device를 검사 진행하여도 변경

되지 않고 고정 이다 하지만 Probe Card는 반도체 device가 변경되면 칩의

pad 개수와 치가 변경이 되기 때문에 여러 종류의 device별로 Probe Card를

새로 제작을 진행을 해야 한다 최근 반도체 칩의 집 도가 높아지고 고기능 검

사를 요구함에 따라 Probe Card의 기 특성에 따라 반도체 칩의 수율차이가

발생하게 된다 따라서 본 논문에서는 Probe Card의 기 특성 개선과 효과

인 검사를 한 연구를 하기 하여 MEMS Probe Card의 구조와 특성에

하여 간략하게 설명을 하 다

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

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Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

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트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

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speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 13 -

22 MEMS Probe Card의 구조와 개념

Probe Card에 MEMS(Micro Electro Mechanical System) 기술을 응용하여

기 특성과 기계 특성을 가진 수십 마이크로의 Micro Tip을 구 하여 반도

체 칩의 Fine Pitch Pad와 Tester사이의 기 신호를 연결하여 검사를 할 수

있게 해주는 인터페이스 역할을 하는 것을 MEMS Probe Card라고 한다

Probe Card는 [Fig2-4]와 같이 크게 보강 Main PCB(Printed Circuit

Board) Space Transformer Ceramic Interposer Pin Micro Tip 으로 구성되어

지며 구성 요소와 개념에 하여 간략하게 설명을 하 다

[Fig2-4] MEMS Probe Card 기본 구성 요소

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

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[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 14 -

221 Probe Card의 기구부 보강

보강 은 기본 으로 PCB와 Space Transformer Ceramic을 고정 시켜주는 역

할을 한다 그리고 wafer 검사 진행시에 Micro Tip과 wafer pad와의 평탄도를

최소화하기 하여 Probe Card의 평탄도를 조 할 수 있는 구조를 가진다

PCB 제작 진행시 휨이 발생하여 기본 인 자체 평단도 차이를 가지며 수 만개

의 Interface Pin force에 의해 휨이 발생하여 평탄도 차이가 나는데 이것을 보

정하여 다 cold test와 hot test시 열에 의한 변형을 잡아주기 하여 열에 의

한 변형이 작은 재질을 사용하여 다

222 Interface Pin

Main PCB와 Space Transformer Ceramic 사이의 기 신호를 달하여 주

는 역할을 하여 다 1 touch down으로 다 칩 검사를 하기 하여 수 만개의

channel 신호를 연결해야 하기 때문에 수 만개의 interface pin을 필요로 한다

표 으로 interface pin으로 사용되는 것은 [Fig2-5]와 같이 Pogo type과

FPCB(Flexible PCB)이다 Pin force가 있는 Pogo type의 Interface pin은 한 번

에 수 만개의 pin을 Open Short 없이 연결해야 하기 때문에 탄성이 있으면서

pin간의 일정한 pitch를 가져야한다 여기서 open을 방지하기 하여 탄성력을

증가시키면 pin force가 무 커져서 평탄도 조 이 힘들어지며 Space

Transformer Ceramic이 휘어지거나 깨지는 상이 발생하게 된다 그래서 pin

1개당 pin force 값이 요하다

FPCB(Flexible PCB)는 유연성이 강해서 Pogo type과는 다르게 pin force가

작아 크게 향을 미치지 않으며 기 특성 부분에서도 좋다 Contact 방식

은 solder ball을 형성하거나 ACF(Anisotropic Conductive Film) Bonding 방식

으로 contact하여 다

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

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트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 15 -

[Fig2-5] Interface Pin 종류

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

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vertical contact probe card Test conference page 86～911996

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23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 16 -

223 Main PCB(Printed Circuit Board)

Test 장비와 wafer 칩 간의 기 신호를 달 할 수 있게 해주는 역할로

interface Board라고 한다 Test 장비의 Header와 연결을 하기 하여 PCB에

ZIF(Zero Insertion Force) connector를 장착하여 다

Main PCB는 다층회로기 (Multi Layer Board MLB)으로 기 신호를 손실

없이 송하기 하여 배선회로를 Impedance matching하여 선로임피던스 값을

일정하게 리하여 주어여 한다

선로 배선회로의 특성임피던스는 기 재료의 실효유 율과 배선회로의 기하학

길이의 함수로 표시된다 를 들어 스트립선로에 해서 고찰해 보면 이 선

로의 특성임피던스(Z₀)는 식(2-1)과 같이 표시된다

[Fig2-6] Impedance Matching Strip line 의 구조

(2-1)

비유전율 유전체두께 선로폭 선로두께

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

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wafer Probing Station The Graduate School of Sejong University

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Test Conference page 900～906 1990

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vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

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트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 17 -

여기서 기 의 유 율 선로두께(t)를 고정하면 hw비로 Z₀가 결정된다 따

라서 기 의 두께와 선로의 폭에 따라 임피던스 값을 조 할 수가 있다 PCB의

두께는 Test 장비마다 고정된 값을 가지고 있어 회로기 을 사용할 수 있는 최

Layer 수는 한계가 있어 선로의 폭을 조 하여 임피던스 매칭을 한다

송손실을 이기 하여 wafer 칩이 동작하는 주 수 역에 따라 decupling

capacitor의 정용량 값을 사용하여 반사 에 의한 손실을 최 한 감소시킨다

그리고 PCB 설계 시 요시 되는 부분이 송속도이다 Test 장비에서 wafer

칩 까지 signal이 달되는 송속도에 따라 불량 칩을 선별하기도 한다 그래

서 기본 으로 각각 설계되어진 signal 간의 길이 값의 차이에 의해 발생되는

delay time(skew)을 감소시키기 하여 길이 보상 설계를 하여 다

PCB의 기 특성에 따라 wafer 칩 검사 공정에서의 수율차이가 발생할 수

가 있어 단순히 기 신호를 달만하는 것이 아니라 기 특성을 고려한

설계와 signal들이 송손실 없이 송 될 수 있도록 설계 되어져야 한다

224 Space Transformer Ceramic (MLC)

Probe Card의 Micro Tip을 구 할 수 있고 가장 끝단에 구성되는 자회로기

으로 MLC(Multi Layer Ceramic) 라고 한다

PCB와 수십 마이크로 Size의 Micro Tip을 기 으로 간에서 연결하여 주

는 자회로기 으로 집 도가 높은 수 만개의 micro tip을 구 할 수 있게 미

세피치의 land pattern을 형성하여 주며 MEMS 제조 공정에 사용하기 합한

재질로서 사용된다

자회로기 MLC는 Alumina Ceramic 재질로서 [Table2-1]과 같이 소성하

는 온도에 따라 HTCC LTCC로 구분되어 진다 ceramic의 우더 재질과 소성

온도에 따라서 열팽창계수(CTE) 값이 달라지며 wafer의 열팽창계수 39um

(m)와 가장 근사치 값을 가지고 있는 LTCC는 MEMS 제조 공정 에 부

합한 부분이 있기 때문에 사용이 불가능하다

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

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[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

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[9] stephen H hall howard L heck Advanced signal integrity for High

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[10] Fabrications and electrical properties of the film resistors with low

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23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 18 -

[Table2-1] HTCC (High Temperature Co-fired Ceramic) 와

LTCC (Low Temperature Co-fired Ceramic) 특성 비교

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

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wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

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[9] stephen H hall howard L heck Advanced signal integrity for High

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 19 -

그래서 공정에 합한 HTCC를 많이 사용하는데 열팽창계수 값이 7～8이며

wafer 열팽창계수에 비해 무 커서 열에 의한 변형을 잡아주기 하여 기구

으로 보강이 필요하다 이러한 열에 의한 변형을 기구 으로 보강하여 주는 것

에 한계가 있어 wafer 열팽창계수와 비슷한 재질의 ceramic 원재료와 새로운

Type의 space transformer가 개발 에 있다

[Fig2-7] Through Via 와 Blind Via 의 Via stub

Ceramic을 원재료로 사용하는 MLC board는 Layer마다 via hole 가공과 via

fill 공정을 먼 한 후에 층을 하기 때문에 blind Via를 쉽게 구 을 할 수

있어 Through Type의 Via하고 다르게 antenna via가 존재하지 않아 via stub

가 발생하지 않으며[Fig2-7] 일반 FR-4 재질의 PCB와 같이 선로임피던스

Matching이 가능하다 하지만 재질이 Ceramic이라 소성공정 에 기 이 수축

팽창을 하기 때문에 제품 수율이 많이 떨어져 제품 단가가 비싼 편이며 소성시

간이 필요하기 때문에 제품이 완료되는데 걸리는 시간은 략 3week정도 걸린

다 이 게 Probe Card의 제품 단가를 결정하는 부분과 제작의뢰에서부터 납

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 20 -

기까지의 일정에 많은 비 을 차지하고 있다 제품 단가의 감소와 제작 기간의

단축을 해서는 새로운 Type의 원자재를 사용한 차세 Probe Card 개발이

필요하다

225 MEMS Micro Probe Tip

기존 Probe Card는 Needle Type으로 텅스텐을 사용하여 소면 의 wafer 칩을

검사를 하 다 하지만 최근 반도체 제조 기술이 발 하면서 wafer size가 커지

고 칩 Pad의 집 도가 증가하면서 기존 Needle Type으로는 검사가 어려워졌다

차세 제품으로 MEMS 기술을 응용한 MEMS Micro Probe Tip으로 집 도

가 좋고 수십 마이크로의 작은 size로 probe tip을 구 할 수가 있다

Micro Probe Tip은 니 -코발트 합 (Ni-Co alloy)의 재질로 기계 특성과

기 특성을 가지고 있는 수십 마이크로의 작은 미세한 구조물로 wafer pad

를 집 contact하여 test 장비에 인가되는 기 신호를 달하고 측정할 수

있게 해주는 역할을 한다

One touch down으로 다량의 칩을 검사하기 때문에 수 만개의 probe tip이 모

두 wafer pad를 정확하게 contact을 해야 한다 하지만 probe tip간의 평탄도 차

이가 발생하기 때문에 탄성력을 갖는 구조로 설계되어 진다 Probe station에서

Probe Card에 OD(Over Drive) 값을 조 하여 모든 probe tip이 Open 없이

contact을 할 수가 있다 이 탄성력으로 인해 probe tip이 pad면을 contact할 때

[Fig2-8]과 같이 pad면의 산화막을 제거하면서 scrub mark를 남기고 기

신호를 칩에 달하여 측정한다

Micro Probe Tip의 배열로 보편화 되어 사용되고 있는 [Fig2-9]와 같이

Cantilever type은 안정 인 구조설계 제작이 용이한 편이나 한쪽 방향으로

긴 구조 인 형태를 감안 할 때 단자의 배열이 비교 단순한 LOC(Line of

Center)형태의 소자에 국한 되어 있어 공간 제약을 게 향을 받는

[Fig2-10]과 같이 Vertical type의 Probe Card도 개발되어 지고 있다[4][5]

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 21 -

[Fig2-8] Probe Tip의 OD 값에 따른 Scrub Mark

[Fig2-9] TSC사의 Cantilever Type MEMS prober array

[Fig2-10] Tokyo university Vertical Type MEMS prober array

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

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wafer Probing Station The Graduate School of Sejong University

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[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

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vertical contact probe card Test conference page 86～911996

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Artech-House page 287～294 1990

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23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 22 -

23 Probe Card의 Two Port Scattering Parameter

S-parameter의 정의는 단순히 주 수분포상에서 입력 압 비 출력 압의 비

를 의미 한다

[Fig2-11]에서는 입사 a1 a2 와 반사 b1 b2의 계를 정의하여 보여주

며 는 port i에서 입사 의 voltage를 정규화 하 고 는 port i에서 반사

의 voltage를 정규화한 것이다 입사 와 반사 의 terminal voltage 와 current

의 련식을 아래와 같이 표 한다[6]

(2-3-1)

(2-3-2)

[Fig2-11] Two port network with s-parameter representation

여기서 특성 임피던스를

각각의 Two port 회로의 입력단과 출력단에서의 입사 를 a1 a2

각각의 Two port 회로의 입력단과 출력단에서의 반사 를 b1 b2

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

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wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

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[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 23 -

각각의 Two port 회로의 입력단과 출력단에서의 압을 V1 V2

각각의 Two port 회로의 입력단과 출력단에서의 류를 I1 I2라 하면 이들의

계는 다음과 같이 표시된다[7][8]

단자에입사된전압파 (2-3-3)

단자에반사된전압파 (2-3-4)

단자에입사된전압파 (2-3-5)

단자에반사된전압파 (2-3-6)

[Fig2-12] Two port network에서 입사 와 반사

[Fig2-12]의 two port network에서 port1에 한 입사 는 a1 반사 는 b1이

고 port2에 한 입사 는 a2 반사 는 b2일 때 각 port의 입사 에 한 반사

를 다음과 같이 표 할 수 있다

(2-3-3)

(2-3-4)

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 24 -

이를 행렬 형태로 표 하면 다음과 같이 된다

(2-3-5)

여기서 변수 는 반사 투과 계수를 나타내는데 이 값을

scattering parameter(S-parameter) 라고 한다 이 때 각각의 S-parameter는 다

음과 같이 정의 된다[6]

output port를 termination 시킨 상태에서 input 반사계수)

output port를 termination 시킨 상태에서 forward 투과계수)

input port를 termination 시킨 상태에서 output 반사계수)

input port를 termination 시킨 상태에서 revers 투과계수)

24 반사계수 (Reflection Coefficients)

연결단에서 임피던스 차에 의해 발생하는 반사량을 단순히 입력 압비 반사

압비로 계산한 지표를 말한다 신호가 입사 비 반사 가 어느 정도 인가

를 나타내는 수치이다 작을수록 반사량이 작다는 의미가 된다

반사계수의 계식은 다음과 같다

(2-3-6)

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

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wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

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Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

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트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

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[9] stephen H hall howard L heck Advanced signal integrity for High

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 25 -

식(2-3-1) 과 식(2-3-2)을 사용하면 발 된 간소화 반사계수 식을 아래와 같이

구할 수 있다

(2-3-7)

입력단과 출력단의 two port에서 임피던스를 보면

and (2-3-8)

(2-3-9)

따라서 입력단의 반사계수 식은 다음과 같이 표 할 수가 있다

(2-3-10)

각단의 반사 계수 임피던스를 정의하면 two-port 회로의 입출력 반사 계

수는 부하종단회로 반사계수의 함수로서 다음의 식으로 나타낼 수 있다[7]

∆ (2-3-11)

∆ (2-3-12)

여기서 ∆ 이다

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

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temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 26 -

25 Shared Dut transmission line 구성

Test 장비에서 channel를 확정하여 one touch down으로 더 많은 칩들을 검사

하기 하여 Driver channel들을 Shared하여 한 개의 driver channel로 n 개의

Dut들에 기 신호를 인가하고 측정하여 검사를 한다

Probe Card에서 shared Dut들을 검사하기 하여 한 개의 channel에 n 개의

shared Dut들을 line 분기설계를 하고 분기line의 길이 값을 같게 하여 연결하여

다 shared Dut들 간의 분기line의 길이 값이 달라지면 송속도가 차이가 나

면서 delay time이 발생한다 그리고 기본 으로 signal line을 50 impedance

matching을 하여 반사 에 의한 delay와 waveform의 왜곡되는 상을 최소화

하여 설계를 구성하여 다

를 들어 [Fig2-13]과 같이 한 개의 driver와 두 개의 receivers를 연결하여

다 입력 line 의 impedance () 와 분기되는 line 의 impedance를 같

게 하고 분기line 같게 하여 다 [Fig2-13]에서 waveform을 살펴보면

마지막 부분의 steps을 보면 아래로 향하고 있는 것을 볼 수가 있는데 이 것은

분기되는 합부에 signal이 송될 때 2의 유효한 impedance 값을 보여

다 따라서 분기되는 부분의 impedance 값을 = 2 하여주면 한

개의 입력단에서 signal을 송하 을 때 분기되는 2개의 line에서 impedance

부정합에 의한 반사 의 발생을 최소화하는 효과를 얻을 수가 있다[9]

(여기서 이다)

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

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[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 27 -

[Fig2-13] Signal integrity of a T-topology when the lengths

and characteristic impedances are equal

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

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wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

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Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

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트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

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speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 28 -

26 박막 항(Thin film resistor)

박막 항은 일반 으로 연기 에 두 개의 극사이에 항 회로박막

을 형성한 것으로 구성된다 항체의 항(R)은 식 (2-4-1)으로 주어진다

times

times

(2-4-1)

여기서는 재료의 비 항 L과 W는 항회로의 길이와 폭 t는 항박막의 두

께를 각각 나타낸다 서로 다른 항체를 비교할 때 주어진 재료의 박막의 두께

에만 의존하는 면 항 (sheet resistance )이 사용된다

값은 식 (2-4-2)로 나타낼 수 있다[10]

(2-4-2)

따라서 항체의 실제 항값 R에서 항회로의 길이(L)를 폭(W)의 N배롤

설정 한다면 식은 다음과 같이 쓸 수 있다

times (2-4-3)

는 정사각형의 크기에는 무 하게 되며 단지 비 항과 두께에만 의존하는

고유 값이 된다 이러한 양 을 박막의 면 항(sheet resistance)이라 부른다

박막의 비 항(resistivity)은 Four-point probe 방법을 이용하여 측정하는데

이는 two-point probe 방법은 박막과 기기 사이에 항이 발생하여 정확

한 계산을 할 수 없어서 측정에 오차로 작용한다 따라서 정확성을 요구하는

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

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[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

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[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 29 -

항 측정에는 four-point probe 방법을 사용한다

[Fig2-14]와 같이 구 할 수가 있다 류를 흘려주는 1번과 4번 probe에 여

히 항이 존재하지만 이 항으로 인한 2번과 3번 probe의 압 강

하는 거의 일어나지 않는다[11]

[Fig2-14] Schematic diagram four-point probe

비 항이 인 물질에서 류가 흐르는 극으로부터 r 만큼 떨어진 거리의

potential (V)은 식 (2-4-4)과 같다

(2-4-4)

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 30 -

Four-point probe의 경유 potential V는 식 (2-4-5)과 같이 나타낼 수 있다

(2-4-5)

이때 probe 1번으로 부터의 거리 probe 4번으로 부터의 거리이다

2번 probe에서의 potential 는 식 (2-4-6)과 같다

(2-4-6)

3번 probe에서의 potential 는 식 (2-4-7)과 같다

(2-4-7)

따라서 체 potential V는 식 (2-4-8)과 같이 나타낼 수 있다

(2-4-7)

여기서 probe간의 거리는 모두 같으므로 비 항 는 식 (2-4-8)과 같이 나타

낼 수 있다

(2-4-7)

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 31 -

261 박막 항 TCR(Temperature Coefficient of Resistance)

항온도계수 TCR는 온도변화에 따른 항 값의 변화율로 항소자의 특성을

결정하는 가장 요한 요소이다 부분 항체는 온도가 바뀜에 따라 항 값

이 변하는데 이 변하는 정도를 항온도계수라 한다 항온도계수 식을 Debye

온도를 사용하여 설명하면 다음과 같다 결정은 최 의 진동수 한계를 가지는

다양한 범 스펙트럼을 가지며 이것은 최소의 포논 장이 원자 간격의 크

기 정도가 되어야 하기 때문에 Debye 온도 는 이 최 의 진동수의 항으로 식

(2-4-8)과 같이 나타낼 수 있다

(2-4-8)

여기서 k는 Boltzmann 상수이며 작은 온도(Tlt)에서 비 항은 (여기서

n은 5에 근 한다)에 다라 변하고 반면에 높은 온도(Tgt)에서는 비 항은 T

에 선형 으로 변한다 많은 속의 경우 Debye 온도는 실온에 근 하거나 그

이하이다 그래서 25 이상에서의 온도에 한 항 변화는 략 으로 선형

이 된다 이러한 이유로 항온도계수를 식 (2-4-9)과 같이 나타낼 수 있다[10]

∆∆

(2-4-9)

[Table2-2]는 박막 항의 제조에 사용되는 요한 여러 재료의 비 항 항

온도계수(TCR)의 범 와 최 열처리 후 항온도계수 특성 재료의 도 기

구 등을 요약한 것이다[10]

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 32 -

[Table2-2] 여러 가지 항체 재료의 제조와 기 특성

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

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[Fig3-5] Probe Card Nexxim 해석 tool로 구

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[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

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[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

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313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

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항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 33 -

제 3 장 실험 방법 분석 결과

31 실험 방법

Probe Card에 4-shared Dut design을 하여 구 을 하고 PCB interface pin

MPH를 각각 모델링한 후에 s-parameter를 추출하여 시뮬 이션을 실행 하

다 두 개의 channel로 test진행 하 는데 한 개의 channel에는 항이 없고 다

른 channel에는 항을 삽입하여 그에 따른 차이를 비교하고 4-shared Dut

에 임의 으로 1개의 Dut를 불량 칩으로 인식하기 하여 10K 항을 종단 시

켜 불량 Dut를 구 하여 항을 용하 을 때 하고 용하지 않았을 때 delay

와 waveform을 비교 test 하 다 그리고 박막 항을 sample 제작을 한 후에

온도에 따른 변화량(TCR)을 측정하 다

311 Probe Card에 4-shared Dut Design

[Fig3-1]과 같이 Ceramic board와 interface pin을 일 일로 design하고 PCB

에서 4분기하는 방식으로 design하여 구 을 하 다

[Fig3-1] Probe Card 4-shared Dut 4분기 design 구

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

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32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

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321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

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(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

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322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 34 -

Ceramic board에서 dut size 만큼 index 값을 가지기 때문에 4-shared간의 길

이 차이가 발생한다 [Fig3-2]와 같이 거리차이가 가장 많이 발생하는 것과 거

리차이가 가장 가까운 것을 구분하여 실험을 진행 하 다

shared Dut 간의 거리가 먼 것을 A type으로 하고 Dut 간의 거리가 가까운

것을 B type으로 하여 두 type을 design 하고 각 type에는 두 개의 channel로

구성을 하 다 1번 channel은 항을 용하지 않은 것이고 2번 channel은

항을 용한 것이다 로그램은 PADS를 사용하여 design 하 다

(a) A type - shared Dut 간의 거리가 먼 것

(b) B type - shared Dut 간의 거리가 가까운 것

[Fig3-2] Ceramic board 4-shared channel design

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

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323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

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000 050 100 150 200 250 300Frequency [GHz]

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ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 35 -

[Fig3-3]과 같이 A type 과 B type 모두 PCB에서 같은 방법으로 4분기를

short하여 2번 Dut 혹은 3번 Dut에서 channel을 ZIF까지 연결하여 design 하여

다

(a) A type

(b) B type

[Fig3-3] PCB 4-shared Dut 4분기 connection design

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

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S-p

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Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

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Ansoft LLC TYPE_B_FreqB_16D1

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B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

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제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

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vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

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23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 36 -

312 Probe Card Design file Modeling

앞서 ceramic board와 PCB를 4-shared design 한 PADS 일을 export하여

[Fig3-4]과 같이 modeling한다 ceramic board 와 PCB 일은 SIwave를 사용

하여 s-parameter를 추출하고 tochstone file로 최종 변환하여 다 interface

pin은 HFSS 해석 tool을 사용하여 modeling 하여 다

(a) PCB SIwave modeling

(b) interface pin HFSS modeling

(c) Ceramic board SIwave modeling

[Fig3-4] Probe Card modeling

- 37 -

Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

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Modeling 작업은 Ceramic board와 PCB의 실제 제작 시 가장 근사치 spec 값

으로 입력하여 다 ceramic board는 재질로 원재료 alumina를 사용하고 유

율은 10을 주어진다 impedance는 50ohm으로 매칭 하여주고 board stack up

정보도 입력하여 다 PCB는 일반 으로 FR-4 재질을 사용하고 유 율은 45

로 주어진다 impedance는 50ohm으로 해주고 ceramic board와 같이 stack up

정보를 입력하여 s-parameter 정보를 추출한다

이 게 추출된 정보들은 Nexxim이라는 해석 tool을 사용하여 각각 modeling

되어진 ceramic board PCB interface pin을 한 곳으로 모아 probe card를 가상

으로 완제품으로 구 할 수 가 있다 실제 웨이퍼의 칩 pad를 probe card의

probe tip이 contact하여 검사 진행 하는 환경 조건과 비슷하게 구 을 한다

시뮬 이션을 진행할 memory 칩으로 Hynix사의 DDR3 RAM의 정보를 사용

하 다 [Table3-1]와 같이 memory data sheet에서 입력 voltage 값으로 15V

를 인가하고 VERF 값은 입력 voltage의 반 값인 075V를 사용하 다 그리

고 wafer의 칩을 capacitor 15pF과 16pF으로 신 사용하 다

칩이 동작하는 주 수 역은 device 마다 다르다 여기서는 100MHz로 동작 주

수 역으로 설정 하 다

[Table3-1] Hynix 사의 DDR3 RAM deta sheet

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

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[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 38 -

[Fig3-5] Probe Card Nexxim 해석 tool로 구

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

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항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

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[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

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32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

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(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

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(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

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[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

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(a) 300ohm 항을 용하지 않은 것

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(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

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324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 39 -

[Fig3-5]과 같이 probe card를 구 을 하 다 입력단 쪽에 resistor를 사용하

는데 이 항의 역할은 입력 펄스의 원래 가지고 있는 값을 왜곡 없이 입력

하여 주기 해서이다 line impedance에 맞게 50ohm을 용하 다

PCB와 ceramic board 부분은 에서 설명했듯이 SIwave에서 추출한

s-parameter 값을 import한 것이고 interface pin 한 HFSS에서 모델링 하여

추출한 값을 import한 것이다 [Fig3-6]을 4-shared Dut 각각 마다 서로 다른

종류의 2개 channel을 구 을 하 다 1번은 terminal 항을 용 하지 않은

것이고 2번은 terminal 항을 용한 것이다 terminal 항의 값은 300ohm을

사용하 다

먼 4-shared Dut 에 불량 Dut가 없고 모두 양품 Dut라는 가정을 하고 시

뮬 이션을 진행 하 다 A type 과 B type 모두 terminal 항이 있을 때 와

없을 때의 delay time의 변화와 출력단의 waveform을 분석하 고 송선로에

항을 용하 을 때 어떤 변화가 있는지 실험을 하 다

[Fig3-6]은 4-shared Dut 에 임의 으로 불량처리를 하 다 probe tip 종단

에 capacitor 신 resister 10K를 용하여 open 처리를 하여 불량 칩을 구

하 다 1Dut를 불량 처리한 상태에서 terminal 항이 있을 때와 없을 때의 차

이를 분석하 다 그리고 terminal 항을 용하 을 때 나머지 3Dut들을 분석

하여 4-shared 검사 진행 시 동반 불량을 방지하는 역할을 할 수 있는지 검증

을 하 다

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

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S-p

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B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

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Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

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Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

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S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 40 -

[Fig3-6] 4-shared Dut 에 1dut 10k 항을 사용하여 불량 처리

- 41 -

313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

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313 박막 항 측정 항온도계수(TCR)측정

Ceramic board에 일반 MLCC type의 항체를 용하기에는 공간 인 제약이

따르기 때문에 여기서는 박막 항을 사용하 다

박막 항의 종류로는 Cr 항 Ni-Cr 항 SnO2 항 Cr-Si-O 항 항

등이 있는데 여기서는 항을 용하 다

항은 증착방법으로 sputtering에 의한 Ta박막을 증착 시 질소 가스를

주입하여 형성한다 기 인 특성이 Ni-Cr막의 특성과 매우 유사하나 열 으

로나 화학 으로 더 안정하다

앞에서 언 했듯이 [Fig2-14]과 같이 four-point probe 방식으로 상온에서

항 값을 측정을 하고 온도에 따른 항 값의 변화를 측정하 다

일반ceramic() 면 에 sputtering 방식으로 박막 항을 항 값을

400ohm plusmn15갖는 박막 항을 [Fig3-7]과 같이 형성하 다

[Fig3-7] Ceramic()면 에 형성된 400ohm 박막 항

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

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323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 42 -

항 값을 측정할 때 입력 압과 류 값은 test 장비 업체 ADVANTEST사

의 T5383을 기 으로 [Table3-2]과 같이 압은 6V 류는 30mA로 입력하

다 실험온도는 반도체 wafer 벨 검사 시 사용되는 실제 chuck 온도 125와

같이 환경 조건을 같게 하여 온도에 따른 항 값을 변화를 살펴보았다

[Table3-2] ADVANTEST사의 Test 장비 T5383 Manual

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

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Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

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0 00

S-p

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Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

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000

S-p

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B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 43 -

[Fig3-8]는 고온에서 항 값의 변화를 살펴보기 한 실험과정이다 고온

test 환경에서는 four-point probe를 용하기 어려운 이 있어 two-point

probe 방식으로 측정을 하 다

[Fig3-8] 온도 125에서의 항 값 측정을 한 실험과정

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 44 -

32 4-shared Dut 시뮬 이션 분석 결과

단순히 4-shared Dut에 항을 용한 것과 하지 않은 것의 skew 차이를 살

펴보면 [Fig3-9]과 같이 항을 용한 것은 skew차이가 감소하고 Vswing 값

이 감소한 것을 볼 수가 있다

[Fig3-9] 4-shared Dut 항(X) amp 항(O) skew 차이

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

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000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

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000

S-p

aram

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B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

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S-p

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Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

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S-p

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Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

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000

S-p

aram

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B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

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제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 45 -

321 A type 과 B type 시뮬 이션 분석

[Fig3-10]은 A type을 시뮬 이션 분석한 결과 값이다

(a)는 shared Dut들의 분기형상을 설명한 것이고 (b)는 형 (c)와 (d)를 보고

shared Dut 간의 skew값 차이를 나타낸 것이다 항이 없는 1번 channel 같은

경우는 Vswing 값이 거의 감소하지 않으며 길이 값이 길어지면서 2번 channel

에 비해 waveform이 많이 무 진다 그에 반면 항이 있는 2번 channel은

Vswing값은 감소를 하고 waveform은 거의 그 로 이다 channel 간 skew값을

계산해 본 값과 시뮬 이션 결과로 얻은 값을 비교해 보면 항을 용한 것과

하지 않은 것 둘다 skew값이 어들지 않고 증가하는 상이 발생하 다

(a) A type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 46 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-10] A type 시뮬 이션 분석

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

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[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 47 -

[Fig3-11]은 B type을 시뮬 이션 분석한 결과 값이다

A type과 같은 상으로 항을 용한 것과 하지 않은 것 모두 skew 값이 감

소하는 효과는 얻지 못하 다 하지만 A type에 비해 shared Dut간의 거리가

가까워지면서 길이가 짧아 waveform이 무 지는 상이 감소하 다

(a) B type 4-shared Dut 분기 형상

(b) shared Dut 간의 skew 결과 값

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

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S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

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000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

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-50 00

-40 00

-30 00

-20 00

-10 00

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S-p

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]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

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000

S-p

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ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 48 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-11] B type 시뮬 이션 분석

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

me

ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 49 -

322 Terminal 항 단 이후에 길이보상 용 시뮬 이션 분석

A type 과 B type 모두 시뮬 이션 결과 항을 용한 이후에 길이 값의 차

이가 발생하여 그 이후에 skew 차이가 발생하는 것을 알 수 가있다 그래서

terminal 항을 어느 부분에 용을 하는 것에 따라 skew 값이 차이가 발생한

다 그래서 이번 분석에서는 항 단 이후에 길이 값을 모두 같게 하여 길이 보

상을 해주어 시뮬 이션 분석을 하 다 즉 이것은 항을 ceramic board의

interface pin이 contact 되는 부분 bottom에 용하는지 아니면 wafer 칩 pad

를 contact 하는 probe tip 부분 top에 용하는지를 말하는 것이다

[Fig3-12]은 A type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

기존 [Fig3-10]에서 분석한 값과 다르게 형 (c)와 (d)를 보면 항을 용한

것은 skew 값이 감소한 것을 볼 수 있으며 waveform의 형상이 양호한 것을

볼 수가 있다 그에 반면 항을 용하지 않은 1번 channel은 skew 차이가 증

가하는 상이 발생하며 길이가 더 길어지며 길이 보상설계를 해 으로써

waveform이 심하게 무 지는 상이 발생하 다

(b)를 보면 skew값을 계산한 값보다 항을 용한 것이 skew가 감소한 것을

알 수 있다 즉 항 단 이 에 skew 차이가 발생하는 것을 terminal 항을

거치면서 skew 차이가 감소하는 것을 알 수가 있다 이것은 signal 입사 에 반

사 가 더해지면서 time delay이가 발생하는데 항이 반사 를 차단 해 으로

써 signal 간의 delay를 감소시킨다는 것을 말한다

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

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S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

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S-p

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Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

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S-p

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Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

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-3000

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-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 50 -

(a) A type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

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[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 51 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-12] A type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

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B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

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Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

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-30 00

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-10 00

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Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

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S-p

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B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 52 -

[Fig3-13]는 B type을 길이 값을 보상하여 시뮬 이션 분석을 한 값이다

A type과 같은 상이 발생한다 하지만 Dut 간에 길이가 가까워 길이 값이 작

기 때문에 크게 별다른 상은 발생하지 않았다 하지면 경향성은 A type 과

같다고 할 수 있다

(a) B type shared Dut 정항 단 이후에 길이보상 design

(b) shared Dut 간의 skew 결과 값

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

ara

me

ter

[dB

]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

-30 00

-20 00

-10 00

0 00

S-p

ara

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ter

[dB

]

Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 53 -

(c) 1번 channel Time domain 분석 결과

(d) 2번 channel Time domain 분석 결과

[Fig3-13] B type shared Dut 항 단 이후에 길이보상 시뮬 이션 분석

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

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Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

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]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

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000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

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B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 54 -

323 4-shared Dut 1Dut 불량처리 시뮬 이션 분석

[Fig3-6]과 같이 capacitor 신 10K 항을 용하여 임의 으로 4-shared

Dut 에 1Dut를 불량으로 인식하게 처리를 하여 시뮬 이션 분석을 하 다

Input data는 기존 방식과 같은 값을 설정하고 진행하 다

[Fig3-14]는 항을 용한 것과 용하지 않은 것 모두 길이 값이 동일하다는

조건을 가지고 4-shared Dut들 에 1Dut를 capacitor 신 10K 항을 용하

을 때 반사 에 의한 time delay를 분석한 결과이다 300ohm 항을 용한

것은 4 shared 간의 delay이 차이가 거의 없는 것을 볼 수 있는데 항을 용

하지 않은 것은 shared Dut 간의 차이가 발생하는 것을 볼 수 있다

이것은 wafer 칩 검사를 진행할 시에 4-shared Dut 에 1개라도 불량 Dut가

발생하면 불량 Dut에 의해 양품 Dut 까지 향을 받아 동반불량 상이 발생하

게 되는 것과 같은 상을 시뮬 이션으로 분석한 것이다 불량 Dut에서 open

으로 인식을 하기 때문에 반사 가 발생하여 time delay 차이가 생긴다 이러한

skew 차이 때문에 칩 검사를 할 때 불량으로 처리하기도 한다 그리고 불량

Dut에서 발생되는 leakage current에 의한 향으로 동반 불량이 발생하기도 하

는데 이것을 300ohm 항이 차단하여 으로써 불량 Dut에 의한 동반불량을

방지 할 수가 있다

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

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000 050 100 150 200 250 300Frequency [GHz]

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000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

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000 050 100 150 200 250 300Frequency [GHz]

-5000

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S-p

aram

ete

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B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 55 -

(a) 300ohm 항을 용하지 않은 것

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

-2000

-1000

000

S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

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S-p

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]

Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

-50 00

-40 00

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-10 00

0 00

S-p

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Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

-3000

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S-p

aram

ete

r [d

B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 56 -

(b) 300ohm 항을 용 한 것

[Fig3-14] 동반불량 발생 시 항 용여부에 따른 차이 분석

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

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B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

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Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

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Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

-5000

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000

S-p

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B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 57 -

324 S-parameter 분석 결과

[Fig3-15]은 A type과 B type을 300ohm 항을 용한 것과 용하지 않은

것의 s-parameter를 분석한 결과 값이다 s-parameter 값을 보면 시작하는 값

이 0[dB]가 아닌 -8[dB] -15[dB]부터 시작을 하는데 이것은 4-shared Dut라 1

개의 line에서 4개의 line으로 나 어지는 4분기 방식이라 그 다 s-parameter

주 수 역을 보면 1G 2G 3G 역으로 실제 반도체 device의 동작 주 수

가 보통 100MHz이거나 이하이다

따라서 s-parameter 분석은 단지 송손실의 경향성만 비교를 하여 볼 수가

있을 뿐 주 수 의 특성을 분석하는 것은 의미가 없다

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

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B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

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Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

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Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

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B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 58 -

000 050 100 150 200 250 300Frequency [GHz]

-5000

-4000

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B]

Ansoft LLC TYPE_B_FreqB_25D1

000 050 100 150 200 250 300Frequency [GHz]

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Ansoft LLC TYPE_B_FreqB_16D1

000 050 100 150 200 250 3 00Fre que ncy [GHz]

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Ans oft LLC TYPE_A_FreqA_25D1

000 050 100 150 200 250 300Frequency [GHz]

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S-p

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B]

Ansoft LLC TYPE_A_FreqA_16D1

(a) A type ( 항 O ) s-parameter

(b) A type ( 항 X ) s-parameter

(c) B type ( 항 O ) s-parameter

(d) B type ( 항 X ) s-parameter

[Fig3-15] Probe Card terminal 항 용여부에 따른 s-parameter 분석

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 59 -

33 박막 항 온도에 따른 변화 sample 측정 결과

[Table3-3]은 일반 ceramic board에 400ohm 박막 항을 구 하여 상온

에서 2회 반복 측정하고 125에서 2회 반복 측정한 값이다

400ohmplusmn15 값을 갖는 박막 항을 sample 제작하여 상온에서 항 값

과 125에서 항 값이 변화하는지 살펴 본 결과 변화가 거의 없는 것을 볼

수 있다

[Table3-3] 박막 항 상온 125에서 측정 값

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 60 -

제 4 장 결 론

본 논문에서는 시뮬 이션을 통하여 wafer 벨 수 칩 검사 시에 wafer

map에서 shared Dut간의 동반불량이 발생하는 것을 terminal 항을 용하여

방지하는 것을 증명하 고 terminal 항을 용함으로써 channel 간의 반사

에 의한 skew 차이를 감소시키는 것을 증명하 다

4-shared Dut 간의 skew 차이가 발생하는 것은 분기 에서의 반사 에 의한

delay가 발생하고 impedance 매칭이 제 로 되지 않았을 때 발생하는 반사 가

더해져서 skew값의 차이를 발생하게 된다 terminal 항을 용하여 skew 차

이를 감소시킬 수 있다는 것을 시뮬 이션 분석으로 증명하 고 capacitor 신

10k 항을 용하여4-shared Dut들 에 1Dut를 불량Dut로 임의 으로 처리

한 분석결과 terminal 항을 용한 것은 불량Dut에서 발생되는 반사 를 차

단하여주고 leakage current를 차단해 으로써 양품 shared Dut에 향을 주지

않는 것을 볼 수 있다 이것은 wafer 검사 시에 shared Dut의 동반불량을 방지

할 수 있다는 것을 증명하 다

시뮬 이션 결과 값을 보면 4-shared Dut에 terminal 항을 용을 하더라

도 항 단 이후에 길이 차이가 발생하면 skew 값은 길이 차이만큼 skew 차이

가 발생한다 하지만 항 단 이후에 길이 값을 보상하여 분석한 결과 skew 차

이가 거의 나지 않는 것을 알 수 있다 즉 terminal 항을 probe tip 끝단에 가

장 가까이 배치를 하는 것이 효과가 있다고 말 할 수 있다 하지만 수십 마이크

로 단 의 micro probe tip 단에 배치하는 것은 공간 제약이 따르기 때문에

terminal 항을 배치하기 해서는 박막 항이 가장 합하다

박막 항을 sample 제작하여 상온 125고온에서 항 값을 측정한 결

과 항 값의 변화가 거의 없다는 것을 알 수 있었다

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 61 -

Terminal 박막 항을 Probe Card에 용하여 으로써 shared channel 간의

skew 값을 감소시켜 수 있고 shared Dut map을 구성할 때 동반불량을 방

지하기 해서 테트리스 구조로 할 필요 없이 간편하게 dut map을 구 할 수

가 있다 실제로 Probe Card에 박막 항을 용하여 wafer 검사를 진행 하지는

않았지만 시뮬 이션 분석 결과 terminal 항을 용하 을 때의 효과를 얻을

수 있을 것이다

따라서 시뮬 이션 분석을 통하여 terminal 박막 항을 Probe Card에 용함

으로써 wafer 벨 수 칩 검사 시에 shared Dut들을 효과 으로 검사를 진행

할 수 있고 skew 특성을 개선 할 수 있다는 것을 증명하 다

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

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page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌

- 62 -

참고문헌

[1] Japan Electronic Materials(JEM) what is probe card wwwjem-netcojp

[2] Jong-Bok Tcho Korea Advanced Institute of science and Technology

Semiconductor Generation Management and the Role of Test Engineering

page 9 ～10

[3] Sung-Jin Kim Abstract Probing Force Feedback System for Automatic

wafer Probing Station The Graduate School of Sejong University

page 2 ～4 2008

[4] Tada T Takagi R Nakao S Hyozo M Arakawa T Sawada K

Ueda M A fine pitch probe technology for VLSI wafer testing

Test Conference page 900～906 1990

[5] Sasho S Sakata T Four multi probing test for 16 bit DAC with

vertical contact probe card Test conference page 86～911996

[6] Allen Sweet MIC and MMIC Amplifier Oscillator Circuit Design

Artech-House page 287～294 1990

[7] 박선규 국내석사 서강 학교 학원 Port Reduction을 이용한 력

트랜지스터의 s-parameter측정에 한 연구 page 3～4 1999

[8] DM Pozar Microwave Engineering 2nd ed Wiley page 196～213

1998

[9] stephen H hall howard L heck Advanced signal integrity for High

speed Digital design page125

[10] Fabrications and electrical properties of the film resistors with low

temperature coefficient of resistance 인하 학교 학원 이 주 page

23 3246

[11] Effect of deposition conditions on electrical properties of thin film

resistor for microwave 한밭 학교 학원 류승록 page 24 2004

• 제1장 서 론
• • 11 연구 배경
  • 12 연구 목적
  • 13 연구 내용
  • • 제2장 기술적 이론
    • • 21 반도체 웨이퍼 수준 칩 Test 개요
      • • 211 Wafer 칩 Test 공정 및 정의
        • 212 Wafer Test 구성 요소 및 동작 원리
        • • 22 MEMS 프로브 카드 구조
          • • 221 Probe Card의 기구부 보강판
            • 222 Interface pin
            • 223 PCB(Printed Circuit Board)
            • 224 Space Transformer Ceramic (MLC)
            • 225 MEMS Micro Probe Tip
            • • 23 Probe Card의 Two Port Scattering Parameter
              • 24 반사계수(Reflection Coefficients)
              • 25 Shared Dut transmission line 구성
              • 26 박막저항(Thin Film resister)
              • • 261 박막저항 TCR(Temperature Coefficient of resistance)
                • • 제3장 실험 방법 및 분석 결과
                  • • 31 실험 방법
                    • • 311 Probe Card에 4-shared Dut design
                      • 312 Probe Card design file modeling
                      • 313 박막저항 측정 및 저항온도계수(TCR) 측정
                      • • 32 4-shared Dut 시뮬레이션 분석 결과
                        • • 321 A type 과 B type 시뮬레이션 분석
                          • 322 Terminal 저항 단 이후에 길이보상 적용 시뮬레이션 분석
                          • 323 4-shared Dut중 1Dut 불량처리 시뮬레이션 분석
                          • 324 S-parameter 분석 결과
                          • • 33 박막저항 온도에 따른 변화 sample 측정 결과
                            • • 제4장 결 론
                              • 참고 문헌